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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024053687
(43)【公開日】2024-04-16
(54)【発明の名称】スイッチング電源装置
(51)【国際特許分類】
H02M 3/28 20060101AFI20240409BHJP
【ＦＩ】
H02M3/28 Q
H02M3/28 H
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022160057
(22)【出願日】2022-10-04
(71)【出願人】
【識別番号】000103208
【氏名又は名称】コーセル株式会社
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】守屋 真治
(72)【発明者】
【氏名】宮▲崎▼ 幸輝
(72)【発明者】
【氏名】高見 和志
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730BB62
5H730DD04
5H730DD16
5H730EE03
5H730EE07
5H730FD01
5H730FD21
5H730FG01
5H730FG22
(57)【要約】
【課題】出力電圧の低下を防止し、且つスイッチング損失及びトランス損失を抑制することを可能にするスイッチング電源装置を提供する。
【解決手段】スイッチング電源装置１００が、入力巻線１０３ａ及び出力巻線１０３ｂ、１０３ｃを有するトランス１０３と、入力巻線１０３ａに対して直列に接続された共振用キャパシタ回路１０４と、スイッチング素子１０２ａ、１０２ｂを有し、出力巻線１０３ｂ、１０３ｃに交流電圧を生成させるために、スイッチング素子１０２ａ、１０２ｂをオンオフして共振電流を生成させるスイッチング回路１０２と、共振用キャパシタ回路１０４に印加される電圧に応じて、共振用キャパシタ回路１０４から電流を流し出し、又は共振用キャパシタ回路１０４に電流を流し込む電圧調整回路とを備える。
【選択図】図１
【解決手段】スイッチング電源装置１００が、入力巻線１０３ａ及び出力巻線１０３ｂ、１０３ｃを有するトランス１０３と、入力巻線１０３ａに対して直列に接続された共振用キャパシタ回路１０４と、スイッチング素子１０２ａ、１０２ｂを有し、出力巻線１０３ｂ、１０３ｃに交流電圧を生成させるために、スイッチング素子１０２ａ、１０２ｂをオンオフして共振電流を生成させるスイッチング回路１０２と、共振用キャパシタ回路１０４に印加される電圧に応じて、共振用キャパシタ回路１０４から電流を流し出し、又は共振用キャパシタ回路１０４に電流を流し込む電圧調整回路とを備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力巻線及び出力巻線を有するトランスと、
前記入力巻線に対して直列に接続された共振用キャパシタ回路と、
第１のスイッチング素子及び第２のスイッチング素子を有するスイッチング回路であって、前記出力巻線に交流電圧を生成させるために、前記第１のスイッチング素子及び前記第２のスイッチング素子をオンオフして共振電流を生成させるスイッチング回路と、
前記出力巻線に接続され、前記交流電圧を整流平滑化して所定の出力電圧を生成する整流平滑回路と、
前記共振用キャパシタ回路に印加される電圧が第１の所定の電圧値より大きくなったと判定した場合には、前記第１のスイッチング素子をオフし、その後前記第２のスイッチング素子をオンし、前記共振用キャパシタ回路に印加される電圧が第２の所定の電圧値より小さくなったと判定した場合には、前記第２のスイッチング素子をオフし、その後前記第１のスイッチング素子をオンする制御回路と
を備えるスイッチング電源装置であって、
前記共振用キャパシタ回路に印加される電圧に応じて、前記共振用キャパシタ回路から電流を流し出し、又は前記共振用キャパシタ回路に電流を流し込む電圧調整回路を更に備える、スイッチング電源装置。
前記入力巻線に対して直列に接続された共振用キャパシタ回路と、
第１のスイッチング素子及び第２のスイッチング素子を有するスイッチング回路であって、前記出力巻線に交流電圧を生成させるために、前記第１のスイッチング素子及び前記第２のスイッチング素子をオンオフして共振電流を生成させるスイッチング回路と、
前記出力巻線に接続され、前記交流電圧を整流平滑化して所定の出力電圧を生成する整流平滑回路と、
前記共振用キャパシタ回路に印加される電圧が第１の所定の電圧値より大きくなったと判定した場合には、前記第１のスイッチング素子をオフし、その後前記第２のスイッチング素子をオンし、前記共振用キャパシタ回路に印加される電圧が第２の所定の電圧値より小さくなったと判定した場合には、前記第２のスイッチング素子をオフし、その後前記第１のスイッチング素子をオンする制御回路と
を備えるスイッチング電源装置であって、
前記共振用キャパシタ回路に印加される電圧に応じて、前記共振用キャパシタ回路から電流を流し出し、又は前記共振用キャパシタ回路に電流を流し込む電圧調整回路を更に備える、スイッチング電源装置。
【請求項2】
前記入力巻線に対して更に直列に接続された共振用インダクタを備える、請求項１に記載のスイッチング電源装置。
【請求項3】
前記共振用キャパシタ回路は、基準キャパシタと、前記基準キャパシタに対して並列に接続されて前記共振電流の一部を流す第１の分圧キャパシタ及び第２の分圧キャパシタとを備え、前記第１の分圧キャパシタ及び前記第２の分圧キャパシタは互いに直列に接続されている、請求項１又は２に記載のスイッチング電源装置。
【請求項4】
前記制御回路は、前記第１の分圧キャパシタと前記第２の分圧キャパシタとによって分圧された分圧点の電圧を検出し、前記分圧点の電圧が前記第１の所定の電圧値より大きくなったと判定した場合には、前記第１のスイッチング素子をオフし、その後前記第２のスイッチング素子をオンし、前記分圧点の電圧が前記第２の所定の電圧値より小さくなったと判定した場合には、前記第２のスイッチング素子をオフし、その後前記第１のスイッチング素子をオンする、請求項３に記載のスイッチング電源装置。
【請求項5】
前記電圧調整回路は、前記分圧点に接続された抵抗と、前記第１の所定の電圧値と前記第２の所定の電圧値との平均値に等しい電圧を出力する電圧源とを備え、前記電圧調整回路は、前記抵抗を介して、前記分圧点から電流を流し出し、又は前記分圧点に電流を流し込む、請求項４に記載のスイッチング電源装置。
【請求項6】
前記電圧調整回路は、前記分圧点の電圧の経時的な平均電圧値が、前記第１の所定の電圧値と前記第２の所定の電圧値との平均値に近づくように、前記分圧点から電流を流し出し、又は前記分圧点に電流を流し込む、請求項５に記載のスイッチング電源装置。
【請求項7】
前記電圧調整回路は、前記抵抗に対して直列に接続されたキャパシタを備える、請求項５に記載のスイッチング電源装置。
【請求項8】
前記抵抗の抵抗値及び前記キャパシタの静電容量値より得られるカットオフ周波数は、前記第１のスイッチング素子及び前記第２のスイッチング素子のスイッチング周波数より低い、請求項７に記載のスイッチング電源装置。
【請求項9】
前記電圧調整回路は、前記分圧点の電圧に応じて、前記分圧点から前記キャパシタに電流を流し出し、又は前記キャパシタから前記分圧点に電流を流し込む、請求項７に記載のスイッチング電源装置。
【請求項10】
前記電圧調整回路は、前記第１のスイッチング素子をオフし、その後前記第２のスイッチング素子をオンするまでのデッドタイムと、前記第２のスイッチング素子をオフし、その後前記第１のスイッチング素子をオンするまでのデッドタイムとの間の時間差が小さくなるように、前記分圧点から電流を流し出し、又は前記分圧点に電流を流し込む、請求項５に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、出力電圧の低下を防止し、且つスイッチング損失及びトランス損失を抑制することを可能にするスイッチング電源装置に関するものである。
【背景技術】
【0002】
スイッチング電源装置、特にハーフブリッジ電流共振型スイッチング電源装置は、入力巻線及び出力巻線を有するトランスと、入力巻線に対して直列に接続された直列共振用インダクタ及び直列共振用キャパシタと、２つのスイッチング素子を有するスイッチング回路と、出力巻線に接続された整流平滑回路とを備え、２つのスイッチング素子のそれぞれのオン時比率を約５０％とし、２つのスイッチング素子を互いに逆位相にオンオフして共振電流を生成させることによって、出力巻線に交流電圧を生成させ、この交流電圧を整流平滑回路によって整流平滑化させて所定の出力電圧を出力負荷に供給する。多くのスイッチング電源装置においては、スイッチング損失を抑制するために、共振現象を利用して次にオンされるスイッチング素子の印加電圧が所定の電圧より小さくなった後、例えば０Ｖになった後、そのスイッチング素子をオンするゼロ電圧スイッチングが採用されている。
【0003】
引用文献１には、共振用キャパシタに印加される電圧が、出力電圧の状態に応じて決定される高閾値電圧より大きくなったと判定した場合には、第１のトランジスタをオフした後、第２のトランジスタをオンし、共振用キャパシタに印加される電圧が、出力電圧の状態に応じて決定される低閾値電圧より小さくなったと判定した場合には、第２のトランジスタをオフした後、第１のトランジスタをオンする、スイッチング電源装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第９９９１８０１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１によるスイッチング電源装置においてゼロ電圧スイッチングを採用すると、２つのトランジスタの寄生容量が大きい場合、また、出力負荷が軽負荷である場合、一方のトランジスタがオフした後、他方のトランジスタの印加電圧が所定の電圧より小さくなるまでの時間が長くなり、それによって、一方のトランジスタがオフし、その後他方のトランジスタがオンするまでのデッドタイムが長くなって、他方のトランジスタがオンする時間が遅延し、また、共振用キャパシタに印加される電圧が高閾値電圧を大きく上回って、又は低閾値電圧を大きく下回って、他方のトランジスタがオフする時間が遅延することから、出力電圧が低下し、更には、２つのトランジスタに流れる電流が増大することによってスイッチング損失及びトランス損失が増大するという問題点がある。
【0006】
従って、本発明の目的は、上記問題点を解決して、出力電圧の低下を防止し、且つスイッチング損失及びトランス損失を抑制することを可能にするスイッチング電源装置を提供することである。
【課題を解決するための手段】
【0007】
本発明の１つの観点によれば、スイッチング電源装置が、入力巻線及び出力巻線を有するトランスと、入力巻線に対して直列に接続された共振用キャパシタ回路と、第１のスイッチング素子及び第２のスイッチング素子を有するスイッチング回路であって、出力巻線に交流電圧を生成させるために、第１のスイッチング素子及び第２のスイッチング素子をオンオフして共振電流を生成させるスイッチング回路と、出力巻線に接続され、交流電圧を整流平滑化して所定の出力電圧を生成する整流平滑回路と、共振用キャパシタ回路に印加される電圧が第１の所定の電圧値より大きくなったと判定した場合には、第１のスイッチング素子をオフし、その後第２のスイッチング素子をオンし、共振用キャパシタ回路に印加される電圧が第２の所定の電圧値より小さくなったと判定した場合には、第２のスイッチング素子をオフし、その後第１のスイッチング素子をオンする制御回路とを備え、スイッチング電源装置が、共振用キャパシタ回路に印加される電圧に応じて、共振用キャパシタ回路から電流を流し出し、又は共振用キャパシタ回路に電流を流し込む電圧調整回路を更に備える。
【0008】
本発明の一具体例によれば、スイッチング電源装置が、入力巻線に対して更に直列に接続された共振用インダクタを備える。
【0009】
本発明の一具体例によれば、スイッチング電源装置において、共振用キャパシタ回路が、基準キャパシタと、基準キャパシタに対して並列に接続されて共振電流の一部を流す第１の分圧キャパシタ及び第２の分圧キャパシタとを備え、第１の分圧キャパシタ及び第２の分圧キャパシタが互いに直列に接続されている。
【0010】
本発明の一具体例によれば、スイッチング電源装置において、制御回路が、第１の分圧キャパシタと第２の分圧キャパシタとによって分圧された分圧点の電圧を検出し、分圧点の電圧が第１の所定の電圧値より大きくなったと判定した場合には、第１のスイッチング素子をオフし、その後第２のスイッチング素子をオンし、分圧点の電圧が第２の所定の電圧値より小さくなったと判定した場合には、第２のスイッチング素子をオフし、その後第１のスイッチング素子をオンする。
【0011】
本発明の一具体例によれば、スイッチング電源装置において、電圧調整回路が、分圧点に接続された抵抗と、第１の所定の電圧値と第２の所定の電圧値との平均値に等しい電圧を出力する電圧源とを備え、電圧調整回路が、抵抗を介して、分圧点から電流を流し出し、又は分圧点に電流を流し込む。
【0012】
本発明の一具体例によれば、スイッチング電源装置において、電圧調整回路が、分圧点の電圧の経時的な平均電圧値が、第１の所定の電圧値と第２の所定の電圧値との平均値に近づくように、分圧点から電流を流し出し、又は分圧点に電流を流し込む。
【0013】
本発明の一具体例によれば、スイッチング電源装置において、電圧調整回路が、抵抗に対して直列に接続されたキャパシタを備える。
【0014】
本発明の一具体例によれば、スイッチング電源装置において、抵抗の抵抗値及びキャパシタの静電容量値より得られるカットオフ周波数が、第１のスイッチング素子及び第２のスイッチング素子のスイッチング周波数より低い。
【0015】
本発明の一具体例によれば、スイッチング電源装置において、電圧調整回路が、分圧点の電圧に応じて、分圧点からキャパシタに電流を流し出し、又はキャパシタから分圧点に電流を流し込む。
【0016】
本発明の一具体例によれば、スイッチング電源装置において、電圧調整回路が、第１のスイッチング素子をオフし、その後第２のスイッチング素子をオンするまでのデッドタイムと、第２のスイッチング素子をオフし、その後第１のスイッチング素子をオンするまでのデッドタイムとの間の時間差が小さくなるように、分圧点から電流を流し出し、又は分圧点に電流を流し込む。
【発明の効果】
【0017】
本発明によれば、第１のスイッチング素子及び第２のスイッチング素子をバランス良くオンオフ動作させて、出力電圧の低下を防止することができ、且つスイッチング損失及びトランス損失を抑制することができる。
【0018】
なお、本発明の他の目的、特徴及び利点は、添付図面に関する以下の本発明の実施例の記載から明らかになるであろう。
【図面の簡単な説明】
【0019】
【図1】本発明の一実施形態としてのスイッチング電源装置の概略図である。
【図2】本発明の別の実施形態としてのスイッチング電源装置の概略図である。
【図3】本発明の別の実施形態としてのスイッチング電源装置の概略図である。
【図4】本発明の別の実施形態としてのスイッチング電源装置の概略図である。
【図5】本発明の一実施形態としてのスイッチング電源装置のスイッチング制御回路の概略図である。
【図6A】本発明の一実施形態としてのスイッチング電源装置の電圧調整回路の概略図である。
【図6B】本発明の別の実施形態としてのスイッチング電源装置の電圧調整回路の概略図である。
【図6C】本発明の別の実施形態としてのスイッチング電源装置の電圧調整回路の概略図である。
【図6D】本発明の別の実施形態としてのスイッチング電源装置の電圧調整回路の概略図である。
【発明を実施するための形態】
【0020】
以下、本発明の実施例について図面を参照して説明するが、本発明はこれらの実施例に限定されるものではない。
【0021】
図１～図６Ｄを参照して、本発明の幾つかの実施形態としてのスイッチング電源装置１００について説明する。スイッチング電源装置１００は、入力巻線１０３ａ、第１の出力巻線１０３ｂ、及び第２の出力巻線１０３ｃを有するトランス１０３と、入力巻線１０３ａに対して直列に接続され、少なくとも１つのキャパシタを備える共振用キャパシタ回路１０４と、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂを有するスイッチング回路１０２と、第１の出力巻線１０３ｂ及び第２の出力巻線１０３ｃに接続された整流平滑回路１０７とを備え、入力電源１０１の入力電圧Ｖ１を出力電圧Ｖ０に変換する。
【0022】
図１～図４においては、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂはＮＭＯＳトランジスタであるが、ＰＭＯＳトランジスタであってもよく、また、ＮＰＮトランジスタ、等の他のトランジスタによるスイッチであってもよい。また、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂにはそれぞれ、並列にキャパシタが接続されてもよく、逆並列にダイオードが接続されてもよい。
【0023】
スイッチング回路１０２は、第１のスイッチング素子１０２ａのオン時比率を約５０％及び第２のスイッチング素子１０２ｂのオン時比率を約５０％とし、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂを互いに逆位相にオンオフすることによって、入力巻線１０３ａの漏れインダクタンスＬｌ及び共振用キャパシタ回路１０４の静電容量値Ｃｒに基づく共振電流を生成させる。例えば、共振用キャパシタ回路１０４は、入力巻線１０３ａに対して直列に接続された１つのキャパシタを備えてもよく、入力巻線１０３ａの漏れインダクタンスＬｌ及びそのキャパシタの静電容量値Ｃｒに基づく共振電流を生成させてもよく、また、共振用キャパシタ回路１０４は、入力巻線１０３ａに対して直列に接続された２つ以上の並列に接続されたキャパシタを備えてもよく、入力巻線１０３ａの漏れインダクタンスＬｌ及びそれらのキャパシタの静電容量値Ｃｒに基づく共振電流を生成させてもよい。また、図２～図４に示すように、入力巻線１０３ａに対して更に直列に接続された共振用インダクタ１０９が追加されてもよく、この場合には、スイッチング回路１０２は、共振用インダクタ１０９の自己インダクタンスＬｒ、入力巻線１０３ａの漏れインダクタンスＬｌ、及び共振用キャパシタ回路１０４の静電容量値Ｃｒに基づく共振電流を生成させる。
【0024】
生成された共振電流から、トランス１０３を介して、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂのオンオフ動作に応じて、第１の出力巻線１０３ｂ又は第２の出力巻線１０３ｃに交流電圧が生成される。整流平滑回路１０７は、生成された交流電圧を整流平滑化して所定の出力電圧Ｖ０を生成する。整流平滑回路１０７は、第１の出力巻線１０３ｂに接続された第１の整流素子１０７ｂ、第２の出力巻線１０３ｃに接続された第２の整流素子１０７ｃ、及び平滑キャパシタ１０７ａを備える。第１の出力巻線１０３ｂで生成された交流電圧は、第１の整流素子１０７ｂ及び平滑キャパシタ１０７ａによって整流平滑化され、第２の出力巻線１０３ｃで生成された交流電圧は、第２の整流素子１０７ｃ及び平滑キャパシタ１０７ａによって整流平滑化され、整流平滑回路１０７は、所定の出力電圧Ｖ０を生成し、出力負荷１０８に出力電流を供給する。図１～図４においては、第１の整流素子１０７ｂ及び第２の整流素子１０７ｃはダイオードであるが、他の整流素子であってもよい。
【0025】
スイッチング電源装置１００は、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧が第１の所定の電圧値より大きくなったと判定した場合には、第１のスイッチング素子１０２ａをオフし、その後第２のスイッチング素子１０２ｂをオンし、また、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧が第２の所定の電圧値より小さくなったと判定した場合には、第２のスイッチング素子１０２ｂをオフし、その後第１のスイッチング素子１０２ａをオンする制御回路１１０を備える。また、スイッチング電源装置１００は、整流平滑回路１０７が所定の出力電圧Ｖ０を生成しているか否かを監視する補償回路１０６を備える。補償回路１０６は、出力電圧Ｖ０に対応する補償電圧Ｖｃｏｍｐを制御回路１１０に出力し、制御回路１１０は、補償電圧Ｖｃｏｍｐに応じて第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂをオンオフ動作させる。
【0026】
スイッチング電源装置１００は、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧に応じて、共振用キャパシタ回路１０４から電流を流し出し、又は共振用キャパシタ回路１０４に電流を流し込む電圧調整回路１０５を更に備える。電圧調整回路１０５は、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧が所定の電圧値より大きい場合に共振用キャパシタ回路１０４から電流を流し出し、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧が所定の電圧値より小さい場合に共振用キャパシタ回路１０４に電流を流し込んでもよい。このように、電圧調整回路１０５を備えることによって、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧が第１の所定の電圧値より大きくなった場合であっても、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧が第１の所定の電圧値を大きく上回ることがないように、共振用キャパシタ回路１０４から電圧調整回路１０５に電流を流し出して、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧を第１の所定の電圧値以下に速く戻すことができ、また、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧が第２の所定の電圧値より小さくなった場合であっても、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧が第２の所定の電圧値を大きく下回ることがないように、電圧調整回路１０５から共振用キャパシタ回路１０４に電流を流し込んで、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧を第２の所定の電圧値以上に速く戻すことができる。この結果、共振用キャパシタ回路１０４の少なくとも１つのキャパシタに印加される電圧が、第１の所定の電圧値を大きく上回ることがなく、且つ第２の所定の電圧値を大きく下回ることがないことから、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂは、バランス良くオンオフ動作して、制御遅延による出力電圧Ｖ０の低下を防止することができ、且つスイッチング損失及びトランス損失を抑制することができる。
【0027】
図３及び図４に示すように、共振用キャパシタ回路１０４は、基準キャパシタ１０４ａと、基準キャパシタ１０４ａに対して並列に接続されて共振電流の一部を流す第１の分圧キャパシタ１０４ｂ及び第２の分圧キャパシタ１０４ｃとを備えてもよい。第１の分圧キャパシタ１０４ｂ及び第２の分圧キャパシタ１０４ｃは、互いに直列に接続される。第１の分圧キャパシタ１０４ｂの静電容量値と第２の分圧キャパシタ１０４ｃの静電容量値との比に基づいて、基準キャパシタ１０４ａに印加される電圧は分圧されることができる。制御回路１１０は、第１の分圧キャパシタ１０４ｂと第２の分圧キャパシタ１０４ｃとによって分圧された分圧点１０４ｄの電圧Ｖｃｒを検出し、分圧点１０４ｄの電圧Ｖｃｒ、すなわち、第２の分圧キャパシタ１０４ｃに印加される電圧が第１の所定の電圧値より大きくなったと判定した場合には、第１のスイッチング素子１０２ａをオフし、その後第２のスイッチング素子１０２ｂをオンし、また、第２の分圧キャパシタ１０４ｃに印加される電圧が第２の所定の電圧値より小さくなったと判定した場合には、第２のスイッチング素子１０２ｂをオフし、その後第１のスイッチング素子１０２ａをオンしてもよい。
【0028】
電圧調整回路１０５は、第２の分圧キャパシタ１０４ｃに印加される電圧が所定の電圧値より大きい場合に共振用キャパシタ回路１０４から電流を流し出し、第２の分圧キャパシタ１０４ｃに印加される電圧が所定の電圧値より小さい場合に共振用キャパシタ回路１０４に電流を流し込んでもよい。電圧調整回路１０５は、第２の分圧キャパシタ１０４ｃに印加される電圧が第１の所定の電圧値より大きくなった場合であっても、第２の分圧キャパシタ１０４ｃに印加される電圧が第１の所定の電圧値を大きく上回ることがないように、共振用キャパシタ回路１０４から電圧調整回路１０５に電流を流し出して、第２の分圧キャパシタ１０４ｃに印加される電圧を第１の所定の電圧値以下に速く戻すことができ、また、第２の分圧キャパシタ１０４ｃに印加される電圧が第２の所定の電圧値より小さくなった場合であっても、第２の分圧キャパシタ１０４ｃに印加される電圧が第２の所定の電圧値を大きく下回ることがないように、電圧調整回路１０５から共振用キャパシタ回路１０４に電流を流し込んで、第２の分圧キャパシタ１０４ｃに印加される電圧を第２の所定の電圧値以上に速く戻すことができる。この結果、第２の分圧キャパシタ１０４ｃに印加される電圧が、第１の所定の電圧値を大きく上回ることがなく、且つ第２の所定の電圧値を大きく下回ることがないことから、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂは、バランス良くオンオフ動作して、制御遅延による出力電圧Ｖ０の低下を防止することができ、且つスイッチング損失及びトランス損失を抑制することができる。
【0029】
図４及び図５に示すように、制御回路１１０は、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂを制御するためのスイッチング制御回路１１１を備える。スイッチング制御回路１１１は、完全差動演算増幅器１１１ａ及びコモンモードフィードバック回路を備えてもよい。完全差動演算増幅器１１１ａに、出力電圧Ｖ０に対応する補償電圧Ｖｃｏｍｐ及び使用者によって設定された一定の電圧Ｖｃｍが入力され、完全差動演算増幅器１１１ａは、第１の所定の電圧値Ｖｔｈｈ＝Ｖｃｍ＋Ｖｃｏｍｐ／２を出力し、第２の所定の電圧値Ｖｔｈｌ＝Ｖｃｍ－Ｖｃｏｍｐ／２を出力する。従って、第１の所定の電圧値Ｖｔｈｈ及び第２の所定の電圧値Ｖｔｈｌは、補償電圧Ｖｃｏｍｐ、すなわち、出力電圧Ｖ０の状態に応じて決定される。また、スイッチング制御回路１１１は、第１の比較器１１１ｂ及び第２の比較器１１１ｃを備えてもよく、また、第１の比較器１１１ｂに接続された第１のＳＲフリップフロップ回路１１１ｄ及び第２の比較器１１１ｃに接続された第２のＳＲフリップフロップ回路１１１ｅを備えてもよい。第１の比較器１１１ｂの非反転入力端子及び反転入力端子にそれぞれ、分圧点１０４ｄの電圧Ｖｃｒ及び第１の所定の電圧値Ｖｔｈｈが入力され、分圧点１０４ｄの電圧Ｖｃｒが第１の所定の電圧値Ｖｔｈｈより大きくなった場合には、第１の比較器１１１ｂの出力端子からＨレベルが出力され、第１のＳＲフリップフロップ回路１１１ｄのＱ端子からＬレベルが出力されて、第１のスイッチング素子１０２ａのゲート電圧ＶｇｈはＬレベルになり、第１のスイッチング素子１０２ａはオフする。スイッチング制御回路１１１は、デッドタイム制御回路１１１ｆを備えてもよい。デッドタイム制御回路１１１ｆは、スイッチング回路１０２の出力電圧Ｖｓｗを監視してもよく、第１のスイッチング素子１０２ａがオフした後、共振現象を利用して出力電圧Ｖｓｗが所定の電圧より小さくなった場合には、デッドタイム制御回路１１１ｆから第２のＳＲフリップフロップ回路１１１ｅのＳ端子にＨレベルが出力され、第２のＳＲフリップフロップ回路１１１ｅのＱ端子からＨレベルが出力されて、第２のスイッチング素子１０２ｂのゲート電圧ＶｇｌはＨレベルになり、第２のスイッチング素子１０２ｂはオンする。このようにして、第１のスイッチング素子１０２ａをオフし、その後第２のスイッチング素子１０２ｂをオンする場合に、ゼロ電圧スイッチングが実現され、スイッチング損失を抑制することができる。
【0030】
また、第２の比較器１１１ｃの非反転入力端子及び反転入力端子にそれぞれ、第２の所定の電圧値Ｖｔｈｌ及び分圧点１０４ｄの電圧Ｖｃｒが入力され、分圧点１０４ｄの電圧Ｖｃｒが第２の所定の電圧値Ｖｔｈｌより小さくなった場合には、第２の比較器１１１ｃの出力端子からＨレベルが出力され、第２のＳＲフリップフロップ回路１１１ｅのＱ端子からＬレベルが出力されて、第２のスイッチング素子１０２ｂのゲート電圧ＶｇｌはＬレベルになり、第２のスイッチング素子１０２ｂはオフする。第２のスイッチング素子１０２ｂがオフした後、共振現象を利用して出力電圧Ｖｓｗが所定の電圧より大きくなった場合には、デッドタイム制御回路１１１ｆから第１のＳＲフリップフロップ回路１１１ｄのＳ端子にＨレベルが出力され、第１のＳＲフリップフロップ回路１１１ｄのＱ端子からＨレベルが出力されて、第１のスイッチング素子１０２ａのゲート電圧ＶｇｈはＨレベルになり、第１のスイッチング素子１０２ａはオンする。このようにして、第２のスイッチング素子１０２ｂをオフし、その後第１のスイッチング素子１０２ａをオンする場合にも、ゼロ電圧スイッチングが実現され、スイッチング損失を抑制することができる。
【0031】
しかし、スイッチング回路１０２の出力に接続された寄生容量が大きい場合、また、出力負荷１０８が軽負荷である場合、第１のスイッチング素子１０２ａがオフした後、出力電圧Ｖｓｗの変動が遅くなって、出力電圧Ｖｓｗが所定の電圧より小さくなるまでの時間が長くなり、また、第２のスイッチング素子１０２ｂがオフした後、出力電圧Ｖｓｗの変動が遅くなって、出力電圧Ｖｓｗが所定の電圧より大きくなるまでの時間が長くなる。このような場合、第１のスイッチング素子１０２ａがオフし、その後第２のスイッチング素子１０２ｂがオンするまでのデッドタイムが長くなり、更に、分圧点１０４ｄの電圧Ｖｃｒは、第１の所定の電圧値Ｖｔｈｈを大きく上回る。そこで、分圧点１０４ｄの電圧Ｖｃｒが第１の所定の電圧値Ｖｔｈｈを大きく上回ることがないように、電圧調整回路１０５は、共振用キャパシタ回路１０４から電圧調整回路１０５に電流を流し出して、分圧点１０４ｄの電圧Ｖｃｒを第１の所定の電圧値Ｖｔｈｈ以下に速く戻すことができる。また、第２のスイッチング素子１０２ｂがオフし、その後第１のスイッチング素子１０２ａがオンするまでのデッドタイムが長くなり、更に、分圧点１０４ｄの電圧Ｖｃｒは、第２の所定の電圧値Ｖｔｈｌを大きく下回る。そこで、分圧点１０４ｄの電圧Ｖｃｒが第２の所定の電圧値Ｖｔｈｌを大きく下回ることがないように、電圧調整回路１０５は、電圧調整回路１０５から共振用キャパシタ回路１０４に電流を流し込んで、分圧点１０４ｄの電圧Ｖｃｒを第２の所定の電圧値Ｖｔｈｌ以上に速く戻すことができる。この結果、分圧点１０４ｄの電圧Ｖｃｒが、第１の所定の電圧値Ｖｔｈｈを大きく上回ることがなく、且つ第２の所定の電圧値Ｖｔｈｌを大きく下回ることがないことから、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂは、バランス良くオンオフ動作して、制御遅延による出力電圧Ｖ０の低下を防止することができ、且つスイッチング損失及びトランス損失を抑制することができる。
【0032】
制御回路１１０は、分圧点１０４ｄに電流を流し込む第１の電流源１１０ａと、分圧点１０４ｄから電流を流し出す第２の電流源１１０ｂとを備えてもよい。スイッチング制御回路１１１は、第１のスイッチング素子１０２ａに同期して、第１のスイッチング素子１０２ａのオン時には分圧点１０４ｄに電流を流し込むために第１の電流源１１０ａをオンさせ、第２のスイッチング素子１０２ｂに同期して、第２のスイッチング素子１０２ｂのオン時には分圧点１０４ｄから電流を流し出すために第２の電流源１１０ｂをオンさせることによって、分圧点１０４ｄの電圧Ｖｃｒを調整してもよい。スイッチング制御回路１１１は、第１の電流源１１０ａをオンさせて分圧点１０４ｄの電圧Ｖｃｒが第１の所定の電圧値Ｖｔｈｈより大きくなった場合には、第１のスイッチング素子１０２ａ及び第１の電流源１１０ａをオフし、その後第２のスイッチング素子１０２ｂ及び第２の電流源１１０ｂをオンしてもよい。また、スイッチング制御回路１１１は、第２の電流源１１０ｂをオンさせて分圧点１０４ｄの電圧Ｖｃｒが第２の所定の電圧値Ｖｔｈｌより小さくなった場合には、第２のスイッチング素子１０２ｂ及び第２の電流源１１０ｂをオフし、その後第１のスイッチング素子１０２ａ及び第１の電流源１１０ａをオンしてもよい。
【0033】
スイッチング電源装置１００においては、上記のように、スイッチング制御回路１１１が、第１の分圧キャパシタ１０４ｂと第２の分圧キャパシタ１０４ｃとの分圧による分圧点１０４ｄの電圧Ｖｃｒを検出することによって、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂをオンオフ動作させるスイッチング周波数を制御してもよく、更には、第１の電流源１１０ａの電流と第２の電流源１１０ｂの電流とによる分圧点１０４ｄの電圧Ｖｃｒを検出することによって、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂをオンオフ動作させるスイッチング周波数を制御してもよい。例えば、第２の分圧キャパシタ１０４ｃの静電容量値を第１の分圧キャパシタ１０４ｂの静電容量値に対して非常に大きくすれば、主に第１の電流源１１０ａの電流と第２の電流源１１０ｂの電流とによる分圧点１０４ｄの電圧Ｖｃｒに従って、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂのスイッチング周波数を制御することができ、第１の分圧キャパシタ１０４ｂ及び第２の分圧キャパシタ１０４ｃの静電容量値を、第１の電流源１１０ａ及び第２の電流源１１０ｂの電流とオン時間との積に対して非常に大きくすれば、主に第１の分圧キャパシタ１０４ｂと第２の分圧キャパシタ１０４ｃとの分圧による分圧点１０４ｄの電圧Ｖｃｒに従って、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂのスイッチング周波数を制御することができ、スイッチング電源装置１００の使用者は、必要に応じてスイッチング周波数の制御方法を選択することができる。
【0034】
図６Ａに示すように、電圧調整回路１０５は、分圧点１０４ｄの電圧Ｖｃｒに応じて、分圧点１０４ｄから電流を流し出し、又は分圧点１０４ｄに電流を流し込むために、第１の電圧源１０５ｃを備えてもよい。第１の電圧源１０５ｃは、第１の所定の電圧値Ｖｔｈｈと第２の所定の電圧値Ｖｔｈｌとの平均値に等しい電圧を出力してもよい。すなわち、第１の電圧源１０５ｃは、第１の所定の電圧値Ｖｔｈｈと第２の所定の電圧値Ｖｔｈｌとの間の中点である電圧Ｖｃｍに等しい電圧を出力してもよい。この場合、電圧調整回路１０５は、分圧点１０４ｄの電圧Ｖｃｒが電圧Ｖｃｍに近づくように、分圧点１０４ｄから電流を流し出し、又は分圧点１０４ｄに電流を流し込む。また、電圧調整回路１０５は、第１の抵抗１０５ａを備えてもよく、第１の抵抗１０５ａを介して分圧点１０４ｄに接続される。この場合、電圧調整回路１０５は、分圧点１０４ｄの電圧Ｖｃｒが電圧Ｖｃｍに近づくように、分圧点１０４ｄの電圧Ｖｃｒが第１の電圧源１０５ｃの電圧より大きい場合に、分圧点１０４ｄから第１の抵抗１０５ａを介して電流を流し出し、分圧点１０４ｄの電圧Ｖｃｒが第１の電圧源１０５ｃの電圧より小さい場合に、分圧点１０４ｄに第１の抵抗１０５ａを介して電流を流し込む。
【0035】
図６Ｂに示すように、電圧調整回路１０５は、第１の抵抗１０５ａと第１の電圧源１０５ｃとの間に第１のダイオード１０５ｄ及び第２のダイオード１０５ｅを備えてもよい。第１のダイオード１０５ｄと第２のダイオード１０５ｅとは、互いに対して逆方向に並列に接続される。第１の電圧源１０５ｃは、第１の所定の電圧値Ｖｔｈｈと第２の所定の電圧値Ｖｔｈｌとの平均値に等しい電圧を出力してもよい。この場合、電圧調整回路１０５は、分圧点１０４ｄの電圧Ｖｃｒが電圧Ｖｃｍに近づくように、分圧点１０４ｄの電圧Ｖｃｒが第１の電圧源１０５ｃの電圧に第２のダイオード１０５ｅのドロップ電圧を加算した電圧より大きくなった場合に、分圧点１０４ｄから第２のダイオード１０５ｅを介して第１の電圧源１０５ｃに電流を流し出し、分圧点１０４ｄの電圧Ｖｃｒが第１の電圧源１０５ｃの電圧から第１のダイオード１０５ｄのドロップ電圧を減算した電圧より小さくなった場合に、第１の電圧源１０５ｃから第１のダイオード１０５ｄを介して分圧点１０４ｄに電流を流し込む。
【0036】
図６Ｃに示すように、電圧調整回路１０５は、第１の抵抗１０５ａにエミッタが接続されたＮＰＮトランジスタ１０５ｆ、第１の抵抗１０５ａにエミッタが接続されたＰＮＰトランジスタ１０５ｇ、及びＮＰＮトランジスタ１０５ｆのベースとＰＮＰトランジスタ１０５ｇのベースとに接続された第２の電圧源１０５ｈを備えてもよい。第２の電圧源１０５ｈは、第１の所定の電圧値Ｖｔｈｈと第２の所定の電圧値Ｖｔｈｌとの平均値に等しい電圧を出力してもよい。この場合、電圧調整回路１０５は、分圧点１０４ｄの電圧Ｖｃｒが電圧Ｖｃｍに近づくように、分圧点１０４ｄの電圧Ｖｃｒが第２の電圧源１０５ｈの電圧にＰＮＰトランジスタ１０５ｇのエミッタ－ベース間電圧を加算した電圧より大きくなった場合に、分圧点１０４ｄからＰＮＰトランジスタ１０５ｇを介してＧＮＤに電流を流し出し、分圧点１０４ｄの電圧Ｖｃｒが第２の電圧源１０５ｈの電圧からＮＰＮトランジスタ１０５ｆのベース－エミッタ間電圧を減算した電圧より小さくなった場合に、第１の電圧源１０５ｃからＮＰＮトランジスタ１０５ｆを介して分圧点１０４ｄに電流を流し込む。
【0037】
図６Ｄに示すように、電圧調整回路１０５は、第２の電圧源１０５ｈの代わりに、ＮＰＮトランジスタ１０５ｆのベースとＰＮＰトランジスタ１０５ｇのベースとに接続された第２の抵抗１０５ｉ及び第３の抵抗１０５ｊを備えてもよい。第２の抵抗１０５ｉと第３の抵抗１０５ｊとによって分圧された電圧は、第１の所定の電圧値Ｖｔｈｈと第２の所定の電圧値Ｖｔｈｌとの平均値に等しい電圧であってもよい。この場合、電圧調整回路１０５は、分圧点１０４ｄの電圧Ｖｃｒが電圧Ｖｃｍに近づくように、分圧点１０４ｄの電圧Ｖｃｒが第２の抵抗１０５ｉと第３の抵抗１０５ｊとによって分圧された電圧にＰＮＰトランジスタ１０５ｇのエミッタ－ベース間電圧を加算した電圧より大きくなった場合に、分圧点１０４ｄからＰＮＰトランジスタ１０５ｇを介してＧＮＤに電流を流し出し、分圧点１０４ｄの電圧Ｖｃｒが第２の抵抗１０５ｉと第３の抵抗１０５ｊとによって分圧された電圧からＮＰＮトランジスタ１０５ｆのベース－エミッタ間電圧を減算した電圧より小さくなった場合に、第１の電圧源１０５ｃからＮＰＮトランジスタ１０５ｆを介して分圧点１０４ｄに電流を流し込む。
【0038】
このように、第１の所定の電圧値Ｖｔｈｈと第２の所定の電圧値Ｖｔｈｌとの平均値に等しい電圧を基準として、電流調整回路１０５が、分圧点１０４ｄから電流を流し出し、又は分圧点１０４ｄに電流を流し込むことによって、分圧点１０４ｄの電圧Ｖｃｒの経時的な平均電圧値は、第１の所定の電圧値Ｖｔｈｈと第２の所定の電圧値Ｖｔｈｌとの平均値に等しい電圧、すなわち、第１の所定の電圧値Ｖｔｈｈと第２の所定の電圧値Ｖｔｈｌとの間の中点である電圧Ｖｃｍに等しい電圧に近づくようになる。これによって、第１のスイッチング素子１０２ａをオフし、その後第２のスイッチング素子１０２ｂをオンするまでのデッドタイムと、第２のスイッチング素子１０２ｂをオフし、その後第１のスイッチング素子１０２ａをオンするまでのデッドタイムとの間の時間差が小さくなり、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂは、バランス良くオンオフ動作して、制御遅延による出力電圧Ｖ０の低下を防止することができ、且つスイッチング損失及びトランス損失を抑制することができる。
【0039】
図６Ｂ～図６Ｄに示すように、電圧調整回路１０５は、第１の抵抗１０５ａに対して直列に接続されたキャパシタ１０５ｂを備えてもよい。電圧調整回路１０５は、分圧点１０４ｄの電圧Ｖｃｒに応じて、分圧点１０４ｄから第１の抵抗１０５ａを介してキャパシタ１０５ｂに電流を流し出し、又はキャパシタ１０５ｂから第１の抵抗１０５ａを介して分圧点１０４ｄに電流を流し込む。電圧調整回路１０５は、分圧点１０４ｄの電圧Ｖｃｒがキャパシタ１０５ｂに印加される電圧より大きい場合に分圧点１０４ｄから第１の抵抗１０５ａを介してキャパシタ１０５ｂに電流を流し出し、分圧点１０４ｄの電圧Ｖｃｒがキャパシタ１０５ｂに印加される電圧より小さい場合にキャパシタ１０５ｂから第１の抵抗１０５ａを介して分圧点１０４ｄに電流を流し込んでもよい。第１の抵抗１０５ａの抵抗値及びキャパシタ１０５ｂの静電容量値は、第１の抵抗１０５ａの抵抗値及びキャパシタ１０５ｂの静電容量値より得られるカットオフ周波数が第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂのスイッチング周波数より低くなるように設定される。これによって、第１のスイッチング素子１０２ａ及び第２のスイッチング素子１０２ｂのスイッチング周波数は、主に生成された共振電流の周波数並びに／又は第１の電流源１１０ａ及び第２の電流源１１０ｂの電流によって決定され、電圧調整回路１０５は、分圧点１０４ｄの電圧Ｖｃｒが電圧Ｖｃｍに近づくようにするための補助的な手段として機能することができる。
【0040】
上記記載は特定の実施例についてなされたが、本発明はそれに限らず、本発明の原理と添付の特許請求の範囲の範囲内で種々の変更及び修正をすることができることは当業者に明らかである。
【符号の説明】
【0041】
１００ スイッチング電源装置
１０１ 入力電源
１０２ スイッチング回路
１０２ａ 第１のスイッチング素子
１０２ｂ 第２のスイッチング素子
１０３ トランス
１０３ａ 入力巻線
１０３ｂ 第１の出力巻線
１０３ｃ 第２の出力巻線
１０４ 共振用キャパシタ回路
１０４ａ 基準キャパシタ
１０４ｂ 第１の分圧キャパシタ
１０４ｃ 第２の分圧キャパシタ
１０４ｄ 分圧点
１０５ 電圧調整回路
１０５ａ 第１の抵抗
１０５ｂ キャパシタ
１０５ｃ 第１の電圧源
１０５ｄ 第１のダイオード
１０５ｅ 第２のダイオード
１０５ｆ ＮＰＮトランジスタ
１０５ｇ ＰＮＰトランジスタ
１０５ｈ 第２の電圧源
１０５ｉ 第２の抵抗
１０５ｊ 第３の抵抗
１０６ 補償回路
１０７ 整流平滑回路
１０７ａ 平滑キャパシタ
１０７ｂ 第１の整流素子
１０７ｃ 第２の整流素子
１０８ 出力負荷
１０９ 共振用インダクタ
１１０ 制御回路
１１０ａ 第１の電流源
１１０ｂ 第２の電流源
１１１ スイッチング制御回路
１１１ａ 完全差動増幅増幅器
１１１ｂ 第１の比較器
１１１ｃ 第２の比較器
１１１ｄ 第１のＳＲフリップフロップ回路
１１１ｅ 第２のＳＲフリップフロップ回路
１１１ｆ デッドタイム制御回路
１０１ 入力電源
１０２ スイッチング回路
１０２ａ 第１のスイッチング素子
１０２ｂ 第２のスイッチング素子
１０３ トランス
１０３ａ 入力巻線
１０３ｂ 第１の出力巻線
１０３ｃ 第２の出力巻線
１０４ 共振用キャパシタ回路
１０４ａ 基準キャパシタ
１０４ｂ 第１の分圧キャパシタ
１０４ｃ 第２の分圧キャパシタ
１０４ｄ 分圧点
１０５ 電圧調整回路
１０５ａ 第１の抵抗
１０５ｂ キャパシタ
１０５ｃ 第１の電圧源
１０５ｄ 第１のダイオード
１０５ｅ 第２のダイオード
１０５ｆ ＮＰＮトランジスタ
１０５ｇ ＰＮＰトランジスタ
１０５ｈ 第２の電圧源
１０５ｉ 第２の抵抗
１０５ｊ 第３の抵抗
１０６ 補償回路
１０７ 整流平滑回路
１０７ａ 平滑キャパシタ
１０７ｂ 第１の整流素子
１０７ｃ 第２の整流素子
１０８ 出力負荷
１０９ 共振用インダクタ
１１０ 制御回路
１１０ａ 第１の電流源
１１０ｂ 第２の電流源
１１１ スイッチング制御回路
１１１ａ 完全差動増幅増幅器
１１１ｂ 第１の比較器
１１１ｃ 第２の比較器
１１１ｄ 第１のＳＲフリップフロップ回路
１１１ｅ 第２のＳＲフリップフロップ回路
１１１ｆ デッドタイム制御回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
