特開 2024-54039 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024054039

(43)【公開日】2024-04-16

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/66 20060101AFI20240409BHJP

   H01L 21/822 20060101ALI20240409BHJP

   H01L 21/329 20060101ALI20240409BHJP

   H01L 29/861 20060101ALI20240409BHJP

【ＦＩ】

H01L21/66 Y

H01L27/04 T

H01L29/91 A

H01L29/91 Z

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022160610

(22)【出願日】2022-10-04

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】王 彦哲

【テーマコード（参考）】

4M106

5F038

【Ｆターム（参考）】

4M106AB11

4M106AB15

4M106AD02

4M106AD23

4M106CA04

4M106DD03

5F038CA10

5F038CA13

5F038DT12

5F038EZ13

5F038EZ15

(57)【要約】

【課題】半導体基板のリセス量を電気的にモニタすることが可能な技術を提供することにある。
【解決手段】半導体装置は、第一主面及び第二主面を有する第一導電型の半導体基板と、前記第一主面上に設けられる第一領域と、前記第一主面上に設けられる第二領域と、を備える。前記第二領域は、評価用素子を備える。前記評価用素子は、前記第一主面側の表面領域に設けられる前記第二導電型の第一半導体領域と、当該第一半導体領域の前記第一主面側の表面領域に設けられる前記第一導電型の第二半導体領域と、当該第一半導体領域に接する第一電極パッドと、前記第二半導体領域に接する第二電極パッドと、を備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

第一主面及び第二主面を有する第一導電型の半導体基板と、
前記第一主面上に設けられる第一領域と、
前記第一主面上に設けられる第二領域と、
を備え、
前記第二領域は、評価用素子を備え、
前記評価用素子は、
前記第一主面側の表面領域に設けられる前記第一導電型と反対導電型の第二導電型の第一半導体領域と、
当該第一半導体領域の前記第一主面側の表面領域に設けられる前記第一導電型の第二半導体領域と、
当該第一半導体領域に接する第一電極パッドと、
前記第二半導体領域に接する第二電極パッドと、
を備える、半導体装置。

【請求項2】

請求項１の半導体装置において、
前記第一領域は、
前記第一主面側の表面領域に設けられる前記第二導電型の第一半導体領域と、
当該第一半導体領域に接する金属層と、
を備える、半導体装置。

【請求項3】

請求項２の半導体装置において、
さらに、前記第一主面側の表面領域に設けられる前記第一導電型の第二半導体領域を有する第三領域を備える、半導体装置。

【請求項4】

請求項３の半導体装置において、
前記第二領域は、前記第二半導体領域の深さが異なる複数の前記評価用素子を備える、半導体装置。

【請求項5】

請求項４の半導体装置において、
半導体チップ領域とスクライブ領域とを備え、
前記第一領域および前記第三領域は前記半導体チップ領域に配置され、
前記第二領域は前記スクライブ領域に配置される、半導体装置。

【請求項6】

請求項４の半導体装置において、
前記第一領域、前記第二領域および前記第三領域は一つの半導体チップに設けられ、
前記第三領域は前記第一領域の外側に配置され、
前記第二領域は記第三領域の外側に配置される、半導体装置。

【請求項7】

請求項２から６の何れか１項の半導体装置において、
さらに、前記第二主面にカソード電極を備え、
前記金属層はアノード電極である、半導体装置。

【請求項8】

請求項２から６の何れか１項の半導体装置において、
前記第一領域における前記第一半導体領域の前記第二主面側に前記第二導電型の第三半導体領域を備える、半導体装置。

【請求項9】

請求項３から６の何れか１項の半導体装置において、
前記第三領域は、前記第一主面側の表面領域に設けられる前記第二導電型の第三半導体領域を備える、半導体装置。

【請求項10】

セル領域と評価用素子領域とを備える半導体装置の製造方法であって、
第一表面を有する第一導電型の半導体基板に第二導電型の不純物を導入することにより、前記半導体基板の前記第一表面から第一深さにわたり、第一半導体領域を形成するＡ工程と、
前記セル領域に位置する前記半導体基板および前記評価用素子領域に位置する前記第一半導体領域に前記第一導電型の不純物を導入することにより、前記半導体基板の前記第一表面から第二深さにわたり、前記第一導電型の第二半導体領域を形成するＢ工程と、
前記半導体基板の上に絶縁膜を形成するＣ工程と、
前記絶縁膜の、前記セル領域に位置する前記第一半導体領域、前記評価用素子領域に位置する前記第二半導体領域および前記第一半導体領域のそれぞれの上に開口部を形成するＤ工程と、
それぞれの前記開口部内に、前記セル領域に位置する前記第一半導体領域、前記評価用素子領域に位置する前記第二半導体領域および前記第一半導体領域に電気的に接続されるコンタクト部を形成するＥ工程と
を備える、半導体装置の製造方法。

【請求項11】

請求項９の半導体装置の製造方法において、
前記Ｂ工程は、前記評価用素子領域における複数の前記第一半導体領域のそれぞれの中央部に幅の異なるレジストパターンを形成して、前記レジストパターンをマスクとしたイオン注入法により、前記第一導電型の不純物を導入する、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は半導体装置に関し、例えば、半導体基板のリセス量をモニタする半導体装置に適用可能である。

【背景技術】

【0002】

特許文献１には、「半導体ウエハの製造過程において、半導体素子の素子特性等の半導体チップの電気特性をモニタリングし、不良を一速く検出するために、半導体ウエハには、半導体チップの電気特性を評価する少なくとも１つのモニタ素子（モニタパターン）と、このモニタ素子に導通され、モニタ素子の動作検査を行うためのモニタ素子用電極パッドとが形成される。モニタ素子用電極パッドにプローブを接触させて、半導体チップの電気特性の検査がなされる。」ことが開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１２－２３８７４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

シリコン（Ｓｉ）等の半導体基板と金属配線とを接続するコンタクト工程において、ドライエッチングによる半導体基板表面へのダメージを低減するため、ウエットエッチングが行われる場合がある。しかし、半導体基板のウエットエッチングのエッチングレートは不安定である。エッチングしすぎると半導体基板にリセスが形成されることがある。

【0005】

その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

本開示のうち代表的なものの概要を簡単に説明すれば次の通りである。すなわち、半導体装置は、第一主面及び第二主面を有する第一導電型の半導体基板と、前記第一主面上に設けられる第一領域と、前記第一主面上に設けられる第二領域と、を備える。前記第二領域は、評価用素子を備える。前記評価用素子は、前記第一主面側の表面領域に設けられる前記第二導電型の第一半導体領域と、当該第一半導体領域の前記第一主面側の表面領域に設けられる前記第一導電型の第二半導体領域と、当該第一半導体領域に接する第一電極パッドと、前記第二半導体領域に接する第二電極パッドと、を備える。

【発明の効果】

【0007】

上記半導体装置によれば、半導体基板のリセス量を電気的にモニタすることが可能になる。

【図面の簡単な説明】

【0008】

【図1】図１は実施形態における半導体装置の全体平面図である。

【図2】図２は図１に示す半導体領域の拡大平面図である。

【図3】図３は図１に示す破線部分の拡大平面図である。

【図4】図４は図３に示す半導体装置のＡ－Ａ’線に沿った要部断面図である。

【図5】図５は図３に示す半導体装置のＢ－Ｂ’線に沿った要部断面図である。

【図6】図６は図３に示す半導体装置のＣ－Ｃ’線に沿った要部断面図である。

【図7】図７は図１に示す半導体装置の製造方法を説明する断面図である。

【図8】図８は図１に示す半導体装置の製造方法を説明する断面図である。

【図9】図９は図１に示す半導体装置の製造方法を説明する断面図である。

【図10】図１０は図１に示す半導体装置の製造方法を説明する断面図である。

【図11】図１１は図１に示す半導体装置の製造方法を説明する断面図である。

【図12】図１２は図３に示すモニタ素子を形成するためのイオン注入マスクパターン開口及びコンタクト開口パターンを示すレイアウト図である。

【図13】図１３はＮ＋型半導体領域を形成するイオン注入を示す図である。

【図14】図１４はＮ＋レジストの幅とＮ＋プロファイルの関係を示す図である。

【図15】図１５は変形例における半導体装置の概略上面図である。

【図16】図１６は図１５に示す破線部分の拡大平面図である。

【図17】図１７は図１５に示す半導体装置のＤ－Ｄ’線に沿った要部断面図である。

【発明を実施するための形態】

【0009】

以下、実施形態および変形例について、図面を用いて説明する。ただし、説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。

【0010】

ＦＲＤ（Fast Recovery Diode）を例に実施形態における半導体装置を説明する。ＦＲＤは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワーデバイスに並列接続される還流ダイオードに使用される。

【0011】

実施形態における半導体装置の構成について図１から図６を参照して説明する。図１は実施形態における半導体装置の全体平面図である。図２は図１に示す半導体領域の拡大平面図である。図３は図１に示す破線部分の拡大平面図である。図４は図３に示す半導体装置のＡ－Ａ’線に沿った要部断面図である。図５は図３に示す半導体装置のＢ－Ｂ’線に沿った要部断面図である。図６は図３に示す半導体装置のＣ－Ｃ’線に沿った要部断面図である。

【0012】

実施形態における半導体装置１は、半導体基板１ｓを有する。半導体基板１ｓは、一方の主面（第一主面）としての表面と、他方の主面（第二主面）としての、表面と反対側の裏面と、を有する。なお、半導体装置１では、半導体基板、半導体層（半導体領域）などの導電型（Ｐ型またはＮ型）を反転させた構成としてもよい。そのため、Ｎ型およびＰ型の一方の導電型を第一導電型とし、他方の導電型を第二導電型とした場合、第一導電型をＰ型、第二導電型をＮ型とすることもできるし、反対に第一導電型をＮ型、第二導電型をＰ型とすることもできる。

【0013】

図１に示すように、半導体装置１は、平面視矩形状の半導体チップ領域２がマトリクス状に複数形成されたものである。隣接する半導体チップ領域２間がスクライブ領域３となっている。半導体チップ領域２の数や配置等は適宜設計される。スクライブ領域３には評価用素子４が配置されている。評価用素子４は半導体チップに発生する製造上の問題を見つけ出すための素子であり、ＴＥＧ（Test Element Group）と呼ばれる。図示する例では、評価用素子４が三つ配置されているが、これに限定されるものではなく、二つ以下であってもよいし四つ以上であってもよい。本明細書では、スクライブ領域３を評価用素子形成領域ともいう。半導体装置１は、ダイシング工程で個々の半導体チップに分割される。

【0014】

図２に示すように、半導体チップ領域２は、セル領域２ａと、周辺領域２ｂと、外周領域２ｃと、を有する。周辺領域２ｂは、セル領域２ａに対して、例えば半導体チップ領域２の外周側に設けられている。外周領域２ｃは、周辺領域２ｂに対して、例えば半導体チップ領域２の外周側に設けられている。

【0015】

セル領域２ａには、アノード電極ＡＥが設けられている。アノード電極ＡＥの一部は、ボンディングワイヤ等を接続するための電極パッドとなる。アノード電極ＡＥは電極パッドとなる箇所を除いて絶縁膜（不図示）に覆われている。

【0016】

周辺領域２ｂには、後述する周辺電極が設けられている。周辺電極ＰＥ１，ＰＥ２は、アノード電極ＡＥに対して、例えば半導体チップ領域２の外周側に設けられている。

【0017】

図３に示すように、評価用素子４には、モニタ素子４１と、複数の電極パッド４２，４３とが形成されている。モニタ素子（モニタパターン）４１は半導体装置１の製造過程において半導体チップ領域２の半導体素子の素子特性等を評価するためのモニタパターンである。電極パッド４２，４３はモニタ素子４１に導通され、モニタ素子４１の電気的特性検査を行うためのパッドである。複数の電極パッド４２，４３のそれぞれにプローブを接触させてモニタ素子の特性が評価される。

【0018】

図４に示すように、モニタ素子４１は半導体チップ領域２の半導体素子の素子特性を評価するためのダイオードであり、半導体装置１の表層に形成される。この上に層間絶縁膜２１が覆うように形成される。層間絶縁膜２１の上および層間絶縁膜２１に形成されたコンタクトホール２２内に金属層２３が形成される。

【0019】

モニタ素子４１は半導体基板１ｓの主要部を構成するＮ－型ドリフト領域１１の上に設けられる。モニタ素子４１はＰ型の第一半導体領域（Ｐ型ボディ領域）１４とＰ型ボディ領域１４の半導体基板１ｓの表面側の部分に設けられるＮ型の第二半導体領域（Ｎ＋型半導体領域）１５で構成されている。Ｐ型ボディ領域１４は、Ｐ型の導電型の半導体領域であり、Ｎ＋型半導体領域１４は、Ｐ型の導電型とは異なるＮ型の導電型の半導体領域である。ここで、Ｎ＋型半導体領域１４の不純物濃度は、Ｎ－型ドリフト領域１１よりも高い。

【0020】

図５に示すように、セル領域２ａには、Ｎ－型ドリフト領域１１の上に、Ｐ型ボディ領域１４と、Ｐ型の第三半導体領域（Ｐ型フィールド領域）１３とが、設けられている。Ｐ型ボディ領域１４はアノード電極ＡＥと電気的に接続されている。Ｐ型フィールド領域１３はＰ型ボディ領域１４よりも深く設けられている。セル領域２ａに形成されたＰ型フィールド領域１３は、Ｐ型ボディ領域１４とＮ－型ドリフト領域１１との間の電流経路を広げて電流密度を下げるために設けられる半導体層である。

【0021】

周辺領域２ｂには、Ｎ＋型半導体領域１５が設けられている。Ｎ＋型半導体領域１５は周辺電極ＰＥ２と電気的に接続されている。また、Ｎ＋型半導体領域１５よりも深くＰ型フィールド領域１３が設けられている。Ｐ型フィールド領域１３は周辺電極ＰＥ１と電気的に接続されている。周辺電極ＰＥ１，ＰＥ２は、アノード電極ＡＥのようなボンディングワイヤ等を接続するための電極ではなく、電位は与えられない。図５では、Ｐ型フィールド領域１３およびＰ型フィールド領域１３に接続される周辺電極ＰＥ１は一つずつ示されているが、これに限定されるものではなく、二つ以上の複数であってもよい。また、Ｐ型フィールド領域１３とＮ＋型半導体領域１５との間およびＰ型フィールド領域１３とセル領域２ａのＰ型フィールド領域１３との間に素子分離領域１２が設けられている。素子分離領域１２は、例えば、ＬＯＣＯＳ（LOCal Oxidation of Silicon）により形成されている。周辺領域２ｂに形成された素子分離領域１２（所謂フィールド酸化膜）およびＰ型フィールド領域１３は、空乏層を外周領域に伸ばすことによって電界緩和を行い、ダイオードの耐圧を向上させる領域である。また、周辺領域２ｂに形成されたＮ＋型半導体領域１５は、個々のダイオードを構成する半導体チップの端部に空乏層が到達することを抑制する機能を有する。

【0022】

半導体装置１の製造方法について、図７～１１を用いて説明する。図７～１１は、図６に示す半導体装置の製造工程を示す断面図である。図７～１１は、図６の断面図と同じ断面の断面図である。

【0023】

まず、図７に示すように、例えばリン等のＮ型不純物が導入されたシリコン単結晶の半導体基板１ｓから構成される半導体ウエハを用意する。半導体ウエハは、表面１ａと、表面１ａとは反対側の裏面１ｂと、を有する。

【0024】

半導体ウエハにおけるＮ型不純物の不純物濃度を、例えば２×１０^１４ｃｍ^－３程度とすることができる。半導体ウエハの厚さを、例えば４５０μｍ～１,０００μｍ程度とすることができる。

【0025】

次に、半導体ウエハの表面にシリコン窒化膜（Ｓｉ_３Ｎ_４）を形成し、Ｓｉ_３Ｎ_４膜をパターニングしてＳｉ_３Ｎ_４膜マスクを形成する。Ｓｉ_３Ｎ_４膜マスク領域以外の領域の半導体ウエハの表面を酸化性雰囲気で酸化して素子分離領域１２を形成する。

【0026】

次に、レジストパターンをマスクとしたイオン注入法により、半導体ウエハの表面１ａ側の半導体基板１ｓにＰ型不純物を導入することによって、Ｐ型半導体領域１３を形成する。このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３．５×１０^１３ｃｍ^－２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。

【0027】

次に、レジスト除去後、例えば１２００℃程度、３０分程度のアニールを不活性ガスとしての窒素（Ｎ_２）ガスの雰囲気において実行し、Ｐ型フィールド領域１３に対する結晶欠陥の修復および引き延ばし拡散を行う。

【0028】

次に、図８に示すように、レジストパターンをマスクとしたイオン注入法により、セル領域２ａおよびスクライブ領域３の必要な部分にＰ型不純物を導入することによって、Ｐ型ボディ領域１４を形成する。

【0029】

具体的には、このＰ型ボディ領域１４は、セル領域２ａに形成されたＰ型フィールド領域１３上およびＮ－型ドリフト領域１１（１ｓ）上に形成される。また、Ｐ型ボディ領域１４は、スクライブ領域３のＮ－型ドリフト領域１１（１ｓ）上に形成される。

【0030】

このときのイオン注入条件としては、例えばイオン種をＢとし、ドーズ量を１×１０^１３ｃｍ^－２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。レジスト除去後、例えば１０００℃程度、１００分程度のアニールをＮ_２ガス雰囲気において実行する。

【0031】

次に、図９に示すように、レジストパターンをマスクとしたイオン注入法により、周辺領域２ｂのＮ－型ドリフト領域１１（１ｓ）上およびスクライブ領域３のＰ型ボディ領域１４の上にＮ型不純物を導入することによって、Ｎ＋型半導体領域１５を形成する。

【0032】

このときのイオン注入条件としては、例えばイオン種を砒素（Ａｓ）とし、ドーズ量を５×１０^１５ｃｍ^－２程度とし、注入エネルギーを８０ｋｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。レジスト除去後、例えば１０００℃程度、１００分程度のアニールをＮ_２ガス雰囲気において実行する。

【0033】

次に、図１０に示すように、半導体ウエハの表面１ａ上に、例えばＣＶＤ法等により、例えばＰＳＧ膜からなる層間絶縁膜２１を形成する。層間絶縁膜２１は、例えばドリフト領域１１（１ｓ）、Ｐ型半導体領域１３、Ｐ型ボディ領域１４およびＮ＋型半導体領域１５を覆うように形成される。層間絶縁膜２１の厚さは、例えば０．６μｍ程度である。この層間絶縁膜２１の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Boro Phospho Silicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、シリコン酸化（ＳｉＯ_２）膜、またはこれらの複合膜等を好適なものとして例示することができる。

【0034】

次に、レジストパターンをマスクとした異方性ドライエッチング法により、層間絶縁膜２１にコンタクトホール（開口）２２を形成する。この異方性ドライエッチングのガスとしては、例えばアルゴン（Ａｒ）ガス、トリフルオロメタン（ＣＨＦ_３）ガスおよびテトラフルオロメタン（ＣＦ_４）ガスからなる混合ガス等を、好適なものとして例示することができる。

【0035】

続いて、ドライエッチングによる半導体基板表面へのダメージを低減するため、レジスト除去後、層間絶縁膜２１をマスクとしたＳＥＺウエットエッチング法により、コンタクトホール２２および半導体基板１ｓをエッチングする。ＳＥＺウエットエッチングのエッチング液としては、例えば、硝酸（ＨＮＯ_３）：フッ化水素（ＨＦ）＝２００：１を、好適なものとして例示することができる。

【0036】

次に、図１１に示すように、アノード電極ＡＥ等の金属層２３を形成する。具体的には、例えば以下のような手順で実行する。まず、半導体ウエハの表面１ａ上の全面に、コンタクトホール２２を埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）を形成する。アルミニウム系金属膜の厚さは、例えば５μｍ程度である。

【0037】

次に、レジストパターンをマスクとしたドライエッチング法により、アルミニウム系金属膜から構成される金属層２３を形成する。このドライエッチングのガスとしては、例えば塩素（Ｃｌ_２）／三塩化ホウ素（ＢＣｌ_３）ガス等を、好適なものとして例示することができる。

【0038】

これにより、セル領域２ａでは、コンタクトホール２２の内部と層間絶縁膜２１上にアノード電極ＡＥが形成される。スクライブ領域３では、コンタクトホール２２の内部と層間絶縁膜２１上に電極パッド４２，４３が形成される。ここで、コンタクトホール２２内の金属層２３をコンタクト部という。

【0039】

アノード電極ＡＥは、セル領域２ａに形成されたＰ型ボディ領域１４と電気的に接続される。電極パッド４２は、スクライブ領域３に形成されたＰ型ボディ領域１４と電気的に接続され、電極パッド４３は、スクライブ領域３に形成されたＮ＋型半導体領域１５と電気的に接続される。

【0040】

次に、アノード電極ＡＥ上に、例えばポリイミドを主要な成分とする有機膜等からなるパッシベーション膜としての絶縁膜を形成する。絶縁膜の厚さは、例えば２．５μｍ程度である。

【0041】

次に、レジストパターンをマスクとしたドライエッチング法により、絶縁膜をパターニングして、絶縁膜を貫通してアノード電極ＡＥに達する開口部を形成する。そして、開口部に露出した部分のアノード電極ＡＥで構成されるアノードパッドを形成する。

【0042】

次に、半導体ウエハの裏面１ｂに対して、バックグラインディング処理を施すことによって、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ～２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、７０μｍ程度である。また、必要に応じて、裏面１ｂのダメージ除去のためのケミカルエッチング等も実施する。

【0043】

次に、例えばスパッタリング法により、半導体ウエハの裏面１ｂに、ドリフト領域１１（１ｓ）と電気的に接続されたカソード電極２４を形成する。その後、ダイシング等により、半導体基板１ｓの半導体チップ領域２に分割し、必要に応じて、パッケージに封止することにより、半導体装置としての半導体チップが略完成する。

【0044】

上述したように、Ｐ型ボディ領域が形成されている半導体基板１ｓと金属層２３とを接続するコンタクト工程において、ドライエッチングによる半導体基板１ｓの表面へのダメージを低減するため、ウエットエッチングが行われる。半導体基板１ｓを構成するＳｉのウエットエッチングのエッチングレートは不安定である。エッチングしすぎると半導体基板１ｓにリセスが形成され、ＲＲＳＯＡ破壊が発生することがある。

【0045】

そこで、実施形態では、評価用素子４によりＳｉリセス量をモニタする。評価用素子４によるＳｉリセス量のモニタ方法について図４を参照して説明する。

【0046】

電極パッド４２に電圧（Ｖ１）、電極パッド４３に電圧（Ｖ２）を印加して、電極パッド４２、４３間の電流を測定する。ここで、Ｖ２＞Ｖ１であり、モニタ素子４１に形成されるＰＮ接合ダイオードに逆方向電圧が印加される。Ｓｉリセス量がＮ＋型半導体領域１５の最小深さ（ｄ）を超えたら、ＰＮ接合ダイオードが機能しなくなり、大電流が流れる。この測定法でＳｉリセス量をモニタする。

【0047】

最小深さ（ｄ）が異なる複数のＮ＋型半導体領域１５の形成し、電流を測定することで、Ｓｉリセス量のモニタを多値化することができる。

【0048】

最小深さ（ｄ）が異なる複数のＮ＋型半導体領域１５の形成方法について図１２～１４を参照して説明する。図１２は図３に示すモニタ素子を形成するためのイオン注入マスクパターン開口及びコンタクト開口パターンを示すレイアウト図である。図１３はＮ＋型半導体領域を形成するイオン注入を示す図である。図１４はＮ＋レジストの幅とＮ＋プロファイルの関係を示す図である。

【0049】

上述したように、レジストパターンをマスクとしたイオン注入法により、スクライブ領域３の必要な部分にＰ型不純物を導入することによって、Ｐ型ボディ領域１４が形成される。このときに使用されるレジストパターンの開口領域が、図１２に示すＰ型ボディ注入開口領域１４ｏである。

【0050】

上述したように、レジストパターンをマスクとしたイオン注入法により、スクライブ領域３のＰ型ボディ領域１４の上にＮ型不純物を導入することによって、Ｎ＋型半導体領域１５が形成される。このイオン注入をＮ＋注入という。このときに使用されるレジストパターンの開口領域が、図１２に示すＮ＋注入開口領域１５ｏである。また、このときのレジストが、図１３に示すＮ＋レジスト１５ｒである。

【0051】

上述したように、レジストパターンをマスクとした異方性ドライエッチング法により、層間絶縁膜２１にコンタクトホール２２が形成される。このときに使用されるレジストパターンの開口領域が、図１２に示すコント開口領域２２ｏである。

【0052】

同じ条件のＮ＋注入でも、図１３に示す真ん中のＮ＋レジスト１５ｒの幅（Ｌ）を変えることで、図１４に示すように、最小深さ（ｄ）を変調することができ、Ｓｉリセス量のモニタを多値化することができる。

【0053】

Ｎ＋レジスト１５ｒがない（Ｌ＝０）ときは、Ｎ型不純物の半導体基板１ｓの表面から深さ方向への不純物濃度分布（Ｎ＋プロファイル）の深さは略一様である。このときの最小深さをｄ０とする。

【0054】

Ｎ＋レジスト１５ｒの幅がＬ１（Ｌ＝Ｌ１＞０）ときは、Ｎ＋プロファイルの深さは浅くなる。このときの最小深さをｄ１とすると、ｄ１＜ｄ０である。

【0055】

Ｎ＋レジスト１５ｒの幅がＬ２（Ｌ＝Ｌ２＞Ｌ１）ときは、Ｎ＋プロファイルの深さはさらに浅くなる。このときの最小深さをｄ２とすると、ｄ２＜ｄ１である。

【0056】

最小深さ（ｄ）は、例えば、４０ｎｍ以上２００ｎｍ以下の範囲で複数の値に設定される。

【0057】

なお、Ｎ＋レジスト１５ｒの幅のみの調整で所望の最小深さを得られない場合、Ｎ＋型半導体領域１５の注入条件や注入拡散アニール条件を調整するようにしてもよい。

【0058】

本実施形態によれば、電気特性評価（ダイオードの電流測定）によってＳｉリセス量をモニタすることが可能になる。また、評価用素子を複数設けることにより、Ｓｉリセス量のモニタを多値化することが可能になる。また、ＦＲＤでは、セル領域のＰ型ボディ領域の形成プロセスと周辺領域のチップ最外周のＮ＋注入のプロセスがあるので、プロセスを追加することなく、評価用素子を形成することができ、付加的なコストがかからない。

【0059】

＜変形例＞
以下、実施形態の代表的な変形例について、例示する。以下の変形例の説明において、上述の実施形態にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施形態と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施形態における説明が適宜援用され得るものとする。また、上述の実施形態の一部、および、変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。

【0060】

実施形態では、評価用素子４をスクライブ領域３に配置する例を説明したが、半導体チップ領域２の外周領域のコーナ付近に配置してもよい。変形例における半導体装置について図１５を参照して説明する。図１５は変形例における半導体装置の概略上面図である。図１６は図１５に示す評価用素子の拡大平面図である。図１７は図１５に示す半導体装置のＤ－Ｄ’線に沿った要部断面図である。

【0061】

図１５に示すように、変形例における半導体チップ領域２は、実施形態における半導体チップ領域２の外周領域２ｃに評価用素子４ａ，４ｂ，４ｃ，４ｄを有する。評価用素子４ａ，４ｂ，４ｃ，４ｄは外周領域２ｃ（評価用素子領域）に設けられる。図１６、１７に示すように、評価用素子４ａ，４ｂ，４ｃ，４ｄは実施形態における評価用素子４と同様の構造である。上述したように、半導体装置１は、ダイシング工程で個々の半導体チップに分割される。この分割された半導体チップを半導体装置ともいう。

【0062】

ただし、評価用素子４ａ，４ｂ，４ｃ，４ｄのそれぞれのＮ＋半導体領域１５の最小深さ（ｄ）は異なり、その深さをｄ１、ｄ２、ｄ３およびｄ４とすると、例えば、ｄ１＜ｄ２＜ｄ３＜ｄ４である。これにより、半導体チップ毎にＳｉリセス量をモニタすることが可能になる。

【0063】

以上、本開示者によってなされた開示を実施形態および変形例に基づき具体的に説明したが、本開示は、上記実施形態および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。

【符号の説明】

【0064】

１・・・半導体装置
１ｓ・・・半導体基板
１ａ・・・表面（第一主面）
１ｂ・・・裏面（第二主面）
２ａ・・・セル領域（第一領域）
２ｂ・・・周辺領域（第三領域）
２ｃ・・・外周領域（評価用素子領域、第二領域）
３・・・スクライブ領域（評価用素子領域、第二領域）
４・・・評価用素子
１１・・・ドリフト領域
１３・・・Ｐ型フィールド領域（第三半導体領域）
１４・・・Ｐ型ボディ領域（第一半導体領域）
１５・・・Ｎ＋型半導体領域（第二半導体領域）
２１・・・絶縁膜
２２・・・コンタクトホール（開口）
２３・・・金属層
４２・・・電極パッド（第一電極パッド）
４３・・・電極パッド（第二電極パッド）
ＡＥ・・・アノード電極（金属層）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】