特開 2024-54547 ＲＡＭ及び短絡検出システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024054547

(43)【公開日】2024-04-17

(54)【発明の名称】ＲＡＭ及び短絡検出システム

(51)【国際特許分類】

   G11C 29/02 20060101AFI20240410BHJP

   G11C 11/419 20060101ALI20240410BHJP

   G01R 31/28 20060101ALI20240410BHJP

【ＦＩ】

G11C29/02 140

G11C11/419 120

G01R31/28 B

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022160829

(22)【出願日】2022-10-05

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】井路側 晃輔

(72)【発明者】

【氏名】鵜飼 和久

【テーマコード（参考）】

2G132

5B015

5L206

【Ｆターム（参考）】

2G132AA08

2G132AD15

5B015KA09

5B015KA33

5B015KA36

5B015MM07

5B015NN01

5B015RR06

5L206AA02

5L206EE02

5L206FF01

(57)【要約】

【課題】書き込みビット線と読み出しビット線との短絡の検出漏れを抑制することができるＲＡＭを提供する。
【解決手段】ＲＡＭ（１０１、１０２）は、第１読み出しビット線（ＲＢＬ１）と、第１書き込みビット線（ＷＢＬ１）と、第２読み出しビット線（ＲＢＬ２）と、第２書き込みビット線（ＷＢＬ２）と、短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との一方をチャージするように構成された充電回路（１）と、前記短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との他方をディスチャージするように構成された放電回路（２）と、を有する。
【選択図】図７

【特許請求の範囲】

【請求項1】

第１読み出しビット線と、
第１書き込みビット線と、
第２読み出しビット線と、
第２書き込みビット線と、
短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との一方をチャージするように構成された充電回路と、
前記短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との他方をディスチャージするように構成された放電回路と、
を有する、ＲＡＭ。

【請求項2】

メモリセルと、
前記メモリセルと前記第１読み出しビット線との間に設けられる第１スイッチと、
前記メモリセルと前記第１書き込みビット線との間に設けられる第２スイッチと、
前記メモリセルと前記第２読み出しビット線との間に設けられる第３スイッチと、
前記メモリセルと前記第２書き込みビット線との間に設けられる第４スイッチと、
を有し、
前記短絡検出時に前記第１～第４スイッチはオフ状態である、請求項１に記載のＲＡＭ。

【請求項3】

前記短絡検出時はスタンバイ時であり、
前記充電回路は、前記短絡検出時に前記第１及び第２読み出しビット線をチャージするように構成され、
前記放電回路は、前記短絡検出時に前記第１及び第２書き込みビット線をディスチャージするように構成される、請求項１に記載のＲＡＭ。

【請求項4】

読み出しワード線と、
書き込みワード線と、
を有し、
前記第１読み出しビット線と前記第１書き込みビット線との間の距離、及び、前記第２読み出しビット線と前記第２書き込みビット線との間の距離はそれぞれ、前記読み出しワード線と前記書き込みワード線との間の距離より短い、請求項１に記載のＲＡＭ。

【請求項5】

請求項１～４のいずれか一項に記載のＲＡＭと、
前記ＲＡＭの消費電流に基づき前記短絡検出を行うように構成された短絡検出装置と、
を有する、短絡検出システム。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、ＲＡＭ（Random Access Memory）及び当該ＲＡＭを有する短絡検出システムに関する。

【背景技術】

【0002】

特許文献１で開示されているＲＡＭは、第１メモリセルからのデータ読み出しと、第２メモリセルへのデータ書き込みを、同時又はほぼ同時に行うことができる。このようなＲＡＭは、データの処理を高速に行うことができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２００７／０１８０４３号（段落０００２）

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１で開示されているＲＡＭにおいて、書き込みビット線と読み出しビット線とが短絡している場合、ライト動作とリード動作とが同時に起こると、データ読み出しを行うメモリセルに書き込まれている値が反転し、出力不良となるおそれがある。

【0005】

しかしながら、ライト動作とリード動作とが僅かにずれると、出力不良が起こらなくなる。したがって、出力不良を頼りに書き込みビット線と読み出しビット線との短絡を検出すると、検出漏れのおそれがあった。

【課題を解決するための手段】

【0006】

本明細書中に開示されているＲＡＭは、第１読み出しビット線と、第１書き込みビット線と、第２読み出しビット線と、第２書き込みビット線と、短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との一方をチャージするように構成された充電回路と、前記短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との他方をディスチャージするように構成された放電回路と、を有する。

【0007】

本明細書中に開示されている短絡検出システムは、上記構成のＲＡＭと、前記ＲＡＭの消費電流に基づき前記短絡検出を行うように構成された短絡検出装置と、を有する。

【発明の効果】

【0008】

本明細書中に開示されているＲＡＭ及び短絡検出システムによれば、書き込みビット線と読み出しビット線との短絡の検出漏れを抑制することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、比較例に係る２port ＲＡＭの要部を示す概略図である。

【図2】図２は、第２書き込みビット線と第２読み出しビット線とに短絡がある場合の比較例に係る２port ＲＡＭの要部を示す概略図である。

【図3】図３は、第２書き込みビット線と第２読み出しビット線とに短絡がある場合の比較例に係る２port ＲＡＭの要部を示す概略図である。

【図4】図４は、ライト動作とリード動作とのタイミングを示すタイミングチャートである。

【図5】図５は、ライト動作とリード動作とのタイミングを示すタイミングチャートである。

【図6】図６は、スタンバイ時の比較例に係る２port ＲＡＭの要部を示す概略図である。

【図7】図７は、第１，２実施形態に係る２port ＲＡＭの要部を示す概略図である。

【図8】図８は、第２書き込みビット線と第２読み出しビット線とに短絡がある場合であってスタンバイ時の第１実施形態に係る２port ＲＡＭの要部を示す概略図である。

【図9】図９は、短絡検出システムの概略図である。

【図10】図１０は、第２書き込みビット線と第２読み出しビット線とに短絡がある場合であってテストモード時の第２実施形態に係る２port ＲＡＭの要部を示す概略図である。

【発明を実施するための形態】

【0010】

本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

【0011】

＜２port ＲＡＭ（比較例）＞
図１は、比較例（＝後出の実施形態と対比される一般的な構成例）に係る２port ＲＡＭの要部を示す概略図である。

【0012】

比較例に係る２port ＲＡＭ１００は、第１読み出しビット線ＲＢＬ１と、第１書き込みビット線ＷＢＬ１と、第２読み出しビット線ＲＢＬ２と、第２書き込みビット線ＷＢＬ２と、を有する。

【0013】

比較例に係る２port ＲＡＭ１００は、入力専用ポート（不図示）及び出力専用ポート（不図示）を有する。第１読み出しビット線ＲＢＬ１は、リード動作時に選択されたメモリセルからデータを読み出すために用いられる。

【0014】

書き込みビット線ＷＢＬ１は、ライト動作時に選択されたメモリセルにデータを書き込むために用いられる。

【0015】

第２読み出しビット線ＲＢＬ２は、リード動作時に選択されたメモリセルからデータを読み出すために用いられる。

【0016】

書き込みビット線ＷＢＬ２は、ライト動作時に選択されたメモリセルにデータを書き込むために用いられる。

【0017】

比較例に係る２port ＲＡＭ１００は、ｎ個のメモリセルＭ＿１～Ｍ＿ｎと、ｎ本の読み出しワード線ＲＷＬ＿１～ＲＷＬ＿ｎと、ｎ本の書き込みワード線ＷＷＬ＿１～ＷＷＬ＿ｎと、ｎ個の第１スイッチＱ１＿１～Ｑ１＿ｎと、ｎ個の第２スイッチＱ２＿１～Ｑ２＿ｎと、ｎ個の第３スイッチＱ３＿１～Ｑ３＿ｎと、ｎ個の第４スイッチＱ４＿１～Ｑ４＿ｎと、充電回路１と、を備える。

【0018】

読み出しワード線ＲＷＬ＿１は、リード動作時にメモリセルＭ＿１を選択するために用いられる。他の読み出しワード線ＲＷＬ＿２～ＲＷＬ＿ｎも同様に、それぞれに対応するメモリセルＭ＿２～Ｍ＿ｎをリード動作時に選択するために用いられる。

【0019】

書き込みワード線ＷＷＬ＿１は、ライト動作時にメモリセルＭ＿１を選択するために用いられる。他の書き込みワード線ＷＷＬ＿２～ＷＷＬ＿ｎも同様に、それぞれに対応するメモリセルＭ＿２～Ｍ＿ｎをライト動作時に選択するために用いられる。

【0020】

第１スイッチＱ１＿１～Ｑ１＿ｎ、第２スイッチＱ２＿１～Ｑ２＿ｎ、第３スイッチＱ３＿１～Ｑ３＿ｎ、及び第４スイッチＱ４＿１～Ｑ４＿ｎは、小型化の観点から、Ｎチャネル型ＭＯＳ電界効果トランジスタであることが望ましい。

【0021】

第１スイッチＱ１＿１は、メモリセルＭ＿１と第１読み出しビット線ＲＢＬ１との間に設けられる。第１スイッチＱ１＿１のオン状態とオフ状態とは、読み出しワード線ＲＷＬ＿１の電圧レベルに応じて切り替わる。他の第１スイッチＱ１＿２～Ｑ１＿ｎも同様である。

【0022】

第２スイッチＱ２＿１は、メモリセルＭ＿１と第１書き込みビット線ＷＢＬ１との間に設けられる。第２スイッチＱ２＿１のオン状態とオフ状態は、書き込みワード線ＷＷＬ＿１の電圧レベルに応じて切り替わる。他の第２スイッチＱ２＿２～Ｑ２＿ｎも同様である。

【0023】

第３スイッチＱ３＿１は、メモリセルＭ＿１と第２読み出しビット線ＲＢＬ２との間に設けられる。第３スイッチＱ３＿１のオン状態とオフ状態は、読み出しワード線ＲＷＬ＿１の電圧レベルに応じて切り替わる。他の第３スイッチＱ３＿２～Ｑ３＿ｎも同様である。

【0024】

第４スイッチＱ４＿１は、メモリセルＭ＿１と第２書き込みビット線ＷＢＬ２との間に設けられる。第４スイッチＱ４＿１のオン状態とオフ状態は、書き込みワード線ＷＷＬ＿１の電圧レベルに応じて切り替わる。他の第４スイッチＱ４＿２～Ｑ４＿ｎも同様である。

【0025】

充電回路１は、第１読み出しビット線ＲＢＬ１、第１書き込みビット線ＷＢＬ１、第２読み出しビット線ＲＢＬ２、及び第２書き込みビット線ＷＢＬ２の一部又は全部をチャージするように構成される回路である。

【0026】

ここで、図２に示すように、メモリセルＭ＿ｎにデータ「０」が書き込まれており、第２書き込みビット線ＷＢＬ２と第２読み出しビット線ＲＢＬ２とが短絡している場合について考察する。なお、メモリセルにデータ「０」が書き込まれている場合、メモリセル内のインバータＩＮＶ１の出力はＬＯＷレベルになり、メモリセル内のインバータＩＮＶ２の出力はＨＩＧＨレベルになる。逆に、メモリセルにデータ「１」が書き込まれている場合、メモリセル内のインバータＩＮＶ１の出力はＨＩＧＨレベルになり、メモリセル内のインバータＩＮＶ２の出力はＬＯＷレベルになる。

【0027】

図２に示す状態において、メモリセルＭ＿１にデータ「１」を書き込むライト動作とメモリセルＭ＿ｎからデータ「０」を読み出すリード動作とが同時に行われると、第２書き込みビット線ＷＢＬ２と第２読み出しビット線ＲＢＬ２との短絡経路によって、図３に示すようにメモリセルＭ＿ｎに書き込まれているデータが「０」から「１」に反転する。

【0028】

このメモリセルＭ＿ｎの出力不良が検出できれば、書き込みビット線と読み出しビット線との短絡が検出できる。

【0029】

図４のタイミングチャートのように、メモリセルＭ＿１にデータ「１」を書き込むライト動作とメモリセルＭ＿ｎからデータ「０」を読み出すリード動作とのずれが０．４ｎＳであれば、図３に示すようにメモリセルＭ＿ｎに書き込まれているデータが「０」から「１」に反転する。しかしながら、図５のタイミングチャートのように、メモリセルＭ＿１にデータ「１」を書き込むライト動作とメモリセルＭ＿ｎからデータ「０」を読み出すリード動作とのずれが０．５ｎＳになれば、メモリセルＭ＿ｎに書き込まれているデータの反転が再現できない。

【0030】

つまり、ライト動作とリード動作とが僅かにずれると、出力不良が起こらなくなる。したがって、出力不良を頼りに書き込みビット線と読み出しビット線との短絡を検出すると、検出漏れのおそれがあった。

【0031】

また、比較例に係る２port ＲＡＭ１００では、ライト動作又はリード動作を開始するためのクロック入力を待っているスタンバイ時において、図６に示すように、充電回路１は、第１読み出しビット線ＲＢＬ１、第１書き込みビット線ＷＢＬ１、第２読み出しビット線ＲＢＬ２、及び第２書き込みビット線ＷＢＬ２を充電する。

【0032】

比較例に係る２port ＲＡＭ１００のスタンバイ時において、書き込みビット線と読み出しビット線との短絡を検出する術はなかった。

【0033】

上記の考察に鑑み、以下では、書き込みビット線と読み出しビット線との短絡の検出漏れを抑制することができる新規な実施形態を提案する。

【0034】

＜２port ＲＡＭ（第１実施形態）＞
図７は、第１実施形態に係る２port ＲＡＭの要部を示す概略図である。なお、図７において、図１と同一の部分には同一の符号を付し、詳細な説明を省略する。

【0035】

第１実施形態に係る２port ＲＡＭ１０１は、第１読み出しビット線ＲＢＬ１と、第１書き込みビット線ＷＢＬ１と、第２読み出しビット線ＲＢＬ２と、第２書き込みビット線ＷＢＬ２と、を有する。

【0036】

第１実施形態に係る２port ＲＡＭ１０１は、ｎ個のメモリセルＭ＿１～Ｍ＿ｎと、ｎ本の読み出しワード線ＲＷＬ＿１～ＲＷＬ＿ｎと、ｎ本の書き込みワード線ＷＷＬ＿１～ＷＷＬ＿ｎと、ｎ個の第１スイッチＱ１＿１～Ｑ１＿ｎと、ｎ個の第２スイッチＱ２＿１～Ｑ２＿ｎと、ｎ個の第３スイッチＱ３＿１～Ｑ３＿ｎと、ｎ個の第４スイッチＱ４＿１～Ｑ４＿ｎと、充電回路１と、放電回路２と、を備える。

【0037】

第１読み出しビット線ＲＢＬ１と第１書き込みビット線ＷＢＬ１との間の距離Ｌ１、及び、第２読み出しビット線ＲＢ２と第２書き込みビット線ＷＢ２との間の距離Ｌ２はそれぞれ、読み出しワード線ＲＷＬ＿ｋ（ｋは１以上ｎ以下の自然数）と書き込みワード線ＷＷＬ＿ｋとの間の距離Ｌ３より短い。この構成では、書き込みビット線と読み出しビット線との短絡が発生し易いため、当該短絡を確実に検出することが要求される。

【0038】

充電回路１は、短絡検出時（書き込みビット線と読み出しビット線との短絡を検出するとき）に第１及び第２読み出しビット線ＲＢＬ１及びＲＢＬ２と第１及び第２書き込みビット線ＷＢＬ１及びＷＢＬ２との一方をチャージするように構成される。より詳細には、本実施形態では、充電回路１は、スタンバイ時に第１及び第２読み出しビット線ＲＢＬ１及びＲＢＬ２をチャージするように構成される。

【0039】

放電回路２は、短絡検出時に第１及び第２読み出しビット線ＲＢＬ１及びＲＢＬ２と第１及び第２書き込みビット線ＷＢＬ１及びＷＢＬ２との他方をディスチャージするように構成される。より詳細には、本実施形態では、放電回路２は、スタンバイ時に第２書き込みビット線ＷＢＬ１及びＷＢＬ２をディスチャージするように構成される。

【0040】

図８は、第２書き込みビット線ＷＢＬ２と第２読み出しビット線ＲＢＬ２とに短絡がある場合であってスタンバイ時の第１実施形態に係る２port ＲＡＭの要部を示す概略図である。図８に示すように、放電回路２のディスチャージによって第２書き込みビット線ＷＢＬ２の電圧がＬＯＷレベルであり、充電回路１のチャージによって第２読み出しビット線ＲＢＬ２の電圧がＨＩＧＨレベルである。このため、第２書き込みビット線ＷＢＬ２と第２読み出しビット線ＲＢＬ２との短絡経路に電流が流れる。その結果、書き込みビット線と読み出しビット線との短絡がある場合、書き込みビット線と読み出しビット線との短絡が無い場合に比べて、スタンバイ時の第１実施形態に係る２port ＲＡＭ１０１の消費電流が大きくなる。

【0041】

スタンバイ時の第１実施形態に係る２port ＲＡＭ１０１の消費電流測定によって書き込みビット線と読み出しビット線との短絡を検出することができるので、ライト動作とリード動作とがシビアに同時に起こるように調整せずとも書き込みビット線と読み出しビット線との短絡を検出することができる。したがって、第１実施形態に係る２port ＲＡＭ１０１は、書き込みビット線と読み出しビット線との短絡の検出漏れを抑制することができる。

【0042】

例えば、第１実施形態に係る２port ＲＡＭ１０１の出荷前検査において、図９に示す短絡検出システム２００を構築するとよい。短絡検出システム２００は、第１実施形態に係る２port ＲＡＭ１０１と、短絡検出装置３００と、を備える。短絡検出装置３００は、第１実施形態に係る２port ＲＡＭ１０１の電源電圧印加ピンＰ１及びグラウンド電圧印加ピンＰ２と接続される。短絡検出装置３００は、第１実施形態に係る２port ＲＡＭ１０１の電源電圧印加ピンＰ１に電源電圧を印加し、第１実施形態に係る２port ＲＡＭ１０１のグラウンド電圧印加ピンＰ２にグラウンド電位を印加する。短絡検出装置３００は、スタンバイ時の第１実施形態に係る２port ＲＡＭ１０１の消費電流を測定し、その測定した消費電流に基づき書き込みビット線と読み出しビット線との短絡を検出する。具体的には、短絡検出装置３００は、測定した消費電流が閾値より大きいときに書き込みビット線と読み出しビット線との短絡を検出し、測定した消費電流が閾値以下であるときに書き込みビット線と読み出しビット線との短絡を検出しない。

【0043】

なお、スタンバイ時において、第１スイッチＱ１＿１～Ｑ１＿ｎ、第２スイッチＱ２＿１～Ｑ２＿ｎ、第３スイッチＱ３＿１～Ｑ３＿ｎ、及び第４スイッチＱ４＿１～Ｑ４＿ｎは、オフ状態である。これにより、スタンバイ時において、書き込みビットと読み出しビット線との短絡経路に電流が流れることで、メモリセルに書き込まれているデータが反転することを防止することができる。

【0044】

また、第１実施形態に係る２port ＲＡＭ１０１では、スタンバイ時に第１及び第２読み出しビット線ＲＢＬ１及びＲＢＬ２がチャージされるので、スタンバイ時からリード動作に遷移したときにメモリセルからデータを読み易くなる。

【0045】

＜２port ＲＡＭ（第２実施形態）＞
第２実施形態に係る２port ＲＡＭ１０２の要部を示す概略図は、第１実施形態に係る２port ＲＡＭ１０１の要部を示す概略図と同一である（図７参照）。

【0046】

第２実施形態に係る２port ＲＡＭ１０２は、テストモードを有する。

【0047】

充電回路１は、短絡検出時（書き込みビット線と読み出しビット線との短絡を検出するとき）に第１及び第２読み出しビット線ＲＢＬ１及びＲＢＬ２と第１及び第２書き込みビット線ＷＢＬ１及びＷＢＬ２との一方をチャージするように構成される。より詳細には、本実施形態では、充電回路１は、テストモード時に第２書き込みビット線ＷＢＬ１及びＷＢＬ２をチャージするように構成される。

【0048】

放電回路２は、短絡検出時に第１及び第２読み出しビット線ＲＢＬ１及びＲＢＬ２と第１及び第２書き込みビット線ＷＢＬ１及びＷＢＬ２との他方をディスチャージするように構成される。より詳細には、本実施形態では、放電回路２は、テストモード時に第１及び第２読み出しビット線ＲＢＬ１及びＲＢＬ２をディスチャージするように構成される。

【0049】

図１０は、第２書き込みビット線ＷＢＬ２と第２読み出しビット線ＲＢＬ２とに短絡がある場合であってテストモード時の第２実施形態に係る２port ＲＡＭの要部を示す概略図である。図１０に示すように、充電回路１のチャージによって第２書き込みビット線ＷＢＬ２の電圧がＨＩＧＨレベルであり、放電回路２のディスチャージによって第２読み出しビット線ＲＢＬ２の電圧がＬＯＷレベルである。このため、第２書き込みビット線ＷＢＬ２と第２読み出しビット線ＲＢＬ２との短絡経路に電流が流れる。その結果、書き込みビット線と読み出しビット線との短絡がある場合、書き込みビット線と読み出しビット線との短絡が無い場合に比べて、テストモード時の第２実施形態に係る２port ＲＡＭ１０２の消費電流が大きくなる。

【0050】

テストモードはスタンバイ時とは別個に設けられるため、本実施形態のようにテストモードにおいて第１及び第２読み出しビット線ＲＢＬ１及びＲＢＬ２がディスチャージされても、スタンバイ時からリード動作に遷移したときにメモリセルからデータを読み出し難くなるという不具合は起きない。

【0051】

本実施形態では、例えばスタンバイ時において、第１及び第２読み出しビット線ＲＢＬ１及びＲＢＬ２と第１及び第２書き込みビット線ＷＢＬ１及びＷＢＬ２との両方が充電回路１によってチャージされるようにすればよい。これにより、スタンバイ時からリード動作に遷移したときにメモリセルからデータを読み出し易くなる。

【0052】

なお、本実施形態の変形例としては、充電回路１が、テストモード時に第１及び第２読み出しビット線ＲＢＬ１及びＲＢＬ２をチャージするように構成され、放電回路２が、テストモード時に第２書き込みビット線ＷＢＬ１及びＷＢＬ２をディスチャージするように構成されてもよい。

【0053】

＜その他＞
発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【0054】

例えば、上記各実施形態に係るＲＡＭは、入力専用ポート及び出力専用ポートを有する２port ＲＡＭであったが、２port ＲＡＭの代わりに、互いに独立した第１入出力ポート及び第２入出力ポートを有するDual port ＲＡＭが用いられてもよい。

【0055】

以上説明したＲＡＭ（１０１、１０２）は、第１読み出しビット線（ＲＢＬ１）と、第１書き込みビット線（ＷＢＬ１）と、第２読み出しビット線（ＲＢＬ２）と、第２書き込みビット線（ＷＢＬ２）と、短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との一方をチャージするように構成された充電回路（１）と、前記短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との他方をディスチャージするように構成された放電回路（２）と、を有する構成（第１の構成）である。

【0056】

上記第１の構成のＲＡＭは、書き込みビット線と読み出しビット線との短絡の検出漏れを抑制することができる。

【0057】

上記第１の構成のＲＡＭにおいて、メモリセル（Ｍ＿１～Ｍ＿ｎ）と、前記メモリセルと前記第１読み出しビット線との間に設けられる第１スイッチ（Ｑ１＿１～Ｑ１＿ｎ）と、前記メモリセルと前記第１書き込みビット線との間に設けられる第２スイッチ（Ｑ２＿１～Ｑ２＿ｎ）と、前記メモリセルと前記第２読み出しビット線との間に設けられる第３スイッチ（Ｑ３＿１～Ｑ３＿ｎ）と、前記メモリセルと前記第２書き込みビット線との間に設けられる第４スイッチ（Ｑ４＿１～Ｑ４＿ｎ）と、を有し、前記短絡検出時に前記第１～第４スイッチはオフ状態である構成（第２の構成）であってもよい。

【0058】

上記第２の構成のＲＡＭは、短絡検出時において、書き込みビットと読み出しビット線との短絡経路に電流が流れることで、メモリセルに書き込まれているデータが反転することを防止することができる。

【0059】

上記第１又は第２の構成のＲＡＭにおいて、前記短絡検出時はスタンバイ時であり、前記充電回路は、前記短絡検出時に前記第１及び第２読み出しビット線をチャージするように構成され、前記放電回路は、前記短絡検出時に前記第１及び第２書き込みビット線をディスチャージするように構成される構成（第３の構成）であってもよい。

【0060】

上記第３の構成のＲＡＭでは、スタンバイ時に第１及び第２読み出しビット線がチャージされるので、スタンバイ時からリード動作に遷移したときにメモリセルからデータを読み出し易くなる。

【0061】

上記第１～第３いずれかの構成のＲＡＭにおいて、読み出しワード線と、書き込みワード線と、を有し、前記第１読み出しビット線と前記第１書き込みビット線との間の距離、及び、前記第２読み出しビット線と前記第２書き込みビット線との間の距離はそれぞれ、前記読み出しワード線と前記書き込みワード線との間の距離より短い構成（第４の構成）であってもよい。

【0062】

上記第４の構成のＲＡＭは、書き込みビット線と読み出しビット線との短絡が発生し易いので、書き込みビット線と読み出しビット線との短絡の検出漏れを抑制することがより一層効果的となる。

【0063】

以上説明した短絡検出システム（２００）は、上記第１～第３いずれかの構成のＲＡＭと、前記ＲＡＭの消費電流に基づき前記短絡検出を行うように構成された短絡検出装置（３００）と、を有する構成（第５の構成）である。

【0064】

上記第５の構成の短絡検出システムでは、ＲＡＭの書き込みビット線とＲＡＭの読み出しビット線との短絡の検出漏れを抑制することができる。

【符号の説明】

【0065】

１ 充電回路
２ 放電回路
１００ 比較例に係る２port ＲＡＭ
１０１ 第１実施形態に係る２port ＲＡＭ
１０２ 第２実施形態に係る２port ＲＡＭ
２００ 短絡検出システム
３００ 短絡検出装置
ＩＮＶ１、ＩＮＶ２ インバータ
Ｍ＿１～Ｍ＿ｎ メモリセル
Ｐ１ 電源電圧印加ピン
Ｐ２ グラウンド電圧印加ピン
Ｑ１＿１～Ｑ１＿ｎ 第１スイッチ
Ｑ２＿１～Ｑ２＿ｎ 第２スイッチ
Ｑ３＿１～Ｑ３＿ｎ 第３スイッチ
Ｑ４＿１～Ｑ４＿ｎ 第４スイッチ
ＲＢＬ１、ＲＢＬ２ 第１読み出しビット線、第２読み出しビット線
ＲＷＬ＿１～ＲＷＬ＿ｎ 読み出しワード線
ＷＢＬ１、ＷＢＬ２ 第１書き込みビット線、第２書き込みビット線
ＷＷＬ＿１～ＷＷＬ＿ｎ 書き込みワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】