(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024054899
(43)【公開日】2024-04-18
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240411BHJP
H01L 29/78 20060101ALI20240411BHJP
H01L 29/739 20060101ALI20240411BHJP
【ＦＩ】
H01L29/78 658A
H01L29/78 652Q
H01L29/78 655G
H01L29/78 653A
H01L29/78 652J
H01L29/78 652M
H01L29/78 655B
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022161345
(22)【出願日】2022-10-06
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】山口 直
(72)【発明者】
【氏名】丸山 祥輝
(57)【要約】
【課題】半導体装置の性能を向上させ、歩留まりの低下を抑制する。
【解決手段】レジストパターンＲＰ２をマスクとして、半導体基板ＳＵＢの上面側からイオン注入を行うことで、半導体基板ＳＵＢ中に、イオン注入層ＰＦ１を形成する。続けてイオン注入を行うことで、半導体基板ＳＵＢ中に、イオン注入層ＰＦ２を形成する。次に、半導体基板ＳＵＢに対して熱処理を行うことで、イオン注入層ＰＦ１およびイオン注入層ＰＦ２に含まれる不純物を拡散させて、ｐ型のフローティング領域（ＰＦ）を形成する。
【選択図】図７
【解決手段】レジストパターンＲＰ２をマスクとして、半導体基板ＳＵＢの上面側からイオン注入を行うことで、半導体基板ＳＵＢ中に、イオン注入層ＰＦ１を形成する。続けてイオン注入を行うことで、半導体基板ＳＵＢ中に、イオン注入層ＰＦ２を形成する。次に、半導体基板ＳＵＢに対して熱処理を行うことで、イオン注入層ＰＦ１およびイオン注入層ＰＦ２に含まれる不純物を拡散させて、ｐ型のフローティング領域（ＰＦ）を形成する。
【選択図】図７
【特許請求の範囲】
【請求項1】
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面上に、第１レジストパターンを形成する工程、
（ｃ）前記（ｂ）工程後、前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第１イオン注入を行うことで、前記半導体基板中に、第１イオン注入層および第２イオン注入層を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第２イオン注入を行うことで、平面視で前記第１イオン注入層と重なる位置の前記半導体基板中に第３イオン注入層を形成すると共に、平面視で前記第２イオン注入層と重なる位置の前記半導体基板中に第４イオン注入層を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１レジストパターンを除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板に対して第１熱処理を行うことで、前記第１イオン注入層および前記第３イオン注入層に含まれる不純物を拡散させて、前記第１導電型と反対の第２導電型の第１不純物領域を形成すると共に、前記第２イオン注入層および前記第４イオン注入層に含まれる不純物を拡散させて、前記第２導電型の第２不純物領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の前記上面側において、前記半導体基板に、第１トレンチおよび第２トレンチを形成する工程、
（ｈ）前記（ｇ）工程後、前記第１トレンチの内部に第１ゲート絶縁膜を形成すると共に、前記第２トレンチの内部に第２ゲート絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１ゲート絶縁膜を介して前記第１トレンチの内部を埋め込むように、前記第１トレンチの内部に第１ゲート電極を形成すると共に、前記第２ゲート絶縁膜を介して前記第２トレンチの内部を埋め込むように、前記第２トレンチの内部に第２ゲート電極を形成する工程、
を備え、
前記第１イオン注入のエネルギーおよび前記第２イオン注入のエネルギーは、互いに異なり、
前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、
前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ第２底面を有し、
前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、
前記第１不純物領域は、前記第１側面側の前記半導体基板中に形成され、且つ、前記第２側面を越えるように前記第１底面を覆い、
前記第２不純物領域は、前記第４側面側の前記半導体基板中に形成され、且つ、前記第３側面を越えるように前記第２底面を覆い、
前記第１不純物領域および前記第２不純物領域は、互いに離間している、半導体装置の製造方法。
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面上に、第１レジストパターンを形成する工程、
（ｃ）前記（ｂ）工程後、前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第１イオン注入を行うことで、前記半導体基板中に、第１イオン注入層および第２イオン注入層を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第２イオン注入を行うことで、平面視で前記第１イオン注入層と重なる位置の前記半導体基板中に第３イオン注入層を形成すると共に、平面視で前記第２イオン注入層と重なる位置の前記半導体基板中に第４イオン注入層を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１レジストパターンを除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板に対して第１熱処理を行うことで、前記第１イオン注入層および前記第３イオン注入層に含まれる不純物を拡散させて、前記第１導電型と反対の第２導電型の第１不純物領域を形成すると共に、前記第２イオン注入層および前記第４イオン注入層に含まれる不純物を拡散させて、前記第２導電型の第２不純物領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の前記上面側において、前記半導体基板に、第１トレンチおよび第２トレンチを形成する工程、
（ｈ）前記（ｇ）工程後、前記第１トレンチの内部に第１ゲート絶縁膜を形成すると共に、前記第２トレンチの内部に第２ゲート絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１ゲート絶縁膜を介して前記第１トレンチの内部を埋め込むように、前記第１トレンチの内部に第１ゲート電極を形成すると共に、前記第２ゲート絶縁膜を介して前記第２トレンチの内部を埋め込むように、前記第２トレンチの内部に第２ゲート電極を形成する工程、
を備え、
前記第１イオン注入のエネルギーおよび前記第２イオン注入のエネルギーは、互いに異なり、
前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、
前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ第２底面を有し、
前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、
前記第１不純物領域は、前記第１側面側の前記半導体基板中に形成され、且つ、前記第２側面を越えるように前記第１底面を覆い、
前記第２不純物領域は、前記第４側面側の前記半導体基板中に形成され、且つ、前記第３側面を越えるように前記第２底面を覆い、
前記第１不純物領域および前記第２不純物領域は、互いに離間している、半導体装置の製造方法。
【請求項2】
請求項１に記載の半導体装置の製造方法において、
前記第１イオン注入のエネルギーは、前記第２イオン注入のエネルギーよりも大きい、半導体装置の製造方法。
前記第１イオン注入のエネルギーは、前記第２イオン注入のエネルギーよりも大きい、半導体装置の製造方法。
【請求項3】
請求項２に記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１底面および前記第２底面の各々の位置が、前記第１イオン注入層および前記第２イオン注入層の各々の不純物濃度ピークの位置よりも浅くなるように、前記第１トレンチおよび前記第２トレンチを形成する、半導体装置の製造方法。
前記（ｇ）工程では、前記第１底面および前記第２底面の各々の位置が、前記第１イオン注入層および前記第２イオン注入層の各々の不純物濃度ピークの位置よりも浅くなるように、前記第１トレンチおよび前記第２トレンチを形成する、半導体装置の製造方法。
【請求項4】
請求項１に記載の半導体装置の製造方法において、
前記（ｈ）工程では、熱酸化法によって酸化シリコン膜を形成し、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、前記酸化シリコン膜を含み、
前記第１熱処理は、前記熱酸化法で行われる熱処理よりも、低い温度および短い時間で行われる、半導体装置の製造方法。
前記（ｈ）工程では、熱酸化法によって酸化シリコン膜を形成し、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、前記酸化シリコン膜を含み、
前記第１熱処理は、前記熱酸化法で行われる熱処理よりも、低い温度および短い時間で行われる、半導体装置の製造方法。
【請求項5】
請求項１に記載の半導体装置の製造方法において、
前記第１熱処理は、７００℃以上且つ９００℃以下であり、３０秒以上且つ１５０秒以下である条件下で行われる、半導体装置の製造方法。
前記第１熱処理は、７００℃以上且つ９００℃以下であり、３０秒以上且つ１５０秒以下である条件下で行われる、半導体装置の製造方法。
【請求項6】
請求項２に記載の半導体装置の製造方法において、
前記（ａ）工程後と前記（ｂ）工程との間、または、前記（ｅ）工程と前記（ｆ）工程との間に、
（ｊ１）前記半導体基板の前記上面上に、第２レジストパターンを形成する工程、
（ｊ２）前記（ｊ１）工程後、前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第３イオン注入を行うことで、前記半導体基板中に、第５イオン注入層を形成する工程、
（ｊ３）前記（ｊ２）工程後、前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第４イオン注入を行うことで、平面視で前記第５イオン注入層と重なる位置の前記半導体基板中に、第６イオン注入層を形成する工程、
（ｊ４）前記（ｊ３）工程後、前記第２レジストパターンを除去する工程、
を更に備え、
前記第３イオン注入のエネルギーおよび前記第４イオン注入のエネルギーは、互いに異なり、
前記（ｆ）工程では、前記第１熱処理を行うことで、前記第５イオン注入層および前記第６イオン注入層に含まれる不純物を拡散させて、前記第１導電型の第３不純物領域を形成し、
前記第３不純物領域は、前記第２側面と前記第３側面との間の前記半導体基板中に形成される、半導体装置の製造方法。
前記（ａ）工程後と前記（ｂ）工程との間、または、前記（ｅ）工程と前記（ｆ）工程との間に、
（ｊ１）前記半導体基板の前記上面上に、第２レジストパターンを形成する工程、
（ｊ２）前記（ｊ１）工程後、前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第３イオン注入を行うことで、前記半導体基板中に、第５イオン注入層を形成する工程、
（ｊ３）前記（ｊ２）工程後、前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第４イオン注入を行うことで、平面視で前記第５イオン注入層と重なる位置の前記半導体基板中に、第６イオン注入層を形成する工程、
（ｊ４）前記（ｊ３）工程後、前記第２レジストパターンを除去する工程、
を更に備え、
前記第３イオン注入のエネルギーおよび前記第４イオン注入のエネルギーは、互いに異なり、
前記（ｆ）工程では、前記第１熱処理を行うことで、前記第５イオン注入層および前記第６イオン注入層に含まれる不純物を拡散させて、前記第１導電型の第３不純物領域を形成し、
前記第３不純物領域は、前記第２側面と前記第３側面との間の前記半導体基板中に形成される、半導体装置の製造方法。
【請求項7】
請求項６に記載の半導体装置の製造方法において、
前記第３イオン注入のエネルギーは、前記第４イオン注入のエネルギーよりも大きい、半導体装置の製造方法。
前記第３イオン注入のエネルギーは、前記第４イオン注入のエネルギーよりも大きい、半導体装置の製造方法。
【請求項8】
請求項７に記載の半導体装置の製造方法において、
（ｋ）前記（ｉ）工程後、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板の前記上面側において、前記第３不純物領域内に、前記第２導電型のベース領域を形成する工程、
（ｌ）前記（ｋ）工程後、前記ベース領域内に、前記第１導電型のエミッタ領域を形成する工程、
（ｍ）前記（ｌ）工程後、前記第１トレンチおよび前記第２トレンチを覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｎ）前記（ｍ）工程後、前記層間絶縁膜上に、ゲート配線およびエミッタ電極を形成する工程、
（ｏ）前記（ｎ）工程後、前記半導体基板の前記下面側において、前記半導体基板内に、前記第２導電型のコレクタ領域を形成する工程、
（ｐ）前記（ｏ）工程後、前記半導体基板の前記下面下に、コレクタ電極を形成する工程、
を更に備え、
前記エミッタ領域および前記ベース領域は、前記エミッタ電極に電気的に接続され、
前記第１ゲート電極および前記第２ゲート電極は、前記ゲート配線に電気的に接続され、
前記コレクタ領域は、前記コレクタ電極に電気的に接続される、半導体装置の製造方法。
（ｋ）前記（ｉ）工程後、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板の前記上面側において、前記第３不純物領域内に、前記第２導電型のベース領域を形成する工程、
（ｌ）前記（ｋ）工程後、前記ベース領域内に、前記第１導電型のエミッタ領域を形成する工程、
（ｍ）前記（ｌ）工程後、前記第１トレンチおよび前記第２トレンチを覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｎ）前記（ｍ）工程後、前記層間絶縁膜上に、ゲート配線およびエミッタ電極を形成する工程、
（ｏ）前記（ｎ）工程後、前記半導体基板の前記下面側において、前記半導体基板内に、前記第２導電型のコレクタ領域を形成する工程、
（ｐ）前記（ｏ）工程後、前記半導体基板の前記下面下に、コレクタ電極を形成する工程、
を更に備え、
前記エミッタ領域および前記ベース領域は、前記エミッタ電極に電気的に接続され、
前記第１ゲート電極および前記第２ゲート電極は、前記ゲート配線に電気的に接続され、
前記コレクタ領域は、前記コレクタ電極に電気的に接続される、半導体装置の製造方法。
【請求項9】
請求項８に記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１イオン注入を行うことで、前記半導体基板中に、第７イオン注入層を形成し、
前記（ｄ）工程では、前記第２イオン注入を行うことで、平面視で前記第７イオン注入層と重なる位置の前記半導体基板中に、第８イオン注入層を形成し、
前記（ｆ）工程では、前記第１熱処理を行うことで、前記第７イオン注入層および前記第８イオン注入層に含まれる不純物を拡散させて、前記第２導電型の第４不純物領域を形成し、
前記（ｇ）工程では、前記半導体基板の前記上面側において、前記半導体基板に、第３トレンチおよび第４トレンチを形成し、
前記（ｈ）工程では、前記第３トレンチの内部に第３ゲート絶縁膜を形成すると共に、前記第４トレンチの内部に第４ゲート絶縁膜を形成し、
前記（ｉ）工程では、前記第３ゲート絶縁膜を介して前記第３トレンチの内部を埋め込むように、前記第３トレンチの内部に第３ゲート電極を形成すると共に、前記第４ゲート絶縁膜を介して前記第４トレンチの内部を埋め込むように、前記第４トレンチの内部に第４ゲート電極を形成し、
前記第３トレンチは、第５側面、前記第５側面に対向する第６側面、および、前記第５側面と前記第６側面とを繋ぐ第３底面を有し、
前記第４トレンチは、第７側面、前記第７側面に対向する第８側面、および、前記第７側面と前記第８側面とを繋ぐ第４底面を有し、
前記第３トレンチおよび前記第４トレンチは、前記第６側面と前記第７側面とが隣接するように、離間して設けられ、
前記第２不純物領域は、前記第４側面と前記第５側面との間の前記半導体基板中に形成され、且つ、前記第６側面を越えるように前記第３底面を覆い、
前記第４不純物領域は、前記第８側面側の前記半導体基板中に形成され、且つ、前記第７側面を越えるように前記第４底面を覆い、
前記層間絶縁膜は、前記第３トレンチおよび前記第４トレンチも覆うように、前記半導体基板の前記上面上に形成され、
前記第３ゲート電極および前記第４ゲート電極は、前記エミッタ電極に電気的に接続される、半導体装置の製造方法。
前記（ｃ）工程では、前記第１イオン注入を行うことで、前記半導体基板中に、第７イオン注入層を形成し、
前記（ｄ）工程では、前記第２イオン注入を行うことで、平面視で前記第７イオン注入層と重なる位置の前記半導体基板中に、第８イオン注入層を形成し、
前記（ｆ）工程では、前記第１熱処理を行うことで、前記第７イオン注入層および前記第８イオン注入層に含まれる不純物を拡散させて、前記第２導電型の第４不純物領域を形成し、
前記（ｇ）工程では、前記半導体基板の前記上面側において、前記半導体基板に、第３トレンチおよび第４トレンチを形成し、
前記（ｈ）工程では、前記第３トレンチの内部に第３ゲート絶縁膜を形成すると共に、前記第４トレンチの内部に第４ゲート絶縁膜を形成し、
前記（ｉ）工程では、前記第３ゲート絶縁膜を介して前記第３トレンチの内部を埋め込むように、前記第３トレンチの内部に第３ゲート電極を形成すると共に、前記第４ゲート絶縁膜を介して前記第４トレンチの内部を埋め込むように、前記第４トレンチの内部に第４ゲート電極を形成し、
前記第３トレンチは、第５側面、前記第５側面に対向する第６側面、および、前記第５側面と前記第６側面とを繋ぐ第３底面を有し、
前記第４トレンチは、第７側面、前記第７側面に対向する第８側面、および、前記第７側面と前記第８側面とを繋ぐ第４底面を有し、
前記第３トレンチおよび前記第４トレンチは、前記第６側面と前記第７側面とが隣接するように、離間して設けられ、
前記第２不純物領域は、前記第４側面と前記第５側面との間の前記半導体基板中に形成され、且つ、前記第６側面を越えるように前記第３底面を覆い、
前記第４不純物領域は、前記第８側面側の前記半導体基板中に形成され、且つ、前記第７側面を越えるように前記第４底面を覆い、
前記層間絶縁膜は、前記第３トレンチおよび前記第４トレンチも覆うように、前記半導体基板の前記上面上に形成され、
前記第３ゲート電極および前記第４ゲート電極は、前記エミッタ電極に電気的に接続される、半導体装置の製造方法。
【請求項10】
請求項９に記載の半導体装置の製造方法において、
前記第２不純物領域および前記第４不純物領域は、接触している、半導体装置の製造方法。
前記第２不純物領域および前記第４不純物領域は、接触している、半導体装置の製造方法。
【請求項11】
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面側から第１イオン注入を行うことで、前記半導体基板中に、第１イオン注入層および第２イオン注入層を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板に対して第１熱処理を行うことで、前記第１イオン注入層に含まれる不純物を拡散させて、前記第１導電型と反対の第２導電型の第１不純物領域を形成すると共に、前記第２イオン注入層に含まれる不純物を拡散させて、前記第２導電型の第２不純物領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板の前記上面側において、前記半導体基板に、第１トレンチおよび第２トレンチを形成する工程、
（ｅ）前記（ｄ）工程後、前記第１トレンチの内部に第１ゲート絶縁膜を形成し、前記第２トレンチの内部に第２ゲート絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ゲート絶縁膜を介して前記第１トレンチの内部を埋め込むように、前記第１トレンチの内部に第１ゲート電極を形成すると共に、前記第２ゲート絶縁膜を介して前記第２トレンチの内部を埋め込むように、前記第２トレンチの内部に第２ゲート電極を形成する工程、
を備え、
前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、
前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ第２底面を有し、
前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、
前記第１不純物領域は、前記第１側面側の前記半導体基板中に形成され、且つ、前記第２側面を越えるように前記第１底面を覆い、
前記第２不純物領域は、前記第４側面側の前記半導体基板中に形成され、且つ、前記第３側面を越えるように前記第２底面を覆い、
前記第１不純物領域および前記第２不純物領域は、互いに離間している、半導体装置の製造方法。
（ｂ）前記（ａ）工程後、前記半導体基板の前記上面側から第１イオン注入を行うことで、前記半導体基板中に、第１イオン注入層および第２イオン注入層を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板に対して第１熱処理を行うことで、前記第１イオン注入層に含まれる不純物を拡散させて、前記第１導電型と反対の第２導電型の第１不純物領域を形成すると共に、前記第２イオン注入層に含まれる不純物を拡散させて、前記第２導電型の第２不純物領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板の前記上面側において、前記半導体基板に、第１トレンチおよび第２トレンチを形成する工程、
（ｅ）前記（ｄ）工程後、前記第１トレンチの内部に第１ゲート絶縁膜を形成し、前記第２トレンチの内部に第２ゲート絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ゲート絶縁膜を介して前記第１トレンチの内部を埋め込むように、前記第１トレンチの内部に第１ゲート電極を形成すると共に、前記第２ゲート絶縁膜を介して前記第２トレンチの内部を埋め込むように、前記第２トレンチの内部に第２ゲート電極を形成する工程、
を備え、
前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、
前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ第２底面を有し、
前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、
前記第１不純物領域は、前記第１側面側の前記半導体基板中に形成され、且つ、前記第２側面を越えるように前記第１底面を覆い、
前記第２不純物領域は、前記第４側面側の前記半導体基板中に形成され、且つ、前記第３側面を越えるように前記第２底面を覆い、
前記第１不純物領域および前記第２不純物領域は、互いに離間している、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１底面および前記第２底面の各々の位置が、前記第１イオン注入層および前記第２イオン注入層の各々の不純物濃度ピークの位置よりも浅くなるように、前記第１トレンチおよび前記第２トレンチを形成する、半導体装置の製造方法。
前記（ｄ）工程では、前記第１底面および前記第２底面の各々の位置が、前記第１イオン注入層および前記第２イオン注入層の各々の不純物濃度ピークの位置よりも浅くなるように、前記第１トレンチおよび前記第２トレンチを形成する、半導体装置の製造方法。
【請求項13】
請求項１１に記載の半導体装置の製造方法において、
前記（ｅ）工程では、熱酸化法によって酸化シリコン膜を形成し、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、前記酸化シリコン膜を含み、
前記第１熱処理は、前記熱酸化法で行われる熱処理よりも、低い温度および短い時間で行われる、半導体装置の製造方法。
前記（ｅ）工程では、熱酸化法によって酸化シリコン膜を形成し、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、前記酸化シリコン膜を含み、
前記第１熱処理は、前記熱酸化法で行われる熱処理よりも、低い温度および短い時間で行われる、半導体装置の製造方法。
【請求項14】
請求項１１に記載の半導体装置の製造方法において、
前記第１熱処理は、７００℃以上且つ９００℃以下であり、３０秒以上且つ１５０秒以下である条件下で行われる、半導体装置の製造方法。
前記第１熱処理は、７００℃以上且つ９００℃以下であり、３０秒以上且つ１５０秒以下である条件下で行われる、半導体装置の製造方法。
【請求項15】
請求項１に記載の半導体装置の製造方法において、
前記（ａ）工程後と前記（ｂ）工程との間、または、前記（ｂ）工程と前記（ｃ）工程との間に、
（ｇ１）前記半導体基板の前記上面上に、第２レジストパターンを形成する工程、
（ｇ２）前記（ｇ１）工程後、前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第３イオン注入を行うことで、前記半導体基板中に、第５イオン注入層を形成する工程、
（ｇ３）前記（ｇ２）工程後、前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第４イオン注入を行うことで、平面視で前記第５イオン注入層と重なる位置の前記半導体基板中に、第６イオン注入層を形成する工程、
（ｇ４）前記（ｇ３）工程後、前記第２レジストパターンを除去する工程、
を更に備え、
前記第３イオン注入のエネルギーおよび前記第４イオン注入のエネルギーは、互いに異なり、
前記（ｃ）工程では、前記第１熱処理を行うことで、前記第５イオン注入層および前記第６イオン注入層に含まれる不純物を拡散させて、前記第１導電型の第３不純物領域を形成し、
前記第３不純物領域は、前記第２側面と前記第３側面との間の前記半導体基板中に形成される、半導体装置の製造方法。
前記（ａ）工程後と前記（ｂ）工程との間、または、前記（ｂ）工程と前記（ｃ）工程との間に、
（ｇ１）前記半導体基板の前記上面上に、第２レジストパターンを形成する工程、
（ｇ２）前記（ｇ１）工程後、前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第３イオン注入を行うことで、前記半導体基板中に、第５イオン注入層を形成する工程、
（ｇ３）前記（ｇ２）工程後、前記第２レジストパターンをマスクとして、前記半導体基板の前記上面側から第４イオン注入を行うことで、平面視で前記第５イオン注入層と重なる位置の前記半導体基板中に、第６イオン注入層を形成する工程、
（ｇ４）前記（ｇ３）工程後、前記第２レジストパターンを除去する工程、
を更に備え、
前記第３イオン注入のエネルギーおよび前記第４イオン注入のエネルギーは、互いに異なり、
前記（ｃ）工程では、前記第１熱処理を行うことで、前記第５イオン注入層および前記第６イオン注入層に含まれる不純物を拡散させて、前記第１導電型の第３不純物領域を形成し、
前記第３不純物領域は、前記第２側面と前記第３側面との間の前記半導体基板中に形成される、半導体装置の製造方法。
【請求項16】
請求項１５に記載の半導体装置の製造方法において、
前記第３イオン注入のエネルギーは、前記第４イオン注入のエネルギーよりも大きい、半導体装置の製造方法。
前記第３イオン注入のエネルギーは、前記第４イオン注入のエネルギーよりも大きい、半導体装置の製造方法。
【請求項17】
請求項１６に記載の半導体装置の製造方法において、
（ｈ）前記（ｆ）工程後、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板の前記上面側において、前記第３不純物領域内に、前記第２導電型のベース領域を形成する工程、
（ｉ）前記（ｈ）工程後、前記ベース領域内に、前記第１導電型のエミッタ領域を形成する工程、
（ｊ）前記（ｉ）工程後、前記第１トレンチおよび前記第２トレンチを覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記層間絶縁膜上に、ゲート配線およびエミッタ電極を形成する工程、
（ｌ）前記（ｋ）工程後、前記半導体基板の前記下面側において、前記半導体基板内に、前記第２導電型のコレクタ領域を形成する工程、
（ｍ）前記（ｌ）工程後、前記半導体基板の前記下面下に、コレクタ電極を形成する工程、
を更に備え、
前記エミッタ領域および前記ベース領域は、前記エミッタ電極に電気的に接続され、
前記第１ゲート電極および前記第２ゲート電極は、前記ゲート配線に電気的に接続され、
前記コレクタ領域は、前記コレクタ電極に電気的に接続される、半導体装置の製造方法。
（ｈ）前記（ｆ）工程後、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板の前記上面側において、前記第３不純物領域内に、前記第２導電型のベース領域を形成する工程、
（ｉ）前記（ｈ）工程後、前記ベース領域内に、前記第１導電型のエミッタ領域を形成する工程、
（ｊ）前記（ｉ）工程後、前記第１トレンチおよび前記第２トレンチを覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記層間絶縁膜上に、ゲート配線およびエミッタ電極を形成する工程、
（ｌ）前記（ｋ）工程後、前記半導体基板の前記下面側において、前記半導体基板内に、前記第２導電型のコレクタ領域を形成する工程、
（ｍ）前記（ｌ）工程後、前記半導体基板の前記下面下に、コレクタ電極を形成する工程、
を更に備え、
前記エミッタ領域および前記ベース領域は、前記エミッタ電極に電気的に接続され、
前記第１ゲート電極および前記第２ゲート電極は、前記ゲート配線に電気的に接続され、
前記コレクタ領域は、前記コレクタ電極に電気的に接続される、半導体装置の製造方法。
【請求項18】
請求項１７に記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１イオン注入を行うことで、前記半導体基板中に、第７イオン注入層を形成し、
前記（ｃ）工程では、前記第１熱処理を行うことで、前記第７イオン注入層に含まれる不純物を拡散させて、前記第２導電型の第４不純物領域を形成し、
前記（ｄ）工程では、前記半導体基板の前記上面側において、前記半導体基板に、第３トレンチおよび第４トレンチを形成し、
前記（ｅ）工程では、前記第３トレンチの内部に第３ゲート絶縁膜を形成すると共に、前記第４トレンチの内部に第４ゲート絶縁膜を形成し、
前記（ｆ）工程では、前記第３ゲート絶縁膜を介して前記第３トレンチの内部を埋め込むように、前記第３トレンチの内部に第３ゲート電極を形成すると共に、前記第４ゲート絶縁膜を介して前記第４トレンチの内部を埋め込むように、前記第４トレンチの内部に第４ゲート電極を形成し、
前記第３トレンチは、第５側面、前記第５側面に対向する第６側面、および、前記第５側面と前記第６側面とを繋ぐ第３底面を有し、
前記第４トレンチは、第７側面、前記第７側面に対向する第８側面、および、前記第７側面と前記第８側面とを繋ぐ第４底面を有し、
前記第３トレンチおよび前記第４トレンチは、前記第６側面と前記第７側面とが隣接するように、離間して設けられ、
前記第２不純物領域は、前記第４側面と前記第５側面との間の前記半導体基板中に形成され、且つ、前記第６側面を越えるように前記第３底面を覆い、
前記第４不純物領域は、前記第８側面側の前記半導体基板中に形成され、且つ、前記第７側面を越えるように前記第４底面を覆い、
前記層間絶縁膜は、前記第３トレンチおよび前記第４トレンチも覆うように、前記半導体基板の前記上面上に形成され、
前記第３ゲート電極および前記第４ゲート電極は、前記エミッタ電極に電気的に接続される、半導体装置の製造方法。
前記（ｂ）工程では、前記第１イオン注入を行うことで、前記半導体基板中に、第７イオン注入層を形成し、
前記（ｃ）工程では、前記第１熱処理を行うことで、前記第７イオン注入層に含まれる不純物を拡散させて、前記第２導電型の第４不純物領域を形成し、
前記（ｄ）工程では、前記半導体基板の前記上面側において、前記半導体基板に、第３トレンチおよび第４トレンチを形成し、
前記（ｅ）工程では、前記第３トレンチの内部に第３ゲート絶縁膜を形成すると共に、前記第４トレンチの内部に第４ゲート絶縁膜を形成し、
前記（ｆ）工程では、前記第３ゲート絶縁膜を介して前記第３トレンチの内部を埋め込むように、前記第３トレンチの内部に第３ゲート電極を形成すると共に、前記第４ゲート絶縁膜を介して前記第４トレンチの内部を埋め込むように、前記第４トレンチの内部に第４ゲート電極を形成し、
前記第３トレンチは、第５側面、前記第５側面に対向する第６側面、および、前記第５側面と前記第６側面とを繋ぐ第３底面を有し、
前記第４トレンチは、第７側面、前記第７側面に対向する第８側面、および、前記第７側面と前記第８側面とを繋ぐ第４底面を有し、
前記第３トレンチおよび前記第４トレンチは、前記第６側面と前記第７側面とが隣接するように、離間して設けられ、
前記第２不純物領域は、前記第４側面と前記第５側面との間の前記半導体基板中に形成され、且つ、前記第６側面を越えるように前記第３底面を覆い、
前記第４不純物領域は、前記第８側面側の前記半導体基板中に形成され、且つ、前記第７側面を越えるように前記第４底面を覆い、
前記層間絶縁膜は、前記第３トレンチおよび前記第４トレンチも覆うように、前記半導体基板の前記上面上に形成され、
前記第３ゲート電極および前記第４ゲート電極は、前記エミッタ電極に電気的に接続される、半導体装置の製造方法。
【請求項19】
請求項１８に記載の半導体装置の製造方法において、
前記第２不純物領域および前記第４不純物領域は、接触している、半導体装置の製造方法。
前記第２不純物領域および前記第４不純物領域は、接触している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、トレンチの内部に形成されたゲート電極を備えた半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子を備えた半導体装置が広く使用されている。また、オン抵抗の低いＩＧＢＴとして、トレンチの内部にゲート電極を埋め込んだ構造を用いたＩＧＢＴが知られている。
【0003】
例えば、特許文献１には、ＩＥ（Injection Enhancement）効果を利用したＧＧＥＥ構造のＩＧＢＴが開示されている。ＩＥ効果とは、ＩＧＢＴがオン状態の際に、エミッタ電極ＥＥ側に正孔が排出され難くすることで、ドリフト領域に蓄積される電荷の濃度を高める技術である。
【0004】
なお、ＧＧＥＥ構造の「Ｇ」とは、ゲート電位に接続されたゲート電極が、トレンチの内部に埋め込まれた構造を意味し、ゲートトレンチと呼称される。また、ＧＧＥＥ構造の「Ｅ」とは、エミッタ電位に接続されたゲート電極が、トレンチの内部に埋め込まれた構造を意味し、エミッタトレンチと呼称される。従って、ＧＧＥＥ構造とは、一対のゲートトレンチからある程度離れた位置に、一対のエミッタトレンチが形成された構造である。
【0005】
特許文献１にも開示されているように、ＩＥ効果を利用するために、一対のゲートトレンチと一対のエミッタトレンチとの間の半導体基板には、ｐ型のフローティング領域が形成されている。このｐ型のフローティング領域は、一対のゲートトレンチおよび一対のエミッタトレンチの各々の深さよりも深い位置まで形成されている。また、一対のゲートトレンチに挟まれた半導体基板と、一対のエミッタトレンチに挟まれた半導体基板とには、ドリフト領域よりも高い不純物濃度を有するｎ型のホールバリア領域が形成されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１３－１４０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
フローティング領域およびホールバリア領域を形成するためには、イオン注入によって、半導体基板中の比較的浅い位置に不純物を導入し、トレンチを形成した後、熱処理によって不純物を拡散させる手法が一般的である。例えば、特許文献１にもそのような手法が開示されている。しかしながら、フローティング領域用の不純物をトレンチの深さよりも深い位置まで拡散させるためには、高温および長時間の熱処理が要求される。そのような熱処理は、例えば不活性ガスが充満された炉体の内部で行われ、１２００℃、３０分の条件下で行われる。
【0008】
炉体の内部では、半導体基板（ウェハ）の下面は、ウィングボード等と呼ばれる支持部材によって支持されるが、高温および長時間の熱処理では、ウェハと支持部材との接触点において、ウェハが自重によって傷つき、その傷を起点としてスリップが発生する恐れがある。スリップとは、高温での結晶の塑性変形時に発生する結晶転位欠陥である。多数の結晶転位欠陥が積層すると、ウェハの表面に段差が発生する場合もある。このため、スリップが発生すると、歩留まりが低下し、製造コストが増加するという問題がある。また、近年では、３００ｍｍのような大口径のウェハが用いられるので、ウェハの自重が更に重くなる傾向があり、スリップが発生し易くなっている。
【0009】
また、トレンチの底面を覆うようにフローティング領域を形成しようとする場合、深さ方向だけでなく、横方向へも不純物を拡散させる必要がある。しかし、長時間の熱拡散による制御では、制御性が高いとは言えないので、フローティング領域の形成位置を精度良く調整することが難しい。また、不純物濃度のプロファイル設計も困難であるという問題がある。
【0010】
本願の主な目的は、フローティング領域の形成位置を精度良く調整できると共に、熱処理の温度をできるだけ低温化し、熱処理の時間もできるだけ短くできる技術を提供することにある。それにより、半導体装置の性能を向上させ、歩留まりの低下を抑制させる。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0011】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記半導体基板の前記上面上に、第１レジストパターンを形成する工程、（ｃ）前記（ｂ）工程後、前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第１イオン注入を行うことで、前記半導体基板中に、第１イオン注入層および第２イオン注入層を形成する工程、（ｄ）前記（ｃ）工程後、前記第１レジストパターンをマスクとして、前記半導体基板の前記上面側から第２イオン注入を行うことで、平面視で前記第１イオン注入層と重なる位置の前記半導体基板中に第３イオン注入層を形成すると共に、平面視で前記第２イオン注入層と重なる位置の前記半導体基板中に第４イオン注入層を形成する工程、（ｅ）前記（ｄ）工程後、前記第１レジストパターンを除去する工程、（ｆ）前記（ｅ）工程後、前記半導体基板に対して第１熱処理を行うことで、前記第１イオン注入層および前記第３イオン注入層に含まれる不純物を拡散させて、前記第１導電型と反対の第２導電型の第１不純物領域を形成すると共に、前記第２イオン注入層および前記第４イオン注入層に含まれる不純物を拡散させて、前記第２導電型の第２不純物領域を形成する工程、（ｇ）前記（ｆ）工程後、前記半導体基板の前記上面側において、前記半導体基板に、第１トレンチおよび第２トレンチを形成する工程、（ｈ）前記（ｇ）工程後、前記第１トレンチの内部に第１ゲート絶縁膜を形成すると共に、前記第２トレンチの内部に第２ゲート絶縁膜を形成する工程、（ｉ）前記（ｈ）工程後、前記第１ゲート絶縁膜を介して前記第１トレンチの内部を埋め込むように、前記第１トレンチの内部に第１ゲート電極を形成すると共に、前記第２ゲート絶縁膜を介して前記第２トレンチの内部を埋め込むように、前記第２トレンチの内部に第２ゲート電極を形成する工程、を備える。前記第１イオン注入のエネルギーおよび前記第２イオン注入のエネルギーは、互いに異なり、前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ第２底面を有し、前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、前記第１不純物領域は、前記第１側面側の前記半導体基板中に形成され、且つ、前記第２側面を越えるように前記第１底面を覆い、前記第２不純物領域は、前記第４側面側の前記半導体基板中に形成され、且つ、前記第３側面を越えるように前記第２底面を覆い、前記第１不純物領域および前記第２不純物領域は、互いに離間している。
【0013】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記半導体基板の前記上面側から第１イオン注入を行うことで、前記半導体基板中に、第１イオン注入層および第２イオン注入層を形成する工程、（ｃ）前記（ｂ）工程後、前記半導体基板に対して第１熱処理を行うことで、前記第１イオン注入層に含まれる不純物を拡散させて、前記第１導電型と反対の第２導電型の第１不純物領域を形成すると共に、前記第２イオン注入層に含まれる不純物を拡散させて、前記第２導電型の第２不純物領域を形成する工程、（ｄ）前記（ｃ）工程後、前記半導体基板の前記上面側において、前記半導体基板に、第１トレンチおよび第２トレンチを形成する工程、（ｅ）前記（ｄ）工程後、前記第１トレンチの内部に第１ゲート絶縁膜を形成すると共に、前記第２トレンチの内部に第２ゲート絶縁膜を形成する工程、（ｆ）前記（ｅ）工程後、前記第１ゲート絶縁膜を介して前記第１トレンチの内部を埋め込むように、前記第１トレンチの内部に第１ゲート電極を形成すると共に、前記第２ゲート絶縁膜を介して前記第２トレンチの内部を埋め込むように、前記第２トレンチの内部に第２ゲート電極を形成する工程、を備える。前記第１トレンチは、第１側面、前記第１側面に対向する第２側面、および、前記第１側面と前記第２側面とを繋ぐ第１底面を有し、前記第２トレンチは、第３側面、前記第３側面に対向する第４側面、および、前記第３側面と前記第４側面とを繋ぐ第２底面を有し、前記第１トレンチおよび前記第２トレンチは、前記第２側面と前記第３側面とが隣接するように、離間して設けられ、前記第１不純物領域は、前記第１側面側の前記半導体基板中に形成され、且つ、前記第２側面を越えるように前記第１底面を覆い、前記第２不純物領域は、前記第４側面側の前記半導体基板中に形成され、且つ、前記第３側面を越えるように前記第２底面を覆い、前記第１不純物領域および前記第２不純物領域は、互いに離間している。
【発明の効果】
【0014】
一実施の形態によれば、半導体装置の性能を向上でき、歩留まりの低下を抑制できる。
【図面の簡単な説明】
【0015】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置を示す要部平面図である。
【図3】実施の形態１における半導体装置を示す断面図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】実施の形態１における半導体装置の製造工程を示す断面図である。
【図16】実施の形態２における半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【0016】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0017】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0018】
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置１００の構造について説明する。実施の形態１の主な特徴は、ｐ型のフローティング領域ＦＰおよびホールバリア領域の構造およびその製造工程にある。そのような特徴については、後で詳細に説明する。
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置１００の構造について説明する。実施の形態１の主な特徴は、ｐ型のフローティング領域ＦＰおよびホールバリア領域の構造およびその製造工程にある。そのような特徴については、後で詳細に説明する。
【0019】
図１は、半導体装置１００である半導体チップを示す平面図である。図１に示されるように、半導体装置１００の大部分はエミッタ電極ＥＥで覆われている。ゲート配線ＧＷは、平面視においてエミッタ電極ＥＥを囲むように形成されている。フィールドリミッティング配線ＦＬＷは、平面視においてゲート配線ＧＷを囲むように形成されている。なお、ここでは、２つのフィールドリミッティング配線ＦＬＷを例示するが、フィールドリミッティング配線ＦＬＷの数は、少なくとも１つ以上であればよく、３つ以上でもよい。
【0020】
ここでは図示していないが、エミッタ電極ＥＥ、ゲート配線ＧＷおよびフィールドリミッティング配線ＦＬＷは、ポリイミド膜のような保護膜によって覆われている。エミッタ電極ＥＥ上およびゲート配線ＧＷ上において、上記保護膜の一部には開口部が設けられ、上記開口部で露出している領域が、エミッタパッドＥＰおよびゲートパッドＧＰになる。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ボンディングワイヤまたはクリップ（銅板）などの外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。
【0021】
半導体装置１００は、セル領域と、上記セル領域を囲む外周領域とを備える。上記セル領域には、ＩＧＢＴのような主要な半導体素子が形成されている。上記外周領域には、ゲート配線ＧＷおよびフィールドリミッティング配線ＦＬＷが形成されている。図１に示される領域１Ａは、上記セル領域の一部を示し、領域２Ａは、上記外周領域の一部を示している。
【0022】
図２は、図１に示される領域１Ａに対応した要部平面図である。図２に示されるＩＧＢＴは、ＩＥ効果を利用したＧＧＥＥ構造のＩＧＢＴである。半導体装置１００は、ＩＧＢＴの主動作を行うためのアクティブセルＡＣと、アクティブセルＡＣ以外のインアクティブセルＩＡＣとを有する。
【0023】
図２に示されるように、複数のトレンチＴＲは、Ｙ方向に延在し、Ｘ方向で互いに隣接している。アクティブセルＡＣのトレンチＴＲの内部には、ゲート電極ＧＥ１が形成されている。インアクティブセルＩＡＣのトレンチＴＲの内部には、ゲート電極ＧＥ２が形成されている。アクティブセルＡＣのゲート電極ＧＥ１には、ゲート配線ＧＷが電気的に接続され、ＩＧＢＴの動作時にゲート電位が供給される。インアクティブセルＩＡＣのゲート電極ＧＥ２には、エミッタ電極ＥＥが電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。また、アクティブセルＡＣのベース領域ＰＢおよびエミッタ領域ＮＥと、インアクティブセルＩＡＣのベース領域ＰＢには、エミッタ電極ＥＥが電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。
【0024】
図３は、図２に示されるＡ－Ａ線に沿った断面図である。半導体装置１００は、上面および下面を有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、ｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板と、シリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させた半導体層との積層体であってもよい。本願では、そのような積層体も半導体基板ＳＵＢであるとして説明する。
【0025】
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢ内には、ｎ型のフィールドストップ領域（不純物領域）ＮＳが形成されている。フィールドストップ領域ＮＳの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。フィールドストップ領域ＮＳは、ＩＧＢＴのターンオフ時に、半導体基板ＳＵＢの上面側のｐｎ接合から延びる空乏層が、ｐ型のコレクタ領域ＰＣに達することを抑制するために設けられている。
【0026】
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢ内には、ｐ型のコレクタ領域（不純物領域）ＰＣが形成されている。コレクタ領域ＰＣは、フィールドストップ領域ＮＳの下方に位置している。
【0027】
半導体基板ＳＵＢの下面下には、コレクタ電極ＣＥが形成されている。コレクタ電極ＣＥは、コレクタ領域ＰＣに電気的に接続され、コレクタ領域ＰＣにコレクタ電位を供給する。コレクタ電極ＣＥは、例えばＡｕ膜、Ｎｉ膜、Ｔｉ膜またはＡｌＳｉ膜のような単層の金属膜であるか、これらを適宜積層させた積層の金属膜である。
【0028】
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢには、トレンチＴＲが形成されている。トレンチＴＲは、後述するエミッタ領域ＮＥおよびベース領域ＰＢを貫通し、且つ、半導体基板ＳＵＢに達している。トレンチＴＲの深さは、例えば２μｍ以上且つ５μｍ以下である。
【0029】
トレンチＴＲの内部には、ゲート絶縁膜ＧＩが形成されている。ゲート電極ＧＥ１、ＧＥ２は、ゲート絶縁膜ＧＩを介してトレンチＴＲの内部に埋め込まれている。ゲート絶縁膜ＧＩは、絶縁膜であり、例えば酸化シリコン膜である。ゲート電極ＧＥ１、ＧＥ２は、導電性膜であり、例えばｎ型の不純物が導入された多結晶シリコン膜である。ゲート絶縁膜ＧＩの厚さは、例えば７０ｎｍ以上且つ１５０ｎｍ以下である。
【0030】
アクティブセルＡＣの半導体基板ＳＵＢの上面側において、一対のトレンチＴＲ（一対のゲート電極ＧＥ１）の間の半導体基板ＳＵＢ内には、ホールバリア領域（不純物領域）ＮＨＢが形成されている。ホールバリア領域ＮＨＢの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。
【0031】
ホールバリア領域ＮＨＢ内には、ｐ型のベース領域（不純物領域）ＰＢが形成されている。ｐ型のベース領域ＰＢ内には、ｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。エミッタ領域ＮＥの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。ベース領域ＰＢは、トレンチＴＲの深さよりも浅くなるように形成され、エミッタ領域ＮＥは、ベース領域ＰＢの深さよりも浅くなるように形成されている。
【0032】
インアクティブセルＩＡＣの半導体基板ＳＵＢの上面側において、一対のトレンチＴＲ（一対のゲート電極ＧＥ２）の間の半導体基板ＳＵＢには、ホールバリア領域ＮＨＢが形成されている。また、ゲート電極ＧＥ１とゲート電極ＧＥ２との間の半導体基板ＳＵＢには、ｐ型のフローティング領域（不純物領域）ＰＦが形成されている。ホールバリア領域ＮＨＢ内およびフローティング領域ＰＦ内には、ｐ型のベース領域ＰＢが形成されている。ベース領域ＰＢの不純物濃度は、フローティング領域ＰＦの不純物濃度よりも高い。
【0033】
フローティング領域ＰＦと、フローティング領域ＰＦに形成されているベース領域ＰＢとは、ゲート配線ＧＷおよびエミッタ電極ＥＥに電気的に接続されておらず、電位が供給されていない。フローティング領域ＰＦは、接合耐圧の向上を図るために、トレンチＴＲの底部よりも深い位置にまで形成され、トレンチＴＲの底部を覆うように形成されている。
【0034】
半導体基板ＳＵＢの上面上には、トレンチＴＲを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。層間絶縁膜ＩＬの厚さは、例えば６００ｎｍ以上且つ１５００ｎｍ以下である。
【0035】
アクティブセルＡＣにおいて、コンタクトホールＣＨは、層間絶縁膜ＩＬおよびエミッタ領域ＮＥを貫通し、且つ、ベース領域ＰＢに達している。コンタクトホールＣＨは、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成されている。
【0036】
コンタクトホールＣＨの上部では、層間絶縁膜ＩＬが後退している。すなわち、半導体基板ＳＵＢの上面よりも上に位置するコンタクトホールＣＨの開口の大きさは、半導体基板ＳＵＢの上面よりも下に位置するコンタクトホールＣＨの開口の大きさよりも大きい。このため、エミッタ領域ＮＥの上面の一部が、層間絶縁膜ＩＬから露出している。従って、エミッタ電極ＥＥは、コンタクトホールＣＨの内部において、エミッタ領域ＮＥの側面に接触するだけでなく、エミッタ領域ＮＥの上面の一部にも接触する。これにより、エミッタ電極ＥＥとエミッタ領域ＮＥとの接触抵抗を低減することができる。
【0037】
インアクティブセルＩＡＣにおいて、コンタクトホールＣＨは、層間絶縁膜ＩＬを貫通し、且つ、ベース領域ＰＢに達している。また、コンタクトホールＣＨは、平面視においてゲート電極ＧＥ２に重なるように形成されている。このため、インアクティブセルＩＡＣにおけるコンタクトホールＣＨは、ゲート電極ＧＥ２およびベース領域ＰＢに接するように形成されている。
【0038】
アクティブセルＡＣおよびインアクティブセルＩＡＣにおいて、コンタクトホールＣＨの底部の周囲のベース領域ＰＢには、ｐ型の高濃度拡散領域（不純物領域）ＰＲが形成されている。高濃度拡散領域ＰＲの不純物濃度は、ベース領域ＰＢの不純物濃度よりも高い。高濃度拡散領域ＰＲは、エミッタ電極ＥＥとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
【0039】
コンタクトホールＣＨの内部には、プラグＰＧが埋め込まれている。プラグＰＧは、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とを含む。上記バリアメタル膜は、例えばチタン膜と、上記チタン膜上に形成された窒化チタン膜との積層膜である。上記導電性膜は、例えばタングステン膜である。
【0040】
なお、ここでは図示されていないが、コンタクトホールＣＨは、ゲート電極ＧＥ１の一部上にも形成され、このコンタクトホールＣＨの内部にもプラグＰＧが形成されている。
【0041】
層間絶縁膜ＩＬ上には、エミッタ電極ＥＥが形成されている。エミッタ電極ＥＥは、プラグＰＧを介して、エミッタ領域ＮＥ、ベース領域ＰＢ、高濃度拡散領域ＰＲおよびゲート電極ＧＥ２に電気的に接続され、これらの領域にエミッタ電位を供給する。
【0042】
なお、ここでは図示されていないが、層間絶縁膜ＩＬ上には、エミッタ電極ＥＥと同じ製造工程で形成されたゲート配線ＧＷも形成されている。ゲート配線ＧＷは、プラグＰＧを介してゲート電極ＧＥ１に電気的に接続され、ゲート電極ＧＥ１にゲート電位を供給する。このようなエミッタ電極ＥＥおよびゲート配線ＧＷは、例えば、ＴｉＷ膜と、上記ＴｉＷ膜上に形成されたアルミニウム膜とからなる。上記アルミニウム膜は、エミッタ電極ＥＥおよびゲート配線ＧＷの主導体膜であり、上記ＴｉＷ膜よりも十分に厚い。
【0043】
図４は、図１に示される領域２Ａに対応した要部断面図である。半導体基板ＳＵＢの上面側において、外周領域の半導体基板ＳＵＢ内には、ｐ型のフィールドリミッティング領域ＰＦＲが形成されている。フィールドリミッティング領域ＰＦＲは、フローティング領域ＰＦと同じ製造工程で形成された不純物領域である。
【0044】
外周領域の半導体基板ＳＵＢの上面上には、各フィールドリミッティング領域ＰＦＲを跨ぐように、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、絶縁膜であり、例えば酸化シリコン膜である。絶縁膜ＩＦ１の厚さは、例えば２００ｎｍ以上且つ３００ｎｍ以下である。
【0045】
フィールドリミッティング領域ＰＦＲ上および絶縁膜ＩＦ１上には、層間絶縁膜ＩＬが形成されている。コンタクトホールＣＨは、層間絶縁膜ＩＬを貫通し、且つ、フィールドリミッティング領域ＰＦＲに達している。このコンタクトホールＣＨの底部の周囲のフィールドリミッティング領域ＰＦＲには、高濃度拡散領域ＰＲが形成されている。また、このコンタクトホールＣＨの内部にもプラグＰＧが形成されている。層間絶縁膜ＩＬ上には、エミッタ電極ＥＥおよびゲート配線ＧＷと同じ製造工程で形成されたフィールドリミッティング配線ＦＬＷが形成されている。
【0046】
フィールドリミッティング配線ＦＬＷは、プラグＰＧを介してフィールドリミッティング領域ＰＦＲに電気的に接続されている。フィールドリミッティング配線ＦＬＷおよびフィールドリミッティング領域ＰＦＲは、エミッタ電極ＥＥおよびゲート配線ＧＷに電気的に接続されておらず、フローティング状態になっている。
【0047】
フィールドリミッティング領域ＰＦＲが設けられていることで、セル領域から外周領域へ向かう方向へ空乏層を伸ばせるので、セル領域のＩＧＢＴに印加される高電圧に伴って発生する高電界を緩和することができる。また、平面視において、フィールドリミッティング配線ＦＬＷは、フィールドリミッティング領域ＰＦＲを覆っているだけでなく、フィールドリミッティング領域ＰＦＲとドリフト領域ＮＶとの境界も覆っている。これにより、上記境界で発生する電界も緩和される。
【0048】
【0049】
図５に示されるように、まず、上面および下面を有するｎ型の半導体基板ＳＵＢを用意する。上述のように、ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成しているが、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。
【0050】
その後、ここでは図示していないが、図４に示される絶縁膜ＩＦ１を形成する。例えば熱酸化法によって、半導体基板ＳＵＢの上面上に、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。次に、絶縁膜ＩＦ１上に、開口部を有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、上記開口部で露出している絶縁膜ＩＦ１を除去し、半導体基板ＳＵＢの上面を露出させる。次に、アッシング処理によって上記レジストパターンを除去する。このように絶縁膜ＩＦ１をパターニングすることで、図４に示されるように、半導体基板ＳＵＢの上面上に、絶縁膜ＩＦ１が選択的に形成される。
【0051】
図６に示されるように、まず、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、後にアクティブセルＡＣおよびインアクティブセルＩＡＣの各々のホールバリア領域ＮＨＢとなる領域を開口するパターンを有する。次に、レジストパターンＲＰ１をマスクとして、半導体基板ＳＵＢの上面側から複数回のｎ型イオン注入を行う。ここでは、３回のｎ型イオン注入を行う場合を例示する。なお、３回目のｎ型イオン注入後、アッシング処理によってレジストパターンＲＰ１を除去する。
【0052】
１回目のｎ型イオン注入は、イオン種を燐（Ｐ）とし、エネルギーを１０００ｋｅＶとし、ドーズ量を３．０×１０１２／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＮＨＢ１が形成される。
【0053】
２回目のｎ型イオン注入は、イオン種を燐（Ｐ）とし、エネルギーを６００ｋｅＶとし、ドーズ量を３．０×１０１２／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＮＨＢ２が形成される。イオン注入層ＮＨＢ２は、平面視でイオン注入層ＮＨＢ１と重なる半導体基板ＳＵＢ中に形成され、イオン注入層ＮＨＢ１よりも上方に位置する。
【0054】
３回目のｎ型イオン注入は、イオン種を燐（Ｐ）とし、エネルギーを３００ｋｅＶとし、ドーズ量を４．０×１０１２／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＮＨＢ３が形成される。イオン注入層ＮＨＢ３は、平面視でイオン注入層ＮＨＢ２と重なる半導体基板ＳＵＢ中に形成され、イオン注入層ＮＨＢ２よりも上方に位置する。
【0055】
ここで、エネルギーが大きい程に、より深い位置にイオン注入層が形成されるが、イオン注入を行うと、半導体基板ＳＵＢに結晶欠陥が発生する。浅い位置から順番にイオン注入層を形成すると、深い位置へのイオン注入を行う際に、浅い位置に発生している結晶欠陥によって不純物プロファイルが乱れる虞がある。従って、より深い位置へのイオン注入を先に行うことが好ましい。
【0056】
すなわち、１回目～３回目のｎ型イオン注入のエネルギーは、それぞれ異なっているが、エネルギーが大きいｎ型イオン注入を先に行うことが好ましい。従って、まず、１回目のｎ型イオン注入を行い、次に２回目のｎ型イオン注入を行い、次に３回目のｎ型イオン注入を行うことが好ましい。
【0057】
また、１回目～３回目のｎ型イオン注入は、半導体基板ＳＵＢの上面に対して垂直な角度から行われる。深い位置へのイオン注入では、各イオンが互いに衝突し、散乱される可能性が高くなる。そのため、より深い位置に形成されるイオン注入層は、横方向へ広がり易くなる。従って、イオン注入層ＮＨＢ１の幅は、イオン注入層ＮＨＢ２の幅よりも広く、イオン注入層ＮＨＢ２の幅は、イオン注入層ＮＨＢ３の幅よりも広くなっている。
【0058】
図７に示されるように、まず、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、後にフローティング領域ＦＰとなる領域を開口するパターンを有する。次に、レジストパターンＲＰ２をマスクとして、半導体基板ＳＵＢの上面側から複数回のｐ型イオン注入を行う。ここでは、２回のｐ型イオン注入を行う場合を例示する。なお、２回目のｐ型イオン注入後、アッシング処理によってレジストパターンＲＰ２を除去する。
【0059】
１回目のｐ型イオン注入は、イオン種をボロン（Ｂ）とし、エネルギーを１２５０ｋｅＶとし、ドーズ量を６．０×１０１２／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＰＦ１が形成される。
【0060】
２回目のｐ型イオン注入は、イオン種をボロン（Ｂ）とし、エネルギーを３００ｋｅＶとし、ドーズ量を１．６×１０１３／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＰＦ２が形成される。イオン注入層ＰＦ２は、平面視でイオン注入層ＰＦ１と重なる半導体基板ＳＵＢ中に形成され、イオン注入層ＰＦ１よりも上方に位置する。
【0061】
ここでも、１回目および２回目のｐ型イオン注入のエネルギーは、それぞれ異なっているが、１回目～３回目のｎ型イオン注入と同様の理由から、エネルギーが大きいｐ型イオン注入を先に行うことが好ましい。従って、まず、１回目のｐ型イオン注入を行い、次に２回目のｐ型イオン注入を行うことが好ましい。また、１回目および２回目のｐ型イオン注入も、半導体基板ＳＵＢの上面に対して垂直な角度から行われる。イオン注入層ＮＨＢ１～ＮＨＢ３の各々の幅の関係と同様の理由で、イオン注入層ＰＦ１の幅は、イオン注入層ＰＦ２の幅よりも広くなっている。
【0062】
なお、イオン注入層ＰＦ１、ＰＦ２を形成する製造工程は、イオン注入層ＮＨＢ１～ＮＨＢ３を形成する製造工程よりも先に行われてもよい。
【0063】
図８に示されるように、イオン注入層ＮＨＢ１～ＮＨＢ３およびイオン注入層ＰＦ１、ＰＦ２を形成した後、半導体基板ＳＵＢに対して熱処理を行う。この熱処理は、例えば、窒素ガスのような不活性ガスが充満された雰囲気中で行われ、７００℃以上且つ９００℃以下であり、３０秒以上且つ１５０秒以下である条件下で行われる。
【0064】
この熱処理によって、イオン注入層ＰＦ１、ＰＦ２の各々に含まれる不純物（Ｂ）を拡散させて、ｐ型のフローティング領域ＰＦを形成する。また、この熱処理によって、イオン注入層ＮＨＢ１～ＮＨＢ３の各々に含まれる不純物（Ｐ）を拡散させて、ｎ型のホールバリア領域ＮＨＢを形成する。また、この熱処理によって、イオン注入時に発生した結晶欠陥が回復する。
【0065】
なお、図４に示されるフィールドリミッティング領域ＰＦＲは、ｐ型のフローティング領域ＰＦを形成するための製造工程と同じ製造工程によって形成される。すなわち、外周領域の半導体基板ＳＵＢ中にもイオン注入層ＰＦ１、ＰＦ２が形成される。そして、上記熱処理によって、イオン注入層ＰＦ１、ＰＦ２の各々に含まれる不純物（Ｂ）を拡散させることで、フィールドリミッティング領域ＰＦＲが形成される。
【0066】
図９に示されるように、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中にトレンチＴＲを形成する。トレンチＴＲを形成するためには、まず、半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、開口部を有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、上記酸化シリコン膜をパターニングし、ハードマスクＨＭを形成する。次に、アッシング処理によって上記レジストパターンを除去する。次に、ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、半導体基板ＳＵＢ中にトレンチＴＲを形成する。その後、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、ハードマスクＨＭを除去する。
【0067】
【0068】
図１０に示されるように、アクティブセルＡＣに形成されている一対のトレンチＴＲのうち、一方のトレンチＴＲは、側面ＳＳ１、側面ＳＳ１に対向する側面ＳＳ２、および、側面ＳＳ１と側面ＳＳ２とを繋ぐ底面ＢＳ１を有する。アクティブセルＡＣの他方のトレンチＴＲは、側面ＳＳ３、側面ＳＳ３に対向する側面ＳＳ４、および、側面ＳＳ３と側面ＳＳ４とを繋ぐ底面ＢＳ２を有する。一方のトレンチＴＲおよび他方のトレンチＴＲは、側面ＳＳ２と側面ＳＳ３とが隣接するように、離間して設けられている。
【0069】
また、インアクティブセルＩＡＣに形成されている一対のトレンチＴＲのうち、一方のトレンチＴＲは、側面ＳＳ５、側面ＳＳ５に対向する側面ＳＳ６、および、側面ＳＳ５と側面ＳＳ６とを繋ぐ底面ＢＳ３を有する。インアクティブセルＩＡＣの他方のトレンチＴＲは、側面ＳＳ７、側面ＳＳ７に対向する側面ＳＳ８、および、側面ＳＳ７と側面ＳＳ８とを繋ぐ底面ＢＳ４を有する。一方のトレンチＴＲおよび他方のトレンチＴＲは、側面ＳＳ６と側面ＳＳ７とが隣接するように、離間して設けられている。なお、インアクティブセルＩＡＣの一対のトレンチＴＲの間隔は、アクティブセルＡＣの一対のトレンチＴＲの間隔よりも狭くなっている。
【0070】
図１０には、熱処理前に形成されていたイオン注入層ＮＨＢ１～ＮＨＢ３およびイオン注入層ＰＦ１、ＰＦ２の各々の不純物濃度ピークの位置が、不純物濃度ピークＮＨＢ１ａ～ＮＨＢ３ａおよび不純物濃度ピークＰＦ１ａ、ＰＦ２ａとして示されている。
【0071】
実施の形態１では、複数回のイオン注入によって、イオン注入層ＮＨＢ１～ＮＨＢ３およびイオン注入層ＰＦ１、ＰＦ２が、熱処理前の時点で、フローティング領域ＰＦおよびホールバリア領域ＮＨＢが形成される予定の領域の近くに形成されている。特に、イオン注入層ＮＨＢ１およびイオン注入層ＰＦ１が、予め深い位置まで形成されている。例えば、各トレンチＴＲの底面ＢＳ１～ＢＳ４の位置が不純物濃度ピークＰＦ１ａの位置よりも浅くなるように、トレンチＴＲは形成される。
【0072】
従来では、高温および長時間（１２００℃、３０分）の条件下で熱処理が行われていたが、実施の形態１では、低温および短時間の条件下で熱処理を行うことができる。例えば、後述のゲート絶縁膜ＧＩは熱酸化法で形成されるが、実施の形態１の熱処理は、熱酸化法で行われる熱処理よりも、低い温度および短い時間で行われる。従って、炉体内でスリップの発生を抑制でき、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの形成位置を精度良く調整することができる。また、不純物濃度のプロファイル設計も容易に行える。そのため、半導体装置の性能を向上させることができ、歩留まりの低下を抑制することができる。
【0073】
また、このような手法によってフローティング領域ＰＦを形成することで、フローティング領域ＰＦがトレンチＴＲの底面を覆うだけでなく、更に横方向（Ｘ方向）へ伸ばすことが、容易に達成できる。このようにフローティング領域ＰＦを形成することで、トレンチＴＲ直下の電界集中を緩和することができ、接合耐圧を向上させることができる。
【0074】
すなわち、側面ＳＳ１側の半導体基板ＳＵＢ中に形成されているフローティング領域ＰＦは、側面ＳＳ２を越えるように底面ＢＳ１を覆っている。側面ＳＳ４側の半導体基板ＳＵＢ中に形成されているフローティング領域ＰＦは、側面ＳＳ３を越えるように底面ＢＳ２を覆っている。これらのフローティング領域ＰＦ（アクティブセルＡＣの一対のトレンチＴＲの底面を覆うフローティング領域ＰＦ）は、接触しておらず、互いに離間している。
【0075】
また、側面ＳＳ５側（側面ＳＳ４と側面ＳＳ５との間）の半導体基板ＳＵＢ中に形成されているフローティング領域ＰＦは、側面ＳＳ６を越えるように底面ＢＳ３を覆っている。側面ＳＳ８側の半導体基板ＳＵＢ中に形成されているフローティング領域ＰＦは、側面ＳＳ７を越えるように底面ＢＳ４を覆っている。これらのフローティング領域ＰＦ（インアクティブセルＩＡＣの一対のトレンチＴＲの底面を覆うフローティング領域ＰＦ）は、接触しているが、互いに離間していてもよい。
【0076】
なお、アクティブセルＡＣのホールバリア領域ＮＨＢは、側面ＳＳ２と側面ＳＳ３との間の半導体基板ＳＵＢ中に形成され、インアクティブセルＩＡＣのホールバリア領域ＮＨＢは、側面ＳＳ６と側面ＳＳ７との間の半導体基板ＳＵＢ中に形成されている。
【0077】
図１１は、図９に続く製造工程を示している。図１１に示されるように、まず、トレンチＴＲの内部および半導体基板ＳＵＢの上面上に、熱酸化法によって、ゲート絶縁膜ＧＩを形成する。具体的には、ゲート絶縁膜ＧＩは、例えば９５０℃、４０分の条件下で、酸素ガスおよび水素ガスを用いた熱処理によって形成された酸化シリコン膜である。
【0078】
次に、ゲート絶縁膜ＧＩを介してトレンチＴＲの内部を埋め込むように、トレンチＴＲの内部および半導体基板ＳＵＢの上面上に、例えばＣＶＤ法によって、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【0079】
図１２に示されるように、まず、異方性エッチング処理によって、トレンチＴＲの外部に形成されていた導電性膜ＣＦ１を除去する。トレンチＴＲの内部に形成されていた導電性膜ＣＦ１が、ゲート電極ＧＥ１、ＧＥ２として残される。次に、等方性エッチング処理によって、トレンチＴＲの外部に形成されていたゲート絶縁膜ＧＩを除去する。
【0080】
図１３に示されるように、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ（フローティング領域ＰＦおよびホールバリア領域ＮＨＢ）内に、ｐ型のベース領域ＰＢを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、アクティブセルＡＣのベース領域ＰＢ内に、ｎ型のエミッタ領域ＮＥを選択的に形成する。
【0081】
なお、図示はしていないが、これらのイオン注入を行う前に、半導体基板の上面上に、酸化シリコン膜のような絶縁膜を形成し、この絶縁膜をスルー膜として、イオン注入を行ってもよい。また、このスルー膜は、イオン注入後に除去されてもよいし、層間絶縁膜ＩＬの一部として残されていてもよい。
【0082】
図１４に示されるように、まず、トレンチＴＲを覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。
【0083】
次に、フォトリソグラフィ技術および異方性エッチング処理によって、アクティブセルＡＣにおいて、層間絶縁膜ＩＬ、エミッタ領域ＮＥおよびベース領域ＰＢに、コンタクトホールＣＨを形成する。コンタクトホールＣＨの底部は、ベース領域ＰＢ内に位置する。
【0084】
ここで、インアクティブセルＩＡＣにもコンタクトホールＣＨが形成され、このコンタクトホールＣＨは、平面視においてゲート電極ＧＥ２に重なるように形成されている。このため、インアクティブセルＩＡＣにおけるコンタクトホールＣＨは、ゲート電極ＧＥ２およびベース領域ＰＢに接するように形成される。なお、図示はしていないが、コンタクトホールＣＨは、ゲート電極ＧＥ１の一部上にも形成される。
【0085】
次に、フォトリソグラフィ技術およびイオン注入法によって、コンタクトホールＣＨの底部において、ベース領域ＰＢに、ｐ型の高濃度拡散領域ＰＲを形成する。次に、層間絶縁膜ＩＬに対して等方性エッチング処理を行うことで、層間絶縁膜ＩＬを後退させる。これにより、半導体基板ＳＵＢの上面上に位置するコンタクトホールＣＨの開口幅は、半導体基板ＳＵＢの内部に位置するコンタクトホールＣＨの開口幅よりも大きくなる。
【0086】
図１５に示されるように、コンタクトホールＣＨの内部にプラグＰＧを形成する。まず、コンタクトホールＣＨの内部および層間絶縁膜ＩＬ上に、バリアメタル膜を形成する。例えばスパッタリング法によってコンタクトホールＣＨの内部および層間絶縁膜ＩＬ上にチタン膜を形成し、例えばスパッタリング法によって上記チタン膜上に窒化チタン膜を形成することで、上記バリアメタル膜を形成できる。次に、コンタクトホールＣＨの内部を埋め込むように、例えばＣＶＤ法によって、上記バリアメタル膜上に、例えばタングステン膜からなる導電性膜を形成する。次に、異方性エッチング処理によって、コンタクトホールＣＨの外部に形成されている上記導電性膜および上記バリアメタル膜を除去する。これにより、コンタクトホールＣＨの内部を埋め込むように、プラグＰＧが形成される。
【0087】
次に、層間絶縁膜ＩＬ上に、エミッタ電極ＥＥを形成する。まず、例えばスパッタリング法によって、層間絶縁膜ＩＬ上にＴｉＷ膜を形成し、例えばスパッタリング法によって、上記ＴｉＷ膜上にアルミニウム膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、上記ＴｉＷ膜および上記アルミニウム膜をパターニングすることで、エミッタ電極ＥＥを形成する。なお、ここでは図示していないが、エミッタ電極ＥＥを形成する工程と同じ工程で、ゲート配線ＧＷおよびフィールドリミッティング配線ＦＬＷも層間絶縁膜ＩＬ上に形成される。
【0088】
その後、以下の製造工程を経て、図３の構造が得られる。まず、半導体基板ＳＵＢの下面側からイオン注入を行うことで、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣを形成する。これらのイオン注入の後に、レーザアニールを行うことで、フィールドストップ領域ＮＳおよびコレクタ領域ＰＣに含まれる不純物を活性化させる。次に、半導体基板ＳＵＢの下面下に、例えばスパッタリング法によって、例えばＡｕ膜、Ｎｉ膜、Ｔｉ膜またはＡｌＳｉ膜のような金属膜を形成する。この金属膜が、コレクタ電極ＣＥとなる。コレクタ電極ＣＥは、上述の金属膜を適宜積層させた積層膜であってもよい。
【0089】
（実施の形態２）
以下に図１６を用いて、実施の形態２における半導体装置１００の製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１６を用いて、実施の形態２における半導体装置１００の製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0090】
実施の形態１では、ｐ型のフローティング領域ＰＦを形成するために、複数回のｐ型イオン注入を行っていた。実施の形態２では、１回のみのｐ型イオン注入によってフローティング領域ＰＦを形成する。そのため、実施の形態１の図７の製造工程の代わりに、図１６の製造工程を行う。
【0091】
図１６に示されるように、レジストパターンＲＰ２をマスクとして、半導体基板ＳＵＢの上面側からｐ型イオン注入を行う。このｐ型イオン注入は、イオン種をボロン（Ｂ）とし、エネルギーを１２５０ｋｅＶとし、ドーズ量を２．２×１０１３／ｃｍ２とした条件で行われる。これにより、半導体基板ＳＵＢ中に、イオン注入層ＰＦ３が形成される。実施の形態２のドーズ量は、実施の形態１のドーズ量よりも高くなっている。次に、アッシング処理によってレジストパターンＲＰ２を除去する。
【0092】
その後、図８の熱処理によって、イオン注入層ＰＦ３に含まれる不純物（Ｂ）を拡散させて、ｐ型のフローティング領域ＰＦを形成する。なお、図４に示されるフィールドリミッティング領域ＰＦＲは、実施の形態２のフローティング領域ＰＦを形成するための製造工程と同じ製造工程によって形成される。
【0093】
イオン注入層ＰＦ３は、不純物濃度ピークＰＦ３ａを有している。実施の形態２でも、実施の形態１と同様に、各トレンチＴＲの底面ＢＳ１～ＢＳ４の位置が不純物濃度ピークＰＦ３ａの位置よりも浅くなるように、トレンチＴＲは形成される。イオン注入層ＰＦ３が、予め深い位置まで形成されているので、実施の形態２でも、低温および短時間の条件下で熱処理を行うことで、フローティング領域ＰＦを形成することができる。従って、炉体内でスリップの発生を抑制でき、フローティング領域ＰＦおよびホールバリア領域ＮＨＢの形成位置を精度良く調整することができる。
【0094】
また、実施の形態２でも、フローティング領域ＰＦがトレンチＴＲの底面を覆うだけでなく、更に横方向（Ｘ方向）へ伸ばすことが、容易に達成できる。これにより、トレンチＴＲ直下の電界集中を緩和することができ、接合耐圧を向上させることができる。
【0095】
実施の形態２では、実施の形態１と比較して、少ない回数のｐ型イオン注入によってフローティング領域ＰＦを形成するので、ｐ型イオン注入による結晶欠陥の発生を低減できる。また、製造工程の簡略化を図れる。
【0096】
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は、これらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0097】
１００ 半導体装置
１Ａ 領域（セル領域の一部）
２Ａ 領域（外周領域の一部）
ＡＣ アクティブセル
ＢＳ１～ＢＳ４ トレンチの底面
ＣＥ コレクタ電極
ＣＦ１ 導電性膜
ＣＨ コンタクトホール
ＥＥ エミッタ電極
ＦＬＷ フィールドリミッティング配線
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＷ ゲート配線
ＩＡＣ インアクティブセル
ＩＦ１ 絶縁膜
ＩＬ 層間絶縁膜
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＨＢ１～ＮＨＢ３ イオン注入層
ＮＨＢ１ａ～ＮＨＢ３ａ 不純物濃度ピーク
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＦ１～ＰＦ３ イオン注入層
ＰＦ１ａ～ＰＦ３ａ 不純物濃度ピーク
ＰＦＲ フィールドリミッティング領域
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＰ１、ＲＰ２ レジストパターン
ＳＳ１～ＳＳ８ トレンチの側面
ＳＵＢ 半導体基板
ＴＲ トレンチ
１Ａ 領域（セル領域の一部）
２Ａ 領域（外周領域の一部）
ＡＣ アクティブセル
ＢＳ１～ＢＳ４ トレンチの底面
ＣＥ コレクタ電極
ＣＦ１ 導電性膜
ＣＨ コンタクトホール
ＥＥ エミッタ電極
ＦＬＷ フィールドリミッティング配線
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＷ ゲート配線
ＩＡＣ インアクティブセル
ＩＦ１ 絶縁膜
ＩＬ 層間絶縁膜
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＨＢ１～ＮＨＢ３ イオン注入層
ＮＨＢ１ａ～ＮＨＢ３ａ 不純物濃度ピーク
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＦ１～ＰＦ３ イオン注入層
ＰＦ１ａ～ＰＦ３ａ 不純物濃度ピーク
ＰＦＲ フィールドリミッティング領域
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＰ１、ＲＰ２ レジストパターン
ＳＳ１～ＳＳ８ トレンチの側面
ＳＵＢ 半導体基板
ＴＲ トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】