特開 2024-55052 比較回路、アナログデジタル変換回路、及び半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024055052

(43)【公開日】2024-04-18

(54)【発明の名称】比較回路、アナログデジタル変換回路、及び半導体集積回路

(51)【国際特許分類】

   H03M 1/46 20060101AFI20240411BHJP

   H03M 1/12 20060101ALI20240411BHJP

   H03M 1/38 20060101ALN20240411BHJP

【ＦＩ】

H03M1/46

H03M1/12 C

H03M1/38

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2022161652

(22)【出願日】2022-10-06

(71)【出願人】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】羽根田 秀貴

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA02

5J022AB01

5J022BA05

5J022CE01

5J022CE08

5J022CF01

5J022CG01

(57)【要約】

【課題】非同期型の比較回路を用いたＡＤ変換回路において、比較判定動作にてメタステーブル状態が発生した場合であっても、ＡＤ変換動作を完了できるようにする。
【解決手段】ＡＤ変換回路において、比較回路は、内部クロック信号に基づいて差動入力信号の比較判定を行い、比較判定の結果を示す第１差動出力信号を生成する差動比較回路と、第１差動出力信号を受けて第２差動出力信号を生成する判定アシスト回路と、第２差動出力信号を保持し、第３差動出力信号を生成するラッチ回路と、第３差動出力信号に基づいて内部クロック信号を生成するクロック生成回路とを有し、判定アシスト回路は、第１差動出力信号の値がリセット値から変更されずに差動比較回路における比較判定の動作開始から所定の時間が経過した場合、第１差動出力信号の少なくとも一方の値をリセット値から変更し、第２差動出力信号を生成する。
【選択図】図２

【特許請求の範囲】

【請求項1】

内部クロック信号に基づいて差動入力信号の比較判定を行い、前記比較判定の結果を示す第１差動出力信号を生成する差動比較回路と、
前記第１差動出力信号を受けて第２差動出力信号を生成する回路であって、前記第１差動出力信号の値がリセット値から変更されずに前記差動比較回路における前記比較判定の動作開始から所定の時間が経過した場合、前記第１差動出力信号の少なくとも一方の値を前記リセット値から変更し、前記第２差動出力信号を生成する判定アシスト回路と、
前記第２差動出力信号を保持し、第３差動出力信号を生成するラッチ回路と、
前記第３差動出力信号に基づいて前記内部クロック信号を生成するクロック生成回路とを有することを特徴とする比較回路。

【請求項2】

前記所定の時間は、前記差動比較回路で前記比較判定の動作を完了させるのに十分な時間として定められた時間であることを特徴とする請求項１に記載の比較回路。

【請求項3】

前記判定アシスト回路は、前記差動比較回路と前記ラッチ回路との間に接続されていることを特徴とする請求項１に記載の比較回路。

【請求項4】

前記判定アシスト回路は、前記第１差動出力信号と前記内部クロック信号とに基づいて、前記第２差動出力信号を生成することを特徴とする請求項１に記載の比較回路。

【請求項5】

前記判定アシスト回路は、前記第１差動出力信号と、前記内部クロック信号を前記所定の時間遅延させた遅延内部クロック信号とに基づいて、前記第２差動出力信号を生成することを特徴とする請求項１に記載の比較回路。

【請求項6】

前記判定アシスト回路は、
前記内部クロック信号を遅延させることにより、遅延内部クロック信号を生成する遅延回路と、
前記遅延内部クロック信号と前記第１差動出力信号の一方の信号とが入力され、演算結果を前記第２差動出力信号の一方の信号として出力する第１論理回路と、
前記遅延内部クロック信号と前記第１差動出力信号の他方の信号とが入力され、演算結果を前記第２差動出力信号の他方の信号として出力する第２論理回路とを有することを特徴とする請求項１に記載の比較回路。

【請求項7】

前記判定アシスト回路は、
前記内部クロック信号を遅延させることにより、遅延内部クロック信号を生成する遅延回路と、
前記遅延内部クロック信号と前記第１差動出力信号の一方の信号とが入力され、演算結果を前記第２差動出力信号の一方の信号として出力する第１論理回路とを有することを特徴とする請求項１に記載の比較回路。

【請求項8】

前記遅延回路は、前記内部クロック信号を前記所定の時間遅延させることを特徴とする請求項６又は７に記載の比較回路。

【請求項9】

前記差動比較回路は、前記内部クロック信号がハイレベル又はローレベルの一方の論理レベルのときにリセットされ、他方の論理レベルのときに前記差動入力信号の比較判定を行うよう動作し、
前記遅延回路は、前記内部クロック信号が前記一方の論理レベルから前記他方の論理レベルに変化する場合には前記内部クロック信号を前記所定の時間遅延させて出力し、前記内部クロック信号が前記他方の論理レベルから前記一方の論理レベルに変化する場合には前記内部クロック信号を前記所定の時間よりも短い時間遅延させて出力することを特徴とする請求項６又は７に記載の比較回路。

【請求項10】

デジタルコードに基づいてアナログ電圧を生成するデジタルアナログ変換回路と、
入力されたアナログ入力電圧と前記デジタルアナログ変換回路により生成されたアナログ電圧とに基づくアナログ電圧が差動入力信号として入力され、前記差動入力信号の比較動作を行う比較回路と、
前記比較回路の出力信号に基づいて前記デジタルコードを逐次変化させ、前記アナログ入力電圧を変換したデジタル値の各ビットの値を順次決定する制御回路とを有し、
前記比較回路は、
内部クロック信号に基づいて前記差動入力信号の比較判定を行い、前記比較判定の結果を示す第１差動出力信号を生成する差動比較回路と、
前記第１差動出力信号を受けて第２差動出力信号を生成する回路であって、前記第１差動出力信号の値がリセット値から変更されずに前記差動比較回路における前記比較判定の動作開始から所定の時間が経過した場合、前記第１差動出力信号の少なくとも一方の値を前記リセット値から変更し、前記第２差動出力信号を生成する判定アシスト回路と、
前記第２差動出力信号を保持し、第３差動出力信号を生成するラッチ回路と、
前記第３差動出力信号に基づいて前記内部クロック信号を生成するクロック生成回路とを有し、
前記ラッチ回路により生成された前記第３差動出力信号を前記比較回路の出力信号として出力することを特徴とするアナログデジタル変換回路。

【請求項11】

前記所定の時間は、前記差動比較回路で前記比較判定の動作を完了させるのに十分な時間として定められた時間であることを特徴とする請求項１０に記載のアナログデジタル変換回路。

【請求項12】

前記判定アシスト回路は、前記差動比較回路と前記ラッチ回路との間に接続されていることを特徴とする請求項１０に記載のアナログデジタル変換回路。

【請求項13】

前記判定アシスト回路は、前記第１差動出力信号と前記内部クロック信号とに基づいて、前記第２差動出力信号を生成することを特徴とする請求項１０に記載のアナログデジタル変換回路。

【請求項14】

前記判定アシスト回路は、前記第１差動出力信号と、前記内部クロック信号を前記所定の時間遅延させた遅延内部クロック信号とに基づいて、前記第２差動出力信号を生成することを特徴とする請求項１０に記載のアナログデジタル変換回路。

【請求項15】

デジタルコードに基づいてアナログ電圧を生成する第１デジタルアナログ変換回路及び第２デジタルアナログ変換回路と、
入力されたアナログ入力電圧と前記第１デジタルアナログ変換回路及び前記第２デジタルアナログ変換回路により生成されたアナログ電圧とに基づくアナログ電圧と、参照電圧との比較動作を行う比較回路と、
前記比較回路の出力信号に基づいて、前記アナログ入力電圧を変換したデジタル値の複数のビットのうち、現在どのビットを比較しているかを示す比較対象ビット制御信号を生成する制御回路とを有し、
前記第１デジタルアナログ変換回路は、前記比較回路の出力信号のうちの一方の信号が変化することに応じて、前記比較対象ビット制御信号に基づいて、前記第１デジタルアナログ変換回路及び前記第２デジタルアナログ変換回路により生成されるアナログ電圧を減算するように制御され、
前記第２デジタルアナログ変換回路は、前記比較回路の出力信号のうちの他方の信号が変化することに応じて、前記比較対象ビット制御信号に基づいて、前記第１デジタルアナログ変換回路及び前記第２デジタルアナログ変換回路により生成されるアナログ電圧を加算するように制御され、
前記比較回路は、
クロック信号に基づいてアナログ電圧と参照電圧との比較判定を行い、前記比較判定の結果を示す第１差動出力信号を生成する差動比較回路と、
前記第１差動出力信号を受けて第２差動出力信号を生成する回路であって、前記第１差動出力信号の値がリセット値から変更されずに前記差動比較回路における前記比較判定の動作開始から所定の時間が経過した場合、前記第１差動出力信号の少なくとも一方の値を前記リセット値から変更し、前記第２差動出力信号を生成する判定アシスト回路と、
前記第２差動出力信号を保持し、第３差動出力信号を生成するラッチ回路とを有し、
前記ラッチ回路により生成された前記第３差動出力信号を前記比較回路の出力信号として出力することを特徴とするアナログデジタル変換回路。

【請求項16】

請求項１０又は１５に記載のアナログデジタル変換回路と、
前記アナログデジタル変換回路から出力されるデジタル信号を受けて処理動作を行うデジタル処理回路とを有することを特徴とする半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、比較回路、アナログデジタル変換回路、及び半導体集積回路に関する。

【背景技術】

【0002】

入力されたアナログ電圧をデジタル値に変換する逐次比較（ＳＡＲ：successive approximation register）型アナログデジタル（ＡＤ）変換回路において、ダイナミック型コンパレータを用いた比較回路が使用される。ダイナミック型コンパレータは、クロック信号に同期して動作するコンパレータであり、クロック信号がローレベル又はハイレベルの一方のときにリセット状態となり、他方のときにアナログ電圧の比較判定を行う。

【0003】

図１０（Ａ）は、ダイナミック型コンパレータを用いた比較回路の構成例を示す図である。図１０（Ａ）に示す比較回路は、内部で生成したクロック信号に同期して比較判定を行う非同期型の比較回路である。ダイナミック型コンパレータ（以下、単に「コンパレータ」とも称す）１０１０は、クロック信号ＣＬＫに同期して動作する。図１０（Ａ）に示す例では、コンパレータ１０１０は、クロック信号ＣＬＫがローレベルのときに出力信号ＯＰＡ、ＯＮＡがともに“０”（ローレベル）にリセットされ、クロック信号ＣＬＫがハイレベルになると、アナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定の結果に応じて出力信号ＯＰＡ、ＯＮＡの一方が“１”（ハイレベル）になるものとする。

【0004】

ラッチ回路１０２０は、２つの否定論理積演算回路（ＮＡＮＤ回路）１０２１、１０２２で構成され、コンパレータ１０１０の出力信号ＯＰＡ、ＯＮＡをラッチする。ラッチ回路１０２０の出力信号ＯＵＴＰ、ＯＵＴＮが、比較回路の出力信号として出力される。論理積演算回路（ＡＮＤ回路）１０３０は、ラッチ回路１０２０の出力信号ＯＵＴＰ、ＯＵＴＮ及び制御信号ＳＴＡＲＴが入力され、信号ＯＵＴＰ、ＯＵＴＮ、ＳＴＡＲＴの演算結果をクロック信号ＣＬＫとして出力する。制御信号ＳＴＡＲＴは、ＡＤ変換動作におけるサンプリング期間にローレベルとされ、ＡＤ変換動作における比較期間にハイレベルとされる。

【0005】

図１０（Ｂ）は、逐次比較型ＡＤ変換回路に適用した場合の図１０（Ａ）に示した比較回路の動作の一例を示す図である。時刻Ｔ４１にて、制御信号ＳＴＡＲＴがハイレベルとなりＡＤ変換動作における比較期間が開始されるが、比較期間の開始前は、制御信号ＳＴＡＲＴがローレベルであり、ＡＮＤ回路１０３０から出力されるクロック信号ＣＬＫもローレベルに維持される。したがって、ＡＤ変換動作における比較期間の開始前においては、アナログ電圧ＶＩＮＰ、ＶＩＮＮにかかわらず、コンパレータ１０１０の出力信号ＯＰＡ、ＯＮＡはともに“０”（ローレベル）にリセットされており、比較回路の出力信号であるラッチ回路１０２０の出力信号ＯＵＴＰ、ＯＵＴＮはともに“１”（ハイレベル）である。

【0006】

時刻Ｔ４１にて制御信号ＳＴＡＲＴがハイレベルになると、時刻Ｔ４２にてＡＮＤ回路１０３０から出力されるクロック信号ＣＬＫがハイレベルとなる。時刻Ｔ４２にてクロック信号ＣＬＫがハイレベルとなると、デジタル値の最上位ビット（ＭＳＢ：most significant bit）の値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。ここで図１０（Ｂ）に示した例のように、アナログ電圧ＶＩＮＰがアナログ電圧ＶＩＮＮよりも高く、比較判定の結果に応じてコンパレータ１０１０の出力信号ＯＰＡが“１”（ハイレベル）になると、ラッチ回路１０２０によりラッチされて、ラッチ回路１０２０の出力信号ＯＵＴＰが“０”（ローレベル）になる。

【0007】

ラッチ回路１０２０の出力信号ＯＵＴＰが“０”（ローレベル）になることで、比較判定が完了した（比較判定の結果が得られた）として、時刻Ｔ４３にてクロック信号ＣＬＫがローレベルになる。これにより、コンパレータ１０１０の出力信号ＯＰＡ、ＯＮＡがともに“０”（ローレベル）にリセットされ、ラッチ回路１０２０の出力信号ＯＵＴＰ、ＯＵＴＮがともに“１”（ハイレベル）になる。ラッチ回路１０２０の出力信号ＯＵＴＰ、ＯＵＴＮがともに“１”（ハイレベル）になることで、時刻Ｔ４４にてクロック信号ＣＬＫがハイレベルになり、デジタル値の上位側から２ビット目の値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。このように、内部で生成したクロック信号ＣＬＫに基づいて比較判定を行い、対象ビットについての比較判定が完了し結果が得られた（ビットの値が確定した）ことによって次のビットについて動作を開始することを繰り返して、デジタル値の上位側から順に値を決定していく。そして、比較期間として規定した時間が経過した時刻Ｔ４５にて制御信号ＳＴＡＲＴがローレベルとなりＡＤ変換動作が終了される。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１６－４６７５８号公報

【特許文献2】米国特許第９６２１１７９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0009】

前述した比較回路を用いた逐次比較型ＡＤ変換回路では、比較回路においてダイナミック型コンパレータのメタステーブル状態が発生すると、対象ビットについての比較判定が完了し結果が得られるまでの時間が長くかかる。それにより、デジタル値の全ビットの値を決定する前に比較期間として規定した時間が経過してＡＤ変換動作を完了することができず、正しいＡＤ変換結果を得ることができないという問題があった。

【0010】

例えば、図１０（Ｃ）に示すように、時刻Ｔ５１にて制御信号ＳＴＡＲＴがハイレベルになると、時刻Ｔ５２にてクロック信号ＣＬＫがハイレベルとなり、デジタル値の最上位ビット（ＭＳＢ）の値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。時刻Ｔ５３にてクロック信号ＣＬＫが再びハイレベルとなると、デジタル値の上位側から２ビット目の値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。このとき、アナログ電圧ＶＩＮＰとアナログ電圧ＶＩＮＮとの差が小さく、コンパレータ１０１０のメタステーブル状態が発生すると、比較判定動作を開始してから長い時間ＤＬＭが経過した後に、比較判定の結果に応じてコンパレータ１０１０の出力信号ＯＰＡ、ＯＮＡが変化する。その後、時刻Ｔ５５にてクロック信号ＣＬＫがハイレベルとなり、デジタル値の上位側から３ビット目の値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。このように、コンパレータ１０１０のメタステーブル状態が発生し、対象ビットについての比較判定が完了し結果が得られるまでに長い時間を要してしまうと、比較期間として規定した時間が経過した時刻Ｔ５６までに、ＡＤ変換動作が完了しないことがある。

【0011】

本発明は、動作のためのクロック信号を内部で生成する非同期型の比較回路を用いたＡＤ変換回路において、比較判定動作にてメタステーブル状態が発生した場合であっても、ＡＤ変換動作を完了できるようにすることを目的とする。

【課題を解決するための手段】

【0012】

比較回路の一態様は、内部クロック信号に基づいて差動入力信号の比較判定を行い、比較判定の結果を示す第１差動出力信号を生成する差動比較回路と、第１差動出力信号を受けて第２差動出力信号を生成する判定アシスト回路と、第２差動出力信号を保持し、第３差動出力信号を生成するラッチ回路と、第３差動出力信号に基づいて内部クロック信号を生成するクロック生成回路とを有する。判定アシスト回路は、第１差動出力信号の値がリセット値から変更されずに差動比較回路における比較判定の動作開始から所定の時間が経過した場合、第１差動出力信号の少なくとも一方の値をリセット値から変更し、第２差動出力信号を生成する。

【発明の効果】

【0013】

開示の比較回路は、比較判定の結果を示す第１差動出力信号の値をリセット値から変更してメタステーブル状態を解消することで、該比較回路を用いたＡＤ変換回路において、比較判定動作にてメタステーブル状態が発生した場合であっても、ＡＤ変換動作を完了することが可能となる。

【図面の簡単な説明】

【0014】

【図1】第１の実施形態におけるアナログデジタル変換回路の構成例を示す図である。

【図2】第１の実施形態における比較回路の構成例を示す図である。

【図3】ダイナミック型コンパレータの構成例を示す図である。

【図4】判定アシスト回路の他の構成例を説明する図である。

【図5】第１の実施形態における比較回路の動作を説明する図である。

【図6】第１の実施形態における比較回路の他の構成例を示す図である。

【図7】第２の実施形態における比較回路の構成例を示す図である。

【図8】第３の実施形態におけるアナログデジタル変換回路の構成例を示す図である。

【図9】本実施形態における半導体集積回路の構成例を示す図である。

【図10】アナログデジタル変換回路が有する比較回路を説明する図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態を図面に基づいて説明する。

【0016】

（第１の実施形態）
第１の実施形態について説明する。
図１は、第１の実施形態におけるアナログデジタル（ＡＤ）変換回路の構成例を示す図である。本実施形態におけるＡＤ変換回路は、例えば逐次比較（ＳＡＲ：successive approximation register）型のＡＤ変換回路であり、図１には、入力されたアナログ電圧をｎビット（ｎは自然数）のデジタル値に変換するｎビットの逐次比較型ＡＤ変換回路を一例として示している。図１に示す逐次比較型ＡＤ変換回路は、内部で生成したクロック信号に同期して比較動作を行う非同期型のＡＤ変換回路である。

【0017】

第１の実施形態における逐次比較型ＡＤ変換回路１００は、アナログ電圧入力ノードＩＮＰ、ＩＮＮに入力されるアナログ電圧をｎビットのデジタル値に変換して出力ノードＤＴ［０］～ＤＴ［ｎ－１］より出力する。本実施形態では、アナログ電圧の入力は差動入力形式となっており、アナログ電圧入力ノードＩＮＰ、ＩＮＮは相補の入力ノードである。出力ノードＤＴ［ｉ］はデジタル値のｉビット目の値が出力されるノードである。なお、ｉは添え字であり、ｉ＝０～（ｎ－１）の整数である（以下においても同様）。

【0018】

逐次比較型ＡＤ変換回路１００は、スイッチＳＷＰ、ＳＷＮ、比較回路（ＣＯＭＰ）１０１、制御回路（ＳＡＲ＿ｌｏｇｉｃ）１０２、及びデジタルアナログ（ＤＡ）変換回路（ＤＡＣ）１０３Ｐ、１０３Ｎを有する。

【0019】

スイッチＳＷＰは、一端がアナログ電圧入力ノードＩＮＰに接続され、他端がノードＶＩＮＰに接続される。また、スイッチＳＷＮは、一端がアナログ電圧入力ノードＩＮＮに接続され、他端がノードＶＩＮＮに接続される。スイッチＳＷＰ、ＳＷＮは、制御回路１０２からの制御信号に基づいて、オン（閉状態、導通状態）／オフ（開状態、非導通状態）制御される。

【0020】

比較回路１０１は、ノードＶＩＮＰの電圧とノードＶＩＮＮの電圧とを比較判定し、比較判定の結果を示す信号ＯＵＴＰ、ＯＵＴＮを出力する。本実施形態において、比較回路１０１は、クロック信号に同期して動作するダイナミック型コンパレータを用いた比較回路であり、比較回路１０１の内部で動作用のクロック信号を生成する（自励する）非同期型の比較回路である。

【0021】

制御回路１０２は、逐次比較型ＡＤ変換回路１００におけるＡＤ変換動作を制御する。制御回路１０２は、生成する制御信号に応じて、ＡＤ変換動作におけるサンプリング期間では入力されるアナログ電圧のサンプリングを行い、ＡＤ変換動作における比較期間ではアナログ電圧に係る比較動作を行うように、逐次比較型ＡＤ変換回路１００を制御する。例えば、制御回路１０２は、サンプリング期間ではオン（閉状態、導通状態）となり、比較期間ではオフ（開状態、非導通状態）となるよう、スイッチＳＷＰ、ＳＷＮを制御する。また、制御回路１０２は、比較回路１０１より出力された信号ＯＵＴＰ、ＯＵＴＮに基づいて、アナログ電圧の変換結果であるデジタル値の各ビットの値を順次決定する。また、制御回路１０２は、順次決定するデジタル値の各ビットの値に基づいて、ＤＡ変換回路１０３Ｐ、１０３Ｎにそれぞれ出力するデジタルコードを生成して、ＤＡ変換回路１０３Ｐ、１０３Ｎに出力する。

【0022】

ＤＡ変換回路１０３Ｐ、１０３Ｎは、制御回路１０２から出力されたそれぞれのデジタルコードに応じたアナログ電圧を生成する。ＤＡ変換回路１０３Ｐ、１０３Ｎは、例えば、容量型ＤＡ変換回路を用いて構成するようにしてもよいし、容量型ＤＡ変換回路と抵抗型ＤＡ変換回路とを併用して構成するようにしてもよい。

【0023】

また、ＤＡ変換回路１０３ＰはノードＶＩＮＰに接続されており、ＤＡ変換回路１０３ＮはノードＶＩＮＮに接続されている。これにより、ノードＶＩＮＰの電圧は、ＤＡ変換回路１０３Ｐにより生成されるアナログ電圧と、アナログ電圧入力ノードＩＮＰに入力されサンプリングされるアナログ電圧と、に応じた電圧となる。また、ノードＶＩＮＮの電圧は、ＤＡ変換回路１０３Ｎにより生成されるアナログ電圧と、アナログ電圧入力ノードＩＮＮに入力されサンプリングされるアナログ電圧と、に応じた電圧となる。

【0024】

図１に示した逐次比較型ＡＤ変換回路１００の動作について説明する。逐次比較型ＡＤ変換回路１００は、ＡＤ変換動作におけるサンプリング期間ではアナログ電圧のサンプリング動作を行い、ＡＤ変換動作における比較期間ではアナログ電圧に係る比較動作を行いデジタル値の各ビットの値を順次決定していく。

【0025】

ＡＤ変換動作におけるサンプリング期間において、制御回路１０２は、スイッチＳＷＰ、ＳＷＮを制御してオン（閉状態、導通状態）にする。これにより、アナログ電圧入力ノードＩＮＰ、ＩＮＮに入力されたアナログ電圧のサンプリングが行われる。アナログ電圧のサンプリングを行った後、制御回路１０２は、スイッチＳＷＰ、ＳＷＮを制御してオフ（開状態、非導通状態）にする。

【0026】

ＡＤ変換動作におけるサンプリング期間後の比較期間において、まず、デジタル値の最上位ビット（ＭＳＢ：most significant bit）である第（ｎ－１）ビットの値を決定するための比較動作が行われる。このとき、制御回路１０２は、ＤＡ変換回路１０３Ｐに対して、最上位ビットである第（ｎ－１）ビットの値が“１”で、残りのビット（第（ｎ－２）ビット～第０ビット）の値が“０”であるｎビットのデジタルコードを出力する。また、制御回路１０２は、ＤＡ変換回路１０３Ｎに対して、ＤＡ変換回路１０３Ｐに対して出力するデジタルコードの値をビット毎に反転させたｎビットのデジタルコードを出力する。この状態で比較回路１０１がノードＶＩＮＰの電圧とノードＶＩＮＮの電圧とを比較判定し、比較回路１０１での比較判定の結果に基づいて、制御回路１０２はデジタル値の第（ｎ－１）ビットの値を決定する。

【0027】

デジタル値の第（ｎ－１）ビットの値を決定すると、次に、デジタル値の上位側から２ビット目である第（ｎ－２）ビットの値を決定するための比較動作が行われる。このとき、制御回路１０２は、ＤＡ変換回路１０３Ｐに対して、第（ｎ－１）ビットの値が決定したデジタル値の値で、第（ｎ－２）ビットの値が“１”で、残りのビット（第（ｎ－３）ビット～第０ビット）の値が“０”であるｎビットのデジタルコードを出力する。また、制御回路１０２は、ＤＡ変換回路１０３Ｎに対して、ＤＡ変換回路１０３Ｐに対して出力するデジタルコードの値をビット毎に反転させたｎビットのデジタルコードを出力する。この状態で比較回路１０１がノードＶＩＮＰの電圧とノードＶＩＮＮの電圧とを比較判定し、比較回路１０１での比較判定の結果に基づいて、制御回路１０２はデジタル値の第（ｎ－２）ビットの値を決定する。

【0028】

以降、同様にして、第（ｎ－３）ビット、第（ｎ－４）ビット、・・・、第１ビット、第０ビットと値を順次決定していくことで、逐次比較型ＡＤ変換回路１００は、アナログ電圧入力ノードＩＮＰ、ＩＮＮに入力されたアナログ電圧をｎビットのデジタル値に変換する。

【0029】

図２は、比較回路１０１の構成例を示す図である。比較回路１０１は、ダイナミック型コンパレータ（以下、単に「コンパレータ」とも称す。）２１０、判定アシスト回路２２０、ラッチ回路２３０、及びクロック生成回路２４０を有する。なお、以下では、アナログ電圧ＶＩＮＰはノードＶＩＮＰの電圧を示し、アナログ電圧ＶＩＮＮはノードＶＩＮＮの電圧を示すものとする。

【0030】

コンパレータ２１０は、アナログ電圧ＶＩＮＰ、ＶＩＮＮが入力される。コンパレータ２１０は、入力されるクロック信号ＣＬＫに同期してアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定を行い、比較判定の結果に応じた出力信号ＯＰＡ、ＯＮＡを出力する。図２に示したコンパレータ２１０は、クロック信号ＣＬＫがハイレベルのときにアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定を行い、クロック信号ＣＬＫがローレベルのときにリセット状態となる。図２に示した例では、リセット状態では、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡは、ともに“０”（ローレベル）にリセットされるものとする。

【0031】

コンパレータ２１０に入力されるアナログ電圧ＶＩＮＰ、ＶＩＮＮは差動入力信号の一例であり、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡは第１差動出力信号の一例である。コンパレータ２１０は、内部クロック信号に基づいて差動入力信号の比較判定を行い、比較判定の結果を示す第１差動出力信号を生成する差動比較回路の一例である。

【0032】

判定アシスト回路２２０は、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡが入力され、それらに対応する出力信号ＯＰＢ、ＯＮＢを出力する。判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢは第２差動出力信号の一例であり、判定アシスト回路２２０は第１差動出力信号を受けて第２差動出力信号を生成する判定アシスト回路の一例である。

【0033】

判定アシスト回路２２０は、通常、入力されるコンパレータ２１０の出力信号ＯＰＡ、ＯＮＡと同じ論理レベルの出力信号ＯＰＢ、ＯＮＢを出力する。ただし、判定アシスト回路２２０は、コンパレータ２１０のメタステーブル状態が発生し、比較判定の動作を開始してから所定の時間が経過してもコンパレータ２１０の出力信号ＯＰＡ、ＯＮＡがともにリセット状態（リセット値）を維持して変化しない場合に、出力信号ＯＰＢ、ＯＮＢをリセット値から変更させる。すなわち、判定アシスト回路２２０は、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡがともにリセット値から変更されずに、コンパレータ２１０における比較判定の動作開始から所定の時間が経過した場合、出力信号ＯＰＢ、ＯＮＢのうちの少なくとも一方をリセット値とは異なる値に変化させる。ここで、「所定の時間」は、コンパレータ２１０においてアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作を完了させる（確定した比較判定の結果を得る）のに十分な時間である。判定アシスト回路２２０は、例えば、論理和演算回路（ＯＲ回路）２２１、２２２及びバッファ２２３、２２４を用いて構成される。

【0034】

ＯＲ回路２２１は、コンパレータ２１０の出力信号ＯＰＡとアシスト信号ＤＣＬＫとが入力され、信号ＯＰＡ、ＤＣＬＫの演算結果を出力信号ＯＰＢとして出力する。また、ＯＲ回路２２２は、コンパレータ２１０の出力信号ＯＮＡとアシスト信号ＤＣＬＫとが入力され、信号ＯＮＡ、ＤＣＬＫの演算結果を出力信号ＯＮＢとして出力する。

【0035】

バッファ２２３、２２４は直列に接続され、クロック信号ＣＬＫを所定の時間遅延させることでアシスト信号ＤＣＬＫを生成する。クロック信号ＣＬＫを遅延させる「所定の時間」は、コンパレータ２１０においてアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作を完了させるのに十分な時間として定められた時間である。クロック信号ＣＬＫは、内部クロック信号の一例であり、アシスト信号ＤＣＬＫは、遅延内部クロック信号の一例である。なお、説明の便宜上、図２においては２つのバッファ２２３、２２４を示したが、所定の時間遅延させるようバッファの数は適宜調整すればよい。

【0036】

このように構成することで、判定アシスト回路２２０は、クロック信号ＣＬＫがローレベルからハイレベルに変化して所定の時間が経過してから、クロック信号ＣＬＫがハイレベルからローレベルに変化して所定の時間が経過するまでの期間は、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡにかかわらず、“１”（ハイレベル）の出力信号ＯＰＢ、ＯＮＢを出力する。それ以外の期間は、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡと同じ論理レベルの出力信号ＯＰＢ、ＯＮＢを出力する。

【0037】

ラッチ回路２３０は、判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢをラッチする。ラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮが、比較回路１０１の出力信号として出力される。ラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮは第３差動出力信号の一例であり、ラッチ回路２３０は第２差動出力信号を保持し第３差動出力信号を生成するラッチ回路の一例である。ラッチ回路２３０は、例えば、否定論理積演算回路（ＮＡＮＤ回路）２３１、２３２を用いて構成される。

【0038】

ＮＡＮＤ回路２３１は、判定アシスト回路２２０の出力信号ＯＰＢ及びＮＡＮＤ回路２３２の出力が入力される。また、ＮＡＮＤ回路２３２は、判定アシスト回路２２０の出力信号ＯＰＢ及びＮＡＮＤ回路２３１の出力が入力される。このようにして２つのＮＡＮＤ回路２３１、２３２でラッチ回路を構成し、ＮＡＮＤ回路２３１の出力が出力信号ＯＵＴＰとして出力され、ＮＡＮＤ回路２３２の出力が出力信号ＯＵＴＰとして出力される。

【0039】

クロック生成回路２４０は、出力信号ＯＵＴＰ、ＯＵＴＮに基づいてクロック信号ＣＬＫを生成し出力する。クロック生成回路２４０は第３差動出力信号に基づいて内部クロック信号を生成するクロック生成回路の一例である。クロック生成回路２４０は、例えば、論理積演算回路（ＡＮＤ回路）２４１を用いて構成される。ＡＮＤ回路２４１は、出力信号ＯＵＴＰ、ＯＵＴＮ及び制御信号ＳＴＡＲＴが入力され、信号ＯＵＴＰ、ＯＵＴＮ、ＳＴＡＲＴの演算結果をクロック信号ＣＬＫとして出力する。制御信号ＳＴＡＲＴは、ＡＤ変換動作におけるサンプリング期間にローレベルとされ、ＡＤ変換動作における比較期間にハイレベルとされる。

【0040】

図３は、ダイナミック型コンパレータ２１０の構成例を示す図である。ダイナミック型コンパレータ２１０は、Ｎチャネル型トランジスタ３０１、３０２、３０３、３０５、３０７、３０９、３１１、及びＰチャネル型トランジスタ３０４、３０６、３０８、３１０、３１２、３１３、３１４、３１５を有する。

【0041】

Ｎチャネル型トランジスタ３０１、３０２は、ダイナミック型コンパレータ２１０における、差動入力信号が入力される一対の入力トランジスタである。Ｎチャネル型トランジスタ３０１は、ソースがＮチャネル型トランジスタ３０３のドレインに接続され、ゲートがアナログ電圧を供給するノードＶＩＮＮに接続され、ドレインがＮチャネル型トランジスタ３０５のソースに接続される。また、Ｎチャネル型トランジスタ３０２は、ソースがＮチャネル型トランジスタ３０３のドレインに接続され、ゲートがアナログ電圧を供給するノードＶＩＮＰに接続され、ドレインがＮチャネル型トランジスタ３０７のソースに接続される。

【0042】

Ｎチャネル型トランジスタ３０３は、ソースが基準電位（グラウンドレベル、接地電位）ＶＳＳが供給される電源線に接続され、ゲートにクロック信号ＣＬＫが入力される。Ｎチャネル型トランジスタ３０３は、ゲートに入力されるクロック信号ＣＬＫに応じてオン／オフ制御され、リセット期間（クロック信号ＣＬＫがローレベルの期間）にはオフし、比較判定を行う期間（クロック信号ＣＬＫがハイレベルの期間）にはオンして電流源として動作する。

【0043】

Ｐチャネル型トランジスタ３０４は、ソースが電源電圧ＶＤＤが供給される電源線に接続され、ドレインがＮチャネル型トランジスタ３０５のドレインに接続される。Ｐチャネル型トランジスタ３０６は、ソースが電源電圧ＶＤＤが供給される電源線に接続され、ドレインがＮチャネル型トランジスタ３０７のドレインに接続される。また、Ｐチャネル型トランジスタ３０４のゲート及びＮチャネル型トランジスタ３０５のゲートが、Ｐチャネル型トランジスタ３０６のドレインとＮチャネル型トランジスタ３０７のドレインとの接続点に接続される。Ｐチャネル型トランジスタ３０６のゲート及びＮチャネル型トランジスタ３０７のゲートが、Ｐチャネル型トランジスタ３０４のドレインとＮチャネル型トランジスタ３０５のドレインとの接続点に接続される。

【0044】

すなわち、Ｐチャネル型トランジスタ３０４及びＮチャネル型トランジスタ３０５で構成される第１のインバータと、Ｐチャネル型トランジスタ３０６及びＮチャネル型トランジスタ３０７で構成される第２のインバータとが、一方の入力端と他方の出力端とが接続されるよう交差接続され、ラッチが構成される。

【0045】

Ｐチャネル型トランジスタ３０８は、ソースが電源電圧ＶＤＤが供給される電源線に接続され、ドレインがＮチャネル型トランジスタ３０９のドレインに接続される。Ｎチャネル型トランジスタ３０９は、ソースが基準電位（グラウンドレベル、接地電位）ＶＳＳが供給される電源線に接続される。また、Ｐチャネル型トランジスタ３０８のゲート及びＮチャネル型トランジスタ３０９のゲートが、Ｐチャネル型トランジスタ３０６のドレインとＮチャネル型トランジスタ３０７のドレインとの接続点に接続される。Ｐチャネル型トランジスタ３０８のドレインとＮチャネル型トランジスタ３０９のドレインとの接続点の電位が出力信号ＯＰＡとして出力される。すなわち、Ｐチャネル型トランジスタ３０８及びＮチャネル型トランジスタ３０９は、Ｐチャネル型トランジスタ３０６のドレインとＮチャネル型トランジスタ３０７のドレインとの接続点に入力端が接続された（第２のインバータの出力を入力とする）第３のインバータを構成し、この第３のインバータの出力が出力信号ＯＰＡとして出力される。

【0046】

Ｐチャネル型トランジスタ３１０は、ソースが電源電圧ＶＤＤが供給される電源線に接続され、ドレインがＮチャネル型トランジスタ３１１のドレインに接続される。Ｎチャネル型トランジスタ３１１は、ソースが基準電位（グラウンドレベル、接地電位）ＶＳＳが供給される電源線に接続される。また、Ｐチャネル型トランジスタ３１０のゲート及びＮチャネル型トランジスタ３１１のゲートが、Ｐチャネル型トランジスタ３０４のドレインとＮチャネル型トランジスタ３０５のドレインとの接続点に接続される。Ｐチャネル型トランジスタ３１０のドレインとＮチャネル型トランジスタ３１１のドレインとの接続点の電位が出力信号ＯＮＡとして出力される。すなわち、Ｐチャネル型トランジスタ３１０及びＮチャネル型トランジスタ３１１は、Ｐチャネル型トランジスタ３０４のドレインとＮチャネル型トランジスタ３０５のドレインとの接続点に入力端が接続された（第１のインバータの出力を入力とする）第４のインバータを構成し、この第４のインバータの出力が出力信号ＯＮＡとして出力される。

【0047】

Ｐチャネル型トランジスタ３１２、３１３、３１４、３１５は、ソースが電源電圧ＶＤＤが供給される電源線に接続され、ゲートにクロック信号ＣＬＫが入力される。Ｐチャネル型トランジスタ３１２のドレインが、Ｐチャネル型トランジスタ３０４のドレインとＮチャネル型トランジスタ３０５のドレインとの接続点に接続され、Ｐチャネル型トランジスタ３１３のドレインが、Ｎチャネル型トランジスタ３０１のドレインとＮチャネル型トランジスタ３０５のソースとの接続点に接続される。また、Ｐチャネル型トランジスタ３１４のドレインが、Ｐチャネル型トランジスタ３０６のドレインとＮチャネル型トランジスタ３０７のドレインとの接続点に接続され、Ｐチャネル型トランジスタ３１５のドレインが、Ｎチャネル型トランジスタ３０２のドレインとＮチャネル型トランジスタ３０７のソースとの接続点に接続される。

【0048】

Ｐチャネル型トランジスタ３１２、３１３、３１４、３１５は、ゲートに入力されるクロック信号ＣＬＫに応じてオン／オフ制御される。Ｐチャネル型トランジスタ３１２、３１３、３１４、３１５は、比較判定を行う期間（クロック信号ＣＬＫがハイレベルの期間）にはオフし、リセット期間（クロック信号ＣＬＫがローレベルの期間）にはオンしてドレインが接続されているノードを“１”（ハイレベル）にするよう動作する。

【0049】

図３に示したダイナミック型コンパレータ２１０は、クロック信号ＣＬＫがローレベルのときには、Ｎチャネル型トランジスタ３０３がオフし、Ｐチャネル型トランジスタ３１２、３１３、３１４、３１５がオンする。これにより、Ｐチャネル型トランジスタ３０６のドレインとＮチャネル型トランジスタ３０７のドレインとの接続点が“１”（ハイレベル）となることで、Ｐチャネル型トランジスタ３０８のドレインとＮチャネル型トランジスタ３０９のドレインとの接続点が“０”（ローレベル）となり、“０”（ローレベル）の出力信号ＯＰＡが出力される。同様に、Ｐチャネル型トランジスタ３０４のドレインとＮチャネル型トランジスタ３０５のドレインとの接続点が“１”（ハイレベル）となることで、Ｐチャネル型トランジスタ３１０のドレインとＮチャネル型トランジスタ３１１のドレインとの接続点が“０”（ローレベル）となり、“０”（ローレベル）の出力信号ＯＮＡが出力される。このようにクロック信号ＣＬＫがローレベルのときには、リセット状態となり、出力信号ＯＰＡ、ＯＮＡがともに“０”（ローレベル）にリセットされる。

【0050】

また、ダイナミック型コンパレータ２１０は、クロック信号ＣＬＫがハイレベルのときには、Ｐチャネル型トランジスタ３１２、３１３、３１４、３１５がオフし、Ｎチャネル型トランジスタ３０３がオンして電流源として動作する。そして、クロック信号ＣＬＫがローレベルからハイレベルになるときのノードＶＩＮＰ、ＶＩＮＮの電圧差によって、Ｎチャネル型トランジスタ３０２のドレインが接続されたノードとＮチャネル型トランジスタ３０１のドレインが接続されたノードとの間に電位差が生じる。この電位差がＰチャネル型トランジスタ３０４、３０６及びＮチャネル型トランジスタ３０５、３０７で構成されるラッチで増幅され、Ｐチャネル型トランジスタ３０４のドレインとＮチャネル型トランジスタ３０５のドレインとの接続点及びＰチャネル型トランジスタ３０６のドレインとＮチャネル型トランジスタ３０７のドレインとの接続点のうちの一方が“１”（ハイレベル）から“０”（ローレベル）に変化する。これに伴い、Ｐチャネル型トランジスタ３０８のドレインとＮチャネル型トランジスタ３０９のドレインとの接続点及びＰチャネル型トランジスタ３１０のドレインとＮチャネル型トランジスタ３１１のドレインとの接続点のうちの一方が“０”（ローレベル）から“１”（ハイレベル）に変化する。このようにしてクロック信号ＣＬＫがハイレベルのときには、アナログ電圧の比較判定を行い、比較判定の結果に応じて、出力信号ＯＰＡ、ＯＮＡの一方が“１”（ハイレベル）となる。

【0051】

ここで、図２に示した比較回路１０１において、判定アシスト回路２２０は、入力されるクロック信号ＣＬＫを所定の時間遅延させてアシスト信号ＤＣＬＫを生成する。すなわち、図２に示した比較回路１０１では、アシスト信号ＤＣＬＫは、ローレベルからハイレベルに変化する立ち上がり時、及びハイレベルからローレベルに変化する立ち下がり時の両方ともクロック信号ＣＬＫに対して所定の時間遅延している。ここで、アシスト信号ＤＣＬＫがハイレベルである期間は、判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢはともに“１”（ハイレベル）となる。この場合、後段のラッチ回路２３０は出力信号ＯＵＴＰ、ＯＵＴＮを維持することになり、クロック生成回路２４０から出力されるクロック信号ＣＬＫもローレベルに維持される。つまり、アシスト信号ＤＣＬＫがハイレベルである期間は、コンパレータ２１０がリセットされ出力信号ＯＰＡ、ＯＮＡがともに“０”（ローレベル）になっても、次のビットの値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始されない。

【0052】

ＡＤ変換動作にかかる時間の観点からは、コンパレータ２１０がリセットされ出力信号ＯＰＡ、ＯＮＡがともに“０”（ローレベル）になってから速やかに次のビットの値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始されることが好ましい。そこで、図４（Ａ）に示すような判定アシスト回路２２０を用いて、アシスト信号ＤＣＬＫが、ローレベルからハイレベルに変化する立ち上がり時にはクロック信号ＣＬＫに対して所定の時間遅延し、ハイレベルからローレベルに変化する立ち下がり時にはクロック信号ＣＬＫに対して小さな遅延で変化させるようにしてもよい。

【0053】

図４（Ａ）は、判定アシスト回路の他の構成例を示す図である。図４（Ａ）において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図４（Ａ）に示す判定アシスト回路２２０は、ＯＲ回路２２１、２２２、ＡＮＤ回路４０１、及びバッファ４０２、４０３を用いて構成される。ＡＮＤ回路４０１は、クロック信号ＣＬＫ、及び直列接続されたバッファ４０２、４０３により所定の時間遅延されたクロック信号ＣＬＫが入力される。

【0054】

図４（Ａ）に示すように構成することで、図４（Ｂ）に示すように、時刻Ｔ１１にてクロック信号ＣＬＫが立ち上がってから、ＡＮＤ回路４０１及びバッファ４０２、４０３での遅延に対応する所定の時間ＤＬＡ遅延した時刻Ｔ１２にて立ち上がるアシスト信号ＤＣＬＫを生成することができる。また、時刻Ｔ１３にてクロック信号ＣＬＫが立ち下がってから、ＡＮＤ回路４０１での遅延に対応する、所定の時間ＤＬＡよりも小さな時間ＤＬＢの遅延で立ち下がるアシスト信号ＤＣＬＫを生成することができる。これにより、クロック信号ＣＬＫがローレベルになって、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡがともに“０”（ローレベル）にリセットされると、速やかに次のビットの値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作を開始することが可能となる。

【0055】

次に、本実施形態における逐次比較型ＡＤ変換回路１００での比較回路１０１の動作について説明する。
図５（Ａ）は、比較回路１０１の動作の一例を説明する図である。時刻Ｔ２１にて、入力される制御信号ＳＴＡＲＴがハイレベルとなりＡＤ変換動作における比較期間が開始されるが、比較期間の開始前（ＡＤ変換動作におけるサンプリング期間）は、入力される制御信号ＳＴＡＲＴがローレベルであり、クロック生成回路２４０から出力されるクロック信号ＣＬＫもローレベルに維持される。したがって、ＡＤ変換動作における比較期間の開始前においては、アナログ電圧ＶＩＮＰ、ＶＩＮＮにかかわらず、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡはともに“０”（ローレベル）にリセットされており、判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢもともに“０”（ローレベル）である。これにより、比較回路の出力信号であるラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮはともに“１”（ハイレベル）である。

【0056】

時刻Ｔ２１にて制御信号ＳＴＡＲＴがハイレベルになると、時刻Ｔ２２にてクロック生成回路２４０から出力されるクロック信号ＣＬＫがハイレベルとなる。時刻Ｔ２２にてクロック信号ＣＬＫがハイレベルとなると、デジタル値の最上位ビット（ＭＳＢ）の値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。ここで図５（Ａ）に示した例のように、アナログ電圧ＶＩＮＰがアナログ電圧ＶＩＮＮよりも高いと、比較判定の結果に応じてコンパレータ２１０の出力信号ＯＰＡが“１”（ハイレベル）になる。ここでは、クロック信号ＣＬＫがハイレベルに変化したのに伴ってアシスト信号ＤＣＬＫがハイレベルに変化する前に、すなわち比較判定動作を完了させるのに十分な所定の時間内に、コンパレータ２１０の出力信号ＯＰＡが“１”（ハイレベル）になるとする。この場合、判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢは、出力信号ＯＰＢが“１”（ハイレベル）になり、出力信号ＯＮＢが“０”（ローレベル）のままである。判定アシスト回路２２０の出力信号ＯＰＢが“１”（ハイレベル）になると、ラッチ回路２３０によりラッチされて、ラッチ回路２３０の出力信号ＯＵＴＰが“０”（ローレベル）になる。

【0057】

ラッチ回路２３０の出力信号ＯＵＴＰが“０”（ローレベル）になることで、比較判定の結果が得られた（比較判定が完了した）として、時刻Ｔ２３にてクロック信号ＣＬＫがローレベルになる。クロック信号ＣＬＫがローレベルになることで、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡがともに“０”（ローレベル）にリセットされる。また、クロック信号ＣＬＫがローレベルに変化したのに伴ってアシスト信号ＤＣＬＫがローレベルに変化する。これにより、判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢがともに“０”（ローレベル）になり、比較回路の出力信号であるラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮがともに“１”（ハイレベル）になる。そして、ラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮがともに“１”（ハイレベル）になることで、時刻Ｔ２４にてクロック信号ＣＬＫがハイレベルになり、デジタル値の上位側から２ビット目の値を決定するための入力アナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。

【0058】

また、図５（Ａ）に示した例での時刻Ｔ２５～Ｔ２７のように、アナログ電圧ＶＩＮＰがアナログ電圧ＶＩＮＮよりも低く、比較判定の結果に応じてコンパレータ２１０の出力信号ＯＮＡが“１”（ハイレベル）になる場合の動作は、以下のとおりである。時刻Ｔ２５にてクロック信号ＣＬＫがハイレベルとなると、デジタル値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。アナログ電圧ＶＩＮＰがアナログ電圧ＶＩＮＮよりも低いと、比較判定の結果に応じてコンパレータ２１０の出力信号ＯＮＡが“１”（ハイレベル）になる。ここでも、クロック信号ＣＬＫがハイレベルに変化したのに伴ってアシスト信号ＤＣＬＫがハイレベルに変化する前に、すなわち比較判定動作を完了させるのに十分な所定の時間内に、コンパレータ２１０の出力信号ＯＮＡが“１”（ハイレベル）になるとする。この場合、判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢは、出力信号ＯＮＢが“１”（ハイレベル）になり、出力信号ＯＰＢが“０”（ローレベル）のままである。判定アシスト回路２２０の出力信号ＯＮＢが“１”（ハイレベル）になると、ラッチ回路２３０によりラッチされて、ラッチ回路２３０の出力信号ＯＵＴＮが“０”（ローレベル）になる。

【0059】

ラッチ回路２３０の出力信号ＯＵＴＮが“０”（ローレベル）になることで、比較判定の結果が得られた（比較判定が完了した）として、時刻Ｔ２６にてクロック信号ＣＬＫがローレベルになる。クロック信号ＣＬＫがローレベルになることで、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡがともに“０”（ローレベル）にリセットされる。また、クロック信号ＣＬＫがローレベルに変化したのに伴ってアシスト信号ＤＣＬＫがローレベルに変化する。これにより、判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢがともに“０”（ローレベル）になり、比較回路の出力信号であるラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮがともに“１”（ハイレベル）になる。そして、ラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮがともに“１”（ハイレベル）になることで、時刻Ｔ２７にてクロック信号ＣＬＫがハイレベルになり、デジタル値の次のビットの値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。

【0060】

このようにして、デジタル値の上位側から順に値を決定していき、比較期間として規定した時間が経過した時刻Ｔ２８にて、入力される制御信号ＳＴＡＲＴがローレベルとなりＡＤ変換動作が終了される。

【0061】

次に、図５（Ｂ）を参照して、比較回路１０１においてコンパレータ２１０のメタステーブル状態が発生した場合の動作について説明する。図５（Ｂ）には、デジタル値の上位側から２ビット目の値を決定するための比較判定動作において、コンパレータ２１０のメタステーブル状態が発生した例を示している。

【0062】

時刻Ｔ３１にて、入力される制御信号ＳＴＡＲＴがハイレベルとなりＡＤ変換動作における比較期間が開始される。なお、比較期間の開始前（ＡＤ変換動作におけるサンプリング期間）においては、図５（Ａ）に示した例と同様に、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡ及び判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢはともに“０”（ローレベル）であり、比較回路の出力信号であるラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮはともに“１”（ハイレベル）である。

【0063】

時刻Ｔ３１にて制御信号ＳＴＡＲＴがハイレベルになると、時刻Ｔ３２にてクロック生成回路２４０から出力されるクロック信号ＣＬＫがハイレベルとなる。これにより、デジタル値の最上位ビット（ＭＳＢ）の値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。

【0064】

デジタル値の最上位ビット（ＭＳＢ）の値が決定された後の時刻Ｔ３３にてクロック信号ＣＬＫがハイレベルとなると、デジタル値の上位側から２ビット目の値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。図５（Ｂ）に示した例のように、アナログ電圧ＶＩＮＰとアナログ電圧ＶＩＮＮとの差が小さく、コンパレータ２１０のメタステーブル状態が発生した場合、比較判定動作を開始してから長い時間にわたってコンパレータ２１０の出力信号ＯＰＡ、ＯＮＡはリセット値である“０”（ローレベル）から変化しない。そして、比較判定の結果に応じてコンパレータ２１０の出力信号ＯＰＡ、ＯＮＡが変化することなく、クロック信号ＣＬＫがハイレベルに変化した時刻Ｔ３３から比較判定動作を完了させるのに十分な所定の時間が経過した後の時刻Ｔ３４にてアシスト信号ＤＣＬＫがハイレベルに変化する。これにより、判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢが“１”（ハイレベル）になり、“１”（ハイレベル）になった出力信号ＯＰＢ、ＯＮＢがラッチ回路２３０に到達する時間の先後に応じて、ラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮの一方が“０”（ローレベル）になる。なお、この後、仮に比較判定が完了してコンパレータ２１０の出力信号ＯＰＡ、ＯＮＡが変化しても、ラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮは変化しない。

【0065】

ラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮの一方が“０”（ローレベル）になることで、比較判定が完了したとして、時刻Ｔ３５にてクロック信号ＣＬＫがローレベルになる。クロック信号ＣＬＫがローレベルになることで、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡがともに“０”（ローレベル）にリセットされる。また、クロック信号ＣＬＫがローレベルに変化したのに伴ってアシスト信号ＤＣＬＫがローレベルに変化する。これにより、判定アシスト回路２２０の出力信号ＯＰＢ、ＯＮＢがともに“０”（ローレベル）になり、比較回路の出力信号であるラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮがともに“１”（ハイレベル）になる。そして、ラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮがともに“１”（ハイレベル）になることで、時刻Ｔ３６にてクロック信号ＣＬＫがハイレベルになり、デジタル値の次のビットである上位側から３ビット目の値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始される。

【0066】

このように本実施形態における比較回路１０１では、コンパレータ２１０のメタステーブル状態が発生し、比較判定の動作開始から所定の時間が経過してもコンパレータ２１０の出力信号ＯＰＡ、ＯＮＡがリセット値である場合、判定アシスト回路２２０にてアシスト信号ＤＣＬＫにより出力信号ＯＰＢ、ＯＮＢの値を変更することで、ラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮを変化させる。これにより、逐次比較型ＡＤ変換回路１００において、比較回路１０１での比較判定動作中にコンパレータ２１０のメタステーブル状態が発生した場合であっても、短い時間で次のビットの値を決定するための動作に移行することができ、比較期間として規定された時間内でデジタル値の全ビットの値を決定しＡＤ変換動作を完了することが可能となる。

【0067】

ここで、比較回路１０１での比較判定動作中にコンパレータ２１０のメタステーブル状態が発生した場合、比較回路１０１の出力信号としてのラッチ回路２３０の出力信号ＯＵＴＰ、ＯＵＴＮのどちらが“０”（ローレベル）となるかで、デジタル値における対象ビットの値は異なる値となる。しかし、メタステーブル状態が発生する状態であるので、出力信号ＯＵＴＰ、ＯＵＴＮのどちらが“０”（ローレベル）となっても、その後の下位側ビットでの比較判定を考慮すれば、ＡＤ変換して得られたデジタル値の誤差は小さく、例えば比較判定の動作開始からアシスト信号ＤＣＬＫにより出力信号ＯＰＢ、ＯＮＢの値を変更するまでの時間等から誤差を見積もることが可能である。

【0068】

図６は、第１の実施形態における比較回路１０１の他の構成例を示す図である。図２に示した比較回路１０１は、出力信号ＯＰＡ、ＯＮＡのリセット値が“０”（ローレベル）であるダイナミック型コンパレータ２１０を用いているが、図６に示す比較回路１０１は、出力信号ＯＰＡ、ＯＮＡのリセット値が“１”（ハイレベル）であるダイナミック型コンパレータ６１０を用いた例である。

【0069】

図６に示す比較回路１０１は、ダイナミック型コンパレータ６１０、判定アシスト回路６２０、ラッチ回路６３０、及びクロック生成回路６４０を有する。コンパレータ６１０、判定アシスト回路６２０、ラッチ回路６３０、及びクロック生成回路６４０は、それぞれ図２に示したコンパレータ２１０、判定アシスト回路２２０、ラッチ回路２３０、及びクロック生成回路２４０に対応しており、それらと同様の動作を実現する。

【0070】

ただし、図６に示した例では、コンパレータ６１０は、リセット状態において出力信号ＯＰＡ、ＯＮＡがともに“１”（ハイレベル）にリセットされる。また、判定アシスト回路６２０は、例えば、ＡＮＤ回路６２１、６２２、インバータ６２３、及びバッファ６２４を用いて構成される。また、ラッチ回路６３０は、例えば、否定論理和演算回路（ＮＯＲ回路）６３１、６３２を用いて構成され、クロック生成回路６４０は、例えば、ＮＯＲ回路６４１を用いて構成される。

【0071】

判定アシスト回路６２０において、ＡＮＤ回路６２１は、コンパレータ６１０の出力信号ＯＰＡとアシスト信号ＤＣＬＫとが入力され、信号ＯＰＡ、ＤＣＬＫの演算結果を出力信号ＯＰＢとして出力する。また、ＡＮＤ回路６２２は、コンパレータ６１０の出力信号ＯＮＡとアシスト信号ＤＣＬＫとが入力され、信号ＯＮＡ、ＤＣＬＫの演算結果を出力信号ＯＮＢとして出力する。インバータ６２３及びバッファ６２４は直列に接続され、クロック信号ＣＬＫを所定の時間遅延し、かつ反転させることでアシスト信号ＤＣＬＫを生成する。クロック信号ＣＬＫを遅延させる「所定の時間」は、図２に示した比較回路と同様である。なお、図６においては１つのインバータ６２３と１つのバッファ６２４を用いた例を示したが、クロック信号ＣＬＫを所定の時間遅延し、かつ反転させることが実現できれば、インバータ及びバッファの数はこれに限定されない。

【0072】

ラッチ回路６３０において、ＮＯＲ回路６３１は、判定アシスト回路６２０の出力信号ＯＰＢ及びＮＯＲ回路６３２の出力が入力される。また、ＮＯＲ回路６３２は、判定アシスト回路６２０の出力信号ＯＰＢ及びＮＯＲ回路６３１の出力が入力される。このようにして２つのＮＯＲ回路６３１、６３２でラッチ回路を構成し、ＮＯＲ回路６３１の出力が出力信号ＯＵＴＰとして出力され、ＮＯＲ回路６３２の出力が出力信号ＯＵＴＰとして出力される。

【0073】

クロック生成回路６４０において、ＮＯＲ回路６４１は、出力信号ＯＵＴＰ、ＯＵＴＮ及び制御信号ＸＳＴＡＲＴが入力され、信号ＯＵＴＰ、ＯＵＴＮ、ＸＳＴＡＲＴの演算結果をクロック信号ＣＬＫとして出力する。制御信号ＸＳＴＡＲＴは、制御信号ＳＴＡＲＴの反転信号であり、ＡＤ変換動作におけるサンプリング期間にハイレベルとされ、ＡＤ変換動作における比較期間にローレベルとされる。

【0074】

なお、図６に示した比較回路１０１においても、ＡＤ変換動作にかかる時間の観点からは、コンパレータ６１０がリセットされ出力信号ＯＰＡ、ＯＮＡがともに“１”（ハイレベル）になってから速やかに次のビットの値を決定するためのアナログ電圧ＶＩＮＰ、ＶＩＮＮの比較判定動作が開始されることが好ましい。そこで、判定アシスト回路６２０においても、図４（Ａ）に示した例と同様に論理回路等を用いて、アシスト信号ＤＣＬＫが、ハイレベルからローレベルに変化する立ち下がり時にはクロック信号ＣＬＫの立ち上がりに対して所定の時間遅延し、ローレベルからハイレベルに変化する立ち上がり時にはクロック信号ＣＬＫの立ち下がりに対して小さな遅延で変化させるようにしてもよい。

【0075】

（第２の実施形態）
次に、第２の実施形態について説明する。
第２の実施形態における逐次比較型ＡＤ変換回路の構成は、図１に示した第１の実施形態における逐次比較型ＡＤ変換回路１００と同様であるので、説明は省略する。

【0076】

図７は、第２の実施形態における比較回路１０１の構成例を示す図である。図７において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第２の実施形態における比較回路１０１においては、判定アシスト回路７１０が図２に示した第１の実施形態における比較回路１０１と異なり、他は図２に示した第１の実施形態における比較回路１０１と同様である。

【0077】

第１の実施形態では、判定アシスト回路２２０は、出力信号ＯＰＢ、ＯＮＢの両方をアシスト信号ＤＣＬＫにより制御可能となっている。第２の実施形態では、判定アシスト回路７１０は、出力信号ＯＰＢ、ＯＮＢの一方をアシスト信号ＤＣＬＫにより制御可能とする。図７には、判定アシスト回路７１０が、出力信号ＯＰＢをアシスト信号ＤＣＬＫにより制御可能な例を示している。

【0078】

図７に示す比較回路１０１において、判定アシスト回路７１０は、コンパレータ２１０の出力信号ＯＰＡ、ＯＮＡが入力され、それらに対応する出力信号ＯＰＢ、ＯＮＢを出力する。判定アシスト回路７１０は、通常、入力されるコンパレータ２１０の出力信号ＯＰＡと同じ論理レベルの出力信号ＯＰＢを出力する。ただし、判定アシスト回路７１０は、コンパレータ２１０のメタステーブル状態が発生し、比較判定の動作を開始してから所定の時間が経過してもコンパレータ２１０の出力信号ＯＰＡ、ＯＮＡがともにリセット状態（リセット値）を維持して変化しない場合に、出力信号ＯＰＢをリセット値から変更させる。また、判定アシスト回路７１０は、入力されるコンパレータ２１０の出力信号ＯＮＡをそのまま出力信号ＯＮＢとして出力する。判定アシスト回路７１０は、例えば、ＯＲ回路２２１及びバッファ２２３、２２４を用いて構成される。

【0079】

ＯＲ回路２２１は、コンパレータ２１０の出力信号ＯＰＡとアシスト信号ＤＣＬＫとが入力され、信号ＯＰＡ、ＤＣＬＫの演算結果を出力信号ＯＰＢとして出力する。バッファ２２３、２２４は直列に接続され、クロック信号ＣＬＫを所定の時間遅延させることでアシスト信号ＤＣＬＫを生成する。クロック信号ＣＬＫを遅延させる「所定の時間」は、第１の実施形態における比較回路１０１と同様である。なお、説明の便宜上、図７においては２つのバッファ２２３、２２４を示したが、所定の時間遅延させるようバッファの数は適宜調整すればよい。

【0080】

このように構成することで、判定アシスト回路７１０は、出力信号ＯＰＢとして、クロック信号ＣＬＫがローレベルからハイレベルに変化して所定の時間が経過してから、クロック信号ＣＬＫがハイレベルからローレベルに変化して所定の時間が経過するまでの期間は、コンパレータ２１０の出力信号ＯＰＡにかかわらず“１”（ハイレベル）を出力し、それ以外の期間は、コンパレータ２１０の出力信号ＯＰＡと同じ論理レベルを出力する。

【0081】

第２の実施形態における比較回路１０１では、コンパレータ２１０のメタステーブル状態が発生し、比較判定の動作開始から所定の時間が経過してもコンパレータ２１０の出力信号ＯＰＡ、ＯＮＡがリセット値である場合、判定アシスト回路７１０にてアシスト信号ＤＣＬＫにより出力信号ＯＰＢの値を変更することで、ラッチ回路２３０の出力信号ＯＵＴＰを変化させる。これにより、逐次比較型ＡＤ変換回路において、比較回路１０１での比較判定動作中にコンパレータ２１０のメタステーブル状態が発生した場合であっても、短い時間で次のビットの値を決定するための動作に移行することができ、比較期間として規定された時間内でＡＤ変換動作を完了することが可能となる。

【0082】

なお、判定アシスト回路７１０が、出力信号ＯＰＢをアシスト信号ＤＣＬＫにより制御可能な例を示したが、出力信号ＯＮＢをアシスト信号ＤＣＬＫにより制御可能な構成としてもよい。また、前述した実施形態と同様に、アシスト信号ＤＣＬＫを、クロック信号ＣＬＫの立ち上がりに対しては所定の時間遅延して変化させ、クロック信号ＣＬＫの立ち下がりに対しては小さな遅延で変化させるようにしてもよい。また、前述した実施形態と同様に、出力信号ＯＰＡ、ＯＮＡのリセット値が“１”（ハイレベル）であるダイナミック型コンパレータを用いた場合も同様に適用可能である。

【0083】

（第３の実施形態）
次に、第３の実施形態について説明する。
図８は、第３の実施形態におけるＡＤ変換回路の構成例を示す図である。本実施形態におけるＡＤ変換回路は、例えば逐次比較型のＡＤ変換回路であり、図８には、アナログ電圧入力ノードＶＩＮに入力されるアナログ電圧をｎビット（ｎは自然数）のデジタル値に変換して出力ノードＤＴ［０］～ＤＴ［ｎ－１］より出力するｎビットの逐次比較型ＡＤ変換回路８００を一例として示している。なお、図８に示す逐次比較型ＡＤ変換回路８００は、外部から供給されるクロック信号ＣＬＫに同期して比較動作を行う同期型のＡＤ変換回路である。

【0084】

逐次比較型ＡＤ変換回路８００は、スイッチＳＷＡ、比較回路（ＣＯＭＰ）８０１、制御回路（ＳＡＲ＿ｌｏｇｉｃ）８０２、減算用ＤＡ変換回路８０３、及び加算用ＤＡ変換回路８０４を有する。

【0085】

比較回路８０１は、第１の入力端が、一端がアナログ電圧入力ノードＶＩＮに接続されたスイッチＳＷＡの他端と接続されるとともに、一端が減算用ＤＡ変換回路８０３及び加算用ＤＡ変換回路８０４の出力端に接続されたそれぞれの容量の他端と接続される。また、比較回路８０１は、第２の入力端に参照電圧Ｖｒｅｆが供給される。比較回路８０１は、第１の入力端の電圧と第２の入力端の電圧（参照電圧Ｖｒｅｆ）とを比較判定し、比較判定の結果を示す信号ＯＵＴＰ、ＯＵＴＮを出力する。本実施形態における比較回路８０１は、クロック信号に同期して動作するダイナミック型コンパレータを用いた比較回路であり、前述した実施形態と同様に構成される。ただし、比較回路８０１は、前述した実施形態における比較回路１０１とは異なり、外部から供給されるクロック信号ＣＬＫに同期して動作する同期型の比較回路であり、クロック信号を内部で生成する必要がないため、クロック生成回路２４０、６４０を有していない。

【0086】

制御回路８０２は、逐次比較型ＡＤ変換回路８００におけるＡＤ変換動作を制御する。制御回路８０２は、生成する制御信号に応じて、ＡＤ変換動作におけるサンプリング期間ではアナログ電圧のサンプリングを行い、ＡＤ変換動作における比較期間ではアナログ電圧に係る比較動作を行うように、逐次比較型ＡＤ変換回路８００を制御する。例えば、制御回路８０２は、サンプリング期間ではオン（閉状態、導通状態）となり、比較期間ではオフ（開状態、非導通状態）となるよう、スイッチＳＷＡを制御する。また、制御回路８０２は、比較回路８０１より出力された信号ＯＵＴＰに基づいて、アナログ電圧の変換結果であるデジタル値の各ビットの値を順次決定する。また、制御回路８０２は、順次決定されるデジタル値に基づいて、デジタル値の複数のビットのうち、現在どのビットを比較しているかを示す比較対象ビット制御信号を生成しＤＡ変換回路８０３、８０４に出力する。

【0087】

減算用ＤＡ変換回路８０３は、制御回路８０２から出力された比較対象ビット制御信号及び比較回路８０１の出力信号ＯＵＴＰに基づいてアナログ電圧を生成し出力する。加算用ＤＡ変換回路８０４は、制御回路８０２から出力された比較対象ビット制御信号及び比較回路８０１の出力信号ＯＵＴＮに基づいてアナログ電圧を生成し出力する。ＤＡ変換回路８０３、８０４は、例えば、容量型ＤＡ変換回路を用いて構成するようにしてもよいし、容量型ＤＡ変換回路と抵抗型ＤＡ変換回路とを併用して構成するようにしてもよい。

【0088】

逐次比較型ＡＤ変換回路８００は、ＡＤ変換動作におけるサンプリング期間では、制御回路８０２がスイッチＳＷＡを制御してオン（閉状態、導通状態）にし、アナログ電圧入力ノードＶＩＮに入力されたアナログ電圧のサンプリングを行う。アナログ電圧のサンプリングを行った後、制御回路８０２がスイッチＳＷＡを制御してオフ（開状態、非導通状態）にする。

【0089】

逐次比較型ＡＤ変換回路８００は、ＡＤ変換動作におけるサンプリング期間後の比較期間では、比較回路８０１が第１の入力端の電圧と第２の入力端の電圧（参照電圧Ｖｒｅｆ）との比較動作を行いデジタル値の各ビットの値を順次決定していく。このとき、逐次比較型ＡＤ変換回路８００は、比較回路８０１の出力信号ＯＵＴＰの変化に応じて、比較対象ビット制御信号に基づいて、減算用ＤＡ変換回路８０３を制御して、減算用ＤＡ変換回路８０３と加算用ＤＡ変換回路８０４とによって生成されるアナログ電圧が減算されるように制御する。また、逐次比較型ＡＤ変換回路８００は、比較回路８０１の出力信号ＯＵＴＮの変化に応じて、比較対象ビット制御信号に基づいて、加算用ＤＡ変換回路８０４を制御して、減算用ＤＡ変換回路８０３と加算用ＤＡ変換回路８０４とによって生成されるアナログ電圧が加算されるように制御する。

【0090】

ここで、逐次比較型ＡＤ変換回路８００において、比較回路８０１での比較判定動作中にコンパレータのメタステーブル状態が発生することによって、比較回路８０１の出力信号ＯＵＴＰ、ＯＵＴＮがともに変化しないとすると、減算用ＤＡ変換回路８０３と加算用ＤＡ変換回路８０４とによって生成されるアナログ電圧は減算も加算もされないことになる。減算用ＤＡ変換回路８０３と加算用ＤＡ変換回路８０４とによって生成されるアナログ電圧の減算も加算もされずに、外部から供給されるクロック信号ＣＬＫに従って次のビットの比較に移行してしまうと、正しいＡＤ変換結果を得ることができない。

【0091】

そこで、前述した実施形態と同様に、比較回路８０１での比較判定動作中にコンパレータのメタステーブル状態が発生し、比較判定の動作開始から所定の時間が経過しても比較回路８０１の出力信号ＯＵＴＰ、ＯＵＴＮが変化しない場合、判定アシスト回路により信号の値を変更することで、ラッチ回路の出力信号ＯＵＴＰ、ＯＵＴＮを変化させる。これにより、逐次比較型ＡＤ変換回路８００において、比較回路８０１での比較判定動作中にメタステーブル状態が発生した場合であっても、正しいＡＤ変換結果を得ることが可能となる。

【0092】

（その他の実施形態）
図９は、本実施形態における半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路は、アナログ電圧入力ノードＩＮＰ、ＩＮＮに入力されるアナログ電圧をｎビットのデジタル値に変換して出力ノードＤＴ［０］～ＤＴ［ｎ－１］よりデジタル信号として出力する逐次比較型ＡＤ変換回路１００、及び逐次比較型ＡＤ変換回路１００から出力されたデジタル信号を受けてデジタル信号処理を行うロジック回路等のデジタル処理回路９０１を有する。

【0093】

逐次比較型ＡＤ変換回路１００は、スイッチＳＷＰ、ＳＷＮ、比較回路（ＣＯＭＰ）１０１、制御回路（ＳＡＲ＿ｌｏｇｉｃ）１０２、及びＤＡ変換回路（ＤＡＣ）１０３Ｐ、１０３Ｎを有する。逐次比較型ＡＤ変換回路１００における内部の回路構成や動作は、図１に示した逐次比較型ＡＤ変換回路１００と同様である。

【0094】

デジタル処理回路９０１は、逐次比較型ＡＤ変換回路１００から出力ノードＤＴ［０］～ＤＴ［ｎ－１］を介して出力されるデジタル信号を受け、デジタル信号に係る処理動作等を行う。

【0095】

なお、図９には、図１に示した逐次比較型ＡＤ変換回路１００を含む半導体集積回路を一例として示したが、本実施形態における半導体集積回路はこれに限定されるものではない。例えば、図１に示した逐次比較型ＡＤ変換回路１００に代えて、図８に示した逐次比較型ＡＤ変換回路８００を含むようにしてもよい。

【0096】

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

【符号の説明】

【0097】

１００ 逐次比較型ＡＤ変換回路
１０１ 比較回路
１０２ 制御回路
１０３Ｐ、１０３Ｎ ＤＡ変換回路
２１０、６１０ 比較回路
２２０、６２０、７１０ 判定アシスト回路
２３０、６３０ ラッチ回路
２４０、６４０ クロック生成回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】