ホーム > 特許ランキング > 株式会社ジャパンディスプレイ
知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024055071
(43)【公開日】2024-04-18
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09G 3/3233 20160101AFI20240411BHJP
G09G 3/20 20060101ALI20240411BHJP
【ＦＩ】
G09G3/3233
G09G3/20 622E
G09G3/20 624B
G09G3/20 670E
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022161675
(22)【出願日】2022-10-06
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】原田 賢治
(72)【発明者】
【氏名】森田 哲生
【テーマコード（参考）】
5C080
5C380
【Ｆターム（参考）】
5C080AA06
5C080BB05
5C080DD09
5C080JJ02
5C080JJ03
5C080JJ04
5C380AA01
5C380AB06
5C380CB01
5C380CB12
5C380CB25
5C380CB26
5C380CC26
5C380CC39
5C380CD072
5C380CF07
5C380CF10
5C380CF31
5C380CF32
5C380CF33
(57)【要約】
【課題】 所望しない発光を防ぎ、表示品質が向上した表示装置を提供する。
【解決手段】 表示装置は、複数の画素それぞれに設けられる、画素回路と、シフトレジスタに設けられる、複数のフリップフロップ回路と、前記複数のフリップフロップ回路それぞれに設けられる、リセット素子と、を備え、前記リセット素子は、ｎチャネル型トランジスタであり、前記画素回路は、発光素子と、発光電源と、スイッチ素子と、を有し、前記発光電源が立ち上がる間、前記発光素子は、前記発光電源から切り離されている。
【選択図】図８
【解決手段】 表示装置は、複数の画素それぞれに設けられる、画素回路と、シフトレジスタに設けられる、複数のフリップフロップ回路と、前記複数のフリップフロップ回路それぞれに設けられる、リセット素子と、を備え、前記リセット素子は、ｎチャネル型トランジスタであり、前記画素回路は、発光素子と、発光電源と、スイッチ素子と、を有し、前記発光電源が立ち上がる間、前記発光素子は、前記発光電源から切り離されている。
【選択図】図８
【特許請求の範囲】
【請求項1】
複数の画素と、
前記複数の画素それぞれに設けられる、画素回路と、
前記複数の画素に接続される、複数の走査線と、
前記複数の画素に接続される、複数の信号線と、
前記複数の走査線に接続される、走査線駆動回路と、
前記複数の画素に接続される、信号線駆動回路と、
前記走査線駆動回路に設けられる、シフトレジスタと、
前記シフトレジスタに設けられる、複数のフリップフロップ回路と、
前記複数のフリップフロップ回路それぞれに設けられる、リセット素子と、
を備え、
前記リセット素子は、ｎチャネル型トランジスタであり、
前記画素回路は、発光素子と、発光電源と、スイッチ素子と、を有し、
前記発光電源が立ち上がる間、前記発光素子は、前記発光電源から切り離されている、表示装置。
前記複数の画素それぞれに設けられる、画素回路と、
前記複数の画素に接続される、複数の走査線と、
前記複数の画素に接続される、複数の信号線と、
前記複数の走査線に接続される、走査線駆動回路と、
前記複数の画素に接続される、信号線駆動回路と、
前記走査線駆動回路に設けられる、シフトレジスタと、
前記シフトレジスタに設けられる、複数のフリップフロップ回路と、
前記複数のフリップフロップ回路それぞれに設けられる、リセット素子と、
を備え、
前記リセット素子は、ｎチャネル型トランジスタであり、
前記画素回路は、発光素子と、発光電源と、スイッチ素子と、を有し、
前記発光電源が立ち上がる間、前記発光素子は、前記発光電源から切り離されている、表示装置。
【請求項2】
前記発光素子は、有機エレクトロルミネセンス発光素子である、請求項１に記載の表示装置。
【請求項3】
前記フリップフロップ回路は、ＮＯＲゲートと、トランスミッションゲートと、インバータと、を備え、
前記ｎチャネル型トランジスタのソース又はドレインの一方は、前記ＮＯＲゲートの出力端子と、前記インバータの入力端子に接続され、
前記ｎチャネル型トランジスタのソース又はドレインの他方は、低電位電源に接続され、
前記ｎチャネル型トランジスタのゲートには、リセット信号が入力され、
前記インバータの出力端子から、前記画素回路に発光信号が出力される、請求項１に記載の表示装置。
前記ｎチャネル型トランジスタのソース又はドレインの一方は、前記ＮＯＲゲートの出力端子と、前記インバータの入力端子に接続され、
前記ｎチャネル型トランジスタのソース又はドレインの他方は、低電位電源に接続され、
前記ｎチャネル型トランジスタのゲートには、リセット信号が入力され、
前記インバータの出力端子から、前記画素回路に発光信号が出力される、請求項１に記載の表示装置。
【請求項4】
前記発光電源が立ち上がる間に、前記ｎチャネル型トランジスタのゲートに入力されるリセット信号は、ロウレベルである、請求項１に記載の表示装置。
【請求項5】
複数の画素と、
前記複数の画素それぞれに設けられる、画素回路と、
前記複数の画素に接続される、複数の走査線と、
前記複数の画素に接続される、複数の信号線と、
前記複数の走査線に接続される、走査線駆動回路と、
前記複数の画素に接続される、信号線駆動回路と、
前記走査線駆動回路に設けられる、シフトレジスタと、
前記シフトレジスタに設けられる、複数のフリップフロップ回路と、
前記複数のフリップフロップ回路それぞれに接続される、リセット素子と、
を備え、
前記リセット素子は、ＮＡＮＤゲートであり、
前記画素回路は、発光素子と、発光電源と、スイッチ素子と、を有し、
前記発光電源が立ち上がる間、前記発光素子は、前記発光電源から切り離されている、表示装置。
前記複数の画素それぞれに設けられる、画素回路と、
前記複数の画素に接続される、複数の走査線と、
前記複数の画素に接続される、複数の信号線と、
前記複数の走査線に接続される、走査線駆動回路と、
前記複数の画素に接続される、信号線駆動回路と、
前記走査線駆動回路に設けられる、シフトレジスタと、
前記シフトレジスタに設けられる、複数のフリップフロップ回路と、
前記複数のフリップフロップ回路それぞれに接続される、リセット素子と、
を備え、
前記リセット素子は、ＮＡＮＤゲートであり、
前記画素回路は、発光素子と、発光電源と、スイッチ素子と、を有し、
前記発光電源が立ち上がる間、前記発光素子は、前記発光電源から切り離されている、表示装置。
【請求項6】
前記発光素子は、有機エレクトロルミネセンス発光素子である、請求項５に記載の表示装置。
【請求項7】
リセット信号が入力される配線をさらに備え、
前記フリップフロップ回路は、ＮＯＲゲートと、トランスミッションゲートと、インバータと、を備え、
前記ＮＡＮＤゲートの入力端子の一方は、前記インバータの出力端子に接続され、
前記ＮＡＮＤゲートの入力端子の他方は、前記配線に接続され、
前記ＮＡＮＤゲートの出力端子から、前記画素回路に発光信号が出力される、請求項５に記載の表示装置。
前記フリップフロップ回路は、ＮＯＲゲートと、トランスミッションゲートと、インバータと、を備え、
前記ＮＡＮＤゲートの入力端子の一方は、前記インバータの出力端子に接続され、
前記ＮＡＮＤゲートの入力端子の他方は、前記配線に接続され、
前記ＮＡＮＤゲートの出力端子から、前記画素回路に発光信号が出力される、請求項５に記載の表示装置。
【請求項8】
前記発光電源が立ち上がる間に、前記配線を介して、前記ＮＡＮＤゲートの前記入力端子の他方に入力されるリセット信号は、ロウレベルである、請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、表示装置に関する。
【背景技術】
【0002】
表示装置の液晶層の電位を所定の電位にするリセット回路や、シフトレジスタをリセットするリセット回路が開発されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００８－３０４５１２号公報
【特許文献2】特開２００６－１０１４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、所望しない発光を防ぎ、表示品質が向上した表示装置を提供する。
【課題を解決するための手段】
【0005】
一実施形態に係る表示装置は、
複数の画素と、
前記複数の画素それぞれに設けられる、画素回路と、
前記複数の画素に接続される、複数の走査線と、
前記複数の画素に接続される、複数の信号線と、
前記複数の走査線に接続される、走査線駆動回路と、
前記複数の画素に接続される、信号線駆動回路と、
前記走査線駆動回路に設けられる、シフトレジスタと、
前記シフトレジスタに設けられる、複数のフリップフロップ回路と、
前記複数のフリップフロップ回路それぞれに設けられる、リセット素子と、
を備え、
前記リセット素子は、ｎチャネル型トランジスタであり、
前記画素回路は、発光素子と、発光電源と、スイッチ素子と、を有し、
前記発光電源が立ち上がる間、前記発光素子は、前記発光電源から切り離されている。
複数の画素と、
前記複数の画素それぞれに設けられる、画素回路と、
前記複数の画素に接続される、複数の走査線と、
前記複数の画素に接続される、複数の信号線と、
前記複数の走査線に接続される、走査線駆動回路と、
前記複数の画素に接続される、信号線駆動回路と、
前記走査線駆動回路に設けられる、シフトレジスタと、
前記シフトレジスタに設けられる、複数のフリップフロップ回路と、
前記複数のフリップフロップ回路それぞれに設けられる、リセット素子と、
を備え、
前記リセット素子は、ｎチャネル型トランジスタであり、
前記画素回路は、発光素子と、発光電源と、スイッチ素子と、を有し、
前記発光電源が立ち上がる間、前記発光素子は、前記発光電源から切り離されている。
【0006】
また、一実施形態に係る表示装置は、
複数の画素と、
前記複数の画素それぞれに設けられる、画素回路と、
前記複数の画素に接続される、複数の走査線と、
前記複数の画素に接続される、複数の信号線と、
前記複数の走査線に接続される、走査線駆動回路と、
前記複数の画素に接続される、信号線駆動回路と、
前記走査線駆動回路に設けられる、シフトレジスタと、
前記シフトレジスタに設けられる、複数のフリップフロップ回路と、
前記複数のフリップフロップ回路それぞれに接続される、リセット素子と、
を備え、
前記リセット素子は、ＮＡＮＤゲートであり、
前記画素回路は、発光素子と、発光電源と、スイッチ素子と、を有し、
前記発光電源が立ち上がる間、前記発光素子は、前記発光電源から切り離されている。
複数の画素と、
前記複数の画素それぞれに設けられる、画素回路と、
前記複数の画素に接続される、複数の走査線と、
前記複数の画素に接続される、複数の信号線と、
前記複数の走査線に接続される、走査線駆動回路と、
前記複数の画素に接続される、信号線駆動回路と、
前記走査線駆動回路に設けられる、シフトレジスタと、
前記シフトレジスタに設けられる、複数のフリップフロップ回路と、
前記複数のフリップフロップ回路それぞれに接続される、リセット素子と、
を備え、
前記リセット素子は、ＮＡＮＤゲートであり、
前記画素回路は、発光素子と、発光電源と、スイッチ素子と、を有し、
前記発光電源が立ち上がる間、前記発光素子は、前記発光電源から切り離されている。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0009】
本明細書で述べる実施形態は、一般的なものでなく、本発明の同一又は対応する特別な技術的特徴について説明する実施形態である。以下、図面を参照しながら一実施形態に係る表示装置について詳細に説明する。
【0010】
本実施形態においては、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第３方向Ｚの矢印の先端に向かう方向を上又は上方と定義し、第３方向Ｚの矢印の先端に向かう方向とは反対側の方向を下又は下方と定義する。なお第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚを、それぞれ、Ｘ方向、Ｙ方向、及び、Ｚ方向と呼ぶこともある。
【0011】
また、「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、又は第１部材から離れて位置していてもよい。後者の場合、第１部材と第２部材との間に、第３の部材が介在していてもよい。一方、「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は第１部材に接している。
【0012】
また、第３方向Ｚの矢印の先端側に表示装置を観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。第１方向Ｘ及び第３方向Ｚによって規定されるＸ－Ｚ平面、あるいは第２方向Ｙ及び第３方向Ｚによって規定されるＹ－Ｚ平面における表示装置の断面を見ることを断面視という。
【0013】
［実施形態］
図１は、実施形態の表示装置の概略的な構成の一例を示す平面図である。図１に示す表示装置ＤＳＰには、基板ＳＵＢ１には、表示領域ＤＡと、表示領域ＤＡを囲む周辺領域ＦＡと、周辺領域ＦＡに設けられた走査線駆動回路ＧＤＶ（ＧＤＶ１及びＧＤＶ２）並びに信号線駆動回路ＳＤＶとが設けられている。
図１は、実施形態の表示装置の概略的な構成の一例を示す平面図である。図１に示す表示装置ＤＳＰには、基板ＳＵＢ１には、表示領域ＤＡと、表示領域ＤＡを囲む周辺領域ＦＡと、周辺領域ＦＡに設けられた走査線駆動回路ＧＤＶ（ＧＤＶ１及びＧＤＶ２）並びに信号線駆動回路ＳＤＶとが設けられている。
【0014】
表示領域ＤＡは、複数の画素ＰＸを含み、複数の画素ＰＸは、マトリクス状に配置される。複数の画素ＰＸそれぞれは、複数の走査線ＧＬそれぞれ及び複数の信号線ＳＬそれぞれの交点に設けられている。複数の画素ＰＸそれぞれは、対応する走査線ＧＬ及び信号線ＳＬに接続されている。
【0015】
周辺領域ＦＡは、表示領域ＤＡの外側の領域をいう。周辺領域ＦＡには、走査線駆動回路ＧＤＶ（ＧＤＶ１及びＧＤＶ２）、信号線駆動回路ＳＤＶ、及び、図示しない端子を介して接続される配線基板ＦＰＣを有している。図１に示す例では、走査線駆動回路ＧＤＶから走査線ＧＬが延伸している。奇数番目の走査線ＧＬは、走査線駆動回路ＧＤＶ１に接続されている。偶数番目の走査線ＧＬは、走査線駆動回路ＧＤＶ２に接続されている。なお走査線駆動回路は、２つに分かれておらずともよく、１つの走査線駆動回路に全ての走査線ＧＬが接続されていてもよい。信号線駆動回路ＳＤＶから信号線ＳＬが延伸している。駆動素子ＣＴＬは、配線基板ＦＰＣ上に設けられている。駆動素子ＣＴＬは、例えばドライバＩＣが挙げられる。
【0016】
表示装置ＤＳＰの外部から、配線基板ＦＰＣを介して、映像信号及び各種制御信号が供給される。映像信号は、駆動素子ＣＴＬを介して複数の画素ＰＸに入力される。各種駆動信号は、駆動素子ＣＴＬを介して、走査線駆動回路ＧＤＶ及び信号線駆動回路ＳＤＶに入力される。映像信号及び各種制御信号に基づいて、画素ＰＸが発光する。
【0017】
図１に示す走査線駆動回路ＧＤＶ及び信号線駆動回路ＳＤＶは、それぞれ、シフトレジスタを備えている。シフトレジスタは、例えば、複数のフリップフロップ回路が連結接続されることにより構成される。本実施形態の表示装置ＤＳＰは、ｍ本の走査線ＧＬ及びｎ本の信号線ＳＬを有する場合、すなわち、ｍ×ｎ個の画素ＰＸを有するものとする。例えば、走査線駆動回路ＧＤＶのシフトレジスタは、ｍ個（ｍ段）のフリップフロップ回路を有する。当該ｍ個のフリップフロップ回路は、それぞれ、走査線ＧＬに接続されている。
【0018】
当該シフトレジスタの動作を説明する。まず、最初の段のフリップフロップ回路にスタートパルス（スタート信号）が入力される。各段のフリップフロップ回路がパルスを出力すると、そのパルスがゲート信号として走査線ＧＬに供給される。これと共に、次段のフリップフロップ回路にパルスがキャリー信号として入力される。これにより、最初の段から順に、各段のフリップフロップがパルスを出力する。
【0019】
図２乃至図５は、画素回路を示す回路図である。図２において、複数の画素ＰＸそれぞれに設けられる画素回路ＰＣは、スイッチ素子として機能するトランジスタＴＲＳと、電流制御トランジスタであるトランジスタＴＲＩと、発光素子ＥＬＭとを備えている。発光素子ＥＬＭは、有機エレクトロルミネセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）発光素子である。
【0020】
トランジスタＴＲＳのゲートには、発光信号ＥＭが入力される。トランジスタＴＲＳのソース又はドレインの一方には、高電位電源ＥＬＶＤＤに接続されている。トランジスタＴＲＳのソース又はドレインの他方には、トランジスタＴＲＩのソース又はドレインの一方に接続されている。発光信号ＥＭは、上述した走査線ＧＬに供給されるゲート信号に該当する。
【0021】
トランジスタＴＲＩのゲートは、画素回路ＰＣの他の素子に接続されている。トランジスタＴＲＩのソース又はドレインの一方は、トランジスタＴＲＳのソース又はドレインの他方に接続されている。トランジスタＴＲＩのソース又はドレインの他方は、発光素子ＥＬＭの陽極（アノード）に接続されている。発光素子ＥＬＭの陰極（カソード）は、低電位電源ＥＬＶＳＳに接続されている。
【0022】
トランジスタＴＲＳは、発光素子ＥＬＭに高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳを接続するスイッチ素子として機能する。図３乃至図５は、図２のトランジスタＴＲＳをスイッチ素子ＳＷＴに書き換えた画素回路ＰＣを示している。
【0023】
発光素子ＥＬＭを発光させる駆動において、まず、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳを立ち上げる動作を行う。高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳは、例えば、５Ｖ及び０Ｖの電源である。電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳの立ち上げとは、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳとの電位差が５Ｖとなるように、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳの電位を固定することである。
【0024】
このとき、スイッチ素子ＳＷＴをオフ状態、すなわち、電気的に非接続の状態で、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳを立ち上げる（図３参照）。なお本実施形態では、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳを併せて、単に「電源」又は「ＥＬ電源」もしくは「発光電源」と呼ぶこともある。また高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳの立ち上げを、単に「電源の立ち上げ」ともいう。
【0025】
スイッチ素子ＳＷＴであるトランジスタＴＲＳがｐチャネル型トランジスタの場合を考える。スイッチ素子ＳＷＴに入力される発光信号ＥＭがハイレベル（Ｈ）のとき、スイッチ素子ＳＷＴはオフ状態（非接続状態）となる（図４参照）。一方、発光信号ＥＭがロウレベル（Ｌ）のとき、スイッチ素子ＳＷＴは、オン状態（接続状態）となる（図５参照）。
【0026】
上述したように、本実施形態の発光素子ＥＬＭを発光させるには、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳを立ち上げる動作が必要である。当該電源（ＥＬＶＤＤ及びＥＬＶＳＳ）を立ち上げている間に、スイッチ素子ＳＷＴにロウレベル（Ｌ）の信号が入力されてしまうと、発光素子ＥＬＭに当該電源が接続されてしまう。よって、発光素子ＥＬＭに不要な発光が起こる恐れが生じる。
【0027】
このため、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳを立ち上げる間は、スイッチ素子ＳＷＴに入力される信号を、ハイレベル（Ｈ）で維持することが必要である。
【0028】
図６は、比較例のシフトレジスタの構成を示す回路図である。図６に示すシフトレジスタＳＲｒは、ｉ段目（ただし、ｉは、１≦ｉ≦（ｍ－１）満たす自然数）のフリップフロップ回路ＦＦ＿ｉ及び（ｉ＋１）段目のフリップフロップ回路ＦＦ＿ｉ＋１を含んでいる。
【0029】
フリップフロップ回路ＦＦ＿ｉは、ＮＯＲゲートＮＲ＿ｉと、トランジスタＴＲＲｒ＿ｉと、インバータＩＮＶ＿ｉと、トランジスタＴＭＰ＿ｉと、トランジスタＴＭＮ＿ｉと、トランジスタＴＲＦ＿ｉと、を有している。
【0030】
なお図６では、図面を分かり易くするために線で結んでいないが、ノードＮＤａ＿ｉ同士は接続されている。同様に、ノードＮＤｂ＿ｉ同士は接続されている。
【0031】
ＮＯＲゲートＮＲ＿ｉの入力端子の一方は、ノードＩＮＰ＿ｉに接続されている。ＮＯＲゲートＮＲ＿ｉの入力端子の他方は、トランジスタＴＭＰ＿ｉのソース又はドレインの一方、トランジスタＴＭＮ＿ｉのソース又はドレインの一方、トランジスタＴＲＦ＿ｉのソース又はドレインの一方、及び、ノードＯＴＰ＿ｉに接続されている。ＮＯＲゲートＮＲ＿ｉの出力端子は、トランジスタＴＲＲｒ＿ｉのソース又はドレインの一方、インバータＩＮＶ＿ｉの入力端子、及び、ノードＮＤｂ＿ｉに接続されている。
【0032】
トランジスタＴＲＲｒ＿ｉは、ｐチャネル型トランジスタである。トランジスタＴＲＲｒ＿ｉのソース又はドレインの一方は、ＮＯＲゲートＮＲ＿ｉの出力端子、インバータＩＮＶ＿ｉの入力端子、及び、ノードＮＤｂ＿ｉに接続されている。トランジスタＴＲＲｒ＿ｉのソース又はドレインの他方は、高電位電源ＶＧＨに接続されている。トランジスタＴＲＲｒ＿ｉのゲートには、リセット信号ＲＳＴが入力される。トランジスタＴＲＲｒ＿ｉがリセット素子に該当する。
【0033】
トランジスタＴＭＰ＿ｉは、ｐチャネル型トランジスタである。トランジスタＴＭＰ＿ｉのソース又はドレインの一方は、ＮＯＲゲートＮＲ＿ｉの入力端子の他方、トランジスタＴＭＮ＿ｉのソース又はドレインの一方、トランジスタＴＲＦ＿ｉのソース又はドレインの一方、及び、ノードＯＴＰ＿ｉに接続されている。トランジスタＴＭＰ＿ｉのソース又はドレインの他方は、トランジスタＴＭＮ＿ｉのソース又はドレインの他方に接続されており、クロック信号ＣＬＫが入力される。トランジスタＴＭＰ＿ｉのゲートは、ノードＮＤｂ＿ｉに接続されている。
【0034】
トランジスタＴＭＮ＿ｉは、ｎチャネル型トランジスタである。トランジスタＴＭＮ＿ｉのソース又はドレインの一方は、トランジスタＴＭＰ＿ｉのソース又はドレインの一方、ＮＯＲゲートＮＲ＿ｉの入力端子の他方、トランジスタＴＲＦ＿ｉのソース又はドレインの一方、及び、ノードＯＴＰ＿ｉに接続されている。トランジスタＴＭＮ＿ｉのソース又はドレインの他方は、トランジスタＴＭＰ＿ｉのソース又はドレインの他方に接続されており、クロック信号ＣＬＫが入力される。トランジスタＴＭＮ＿ｉのゲートは、ノードＮＤａ＿ｉに接続されている。
【0035】
トランジスタＴＭＮ＿ｉ及びトランジスタＴＭＰ＿ｉは、ソース同士及びドレイン同士が接続され、トランスミッションゲートを構成する。
【0036】
トランジスタＴＲＦ＿ｉは、ｎチャネル型トランジスタである。トランジスタＴＲＦ＿ｉのソース又はドレインの一方は、トランジスタＴＭＮ＿ｉのソース又はドレインの一方、トランジスタＴＭＰ＿ｉのソース又はドレインの一方、ＮＯＲゲートＮＲ＿ｉの入力端子の他方、及び、ノードＯＴＰ＿ｉに接続されている。トランジスタＴＲＦ＿ｉのソース又はドレインの他方は、低電位電源ＶＧＬに接続されている。トランジスタＴＲＦ＿ｉのゲートは、ノードＮＤｂ＿ｉに接続されている。
【0037】
ノードＩＮＰ＿ｉは、フリップフロップ回路ＦＦ＿ｉの入力端子である。ノードＩＮＰ＿ｉには、前段のフリップフロップ回路（図示しないフリップフロップ回路ＦＦ＿ｉ－１）の出力端子（図示しないノードＯＴＰ＿ｉ－１）からキャリー信号が入力される。
【0038】
ノードＯＴＰ＿ｉは、フリップフロップ回路ＦＦ＿ｉの出力端子である。ノードＯＴＰ＿ｉから、次段のフリップフロップ回路ＦＦ＿ｉ＋１の入力端子（ノードＩＮＰ＿ｉ＋１）にキャリー信号が出力される。
【0039】
インバータＩＮＶ＿ｉの出力端子から、ノードＮＤａ＿ｉを介して、発光信号ＥＭｉが出力される。上述のように、発光信号ＥＭｉが画素ＰＸの画素回路ＰＣに入力されると、発光素子ＥＬＭが発光する。
【0040】
（ｉ＋１）段目のフリップフロップ回路ＦＦ＿ｉ＋１には、ＮＯＲゲートＮＲ＿ｉ＋１と、トランジスタＴＲＲｒ＿ｉ＋１と、インバータＩＮＶ＿ｉ＋１と、トランジスタＴＭＰ＿ｉ＋１と、トランジスタＴＭＮ＿ｉ＋１と、トランジスタＴＲＦ＿ｉ＋１と、インバータＩＮＥ＿ｉ＋１と、を有している。
【0041】
上述と同様、図面を分かり易くするために線で結んでいないが、ノードＮＤａ＿ｉ＋１同士は接続されている。同様に、ノードＮＤｂ＿ｉ＋１同士は接続されている。
【0042】
ＮＯＲゲートＮＲ＿ｉ＋１の入力端子の一方は、ノードＩＮＰ＿ｉ＋１に接続されている。ＮＯＲゲートＮＲ＿ｉ＋１の入力端子の他方は、インバータＩＮＥ＿ｉ＋１の出力端子、及び、ノードＯＴＰ＿ｉ＋１に接続されている。ＮＯＲゲートＮＲ＿ｉ＋１の出力端子は、トランジスタＴＲＲｒ＿ｉ＋１のソース又はドレインの一方、インバータＩＮＶ＿ｉ＋１の入力端子、及び、ノードＮＤｂ＿ｉ＋１に接続されている。
【0043】
トランジスタＴＲＲｒ＿ｉ＋１は、ｐチャネル型トランジスタである。トランジスタＴＲＲｒ＿ｉ＋１のソース又はドレインの一方は、ＮＯＲゲートＮＲ＿ｉ＋１の出力端子、インバータＩＮＶ＿ｉ＋１の入力端子、及び、ノードＮＤｂ＿ｉ＋１に接続されている。トランジスタＴＲＲｒ＿ｉ＋１のソース又はドレインの他方は、高電位電源ＶＧＨに接続されている。トランジスタＴＲＲｒ＿ｉ＋１のゲートには、リセット信号ＲＳＴが入力される。トランジスタＴＲＲｒ＿ｉ＋１がリセット素子に該当する。
【0044】
トランジスタＴＭＰ＿ｉ＋１は、ｐチャネル型トランジスタである。トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの一方は、インバータＩＮＥ＿ｉ＋１の入力端子、トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの一方、及び、トランジスタＴＲＦ＿ｉ＋１のソース又はドレインの一方に接続されている。トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの他方は、トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの他方に接続されており、クロック信号ＣＬＫが入力される。トランジスタＴＭＰ＿ｉ＋１のゲートは、ノードＮＤｂ＿ｉ＋１に接続されている。
【0045】
トランジスタＴＭＮ＿ｉ＋１は、ｎチャネル型トランジスタである。トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの一方は、インバータＩＮＥ＿ｉ＋１の入力端子、トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの一方、及び、トランジスタＴＲＦ＿ｉ＋１のソース又はドレインの一方に接続されている。トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの他方は、トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの他方に接続されており、クロック信号ＣＬＫが入力される。トランジスタＴＭＮ＿ｉ＋１のゲートは、ノードＮＤａ＿ｉ＋１に接続されている。
トランジスタＴＭＮ＿ｉ＋１及びトランジスタＴＭＰ＿ｉ＋１は、ソース同士及びドレイン同士が接続され、トランスミッションゲートを構成する。
トランジスタＴＭＮ＿ｉ＋１及びトランジスタＴＭＰ＿ｉ＋１は、ソース同士及びドレイン同士が接続され、トランスミッションゲートを構成する。
【0046】
トランジスタＴＲＦ＿ｉ＋１は、ｎチャネル型トランジスタである。トランジスタＴＲＦ＿ｉ＋１のソース又はドレインの一方は、インバータＩＮＥ＿ｉ＋１の入力端子、トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの一方、及び、トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの一方に接続されている。トランジスタＴＲＦ＿ｉ＋１のソース又はドレインの他方は、高電位電源ＶＧＨに接続されている。トランジスタＴＲＦ＿ｉのゲートは、ノードＮＤｂ＿ｉ＋１に接続されている。
【0047】
インバータＩＮＥ＿ｉ＋１の入力端子は、トランジスタＴＲＦ＿ｉ＋１のソース又はドレインの一方、トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの一方、及び、トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの一方に接続されている。インバータＩＮＥ＿ｉ＋１の出力端子は、ＮＯＲゲートＮＲ＿ｉ＋１の入力端子の他方、及び、ノードＯＴＰ＿ｉ＋１に接続されている。
【0048】
インバータＩＮＶ＿ｉ＋１の出力端子から、ノードＮＤａ＿ｉ＋１を介して、発光信号ＥＭｉ＋１が出力される。上述のように、発光信号ＥＭｉ＋１が画素ＰＸの画素回路ＰＣに入力されると、発光素子ＥＬＭが発光する。
【0049】
ノードＩＮＰ＿ｉ＋１は、フリップフロップ回路ＦＦ＿ｉ＋1の入力端子である。ノードＩＮＰ＿ｉ＋1には、前段のフリップフロップ回路ＦＦ＿ｉの出力端子（ノードＯＴＰ＿ｉ）からキャリー信号が入力される。
【0050】
ノードＯＴＰ＿ｉ＋１は、フリップフロップ回路ＦＦ＿ｉ＋１の出力端子である。ノードＯＴＰ＿ｉ＋１から、次段のフリップフロップ回路（図示しないフリップフロップ回路ＦＦ＿ｉ＋２）の入力端子（図示しないノードＩＮＰ＿ｉ＋２）にキャリー信号が出力される。なおフリップフロップ回路ＦＦ＿ｉ＋１が最終段の場合（ｉ＋１＝ｍ）は、次段のフリップフロップ回路は存在しない。
【0051】
フリップフロップ回路ＦＦ＿ｉの回路構成は、例えば、奇数段のフリップフロップ回路に用いられる。フリップフロップ回路ＦＦ＿ｉ＋１回路構成は、例えば、偶数段のフリップフロップ回路に用いられる。
【0052】
図７は、比較例のシフトレジスタのタイミングチャートである。
電源信号ＰＳＬが立ち上がる、すなわち、ロウレベル（Ｌ）からハイレベル（Ｈ）に変化した後、リセット信号ＲＳＴがロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。電源信号ＰＳＬが立ち上がった後、リセット信号ＲＳＴがハイレベル（Ｈ）に変化するまでの期間をリセット期間ＰＲＳｒとする。
電源信号ＰＳＬが立ち上がる、すなわち、ロウレベル（Ｌ）からハイレベル（Ｈ）に変化した後、リセット信号ＲＳＴがロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。電源信号ＰＳＬが立ち上がった後、リセット信号ＲＳＴがハイレベル（Ｈ）に変化するまでの期間をリセット期間ＰＲＳｒとする。
【0053】
なお、電源信号ＰＳＬが立ち上がる前では、発光信号ＥＭは、ハイレベル（Ｈ）又はロウレベル（Ｌ）のいずれの状態も取り得る。比較例では、電源信号ＰＳＬが立ち上がる前の発光信号ＥＭ（図７では発光信号ＥＭ１乃至ＥＭ４）の電位を不定（「ｉｎｄｉｆｉｎｉｔｅ」と記載）とする。
【0054】
ロウレベル（Ｌ）のリセット信号ＲＳＴがトランジスタＴＲＲｒ＿ｉに入力されると、トランジスタＴＲＲｒ＿ｉはオン状態となる。トランジスタＴＲＲｒ＿ｉのソース及びドレインが、高電位電源ＶＧＨと同電位（ハイレベル（Ｈ））となる。トランジスタＴＲＲｒ＿ｉのソース又はドレインの一方に接続されている、インバータＩＮＶ＿ｉの入力端子もハイレベル（Ｈ）となる。入力端子がハイレベル（Ｈ）となるので、インバータＩＮＶ＿ｉは、出力端子からロウレベル（Ｌ）の発光信号ＥＭｉを出力する。
【0055】
発光信号ＥＭｉがロウレベル（Ｌ）のとき、図５に示すように、発光素子ＥＬＭは高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳに接続される。全てのフリップフロップ回路ＦＦにおいて、フリップフロップ回路ＦＦ＿ｉと同様の動作が行われる。よって全ての画素ＰＸの発光素子ＥＬＭが、リセット期間ＰＲＳｒにおいて、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳに接続される。
【0056】
リセット期間ＰＲＳが終了しても、全ての発光信号ＥＭは、ロウレベル（Ｌ）が維持される。すなわち、発光素子ＥＬＭが高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから接続された状態が、維持される。
【0057】
リセット期間ＰＲＳｒ後、クロック信号ＣＬＫが全てのフリップフロップ回路ＦＦのトランジスタＴＭＮのソース又はドレインの他方、及び、トランジスタＴＭＰのソース又はドレインの他方に入力される。さらにその後、スタートパルスＳＴＰがフリップフロップ回路ＦＦ＿１の入力端子であるノードＩＮＰ＿1に入力される。すなわち、スタートパルスＳＴＰがロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。
【0058】
スタートパルスＳＴＰがハイレベル（Ｈ）に変化後、クロック信号ＣＬＫが立ち上がるタイミングで、発光信号ＥＭ１がロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。発光信号ＥＭ１がハイレベル（Ｈ）となると、図４に示すように、発光素子ＥＬＭが高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳと切り離される。
【0059】
高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳは、リセット信号ＲＳＴが立ち上がった後、最初のスタートパルスＳＴＰが立ち上がるまで、発光素子ＥＬＭは接続されている。比較例では、リセット信号ＲＳＴが立ち上がった後、最初のスタートパルスＳＴＰが立ち上がるまでの期間を、電源立上期間ＰＳＰｒとする。電源立上期間ＰＳＰｒに、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳを立ち上げる。
【0060】
高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳは、上述のように、例えば、５Ｖ及び０Ｖの電源である。すなわち、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳとの電位差が５Ｖであればよい。発光素子ＥＬＭが高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳに接続された状態であっても、画素回路ＰＣの電流制御トランジスタであるトランジスタＴＲＩのゲート電位がオフ電位であれば電流が流れないため、発光素子ＥＬＭは発光しない。
【0061】
しかしながら、電流制御トランジスタＴＲＩのゲート電位は、電源立ち上げ直後は不定状態であり、電流制御トランジスタがオフ状態になっておらず電流を流してしまう可能性がある。この場合、発光素子ＥＬＭは、所望しない発光が生じてしまう。
【0062】
図６に示すシフトレジスタＳＲｒであっても、電源の立ち上げの際に、最初の１フレームのスタートパルスをハイレベル（Ｈ）固定にすることにより、所望しない発光を抑制することが可能である。以下にその動作について説明する。
【0063】
図８は、比較例の画素回路に対する電源投入シーケンスを示すタイミングチャートである。図９は、図８の動作を行うシフトレジスタの概略的な構成を示すブロック図である。１フレーム目では、スタートパルスＳＴＰは、ハイレベル（Ｈ）に固定されている。
【0064】
まず、シフトレジスタＳＲの１段目のフリップフロップ回路ＦＦ＿１にスタートパルスＳＴＰが入力される。フリップフロップ回路ＦＦ＿１は、発光信号ＥＭ１を出力すると共に、２段目のフリップフロップ回路ＦＦ＿２にパルス（キャリー信号）を出力する。スタートパルスＳＴＰがハイレベル（Ｈ）のため、発光信号ＥＭ１もハイレベル（Ｈ）となる。発光信号ＥＭ１は、走査線ＧＬを介して、１行目（１段目）の画素ＰＸそれぞれの画素回路ＰＣに入力される。これにより、１行目の画素ＰＸそれぞれのスイッチ素子ＳＷＴに発光信号ＥＭ１が入力され、スイッチ素子ＳＷＴがオフ状態となる。よって、１行目の画素ＰＸそれぞれの発光素子ＥＬＭは、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから切り離される。
【0065】
上述のパルス（キャリー信号）が入力された２段目のフリップフロップ回路ＦＦ＿２は、発光信号ＥＭ２を出力すると共に、３段目のフリップフロップ回路ＦＦ＿２にパルス（キャリー信号）を出力する。１行目の画素ＰＸと同様に、２行目の画素ＰＸそれぞれの発光素子ＥＬＭは、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから切り離される。
【0066】
３段目から最終段目（ｍ段目）まで、上記と同様の動作が行われ、全ての画素ＰＸそれぞれの発光素子ＥＬＭは、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから切り離される。このとき、全ての画素ＰＸそれぞれのスイッチ素子ＳＷＴには、ハイレベル（Ｈ）の発光信号ＥＭ（ＥＭ１乃至ＥＭｍ）が維持される。
【0067】
全ての画素ＰＸそれぞれの発光素子ＥＬＭが、ＥＬ電源（ＥＬＶＤＤ及びＥＬＶＳＳ）から切り離されると、当該ＥＬ電源が立ち上がる。当該ＥＬ電源の立ち上がりが終了すると、スタートパルスＳＴＰが、ハイレベル（Ｈ）からロウレベル（Ｌ）に変化する。ここから２フレーム目の動作が開始される。
【0068】
ロウレベル（Ｌ）のスタートパルスＳＴＰが１段目のフリップフロップ回路ＦＦ＿１に入力される。これにより、発光信号ＥＭ１がロウレベル（Ｌ）となる。１段目（１行目）の走査線ＧＬに接続されている画素ＰＸそれぞれのスイッチ素子ＳＷＴがオン状態となる。高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳが、１行目の画素ＰＸそれぞれの発光素子ＥＬＭに接続され、発光素子ＥＬＭが点灯する。
【0069】
フリップフロップ回路ＦＦ＿１に、ロウレベル（Ｌ）のスタートパルスＳＴＰが入力されると共に、２段目のフリップフロップ回路ＦＦ＿２にパルス（キャリー信号）が出力される。２段目（２行目）の走査線ＧＬに接続されている画素ＰＸそれぞれのスイッチ素子ＳＷＴがオン状態となる。高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳが、２行目の画素ＰＸそれぞれの発光素子ＥＬＭに接続され、発光素子ＥＬＭが点灯する。
【0070】
３段目から最終段目（ｍ段目）まで、上記と同様の動作が行われ、全ての画素ＰＸそれぞれの発光素子ＥＬＭが点灯する。以上で２フレーム目の動作が終了する。
【0071】
１フレーム目では、全ての画素ＰＸの発光素子ＥＬＭが消灯するまで、スタートパルスＳＴＰは、ハイレベル（Ｈ）が維持される。２フレーム目では、全ての画素ＰＸの発光素子ＥＬＭが点灯するまで、スタートパルスＳＴＰは、ロウレベル（Ｌ）が維持される。しかしながら、３フレーム目以降では、スタートパルスＳＴＰは、各フレームの最初にパルスとして出力される。
【0072】
図８及び図９に示すシフトレジスタの動作では、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳの立ち上げにおいて、全ての画素ＰＸの発光素子ＥＬＭを、当該電源から切り離すことが可能である。これにより、発光素子ＥＬＭの意図しない発光が生じない。
【0073】
しかしながら、図８及び図９に示すシフトレジスタの動作では、スタートパルスＳＴＰを１フレームの間ハイレベル（Ｈ）に固定する必要がある。また、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳの立ち上げに、１フレームが必要である。このような複雑な動作は、高度な制御が必要となり、システムが複雑化する。またこのようなシフトレジスタを有する表示装置は、製造コストが上昇してしまうという恐れがある。
【0074】
本実施形態では、シフトレジスタにリセット素子を設け、シフトレジスタの出力を一括してオフとする。これにより、当該リセット素子に入力されるリセット信号のみで、全ての画素ＰＸの発光素子ＥＬＭを電源から切り離すことが可能となる。
【0075】
図１０は、実施形態のシフトレジスタの構成を示す回路図である。図１０に示すシフトレジスタＳＲは、ｉ段目（ただし、ｉは、１≦ｉ≦（ｍ－１）満たす自然数）のフリップフロップ回路ＦＦ＿ｉ及び（ｉ＋１）段目のフリップフロップ回路ＦＦ＿ｉ＋１を含んでいる。
【0076】
フリップフロップ回路ＦＦ＿ｉは、ＮＯＲゲートＮＲ＿ｉと、トランジスタＴＲＲ＿ｉと、インバータＩＮＶ＿ｉと、トランジスタＴＭＰ＿ｉと、トランジスタＴＭＮ＿ｉと、トランジスタＴＲＦ＿ｉと、を有している。
【0077】
なお図１０では、図面を分かり易くするために線で結んでいないが、ノードＮＤａ＿ｉ同士は接続されている。同様に、ノードＮＤｂ＿ｉ同士は接続されている。
【0078】
ＮＯＲゲートＮＲ＿ｉの入力端子の一方は、ノードＩＮＰ＿ｉに接続されている。ＮＯＲゲートＮＲ＿ｉの入力端子の他方は、トランジスタＴＭＰ＿ｉのソース又はドレインの一方、トランジスタＴＭＮ＿ｉのソース又はドレインの一方、トランジスタＴＲＦ＿ｉのソース又はドレインの一方、及び、ノードＯＴＰ＿ｉに接続されている。ＮＯＲゲートＮＲ＿ｉの出力端子は、トランジスタＴＲＲ＿ｉのソース又はドレインの一方、インバータＩＮＶ＿ｉの入力端子、及び、ノードＮＤｂ＿ｉに接続されている。
【0079】
トランジスタＴＲＲ＿ｉは、ｎチャネル型トランジスタである。トランジスタＴＲＲ＿ｉのソース又はドレインの一方は、ＮＯＲゲートＮＲ＿ｉの出力端子、インバータＩＮＶ＿ｉの入力端子、及び、ノードＮＤｂ＿ｉに接続されている。トランジスタＴＲＲ＿ｉのソース又はドレインの他方は、低電位電源ＶＧＬに接続されている。トランジスタＴＲＲ＿ｉのゲートには、リセット信号ＲＳＴが入力される。トランジスタＴＲＲ＿ｉがリセット素子に該当する。
【0080】
トランジスタＴＭＰ＿ｉは、ｐチャネル型トランジスタである。トランジスタＴＭＰ＿ｉのソース又はドレインの一方は、ＮＯＲゲートＮＲ＿ｉの入力端子の他方、トランジスタＴＭＮ＿ｉのソース又はドレインの一方、トランジスタＴＲＦ＿ｉのソース又はドレインの一方、及び、ノードＯＴＰ＿ｉに接続されている。トランジスタＴＭＰ＿ｉのソース又はドレインの他方は、トランジスタＴＭＮ＿ｉのソース又はドレインの他方に接続されており、クロック信号ＣＬＫが入力される。トランジスタＴＭＰ＿ｉのゲートは、ノードＮＤｂ＿ｉに接続されている。
【0081】
トランジスタＴＭＮ＿ｉは、ｎチャネル型トランジスタである。トランジスタＴＭＮ＿ｉのソース又はドレインの一方は、トランジスタＴＭＰ＿ｉのソース又はドレインの一方、ＮＯＲゲートＮＲ＿ｉの入力端子の他方、トランジスタＴＲＦ＿ｉのソース又はドレインの一方、及び、ノードＯＴＰ＿ｉに接続されている。トランジスタＴＭＮ＿ｉのソース又はドレインの他方は、トランジスタＴＭＰ＿ｉのソース又はドレインの他方に接続されており、クロック信号ＣＬＫが入力される。トランジスタＴＭＮ＿ｉのゲートは、ノードＮＤａ＿ｉに接続されている。
【0082】
トランジスタＴＭＮ＿ｉ及びトランジスタＴＭＰ＿ｉは、ソース同士及びドレイン同士が接続され、トランスミッションゲートを構成する。
【0083】
トランジスタＴＲＦ＿ｉは、ｎチャネル型トランジスタである。トランジスタＴＲＦ＿ｉのソース又はドレインの一方は、トランジスタＴＭＮ＿ｉのソース又はドレインの一方、トランジスタＴＭＰ＿ｉのソース又はドレインの一方、ＮＯＲゲートＮＲ＿ｉの入力端子の他方、及び、ノードＯＴＰ＿ｉに接続されている。トランジスタＴＲＦ＿ｉのソース又はドレインの他方は、低電位電源ＶＧＬに接続されている。トランジスタＴＲＦ＿ｉのゲートは、ノードＮＤｂ＿ｉに接続されている。
【0084】
ノードＩＮＰ＿ｉは、フリップフロップ回路ＦＦ＿ｉの入力端子である。ノードＩＮＰ＿ｉには、前段のフリップフロップ回路（図示しないフリップフロップ回路ＦＦ＿ｉ－１）の出力端子（図示しないノードＯＴＰ＿ｉ－１）からキャリー信号が入力される。
【0085】
ノードＯＴＰ＿ｉは、フリップフロップ回路ＦＦ＿ｉの出力端子である。ノードＯＴＰ＿ｉから、次段のフリップフロップ回路ＦＦ＿ｉ＋１の入力端子（ノードＩＮＰ＿ｉ＋１）にキャリー信号が出力される。
【0086】
インバータＩＮＶ＿ｉの出力端子から、ノードＮＤａ＿ｉを介して、発光信号ＥＭｉが出力される。上述のように、発光信号ＥＭｉが画素ＰＸの画素回路ＰＣに入力されると、発光素子ＥＬＭが発光する。
【0087】
（ｉ＋１）段目のフリップフロップ回路ＦＦ＿ｉ＋１には、ＮＯＲゲートＮＲ＿ｉ＋１と、トランジスタＴＲＲ＿ｉ＋１と、インバータＩＮＶ＿ｉ＋１と、トランジスタＴＭＰ＿ｉ＋１と、トランジスタＴＭＮ＿ｉ＋１と、トランジスタＴＲＦ＿ｉ＋１と、インバータＩＮＥ＿ｉ＋１と、を有している。
【0088】
上述と同様、図面を分かり易くするために線で結んでいないが、ノードＮＤａ＿ｉ＋１同士は接続されている。同様に、ノードＮＤｂ＿ｉ＋１同士は接続されている。
【0089】
ＮＯＲゲートＮＲ＿ｉ＋１の入力端子の一方は、ノードＩＮＰ＿ｉ＋１に接続されている。ＮＯＲゲートＮＲ＿ｉ＋１の入力端子の他方は、インバータＩＮＥ＿ｉ＋１の出力端子、及び、ノードＯＴＰ＿ｉ＋１に接続されている。ＮＯＲゲートＮＲ＿ｉ＋１の出力端子は、トランジスタＴＲＲ＿ｉ＋１のソース又はドレインの一方、インバータＩＮＶ＿ｉ＋１の入力端子、及び、ノードＮＤｂ＿ｉ＋１に接続されている。
【0090】
トランジスタＴＲＲ＿ｉ＋１は、ｎチャネル型トランジスタである。トランジスタＴＲＲ＿ｉ＋１のソース又はドレインの一方は、ＮＯＲゲートＮＲ＿ｉ＋１の出力端子、インバータＩＮＶ＿ｉ＋１の入力端子、及び、ノードＮＤｂ＿ｉ＋１に接続されている。トランジスタＴＲＲ＿ｉ＋１のソース又はドレインの他方は、低電位電源ＶＧＬに接続されている。トランジスタＴＲＲ＿ｉ＋１のゲートには、リセット信号ＲＳＴが入力される。トランジスタＴＲＲ＿ｉ＋１がリセット素子に該当する。
【0091】
トランジスタＴＭＰ＿ｉ＋１は、ｐチャネル型トランジスタである。トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの一方は、インバータＩＮＥ＿ｉ＋１の入力端子、トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの一方、及び、トランジスタＴＲＦ＿ｉ＋１のソース又はドレインの一方に接続されている。トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの他方は、トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの他方に接続されており、クロック信号ＣＬＫが入力される。トランジスタＴＭＰ＿ｉ＋１のゲートは、ノードＮＤｂ＿ｉ＋１に接続されている。
【0092】
トランジスタＴＭＮ＿ｉ＋１は、ｎチャネル型トランジスタである。トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの一方は、インバータＩＮＥ＿ｉ＋１の入力端子、トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの一方、及び、トランジスタＴＲＦ＿ｉ＋１のソース又はドレインの一方に接続されている。トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの他方は、トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの他方に接続されており、クロック信号ＣＬＫが入力される。トランジスタＴＭＮ＿ｉ＋１のゲートは、ノードＮＤａ＿ｉ＋１に接続されている。
【0093】
トランジスタＴＭＮ＿ｉ＋１及びトランジスタＴＭＰ＿ｉ＋１は、ソース同士及びドレイン同士が接続され、トランスミッションゲートを構成する。
【0094】
トランジスタＴＲＦ＿ｉ＋１は、ｎチャネル型トランジスタである。トランジスタＴＲＦ＿ｉ＋１のソース又はドレインの一方は、インバータＩＮＥ＿ｉ＋１の入力端子、トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの一方、及び、トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの一方に接続されている。トランジスタＴＲＦ＿ｉ＋１のソース又はドレインの他方は、高電位電源ＶＧＨに接続されている。トランジスタＴＲＦ＿ｉのゲートは、ノードＮＤｂ＿ｉ＋１に接続されている。
【0095】
インバータＩＮＥ＿ｉ＋１の入力端子は、トランジスタＴＲＦ＿ｉ＋１のソース又はドレインの一方、トランジスタＴＭＮ＿ｉ＋１のソース又はドレインの一方、及び、トランジスタＴＭＰ＿ｉ＋１のソース又はドレインの一方に接続されている。インバータＩＮＥ＿ｉ＋１の出力端子は、ＮＯＲゲートＮＲ＿ｉ＋１の入力端子の他方、及び、ノードＯＴＰ＿ｉ＋１に接続されている。
【0096】
インバータＩＮＶ＿ｉ＋１の出力端子から、ノードＮＤａ＿ｉ＋１を介して、発光信号ＥＭｉ＋１が出力される。上述のように、発光信号ＥＭｉ＋１が画素ＰＸの画素回路ＰＣに入力されると、発光素子ＥＬＭが発光する。
【0097】
ノードＩＮＰ＿ｉ＋１は、フリップフロップ回路ＦＦ＿ｉ＋1の入力端子である。ノードＩＮＰ＿ｉ＋1には、前段のフリップフロップ回路ＦＦ＿ｉの出力端子（ノードＯＴＰ＿ｉ）からキャリー信号が入力される。
【0098】
ノードＯＴＰ＿ｉ＋１は、フリップフロップ回路ＦＦ＿ｉ＋１の出力端子である。ノードＯＴＰ＿ｉ＋１から、次段のフリップフロップ回路（図示しないフリップフロップ回路ＦＦ＿ｉ＋２）の入力端子（図示しないノードＩＮＰ＿ｉ＋２）にキャリー信号が出力される。なおフリップフロップ回路ＦＦ＿ｉ＋１が最終段の場合（ｉ＋１＝ｍ）は、次段のフリップフロップ回路は存在しない。
【0099】
フリップフロップ回路ＦＦ＿ｉの回路構成は、例えば、奇数段のフリップフロップ回路に用いられる。フリップフロップ回路ＦＦ＿ｉ＋１回路構成は、例えば、偶数段のフリップフロップ回路に用いられる。
【0100】
図１１は、実施形態のシフトレジスタのタイミングチャートである。まず電源信号ＰＳＬが立ち上がる、すなわちロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。
【0101】
電源信号ＰＳＬがロウレベル（Ｌ）からハイレベル（Ｈ）に変化するタイミングで、リセット信号ＲＳＴが入力される。リセット信号ＲＳＴがロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。ハイレベル（Ｈ）のリセット信号ＲＳＴが、次にロウレベル（Ｌ）に変化するまでの期間をリセット期間ＰＲＳとする。
【0102】
ハイレベル（Ｈ）のリセット信号ＲＳＴがトランジスタＴＲＲ＿ｉに入力されると、トランジスタＴＲＲ＿ｉはオン状態となる。トランジスタＴＲＲ＿ｉのソース及びドレインが、低電位電源ＶＧＬと同電位（ロウレベル（Ｌ））となる。トランジスタＴＲＲ＿ｉのソース又はドレインの一方に接続されている、インバータＩＮＶ＿ｉの入力端子もロウレベル（Ｌ）となる。入力端子がロウレベル（Ｌ）となるので、インバータＩＮＶ＿ｉは、出力端子からハイレベル（Ｈ）の発光信号ＥＭｉを出力する。
【0103】
発光信号ＥＭｉがハイレベル（Ｈ）のとき、図４に示すように、発光素子ＥＬＭは高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから切り離される。全てのフリップフロップ回路ＦＦにおいて、フリップフロップ回路ＦＦ＿ｉと同様の動作が行われる。よって全ての画素ＰＸの発光素子ＥＬＭが、リセット期間ＰＲＳにおいて、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから切り離される。
【0104】
リセット期間ＰＲＳが終了しても、全ての発光信号ＥＭは、ハイレベル（Ｈ）が維持される。すなわち、発光素子ＥＬＭが高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから切り離された状態が、維持される。
【0105】
リセット期間ＰＲＳ後、クロック信号ＣＬＫが全てのフリップフロップ回路ＦＦのトランジスタＴＭＮのソース又はドレインの他方、及び、トランジスタＴＭＰのソース又はドレインの他方に入力される。さらにその後、スタートパルスＳＴＰがフリップフロップ回路ＦＦ＿１の入力端子であるノードＩＮＰ＿1に入力される。すなわち、スタートパルスＳＴＰがロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。
【0106】
スタートパルスＳＴＰが立ち下がるタイミング、ハイレベル（Ｈ）からロウレベル（Ｌ）に変化するタイミングで、発光信号ＥＭ１がハイレベル（Ｈ）からロウレベル（Ｌ）に変化する。発光信号ＥＭ１がロウレベル（Ｌ）となると、図５に示すように、発光素子ＥＬＭが高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳと接続される。これにより、１行目（１段目）の走査線ＧＬに接続されている画素ＰＸが発光する。
【0107】
１段目のフリップフロップ回路ＦＦ＿１から２段目のフリップフロップ回路ＦＦ＿２に、キャリー信号が出力されると、フリップフロップ回路ＦＦ＿２は、フリップフロップ回路ＦＦ＿１と同様に動作する。その後、３段目のフリップフロップ回路ＦＦ＿３から最終段のフリップフロップ回路ＦＦ＿ｍまで、上述の動作が順に繰り返される。
【0108】
発光信号ＥＭ２からＥＭｍは、発光信号ＥＭ１がハイレベル（Ｈ）からロウレベル（Ｌ）に変化した後、クロック信号ＣＬＫが立ち下がるタイミング（ハイレベル（Ｈ）からロウレベル（Ｌ）に変化）で、順にハイレベル（Ｈ）からロウレベル（Ｌ）に変化する。
【0109】
高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳは、リセット信号ＲＳＴが入力された後、最初のスタートパルスＳＴＰが立ち下がるまで、発光素子ＥＬＭから切り離されている。リセット信号ＲＳＴが入力された後、最初のスタートパルスＳＴＰが立ち下がるまでの期間を、電源立上期間ＰＳＰとする。電源立上期間ＰＳＰに、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳの立ち上げを完了すればよい。
【0110】
本実施形態において、電源立上期間ＰＳＰでは、発光素子ＥＬＭは、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから切り離されている。よって、所望しない発光は生じない。これにより、発光品質が向上した表示装置ＤＳＰを得ることが可能である。
【0111】
＜構成例１＞
図１２は、実施形態における表示装置の他の構成例を示す図である。図１２に示した構成例では、図１０に示した構成例と比較して、シフトレジスタにＮＡＮＤゲートが接続されている、という点で異なっている。
図１２は、実施形態における表示装置の他の構成例を示す図である。図１２に示した構成例では、図１０に示した構成例と比較して、シフトレジスタにＮＡＮＤゲートが接続されている、という点で異なっている。
【0112】
図１２に示すシフトレジスタＳＲでは、フリップフロップ回路ＦＦ＿ｉのインバータＩＮＶ＿ｉの出力端子に、ノードＮＤａ＿ｉを介して、ＮＡＮＤゲートＮＮＤ＿ｉが接続されている。ＮＡＮＤゲートＮＮＤ＿ｉの入力端子の一方は、上述の通り、インバータＩＮＶ＿ｉの出力端子に接続されている。ＮＡＮＤゲートＮＮＤ＿ｉの入力端子の他方は、配線ＬＲを介して、他段のＮＡＮＤゲートＮＮＤ＿ｉの入力端子の他方に接続されている。図１２では、ＮＡＮＤゲートＮＮＤ＿ｉの入力端子の他方は、配線ＬＲを介して、ＮＡＮＤゲートＮＮＤ＿ｉ＋１に接続されている。ＮＡＮＤゲートＮＮＤ＿ｉの出力端子から、発光信号ＥＭｉが出力される。配線ＬＲには、リセット信号ＲＳＴが入力される。
【0113】
図１２に示すシフトレジスタＳＲにおいて、ＮＡＮＤゲートＮＮＤ（ＮＮＤ＿ｉ及びＮＮＤ＿ｉ＋１）及び配線ＬＲ以外の構成は、図６と同様である。ＮＡＮＤゲートＮＮＤは、フリップフロップ回路ＦＦに接続される、リセット素子に該当する。
【0114】
図１３は、構成例１のシフトレジスタのタイミングチャートである。図１１と同様、電源信号ＰＳＬがロウレベル（Ｌ）からハイレベル（Ｈ）に変化した後、リセット信号ＲＳＴがロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。電源信号ＰＳＬが立ち上がった後、リセット信号ＲＳＴがハイレベル（Ｈ）に変化するまでの期間をリセット期間ＰＲＳとする。
【0115】
なお、図１１と同様、電源信号ＰＳＬが立ち上がる前では、発光信号ＥＭは、ハイレベル（Ｈ）又はロウレベル（Ｌ）のいずれの状態も取り得る。本構成例では、電源信号ＰＳＬが立ち上がる前の発光信号ＥＭ（図１３では発光信号ＥＭ１乃至ＥＭ４）の電位を不定（「ｉｎｄｉｆｉｎｉｔｅ」と記載）とする。
【0116】
ロウレベル（Ｌ）のリセット信号ＲＳＴがトランジスタＴＲＲｒ＿ｉに入力されると、トランジスタＴＲＲｒ＿ｉはオン状態となる。トランジスタＴＲＲｒ＿ｉのソース及びドレインが、高電位電源ＶＧＨと同電位（ハイレベル（Ｈ））となる。トランジスタＴＲＲｒ＿ｉのソース又はドレインの一方に接続されている、インバータＩＮＶ＿ｉの入力端子もハイレベル（Ｈ）となる。両方の入力端子の電位がハイレベル（Ｈ）となるので、インバータＩＮＶ＿ｉは、出力端子からロウレベル（Ｌ）の信号が出力される。
【0117】
インバータＩＮＶ＿ｉの出力端子から、ＮＡＮＤゲートＮＮＤ＿ｉの入力端子の一方に、ロウレベル（Ｌ）の信号が入力される。一方、ＮＡＮＤゲートＮＮＤ＿ｉの入力端子の他方に、ロウレベル（Ｌ）のリセット信号ＲＳＴが入力される。両方の入力端子からロウレベル（Ｌ）の信号が入力されるので、ＮＡＮＤゲートＮＮＤ＿ｉは、出力端子からハイレベル（Ｈ）の発光信号ＥＭｉを出力する。図１３では、発光信号ＥＭ１乃至ＥＭ４が、ハイレベル（Ｈ）であることが示されている。
【0118】
発光信号ＥＭｉがハイレベル（Ｈ）のとき、図４に示すように、発光素子ＥＬＭは高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから切り離される。全てのフリップフロップ回路ＦＦにおいて、フリップフロップ回路ＦＦ＿ｉと同様の動作が行われる。よって全ての画素ＰＸの発光素子ＥＬＭが、リセット期間ＰＲＳにおいて、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから切り離される。
【0119】
リセット信号ＲＳＴが、ロウレベル（Ｌ）からハイレベル（Ｈ）に変化すると、ＮＡＮＤゲートＮＮＤ＿ｉの両方の入力端子には、ハイレベル（Ｈ）の信号が入力されることとなる。よってＮＡＮＤゲートＮＮＤ＿ｉの出力端子から出力される発光信号ＥＭｉは、ロウレベル（Ｌ）に変化する。発光信号ＥＭｉがロウレベル（Ｌ）となるので、図５に示すように、発光素子ＥＬＭは高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳに接続される。
【0120】
高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳの立ち上げは、リセット期間ＰＲＳと同じ期間に行えばよい。すなわち、本構成例では、リセット期間ＰＲＳ及び電源立上期間ＰＳＰが同時であればよい。本構成例においても、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳ、並びに、発光素子ＥＬＭが切り離されている期間に、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳの立ち上げを行う。よって、所望しない発光は生じず、発光品質が向上した表示装置ＤＳＰを得ることが可能である。
【0121】
リセット期間ＰＲＳ及び電源立上期間ＰＳＰ終了後に、クロック信号ＣＬＫが画素回路ＰＣに入力される。その後、スタートパルスＳＴＰが、シフトレジスタＳＲのフリップフロップ回路ＦＦ＿１から順に入力される。
【0122】
スタートパルスＳＴＰが入力された後、クロック信号ＣＬＫが立ち上がるタイミングで、発光信号ＥＭ１がロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。発光信号ＥＭ１がハイレベル（Ｈ）になるので、発光素子ＥＬＭは、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳから切り離される。
【0123】
次のクロック信号ＣＬＫが立ち上がるタイミングで、発光信号ＥＭ１がハイレベル（Ｈ）からロウレベル（Ｌ）に変化する。これにより、発光素子ＥＬＭが、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳに接続される。よって発光素子ＥＬＭが発光する。
【0124】
本構成例では、リセット期間ＲＳＴ後スタートパルスＳＴＰが入力される前に、画素回路ＰＣ、並びに、高電位電源ＥＬＶＤＤ及び低電位電源ＥＬＶＳＳに接続される際、不要な発光のないように、画素回路ＰＣ内の電位を設定することが好適である。
【0125】
発光信号ＥＭ１がロウレベル（Ｌ）からハイレベル（Ｈ）に変化後、クロック信号ＣＬＫの立ち下がるタイミングで、発光信号ＥＭ２がロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。発光信号ＥＭ２は、次のクロック信号ＣＬＫが立ち下がるタイミングで、ハイレベル（Ｈ）からロウレベル（Ｌ）に変化する。
【0126】
以上を繰り返すことにより、段ごと（走査線ＧＬ１本ごと）に、発光信号ＥＭの変化に基づき、当該走査線ＧＬに接続されている画素ＰＸの発光素子ＥＬＭが発光する。
本構成例においても、実施形態と同様の効果を奏する。
本構成例においても、実施形態と同様の効果を奏する。
【0127】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0128】
ＤＳＰ…表示装置、ＥＬＭ…発光素子、ＥＬＶＤＤ…高電位電源、ＥＬＶＳＳ…低電位電源、ＥＭ…発光信号、ＦＦ…フリップフロップ回路、ＧＤＶ…走査線駆動回路、ＮＮＤ…ＮＡＮＤゲート、ＰＣ…画素回路、ＰＲＳ…リセット期間、ＰＳＬ…電源信号、ＰＳＰ…電源立上期間、ＰＸ…画素、ＲＳＴ…リセット信号、ＳＲ…シフトレジスタ、ＳＴＰ…スタートパルス、ＴＭＮ…トランジスタ、ＴＭＰ…トランジスタ、ＴＲＦ…トランジスタ、ＴＲＩ…トランジスタ、ＴＲＲ…トランジスタ、ＴＲＳ…トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】