特開 2024-55395 炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024055395

(43)【公開日】2024-04-18

(54)【発明の名称】炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240411BHJP

   H01L 29/78 20060101ALI20240411BHJP

【ＦＩ】

H01L29/78 658Z

H01L29/78 658A

H01L29/78 653C

H01L29/78 652J

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022162283

(22)【出願日】2022-10-07

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】小島 貴仁

(57)【要約】

【課題】炭化珪素半導体基板の反りを低減または緩和させ、製造装置内での搬送不良やステージチャック不良、パターニング不良等の発生を低減または抑制する。
【解決手段】炭化珪素半導体装置の製造方法は、第１導電型の出発基板のおもて面側に、第１導電型の第１半導体層が設けられた炭化珪素半導体基板３０を用意する。第１半導体層内に、第２導電型の第１半導体領域５をイオン注入で形成する。第１半導体領域５を形成後、炭化珪素半導体基板３０の反りを戻す処理を行う。第１半導体層内に、第２導電型の第２半導体層３をイオン注入で形成する。第２半導体層３の表面層に、第１導電型の第３半導体層７をイオン注入で形成する。イオン注入で形成した第１半導体領域５、第２半導体層３および第３半導体層７を活性化する。第３半導体層７および第２半導体層３を貫通して第１半導体層に達するトレンチ１８を、第１半導体領域４と深さ方向に対向する位置に形成する。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１導電型の出発基板のおもて面側に、前記出発基板より低不純物濃度の第１導電型の第１半導体層が設けられた炭化珪素半導体基板を用意する第１工程と、
前記第１半導体層内に、第２導電型の第１半導体領域をイオン注入で形成する第２工程と、
前記第１半導体領域を形成後、前記炭化珪素半導体基板の反りを戻す処理を行う第３工程と、
前記第１半導体層内に、第２導電型の第２半導体層をイオン注入で形成する第４工程と、
前記第２半導体層の表面層に、第１導電型の第３半導体層をイオン注入で形成する第５工程と、
イオン注入で形成した前記第１半導体領域、前記第２半導体層および前記第３半導体層を活性化する第６工程と、
前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを、前記第１半導体領域と深さ方向に対向する位置に形成する第７工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第８工程と、
前記第３半導体層および前記第２半導体層に接する第１電極を形成する第９工程と、
前記出発基板の裏面に第２電極を形成する第１０工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。

【請求項2】

前記第５工程より後、前記第７工程より前に、
前記炭化珪素半導体基板の反りを戻す処理を行う第１１工程をさらに含むことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項3】

前記第２工程では、前記第１半導体層内の前記トレンチ間に、第２導電型の第２半導体領域をイオン注入でさらに形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項4】

前記反りを戻す処理は、前記炭化珪素半導体基板の裏面に破砕層を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項5】

前記破砕層は、前記炭化珪素半導体基板の裏面を研削によって形成することを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。

【請求項6】

前記破砕層は、１００ｎｍ以上５００ｎｍ以下の厚みで形成することを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。

【請求項7】

前記反りを戻す処理は、前記炭化珪素半導体基板の反り量を１００μｍ未満まで減少させることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項8】

イオン注入が行われる毎に、前記反りを戻す処理をイオン注入が行われた後に行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。

【0003】

炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。

【0004】

従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。トレンチ型ＭＯＳＦＥＴでは、ｎ⁺型出発基板のおもて面にｎ⁺型バッファ層およびｎ型炭化珪素エピタキシャル層が堆積される。ｎ型炭化珪素エピタキシャル層のｎ⁺型出発基板側に対して反対側の表面側は、ｎ型高濃度領域が設けられている。また、ｎ型高濃度領域のｎ⁺型出発基板側に対して反対側の表面層には、第１ｐ⁺型ベース領域が選択的に設けられている。ｎ型高濃度領域には、トレンチの底面全体を覆うように第２ｐ⁺型ベース領域が選択的に設けられている。

【0005】

また、従来のトレンチ型ＭＯＳＦＥＴには、さらにｐ型ベース領域、ｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極、裏面電極、トレンチ、ソース電極パッドおよびドレイン電極パッドが設けられている。ソース電極は、ｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域上に設けられ、ソース電極上にソース電極パッドが設けられている。

【0006】

ＳｉＣは、Ｓｉに比べ、ＳｉＣ中の不純物の拡散係数が極めて小さいという問題がある。イオン注入にて不純物層を形成する場合、深さ方向に深く形成することが難しい。このため、トレンチ型ＭＯＳＦＥＴの様に基板の縦方向に構造を形成する場合に、イオン注入とエピタキシャル成長を組み合わせて不純物層を形成する。

【0007】

従来、トレンチ型ＭＯＳＦＥＴは、例えば、以下のように不純物層を形成している。まず、ｎ⁺型出発基板のおもて面にｎ⁺型バッファ層およびｎ型炭化珪素エピタキシャル層を堆積する。次に、ｎ型の不純物をイオン注入することにより、ｎ型高濃度領域を形成する。次に、ｐ型の不純物をイオン注入することにより、第１ｐ⁺型ベース領域および第２ｐ⁺型ベース領域を形成する。次に、ｎ型炭化珪素層をエピタキシャル成長させる。次に、ｐ型の不純物をイオン注入することにより、ｐ型ベース領域を形成する。次に、ｎ型の不純物をイオン注入することにより、ｎ⁺型ソース領域を形成する。次に、ｐ型の不純物をイオン注入することにより、ｐ⁺⁺型コンタクト領域を形成する。この後、活性化処理をして、トレンチを形成している。このように、イオン注入とエピタキシャル成長を組み合わせて不純物層を形成している。

【0008】

一方で、エピタキシャル成長は基板欠陥を形成してしまい、半導体装置の特性を悪化させてしまう。また、エピタキシャル成長装置はプロセス制御や、装置維持にコストがかかる。そのため、エピタキシャル成長は行わず、通常エネルギーでのイオン注入（～９００ＫｅＶ）に加え、より深い場所へ不純物を注入できる高加速度イオン注入（１ＭｅＶ以上の加速度）を組み合わせ、イオン注入のみで不純物層を形成する炭化珪素半導体装置の開発も進んでいる。

【0009】

また、炭化珪素半導体素子作製工程に基板薄板化を導入した際、研削面に形成される加工変質層の少なくとも一部を除去することでウェハの反り量を制御し、その後の裏面及び表面の電極形成工程で発生するウェハの反り量を、製造プロセスに影響しない値まで軽減させる炭化珪素半導体素子の製造方法が公知である（下記、特許文献１参照）。

【0010】

また、厚みが５０μｍ以上のＳｉＣエピタキシャル成長層が配設されたＳｉＣエピタキシャル基板に対して、ＳｉＣエピタキシャル基板の第２の主面に所定のイオンを注入して、ＳｉＣエピタキシャル基板の反りを制御するイオン注入領域を形成する工程を有する炭化珪素半導体素子の製造方法が公知である（下記、特許文献２参照）。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特許５５５０７３８号公報

【特許文献2】特許６２７２４８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

半導体装置の製造において、イオン注入で不純物層を形成すると、半導体基板が反る問題が発生する。不純物の拡散係数が極めて小さい炭化珪素半導体装置では、高加速度、高濃度でイオンを注入するため、特に影響が大きく、数百μｍ以上の反りが発生してしまう場合がある。従来は、イオン注入と、エピタキシャル成長を組み合わせて半導体装置を製造したため、お互いの反り方向の違いで反りが打ち消しあい、数十μｍ程度の反りで収まっていた。しかし、イオン注入のみで不純物層を形成する場合、基板の反りが緩和されない。その場合、製造装置内での搬送不良やステージチャック不良、パターニング不良等を引き起こすという課題がある。

【0013】

本発明は、炭化珪素半導体基板の反りを低減または緩和させ、製造装置内での搬送不良やステージチャック不良、パターニング不良等の発生を低減または抑制することができる炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の出発基板のおもて面側に、前記出発基板より低不純物濃度の第１導電型の第１半導体層が設けられた炭化珪素半導体基板を用意する第１工程を行う。次に、前記第１半導体層内に、第２導電型の第１半導体領域をイオン注入で形成する第２工程を行う。次に、前記第１半導体領域を形成後、前記炭化珪素半導体基板の反りを戻す処理を行う第３工程を行う。次に、前記第１半導体層内に、第２導電型の第２半導体層をイオン注入で形成する第４工程を行う。次に、前記第２半導体層の表面層に、第１導電型の第３半導体層をイオン注入で形成する第５工程を行う。次に、イオン注入で形成した前記第１半導体領域、前記第２半導体層および前記第３半導体層を活性化する第６工程を行う。次に、前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを、前記第１半導体領域と深さ方向に対向する位置に形成する第７工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第８工程を行う。次に、前記第３半導体層および前記第２半導体層に接する第１電極を形成する第９工程を行う。次に、前記出発基板の裏面に第２電極を形成する第１０工程を行う。

【0015】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第５工程より後、前記第７工程より前に、前記炭化珪素半導体基板の反りを戻す処理を行う第１１工程をさらに含むことを特徴とする。

【0016】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１半導体層内の前記トレンチ間に、第２導電型の第２半導体領域をイオン注入でさらに形成することを特徴とする。

【0017】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記反りを戻す処理は、前記炭化珪素半導体基板の裏面に破砕層を形成することを特徴とする。

【0018】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記破砕層は、前記炭化珪素半導体基板の裏面を研削によって形成することを特徴とする。

【0019】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記破砕層は、１００ｎｍ以上５００ｎｍ以下の厚みで形成することを特徴とする。

【0020】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記反りを戻す処理は、前記炭化珪素半導体基板の反り量を１００μｍ未満まで減少させることを特徴とする。

【0021】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、イオン注入が行われる毎に、前記反りを戻す処理をイオン注入が行われた後に行うことを特徴とする。

【0022】

上述した発明によれば、炭化珪素半導体基板の第２主面の研削によって、破砕層を形成する。これにより、イオン注入により発生した炭化珪素半導体基板の反り量を減少させ、炭化珪素半導体基板の反り量を減少させることができる。このため、製造装置内での搬送不良やステージチャック不良、パターニング不良等の発生を低減または抑制することができる。

【発明の効果】

【0023】

本発明にかかる炭化珪素半導体装置の製造方法によれば、炭化珪素半導体基板の反りを低減または緩和させ、製造装置内での搬送不良やステージチャック不良、パターニング不良等の発生を低減または抑制することができるという効果を奏する。

【図面の簡単な説明】

【0024】

【図1】実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。

【図2】実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。

【図3】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。

【図4】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。

【図5】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。

【図6】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。

【図7】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。

【図8】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。

【図9】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。

【図10】破砕層の深さとウェハ反り量との関係を示すグラフである。

【発明を実施するための形態】

【0025】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

【0026】

（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ５０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、トレンチ型ＭＯＳＦＥＴ５０の主電流が流れる活性領域のみを示している。

【0027】

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ⁺型出発基板１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ⁺型バッファ層１６と、第１ｎ^-型炭化珪素エピタキシャル層２が堆積されている。

【0028】

ｎ⁺型出発基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ⁺型バッファ層１６は、例えば膜厚が１μｍ以上５μｍ以下で、窒素が１×１０¹⁷／ｃｍ³以上１×１０¹⁸／ｃｍ³以下の高濃度でドーピングされた高ドーピング層である。ｎ⁺型バッファ層１６は、第１ｎ^-型炭化珪素エピタキシャル層２からのホールの再結合を促し、ｎ⁺型出発基板１に到達するホール濃度を制御して、積層欠陥の発生およびその面積拡大を抑制している。

【0029】

第１ｎ^-型炭化珪素エピタキシャル層２は、ｎ⁺型出発基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ^-型ドリフト層である。第１ｎ^-型炭化珪素エピタキシャル層２の、ｎ⁺型出発基板１側に対して反対側の表面側は、第２ｎ^-型炭化珪素層６が形成されている。第２ｎ^-型炭化珪素層６は、ｎ⁺型出発基板１よりも低く第１ｎ^-型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ⁺型出発基板１とｎ^-型炭化珪素エピタキシャル層２と第２ｎ^-型炭化珪素層６と後述するｐ型ベース層３を併せて炭化珪素半導体基体とする。

【0030】

ｎ⁺型出発基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（ドレイン電極）が設けられている。裏面電極は、ドレイン電極を構成する。裏面電極の表面には、ドレイン電極パッド１４が設けられている。

【0031】

炭化珪素半導体基体の第１主面側（ｐ型ベース層３側）には、トレンチゲート構造が形成されている。具体的には、トレンチ１８は、ｐ型ベース層３のｎ⁺型出発基板１側に対して反対側の表面からｐ型ベース層３を貫通して第２ｎ^-型炭化珪素層６に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、第１ｎ^-型炭化珪素エピタキシャル層２、第２ｎ^-型炭化珪素層６およびｐ型ベース層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出していてもよい。

【0032】

第１ｎ^-型炭化珪素エピタキシャル層２および第２ｎ^-型炭化珪素層６の内部には、第１ｐ⁺型領域４と第２ｐ⁺型領域５が選択的に設けられている。第１ｐ⁺型領域４は、トレンチ１８の底部よりもドレイン側に深い位置にまで達している。第１ｐ⁺型領域４の下端部（ドレイン側端部）は、トレンチ１８の底部よりもドレイン側に位置する。第１ｐ⁺型領域４は、トレンチ１８間に設けられている。図１に記載のように、第１ｐ⁺型領域４は、後述するｐ⁺⁺型コンタクト領域８と接しているが、ｐ⁺⁺型コンタクト領域８と接していない形態も可能である。この場合、第１ｐ⁺型領域４の上面は、第２ｎ^-型炭化珪素層６の表面層に設けられ、ｐ型ベース層３の下面に接する。

【0033】

第２ｐ⁺型領域５の下端部は、トレンチ１８の底部よりもドレイン側に位置する。第２ｐ⁺型領域５は、トレンチ１８の底部と深さ方向ｚに対向する位置に形成される。第２ｐ⁺型領域５の幅は、トレンチ１８の幅よりも広い。トレンチ１８の底部は、第２ｐ⁺型領域５に達してもよいし、ｐ型ベース層３と第２ｐ⁺型領域５に挟まれた第２ｎ^-型炭化珪素層６内に位置し、第２ｐ⁺型領域５と接触していなくてもよい。第２ｐ⁺型領域５の上面は、トレンチ１８の底部よりもドレイン側でもよいし、ソース側でもよい。第１ｐ⁺型領域４と第２ｐ⁺型領域５は、例えばアルミニウム（Ａｌ）がドーピングされている。

【0034】

第１ｐ⁺型領域４の一部をトレンチ１８側に延在させることで第２ｐ⁺型領域５に接続した構造となっている。この場合、第１ｐ⁺型領域４の一部は、第１ｐ⁺型領域４と第２ｐ⁺型領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、第２ｎ^-型炭化珪素層６と交互に繰り返し配置された平面レイアウトを有していてもよい。つまり、直交する方向ｙで、第１ｐ⁺型領域４の一部と第２ｐ⁺型領域５の一部が少なくとも１か所以上接続されていればよい。これにより、第２ｐ⁺型領域５と第１ｎ^-型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることができ、ゲート絶縁膜９への負担が軽減されるため、信頼性が向上する。

【0035】

第１ｎ^-型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型ベース層３が設けられている。ｐ型ベース層３の不純物濃度は、例えば第１ｐ⁺型領域４の不純物濃度よりも低くてもよい。これにより、閾値電圧を下げるためにｐ型ベース層３の濃度を下げても、ｐ型ベース層３の空乏層の広がりを抑えることでパンチスルーによる耐圧低下を回避することができる。ｐ型ベース層３の内部には、基体第１主面側にｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８が選択的に設けられている。また、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８は互いに接する。

【0036】

図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

【0037】

層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。

【0038】

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２は、実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図３～図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。

【0039】

まず、図３に示すように、ｎ型の炭化珪素でできたｎ⁺型出発基板（第１導電型の出発基板）１に、第１ｎ^-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２およびｎ⁺型バッファ層１６が堆積された炭化珪素半導体基板３０を用意する（第１工程）。今回用いたｎ⁺型出発基板の直径は１５０ｍｍである。この炭化珪素半導体基板３０を購入してもよいし、ｎ⁺型出発基板１のみの基板を購入して、エピタキシャル成長でｎ⁺型バッファ層１６および第１ｎ^-型炭化珪素エピタキシャル層２を形成して、上述の炭化珪素半導体基板３０としてもよい。この場合、ｎ⁺型出発基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできたｎ⁺型バッファ層１６を、エピタキシャル成長させる。次に、ｎ⁺型バッファ層１６上にｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ^-型炭化珪素エピタキシャル層２を成長させる。

【0040】

次に、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、図４に示すように、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入することで、第１ｎ^-型炭化珪素エピタキシャル層２内に深さ０．６μｍ程度の第１ｐ⁺型領域（第２導電型の第２半導体領域）４、第２ｐ⁺型領域（第２導電型の第１半導体領域）５を例えば３×１０¹⁸／ｃｍ³の不純物濃度で形成する（ステップＳ１：第２工程）。

【0041】

次に、炭化珪素半導体基板３０の反りを戻す第１反り戻し処理を行う（ステップＳ２：第３工程）。ステップＳ１のイオン注入により、炭化珪素半導体基板３０はおもて面に凸形状の山型に反り、例えば、約３００μｍの反りが発生する。第１ｐ⁺型領域４、第２ｐ⁺型領域５は、深い領域に形成されるため、高加速度（１ＭｅＶ以上）のイオン注入を行っている。このため、炭化珪素半導体基板３０は山型に反りが大きくなり、炭化珪素半導体基板３０の反り量を減少させる反り戻し処理を行う必要がある。反り戻し処理では、例えば、炭化珪素半導体基板３０のウェハ反り量を１００μｍ未満まで減少させる。ウェハ反り量とは、炭化珪素半導体基板３０の最も高い部分の高さと最も低い部分の高さとの差である。

【0042】

図１０は、破砕層の深さとウェハ反り量との関係を示すグラフである。図１０において、縦軸は、ウェハ反り量を示し、単位はμｍである。横軸は破砕層の深さを示し、単位はｎｍである。破砕層とは、ＳｉＣの結晶性が崩れた層であり、破砕層の深さ（膜厚）は、炭化珪素半導体基板３０の断面をＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で観察することで測定できる。

【0043】

図１０によると、破砕層を形成するとウェハ反りが発生する。炭化珪素半導体基板３０の裏面に破砕層を形成するとおもて面に凹形状のお椀型に炭化珪素半導体基板３０の反りが発生する。このように、破砕層を形成すると、イオン注入により発生した炭化珪素半導体基板３０の反り方向と逆方向に反りが発生するため、炭化珪素半導体基板３０の反り戻しが可能になる。

【0044】

このため、実施の形態では、炭化珪素半導体基板３０の第２主面の研削によって、破砕層を１００ｎｍ以上５００ｎｍ以下の厚みで形成する。図１０によると、ウェハ反り量は、２００μｍ以上４５０μｍ以下となり、イオン注入により発生した炭化珪素半導体基板３０の反り量を減少させ、炭化珪素半導体基板３０の反り量を１００μｍ未満まで減少させることができる。例えば、３００ｎｍ程度破砕層を形成すると、図１０によると３３０μｍ程度お椀型に炭化珪素半導体基板３０の反りが発生する。このため、炭化珪素半導体基板３０の反り量は数十μｍとなる。また、破砕層の形成には、炭化珪素半導体基板３０の薄化に用いるＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）を使用する。ＢＧでは、炭化珪素半導体基板３０の第２主面（裏面）側からグラインダ等で機械的に研削する。また、３００ｎｍ程度破砕層を形成するためには、約１０～１４μｍ程度研削すればよく、実施の形態では、１２μｍ研削する。

【0045】

ステップＳ１において、トレンチ１８の底部を保護する第２ｐ⁺型領域５の形成は必要であるが、トレンチ１８間の第１ｐ⁺型領域４は、形成しない形態も可能である。この場合は、第２ｐ⁺型領域５を形成後にステップＳ２の第１反り戻し処理を行う。

【0046】

次に、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、図５に示すように、イオン注入法によって窒素等のｎ型の不純物をドーピングした厚さ０．７μｍ程度の第２ｎ^-型炭化珪素層６を、例えば２×１０¹⁷／ｃｍ³の不純物濃度で形成する（ステップＳ３）。

【0047】

次に、ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、図６に示すように、イオン注入法によって、厚さ０．５μｍ程度のｐ型ベース層（第２導電型の第２半導体層）３を例えば３×１０¹⁷／ｃｍ³の不純物濃度で形成する（ステップＳ４：第４工程）。

【0048】

次に、ｐ型ベース層３の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、図７に示すように、イオン注入法によって、厚さ０．５μｍ程度のｎ⁺型ソース層（第１導電型の第３半導体層）７を例えば１×１０¹⁹／ｃｍ³の不純物濃度で形成する（ステップＳ５：第５工程）。

【0049】

次に、所定の開口部を有するイオン注入用マスクを形成し、ｎ⁺型ソース層７の一部、ｐ型ベース層３の一部にアルミニウム等のｐ型の不純物をイオン注入し、図８に示すように、ｐ⁺⁺型コンタクト領域８を例えば１×１０²⁰／ｃｍ³の不純物濃度で形成する（ステップＳ６）。

【0050】

次に、炭化珪素半導体基板３０の反りを戻す第２反り戻し処理を行う（ステップＳ７）。イオン注入によりおもて面側だけにイオンが注入されるために、炭化珪素半導体基板３０はおもて面に凸形状の山型に反り、例えば、約２５０μｍの反りが発生する。このため、実施の形態では、炭化珪素半導体基板３０の第２主面の研削によって、破砕層を１００ｎｍ以上５００ｎｍ以下の厚みで形成する。図１０によると、ウェハ反り量は、２００μｍ以上４５０μｍ以下となり、イオン注入により発生した炭化珪素半導体基板３０の反り量を減少させ、炭化珪素半導体基板３０の反り量を１００μｍ未満まで減少させることができる。例えば、２００ｎｍ程度破砕層を形成すると、図１０によると２６０μｍ程度お椀型に炭化珪素半導体基板３０の反りが発生する。このため、炭化珪素半導体基板３０の反り量は数十μｍとなる。また、２００ｎｍ程度破砕層を形成するためには、約８～１２μｍ程度研削すればよく、実施の形態では、１０μｍ研削する。

【0051】

イオン注入により発生した炭化珪素半導体基板３０の反り量が、次工程以降に影響しない場合は、ステップＳ７の第２反り戻し処理は実施しなくてもよい。ただし、第２ｎ^-型炭化珪素層６、ｐ型ベース層３、ｎ⁺型ソース層７およびｐ⁺⁺型コンタクト領域８は、通常加速のイオン注入であるが、それぞれの工程で反りが発生するため、第２反り戻し処理を行うことが好ましい。

【0052】

実施の形態では、第１ｐ⁺型領域４および第２ｐ⁺型領域５を形成後に、第１反り戻し処理を行い、ｐ⁺⁺型コンタクト領域８を形成後に、第２反り戻し処理を行っているが、イオン注入毎に反り戻し処理を行ってもよい。また、イオン注入により発生した炭化珪素半導体基板３０の反り量が、次工程以降に影響しない場合は、反り戻し処理を実施しなくてもよい。

【0053】

次に、１７５０℃程度の不活性ガス雰囲気で熱処理を行い、イオン注入で形成した不純物領域の活性化処理を実施する（ステップＳ８：第６工程）。なお、１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。また、ステップＳ８とステップＳ９の順序は逆でもよい。つまり、トレンチ１８を形成したのち、活性化処理を実施してもよい。

【0054】

次に、ｎ⁺型ソース領域７の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、図９に示すように、ドライエッチングによってｎ⁺型ソース領域７およびｐ型ベース層３を貫通し、第２ｐ⁺型領域５に達するトレンチ１８を形成する（ステップＳ９：第７工程）。次に、トレンチ形成用マスクを除去する。

【0055】

トレンチ１８の形成は、炭化珪素半導体基板３０の反り量が少なく、炭化珪素半導体基板３０のおもて面が平らであることが好ましいため、第２反り戻し処理は、トレンチ１８の形成前に行っている。活性化処理で炭化珪素半導体基板３０の反りが解消されるため、トレンチ１８の形成前に活性化処理を実施するほうが好ましい。

【0056】

次に、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素を含むガス雰囲気中において１３００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜１１は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0057】

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する（第８工程）。

【0058】

次に、ゲート電極１０の表面に絶縁膜を形成する。例えば１０００℃の酸素雰囲気でアニールし熱酸化膜を形成する。次に、表面を保護膜で保護する、例えばフォト用のレジストにて形成する。次に、裏面に形成された絶縁膜、ゲート電極、ゲート絶縁膜をドライエッチングにて全て除去する。次に、灰化剥離工程にて表面に形成した保護膜を除去する。今回は酸素プラズマ中の灰化及びＳＰＭでの剥離を実施した。

【0059】

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１およびゲート絶縁膜１０をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させたコンタクトホールを形成する。次に、上記コンタクトホール内および層間絶縁膜１１上にソース電極（第１電極）１３となる導電性の膜、例えばニッケルを例えばスパッタ法により成膜する（第９工程）。次に７００℃程度の熱処理を行って導電性の膜と炭化珪素を選択的に反応させた後、未反応部分の導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１３を残し、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８とソース電極１３とを接触させる。

【0060】

次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１３上および層間絶縁膜１１上に、ソース電極パッド１５となる金属膜を例えばスパッタ法により成膜する。このとき、チタンまたは窒化チタンからなるバリアメタル（不図示）を先に形成してもよい。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５．５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、金属膜を選択的に除去し、ソース電極パッド１５を形成する。

【0061】

次に、ｎ⁺型出発基板１のおもて面を保護膜（不図示）で覆って保護した後、ｎ⁺型出発基板１を裏面側から研磨することで、ｎ⁺型出発基板１を薄化して製品厚さとしてもよい。

【0062】

次に、ｎ⁺型出発基板１の第２主面上に、ドレイン電極（不図示）となる導電性の膜、例えばモリブデン膜とニッケル膜を、例えばスパッタ法により続けて成膜する。その後、例えばレーザーアニールなどの熱処理を行って、ｎ⁺型出発基板１と導電性の膜を反応させてオーミック接合を形成することで、ドレイン電極を形成する。

【0063】

次に、ドレイン電極の表面に、ドレイン電極パッド（第２電極）１４として例えばチタン、ニッケルおよび金をこの順に成膜する（第１０工程）。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

【0064】

以上、説明したように、実施の形態によれば、炭化珪素半導体基板の第２主面の研削によって、破砕層を形成する。これにより、イオン注入により発生した炭化珪素半導体基板の反り量を減少させ、炭化珪素半導体基板の反り量を１００μｍ未満まで減少させることができる。このため、製造装置内での搬送不良やステージチャック不良、パターニング不良等の発生を低減または抑制することができる。

【0065】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0066】

以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

【符号の説明】

【0067】

１ ｎ⁺型出発基板
２ 第１ｎ^-型炭化珪素エピタキシャル層
３ ｐ型ベース層
４ 第１ｐ⁺型領域
５ 第２ｐ⁺型領域
６ 第２ｎ^-型炭化珪素層
７ ｎ⁺型ソース領域
８ ｐ⁺⁺型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１３ ソース電極
１４ ドレイン電極パッド
１５ ソース電極パッド
１６ ｎ⁺型バッファ層
１８ トレンチ
３０ 炭化珪素半導体基板
５０ トレンチ型ＭＯＳＦＥＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】