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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024055793
(43)【公開日】2024-04-18
(54)【発明の名称】半導体パッケージ
(51)【国際特許分類】
H01L 21/3205 20060101AFI20240411BHJP
H01L 25/07 20060101ALI20240411BHJP
H10B 80/00 20230101ALI20240411BHJP
【ＦＩ】
H01L21/88 T
H01L25/08 C
H10B80/00
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023166446
(22)【出願日】2023-09-27
(31)【優先権主張番号】10-2022-0128402
(32)【優先日】2022-10-07
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】鄭 顯 秀
(72)【発明者】
【氏名】金 泳 龍
(72)【発明者】
【氏名】李 太 寧
【テーマコード（参考）】
5F033
【Ｆターム（参考）】
5F033GG01
5F033GG02
5F033HH07
5F033HH08
5F033HH11
5F033HH13
5F033HH14
5F033HH17
5F033HH18
5F033KK07
5F033KK08
5F033KK11
5F033KK13
5F033KK14
5F033KK17
5F033KK18
5F033KK19
5F033KK32
5F033KK33
5F033KK34
5F033MM13
5F033QQ00
5F033QQ08
5F033QQ31
5F033QQ48
5F033QQ73
5F033RR03
5F033RR04
5F033RR05
5F033RR06
5F033RR08
5F033VV07
5F033VV16
5F033VV17
5F033XX08
5F033XX34
(57)【要約】 （修正有）
【課題】生産性及び電気的特性を向上させた半導体パッケージを提供する。
【解決手段】半導体パッケージ１０００は、第１回路素子が配置され第１活性面１０１Ｓ１及び第１非活性面１０１Ｓ２を有する第１半導体層１０１並びに第１半導体層の第１活性面上の第１ボンディング層１４０を含む第１半導体構造物１００、その上に配置され、第２回路素子が配置される第２活性面２０１Ｓ１及び第２非活性面２０１Ｓ２を有する第２半導体層２０１、第２半導体層の第２活性面上の第２前面ボンディング層２４０並びに第２半導体層の第２非活性面上の第２後面ボンディング層２５０を含む半導体スタックＳＴと、第２半導体構造物上に配置され、第３回路素子が配置される第３活性面３０１Ｓ１及び第３非活性面３０１Ｓ２を有する第３半導体層３０１並びにその第３活性面上の第３ボンディング層３４０を含む第３半導体構造物３００とを備える。
【選択図】図１
【解決手段】半導体パッケージ１０００は、第１回路素子が配置され第１活性面１０１Ｓ１及び第１非活性面１０１Ｓ２を有する第１半導体層１０１並びに第１半導体層の第１活性面上の第１ボンディング層１４０を含む第１半導体構造物１００、その上に配置され、第２回路素子が配置される第２活性面２０１Ｓ１及び第２非活性面２０１Ｓ２を有する第２半導体層２０１、第２半導体層の第２活性面上の第２前面ボンディング層２４０並びに第２半導体層の第２非活性面上の第２後面ボンディング層２５０を含む半導体スタックＳＴと、第２半導体構造物上に配置され、第３回路素子が配置される第３活性面３０１Ｓ１及び第３非活性面３０１Ｓ２を有する第３半導体層３０１並びにその第３活性面上の第３ボンディング層３４０を含む第３半導体構造物３００とを備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１回路素子が配置される第１活性面及び前記第１活性面に対向する第１非活性面を有する第１半導体層並びに前記第１半導体層の前記第１活性面上の第１ボンディング層を含む第１半導体構造物と、
前記第１半導体構造物上に配置され、第２回路素子が配置される第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、前記第２半導体層の前記第２活性面上の第２前面ボンディング層、並びに前記第２半導体層の前記第２非活性面上の第２後面ボンディング層を含む少なくとも一つの第２半導体構造物と、
前記第２半導体構造物上に配置され、第３回路素子が配置される第３活性面及び前記第３活性面に対向する第３非活性面を有する第３半導体層並びに前記第３半導体層の前記第３活性面上の第３ボンディング層を含む第３半導体構造物と、を備え、
前記第１ボンディング層は、前記第２前面ボンディング層に接合され、
前記第３ボンディング層は、前記第２後面ボンディング層に接合されることを特徴とする半導体パッケージ。
前記第１半導体構造物上に配置され、第２回路素子が配置される第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、前記第２半導体層の前記第２活性面上の第２前面ボンディング層、並びに前記第２半導体層の前記第２非活性面上の第２後面ボンディング層を含む少なくとも一つの第２半導体構造物と、
前記第２半導体構造物上に配置され、第３回路素子が配置される第３活性面及び前記第３活性面に対向する第３非活性面を有する第３半導体層並びに前記第３半導体層の前記第３活性面上の第３ボンディング層を含む第３半導体構造物と、を備え、
前記第１ボンディング層は、前記第２前面ボンディング層に接合され、
前記第３ボンディング層は、前記第２後面ボンディング層に接合されることを特徴とする半導体パッケージ。
【請求項2】
前記少なくとも一つの第２半導体構造物は、前記第１半導体構造物と前記第３半導体構造物との間に配置され、
前記少なくとも一つの第２半導体構造物の平面積は、前記第１半導体構造物の平面積及び前記第３半導体構造物の平面積よりも小さいことを特徴とする請求項１に記載の半導体パッケージ。
前記少なくとも一つの第２半導体構造物の平面積は、前記第１半導体構造物の平面積及び前記第３半導体構造物の平面積よりも小さいことを特徴とする請求項１に記載の半導体パッケージ。
【請求項3】
前記少なくとも一つの第２半導体構造物の側面を囲む封合材を更に含み、
前記封合材は、前記第１半導体構造物と前記第３半導体構造物との間に配置されることを特徴とする請求項１に記載の半導体パッケージ。
前記封合材は、前記第１半導体構造物と前記第３半導体構造物との間に配置されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項4】
前記第１半導体構造物は、
前記第１半導体層の前記第１活性面と前記第１ボンディング層との間に第１配線構造物を含む第１素子層と、
前記第１半導体層を貫通する貫通電極と、
前記第１半導体構造物の前記第１非活性面上に配置される後面配線層と、を更に含み、
前記貫通電極は、前記第１配線構造物と前記後面配線層の後面配線構造物とを電気的に連結することを特徴とする請求項１に記載の半導体パッケージ。
前記第１半導体層の前記第１活性面と前記第１ボンディング層との間に第１配線構造物を含む第１素子層と、
前記第１半導体層を貫通する貫通電極と、
前記第１半導体構造物の前記第１非活性面上に配置される後面配線層と、を更に含み、
前記貫通電極は、前記第１配線構造物と前記後面配線層の後面配線構造物とを電気的に連結することを特徴とする請求項１に記載の半導体パッケージ。
【請求項5】
前記後面配線構造物は、それぞれ異なるレベルに配置される複数の後面配線パターン及び前記後面配線パターンを連結する後面配線ビアを含むことを特徴とする請求項４に記載の半導体パッケージ。
【請求項6】
前記第１ボンディング層、前記第２前面ボンディング層、及び前記第３ボンディング層の少なくとも一つは、回路素子に連結される配線パッド、前記配線パッドを覆うパッシベーション層、前記パッシベーション層上のボンディング絶縁層、及び前記ボンディング絶縁層を貫通して前記配線パッドに接触するボンディングパッドを含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項7】
前記配線パッドは、アルミニウム（Ａｌ）を含み、
前記ボンディングパッドは、銅（Ｃｕ）を含むことを特徴とする請求項６に記載の半導体パッケージ。
前記ボンディングパッドは、銅（Ｃｕ）を含むことを特徴とする請求項６に記載の半導体パッケージ。
【請求項8】
前記第１ボンディング層と前記第２前面ボンディング層とは、直接接合され、
前記第３ボンディング層と前記第２後面ボンディング層とは、直接接合され、
前記直接接合は、隣接する前記ボンディングパッド間の銅－銅ボンディング又は隣接する前記ボンディング絶縁層間の誘電体－誘電体ボンディングの少なくとも一つを含むことを特徴とする請求項６に記載の半導体パッケージ。
前記第３ボンディング層と前記第２後面ボンディング層とは、直接接合され、
前記直接接合は、隣接する前記ボンディングパッド間の銅－銅ボンディング又は隣接する前記ボンディング絶縁層間の誘電体－誘電体ボンディングの少なくとも一つを含むことを特徴とする請求項６に記載の半導体パッケージ。
【請求項9】
第１活性面及び前記第１活性面に対向する第１非活性面を有する第１半導体層、前記第１活性面上に配置されて第１回路素子を含む第１素子層、及び前記第１素子層上の第１ボンディング層を含む第１半導体構造物と、
前記第１半導体構造物上に配置され、前記第１活性面に向かい合う第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、前記第２活性面上に配置されて第２回路素子を含む第２素子層、前記第２素子層上の第２前面ボンディング層、前記第２半導体層の前記第２非活性面上の第２後面ボンディング層、並びに前記第２半導体層を貫通して前記第２素子層と前記第２後面ボンディング層とを連結する貫通構造物をそれぞれ含む複数の第２半導体構造物と、
前記複数の第２半導体構造物上に配置され、前記第２非活性面に向かい合う第３活性面及び前記第３活性面に対向する第３非活性面を有する第３半導体層、前記第３活性面上の第３回路素子を含む第３素子層、並びに前記第３素子層上の第３ボンディング層を含む第３半導体構造物と、
前記第１半導体構造物と前記第２半導体構造物との間に、前記複数の第２半導体構造物の外側面を囲む封合材と、を備えることを特徴とする半導体パッケージ。
前記第１半導体構造物上に配置され、前記第１活性面に向かい合う第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、前記第２活性面上に配置されて第２回路素子を含む第２素子層、前記第２素子層上の第２前面ボンディング層、前記第２半導体層の前記第２非活性面上の第２後面ボンディング層、並びに前記第２半導体層を貫通して前記第２素子層と前記第２後面ボンディング層とを連結する貫通構造物をそれぞれ含む複数の第２半導体構造物と、
前記複数の第２半導体構造物上に配置され、前記第２非活性面に向かい合う第３活性面及び前記第３活性面に対向する第３非活性面を有する第３半導体層、前記第３活性面上の第３回路素子を含む第３素子層、並びに前記第３素子層上の第３ボンディング層を含む第３半導体構造物と、
前記第１半導体構造物と前記第２半導体構造物との間に、前記複数の第２半導体構造物の外側面を囲む封合材と、を備えることを特徴とする半導体パッケージ。
【請求項10】
前記第１半導体構造物は、前記複数の第２半導体構造物のうちの最下部の第２半導体構造物とフェースツーフェース接合（ｆａｃｅ ｔｏ ｆａｃｅ ｂｏｎｄｉｎｇ）を行い、
前記第３半導体構造物は、前記複数の第２半導体構造物のうちの最上部の第２半導体構造物とバックツーフェース接合（ｂａｃｋ ｔｏ ｆａｃｅ ｂｏｎｄｉｎｇ）を行うことを特徴とする請求項９に記載の半導体パッケージ。
前記第３半導体構造物は、前記複数の第２半導体構造物のうちの最上部の第２半導体構造物とバックツーフェース接合（ｂａｃｋ ｔｏ ｆａｃｅ ｂｏｎｄｉｎｇ）を行うことを特徴とする請求項９に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージに関する。
【背景技術】
【0002】
半導体パッケージの小型化及び高性能化の傾向に伴い、それぞれ異なる機能を行う複数の半導体チップを一つのパッケージに内蔵するシステムインパッケージ（ＳｉＰ）技術の開発が要求されている。パッケージ内で半導体チップを連結する微細配線を形成するために、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を形成し、ボンディングパッドを介して半導体チップを互いに接合する技術が用いられている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１００２１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、生産性及び電気的特性を向上させた半導体パッケージを提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明の一態様による半導体パッケージは、第１回路素子が配置される第１活性面及び前記第１活性面に対向する第１非活性面を有する第１半導体層並びに前記第１半導体層の前記第１活性面上の第１ボンディング層を含む第１半導体構造物と、前記第１半導体構造物上に配置され、第２回路素子が配置される第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、前記第２半導体層の前記第２活性面上の第２前面ボンディング層、並びに前記第２半導体層の前記第２非活性面上の第２後面ボンディング層をそれぞれ含む少なくとも一つの第２半導体構造物と、前記第２半導体構造物上に配置され、第３回路素子が配置される第３活性面及び前記第３活性面に対向する第３非活性面を有する第３半導体層並びに前記第３半導体層の前記第３活性面上の第３ボンディング層を含む第３半導体構造物と、を備え、前記第１ボンディング層は、前記第２前面ボンディング層に接合され、前記第３ボンディング層は、前記第２後面ボンディング層に接合される。
【0006】
上記目的を達成するためになされた本発明の他の態様による半導体パッケージは、第１活性面及び前記第１活性面に対向する第１非活性面を有する第１半導体層、前記第１活性面上に配置されて第１回路素子を含む第１素子層、及び前記第１素子層上の第１ボンディング層を含む第１半導体構造物と、前記第１半導体構造物上に配置され、前記第１活性面に向かい合う第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、前記第２活性面上に配置されて第２回路素子を含む第２素子層、前記第２素子層上の第２前面ボンディング層、前記第２半導体層の前記第２非活性面上の第２後面ボンディング層、並びに前記第２半導体層を貫通して前記第２素子層と前記第２後面ボンディング層とを連結する貫通構造物をそれぞれ含む複数の第２半導体構造物と、前記複数の第２半導体構造物上に配置され、前記第２非活性面に向かい合う第３活性面及び前記第３活性面に対向する第３非活性面を有する第３半導体層、前記第３活性面上の第３回路素子を含む第３素子層、並びに前記第３素子層上の第３ボンディング層を含む第３半導体構造物と、前記第１半導体構造物と前記第２半導体構造物との間に、前記複数の第２半導体構造物の外側面を囲む封合材と、を備える。
【0007】
一実施形態による半導体パッケージは、第１回路素子が配置される第１活性面及び前記第１活性面に対向する第１非活性面を有する第１半導体層並びに前記第１半導体層の前記第１活性面上の第１ボンディング層を含む第１半導体構造物と、前記第１半導体構造物上に配置されて前記第１半導体構造物の平面積よりも小さい平面積を有する第２半導体構造物と、前記第１半導体構造物上で前記第２半導体構造物の側面を覆う封合材と、を備え、前記第２半導体構造物は、第２回路素子が配置される第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、並びに前記第２半導体層の前記第２活性面上に配置されて前記第１ボンディング層に直接接合される第２前面ボンディング層を含む。
【発明の効果】
【0008】
本発明によれば、フェースツーフェース接合（ｆａｃｅ ｔｏ ｆａｃｅ ｂｏｎｄｉｎｇ）を成す第１及び第２半導体構造物を形成することによって、生産性及び電気的特性を向上させた半導体パッケージを提供することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態による半導体パッケージを示した断面図である。
【図2a】本発明の一実施形態による半導体パッケージを示した部分拡大図である。
【図2b】本発明の一実施形態による半導体パッケージを示した部分拡大図である。
【図3】本発明の一実施形態による半導体パッケージを示した断面図である。
【図4】本発明の一実施形態による半導体パッケージを示した断面図である。
【図5a】本発明の一実施形態による半導体構造物の製造過程を順に示した断面図である。
【図5b】本発明の一実施形態による半導体構造物の製造過程を順に示した断面図である。
【図5c】本発明の一実施形態による半導体構造物の製造過程を順に示した断面図である。
【図6】一実施形態による半導体パッケージを製造する手順を示したフローチャートである。
【図7a】一実施形態による半導体パッケージの製造過程を順に示した断面図である。
【図7b】一実施形態による半導体パッケージの製造過程を順に示した断面図である。
【図7c】一実施形態による半導体パッケージの製造過程を順に示した断面図である。
【図7d】一実施形態による半導体パッケージの製造過程を順に示した断面図である。
【図7e】一実施形態による半導体パッケージの製造過程を順に示した断面図である。
【図7f】一実施形態による半導体パッケージの製造過程を順に示した断面図である。
【発明を実施するための形態】
【0010】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【0011】
図１は、本発明の一実施形態による半導体パッケージを示した断面図であり、図２ａ及び図２ｂは、本発明の一実施形態による半導体パッケージを示した部分拡大図であって、図２ａは、図１の「Ａ」領域を拡大して示した図であり、図２ｂは、図１の「Ｂ」領域を拡大して示した図である。
【0012】
図１、図２ａ、及び図２ｂを参照すると、本実施形態の半導体パッケージ１０００は、第１半導体構造物１００、第１半導体構造物１００上の複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）上の第３半導体構造物３００、及び封合材４００を含む。複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）は、垂直方向（Ｚ軸方向）に積層される。実施形態によって、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）は、図面に示したものよりも多いか又は少ない数で提供される。例えば、本発明による半導体パッケージは、３つ以下又は５つ以上の第２半導体構造物を含む。
【0013】
垂直方向（Ｚ軸方向）に積層された第１半導体構造物１００、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）、及び第３半導体構造物３００は、第１及び第２貫通電極（１３２、２３２）を介して電気的に連結される。第１半導体構造物１００、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）、及び第３半導体構造物３００は、別途の連結部材（例えば、金属ピラー、はんだバンプなど）なしに、半導体構造物のそれぞれの上面及び下面に露出した要素が直接接合される構造（例えば、ハイブリッドボンディング（ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ）、ダイレクトボンディング（ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ）などと呼ばれる）を有する。例えば、第１半導体構造物１００と複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）のうちの最下部の第２半導体構造物２００Ａとの間の境界面、又は第３半導体構造物３００と複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）のうちの最上部の第２半導体構造物２００Ｄとの間の境界面には、誘電体－誘電体ボンディング（ｄｉｅｌｅｃｔｒｉｃ－ｔｏ－ｄｉｅｌｅｃｔｒｉｃ ｂｏｎｄｉｎｇ）及び／又は銅（Ｃｕ）－銅（Ｃｕ）ボンディング（ｃｏｐｐｅｒ－ｔｏ－ｃｏｐｐｅｒ ｂｏｎｄｉｎｇ）が形成され、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）の間にもその境界面に誘電体－誘電体ボンディング及び／又は銅－銅ボンディングが形成される。
【0014】
下部の第２半導体構造物（例えば、２００Ａ）の第２後面ボンディング絶縁層２５１及び第２後面ボンディングパッド２５２は、上部の第２半導体構造物（例えば、２００Ｂ）の第２前面ボンディング絶縁層２４１及び第２前面ボンディングパッド２４５にボンディングにより結合される。
【0015】
以下、本実施形態の半導体パッケージ１０００の構成要素について詳細に説明する。
【0016】
第１半導体構造物１００は、互いに対向する第１活性面１０１Ｓ１及び第１非活性面１０１Ｓ２を有する第１半導体層１０１、第１活性面１０１Ｓ１上の第１素子層１１０、第１素子層１１０上の第１ボンディング層１４０、及び第１半導体層１０１を貫通する第１貫通構造物１３０を含む。一例において、第１半導体構造物１００は、第１素子層１１０に配置される多数のロジック素子及び／又はメモリ素子を含むバッファチップ又はコントロールチップである。他の例において、第１半導体構造物１００はインターポーザチップである。第１半導体構造物１００は、その上部に積層された複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）からの信号を外部に伝達し、また外部からの信号及び電源を複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）に伝達する。
【0017】
第１半導体層１０１は、例えばシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）などの半導体元素を含むか、或いはシリコンカーバイド（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、又はリン化インジウム（ＩｎＰ）などの化合物半導体を含む。第１半導体層１０１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する。第１半導体層１０１は、活性領域、例えば不純物がドープされたウェル（ｗｅｌｌ）又は不純物がドープされた構造物を含む。第１半導体層１０１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造などの様々な素子分離層１０４を含む。
【0018】
第１素子層１１０は、第１半導体層１０１の第１活性面１０１Ｓ１上の第１回路素子１０２、第１層間絶縁層１１１、及び第１配線構造物１１２を含む。第１回路素子１０２は、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）がデータを保存するか又は出力するようにアドレスコマンド又は制御コマンドなどを伝達するための回路、例えば入出力（Ｉ／Ｏ）回路などを含む。一例として、第１回路素子１０２は、ロジック素子及びメモリ素子を介してロジック機能及びメモリ機能を共に実行するが、実施形態によって、ロジック素子のみを含んでロジック機能のみを実行することもできる。
【0019】
第１回路素子１０２のそれぞれは、図２ａに示したように、ゲート電極１０２ｇ、ゲート誘電層１０２ｄ、及び不純物領域１０２ａを含む。不純物領域１０２ａは、例えば不純物がドープされたウェル（ｗｅｌｌ）又は不純物がドープされた構造物である。不純物領域１０２ａは、例えば第１回路素子１０２のソース領域又はドレイン領域として機能する。ゲート誘電層１０２ｄは、ゲート電極１０２ｇと第１半導体層１０１の活性領域との間に配置される。活性領域は、第１半導体層１０１内の素子分離層１０４によって限定される。素子分離層１０４はシェロートランチ素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）工程によって形成される。ゲート電極１０２ｇの両側にゲートスペーサ１０３が配置され、ゲートスペーサ１０３はゲート電極１０２ｇと不純物領域１０２ａとを電気的に絶縁する。第１回路素子１０２は、第１配線構造物１１２を介して第１貫通電極１３２及び第１ボンディングパッド１４５に電気的に連結される。例えば、不純物領域１０２ａは第１配線構造物１１２に連結されて第１貫通電極１３２に電気的に連結される。
【0020】
第１素子層１１０は、様々な種類の個別素子を含む。個別素子は、第１半導体層１０１の第１活性面１０１Ｓ１のうちの活性領域上に配置され、様々な能動素子及び／又は受動素子を含む。第１素子層１１０は、個別素子を覆う第１層間絶縁層１１１、及び個別素子を互いに連結するか、個別素子を第１半導体層１０１の活性領域に連結するか、又は第１貫通構造物１３０に連結される第１配線構造物１１２を含む。第１層間絶縁層１１１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はテトラエチルオルトシリケート（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）を含む。第１層間絶縁層１１１は複数の層を含む。第１配線構造物１１２は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金を含む金属物質を含む。第１配線構造物１１２は第１配線パターン１１２Ｌ及び第１配線ビア１１２Ｐを含む多層構造を有する。第１素子層１１０と第１半導体層１０１との間には、第１配線構造物１１２を第１半導体層１０１から電気的に分離させる絶縁性保護膜（図示せず）が配置される。
【0021】
第１ボンディング層１４０は第１半導体層１０１の第１活性面１０１Ｓ１の上に配置される。第１素子層１１０は第１活性面１０１Ｓ１と第１ボンディング層１４０との間に配置される。第１ボンディング層１４０は、隣接する他の半導体構造物、例えば最下部の第２半導体構造物２００Ａに直接接合される層である。
【0022】
第１ボンディング層１４０は、第１素子層１１０上で第１配線構造物１１２に連結される第１配線パッド１４３、第１配線パッド１４３上で第１配線パッド１４３に連結される第１ボンディングパッド１４５、第１配線パッド１４３及び第１ボンディングパッド１４５を覆う第１ボンディング絶縁層１４１を含む。第１配線パッド１４３は、第１配線構造物１１２のプラグ又は第１配線ビア１１２Ｐに連結され、第１配線パターン１１２Ｌのそれぞれの厚さよりも厚い厚さを有する。第１配線パッド１４３は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金を含む金属物質を含む。第１配線パッド１４３は、第１配線構造物１１２及び第１ボンディングパッド１４５とは異なる金属物質を含む。例えば、第１配線パッド１４３は、アルミニウム（Ａｌ）又はアルミニウム（Ａｌ）合金を含む。
【0023】
本実施形態による半導体パッケージ１０００において、第１ボンディング層１４０は第１素子層１１０上で第１配線パッド１４３の側面及び上面を覆う第１パッシベーション層１４４を更に含む。第１パッシベーション層１４４は、絶縁物質、例えばシリコン窒化物（ＳｉＮ）、シリコン炭化物（ＳｉＣ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン炭窒化物（ＳｉＣＮ）、アルミニウム窒化物（ＡｌＮ）、アルミニウム酸窒化物（ＡｌＯＮ）、アルミニウム酸化物（ＡｌＯ）、又はアルミニウム酸化炭化物（ＡｌＯＣ）のうちの一つを含む。
【0024】
第１ボンディングパッド１４５は第１半導体層１０１の第１活性面１０１Ｓ１の上に配置される。第１ボンディングパッド１４５は第１ボンディング絶縁層１４１及び第１パッシベーション層１４４を貫通して第１配線パッド１４３に接触する。本実施形態において、第１ボンディングパッド１４５は第１配線パッド１４３に向かう方向に幅が減少するにつれて傾斜した側面を有するが、実施形態によって、実質的に同じ幅を有して、垂直の側面を有することもできる。
【0025】
第１ボンディングパッド１４５は、バリア層１４５ａ及び導電層１４５ｂを含む。本実施形態において、バリア層１４５ａは、導電層１４５ｂの側面及び下面を覆う。バリア層１４５ａは、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、又はタングステン窒化物（ＷＮ）などの金属化合物を含む。導電層１４５ｂは、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、又は銅（Ｃｕ）などの金属物質を含む。導電層１４５ｂは、例えば銅（Ｃｕ）を含む。
【0026】
第１ボンディングパッド１４５の下面は第１配線パッド１４３の上面に接触する。第１ボンディングパッド１４５の上面の平面積は第１配線パッド１４３の下面の平面積よりも小さい。
【0027】
第１貫通構造物１３０は、第１半導体層１０１を垂直方向（Ｚ軸方向）に貫通し、第１配線構造物１１２と第１ボンディングパッド１４５とを互いに連結する電気的経路を提供する。第１貫通構造物１３０は、第１スペーサ１３１及び第１貫通電極１３２を含む。第１スペーサ１３１は、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、ポリマー、又はこれらの組み合わせを含み、単一膜又は多層膜である。第１貫通電極１３２は、図２ａに示したように、導電性プラグ１３２ｂ及びこれを囲むバリア膜１３２ａを含む。本実施形態において、バリア膜１３２ａは導電性プラグ１３２ｂの外側面を囲むが、実施形態によって、導電性プラグ１３２ｂの上面も共に覆うことができる。バリア膜１３２ａは、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、又はタングステン窒化物（ＷＮ）などの金属化合物を含む。導電性プラグ１３２ｂは、例えばタングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、又は銅（Ｃｕ）などの金属物質を含む。
【0028】
本実施形態において、第１半導体構造物１００は第１非活性面１０１Ｓ２上の連結バンプ１６０を更に含む。連結バンプ１６０は、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）と通信するためのバンプ以外にも、外部装置と通信するためのバンプを含む。連結バンプ１６０は、低融点金属、例えばスズ（Ｓｎ）を含む合金（例えば、Ｓｎ－Ａｇ－Ｃｕ）を含む。連結バンプ１６０は、例えばはんだボール（ｓｏｌｄｅｒ ｂａｌｌ）を含む。連結バンプ１６０のそれぞれは、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、又はピン（ｐｉｎ）の形態を有する。連結バンプ１６０のそれぞれは、多重層又は単一層で形成される。
【0029】
複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）は、第１半導体構造物１００上に配置される。複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）は第１半導体構造物１００上でＺ方向に積層されて一つの半導体スタックＳＴを成す。
【0030】
複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）のそれぞれは、互いに対向する第２活性面２０１Ｓ１及び第２非活性面２０１Ｓ２を有する第２半導体層２０１、第２活性面２０１Ｓ１上の第２素子層２１０、第２素子層２１０上に配置される第２前面ボンディング層２４０、第２半導体層２０１の第２非活性面２０１Ｓ２上の第２後面ボンディング層２５０、及び第２貫通構造物２３０を含む。複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）は実質的に同一又は類似する構造を有するため、以下では一つの第２半導体構造物２００を中心に説明し、同一構成要素に対する参照符号及び繰り返される説明は省略する。また、第２半導体層２０１、第２素子層２１０、及び第２貫通構造物２３０は、第１半導体構造物１００の第１半導体層１０１、第１素子層１１０、及び第１貫通構造物１３０と同一又は類似する特徴を有するため、繰り返される説明は省略する。
【0031】
第２半導体層２０１は、第１半導体層１０１と同一又は類似する物質を含む。第２半導体層２０１の平面積は、第１半導体層１０１よりも小さいサイズを有する。
【0032】
第２素子層２１０は、第２半導体層２０１の第２活性面２０１Ｓ１上の第２回路素子２０２、第２層間絶縁層２１１、及び第２配線構造物２１２を含む。第２回路素子２０２は、第１半導体構造物１００から伝達されるアドレスコマンド及び制御コマンドなどに基づいてデータを保存又は出力するメモリ素子で構成される。一例として、メモリ素子は、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリ素子や、ＰＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、又はＲＲＡＭなどの不揮発性メモリ素子を含む。この場合、本発明の実施形態による半導体パッケージは、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）製品又はＥＤＰ（Ｅｌｅｃｔｒｏ Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ）製品などに用いられる。
【0033】
第２回路素子２０２のそれぞれは、図２ａに示したように、ゲート電極２０２ｇ、ゲート誘電層２０２ｄ、及び不純物領域２０２ａを含む。第２層間絶縁層２１１は第２回路素子２０２及び第２配線構造物２１２を覆う。第２層間絶縁層２１１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はテトラエチルオルトシリケート（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）を含む。
【0034】
第２前面ボンディング層２４０は第２半導体層２０１の第２活性面２０１Ｓ１の下に配置される。第２素子層２１０は第２活性面２０１Ｓ１と第２前面ボンディング層２４０との間に配置される。第２前面ボンディング層２４０は第１半導体構造物１００又は隣接する別途の第２半導体構造物２００に直接接合される層である。第２前面ボンディング層２４０は第２素子層２１０の下に配置される。第２前面ボンディング層２４０は、第２配線構造物２１２の下で第２配線構造物２１２に連結される第２配線パッド２４３、第２配線パッド２４３の下で第２配線パッド２４３に連結される第２前面ボンディングパッド２４５、並びに第２配線パッド２４３及び第２前面ボンディングパッド２４５を覆う第２前面ボンディング絶縁層２４１を含む。
【0035】
第２配線パッド２４３は第２配線構造物２１２のうちの最下部の第２配線パターン２１２Ｌと第２前面ボンディングパッド２４５との間に配置される。第２配線パッド２４３は、第２配線構造物２１２のプラグ又は第２配線ビア２１２Ｐに連結され、第２配線パターン２１２Ｌのそれぞれの厚さよりも厚い厚さを有する。第２配線パッド２４３は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金を含む金属物質を含む。第２配線パッド２４３は、第２配線構造物２１２及び第２前面ボンディングパッド２４５とは異なる金属物質を含む。例えば、第２配線パッド２４３は、アルミニウム（Ａｌ）又はアルミニウム（Ａｌ）合金を含む。
【0036】
第２前面ボンディングパッド２４５は第２半導体層２０１の第２活性面２０１Ｓ１の下に配置される。第２前面ボンディングパッド２４５は、第２前面ボンディングパッド２４５の下の第２後面ボンディングパッド２５２又は第１ボンディングパッド１４５に接合されてボンディング界面の一部を成す。
【0037】
第２前面ボンディングパッド２４５は第２前面ボンディング絶縁層２４１及び第２パッシベーション層２４４を貫通して第２配線パッド２４３に接触する。本実施形態において、第２前面ボンディングパッド２４５は第２配線パッド２４３に向かう方向に幅が減少するにつれて傾斜した側面を有するが、実施形態によって、実質的に同じ幅を有して、垂直の側面を有することもできる。
【0038】
第２前面ボンディングパッド２４５は、バリア層２４５ａ及び導電層２４５ｂを含む。本実施形態において、バリア層２４５ａは、導電層２４５ｂの側面及び上面を覆う。
【0039】
第２前面ボンディング絶縁層２４１は、第２素子層２１０の下で第２配線パッド２４３及び第２パッシベーション層２４４を覆い、第２前面ボンディングパッド２４５の側面を囲む。第２前面ボンディング絶縁層２４１の下面は、第２前面ボンディングパッド２４５の下面と共にボンディング界面を形成し、第２前面ボンディングパッド２４５の下面と実質的に共面を成す。第２前面ボンディング絶縁層２４１は、シリコン酸化物、シリコン窒化物、シリコン炭化窒化物、及びシリコン酸炭化窒化物のうちのそれぞれ異なる物質で形成される。
【0040】
第２後面ボンディング層２５０は第２半導体層２０１の第２非活性面２０１Ｓ２上に配置される。本実施形態において、第２後面ボンディング層２５０の厚さは第２前面ボンディング層２４０の厚さよりも小さい。第２後面ボンディング層２５０は第２半導体層２０１の第２非活性面２０１Ｓ２上の第２後面ボンディングパッド２５２及び第２半導体層２０１の第２非活性面２０１Ｓ２を覆いながら第２後面ボンディングパッド２５２を覆う第２後面ボンディング絶縁層２５１を含む。
【0041】
第２後面ボンディングパッド２５２は第２半導体層２０１の第２貫通電極２３２に接する。第２後面ボンディングパッド２５２は、第２後面ボンディングパッド２５２上の第２前面ボンディングパッド２４５又は第３ボンディングパッド３４５に接合されてボンディング界面の一部を成す。本実施形態において、第２後面ボンディングパッド２５２は、ボンディング界面に向かうにつれて幅が増加して傾斜した側面を有するが、実施形態によって、実質的に同じ幅を有して、垂直の側面を有することもできる。
【0042】
第２後面ボンディングパッド２５２は、バリア層２５２ａ及び導電層２５２ｂを含む。本実施形態において、バリア層２５２ａは、導電層２５２ｂの側面及び下面を覆う。バリア層２５２ａは、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、又はタングステン窒化物（ＷＮ）などの金属化合物を含む。導電層２５２ｂは、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、又は銅（Ｃｕ）などの金属物質を含む。導電層２５２ｂは、例えば銅（Ｃｕ）を含む。
【0043】
第２後面ボンディング絶縁層２５１の上面は、第２後面ボンディングパッド２５２の上面と共にボンディング界面を形成し、第２後面ボンディングパッド２５２の上面と実質的に共面を成す。第２後面ボンディング絶縁層２５１は、シリコン酸化物、シリコン窒化物、シリコン炭化窒化物、及びシリコン酸炭化窒化物のうちのそれぞれ異なる物質で形成される。
【0044】
第２貫通構造物２３０は、第２半導体層２０１を垂直方向（Ｚ軸方向）に貫通し、第２前面ボンディングパッド２４５と第２後面ボンディングパッド２５２とを互いに連結する電気的経路を提供する。第２貫通構造物２３０は、第２スペーサ２３１及び第２貫通電極２３２を含む。第２貫通電極２３２は、導電性プラグ２３２ｂ及びこれを囲むバリア膜２３２ａを含み、これは第１貫通電極１３２の構造と同一又は類似するため、重複する説明は省略する。
【0045】
第３半導体構造物３００は複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）上に配置される。第３半導体構造物３００は、互いに対向する第３活性面３０１Ｓ１及び第３非活性面３０１Ｓ２を有する第３半導体層３０１、第３活性面３０１Ｓ１の下の第３素子層３１０、並びに第３素子層３１０の下に配置される第３ボンディング層３４０を含む。第３半導体層３０１及び第３素子層３１０は、第１半導体構造物１００の第１半導体層１０１及び第１素子層１１０と同一又は類似する特徴を有するため、繰り返される説明は省略する。
【0046】
第３半導体層３０１は、第１半導体層１０１と同一又は類似する物質を含む。第３半導体層３０１の平面積は、第１半導体層１０１と実質的に同じサイズを有し、第２半導体層２０１よりも大きいサイズを有する。
【0047】
第３素子層３１０は、第３半導体層３０１の第３活性面３０１Ｓ１上の第３回路素子３０２、第３活性面３０１Ｓ１の下の第３層間絶縁層３１１、及び第３配線構造物３１２を含む。第３回路素子３０２は、第２回路素子２０２と同様にメモリ素子で構成されるが、これとは異なって、ダミー素子で構成することもできる。
【0048】
第３回路素子３０２のそれぞれは、図２ｂに示したように、ゲート電極３０２ｇ、ゲート誘電層３０２ｄ、及び不純物領域３０２ａを含む。第３層間絶縁層３１１は第３回路素子３０２及び第３配線構造物３１２を覆う。
【0049】
第３ボンディング層３４０は第３半導体層３０１の第３活性面３０１Ｓ１の下に配置される。第３素子層３１０は第３活性面３０１Ｓ１と第２後面ボンディング層２５０との間に配置される。第３ボンディング層３４０は最上部の第２半導体構造物２００Ｄの第２後面ボンディング層２５０に直接接合される層である。第３ボンディング層３４０は第３素子層３１０の下に配置される。第３ボンディング層３４０は、第３配線構造物３１２の下で第３配線構造物３１２に連結される第３配線パッド３４３、第３配線パッド３４３の下で第３配線パッド３４３に連結される第３ボンディングパッド３４５、並びに第３配線パッド３４３及び第３ボンディングパッド３４５を覆う第３ボンディング絶縁層３４１を含む。
【0050】
第３配線パッド３４３は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金を含む金属物質を含む。第３配線パッド３４３は、第３配線構造物３１２及び第３ボンディングパッド３４５とは異なる金属物質を含む。例えば、第３配線パッド３４３は、アルミニウム（Ａｌ）又はアルミニウム（Ａｌ）合金を含む。
【0051】
第３ボンディングパッド３４５は第３半導体層３０１の第３活性面３０１Ｓ１の下に配置される。第３ボンディングパッド３４５は、第２後面ボンディングパッド２５２に接合されてボンディング界面の一部を成す。第３ボンディングパッド３４５は第３ボンディング絶縁層３４１を貫通して第３配線パッド３４３に接触する。第３ボンディングパッド３４５は、バリア層３４５ａ及び導電層３４５ｂを含む。本実施形態において、バリア層３４５ａは、導電層３４５ｂの側面及び上面を覆う。
【0052】
第３ボンディング絶縁層３４１は、第３素子層３１０の下で第３配線パッド３４３及び第３パッシベーション層３４４を覆い、第３ボンディングパッド３４５の側面を囲む。第３ボンディング絶縁層３４１の下面は、第３ボンディングパッド３４５の下面と共にボンディング界面を形成し、第３ボンディングパッド３４５の下面と実質的に共面を成す。第３ボンディング絶縁層３４１は、シリコン酸化物、シリコン窒化物、シリコン炭化窒化物、及びシリコン酸炭化窒化物のうちのそれぞれ異なる物質で形成される。
【0053】
図１及び図２ａを参照すると、第１半導体構造物１００の第１ボンディング層１４０は第２半導体構造物２００のうちの最下部の第２半導体構造物２００Ａの第２前面ボンディング層２４０にボンディングされて接合される。第２半導体層２０１の第２活性面２０１Ｓ１は、第２回路素子２０２が配置される活性領域を有し、第１活性面１０１Ｓ１に向かい合う。第１半導体構造物１００と最下部の第２半導体構造物２００Ａとは、フェースツーフェース接合（ｆａｃｅ ｔｏ ｆａｃｅ ｂｏｎｄｉｎｇ）で接合される。フェースツーフェース接合は、隣接する半導体構造物の活性面が向かい合うように半導体構造物を接合する接合方式を意味する。第１半導体構造物１００と最下部の半導体構造物２００Ａとの間のフェースツーフェース接合は、第１ボンディング層１４０と第２前面ボンディング層２４０とが直接接合される構造である。直接接合される構造は、第１ボンディングパッド１４５と第２前面ボンディングパッド２４５との間の銅－銅ボンディング、又は第１ボンディング絶縁層１４１と第２前面ボンディング絶縁層２４１との間の誘電体－誘電体ボンディングの少なくとも一つを含む。第１半導体構造物１００と最下部の第２半導体構造物２００Ａとがフェースツーフェース接合によって接合されることで、信号完全性（ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ）が増加するなど、電気的特性を向上させた半導体パッケージを提供することができる。これは、フェースツーフェース接合により、第１素子層１１０と第２素子層２１０との間の距離が比較的近くなるためである。
【0054】
下部の第２半導体構造物（例えば、２００Ａ）の第２後面ボンディング層２５０は上部の第２半導体構造物（例えば、２００Ｂ）の第２前面ボンディング層２４０にボンディングされて接合される。即ち、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）は下部の半導体構造物の第２後面ボンディング層２５０と上部の半導体構造物の第２前面ボンディング層２４０とが直接接合されて積層される形態である。
【0055】
図１及び図２ｂを参照すると、第３半導体構造物３００の第３ボンディング層３４０は第２半導体構造物２００のうちの最上部の第２半導体構造物２００Ｄの第２後面ボンディング層２５０にボンディングされて接合される。第３半導体層３０１の第３活性面３０１Ｓ１は、第３回路素子３０２が配置される活性領域を有し、第２非活性面２０１Ｓ２に向かい合う。第３半導体構造物３００と最上部の第２半導体構造物２００Ｄとは、バックツーフェース接合（ｂａｃｋ ｔｏ ｆａｃｅ ｂｏｎｄｉｎｇ）で接合される。バックツーフェース接合は、非活性面と活性面とが向かい合うように半導体構造物を接合する接合方式を意味する。第３半導体構造物３００と最上部の半導体構造物２００Ｄとの間のバックツーフェース接合は、第３ボンディング層３４０と第２後面ボンディング層２５０とが直接接合される構造である。直接接合される構造は、第３ボンディングパッド３４５と第２後面ボンディングパッド２５２との間の銅－銅ボンディング、又は第３ボンディング絶縁層３４１と第２後面ボンディング絶縁層２５１との間の誘電体－誘電体ボンディングの少なくとも一つを含む。第３半導体構造物３００と最上部の第２半導体構造物２００Ｄとがバックツーフェース接合によって接合されることで、生産性を向上させた半導体パッケージを提供することができる。第１半導体構造物１００上に複数の第２半導体構造物からなる半導体スタックＳＴをバックツーフェース接合によって接合する代わりに、第３半導体構造物３００上に半導体スタックＳＴをバックツーフェース接合によって接合することで、生産性を向上させた半導体パッケージを提供することもできる。これは、第１半導体構造物１００を実装するキャリアが省略されて工程費用が節減されるか又は工程難易度が減少するためである。
【0056】
一方、本実施形態の半導体パッケージ１０００は、第１半導体構造物１００上に複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）を囲む封合材４００を更に含む。封合材４００は、第１半導体構造物１００上に配置されて、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）のそれぞれの少なくとも一部を封合する。封合材４００は、例えばＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄ Ｃｏｍｐｏｕｎｄ）を含むが、封合材４００の物質は特に限定されるものではない。
【0057】
本実施形態において、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）の各平面積は第１半導体構造物１００及び第３半導体構造物３００の平面積よりも小さい。第１半導体構造物１００及び第３半導体構造物３００の平面積は実質的に同じである。封合材４００は、第１半導体構造物１００と第３半導体構造物３００との間で、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）の側面を囲む。封合材４００の外側面は第１半導体構造物１００の外側面及び第３半導体構造物３００の外側面と共面を成す。
【0058】
封合材４００の上面は第３半導体構造物３００の第３ボンディング絶縁層３４１によって覆われる。封合材４００の下面は、第２半導体構造物２００の第２前面ボンディング絶縁層２４１によって覆われる。本実施形態において、第２半導体構造物２００のうちの最下部の第２半導体構造物２００Ａの第２前面ボンディング絶縁層２４１は、半導体スタックＳＴにＺ方向に重なる部分から封合材４００と第１ボンディング絶縁層１４１との間に平行に延びる部分を更に含む。これは、第１半導体構造物１００上に半導体スタックＳＴを形成するものではなく、第３半導体構造物３００上に半導体スタックＳＴ及び封合材４００を形成した後に、第２前面ボンディング絶縁層２４１を形成するためである。これにより、封合材４００の上面は第３ボンディング絶縁層３４１に接触し、封合材４００の下面は第２前面ボンディング絶縁層２４１に接触する。
【0059】
第３半導体構造物３００を含むウエハー上に半導体スタックＳＴ及び封合材４００を形成した後、第１半導体構造物１００を含むウエハーとウエハーオンウエハー工程により本発明による半導体パッケージを形成する。これにより、半導体スタックＳＴの側面は露出せず、第１半導体構造物１００及び第３半導体構造物３００の側面は、封合材４００の側面と共に露出する。
【0060】
【0061】
【0062】
図３を参照すると、半導体パッケージ１０００Ａにおいて、第１半導体構造物１００は、後面配線層１７０を更に含む。後面配線層１７０は第１半導体構造物１００の第１非活性面１０１Ｓ２の下に配置される。後面配線層１７０は、第１貫通構造物１３０の第１貫通電極１３２によって第１配線構造物１１２に電気的に連結される後面配線構造物１７２、及び第１非活性面１０１Ｓ２の下で後面配線構造物１７２を覆う後面層間絶縁層１７１を含む。本実施形態において、後面配線構造物１７２は、第１配線構造物１１２と類似してそれぞれ異なるレベルに配置される複数の後面配線パターン、及び後面配線パターンを連結する後面配線ビアを含む。連結バンプ１６０は、後面配線層１７０の下で後面配線構造物１７２に電気的に連結される。後面配線構造物１７２は、例えばパワー分配ネットワーク（Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｎｅｔｗｏｒｋｓ）を成す配線である。第１半導体構造物１００と第２半導体構造物２００とをフェースツーフェース接合によって接合して形成し、後面配線構造物１７２を介してパワー分配ネットワークを実現することで電源完全性（ｐｏｗｅｒ ｉｎｔｅｇｒｉｔｙ）を増加させるなど、電気的特性を向上させた半導体パッケージを提供することができる。
【0063】
図４を参照すると、半導体パッケージ１０００Ｂは、複数の第２半導体構造物（２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ）を含まず、一つの第２半導体構造物２００を含む。これは、第３半導体構造物３００を含むウエハー上に第２半導体構造物２００を直接接合した後、追加的な半導体構造物を積層することなく、封合材４００を形成するためである。
【0064】
図５ａ～図５ｃは、本発明の一実施形態による半導体構造物の製造過程を順に示した断面図である。図５ａ～図５ｃは、ウエハーをダイシングして第２半導体構造物２００を含む複数の半導体チップを形成するまでの過程を示す。
【0065】
図５ａを参照すると、第２半導体ウエハー２００Ｗをキャリア１０上に仮接合する。
【0066】
先ず、複数の第２半導体構造物２００のための第２半導体ウエハー２００Ｗを接合物質層を用いて第２半導体ウエハー２００Ｗの第２非活性面２０１Ｓ２がキャリア（図示せず）に支持されるように仮接合した後、第２非活性面２０１Ｓ２に対向する第２活性面２０１Ｓ１上の第２回路素子２０２（図２ａ参照）、第２配線構造物２１２、及び第２層間絶縁層２１１を形成して第２素子層２１０を形成する。第２半導体層２０１の第１活性面２０１Ｓ１から延びるビア内に導電性物質を蒸着することで第２貫通構造物２３０を形成する。第２貫通構造物２３０は、第２半導体ウエハー２００Ｗを完全に貫通しない深さで形成される。第２貫通構造物２３０は、例えばビアミドル（ｖｉａ－ｍｉｄｄｌｅ）構造で形成される。但し、第２貫通構造物２３０の構造はこれに限定されず、ビアファースト（ｖｉａ－ｆｉｒｓｔ）又はビア－ラスト（ｖｉａ－ｌａｓｔ）構造で形成され得る。ビアファーストは第２素子層２１０の第２回路素子２０２が形成される前に第２貫通構造物２３０が最初に形成される構造を示し、ビアミドルは第２回路素子２０２を形成した後に第２素子層２１０が形成される前に第２貫通構造物２３０が形成される構造を示し、ビアラストは第２素子層２１０が全て形成された後に第２貫通構造物２３０が形成される構造を示す。
【0067】
次に、第２素子層２１０を覆う第２前面ボンディング絶縁層２４１の一部を形成し、パターニング工程によって第２配線パッド２４３を形成し、第２前面ボンディング絶縁層２４１の一部を更に形成して第２配線パッド２４３の上面を覆った後、パターニング工程を実施して第２ボンディング絶縁層２４１を貫通する開口部内に第２前面ボンディングパッド２４５を形成することで第２前面ボンディング層２４０を形成する。
【0068】
次に、第２半導体ウエハー２００Ｗをキャリア１０上に仮接合する。第２半導体層２０１の第２活性面２０１Ｓ１上に配置された第２前面ボンディングパッド２４５及び第２前面ボンディング絶縁層２４１はキャリア１０に仮接合される。第２前面ボンディングパッド２４５及び第２前面ボンディング絶縁層２４１は、グルー（ｇｌｕｅ）などの接合物質層によってキャリア１０に支持されるように仮接合される。
【0069】
図５ｂを参照すると、第２半導体ウエハー２００Ｗの厚さを減少させて、第２後面ボンディング層２５０を形成する。
【0070】
第２半導体ウエハー２００Ｗの上面に対して研磨工程を行って、第２半導体ウエハー２００Ｗの厚さを減少させる。これにより、第２半導体ウエハー２００Ｗの上面は第２貫通構造物２３０の上端よりも下に形成される。第２半導体ウエハー２００Ｗの一部分が除去されることで、第２貫通構造物２３０の上端が第２半導体ウエハー２００Ｗの上面から突出する。研磨工程により、第２半導体ウエハー２００Ｗの厚さを所望の第２半導体構造物２００の厚さに減少させる。研磨工程は、化学的機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程などのグラインディング工程、エッチバック（ｅｔｃｈ－ｂａｃｋ）工程、又はこれらの組み合わせが用いられる。例えば、グラインディング工程を実行して第２半導体ウエハー２００Ｗを一定の厚さに減少させ、適切な条件のエッチバックを適用して第２貫通構造物２３０を十分に露出させる。
【0071】
次に、第２半導体構造物２００上に露出した第２貫通構造物２３０の上面及び側面の一部を覆い、第２半導体層２０１の上面を覆う第２後面ボンディング絶縁層２５１を形成し、第２後面ボンディング絶縁層２５１をパターニングして第２貫通構造物２３０を露出させる開口部を形成し、開口部内に導電性物質を蒸着して平坦化工程を行うことで、第２後面ボンディングパッド２５２を形成する。導電性物質は、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、又はタングステン窒化物（ＷＮ）などの金属化合物、及び／又はタングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、又は銅（Ｃｕ）などの金属物質を含む。これにより、第２後面ボンディング絶縁層２５１及び第２後面ボンディングパッド２５２を含む第２後面ボンディング層２５０が形成される。
【0072】
図５ｃを参照すると、第２半導体ウエハー２００ＷをスクライブラインＳＬに沿って切断して複数の第２半導体構造物２００に分離する。この後、キャリア１０は除去される。
【0073】
図６は、一実施形態による半導体パッケージを製造する手順を示したフローチャートであり、図７ａ～図７ｆは、一実施形態による半導体パッケージの製造過程を順に示した断面図であって、図７ａ～図７ｆは、図５ａ～図５ｃを参照して製造された複数の第２半導体構造物２００を用いて本発明の一実施形態による半導体パッケージを製造する過程を示す図である。
【0074】
【0075】
先ず、第３活性面３０１Ｓ１及び第３非活性面３０１Ｓ２を有する第３ウエハー３００Ｗの第３活性面３０１Ｓ１上の第３回路素子３０２（図２ｂ参照）、第３配線構造物３１２、及び第３層間絶縁層３１１を形成して第３素子層３１０を形成する。次に、第３素子層３１０を覆う第３ボンディング絶縁層３４１の一部を形成し、パターニング工程を介して第３配線パッド３４３を形成し、第３ボンディング絶縁層３４１の一部を更に形成して第３配線パッド３４３の上面を覆った後、パターニング工程を実施して第３ボンディング絶縁層３４１を貫通する開口部内に第３ボンディングパッド３４５を形成することで、第３ボンディング層３４０を形成する。
【0076】
次に、図５ａ～図５ｃの製造過程を介して形成された第２半導体構造物２００を第３ウエハー３００Ｗ上にバックツーフェース接合によって接合する。バックツーフェース接合は第３ウエハー３００Ｗの第３活性面３０１Ｓ１と第２半導体構造物２００の第２非活性面２０１Ｓ２とが向かい合うように接合する接合方式を意味する。第３ウエハー３００Ｗの第３ボンディング層３４０と第２半導体構造物２００の第２後面ボンディング層２５０とが直接接合するようにボンディング工程を行う。ボンディング工程は、例えば第３ボンディング層３４０と第２後面ボンディング層２５０とが互いに接合された後、熱処理工程、例えば熱圧着（ｔｈｅｒｍａｌ ｃｏｍｐｒｅｓｓｉｏｎ）工程を行い、ダイレクトボンディング又はハイブリッドボンディングが行われる。ダイレクトボンディングは、第３ボンディング層３４０の第３ボンディングパッド３４５と第２後面ボンディング層２５０の第２後面ボンディングパッド２５２とが互いに接触して銅（Ｃｕ）－銅（Ｃｕ）ボンディング（ｃｏｐｐｅｒ－ｔｏ－ｃｏｐｐｅｒ ｂｏｎｄｉｎｇ）によって結合される。また、第３ボンディング絶縁層３４１と第２後面ボンディング絶縁層２５１とは、互いに接触して誘電体－誘電体ボンディング（ｄｉｅｌｅｃｔｒｉｃ－ｔｏ－ｄｉｅｌｅｃｔｒｉｃ ｂｏｎｄｉｎｇ）によって結合される。
【0077】
図６、図７ｂ、及び図７ｃを参照すると、複数の第２半導体構造物（２００Ｄ、２００Ｃ、２００Ｂ、２００Ａ）を順次積層し、第３ウエハー３００Ｗ上に積層された複数の第２半導体構造物（２００Ｄ、２００Ｃ、２００Ｂ、２００Ａ）の側面を覆う封合材４００及び第２前面ボンディング層２４０を形成して第１ウエハー構造物ＷＳ１を形成する（段階Ｓ２０）。
【0078】
複数の第２半導体構造物（２００Ｄ、２００Ｃ、２００Ｂ、２００Ａ）は、例えば最下部の第２半導体構造物２００Ｄ上に残りの第２半導体構造物（２００Ｃ、２００Ｂ、２００Ａ）を図７ａで説明した方法と同一又は類似する方法でボンディング工程を行って積層することで形成される。本段階において、最上部の第２半導体構造物２００Ａの第２前面ボンディング層２４０の配線パッド２４３を形成し、第３ウエハー３００Ｗ及び複数の第２半導体構造物（２００Ｄ、２００Ｃ、２００Ｂ、２００Ａ）を覆う封合材４００を形成し、研磨工程を行った後の第２前面ボンディング絶縁層２４１及び第２前面ボンディングパッド２４５を形成する。最上部の第２半導体構造物２００Ａ上の第２前面ボンディング絶縁層２４１は、封合材４００の上面を覆う部分を含む。これにより、第３ウエハー３００Ｗ及び第３ウエハー３００Ｗ上の構成を含む第１ウエハー構造物ＷＳ１が形成される。
【0079】
【0080】
先ず、第２ウエハー構造物ＷＳ２を準備する。第２ウエハー構造物ＷＳ２を準備することは、第１活性面１０１Ｓ１及び第１非活性面１０１Ｓ２を有する第１ウエハー１００Ｗの第１活性面１０１Ｓ１上の第１回路素子１１０（図２ａ参照）、第１配線構造物１１２、並びに第１層間絶縁層１１１を形成して第１素子層１１０を形成し、第１素子層１１０上に蒸着工程及びパターニング工程を行って第１ボンディング層１４０を形成することを含む。
【0081】
次に、第２ウエハー構造物ＷＳ２を第１ウエハー構造物ＷＳ１上にフェースツーフェース接合によって接合する。フェースツーフェース接合は、第２ウエハー構造物ＷＳ２の第１活性面１０１Ｓ１と第２ウエハー構造物ＷＳ２の第２活性面２０１Ｓ１とが向かい合うように接合する接合方式を意味する。第２ウエハー構造物ＷＳ２の第１ボンディング層１４０と第１ウエハー構造物ＷＳ１の第２前面ボンディング層２４０とが直接接合するようにボンディング工程を行う。ボンディング工程は、図７ａで説明したものと同一又は類似する方法で実施する。これにより、第１ウエハー構造物ＷＳ１と第２ウエハー構造物ＷＳ２とが直接接合された構造のウエハー構造物ＷＳが形成される。
【0082】
このように、別途のキャリアなしにボンディング工程を行うことによって、製造工程が単純化したり、工程費用が節減されたりするなど、生産性を向上させた半導体パッケージを提供することができる。また、第１ウエハー構造物ＷＳ１と第２ウエハー構造物ＷＳ２とをフェースツーフェース接合を介して接合することによって、第１ウエハー構造物ＷＳ１の最上部に配置される第２素子層２１０と第２ウエハー構造物ＷＳ２の第１素子層１１０との間の長さが短くなるため、信号完全性が向上するなど、電気的特性を向上させた半導体パッケージを提供することができる。
【0083】
【0084】
ウエハー構造物ＷＳの第３非活性面３０１Ｓ２に対して研磨工程を行って第３ウエハー３００Ｗの厚さを減少させる。研磨工程は、化学的機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程などのグラインディング工程、エッチバック（ｅｔｃｈ－ｂａｃｋ）工程、又はこれらの組み合わせが用いられる。研磨工程を介して第３ウエハー３００Ｗの厚さを所望の第３半導体構造物３００の厚さに減少させる。
【0085】
次に、ウエハー構造物ＷＳの第１非活性面１０１Ｓ２に対して研磨工程を行い、第１ウエハー１００Ｗの厚さを減少させる。これにより、第１貫通構造物１３０の上端が第１ウエハー１００Ｗの上面から露出する。研磨工程を介して第１ウエハー１００Ｗの厚さを所望の第１半導体構造物１００の厚さに減少させる。次に、露出した第１貫通構造物１３０に連結されるボンディングパッド（図示せず）及びボンディングパッドに接触する連結バンプ１６０を形成する。
【0086】
次に、ウエハー構造物ＷＳをスクライブラインに沿って切断して本発明による半導体パッケージ１０００を形成する。
【0087】
本段階において、連結バンプ１６０を形成する前に第１非活性面１０１Ｓ２上で第１貫通構造物１３０に接触する別途の後面配線構造物１７２（図３参照）を形成することによって、図３の半導体パッケージ１０００Ａが形成される。第１素子層１１０に形成される配線構造物の一部、例えばパワー分配ネットワーク（ｐｏｗｅｒ ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）を成す配線を他の配線から分離させて第１非活性面１０１Ｓ２上に形成することで、パワー完全性が向上するなど、電気的特性を向上させた半導体パッケージを提供することができる。
【0088】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0089】
１０ キャリア
１００、２００、３００ 第１、第２、第３半導体構造物
１０１、２０１、３０１ 第１、第２、第３半導体層
１０１Ｓ１、２０１Ｓ１、３０１Ｓ１ 第１、第２、第３活性面
１０１Ｓ２、２０１Ｓ２、３０１Ｓ２ 第１、第２、第３非活性面
１０２、２０２、３０２ 第１、第２、第３回路素子
１０２ａ、２０２ａ、３０２ａ 不純物領域
１０２ｄ、２０２ｄ、３０２ｄ ゲート誘電層
１０２ｇ、２０２ｇ、３０２ｇ ゲート電極
１０３ ゲートスペーサ
１０４、２０４ 素子分離層
１１０、２１０、３１０ 第１、第２、第３素子層
１１１、２１１、３１１ 第１、第２、第３層間絶縁層
１１２、２１２、３１２ 第１、第２、第３配線構造物
１１２Ｌ、２１２Ｌ 第１、第２配線パターン
１１２Ｐ、２１２Ｐ 第１、第２配線ビア
１３０、２３０ 第１、第２貫通構造物
１３１、２３１ 第１、第２スペーサ
１３２、２３２ 第１、第２貫通電極
１３２ａ、２３２ａ バリア膜
１３２ｂ、２３２ｂ 導電性プラグ
１４０、３４０ 第１、第３ボンディング層
１４１、３４１ 第１、第３ボンディング絶縁層
１４３、２４３、３４３ 第１、第２、第３配線パッド
１４４、２４４、３４４ 第１、第２、第３パッシベーション層
１４５、３４５ 第１、第３ボンディングパッド
１４５ａ、２４５ａ、２５２ａ、３４５ａ バリア層
１４５ｂ、２４５ｂ、２５２ｂ、３４５ｂ 導電層
１６０ 連結バンプ
１７０ 後面配線層
１７１ 後面層間絶縁層
１７２ 後面配線構造物
２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ 第２半導体構造物
２００Ｗ 第２半導体ウエハー
２４０ 第２前面ボンディング層
２４１ 第２前面ボンディング絶縁層
２４５ 第２前面ボンディングパッド
２５０ 第２後面ボンディング層
２５１ 第２後面ボンディング絶縁層
２５２ 第２後面ボンディングパッド
３００Ｗ 第３ウエハー
４００ 封合材
１０００、１０００Ａ、１０００Ｂ 半導体パッケージ
ＳＬ スクライブライン
ＳＴ 半導体スタック
ＷＳ ウエハー構造物
ＷＳ１、ＷＳ２ 第１、第２ウエハー構造物
１００、２００、３００ 第１、第２、第３半導体構造物
１０１、２０１、３０１ 第１、第２、第３半導体層
１０１Ｓ１、２０１Ｓ１、３０１Ｓ１ 第１、第２、第３活性面
１０１Ｓ２、２０１Ｓ２、３０１Ｓ２ 第１、第２、第３非活性面
１０２、２０２、３０２ 第１、第２、第３回路素子
１０２ａ、２０２ａ、３０２ａ 不純物領域
１０２ｄ、２０２ｄ、３０２ｄ ゲート誘電層
１０２ｇ、２０２ｇ、３０２ｇ ゲート電極
１０３ ゲートスペーサ
１０４、２０４ 素子分離層
１１０、２１０、３１０ 第１、第２、第３素子層
１１１、２１１、３１１ 第１、第２、第３層間絶縁層
１１２、２１２、３１２ 第１、第２、第３配線構造物
１１２Ｌ、２１２Ｌ 第１、第２配線パターン
１１２Ｐ、２１２Ｐ 第１、第２配線ビア
１３０、２３０ 第１、第２貫通構造物
１３１、２３１ 第１、第２スペーサ
１３２、２３２ 第１、第２貫通電極
１３２ａ、２３２ａ バリア膜
１３２ｂ、２３２ｂ 導電性プラグ
１４０、３４０ 第１、第３ボンディング層
１４１、３４１ 第１、第３ボンディング絶縁層
１４３、２４３、３４３ 第１、第２、第３配線パッド
１４４、２４４、３４４ 第１、第２、第３パッシベーション層
１４５、３４５ 第１、第３ボンディングパッド
１４５ａ、２４５ａ、２５２ａ、３４５ａ バリア層
１４５ｂ、２４５ｂ、２５２ｂ、３４５ｂ 導電層
１６０ 連結バンプ
１７０ 後面配線層
１７１ 後面層間絶縁層
１７２ 後面配線構造物
２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ 第２半導体構造物
２００Ｗ 第２半導体ウエハー
２４０ 第２前面ボンディング層
２４１ 第２前面ボンディング絶縁層
２４５ 第２前面ボンディングパッド
２５０ 第２後面ボンディング層
２５１ 第２後面ボンディング絶縁層
２５２ 第２後面ボンディングパッド
３００Ｗ 第３ウエハー
４００ 封合材
１０００、１０００Ａ、１０００Ｂ 半導体パッケージ
ＳＬ スクライブライン
ＳＴ 半導体スタック
ＷＳ ウエハー構造物
ＷＳ１、ＷＳ２ 第１、第２ウエハー構造物
【図1】
【図2a】
【図2b】
【図3】
【図4】
【図5a】
【図5b】
【図5c】
【図6】
【図7a】
【図7b】
【図7c】
【図7d】
【図7e】
【図7f】