特開 2024-55830 無変調結合を用いたデュアルデジタル位相同期ループ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024055830

(43)【公開日】2024-04-18

(54)【発明の名称】無変調結合を用いたデュアルデジタル位相同期ループ

(51)【国際特許分類】

   H03L 7/08 20060101AFI20240411BHJP

   H04L 7/033 20060101ALI20240411BHJP

【ＦＩ】

H03L7/08 220

H04L7/033 100

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023173452

(22)【出願日】2023-10-05

(31)【優先権主張番号】17/961,741

(32)【優先日】2022-10-07

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】518364964

【氏名又は名称】ルネサス エレクトロニクス アメリカ インコーポレイテッド

【氏名又は名称原語表記】ＲＥＮＥＳＡＳ ＥＬＥＣＴＲＯＮＩＣＳ ＡＭＥＲＩＣＡ ＩＮＣ．

【住所又は居所原語表記】１００１ Ｍｕｒｐｈｙ Ｒａｎｃｈ Ｒｏａｄ， Ｍｉｌｐｉｔａｓ， Ｃａｌｉｆｏｒｎｉａ ９５０３５， Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】メノ・ティエルド・スパイカー

【テーマコード（参考）】

5J106

5K047

【Ｆターム（参考）】

5J106AA04

5J106CC38

5J106CC52

5K047AA03

5K047AA06

5K047GG02

5K047MM47

5K047MM48

5K047MM55

(57)【要約】

【課題】複数のネットワークを同期させるための半導体装置を提供する。
【解決手段】
半導体装置は、第１の信号を出力するように構成されたアナログ位相同期ループ（ＡＰＬＬ）を含むことができる。さらに、半導体装置は、第２の信号を出力するように構成された第１のデジタル位相同期ループ（ＤＰＬＬ）を含むことができる。さらに、半導体装置は、第３の信号を出力するように構成された第２のＤＰＬＬを含むことができる。第１の信号と第２の信号との組み合わせを使用して第１の出力クロック信号を生成することができる。第３の信号から第２の信号を減算して得られた差を使用して第２の出力クロック信号を生成することができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体装置であって、
第１の信号を出力するように構成されたアナログ位相同期ループ（ＡＰＬＬ）と、
第２の信号を出力するように構成された第１のデジタル位相同期ループ（ＤＰＬＬ）と、
第３の信号を出力するように構成された第２のＤＰＬＬと、
を備え、
前記第１の信号と前記第２の信号との組み合わせを使用して第１の出力クロック信号が生成され、
前記第３の信号から前記第２の信号を減算して得られた差を使用して第２の出力クロック信号が生成される、
半導体装置。

【請求項2】

前記第１の信号と前記第２の信号との組み合わせを受信し、前記第１の出力クロック信号を出力するように構成された整数分周器と、
前記差および前記組み合わせを受信し、前記第２の出力クロック信号を出力するように構成された分数分周器と、
をさらに備える、請求項１に記載の半導体装置。

【請求項3】

複数の分数分周器をさらに備え、
前記複数の分数分周器の各々は、前記第２の出力クロック信号のコピーを出力するように構成される、
請求項１に記載の半導体装置。

【請求項4】

前記第３の信号から前記第２の信号を減算する前に、前記第２の信号をフィルタリングするように構成されたローパスフィルタをさらに備え、
前記ローパスフィルタの帯域幅は、前記ＡＰＬＬの帯域幅に基づいている、
請求項１に記載の半導体装置。

【請求項5】

前記第２の出力クロック信号が生成される前に、前記差をスケーリングするように構成されたスケーラをさらに備える、請求項１に記載の半導体装置。

【請求項6】

周波数分周器をさらに備え、
前記周波数分周器は、
前記第１の信号と前記第２の信号との組み合わせを受信するように構成されたマルチモジュラス分周器と、
前記第１の信号と前記第２の信号との差の組み合わせを受信するように構成されたシグマ・デルタ変調器と、
前記第２の出力クロック信号におけるジッタを低減させるように構成されたジッタ低減回路と、
を備える、請求項１に記載の半導体装置。

【請求項7】

前記第１のＤＰＬＬの帯域幅と前記第２のＤＰＬＬの帯域幅との差は、所定の閾値よりも小さい、請求項１に記載の半導体装置。

【請求項8】

前記第２の出力クロック信号は、前記第１のＤＰＬＬの動作から独立している、請求項１に記載の半導体装置。

【請求項9】

複数のトランシーバと、タイミング回路と、を備える装置であって、
前記タイミング回路は、前記複数のトランシーバのうちの第１のトランシーバから第１の基準信号を受信し、前記複数のトランシーバのうちの第２のトランシーバから第２の基準信号を受信し、第１の出力クロック信号を前記複数のトランシーバのうちの第２のトランシーバに出力し、第２の出力クロック信号を複数のクロック回路のうちの第２のクロック回路に出力するように構成されており、
前記第１の出力クロック信号は、前記タイミング回路内のアナログ位相同期ループ（ＡＰＬＬ）によって生成された第１の信号と、前記タイミング回路内の第１のデジタル位相同期ループ（ＤＰＬＬ）によって生成された第２の信号との組み合わせに基づいており、
前記第２の出力クロック信号は、前記タイミング回路の第２のＤＰＬＬによって生成された第３の信号から前記第２の信号を減算して得られた差に基づいている、
装置。

【請求項10】

前記タイミング回路は、
前記第１の信号と前記第２の信号との組み合わせを受信し、前記第１の出力クロック信号を出力するように構成された整数分周器と、
前記差および前記組み合わせを受信し、前記第２の出力クロック信号を出力するように構成された分数分周器と、
を備える、請求項９に記載の装置。

【請求項11】

前記タイミング回路は、複数の分数分周器を備え、前記複数の分数分周器の各々は、前記第２の出力クロック信号のコピーを出力するように構成される、請求項９に記載の装置。

【請求項12】

前記タイミング回路は、前記第３の信号から前記第２の信号を減算する前に、前記第２の信号をフィルタリングするように構成されたローパスフィルタを備え、前記ローパスフィルタの帯域幅は、前記ＡＰＬＬの帯域幅に基づいている、請求項９に記載の装置。

【請求項13】

前記タイミング回路は、前記第２の出力クロック信号が生成される前に、前記差をスケーリングするように構成されたスケーラを備える、請求項９に記載の装置。

【請求項14】

前記タイミング回路は、周波数分周器を備え、
前記周波数分周器は、
前記第１の信号と前記第２の信号との組み合わせを受信するように構成されたマルチモジュラス分周器と、
前記第１の信号と前記第２の信号との差の組み合わせを受信するように構成されたシグマ・デルタ変調器と、
前記第２の出力クロック信号におけるジッタを低減させるように構成されたジッタ低減回路と、
を備える、請求項９に記載の装置。

【請求項15】

前記第１のＤＰＬＬの帯域幅と前記第２のＤＰＬＬの帯域幅との差は、所定の閾値よりも小さい、請求項９に記載の装置。

【請求項16】

前記第２の出力クロック信号は、前記第１の基準信号から独立している、請求項９に記載の装置。

【請求項17】

複数のネットワークを同期させるためにタイミング回路を動作させる方法であって、
アナログ位相同期ループ（ＡＰＬＬ）を動作させて第１の信号を出力するステップと、
第１のデジタル位相同期ループ（ＤＰＬＬ）を動作させて第２の信号を出力するステップと、
第２のＤＰＬＬを動作させて第３の信号を出力するステップと、
前記第１の信号と前記第２の信号とを組み合わせて第１の出力クロック信号を生成するステップと、
前記第３の信号から前記第２の信号を減算して第２の出力クロック信号を生成するステップと、
を含み、
前記第２の出力クロック信号は、前記第１のＤＰＬＬの動作から独立している、
方法。

【請求項18】

複数の分数分周器を動作させて前記第２の出力クロック信号のコピーを複数出力するステップをさらに含む、請求項１７に記載の方法。

【請求項19】

ローパスフィルタを動作させて、前記第３の信号から前記第２の信号を減算する前に、前記第２の信号をフィルタリングするステップをさらに含み、
前記ローパスフィルタの帯域幅は、前記ＡＰＬＬの帯域幅に基づいている、
請求項１７に記載の方法。

【請求項20】

前記第１のＤＰＬＬの帯域幅と前記第２のＤＰＬＬの帯域幅との差は、所定の閾値よりも小さい、請求項１７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、半導体装置に関し、より詳細には、デュアルデジタル位相同期ループの無変調結合を実現することができるタイミング回路に関する。

【背景技術】

【0002】

トランシーバおよびクロック回路を含むタイミング回路は、複数のネットワークに接続されて、それらのネットワークを同期させることができる。タイミング回路は、アナログ位相同期ループ（ＡＰＬＬ）やデジタル位相同期ループ（ＤＰＬＬ）などの複数の位相同期ループを含むことができる。ＡＰＬＬは、アナログ位相検出器、チャージポンプ、ループフィルタ、およびフィードバックループ内の電圧制御型発振器（ＶＣＯ）を含むことができる。ＤＰＬＬは、デジタル位相検出器、ループフィルタ、およびデジタル制御型発振器（ＤＣＯ）を含むことができる。ＤＰＬＬは、デジタル位相検出器とループフィルタを含むので、一般的にＡＰＬＬよりも小さい。ＡＰＬＬとＤＰＬＬとを組み合わせることで、タイミング回路から出力された信号のジッタを低減させる混合信号位相同期ループを形成することができる。

【発明の概要】

【課題を解決するための手段】

【0003】

一実施形態において、一般に、複数のネットワークを同期させるための半導体装置が提供される。半導体装置は、第１の信号を出力するように構成されたアナログ位相同期ループ（ＡＰＬＬ）を含むことができる。さらに、半導体装置は、第２の信号を出力するように構成された第１のデジタル位相同期ループ（ＤＰＬＬ）を含むことができる。さらに、半導体装置は、第３の信号を出力するように構成された第２のＤＰＬＬを含むことができる。第１の信号と第２の信号との組み合わせを使用して第１の出力クロック信号を生成することができる。第３の信号から第２の信号を減算して得られた差を使用して第２の出力クロック信号を生成することができる。

【0004】

一実施形態において、一般に、複数のネットワークを同期させるための装置が提供される。装置は、複数のトランシーバと、タイミング回路と、を含むことができる。タイミング回路は、複数のトランシーバのうちの第１のトランシーバから第１の基準信号を受信するように構成され得る。さらに、タイミング回路は、複数のトランシーバのうちの第２のトランシーバから第２の基準信号を受信するように構成され得る。さらに、タイミング回路は、第１の出力クロック信号を複数のトランシーバのうちの第２のトランシーバに出力するように構成され得る。さらに、タイミング回路は、第２の出力クロック信号を複数のクロック回路のうちの第２のクロック回路に出力するように構成され得る。第１の出力クロック信号は、タイミング回路内のアナログ位相同期ループ（ＡＰＬＬ）によって生成された第１の信号と、デジタル位相同期ループ（ＤＰＬＬ）によって生成された第２の信号との組み合わせに基づくことができる。第２の出力クロック信号は、タイミング回路の第２のＤＰＬＬによって生成された第３の信号から第２の信号を減算して得られた差に基づくことができる。

【0005】

一実施形態において、複数のネットワークを同期させるためにタイミング回路を動作させる方法が提供される。該方法は、アナログ位相同期ループ（ＡＰＬＬ）を動作させて第１の信号を出力するステップを含むことができる。さらに、該方法は、第１のデジタル位相同期ループ（ＤＰＬＬ）を動作させて第２の信号を出力するステップを含むことができる。さらに、該方法は、第２のＤＰＬＬを動作させて第３の信号を出力するステップを含むことができる。さらに、該方法は、第１の信号と第２の信号とを組み合わせて第１の出力クロック信号を生成するステップを含むことができる。さらに、該方法は、第３の信号から第２の信号を減算して第２の出力クロック信号を生成するステップを含むことができる。第２の出力クロック信号は、第１のＤＰＬＬの動作から独立したものであり得る。

【0006】

上述した概要は、例示的なものであり、いかなる場合でも限定的であることを意図していない。上述した例示的な態様、実施形態、および特徴に加えて、さらなる態様、実施形態、および特徴が、添付の図面および以下の詳細な説明を参照することで明らかになるであろう。図面において、同様の参照符号は、同一または機能的に類似する要素を示している。

【図面の簡単な説明】

【0007】

【図1】一実施形態における、無変調結合を用いたデュアルデジタル位相同期ループのための例示的なシステムを示すブロック図である。

【図2】一実施形態におけるタイミング回路の詳細を示すブロック図である。

【図3】一実施形態における、図２のタイミング回路の詳細を追加的に示すブロック図である。

【図4】一実施形態における、無変調結合を用いたデュアルデジタル位相同期ループを実現することができる例示的なプロセスのフローチャートである。

【発明を実施するための形態】

【0008】

以下の説明では、本願に記載の様々な実施形態の理解を促すために、特定の構造、構成要素、材料、寸法、処理ステップ、および技術などを含む多数の特定の詳細が記載されている。しかしながら、当業者であれば、本願に記載の様々な実施形態が、これらの具体的な詳細なしに実現され得ることを理解するであろう。場合によっては、本願を不明瞭にしないために、既知の構造または処理ステップの詳細に関する説明を省略する。

【0009】

図１は、一実施形態における、無変調結合を用いたデュアルデジタル位相同期ループのための例示的なシステムを示すブロック図である。このシステム１００は、通信装置１０２と、ネットワーク１０３ａ、１０３ｂ、１０４ａ、および１０４ｂなどの複数のネットワークを含むことができる。一実施形態において、通信装置１０２は、電気通信ネットワーク回路として実装され得る。電気通信ネットワーク回路の例として、スイッチ（例えば、同期イーサネット（ＳｙｎｃＥ）、スイッチ）やルータを挙げることができるが、これらに限定されるものではない。一実施形態において、システム１００は、ネットワーク１０３ａ、１０３ｂ、１０４ａ、および１０４ｂなどの複数のネットワーク（例えば、２つ以上のネットワーク）を同期させるように実装され得る。ネットワーク１０３ａ、１０３ｂ、１０４ａ、および１０４ｂは、例えば、ローカルエリアネットワーク（ＬＡＮ）、ＳＯＮＥＴ／ＳＤＨ／ＰＤＨなどの時分割多重方式（ＴＤＭ）のネットワーク、および／またはイーサネットベースのパケットネットワークであり得る。

【0010】

通信装置１０２は、１つまたは複数のトランシーバ１０６ａおよび１０６ｂを含むことができる。一実施形態において、トランシーバ１０６ａ、１０６ｂ、１０６ｃ、および１０６ｄは、イーサネット物理層トランシーバチップであり得る。トランシーバ１０６ａ、１０６ｂ、１０６ｃ、および１０６ｄは、ネットワーク１０３ａ、１０３ｂ、１０４ａ、および１０４ｂ、クロック回路１０８、ならびに／またはタイミング回路１１０との間でデータを送受信するように構成され得る。さらに、通信装置１０２は、少なくとも１つのクロック回路１０８を含むことができる。一実施形態において、クロック回路１０８は、時刻同期プロトコル（ＰＴＰ）タイミング回路であり得る。さらに、通信装置１０２は、タイミング回路１１０を含むことができる。一実施形態において、タイミング回路１１０は、ネットワークカードであり得る。図１の実施例は４つのネットワーク、４つのトランシーバ、および１つのクロック回路を示しているが、通信装置１０２は、任意の数のネットワーク、トランシーバ、およびクロック回路を含むことができる。

【0011】

一実施形態において、トランシーバ１０６ａ、１０６ｂ、１０６ｃ、および１０６ｄ、クロック回路１０８、ならびにタイミング回路１１０は、電気通信ネットワーク全体、サーバラック、またはその他のタイプの通信装置およびネットワークに展開され得る。一実施形態において、システム１００は、単一の半導体集積回路（または半導体パッケージまたは装置）として実装され得る。別の実施形態において、トランシーバ１０６ａ、１０６ｂ、１０６ｃ、および１０６ｄ、クロック回路１０８、ならびにタイミング回路１１０は、プリント回路基板上の個々の半導体ＩＣとして実装され得る。

【0012】

トランシーバ１０６ａは、ネットワーク１０３ａに結合され、ネットワーク１０３ａとの間で信号を送受信するように構成され得る。さらに、トランシーバ１０６ａは、クロック回路１０８およびタイミング回路１１０との間で信号を通信するように構成され得る。トランシーバ１０６ｂは、ネットワーク１０３ｂに結合され、ネットワーク１０３ｂとの間で信号を送受信するように構成され得る。さらに、トランシーバ１０６ｂは、クロック回路１０８およびタイミング回路１１０との間で信号を通信するように構成され得る。トランシーバ１０６ｃは、ネットワーク１０４ａに結合され、ネットワーク１０４ａとの間で信号を送受信するように構成され得る。さらに、トランシーバ１０６ｃは、クロック回路１０８およびタイミング回路１１０との間で信号を通信するように構成され得る。トランシーバ１０６ｄは、ネットワーク１０４ｂに結合され、ネットワーク１０４ｂとの間で信号を送受信するように構成され得る。さらに、トランシーバ１０６ｄは、クロック回路１０８およびタイミング回路１１０との間で信号を通信するように構成され得る。

【0013】

一実施形態において、クロック回路１０８は、ＩＥＥＥ１５８８準拠のパケットベースのタイミングスキームを実装することができる。少なくとも１つのクロック回路１０８の各々は、マスタークロックまたはスレーブクロックとして構成され得る。マスタークロックとして実装された場合のクロック回路１０８は、スレーブクロックとして実装される他のクロック回路に同期メッセージを送信することができる。

【0014】

一実施形態において、ネットワーク１０３ａおよび１０３ｂは送信ネットワークであり得、ネットワーク１０４ａおよび１０４ｂは受信ネットワークであり得る。これにより、データ１１１ａおよび１１１ｂは、通信装置１０２を介して、ネットワーク１０３ａおよび１０３ｂからネットワーク１０４ａおよび１０４ｂにそれぞれ送信され得る。ネットワーク１０３ａおよび１０３ｂが送信ネットワークである場合、トランシーバ１０６ａおよび１０６ｂは、データ１１１ａおよび１１１ｂからそれぞれの物理基準クロック信号１１３ａおよび１１３ｂをそれぞれ回復することができる。一実施形態において、回復した物理基準クロック信号１１３ａおよび１１３ｂは、ＳｙｎｃＥ物理クロック信号であり得る。トランシーバ１０６ａおよび１０６ｂは、回復した物理基準クロック信号１１３ａおよび１１３ｂをタイミング回路１１０に送信することができる。スレーブクロックとして実装された場合のクロック回路１０８は、基準信号１１５をタイミング回路１１０に送信することができる。基準信号１１５は、ＰＴＰ位相クロック信号などの内部基準クロックであり得る。タイミング回路１１０は、物理基準クロック信号１１３ａと周波数および／または位相がロックされた出力クロック信号１１７と、物理基準クロック信号１１３ｂと周波数および／または位相がロックされた出力クロック信号１１９とを生成することができる。タイミング回路１１０は、出力クロック信号１１７および１１９をトランシーバ１０６ｂおよびクロック回路１０８ｂにそれぞれ送信することができる。これにより、タイミング回路１１０は、同期された周波数および位相の下でデータ１１１ａおよび１１１ｂをネットワーク１０４ａおよび１０４ｂに送信することができる。また、一実施形態において、タイミング回路１１０は、基準信号１１５と周波数および／または位相がロックされた出力クロック信号を生成することができる。

【0015】

タイミング回路１１０は、周波数および／または位相がロックされた信号を生成するように構成された複数のアナログ位相同期ループ（ＡＰＬＬ）および複数のデジタル位相同期ループ（ＤＰＬＬ）を含むことができる。アナログ位相同期ループ（ＡＰＬＬ）とデジタル位相同期ループ（ＤＰＬＬ）との組み合わせは、タイミング回路１１０の出力におけるジッタを低減させる混合信号位相同期ループ（ＰＬＬ）を形成することができる。一態様において、複数のＡＰＬＬ・ＤＰＬＬの組み合わせをタイミング回路に実装することができる。ただし、ＡＰＬＬがＤＰＬＬよりも大きい場合があるので、複数のＡＰＬＬは比較的大きな回路基板面積を占有する場合があり、これは装置サイズを増大させる。さらに、ＡＰＬＬを追加すると複数のＶＣＯ間の誘導結合が増加して、ジッタ性能が低下する可能性がある。一部の実装では、装置サイズを低減させるように複数のＤＰＬＬに結合された単一のＡＰＬＬを含むことができる。ただし、これらの実装では、ＡＰＬＬ出力を複数のＤＰＬＬからの出力と乗算することによって生成された高周波クロックを分周するために分数分周器（ＦＯＤ）が利用されており、ＦＯＤは、整数分周器で実装されたＡＰＬＬほどにジッタを低減させることができない。

【0016】

さらに、一部の実装では、ＡＰＬＬを制御するための第１のＤＰＬＬと、フィードバックおよび出力クロックを生成するためのＦＯＤに結合された第２のＤＰＬＬとが利用される。第１のＤＰＬＬは、比較的低いジッタの出力クロックを提供することができ、第２のＤＰＬＬは、比較的高いジッタの出力クロックを提供することができる。ＦＯＤに対するクロックがＡＰＬＬから提供され、ＡＰＬＬが第１のＤＰＬＬによって制御されているので、第２のＤＰＬＬからの出力クロックは、両方のＤＰＬＬによって制御される。第１のＤＰＬＬの帯域幅が第２のＤＰＬＬの帯域幅よりも著しく低い場合、第１のＤＰＬＬからのＡＰＬＬへの変調信号は、第２のＤＰＬＬによって抑制されることができる。しかしながら、この実装では、第１のＤＰＬＬの帯域幅が第２のＤＰＬＬの帯域幅よりも著しく低くなるように制限されている。

【0017】

本明細書に記載のタイミング回路１１０は、ＡＰＬＬを制御するための第１のＤＰＬＬと、フィードバックおよび出力クロックを生成するためのＦＯＤに結合された第２のＤＰＬＬと、を含むことができる。ＡＰＬＬに適用される第１のＤＰＬＬからの変調は、出力または第２のＤＰＬＬから減算され得る。これにより、第１のＤＰＬＬの帯域幅と第２のＤＰＬＬの帯域幅とが同じであるか著しく異なっているかにかかわらず、第１のＤＰＬＬからの変調を抑制することができる。したがって、タイミング回路１１０は、複数のＤＰＬＬの帯域幅が類似している（例えば、同一またはほぼ同一である）用途に実装され得る。さらに、類似する帯域幅は、タイミング回路１１０内の異なるＤＰＬＬ間の誘導結合を低減させることができる。本明細書に記載のタイミング回路１１０の一部の例示的な用途は、独立したクロックで動作するネットワークまたは無線基地局、または分離しておく必要があるＳｙｎＥクロック信号を含むことができるが、これらに限定されるものではない。

【0018】

図２は、一実施形態におけるタイミング回路の詳細を示すブロック図である。（図１にも示す）タイミング回路１１０の詳細が図２に示されている。タイミング回路１１０は、デジタル位相同期ループ（ＤＰＬＬ）２０４と、ＤＰＬＬ２０６と、整数分周器２１２と、アナログ位相同期ループ（ＡＰＬＬ）２１０と、分数分周器（ＦＯＤ）２２０と、を含むことができる。一実施形態において、ＤＰＬＬ２０４およびＤＰＬＬ２０６は、同一の構成要素を含むことができる。

【0019】

ＤＰＬＬ２０４は、第１の基準信号 Ｒｅｆ＿ｃｌｋ１を受信することができ、そのＲｅｆ＿ｃｌｋ１を使用して整数分周器２１２の出力信号Ｏｕｔ＿ｃｌｋ１を同期させることができる。ＤＰＬＬ２０４は、フィードバックループを含むことができる。フィードバックループは、出力信号２０５とＲｅｆ＿ｃｌｋ１とを比較して、出力信号２０５とＲｅｆ＿ｃｌｋ１との差（例えば、位相差、振幅差、または周波数差）を決定することができる。この差は、望ましくない周波数を除去するためにＤＰＬＬ２０４によってフィルタリングされ得る。ＤＰＬＬ２０４からの出力信号２０５のフィードバックに基づくフィルタリングされた差は、 ＡＰＬＬ２１０の周波数設定に適用され得る。これにより、ＡＰＬＬ２１０のＶＣＯは、Ｒｅｆ＿ｃｌｋ１と周波数および／または位相がロックされた出力信号２１１を生成することができる。

【0020】

ＤＰＬＬ２０６は、ＤＰＬＬ２０４と同様に機能することができる。ここで、ＤＰＬＬ２０６は、第２の基準信号Ｒｅｆ＿ｃｌｋ２を受信することができ、そのＲｅｆ＿ｃｌｋ２を使用してＦＯＤ２２０の出力信号Ｏｕｔ＿ｃｌｋ２を同期させることができる。出力信号Ｏｕｔ＿ｃｌｋ２は、Ｒｅｆ＿ｃｌｋ２と周波数および／または位相がロックされ得る。図１に示す実施例を参照すると、Ｒｅｆ＿ｃｌｋ１は物理基準クロック信号１１３ａであり得、Ｒｅｆ＿ｃｌｋ２は物理基準クロック信号１１３ｂであり得る。１つまたは複数の実施形態において、Ｒｅｆ＿ｃｌｋ１およびＲｅｆ＿ｃｌｋ２のうちの一方が図１に示す基準信号１１５であり得る。ＡＰＬＬ２１０は、ＤＰＬＬ２０４および２０６と同様に機能しながら異なる構成要素を含むことができる。例えば、ＡＰＬＬ２１０は、基準入力信号として局部発振器信号（ＬＯ）を受信することができ、そのＬＯを使用してＡＰＬＬ２１０の出力信号２１１を同期させることができる。

【0021】

一実施形態において、（ＤＰＬＬ２０６からの）出力信号２０５および出力信号２０７は、ＡＰＬＬ２１０および／またはＦＯＤ２２０を調整するための分数周波数オフセットを表すマルチビットデジタルデータ信号であり得る。出力信号２０５は、ＡＰＬＬ２１０および減算ノード２０８に分配され得る。一実施形態において、ＡＰＬＬ２１０は、クロック信号２１１を生成するために、ＡＰＬＬ２１０内のＶＣＯの出力を変調させる変調信号として出力信号２０５を使用することができる。ＡＰＬＬ２１０は、クロック信号２１１を整数分周器２１２に送信することができる。整数分周器２１２は、クロック信号２１１を分周して出力クロック信号Ｏｕｔ＿ｃｌｋ１を生成することができる。Ｏｕｔ＿ｃｌｋ１は、ＤＰＬＬ２０４によって受信された基準信号Ｒｅｆ＿ｃｌｋ１と（例えば、周波数および／または位相が）ロックされ得る。また、分数分周器２２０がクロック信号２１１を分周して出力クロック信号Ｏｕｔ＿ｃｌｋ２を生成することができる。

【0022】

減算ノード２０８において、出力信号２０５は、ＤＰＬＬ２０６からの出力信号２０７から減算され得る。減算ノード２０８は、差分信号２０９を分数分周器２２０に出力することができる。ここで、差分信号２０９は、出力信号２０５と２０７との差であり得る。一実施形態において、差分信号２０９は、ＦＯＤ２２０を調整するための分数周波数オフセットを表すマルチビットデジタルデータ信号であり得る。分数分周器２２０は、非整数の分周比でクロック信号２１１を分周するように構成され得る。減算ノード２０８における減算によって、出力クロック信号Ｏｕｔ＿ｃｌｋ２において出力信号２０５が無変調になるか、クロック信号２１１から相殺され得る。例えば、出力信号２０５がＡＰＬＬ２１０の出力周波数を１０ｐｐｍ（ｐａｒｔｓ ｐｅｒ ｍｉｌｌｉｏｎ）だけ増加させる周波数オフセットを示す場合、また、出力信号２０７が３ｐｐｍの周波数オフセットを示す場合、差分信号２０９は、－７ｐｐｍの周波数オフセットを示すことができる。クロック信号２１１は、１０ｐｐｍのオフセットを有することができ、分数分周器２２０の出力周波数は、差分信号２０９によって１０ｐｐｍ押し下げられることができ、分数分周器２２０の出力周波数の正味の結果は３ｐｐｍ（例えば、出力信号２０７と同じ）であり得る。

【0023】

分数分周器２２０で出力信号２０５を相殺した結果、分数分周器２２０から出力された出力クロック信号Ｏｕｔ＿ｃｌｋ２は、基準信号Ｒｅｆ＿ｃｌｋ２と（例えば、周波数および／または位相が）ロックされ得る。図１に示す実施例を参照すると、Ｏｕｔ＿ｃｌｋ１は出力クロック信号１１７であり得、Ｏｕｔ＿ｃｌｋ２は出力クロック信号１１９であり得る。さらに、出力信号２０５を相殺することで、Ｏｕｔ＿ｃｌｋ１とＯｕｔ＿ｃｌｋ２を互いから独立させることができる。例えば、Ｏｕｔ＿ｃｌｋ２は、Ｒｅｆ＿ｃｌｋ１に依存しなくなる可能性がある。したがって、Ｏｕｔ＿ｃｌｋ１は、Ｒｅｆ＿ｃｌｋとロックされ得、Ｏｕｔ＿ｃｌｋ２は、Ｒｅｆ＿ｃｌｋ２とロックされ得る。Ｏｕｔ＿ｃｌｋ１とＯｕｔ＿ｃｌｋ２とが互いから独立しているので、ＤＰＬＬ２０４およびＤＰＬＬ２０６は、ＤＰＬＬ２０４からＡＰＬＬ２１０に供給される変調信号（例えば、出力信号２０５）を抑制するための追加のハードウェアを実装する必要がなく、同様の帯域幅の下で動作することができる。また、ＤＰＬＬ２０４およびＤＰＬＬ２０６の帯域幅は、異なる帯域幅のＤＰＬＬを有するようにタイミング回路１１０を設計するという制限なしに、柔軟に調整され得る。さらに、タイミング回路１１０は、同様の帯域幅または異なる帯域幅を有するデュアルＤＰＬＬに対して実装され得る。

【0024】

図３は、一実施形態における、図２のタイミング回路の詳細を追加的に示すブロック図である。図３に示す一実施形態において、タイミング回路１１０は、ＤＰＬＬ２０４とＡＰＬＬ２１０との間に接続されたスケーラ３０２およびシグマ・デルタ変調器（ＳＤＭ）３０４をさらに含むことができる。さらに、タイミング回路１１０は、減算ノード２０８の出力と分数分周器２２０との間に接続されたスケーラ３０８を含むことができる。さらに、一実施形態において、タイミング回路１１０は、ＤＰＬＬ２０４と減算ノード２０８との間に接続されたデジタルローパスフィルタ（ＬＰＦ）３０６を含むことができる。ＡＰＬＬ２１０は、回路ブロック３１２と、ローパスフィルタ３１４と、ＶＣＯ３１６と、マルチモジュラス分周器（ＭＭＤ）３１８と、を含むことができる。回路ブロック３１２は、位相および周波数検出器と、チャージポンプと、を含むことができる。分数分周器２２０は、ＭＭＤ３２２と、ＳＤＭ３２４と、ジッタ低減回路３２６と、を含むことができる。一実施形態において、ＭＭＤ３２２、ＳＤＭ３２４、およびジッタ低減回路を含む分数分周器２２０を実装することで、ＬＣベースのＡＰＬＬを使用してＡＰＬＬ２１０を実装することができる。

【0025】

スケーラ３０２は、出力信号２０５をアップスケールまたはダウンスケールすることができ、出力信号２０５のスケーリングされたバージョンは、ＳＤＭ３０４に入力され得る。ＳＤＭ３０４は、出力信号２０５のスケーリングされたバージョンを、例えば、より低いビット数およびより高い周波数のデジタル信号に変換することができる。ＳＤＭ３０４からの変換された出力信号２０５は、ＡＰＬＬ２１０のＭＭＤ３１８に供給され得る。ＭＭＤ３１８は、出力信号２０５によって制御され、出力クロック信号２１１に対して分周を行うことができる。分周されたクロック信号は、ＭＭＤ３１８から回路ブロック３１２に供給され得る。回路ブロック３１２は、ＭＭＤ３１８からの分周されたクロック信号とＬＯクロック信号との間の位相差および周波数差を決定することができる。この差は、出力信号２１１を調整および／または生成するために、ＬＰＦ３１４からＶＣＯに渡される。

【0026】

スケーラ３０８は、差分信号２０９をアップスケールまたはダウンスケールすることができ、差分信号２０９のスケーリングされたバージョンは、ＳＤＭ３２４に入力され得る。ＳＤＭ３２４は、差分信号２０９のスケーリングされたバージョンを、例えば、より低いビット数およびより高い周波数のデジタル信号に変換することができる。ＳＤＭ３０４からの差分信号２０９のスケーリングされたバージョンは、ＦＯＤ２２０のＭＭＤ３２２に供給され得る。ＭＭＤ３２２は、差分信号２０９のスケーリングされたバージョンおよびＭＭＤ３２２によって制御され、ＡＰＬＬ２１０からクロック信号２１１を受信し、クロック信号２１１に対して分周を行うことができる。ＭＭＤ３２２およびＳＤＭ３２４からの結果は、ジッタ低減回路３２６に供給されて、Ｏｕｔ＿ｃｌｋ２信号のジッタを低減させることができる。

【0027】

一実施形態において、第１の信号経路は、ＤＰＬＬ２０４の出力から減算ノード２０８を介した分数分周器２２０への経路であり得、第２の信号経路は、ＤＰＬＬ２０４からＡＰＬＬ２１０を介した分数分周器２２０への経路であり得る。ＬＰＦ３０６は、ＤＰＬＬ２０４の出力と減算ノード２０８との間に位置することができる。これにより、信号が第１の経路と第２の経路を介して分数分周器２２０に入力されるタイミングのバランスをとるために、第１の信号経路を減速させることができる（例えば、出力信号２０５をフィルタリングすることによって）。例えば、第２の信号経路よりも比較的早く電流が第１の信号経路に流れる場合、ＬＰＦ３０６は、第１の信号経路を減速させることができる。

【0028】

第１の信号経路および第２の信号経路は、ＤＰＬＬ２０４およびＡＰＬＬ２１０の帯域幅に基づいて異なる速度を有することができる。例えば、ＤＰＬＬ２０４の帯域幅がＡＰＬＬ２１０よりもあまり小さくない場合、ＬＰＦ３０６は、第１の信号経路を減速させることができる。一実施形態において、ＤＰＬＬ２０４の帯域幅とＡＰＬＬ２１０の帯域幅との差が大きくなると、ＬＰＦ３０６の効果が無視できるようになる可能性がある。ＬＰＦ３０６の帯域幅は、ＡＰＬＬ２１０の帯域幅に基づいてプログラム可能であり得る。例えば、本明細書に記載の出力信号２０５の無変調または相殺は、ＬＰＦ３０６の帯域幅をＡＰＬＬ２１０の帯域幅に合わせることによって最適化され得る。

【0029】

さらに、一実施形態において、タイミング回路１１０は、分数分周器３３０など、分数分周器２２０の追加のコピーを少なくとも１つ含むことができる。追加の分数分周器の各々は、出力信号２１１および差分信号２０９のスケーリングされたバージョンを受信し、Ｏｕｔ＿ｃｌｋ２のそれぞれのコピーを出力することができる。例えば、追加の分数分周器３３０は、Ｏｕｔ＿ｃｌｋ２と同一であり得るＯｕｔ＿ｃｌｋ２’を出力することができる。

【0030】

図４は、一実施形態における、無変調結合を用いたデュアルデジタル位相同期ループを実現することができる例示的なプロセスのフローチャートである。図４に示すプロセス４００は、例えば、上述したタイミング回路１１０を用いて実現されてもよい。例示的なプロセスは、１つまたは複数のブロック４０２、４０４、４０６、４０８、および／または４１０によって示される１つまたは複数の操作、動作、または機能を含んでもよい。個別のブロックとして図に示されているが、所望の用途に応じて、様々なブロックを追加のブロックに分割したり、より少ないブロックに組み合わせたり、省略したり、異なる順序で実行されたり、並行して実行されたりしてもよい。

【0031】

プロセス４００は、複数のネットワークを同期させるように、タイミング回路（例えば、図１～図３に示すタイミング回路１１０）によって実行されることができる。プロセス４００は、ブロック４０２で開始することができる。ブロック４０２において、タイミング回路は、アナログ位相同期ループ（ＡＰＬＬ）を動作させて第１の信号を出力することができる。プロセス４００は、ブロック４０２からブロック４０４に進むことができる。ブロック４０４において、タイミング回路は、第１のデジタル位相同期ループ（ＤＰＬＬ）を動作させて第２の信号を出力することができる。プロセス４００は、ブロック４０４からブロック４０６に進むことができる。ブロック４０６において、タイミング回路は、第２のＤＰＬＬを動作させて第３の信号を出力することができる。１つまたは複数の実施形態において、ブロック４０２、４０４、および４０６は、任意の順序で、または並行して実行され得る。

【0032】

プロセス４００は、ブロック４０２からブロック４０４に進むことができる。ブロック４０４において、タイミング回路は、第１の信号と第２の信号とを組み合わせて第１の出力クロック信号を生成することができる。プロセス４００は、ブロック４０２からブロック４０４に進むことができる。ブロック４０４において、タイミング回路は、第３の信号から第２の信号を減算して第２の出力クロック信号を生成することができる。第２の出力クロック信号は、第１のＤＰＬＬの動作から独立したものであり得る。１つまたは複数の実施形態において、ブロック４０８および４１０は、任意の順序で、または並行して実行され得る。

【0033】

一実施形態において、タイミング回路は、複数の分数分周器を動作させて第２の出力クロック信号の複数のコピーを出力することができる。一実施形態において、タイミング回路は、ローパスフィルタを動作させて、第３の信号から第２の信号を減算する前に、第２の信号をフィルタリングすることができる。ここで、ローパスフィルタの帯域幅は、ＡＰＬＬの帯域幅に基づいている。一実施形態において、第１のＤＰＬＬの帯域幅と第２のＤＰＬＬの帯域幅との差は、所定の閾値よりも小さい。

【0034】

図におけるフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータプログラム製品の可能な実装のアーキテクチャ、機能性、および動作を示している。これに関して、フローチャートまたはブロック図における各ブロックは、指定された論理機能を実装するための１つまたは複数の実行可能命令を含む命令のモジュール、セグメント、またはその一部を表すことができる。いくつかの代替的な実施例において、ブロックに示された機能は、図に示す順序からはずれて発生してもよい。例えば、連続して示されている２つのブロックは、実際には、実質的に同時に実現されてもよく、関係する機能に応じて、場合によっては逆の順序で実現されてもよい。また、ブロック図および／またはフローチャートの各ブロック、ならびにそれらのブロックの組み合わせは、指定された機能または動作を実行する、または特別な目的のハードウェアおよびコンピュータ命令の組み合わせを実行する、特別な目的のハードウェアベースのシステムよって実現され得ることに留意されたい。

【0035】

本明細書で使用される用語は、特定の実施形態を説明するためにのみ使用されており、本発明を限定することを意図していない。本明細書で使用される単数を表す用語は、特に明示されない限り、その複数を含むことも意図している。また、本明細書で使用される「備える」という用語は、記載されている特徴、整数、ステップ、動作、要素、および／または構成要素の存在を画定するが、１つまたは複数の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらの群の存在または追加を排除しないことに留意されたい。

【0036】

添付の特許請求の範囲に記載のすべての手段またはステップと機能要素の対応する構造、材料、操作、およびそれらの等価物は、具体的に記載されている他の要素と組み合わせて機能を実現するための任意の構造、材料、または操作を包含することを意図している。本発明の開示されている実施形態の説明は、例示および説明のために提供されているが、網羅的であること、あるいは開示された形態に限定されることを意図していない。当業者には、本発明の範囲および精神から逸脱することなく、多くの修正および変形を適用することができることが明らかであろう。上述した実施形態は、本発明の原理および実用化を最適に説明するために、また、検討される特定の用途に適するように種々の修正を伴う様々な実施形態について本発明を当業者が理解できるように、選択および説明されたものである。

【図1】

【図2】

【図3】

【図4】

【外国語明細書】