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特開2024-55899ミックスドシグナル回路における直交関数を用いた適応的非直線性識別及び補償
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024055899
(43)【公開日】2024-04-19
(54)【発明の名称】ミックスドシグナル回路における直交関数を用いた適応的非直線性識別及び補償
(51)【国際特許分類】
H03L 7/197 20060101AFI20240412BHJP
【ＦＩ】
H03L7/197 160
【審査請求】有
【請求項の数】16
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024017889
(22)【出願日】2024-02-08
(62)【分割の表示】P 2021522095の分割
【原出願日】2019-12-06
(31)【優先権主張番号】16/213,598
(32)【優先日】2018-12-07
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】521166799
【氏名又は名称】エスアイ－ウェア システムズ，インコーポレイテッド
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(74)【代理人】
【識別番号】100117189
【弁理士】
【氏名又は名称】江口 昭彦
(74)【代理人】
【識別番号】100134120
【弁理士】
【氏名又は名称】内藤 和彦
(72)【発明者】
【氏名】エルコリー，アーメド
(57)【要約】
【課題】 適応的非直線性識別及び補償技法の性能を改善する。
【解決手段】 ミックスドシグナル回路内のフィードバック分周器は、デルタシグマ変調器を制御する周波数制御ワードによって変調される。デルタシグマ変調器からの累積量子化誤差は、最小平均二乗（ＬＭＳ）相関器により、直線性誤差を調整するためのゲイン校正のために回路内の残余誤差と比較される。累積量子化誤差の上位ビットは、ルックアップテーブルにアクセスして、累積量子化誤差の下位ビットを用いてそれらの間が補間される補償関数の２つの出力を見出す。補間された結果は、非直線性誤差を補償するためにループから減算される調整である。直交カーネルのセットは、累積量子化誤差から生成され、及び別のＬＭＳ相関器を用いて校正され、且つ逆変換されて、ルックアップテーブル内の非線形補償関数への更新を生成する。カーネルは、ウォルシュ・アダマール（ＷＨ）であり得、及び逆変換器は、逆ＷＨ変換器であり得る。
【選択図】 図２Ｂ
【解決手段】 ミックスドシグナル回路内のフィードバック分周器は、デルタシグマ変調器を制御する周波数制御ワードによって変調される。デルタシグマ変調器からの累積量子化誤差は、最小平均二乗（ＬＭＳ）相関器により、直線性誤差を調整するためのゲイン校正のために回路内の残余誤差と比較される。累積量子化誤差の上位ビットは、ルックアップテーブルにアクセスして、累積量子化誤差の下位ビットを用いてそれらの間が補間される補償関数の２つの出力を見出す。補間された結果は、非直線性誤差を補償するためにループから減算される調整である。直交カーネルのセットは、累積量子化誤差から生成され、及び別のＬＭＳ相関器を用いて校正され、且つ逆変換されて、ルックアップテーブル内の非線形補償関数への更新を生成する。カーネルは、ウォルシュ・アダマール（ＷＨ）であり得、及び逆変換器は、逆ＷＨ変換器であり得る。
【選択図】 図２Ｂ
【特許請求の範囲】
【請求項1】
ミックスドシグナル集積回路（ＩＣ）であって、
出力を生成する際に非直線性誤差を生成するミックスドシグナル回路であって、入力信号によって少なくとも部分的に変調される、ミックスドシグナル回路と、
前記ミックスドシグナル回路内の内部信号から非直線性補償信号を減算して、前記非直線性誤差を補償し、且つ残余誤差を生成するための非直線性誤差減算器と、
前記入力信号を受信し、且つ前記非直線性補償信号を生成する積分非直線性（ＩＮＬ）識別及び補償回路と
を含み、前記ＩＮＬ識別及び補償回路は、
前記入力信号を受信し、且つ前記入力信号から複数の直交カーネル信号を生成する直交カーネル生成器と、
複数の経路を有する誤差相関器と
を含み、
前記複数の経路における各経路は、前記残余誤差を、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける直交カーネル信号と相関させ、前記誤差相関器は、前記複数の経路からの結果を合計して、前記非直線性補償信号を適応的に生成し、
それにより、前記ミックスドシグナル回路内のＩＮＬ誤差は、識別され、且つ前記非直線性補償信号を減算することによって適応的に補償される、ミックスドシグナル集積回路（ＩＣ）。
出力を生成する際に非直線性誤差を生成するミックスドシグナル回路であって、入力信号によって少なくとも部分的に変調される、ミックスドシグナル回路と、
前記ミックスドシグナル回路内の内部信号から非直線性補償信号を減算して、前記非直線性誤差を補償し、且つ残余誤差を生成するための非直線性誤差減算器と、
前記入力信号を受信し、且つ前記非直線性補償信号を生成する積分非直線性（ＩＮＬ）識別及び補償回路と
を含み、前記ＩＮＬ識別及び補償回路は、
前記入力信号を受信し、且つ前記入力信号から複数の直交カーネル信号を生成する直交カーネル生成器と、
複数の経路を有する誤差相関器と
を含み、
前記複数の経路における各経路は、前記残余誤差を、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける直交カーネル信号と相関させ、前記誤差相関器は、前記複数の経路からの結果を合計して、前記非直線性補償信号を適応的に生成し、
それにより、前記ミックスドシグナル回路内のＩＮＬ誤差は、識別され、且つ前記非直線性補償信号を減算することによって適応的に補償される、ミックスドシグナル集積回路（ＩＣ）。
【請求項2】
前記直交カーネル生成器は、複数のウォルシュ・アダマール（ＷＨ）カーネルを生成し、
前記ＷＨカーネルの第１のものは、前記入力信号の全ての値について一定の非０のＤＣバイアスを有し、
他のＷＨカーネルは、前記入力信号の範囲にわたって正味０のＤＣバイアスを有し、且つ少なくとも２つの状態をそれぞれ有する、請求項１に記載のミックスドシグナルＩＣ。
前記ＷＨカーネルの第１のものは、前記入力信号の全ての値について一定の非０のＤＣバイアスを有し、
他のＷＨカーネルは、前記入力信号の範囲にわたって正味０のＤＣバイアスを有し、且つ少なくとも２つの状態をそれぞれ有する、請求項１に記載のミックスドシグナルＩＣ。
【請求項3】
前記誤差相関器は、最小平均二乗（ＬＭＳ）相関器であり、
前記非直線性誤差は、温度及び供給電圧変動のために変化し、前記誤差相関器は、前記温度及び供給電圧変動によって生じた前記非直線性誤差の変化を補償するように前記非直線性補償信号を調整する、請求項１に記載のミックスドシグナルＩＣ。
前記非直線性誤差は、温度及び供給電圧変動のために変化し、前記誤差相関器は、前記温度及び供給電圧変動によって生じた前記非直線性誤差の変化を補償するように前記非直線性補償信号を調整する、請求項１に記載のミックスドシグナルＩＣ。
【請求項4】
前記誤差相関器は、
前記残余誤差をそれぞれ受信する複数の誤差乗算器、
複数の累積器、
前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける経路カーネルをそれぞれ受信する複数のカーネル乗算器、
複数の合計器、
前記誤差相関器を通る複数の経路であって、各経路は、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける経路カーネルを有し、前記経路カーネルは、前記複数の誤差乗算器における経路乗算器によって前記残余誤差を乗算されて、経路積を生成し、前記経路積は、前記複数の累積器における経路累積器によって累積されて、累積経路値を生成し、前記累積経路値は、前記複数のカーネル乗算器における乗算器を用いて前記経路カーネルを乗算されて、経路結果を生成し、前記経路結果は、前記複数の合計器により、前記複数の経路における全ての経路について合計されて、前記非直線性補償信号を生成する、複数の経路
をさらに含み、
それにより、前記複数の直交カーネルの各々は、前記誤差相関器を通る前記複数の経路における対応する経路を有する、請求項３に記載のミックスドシグナルＩＣ。
前記残余誤差をそれぞれ受信する複数の誤差乗算器、
複数の累積器、
前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける経路カーネルをそれぞれ受信する複数のカーネル乗算器、
複数の合計器、
前記誤差相関器を通る複数の経路であって、各経路は、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける経路カーネルを有し、前記経路カーネルは、前記複数の誤差乗算器における経路乗算器によって前記残余誤差を乗算されて、経路積を生成し、前記経路積は、前記複数の累積器における経路累積器によって累積されて、累積経路値を生成し、前記累積経路値は、前記複数のカーネル乗算器における乗算器を用いて前記経路カーネルを乗算されて、経路結果を生成し、前記経路結果は、前記複数の合計器により、前記複数の経路における全ての経路について合計されて、前記非直線性補償信号を生成する、複数の経路
をさらに含み、
それにより、前記複数の直交カーネルの各々は、前記誤差相関器を通る前記複数の経路における対応する経路を有する、請求項３に記載のミックスドシグナルＩＣ。
【請求項5】
集積回路（ＩＣ）であって、
出力を生成する際に非直線性誤差を生成するミックスドシグナル回路であって、入力信号によって少なくとも部分的に変調される、ミックスドシグナル回路と、
前記ミックスドシグナル回路内の内部信号から非直線性補償信号を減算して、前記非直線性誤差を補償し、且つ残余誤差を生成するための非直線性誤差減算器と、
前記入力信号を受信し、且つ前記非直線性補償信号を生成する積分非直線性（ＩＮＬ）識別及び補償回路と
を含み、前記ＩＮＬ識別及び補償回路は、
ＩＮＬ補償結果を記憶するためのルックアップテーブルであって、前記ＩＮＬ補償結果は、補償関数が前記入力信号に作用する事前計算結果である、ルックアップテーブルと、
前記入力信号のより上位のビットに応じて前記ルックアップテーブルから読み出される２つのＩＮＬ補償結果を受信する補間器であって、前記入力信号の少なくとも１つのより下位のビットを用いて、前記ルックアップテーブルから読み出された前記２つのＩＮＬ補償結果間を補間して、非直線性補償信号を生成する、補間器と、
前記入力信号を受信し、且つ前記入力信号から複数の直交カーネル信号を生成する直交カーネル生成器と、
複数の経路を有する誤差相関器であって、前記複数の経路における各経路は、前記残余誤差を、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける直交カーネル信号と相関させ、前記誤差相関器は、前記複数の経路を用いて適応係数を生成する、誤差相関器と、
前記適応係数を前記誤差相関器から受信し、且つ逆変換を行って、更新された補償関数を生成する補償関数構築器であって、前記更新された補償関数は、前記ルックアップテーブル内の前記ＩＮＬ補償結果を上書きする更新された結果を生成するために用いられる、補償関数構築器と
を含み、
それにより、前記ミックスドシグナル回路内のＩＮＬ誤差は、識別され、且つ前記非直線性補償信号を減算することによって適応的に補償される、集積回路（ＩＣ）。
出力を生成する際に非直線性誤差を生成するミックスドシグナル回路であって、入力信号によって少なくとも部分的に変調される、ミックスドシグナル回路と、
前記ミックスドシグナル回路内の内部信号から非直線性補償信号を減算して、前記非直線性誤差を補償し、且つ残余誤差を生成するための非直線性誤差減算器と、
前記入力信号を受信し、且つ前記非直線性補償信号を生成する積分非直線性（ＩＮＬ）識別及び補償回路と
を含み、前記ＩＮＬ識別及び補償回路は、
ＩＮＬ補償結果を記憶するためのルックアップテーブルであって、前記ＩＮＬ補償結果は、補償関数が前記入力信号に作用する事前計算結果である、ルックアップテーブルと、
前記入力信号のより上位のビットに応じて前記ルックアップテーブルから読み出される２つのＩＮＬ補償結果を受信する補間器であって、前記入力信号の少なくとも１つのより下位のビットを用いて、前記ルックアップテーブルから読み出された前記２つのＩＮＬ補償結果間を補間して、非直線性補償信号を生成する、補間器と、
前記入力信号を受信し、且つ前記入力信号から複数の直交カーネル信号を生成する直交カーネル生成器と、
複数の経路を有する誤差相関器であって、前記複数の経路における各経路は、前記残余誤差を、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける直交カーネル信号と相関させ、前記誤差相関器は、前記複数の経路を用いて適応係数を生成する、誤差相関器と、
前記適応係数を前記誤差相関器から受信し、且つ逆変換を行って、更新された補償関数を生成する補償関数構築器であって、前記更新された補償関数は、前記ルックアップテーブル内の前記ＩＮＬ補償結果を上書きする更新された結果を生成するために用いられる、補償関数構築器と
を含み、
それにより、前記ミックスドシグナル回路内のＩＮＬ誤差は、識別され、且つ前記非直線性補償信号を減算することによって適応的に補償される、集積回路（ＩＣ）。
【請求項6】
前記補償関数構築器への入力のための事前設定された係数をさらに含み、
前記事前設定された係数が前記補償関数構築器に入力されるとき、前記補償関数構築器は、前記更新された補償関数を生成するために、前記適応係数の代わりに前記事前設定された係数を用い、
前記誤差相関器は、定期的に、前記残余誤差が閾値を上回るとき又は温度若しくは供給電圧変動が生じるとき、前記適応係数を生成するために作動され、
それにより、事前設定された係数及び適応係数は、前記ルックアップテーブルに書き込まれる前記ＩＮＬ補償結果を生成するために異なる時間において用いられる、請求項５に記載のＩＣ。
前記事前設定された係数が前記補償関数構築器に入力されるとき、前記補償関数構築器は、前記更新された補償関数を生成するために、前記適応係数の代わりに前記事前設定された係数を用い、
前記誤差相関器は、定期的に、前記残余誤差が閾値を上回るとき又は温度若しくは供給電圧変動が生じるとき、前記適応係数を生成するために作動され、
それにより、事前設定された係数及び適応係数は、前記ルックアップテーブルに書き込まれる前記ＩＮＬ補償結果を生成するために異なる時間において用いられる、請求項５に記載のＩＣ。
【請求項7】
前記直交カーネル生成器は、複数のウォルシュ・アダマール（ＷＨ）カーネルを生成し、
前記ＷＨカーネルの第１のものは、前記入力信号の全ての値について一定の非０のＤＣバイアスを有し、
他のＷＨカーネルは、前記入力信号の範囲にわたって正味０のＤＣバイアスを有し、且つ少なくとも２つの状態をそれぞれ有し、
温度及び供給電圧変動は、前記非直線性誤差に変化を生じさせ、
前記誤差相関器は、前記温度及び供給電圧変動によって生じた前記非直線性誤差の変化を補償するように前記非直線性補償信号を調整する、請求項５に記載のＩＣ。
前記ＷＨカーネルの第１のものは、前記入力信号の全ての値について一定の非０のＤＣバイアスを有し、
他のＷＨカーネルは、前記入力信号の範囲にわたって正味０のＤＣバイアスを有し、且つ少なくとも２つの状態をそれぞれ有し、
温度及び供給電圧変動は、前記非直線性誤差に変化を生じさせ、
前記誤差相関器は、前記温度及び供給電圧変動によって生じた前記非直線性誤差の変化を補償するように前記非直線性補償信号を調整する、請求項５に記載のＩＣ。
【請求項8】
前記誤差相関器は、
前記非直線性誤差をそれぞれ受信する複数の乗算器、
複数の累積器、
複数のデシメーションフィルタ、
前記誤差相関器を通る複数の経路であって、各経路は、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける経路カーネルを有し、前記経路カーネルは、前記複数の乗算器における経路乗算器によって前記非直線性誤差を乗算されて、経路積を生成し、前記経路積は、前記複数の累積器における経路累積器によって累積されて、累積経路値を生成し、前記累積経路値は、前記複数のデシメーションフィルタにおける経路デシメーションフィルタによって間引かれて、複数の前記適応係数における適応係数を生成する、複数の経路
をさらに含み、
前記誤差相関器は、最小平均二乗（ＬＭＳ）相関器であり、
それにより、前記複数の直交カーネルの各々は、前記誤差相関器を通る前記複数の経路における対応する経路を有する、請求項７に記載のＩＣ。
前記非直線性誤差をそれぞれ受信する複数の乗算器、
複数の累積器、
複数のデシメーションフィルタ、
前記誤差相関器を通る複数の経路であって、各経路は、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける経路カーネルを有し、前記経路カーネルは、前記複数の乗算器における経路乗算器によって前記非直線性誤差を乗算されて、経路積を生成し、前記経路積は、前記複数の累積器における経路累積器によって累積されて、累積経路値を生成し、前記累積経路値は、前記複数のデシメーションフィルタにおける経路デシメーションフィルタによって間引かれて、複数の前記適応係数における適応係数を生成する、複数の経路
をさらに含み、
前記誤差相関器は、最小平均二乗（ＬＭＳ）相関器であり、
それにより、前記複数の直交カーネルの各々は、前記誤差相関器を通る前記複数の経路における対応する経路を有する、請求項７に記載のＩＣ。
【請求項9】
前記ミックスドシグナル回路は、
発振器であって、前記発振器への制御入力によって決定された周波数を有する出力を生成する発振器、
除数入力信号に応じて前記出力の周波数を分周して、フィードバッククロックを生成するためのフィードバック分周器、
前記フィードバッククロックを基準クロックと比較して、位相差を生成するための位相検出器、及び
前記位相検出器と前記発振器との間に結合されたループフィルタであって、前記残余誤差は、前記ループフィルタへの入力からサンプリングされ、前記ループフィルタは、前記発振器への前記制御入力を生成する、ループフィルタ、
変調器制御ワードを受信し、且つ前記フィードバック分周器への前記除数入力信号を生成するデルタシグマ変調器、
前記変調器制御ワードと前記除数入力信号との差を生成する変調器減算器、及び
前記変調器減算器によって生成された差を累積して、前記入力信号を生成する変調器累積器
をさらに含み、
前記フィードバック分周器は、マルチモジュラス分周器（ＭＭＤ）であり、及び前記ミックスドシグナル回路は、周波数ＦＯＵＴ＝（ＮＤＩＶ＋αＤＩＶ）ＦＲＥＦを有する前記発振器からの出力を生成するフラクショナルＮ ＰＬＬであり、ここで、ＮＤＩＶは、正の整数であり、αＤＩＶは、ディザ処理の平均に対応する０～１の小数値であり、及びＦＯＵＴは、前記出力の周波数であり、且つＦＲＥＦは、前記基準クロックの周波数である、請求項５に記載のＩＣ。
発振器であって、前記発振器への制御入力によって決定された周波数を有する出力を生成する発振器、
除数入力信号に応じて前記出力の周波数を分周して、フィードバッククロックを生成するためのフィードバック分周器、
前記フィードバッククロックを基準クロックと比較して、位相差を生成するための位相検出器、及び
前記位相検出器と前記発振器との間に結合されたループフィルタであって、前記残余誤差は、前記ループフィルタへの入力からサンプリングされ、前記ループフィルタは、前記発振器への前記制御入力を生成する、ループフィルタ、
変調器制御ワードを受信し、且つ前記フィードバック分周器への前記除数入力信号を生成するデルタシグマ変調器、
前記変調器制御ワードと前記除数入力信号との差を生成する変調器減算器、及び
前記変調器減算器によって生成された差を累積して、前記入力信号を生成する変調器累積器
をさらに含み、
前記フィードバック分周器は、マルチモジュラス分周器（ＭＭＤ）であり、及び前記ミックスドシグナル回路は、周波数ＦＯＵＴ＝（ＮＤＩＶ＋αＤＩＶ）ＦＲＥＦを有する前記発振器からの出力を生成するフラクショナルＮ ＰＬＬであり、ここで、ＮＤＩＶは、正の整数であり、αＤＩＶは、ディザ処理の平均に対応する０～１の小数値であり、及びＦＯＵＴは、前記出力の周波数であり、且つＦＲＥＦは、前記基準クロックの周波数である、請求項５に記載のＩＣ。
【請求項10】
前記位相検出器は、前記位相差のためのデジタル値を生成し、
前記ループフィルタは、デジタルフィルタであり、
前記発振器への前記制御入力は、前記ループフィルタによって生成されたデジタル値を搬送し、
前記発振器は、デジタル制御発振器（ＤＣＯ）である、請求項９に記載のＩＣ。
前記ループフィルタは、デジタルフィルタであり、
前記発振器への前記制御入力は、前記ループフィルタによって生成されたデジタル値を搬送し、
前記発振器は、デジタル制御発振器（ＤＣＯ）である、請求項９に記載のＩＣ。
【請求項11】
前記入力信号を前記残余誤差と相関させて、ゲイン校正係数を生成する第２の誤差相関器を有するゲイン校正器と、
前記入力信号に前記ゲイン校正係数を乗算して、ゲイン調整された位相制御信号を生成するゲイン調整乗算器と、
前記ミックスドシグナル回路内の第２の内部信号から、前記ゲイン調整された位相制御信号を減算して、フラクショナル分周器位相量子化ノイズを除去する第２の減算器と
をさらに含む、請求項９に記載のＩＣ。
前記入力信号に前記ゲイン校正係数を乗算して、ゲイン調整された位相制御信号を生成するゲイン調整乗算器と、
前記ミックスドシグナル回路内の第２の内部信号から、前記ゲイン調整された位相制御信号を減算して、フラクショナル分周器位相量子化ノイズを除去する第２の減算器と
をさらに含む、請求項９に記載のＩＣ。
【請求項12】
前記非直線性誤差減算器は、前記位相検出器と前記ループフィルタとの間に結合されたデジタル減算器であり、
前記第２の減算器は、デジタル減算器であり、前記非直線性誤差減算器と直列に結合される、請求項１１に記載のＩＣ。
前記第２の減算器は、デジタル減算器であり、前記非直線性誤差減算器と直列に結合される、請求項１１に記載のＩＣ。
【請求項13】
前記非直線性誤差減算器は、前記非直線性補償信号を、デジタル値から、前記フィードバッククロックに適用される時間調整に変換する第１のデジタル－時間変換器であり、
前記第２の減算器は、前記ゲイン調整された位相制御信号を、デジタル値から、前記第２の内部信号に適用される時間調整に変換する第２のデジタル－時間変換器であり、
前記第１のデジタル－時間変換器及び前記第２のデジタル－時間変換器は、前記フィードバック分周器と前記位相検出器との間で直列である、請求項１１に記載のＩＣ。
前記第２の減算器は、前記ゲイン調整された位相制御信号を、デジタル値から、前記第２の内部信号に適用される時間調整に変換する第２のデジタル－時間変換器であり、
前記第１のデジタル－時間変換器及び前記第２のデジタル－時間変換器は、前記フィードバック分周器と前記位相検出器との間で直列である、請求項１１に記載のＩＣ。
【請求項14】
前記非直線性誤差減算器は、前記位相検出器と前記ループフィルタとの間に結合されたデジタル減算器であり、
前記第２の減算器は、前記ゲイン調整された位相制御信号を、デジタル値から、前記第２の内部信号に適用される時間調整に変換するデジタル－時間変換器であり、
前記デジタル－時間変換器は、前記フィードバック分周器と前記位相検出器との間に結合され、
前記デジタル－時間変換器は、デジタル制御遅延要素、デジタル制御遅延線、デジタル－アナログ変換器（ＤＡＣ）を伴う電圧制御遅延線、位相回転器、位相補間器、位相セレクタを伴う多相生成器、プログラマブル遅延を伴う多相遅延ロックループ（ＤＬＬ）又は位相セレクタである、請求項１１に記載のＩＣ。
前記第２の減算器は、前記ゲイン調整された位相制御信号を、デジタル値から、前記第２の内部信号に適用される時間調整に変換するデジタル－時間変換器であり、
前記デジタル－時間変換器は、前記フィードバック分周器と前記位相検出器との間に結合され、
前記デジタル－時間変換器は、デジタル制御遅延要素、デジタル制御遅延線、デジタル－アナログ変換器（ＤＡＣ）を伴う電圧制御遅延線、位相回転器、位相補間器、位相セレクタを伴う多相生成器、プログラマブル遅延を伴う多相遅延ロックループ（ＤＬＬ）又は位相セレクタである、請求項１１に記載のＩＣ。
【請求項15】
非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）であって、
時間－デジタル変換器（ＴＤＣ）であって、基準クロック及びフィードバッククロックを受信し、且つＴＤＣ出力を生成し、前記ＴＤＣ出力は、前記基準クロックと前記フィードバッククロックとの間で前記ＴＤＣによって検出された位相差のデジタル値である、時間－デジタル変換器（ＴＤＣ）と、
残余誤差信号を受信し、且つデジタルフィルタを前記残余誤差信号に適用することによって発振器制御信号を生成するループフィルタと、
前記発振器制御信号によって制御され、且つ前記発振器制御信号によって決定された周波数を有する出力クロックを生成する発振器と、
前記出力クロックを除数で分周して、分周クロックを生成するフィードバック分周器と、
前記フィードバック分周器への変調信号を生成する変調器であって、前記変調信号は、前記フィードバック分周器の前記除数をディザ処理して、前記出力クロックを、整数部分及び小数部分の両方を有する有効除数で分周し、前記小数部分は、０～１である、変調器と、
前記変調信号における差を累積して、前記変調器の累積量子化誤差である位相制御信号を生成する変調累積器と、
前記残余誤差信号及び前記位相制御信号を受信するゲイン校正器であって、誤差を最小化してゲイン調整を生成する、ゲイン校正器と、
前記ＰＬＬ内の第１の信号から前記ゲイン調整を減算して、フラクショナル分周器位相量子化ノイズを除去するゲイン減算器と、
前記ＰＬＬ内の第２の信号から非直線性誤差調整を減算して、前記ゲイン調整によって補償されない非直線性誤差を補償する非直線性誤差減算器と、
前記位相制御信号を受信し、且つ前記位相制御信号から複数の直交カーネルを生成する直交カーネル生成器と、
複数の経路を有する相関器であって、各経路は、前記直交カーネル生成器によって生成された直交カーネル信号を前記残余誤差信号と相関させて、対応するカーネル係数を適応的に設定する、相関器と、
前記相関器によって生成された複数の前記対応するカーネル係数を受信し、且つ逆変換を行って、更新された補償関数を生成する補償関数構築器であって、前記更新された補償関数は、前記位相制御信号の値の範囲に作用して、複数の結果値を生成する、補償関数構築器と、
複数の記憶された結果を記憶するためのルックアップテーブルであって、前記記憶された結果は、前記補償関数構築器によって生成され、且つ前記ルックアップテーブル内に記憶された前記結果値である、ルックアップテーブルと、
前記位相制御信号の最上位ビット（ＭＳＢ）に応じて前記ルックアップテーブルから読み出された２つ以上の記憶された結果を受信する補間器であって、前記位相制御信号の少なくとも１つの最下位ビット（ＬＳＢ）を用いて、前記ルックアップテーブルから読み出された前記２つ以上の記憶された結果間を補間して、前記非直線性誤差減算器に送信される前記非直線性誤差調整を生成する、補間器と
を含むフラクショナルＮ位相ロックループ（ＰＬＬ）。
時間－デジタル変換器（ＴＤＣ）であって、基準クロック及びフィードバッククロックを受信し、且つＴＤＣ出力を生成し、前記ＴＤＣ出力は、前記基準クロックと前記フィードバッククロックとの間で前記ＴＤＣによって検出された位相差のデジタル値である、時間－デジタル変換器（ＴＤＣ）と、
残余誤差信号を受信し、且つデジタルフィルタを前記残余誤差信号に適用することによって発振器制御信号を生成するループフィルタと、
前記発振器制御信号によって制御され、且つ前記発振器制御信号によって決定された周波数を有する出力クロックを生成する発振器と、
前記出力クロックを除数で分周して、分周クロックを生成するフィードバック分周器と、
前記フィードバック分周器への変調信号を生成する変調器であって、前記変調信号は、前記フィードバック分周器の前記除数をディザ処理して、前記出力クロックを、整数部分及び小数部分の両方を有する有効除数で分周し、前記小数部分は、０～１である、変調器と、
前記変調信号における差を累積して、前記変調器の累積量子化誤差である位相制御信号を生成する変調累積器と、
前記残余誤差信号及び前記位相制御信号を受信するゲイン校正器であって、誤差を最小化してゲイン調整を生成する、ゲイン校正器と、
前記ＰＬＬ内の第１の信号から前記ゲイン調整を減算して、フラクショナル分周器位相量子化ノイズを除去するゲイン減算器と、
前記ＰＬＬ内の第２の信号から非直線性誤差調整を減算して、前記ゲイン調整によって補償されない非直線性誤差を補償する非直線性誤差減算器と、
前記位相制御信号を受信し、且つ前記位相制御信号から複数の直交カーネルを生成する直交カーネル生成器と、
複数の経路を有する相関器であって、各経路は、前記直交カーネル生成器によって生成された直交カーネル信号を前記残余誤差信号と相関させて、対応するカーネル係数を適応的に設定する、相関器と、
前記相関器によって生成された複数の前記対応するカーネル係数を受信し、且つ逆変換を行って、更新された補償関数を生成する補償関数構築器であって、前記更新された補償関数は、前記位相制御信号の値の範囲に作用して、複数の結果値を生成する、補償関数構築器と、
複数の記憶された結果を記憶するためのルックアップテーブルであって、前記記憶された結果は、前記補償関数構築器によって生成され、且つ前記ルックアップテーブル内に記憶された前記結果値である、ルックアップテーブルと、
前記位相制御信号の最上位ビット（ＭＳＢ）に応じて前記ルックアップテーブルから読み出された２つ以上の記憶された結果を受信する補間器であって、前記位相制御信号の少なくとも１つの最下位ビット（ＬＳＢ）を用いて、前記ルックアップテーブルから読み出された前記２つ以上の記憶された結果間を補間して、前記非直線性誤差減算器に送信される前記非直線性誤差調整を生成する、補間器と
を含むフラクショナルＮ位相ロックループ（ＰＬＬ）。
【請求項16】
前記複数の直交カーネルは、ウォルシュ・アダマール（ＷＨ）カーネルを含む、請求項１５に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
【請求項17】
前記ゲイン減算器及び前記非直線性誤差減算器は、前記ＴＤＣ出力からそれぞれ減算して、前記ループフィルタへの前記残余誤差信号を生成し、
前記分周クロックは、前記フィードバッククロックである、請求項１６に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
前記分周クロックは、前記フィードバッククロックである、請求項１６に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
【請求項18】
前記非直線性誤差減算器は、前記分周クロックと前記フィードバッククロックとの間に結合される第１のデジタル－時間変換器（ＤＴＣ）であって、前記非直線性誤差調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、第１のデジタル－時間変換器（ＤＴＣ）を含み、
前記ゲイン減算器は、同様に前記分周クロックと前記フィードバッククロックとの間において且つ前記第１のＤＴＣと直列に結合される第２のデジタル－時間変換器（ＤＴＣ）であって、前記ゲイン調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、第２のデジタル－時間変換器（ＤＴＣ）を含み、
前記ＴＤＣ出力は、前記ループフィルタへの前記残余誤差信号に接続される、請求項１６に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
前記ゲイン減算器は、同様に前記分周クロックと前記フィードバッククロックとの間において且つ前記第１のＤＴＣと直列に結合される第２のデジタル－時間変換器（ＤＴＣ）であって、前記ゲイン調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、第２のデジタル－時間変換器（ＤＴＣ）を含み、
前記ＴＤＣ出力は、前記ループフィルタへの前記残余誤差信号に接続される、請求項１６に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
【請求項19】
前記非直線性誤差減算器は、前記ＴＤＣ出力と前記ループフィルタとの間に結合され、前記非直線性誤差減算器は、前記ＴＤＣ出力から前記非直線性誤差調整を減算して、前記ループフィルタへの前記残余誤差信号を生成し、前記ＴＤＣ出力は、前記第２の信号であり、
前記ゲイン減算器は、前記分周クロックと前記フィードバッククロックとの間に結合されるデジタル－時間変換器（ＤＴＣ）を含み、前記ＤＴＣは、前記ゲイン調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、請求項１６に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
前記ゲイン減算器は、前記分周クロックと前記フィードバッククロックとの間に結合されるデジタル－時間変換器（ＤＴＣ）を含み、前記ＤＴＣは、前記ゲイン調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、請求項１６に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
【請求項20】
前記ゲイン減算器及び前記非直線性誤差減算器は、
前記ゲイン調整を前記非直線性誤差調整に加算して、複合調整を生成する前置加算器と、
前記分周クロックと前記フィードバッククロックとの間に結合される第１のデジタル－時間変換器（ＤＴＣ）であって、前記複合調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、第１のデジタル－時間変換器（ＤＴＣ）と
を共に含み、
前記ＰＬＬ内の前記第１の信号及び前記第２の信号は、同じ信号である、請求項１６に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
前記ゲイン調整を前記非直線性誤差調整に加算して、複合調整を生成する前置加算器と、
前記分周クロックと前記フィードバッククロックとの間に結合される第１のデジタル－時間変換器（ＤＴＣ）であって、前記複合調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、第１のデジタル－時間変換器（ＤＴＣ）と
を共に含み、
前記ＰＬＬ内の前記第１の信号及び前記第２の信号は、同じ信号である、請求項１６に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
【発明の詳細な説明】
【技術分野】
【0001】
発明の分野
[Para 1] 本発明は、ミックスドシグナル集積回路（ＩＣ）に関し、より詳細にはミックスドシグナルＩＣのための構成単位の非直線性識別及び補償に関する。
[Para 1] 本発明は、ミックスドシグナル集積回路（ＩＣ）に関し、より詳細にはミックスドシグナルＩＣのための構成単位の非直線性識別及び補償に関する。
【背景技術】
【0002】
発明の背景
[Para 2] 有線及び無線通信システムの絶えず増大するデータレートは、それらのミックスドシグナルＩＣサブシステムに厳しい性能要件を課す。特に、より高いサンプリングレートにおける高分解能データ変換器並びに厳しい位相ノイズ及びスプリアス性能要件を有する高性能周波数合成器に対して大きい需要がある。デルタシグマ（ΔΣ）デジタル－アナログ変換器（ＤＡＣ）は、ノイズシェーピング及び高オーバーサンプリング比を利用して、従来のＤＡＣを用いて容易に達成することができない（２０ビットのオーダーの）高分解能を実現する。
[Para 2] 有線及び無線通信システムの絶えず増大するデータレートは、それらのミックスドシグナルＩＣサブシステムに厳しい性能要件を課す。特に、より高いサンプリングレートにおける高分解能データ変換器並びに厳しい位相ノイズ及びスプリアス性能要件を有する高性能周波数合成器に対して大きい需要がある。デルタシグマ（ΔΣ）デジタル－アナログ変換器（ＤＡＣ）は、ノイズシェーピング及び高オーバーサンプリング比を利用して、従来のＤＡＣを用いて容易に達成することができない（２０ビットのオーダーの）高分解能を実現する。
【0003】
[Para 3] 同様に、ΔΣフラクショナルＮ位相ロックループ（ＦＮ－ＰＬＬ）は、ノイズシェーピング及び高オーバーサンプリング比を利用して、非常に細かい（２０ビットのオーダーの）周波数合成能力を実現する。これらの例のいずれにおいても、ΔΣノイズシェーピング変調器は、そのデジタル入力信号ｘ［ｋ］のワード長（ｍ）を数（１～６）ビットに低減し、生成される大量の量子化ノイズは、帯域内ノイズを無視できるものにするために高周波にシェーピングされる。帯域外量子化ノイズは、ΔΣ ＤＡＣの場合、専用ローパスフィルタ又はΔΣ ＦＮ－ＰＬＬの場合にはループダイナミックスによって抑制される。
【0004】
[Para 4] 実際には、回路構成単位の非直線性は、高性能ΔΣ ＤＡＣ及びΔΣ ＦＮ－ＰＬＬを実現するためのボトルネックを課す。非直線性は、シェーピングされた帯域外ノイズが相互変調積を基底帯域内に折り込むことを引き起こし、ΔΣ ＤＡＣのスプリアスフリーダイナミックレンジ（ＳＦＤＲ）及び信号対ノイズプラス歪み比（ＳＮＤＲ）並びにΔΣ ＦＮ－ＰＬＬの位相ノイズ及びスプリアス性能を制限する。
【0005】
ΔΣ量子化ノイズ除去に対する非直線性の影響
[Para 5] １ビットＤＡＣユニットを用いるΔΣ ＤＡＣは、本質的に高い直線性をもたらすが、大きい量子化誤差の代償を払う。その結果、高い帯域内信号対ノイズ比（ＳＮＲ）を達成することは、非常に大きいオーバーサンプリング比を必要とする。したがって、その使用は、通常、オーディオ及びセンサインターフェースのような低帯域幅の適用に限定される。マルチビットＤＡＣを用いることは、量子化ノイズの量を効果的に低減し、高帯域幅を達成するために必要とされるオーバーサンプリング比を著しく緩和する。しかし、これは、ＤＡＣユニットセル間の不整合に対する高い感受性を代償にして成立する。
[Para 5] １ビットＤＡＣユニットを用いるΔΣ ＤＡＣは、本質的に高い直線性をもたらすが、大きい量子化誤差の代償を払う。その結果、高い帯域内信号対ノイズ比（ＳＮＲ）を達成することは、非常に大きいオーバーサンプリング比を必要とする。したがって、その使用は、通常、オーディオ及びセンサインターフェースのような低帯域幅の適用に限定される。マルチビットＤＡＣを用いることは、量子化ノイズの量を効果的に低減し、高帯域幅を達成するために必要とされるオーバーサンプリング比を著しく緩和する。しかし、これは、ＤＡＣユニットセル間の不整合に対する高い感受性を代償にして成立する。
【0006】
[Para 6] ＤＡＣユニットセル間の整合を改善するために、温度計符号化の実施が推奨される。直線性と区域との間のより良好なトレードオフを得るために、ＤＡＣにおけるビット数が増大するに従い、ＤＡＣの実装形態は、通常、２つのより小さいＤＡＣ：ｍ１ビットの粗いＤＡＣ及びｍ２ビットの細かいＤＡＣにセグメント化される。元の変調器の出力ｘ０［ｋ］は、シェーピングされたノイズを包含するが、分割された粗いｘ１［ｋ］及び細かいｘ２［ｋ］の信号は、シェーピングされていないノイズ及び歪みを包含する。ＤＡＣ１及びＤＡＣ２の出力を、適切なゲイン比
を用いて加算すると、これらの歪み成分が除去され、ノイズシェーピング特性が回復される。しかし、２つのＤＡＣ間のゲイン誤差が存在する場合、各々の個々の経路からのノイズ及び歪みが出力内に漏れ、深刻な性能劣化を生じさせることになる。
【数1】
【0007】
[Para 7] セグメント化されたΔΣ ＤＡＣアーキテクチャは、この限界を克服するために、量子化ノイズ除去（ＱＮＣ）技法を用い得る。ＤＡＣ１を駆動するために第２のΔΣ変調器を用いて元の変調器の出力ｘ０［ｋ］を再量子化することにより、粗いＤＡＣ１の制御ｘ１［ｋ］は、したがって、信号の他にノイズシェーピングされた成分を包含する。信号ｘ２［ｋ］は、ΔΣ変調器の入力と出力との差であるため、それは、シェーピングされた量子化ノイズのみを表し、いかなる信号成分も包含しない。その結果、不適切なゲイン比に起因するいかなるスペクトル漏れも、帯域内エネルギーをほとんど与えないノイズシェーピングされた信号をもたらすのみとなる。
【0008】
[Para 8] 同様に、ＱＮＣ技法は、性能を改善し、ΔΣフラクショナルＮ位相ロックループ（ＦＮ－ＰＬＬ）の帯域幅を拡大するために用いられ得る。図１は、従来技術のアナログＦＮ－ＰＬＬを示す。位相－周波数検出器及び充電ポンプ（ＰＦＤ／ＣＰ）１０２は、基準クロックＲＥＦを分周クロックＤＩＶと比較して、ループフィルタ１０４を充電する充電ポンプを、電圧制御発振器（ＶＣＯ）１０６によって生成される周波数を制御する制御電圧Ｖｃを生成するように制御する。ＶＣＯ １０６の出力ＯＵＴは、分周クロックＤＩＶを生成するためにマルチモジュラス分周器（ＭＭＤ）１０８にフィードバックされる。ＭＭＤ １０８は、フィードバック経路内のΔΣフラクショナル分周器であり得る。ＶＣＯ １０６は、周波数ＦＯＵＴ＝（ＮＤＩＶ＋αＤＩＶ）ＦＲＥＦの出力信号ＯＵＴを生成する。ここで、ＮＤＩＶは、正の整数であり、αＤＩＶは、０～１の小数値であり、ＦＲＥＦは、基準クロック信号ＲＥＦの周波数である。フラクショナルＮの演算は、ΔΣ変調器１１０を用いてフィードバックマルチモジュラス分周器ＭＭＤ １０８をディザ処理することによって達成される。ここで、ディザ処理された信号ｘＤＩＶ［ｋ］の平均は、所望の小数係数αＤＩＶに対応する。ΔΣフラクショナル分周器ＭＭＤ １０８は、デジタル－周波数変換器に類似しており、この場合、そのシェーピングされた周波数量子化ノイズは、ΔΣ－ＤＡＣの場合と同様に除去され得る。ここで、量子化ノイズ除去経路ΔΣ ＱＮＣ １２０は、加算器１１２、周波数－位相変換のためのデジタル累積器１１４及び加算器１１８を用いて充電ポンプ出力における量子化ノイズを除去するための電流ＤＡＣ １１６を含む。実際には、ＤＡＣ １１６と、ＰＦＤ／ＣＰ １０２を通る信号経路との間のゲイン不整合が不完全なＱＮＣをもたらす。
【0009】
[Para 9] フラクショナル分周器量子化ノイズは、アナログ及びデジタルＦＮ－ＰＬＬの両方に同様に影響を及ぼす。デジタルＦＮ－ＰＬＬのためのＱＮＣ技法は、時間－デジタル変換器（ＴＤＣ）及びデジタル－時間変換器（ＤＴＣ）を用い得る。最小平均二乗（ＬＭＳ）技法を用いて除去ゲイン経路を正確に校正することができても、ＰＦＤ／ＣＰ信号及びＤＡＣノイズ除去経路の各々は、異なる非直線的特性、すなわちｐＣＰ（ｘ）及びｐＤＡＣ（ｘ）をそれぞれ有する。これらのブロックの非直線性は、ＦＮ－ＰＬＬの全体的な位相ノイズ及びスプリアス性能を大幅に制限し得る。同様に、セグメント化されたΔΣ－ＤＡＣアーキテクチャの粗い及び細かいＤＡＣは、異なる非直線的特性、すなわちＰＤＡＣ１（ｘ）及びＰＤＡＣ２（ｘ）を有し、全体的なＤＡＣのＳＮＤＲ及びＳＦＤＲを激しく劣化させ得る。
【0010】
[Para 10] 信号経路又はノイズ除去経路の非直線性は、高性能ΔΣ ＤＡＣ及びΔΣ ＦＮ－ＰＬＬを実現するためのボトルネックを課す。非直線性は、マルチビットスペクトルの高周波数領域内のシェーピングされたノイズ及びトーンが相互変調積を基底帯域内に折り込むことを引き起こす。帯域内歪み積は、単純な線形フィルタによって容易に取り除くことができない。システム帯域幅を低減することは、ΔΣ ＤＡＣのＳＮＤＲ及びＳＦＤＲ並びにΔΣ ＦＮ－ＰＬＬの位相ノイズ及びスプリアス性能を大幅に改善することも又はしないこともある。この場合、システムの性能を制限するのは、量子化ノイズではなく、非直線性である。
【発明の概要】
【発明が解決しようとする課題】
【0011】
[Para 11] 所望されるものは、改善された性能を達成するためにデータ変換器、ＰＬＬ及び周波数合成器の実装形態において利用することができる適応的非直線性識別及び補償技法である。クロック生成器、クロック及びデータ回復（ＣＤＲ）、位相補間器、電圧／電流増幅器、トランスインピーダンス増幅器（ＴＩＡ）並びに電力増幅器（ＰＡ）のためのものを含む、様々なアナログ／ミックスドシグナル／ＲＦ集積回路（ＩＣ）の構成単位のために有用である適応的非直線性識別及び補償回路が所望される。
【図面の簡単な説明】
【0012】
図面の簡単な説明
【図1】[Para 12]従来技術のアナログＦＮ－ＰＬＬを示す。
【図2A】[Para 13]積分非直線性（ＩＮＬ）誤差関数の識別及び推定を示す。
【図2B】[Para 13]積分非直線性（ＩＮＬ）誤差関数の識別及び推定を示す。
【図3】[Para 14]ＬＭＳ方法を用いた適応的ＩＮＬ識別及び補償方式のブロック図を示す。
【図4】[Para 15]カーネルのブロックパルスセットのグラフである。
【図5】[Para 16]非直線性識別及び補償回路のＬＭＳの実施形態のシミュレーション結果を示す。
【図7】[Para 18]ハールカーネルの一例を示すグラフである。
【図8】[Para 19]ウォルシュ・アダマール（ＷＨ）カーネルセットの一例を示す。
【図9】[Para 20]ウォルシュ・アダマール（ＷＨ）カーネルセットを用いた非直線性識別及び補償のＬＭＳ適応のシミュレーション結果を示す。
【図11】[Para 22]三角形ウォルシュ・アダマール（ＴＷＨ）カーネルセットの一例を示す。
【図12】[Para 23]三角形ウォルシュ・アダマール（ＴＷＨ）カーネルセットを用いた非直線性識別及び補償のＬＭＳ適応のシミュレーション結果を示す。
【図14】[Para 25]ＬＭＳ相関及び補間による定区分カーネルを用いた適応的ＩＮＬ識別及び補償のブロック図である。
【図18】[Para 29]ＴＤＣベースの「デジタル領域」ΔΣ量子化ノイズ除去並びに適応的ＴＤＣ ＩＮＬ識別及び補償を用いたデジタルＦＮ－ＰＬＬを示す。
【図19】[Para 30]ΔΣ量子化ノイズ除去並びに適応的ＩＮＬ識別及び補償がデジタル－時間変換器（ＤＴＣ）を用いて「時間領域」において行われる、別のデジタルＦＮ－ＰＬＬアーキテクチャのブロック図である。
【図20】[Para 31]ΔΣ量子化ノイズ除去が「時間領域」において行われる一方、ＩＮＬ識別及び補償が「デジタル領域」におけるものである、別のデジタルＦＮ－ＰＬＬアーキテクチャのブロック図である。
【発明を実施するための形態】
【0013】
詳細な説明
[Para 32] 本発明は、ミックスドシグナル回路における改善に関する。以下の説明は、当業者が、特定の適用及びその要件に関連して与えられるとおりに本発明を作製して用いることを可能にするために提示される。好ましい実施形態に対する様々な変更形態が当業者に明らかになり、本明細書において定義される一般原理は、他の実施形態にも適用され得る。したがって、本発明は、図示及び説明される特定の実施形態に限定されることを意図されておらず、本明細書において開示される原理及び新規の特徴に適合する最も広い範囲を与えられるべきである。
[Para 32] 本発明は、ミックスドシグナル回路における改善に関する。以下の説明は、当業者が、特定の適用及びその要件に関連して与えられるとおりに本発明を作製して用いることを可能にするために提示される。好ましい実施形態に対する様々な変更形態が当業者に明らかになり、本明細書において定義される一般原理は、他の実施形態にも適用され得る。したがって、本発明は、図示及び説明される特定の実施形態に限定されることを意図されておらず、本明細書において開示される原理及び新規の特徴に適合する最も広い範囲を与えられるべきである。
【0014】
[Para 33] 本発明者は、ΔΣ ＤＡＣ及びΔΣ ＦＮ－ＰＬＬなどの精密アナログ及びミックスドシグナル構成単位の非直線性を識別して補償するための方法及び装置を提案する。概して、所与の回路ブロックのあらゆる任意の無記憶非直線性は、その入力信号ｘの関数ｐ（ｘ）として記述することができる。ここで、ｘは、閉領域ｘ∈［－ｘｐ，＋ｘｐ］にわたって定義される。ＤＡＣに関連して、入力は、離散時間デジタル信号ｘ［ｋ］であり、非直線性関数ｐ（ｘ）は、ＤＡＣ積分非直線性（ＩＮＬ）を表す。このＩＮＬ関数は、主として、ＤＡＣの、その理想的な直線性挙動からの偏差を定義する。完全に直線性のＤＡＣに関して、任意の入力ｘについてｐ（ｘ）＝０である。
【0015】
[Para 34] 図２Ａ～図２Ｂは、積分非直線性（ＩＮＬ）誤差関数の識別及び推定を示す。図２Ａは、ＤＡＣの最良適合直線ＩＮＬ関数ｐ（ｘ）の一例を示すグラフである。概念的に、本発明者が、望ましくない非直線性関数ｐ（ｘ）を正確に識別することができる場合、本発明者は、図２Ｂに示されるとおりの近似された合成補償関数ｑ（ｘ）に基づいてそれを補償することができる。補償信号
を非直線性ブロックの出力ｙ［ｋ］から減算すると、非直線性が軽減される。概念的に、図２Ｂに示されるように、加算器１３６は、ｑ（ｘ）関数生成器１３４によって生成された合成補償関数ｑ（ｘ）を、非直線性関数ｐ（ｘ）生成器１３２として示されるＤＡＣの非直線性関数ｐ（ｘ）から正確に減算する。
【数2】
【0016】
[Para 35] ＩＮＬ識別及び補償１４０は、加算器１３６の出力ｅＲ［ｋ］を入力信号ｘ［ｋ］と共に用いて誤差を推定し、それに応じてｑ（ｘ）関数生成器１３４を制御する適応的ＩＮＬ推定器１３８も含む。ＩＮＬ関数ｐ（ｘ）生成器１３２は、ＤＡＣなどのミックスドシグナル成分による直線性出力からの偏差を表す。
【0017】
[Para 36] 実際には、非直線性関数ｐ（ｘ）は、供給及び温度変動と共に大幅に変動し得る。したがって、工場の調整又は起動時校正を用いて補償関数を記述するための技法は、十分でなくなり得る。例えば、温度は、システムが初期校正後に熱くなるにつれて変化し得る。ここでの目標は、プロセス、供給及び温度（ＰＶＴ）変動にわたってＩＮＬ関数ｐ（ｘ）の効果を正確にロバストに除去するために、非直線性補償関数ｑ（ｘ）を適応的に合成することである。この目標を達成するために、本発明者の非直線性識別及び補償方式は、補償後に残余誤差を検出し、補償関数ｑ（ｘ）を適応的に構築する。このような適応的非直線性識別及び補償システムを構築するための複雑さは、本発明者が補償関数をどのように構築するか及びその係数をどのように適応させるかによって低減され得る。この構築方法を、非直線性関数ｐ（ｘ）を表現するための本発明者のモデルと連携させることができる。
【0018】
非直線性の表現
[Para 37] 連続した静的な非直線性は、通常、次式によって与えられるＮ次のべき級数を用いて表現される。
[Para 37] 連続した静的な非直線性は、通常、次式によって与えられるＮ次のべき級数を用いて表現される。
【数3】
【0019】
[Para 38] ここで、ｃｉは、実数値の多項式係数を表す。ｃｉ係数は、相互相関技法を用いて推定することができるが、これは、特に、多項式次数が増大するにつれて、ハードウェアの実施の面で法外に費用がかかる。実際には、この種の多項式モデル化及び推定技法の実施は、数（２又は３）項のみに限定される。
【0020】
[Para 39] 代替的に、本発明者は、閉領域ｘ∈［－ｘｐ，＋ｘｐ］にわたって定義されたあらゆる任意の未知の静的な非線形関数ｐ（ｘ）を直交基底関数又はカーネルφｉ（ｘ）の完全セットの線形結合によって表現する。
【数4】
【0021】
[Para 40] ここで、ｃｉは、対応するカーネルのｉ番目の係数を表す。直交級数法は、べき級数法を上回るいくつかの興味深い利点をもたらし、後に示されることになるとおりの補償方式の、はるかにより単純であるが、正確な実施を可能にする。これは、基礎をなすカーネルの直交性特性に基づく。カーネルφｉ（ｘ）は、それらが次式を満たす場合、区間－ｘｐ≦ｘ≦＋ｘｐ内で直交すると言われる。
【数5】
【0022】
[Para 41] ここで、Ａは、定数である。ｘの範囲が離散セット（すなわちＭレベルで量子化されているか、又は－Ｍ／２～＋Ｍ／２－１でデジタル表現されている）である場合、直交カーネルの完全セットは、有限数のＭ個のカーネルからなる。
【数6】
【0023】
[Para 42] 本開示の残りの部分のために、本発明者は、ｘを、離散振幅（Ｍ個の値）を有する離散時間信号として扱う。一般性を失うことなく、今後の全ての式及び分析は、ｘが連続した振幅を有するときに（Ｍ→∞）有効であり、容易に適用される。
【0024】
[Para 43] 補償関数ｑ（ｘ）は、直交カーネルによって同様に表現される。実際には、限定された数の（Ｎ≦Ｍ）カーネルのみをｑ（ｘ）の実施において用いることができる。
【数7】
【0025】
[Para 44] ここで、
は、対応するカーネルのｉ番目の補償係数を表す。
【数8】
【0026】
最適補償係数
[Para 45] 差ｅＲ（ｘ）＝ｐ（ｘ）－ｑ（ｘ）は、不完全な表現に起因する残余補償誤差を表し、これは、最小二乗の意味
において最小である。ここで、ＭＳＥは、補償後の残余平均二乗誤差である。それは、次式として定義される。
[Para 45] 差ｅＲ（ｘ）＝ｐ（ｘ）－ｑ（ｘ）は、不完全な表現に起因する残余補償誤差を表し、これは、最小二乗の意味
【数9】
【数10】
【0027】
[Para 46]
係数は、ＰＶＴ変動にわたる非直線性関数ｐ（ｘ）の変化を追跡するために背景において適応的に選定される。以下の分析は、入力信号ｘ［ｋ］が、－Ｍ／２～＋Ｍ／２－１の振幅値を有する一様分布を有すると仮定して、ＭＳＥを最小化する最適係数値がどのようなものであるかを示すために提示される。この仮定は、本発明者がΔΣ ＱＮＣ方式において遭遇する信号の種類に従っている。リアルタイム誤差信号は、次式として表すことができる。
【数11】
【数12】
【0028】
[Para 47] ｛ｋ１，ｋ２，．．．，ｋＬ｝を、Ｌ個の異なる離散時間インスタンスを表すものとする。このとき、本発明者は、ベクトル表記を用いて、入力、出力、補償及び誤差信号を以下のとおりの１×Ｌベクトルとして記述することができる。
【数13】
【0029】
[Para 48] ここで、Ｔは、転置作用素である。同様に、本発明者は、係数
を１×Ｎベクトルとして、且つ直交カーネルをＮ×Ｌ行列として記述することができる。
【数14】
【数15】
【0030】
[Para 49] このとき、補償及び誤差ベクトルは、次式として表すことができる。
【数16】
【0031】
[Para 50] 本発明者は、最小化される費用関数εを次式として定義する。
ε＝ＥＲ ＴＥＲ （１７）
ε＝ＥＲ ＴＥＲ （１７）
【0032】
[Para 51] このとき、
に関するεの導関数
を０に設定することにより、次式のようにεを最適な
において最小化することができる。
【数17】
【数18】
【数19】
【数20】
【0033】
[Para 52] 本発明者は、誤差最小化プロセスが自己相関行列積ΦＴΦに主に依存することを明瞭に見ることができる。一様に分布した入力ベクトルＸ及びカーネルの直交性のため（式（５）を参照されたい）、自己相関行列積ΦＴΦは、恒等行列Ｉ×定数Ａに単純化され得る。
【数21】
【0034】
[Para 53] このとき、最適な
は、次式として表すことができる。
【数22】
【数23】
【0035】
[Para 54] 標準形式では、ＭＳＥを最小化するための最適補償係数
は、
である。
【数24】
【数25】
【0036】
[Para 55] 換言すれば、最適補償係数
は、直交カーネルφｉ（ｘ）上への非直線性関数ｐ（ｘ）の射影を表す。
【数26】
【数27】
【0037】
ＬＭＳ技法を用いた適応的非直線性補償
[Para 56] 直交性は、式（１９）の法外に費用のかかる行列反転演算（ΦＴΦ）－１を回避することを促進する。しかし、依然として、実際には、本発明者が、デジタル形式で容易に利用可能な信号ｙ［ｋ］を有しない場合があるため、ΦＴＹを計算することによって背景の様態で最適補償係数を見出すことは、明白でない。代替的に、本発明者は、補償関数ｑ（ｘ）を適応的に構築するために、補償後の残余誤差信号ｅＲ［ｋ］を用いることができる。最急降下法を用いて最適解を反復的に探索する方がよい場合がある。最初の推測
から開始し、費用関数の勾配を用いて、本発明者は、それが、式（１８）を用いて、次式
のように最適な
に最終的に収束するまで、それを再帰的な方法で改善することができる。
[Para 56] 直交性は、式（１９）の法外に費用のかかる行列反転演算（ΦＴΦ）－１を回避することを促進する。しかし、依然として、実際には、本発明者が、デジタル形式で容易に利用可能な信号ｙ［ｋ］を有しない場合があるため、ΦＴＹを計算することによって背景の様態で最適補償係数を見出すことは、明白でない。代替的に、本発明者は、補償関数ｑ（ｘ）を適応的に構築するために、補償後の残余誤差信号ｅＲ［ｋ］を用いることができる。最急降下法を用いて最適解を反復的に探索する方がよい場合がある。最初の推測
【数28】
【数29】
【数30】
【0038】
[Para 57] ここで、μは、ステップサイズパラメータである。式（５）の誤差信号は、カーネルを用いて次式のように表すことができる。
【数31】
【0039】
[Para 58] ２番目の誤差項は、不完全なカーネル表現（すなわちＮ＜Ｍ）によるものである。カーネル直交性のため（式（５）を参照されたい）、非直交項は、平均化することになり、期待値ΦＴＥＲは、次式に近似的に単純化され得る。
【数32】
【0040】
[Para 59] これは、補償係数
が、式（４）のｐ（ｘ）を表す非直線性係数ｃｉに収束するまで、反復プロセスが継続することになることを明確に示す。簡潔にするために、変数ｘｉ［ｋ］＝φｉ（ｘ［ｋ］）及びｅＲ［ｋ］の瞬間近似が最小平均二乗（ＬＭＳ）アルゴリズムを形成するために用いられる。ＬＭＳ適応技法は、その計算の複雑さの低さのために選定された。（２４）の係数更新式は、次式として書き直すことができる。
【数33】
【数34】
【0041】
[Para 60] ＬＭＳは、ｅＲ［ｋ］及びｘｉ［ｋ］の両方が０平均信号である（すなわちＤＣ成分を有しない）ときに有効である。
【0042】
[Para 61] 図３は、ＬＭＳ方法を用いた適応的ＩＮＬ識別及び補償方式のブロック図を示す。関数ｐ（ｘ）生成器１３２は、ｍビットＤＡＣによって生成される非直線性誤差を表し、ｘの範囲は、Ｍ＝２ｍ個のレベルを有する離散セットであると仮定する。ＩＮＬ識別及び補償１４０によって生成された除去信号
は、加算器１３６を用いて関数ｐ（ｘ）生成器１３２によって出力された誤差から減算され、残余誤差ｅＲ［ｋ］を生成する。
【数35】
【0043】
[Para 62] ＩＮＬ識別及び補償１４０は、Ｎ個の経路を有する。Ｎ＝１のための第１の経路は、ｘ１［ｋ］を生成するカーネルブロック１４１を有し、ｘ１［ｋ］は、乗算器１７１を用いて残余誤差ｅＲ［ｋ］を乗算され、累積器１８１において累積される。累積された出力
は、乗算器１５１を用いてカーネルブロック１４１の出力ｘ１［ｋ］を乗算され、次に合計器１６１、１６２、．．．１６４によって他のカーネルブロック１４２、．．．１４４からの積と合計され、除去信号
を生成する。
【数36】
【数37】
【0044】
[Para 63] 入力信号ｘ［ｋ］は、Ｎ個のカーネルブロック１４１、１４２、．．．１４４を通過され、ｘｉ［ｋ］＝φｉ（ｘ［ｋ］）の信号を生成し、これは、次に、乗算器１５１、１５２、．．．１５４を用いて、対応する係数でスケーリングされ、統合されて除去信号
を合成する。累積器１８１、１８２、．．．１８４は、乗算器１７１、１７２、．．．１７４からのスケーリングされた入力を受信し、対応する係数
を生成した。
【数38】
【数39】
【0045】
直交カーネルの選定
[Para 64] 概念的に、任意の完全な直交カーネルセットを、ｐ（ｘ）を表現し、ｑ（ｘ）を構築するために用いることができる。実際には、有限数のＮ個のカーネルが用いられる。カーネルセットの選定は、補償ＭＳＥに決定的な影響を与え得る。Ｎを増大させることは、カーネルへの入力信号ｘにおけるより細かい粒度を同等にもたらす。カーネルセットの適切な選定は、補償関数を効率的な方法で実用的に実現する一方、目標仕様を満たす小さいＭＳＥを確実にするために非常に重要である。
[Para 64] 概念的に、任意の完全な直交カーネルセットを、ｐ（ｘ）を表現し、ｑ（ｘ）を構築するために用いることができる。実際には、有限数のＮ個のカーネルが用いられる。カーネルセットの選定は、補償ＭＳＥに決定的な影響を与え得る。Ｎを増大させることは、カーネルへの入力信号ｘにおけるより細かい粒度を同等にもたらす。カーネルセットの適切な選定は、補償関数を効率的な方法で実用的に実現する一方、目標仕様を満たす小さいＭＳＥを確実にするために非常に重要である。
【0046】
[Para 65] 例えば、最も有名な直交表現、フーリエ級数は、サイン及びコサインカーネルを用いる。実際には、サイン及びコサインカーネルの実施は、法外に複雑な実施をもたらし得、Ｎ≪Ｍであるときに非常に大きいＭＳＥを生じさせ得る。他の非正弦表現は、多項式カーネル及び区分カーネルとしてカテゴリ化することができる。ラゲール多項式、エルミート多項式及びヤコビ多項式（ルジャンドル、チェビシェフ、ゲーゲンバウエル多項式を含む）などの古典的な直交多項式カーネルは、関与する多くの乗算及び累積演算のため、実際には実施することが困難である。
【0047】
[Para 66] 他方で、区分カーネルは、はるかにより単純な実装形態をもたらすことができる。最も単純な区分カーネルセットは、ブロックパルス関数に基づく。ブロックパルス（ＢＰ）Ｎカーネルセットは、次式を用いて定義することができる。
【数40】
【0048】
[Para 67] ここで、ｉ＝１，２，．．．，Ｎである。図４は、カーネルのブロックパルスセットのグラフである。図４の例では、ＢＰ直交カーネルセットのためにＮ＝８である。φ１［ＬＳＢ］～φ８［ＬＳＢ］と標識された、－５１２～＋５１２の入力ｘの範囲のための８つの重なり合わないパルスの列が存在する。
【0049】
[Para 68] 離散的な意味において、ＢＰカーネルは、恒等行列Ｉによって表現することができる。図５は、非直線性識別及び補償回路のＬＭＳの実施形態のシミュレーション結果を示す。このシミュレーションは、図４におけるＢＰカーネルセットを用いた０．１ＬＳＢのランダム標準偏差を有する５次のＩＮＬ特性ｐ（ｘ）を有する１０ビットＤＡＣのためのものである。差ｅ（ｘ）＝ｐ（ｘ）－ｑ（ｘ）は、限定された数のカーネル（Ｎ＝８≪Ｍ＝１０２４）がｑ（ｘ）の構築において用いられることに起因する残余誤差を表す。ｑ（ｘ）、曲線１８８が、ブロックパルスをそれぞれ表す別個のセグメントからどのように構築されるかを明瞭に見ることができる。補償係数は、曲線１８６に沿ったｐ（ｘ）のこの対応するセグメントの平均である、ＭＳＥを最小化するために各ブロックパルスに付与される重みを表す。曲線１９０は、－５１２の付近における＋１０への初期偏位を除いて、誤差ｅ（ｘ）が約＋４から－７まで変動することを示す。定常状態におけるこの誤差ｅ（ｘ）の根平均二乗（ＲＭＳ）は、約２．５０ＬＳＢである。
【0050】
[Para 69] 図６は、図４～図５のＬＭＳの実施形態のための補償係数のシミュレートされた整定挙動を示すグラフである。図４の８個のブロックパルス及び図５の誤差関数ｅ（ｘ）を生成するＮ＝８個のカーネルが存在する。曲線１９２、１９４、１９６、１９８、２００、２０２、２０４、２０６は、最適補償係数
をそれぞれ示す。約１５００マイクロ秒の整定時間後、係数は、比較的一定のままとどまる。
【数41】
【0051】
[Para 70] ＢＰカーネルの複雑さの低減により、カーネルの数を実際に最大でＮ＝１６又はＮ＝３２まで増大させることが可能になる。Ｎ＝１６を用いると、ＲＭＳ誤差は、１．２９ＬＳＢに低減され得る。しかし、ＢＰカーネルは、大きい欠点を抱える。ＢＰカーネルのＬＭＳ適応は、ｅＲ［ｋ］信号に加算される任意のオフセット又はフリッカノイズに対して敏感になり得る。これは、全てのＢＰカーネル及びそれに応じて生成されたｘｉ［ｋ］信号がＤＣ成分を有するためであり、ＬＭＳは、ｅＲ［ｋ］及びｘｉ［ｋ］の両方が０平均信号である（すなわちＤＣ成分を有しない）ときに有効である（式（２７）を参照されたい）。この制限を克服するために、ハール関数を用いた定区分カーネルを用いることができ、この場合、１つのカーネルのみがＤＣ成分を担う。ハール関数は、３つの可能な状態０及び±ａを有し、ここで、ａは、式（５）を満たすように各カーネルの振幅を正規化するように設定される。
【0052】
[Para 71] 図７は、ハールカーネルの一例を示すグラフである。この直交ハールカーネルセットは、－５１２～＋５１２の入力ｘの範囲のためのφ１［ＬＳＢ］～φ８［ＬＳＢ］と標識されたＮ＝８個のカーネルを有する。１番目のカーネルφ１［ＬＳＢ］は、ＤＣ成分を設定する一方、他の７つのカーネルは、高い＋ａ及び低い－ａのセグメントの両方を有する。最後の６つのカーネルは、高い、低い及びゼロ値０のセグメントを有し、全ての７つのカーネルφ２［ＬＳＢ］～φ８［ＬＳＢ］は、全範囲にわたって平均して０になる。
【0053】
[Para 72] ウォルシュ関数を、定区分カーネルセットを構築するために利用することもでき、この場合、１つのカーネルのみがＤＣ成分を担う。ウォルシュ関数は、完全正規直交セットを形成するために２つの可能な状態±１のみを用いる。それは、主にそれらのゼロ交差パターンに関して、サイン－コサイン関数との著しい類似性を有する。離散的な意味において、ウォルシュカーネルは、ウォルシュ・アダマール（ＷＨ）符号のＮ×Ｎ行列によって表現される。概して、ＷＨ行列ＷＨ（ｎ０）は、以下の再帰関係を用いて生成することができる。
【数42】
【0054】
[Para 73] ここで、ＷＨ（０）＝１及びｎ＝ｌｏｇ２Ｎである。
【0055】
[Para 74] 図８は、ウォルシュ・アダマール（ＷＨ）カーネルセットの一例を示す。カーネルのこの直交セットは、自然順で配列され、Ｎ＝８を有する。セットは、Ｎ／２個の偶数カーネル（φ１［ＬＳＢ］、φ４［ＬＳＢ］、φ６［ＬＳＢ］及びφ７［ＬＳＢ］）並びにＮ／２個の奇数カーネル（カーネルφ２［ＬＳＢ］、φ３［ＬＳＢ］、φ５［ＬＳＢ］及びφ８［ＬＳＢ］）で構成される。ＤＣ成分は、１番目のカーネルφ１［ＬＳＢ］によって設定される。この偶奇特徴を利用して、偶数次の歪み及び非直線性が本質的に抑制される微分系において奇数カーネルのみを用いて非直線性を表現し、適宜補償することができる。
【0056】
[Para 75] 図９は、ウォルシュ・アダマール（ＷＨ）カーネルセットを用いた非直線性識別及び補償のＬＭＳ適応のシミュレーション結果を示す。このシミュレーションは、図８のＷＨカーネルセットを用いた０．１ＬＳＢのランダム標準偏差を有する５次のＩＮＬ特性ｐ（ｘ）を有する１０ビットＤＡＣのためのものである。ｅ（ｘ）＝ｐ（ｘ）－ｑ（ｘ）間の差は、限定された数のカーネル（Ｎ＝８≪Ｍ＝１０２４）がｑ（ｘ）の構築において用いられることに起因する残余誤差を表す。この場合、ｑ（ｘ）、曲線２１４は、曲線２１２に沿ったｐ（ｘ）のセグメントをシミュレートする異なるカーネルの重み付き合計によって構築される。
【0057】
[Para 76] 曲線２１６は、－５１２の付近における＋１０への初期偏位を除いて、誤差ｅ（ｘ）が約＋４から－７まで変動することを示す。定常状態におけるこの誤差ｅ（ｘ）の根平均二乗（ＲＭＳ）は、約２．５０ＬＳＢである。
【0058】
[Para 77] 図１０は、ウォルシュ・アダマール（ＷＨ）カーネルセットを用いた図８～図９のＬＭＳの実施形態のための補償係数のシミュレートされた整定挙動を示すグラフである。図８の８個のブロックパルス及び図９の誤差関数ｅ（ｘ）を生成するＮ＝８個のカーネルが存在する。曲線２２２、２２４、２２６、２２８、２３０、２３２、２３４、２３６は、最適補償係数
をそれぞれ示す。約１５００マイクロ秒の整定時間後、係数は、比較的一定のままとどまる。
【数43】
【0059】
[Para 78] ＢＰカーネルと同様に、ＷＨカーネルの複雑さの低減により、カーネルの数を実際にＮ＝１６又はＮ＝３２まで増大させることが可能になる。Ｎ＝１６を用いると、ＲＭＳ誤差は、１．２９ＬＳＢに低減され得る。しかし、依然として、残余誤差は、大きく、目標補償精度を満たさない場合がある。
【0060】
三角形区分カーネル
[Para 79] 補償を改善するために、本発明者は、ＷＨカーネルを、ＷＨカーネルの矩形波形とは対照的に三角形波形を用いる線形区分カーネルセットになるように変更する。本発明者は、新たなセットを三角形ウォルシュ・アダマール（ＴＷＨ）と称する。
[Para 79] 補償を改善するために、本発明者は、ＷＨカーネルを、ＷＨカーネルの矩形波形とは対照的に三角形波形を用いる線形区分カーネルセットになるように変更する。本発明者は、新たなセットを三角形ウォルシュ・アダマール（ＴＷＨ）と称する。
【0061】
[Para 80] 単体正準区分線形（ＳＣＰＷＬ）関数を用いた従来技術の区分線形アプローチと比べて、本提案のＴＷＨ表現は、より正確でより単純な表現をもたらす。上述のカーネルの定区分とは対照的に、ここで、各セグメントが線形関数によって表現され得、その結果、ＲＭＳ誤差が著しく低減され得るため、本提案のＴＨＷ線形区分表現は、補償精度を著しく改善する。ＴＷＨカーネルは、サイン／コサインのようなカーネルの非常に単純な実施をもたらす。
【0062】
[Para 81] 図１１は、三角形ウォルシュ・アダマール（ＴＷＨ）カーネルセットの一例を示す。カーネルのこの直交セットは、自然順で配列され、Ｎ＝８を有する。セットは、Ｎ／２個の偶数カーネル（φ１［ＬＳＢ］、φ４［ＬＳＢ］、φ６［ＬＳＢ］及びφ７［ＬＳＢ］）並びにＮ／２個の奇数カーネル（カーネルφ２［ＬＳＢ］、φ３［ＬＳＢ］、φ５［ＬＳＢ］及びφ８［ＬＳＢ］）で構成される。ＤＣ成分は、１番目のカーネルφ１［ＬＳＢ］によって設定される。この偶奇特徴を利用して、偶数次の歪み及び非直線性が本質的に抑制される微分系において奇数カーネルのみを用いて非直線性を表現し、適宜補償することができる。
【0063】
[Para 82] 図１２は、三角形ウォルシュ・アダマール（ＴＷＨ）カーネルセットを用いた非直線性識別及び補償のＬＭＳ適応のシミュレーション結果を示す。このシミュレーションは、図１１の三角形ウォルシュ・アダマール（ＴＷＨ）カーネルセットを用いた０．１ＬＳＢのランダム標準偏差を有する５次のＩＮＬ特性ｐ（ｘ）を有する１０ビットＤＡＣのためのものである。ｅ（ｘ）＝ｐ（ｘ）－ｑ（ｘ）間の差は、限定された数のカーネル（Ｎ＝８≪Ｍ＝１０２４）がｑ（ｘ）の構築において用いられることに起因する残余誤差を表す。この場合、ｑ（ｘ）、曲線２４４は、曲線２４２に沿ったｐ（ｘ）のセグメントをシミュレートする異なるカーネルの重み付き合計によって構築される。
【0064】
[Para 83] 曲線２４６は、誤差ｅ（ｘ）が約＋２から－２まで変動し、他のカーネルを用いた図５、図９において見られたとおりの、－５１２の付近の高い値への初期偏位がもはや存在しないことを示す。定常状態におけるこの誤差ｅ（ｘ）の根平均二乗（ＲＭＳ）は、約０．６５ＬＳＢである。Ｎ＝８について、ＴＷＨを用いることは、ＷＨと比べて４倍を超える改善をもたらす。曲線２４６は、図５の誤差曲線１９０及び図９の曲線２１６よりもはるかに平坦であり、はるかにより低い誤差を示す。誤差は、本発明者のＴＷＨカーネルを用いて、ＷＨ及びＢＰカーネルと比べて劇的に低減される。
【0065】
[Para 84] 図１３は、三角形ウォルシュ・アダマール（ＴＷＨ）カーネルセットを用いた図１１～図１２のＬＭＳの実施形態のための補償係数のシミュレートされた整定挙動を示すグラフである。図１１の８個のブロックパルス及び図１２の誤差関数ｅ（ｘ）を生成するＮ＝８個のカーネルが存在する。曲線２５２、２５４、２５６、２５８、２６０、２６２、２６４、２６６は、最適補償係数
をそれぞれ示す。約１５００マイクロ秒の整定時間後、係数は、比較的一定のままとどまる。
【数44】
【0066】
補間を用いた定区分カーネル
[Para 85] 本発明者の線形区分カーネル、三角形ウォルシュ・アダマール（ＴＷＨ）は、ＢＰ及びＷＨなどの区分カーネルと比べて補償ＭＳＥを著しく低減する。しかし、ＴＷＨカーネルは、スケーラビリティの問題を有する。なぜなら、カーネルの数が増えるにつれて、ＴＷＨカーネルの実施の複雑さが多くの累積及び乗算演算と共に急速に増大するからである。したがって、実際には、ＴＨＷカーネルの数をＮ＝８を超えて増やすことは、効率的でなくなり得る。補償精度と実施の複雑さとの間のこのトレードオフを克服するために、本発明者は、ＴＷＨと同じ補償精度を達成するが、はるかにより単純でスケーラブルな実施を用いてそれを達成するために、直線補間に加えて、ＢＰ、ハール又はＷＨとしての著しく単純な定区分カーネルを利用する。
[Para 85] 本発明者の線形区分カーネル、三角形ウォルシュ・アダマール（ＴＷＨ）は、ＢＰ及びＷＨなどの区分カーネルと比べて補償ＭＳＥを著しく低減する。しかし、ＴＷＨカーネルは、スケーラビリティの問題を有する。なぜなら、カーネルの数が増えるにつれて、ＴＷＨカーネルの実施の複雑さが多くの累積及び乗算演算と共に急速に増大するからである。したがって、実際には、ＴＨＷカーネルの数をＮ＝８を超えて増やすことは、効率的でなくなり得る。補償精度と実施の複雑さとの間のこのトレードオフを克服するために、本発明者は、ＴＷＨと同じ補償精度を達成するが、はるかにより単純でスケーラブルな実施を用いてそれを達成するために、直線補間に加えて、ＢＰ、ハール又はＷＨとしての著しく単純な定区分カーネルを利用する。
【0067】
[Para 86] 図１４は、定区分カーネルによるＬＭＳ相関及び補間を用いた適応的ＩＮＬ識別及び補償のブロック図である。入力信号ｘ［ｋ］をカーネルに直接渡すことによって補償信号ｙ［ｋ］
を生成する代わりに、本実施形態では、補償関数ｑＬＵＴ（ｘ）が補償関数構築器３１２を用いて構築され、メモリ又はルックアップテーブル（ＬＵＴ）３１４内に保存される。入力ｘ［ｋ］は、粗い（ＭＳＢ）信号
及び細かい（ＬＳＢ）信号ｘＦ［ｋ］＝ｘ［ｋ］－ｘＣ［ｋ］×２（ｍ－ｎ）に分割される。ここで、
は、床演算子である。最上位ビット（ＭＳＢ）ｘＣ［ｋ］は、ｎビットの幅を有し、対応するｑｘ［ｋ］＝ｑＬＵＴ（ｘＣ［ｋ］）及びｑｘ＋１［ｋ］＝ｑＬＵＴ（ｘＣ［ｋ］＋１）の出力のためのＬＵＴエントリを見つけるためのＬＵＴ ３１４のアドレスとして用いられる。補償信号
は、ｑｘ［ｋ］とｑｘ＋１［ｋ］との間を次式のように補間する補間器３１６によって生成される。
【数45】
【数46】
【数47】
【数48】
【数49】
【0068】
[Para 87] 補間プロセスは、最終的な補償関数ｑ（ｘ）を滑らかにする。補償関数構築器３１２は、ｑＬＵＴ（ｘ）を直接構築し、ＰＶＴ変動を追跡するため、ＬＵＴ ３１４を定期的に更新するために逆行列及びドット積演算を用いることができる。ＰＶＴの追跡は、遅いプロセスであるため、逆行列計算及びＬＵＴ更新は、デシメーションフィルタ３０１、３０２、．．．３０４をＬＭＳ相関器３２０内の累積器２９１、２９２、．．．２９４の出力上に追加することにより、入力サンプルレートよりもはるかに遅いレートで行われ得る。
【0069】
[Para 88] ＢＰカーネルについて、カーネル行列は、恒等行列である。これは、その逆も恒等行列であることを意味し、したがって、係数は、ｑＬＵＴ（ｘ）を直接表現することができる。ＷＨカーネルについて、高速逆ＷＨ変換（ｉＷＨＴ）を用いて、係数
からｑＬＵＴ（ｘ）を、直接逆行列及びドット積演算と比べて効率的な方法で構築することができる。ｉＷＨＴを用いる補償関数構築器３１２は、デシメーションフィルタ３０１、３０２、．．．３０４の出力を受信し、ＬＵＴ ３１４への更新を生成する。高速ｉＷＨＴアルゴリズムは、よく知られた逆高速フーリエ変換（ｉＦＦＴ）と類似している。高速ｉＷＨＴは、計算がｉＦＦＴよりも著しく効率的で速い。なぜなら、それは、そのカーネル表現において±１の状態のみを用い、それにより、各演算は、ｉＦＦＴ計算において用いられる複雑で費用のかかる乗算演算と比べて加算及び減算を要するのみでよいからである。
【数50】
【0070】
[Para 89] 関数ｐ（ｘ）生成器１３２は、ｍビットＤＡＣによって生成される非直線性誤差を表し、ｘの範囲は、Ｍ＝２ｍ個のレベルを有する離散セットであると仮定する。ＩＮＬ識別及び補償３２２によって生成された除去信号
は、加算器１３６を用いて関数ｐ（ｘ）生成器１３２によって出力された誤差から減算され、残余誤差ｅＲ［ｋ］を生成する。
【数51】
【0071】
[Para 90] ＩＮＬ識別及び補償３２２は、Ｎ個の経路を有する。Ｎ＝１のための第１の経路は、ｘ１［ｋ］を生成するカーネルブロック２７１を有し、ｘ１［ｋ］は、乗算器２８１を用いて残余誤差ｅＲ［ｋ］を乗算される。乗算器出力ｅＬＭＳ１［ｋ］は、累積器２９１によって累積され、デシメーションフィルタ３０１によって間引かれ、補償関数構築器３１２への第１の入力
を生成する。
【数52】
【0072】
[Para 91] 入力信号ｘ［ｋ］は、カーネル３１８内のＮ個のカーネルブロック２７１、２７２、．．．２７４を通過され、ｘｉ［ｋ］＝φｉ（ｘ［ｋ］）のカーネル信号を生成し、カーネル信号は、次に、乗算器２８１、２８２、．．．２８４を用いて残余誤差ｅＲ［ｋ］を乗算され、累積器２９１、２９２、．．．２９４によって累積され、デシメーションフィルタ３０１、３０２、．．．３０４によって間引かれ、補償関数構築器３１２に入力される。ＬＵＴ ３１４は、補償関数構築器３１２によって更新され、ＬＵＴ補間のためのＰＶＴ調整を行い、除去信号
を合成する。
【数53】
【0073】
[Para 92] 図１５は、ウォルシュ・アダマール（ＷＨ）カーネルセット及び補間を用いた図１４の非直線性識別及び補償のＬＭＳ適応のシミュレーション結果を示す。このシミュレーションは、ＷＨカーネルセット（Ｎ＝８）及び補間を用いた０．１ＬＳＢのランダム標準偏差を有する５次のＩＮＬ特性ｐ（ｘ）を有する１０ビットＤＡＣのためのものである。
【0074】
[Para 93] 図１４に示されるように、ＬＵＴ ３１４の補間及び更新を用いて、ｑ（ｘ）、曲線３３４は、曲線３３２として示される非直線性誤差関数ｐ（ｘ）から構築される。曲線３３４は、曲線３３２に密接に従い、したがって、ｑ（ｘ）は、ｐ（ｘ）に近接しており、小さい誤差、曲線３３６をもたらす。
【0075】
[Para 94] 曲線３３６は、誤差ｅ（ｘ）が約＋２から－３まで変動することを示す。定常状態における誤差ｅ（ｘ）、曲線３３６のＲＭＳは、約０．６６ＬＳＢである。これは、補間を用いないＷＨと比べて約４倍の補償精度の改善であり、ＴＷＨ（Ｎ＝８）のほぼ同じ補償精度である。
【0076】
[Para 95] 図１６は、Ｎ＝１６についてのウォルシュ・アダマール（ＷＨ）カーネルセット及び補間を用いた図１４の非直線性識別及び補償のＬＭＳ適応のシミュレーション結果を示す。曲線３４２、３４４は、より密接に一致し、誤差曲線３４６を０のより近くにとどまらせる。Ｎ＝１６を用いると、ＲＭＳ誤差は、０．１９ＬＳＢに低減され得る。これは、補間を用いないＷＨと比べて約５倍の補償精度改善である。
【0077】
[Para 96] 図１７は、Ｎ＝３２についてのウォルシュ・アダマール（ＷＨ）カーネルセット及び補間を用いた図１４の非直線性識別及び補償のＬＭＳ適応のシミュレーション結果を示す。曲線３５２、３５４は、より密接に一致し、誤差曲線３５６をほぼ平坦にならせる。Ｎ＝３２を用いると、ＲＭＳ誤差は、０．１１ＬＳＢに低減され得る。これは、ｐ（ｘ）における０．１ＬＳＢのランダムな変動の限界に非常に近い。
【0078】
適用
[Para 97] 本セクションにおいて、本発明者は、本提案の適応的ＩＮＬ識別及び補償技法のための適用のいくつかの例を提示する。
[Para 97] 本セクションにおいて、本発明者は、本提案の適応的ＩＮＬ識別及び補償技法のための適用のいくつかの例を提示する。
【0079】
[Para 98] 図１８は、ＴＤＣベースの「デジタル領域」ΔΣ量子化ノイズ除去並びに適応的ＴＤＣ ＩＮＬ識別及び補償を用いたデジタルＦＮ－ＰＬＬを示す。時間－デジタル変換器（ＴＤＣ）３６２は、基準クロックＲＥＦと、分周されたフィードバッククロックＤＩＶとの時間差を測定する。マルチモジュラス分周器（ＭＭＤ）１０８は、ディザ処理を用いて、分周されたフィードバッククロックＤＩＶを生成する。
【0080】
[Para 99] ＴＤＣ ３６２がデジタルワードｅＴＤＣ［ｋ］を出力する。デジタルループフィルタ３６４は、加算器３６８、３７０による誤差項の減算後にＴＤＣ ３６２の出力をデジタル的にフィルタリングする。デジタルループフィルタ３６４は、デジタル制御発振器（ＤＣＯ）３６６をループ内の位相及び周波数ロックに向けて駆動するマルチビットデジタル制御ワードＤＣ［ｋ］を生成する。
【0081】
[Para 100] デジタルΔΣ変調器１１０を用いることにより、ｍビット（ｍ＞ｍ１）の周波数制御ワードｘ［ｋ］を切り縮めることによって生成されたｍ１ビットのｘＤＩＶ［ｋ］を用いてＭＭＤ １０８をディザ処理することにより、フラクショナルＮの演算が生成される。加算器１１２がΔΣ変調器１１０の出力から周波数制御ワードｘ［ｋ］を減算し、累積器１１４によって累積されるｍ２ビットの量子化誤差を生成する。
【0082】
[Para 101] 累積器１１４の出力ｅＴＤＣ［ｋ］は、ゲイン校正器３７６に適用され、ゲイン校正器３７６は、加算器３６８によってＰＬＬループから減算されるゲイン調整ｙＧ［ｋ］を生成する。ゲイン校正器３７６は、ＬＭＳ相関器３７２を用いて、累積量子化誤差ｅＴＤＣ［ｋ］をデジタルループフィルタ３６４への入力、残余誤差ｅＲ［ｋ］と相関させ、ＬＭＳ相関器３７２の出力は、乗算器３７４を用いて、累積量子化誤差ｅＴＤＣ［ｋ］を乗算され、ゲイン調整ｙＧ［ｋ］を生成する。
【0083】
[Para 102] ＩＮＬ識別及び補償３２２も累積量子化誤差ｅＴＤＣ［ｋ］を累積器１１４から受信する。カーネル３１８、ＬＭＳ相関器３２０及び補償関数構築器３１２は、累積器１１４からの入力に作用し、図１４のために先に示され、説明されたように、ＬＵＴ ３１４内のエントリへの更新を生成する。累積器１１４からの入力は、ＭＳＢ及びＬＳＢセクションに分割され、ＭＳＢは、ＬＵＴ ３１４に入力されるアドレスとして適用される一方、ＬＳＢは、補間器３１６を、ＬＵＴ ３１４内の２つの連続したエントリ間を補間するように制御する。補間器３１６は、加算器３７０によってＰＬＬループから減算される補間された調整ｙＩＮＬ［ｋ］を生成する。
【0084】
[Para 103] ＩＮＬ識別及び補償３２２内のＬＭＳ相関器３２０及びゲイン校正器３７６内のＬＭＳ相関器３７２の両方は、デジタルループフィルタ３６４に入力された残余誤差ｅＲ［ｋ］を受信する。ＤＣＯ ３６６の出力ＯＵＴは、分周クロックＤＩＶを生成するためにマルチモジュラス分周器（ＭＭＤ）１０８にフィードバックされる。ＭＭＤ １０８は、フィードバック経路内のΔΣフラクショナル分周器であり得る。ＤＣＯ ３６６は、周波数ＦＯＵＴ＝（ＮＤＩＶ＋αＤＩＶ）ＦＲＥＦの出力信号ＯＵＴを生成する。ここで、ＮＤＩＶは、正の整数であり、αＤＩＶは、０～１の小数値であり、ＦＲＥＦは、基準クロック信号ＲＥＦの周波数である。フラクショナルＮの演算は、ΔΣ変調器１１０を用いてフィードバックマルチモジュラス分周器ＭＭＤ １０８をディザ処理することによって達成される。ここで、ディザ処理された信号ｘＤＩＶ［ｋ］の平均は、所望の小数係数αＤＩＶに対応する。
【0085】
[Para 104] ｍ２ビット量子化誤差は、ＰＬＬのローパスフィルタリング特性によってフィルタリングされる。しかし、ＰＬＬは、相反する帯域幅トレードオフに直面することがよく知られている。例えば、ＤＣＯ位相ノイズ抑制は、大きい帯域幅を必要とする一方、ΔΣ量子化ノイズ誤差を効果的に抑制するには、低い帯域幅が必要とされる。これらのトレードオフを考慮して、出力位相ノイズへのΔΣ量子化ノイズ誤差の影響は、それをＴＤＣの出力において除去することによって低減される。このアプローチの有効性は、ＴＤＣのゲイン及び非直線性特性に大きく依存する。
【0086】
[Para 105] ＬＭＳ相関技法を用いたゲイン校正が従来技術において報告されているが、それは、ΔΣ量子化ノイズ誤差を、多くの適用によって義務付けられたレベルに適切に抑制するのに不十分である。ＴＤＣ ３６２のダイナミックレンジは、少なくとも、フラクショナル分周器が１次のΔΣ変調器によってディザ処理されるとき、１つのＤＣＯ周期及びより高次のΔΣ変調器のためにいくつかのＤＣＯ周期と同じ大きさでなければならない。ＴＤＣのダイナミックレンジを増大させることは、その直線性性能を激しく劣化させる。図１８の非直線性識別及び補償回路は、ＴＤＣのその出力における非直線性を正確に推定して補償し、ΔΣ量子化ノイズ除去精度を大きく向上させる。
【0087】
[Para 106] 図１９は、ΔΣ量子化ノイズ除去がデジタル－時間変換器（ＤＴＣ）を用いて「時間領域」において行われる、別のデジタルＦＮ－ＰＬＬアーキテクチャのブロック図である。フィードバック経路内のメインＤＴＣ ３８２及び補償ＤＴＣＣ ３８４は、フラクショナル分周器ＭＭＤ １０８の出力における量子化ノイズを除去するために用いられる。その結果、ＴＤＣ ３６２のダイナミックレンジ要件が大幅に緩和される。ＤＴＣゲインは、ゲイン校正器３７６によってＬＭＳ相関技法を用いて校正され、ＤＴＣ ３８２によってループから減算される。同様に、ＩＮＬ補償がＩＮＬ識別及び補償３２２によって行われ、補償ＤＴＣＣ ３８４によってＰＬＬループから減算される補間された調整ｙＩＮＬ［ｋ］を生成する。ＩＮＬ識別及び補償３２２、ゲイン校正器３７６及びΔΣ変調器１１０の構成要素及び機能は、図１８のために先に説明されたとおりである。
【0088】
[Para 107] ＤＴＣ ３８２及びＤＴＣＣ ３８４は、デジタル制御遅延線、ＤＡＣを伴う電圧制御遅延線、位相回転器、位相補間器、位相セレクタを伴う多相生成器、プログラマブル遅延を伴う多相遅延ロックループ（ＤＬＬ）又は位相セレクタなどの任意のデジタル制御遅延要素であり得る。
【0089】
[Para 108] しかし、このアプローチの有効性は、ＤＴＣの非直線性によっても制限される。適応的ＤＴＣ ＩＮＬ識別及び補償方式の本実施形態は、狭い範囲の線形補償（ＤＴＣＣ）を用いて「時間領域」においてＤＴＣ ＩＮＬを補償する。その結果、それは、ΔΣ量子化ノイズ除去精度を大きく改善し、それにより合成器出力における超低ノイズ及びスパーを可能にする。
【0090】
[Para 109] 図２０は、ΔΣ量子化ノイズ除去が「時間領域」において行われる一方、ＩＮＬ識別及び補償が「デジタル領域」におけるものである、別のデジタルＦＮ－ＰＬＬアーキテクチャのブロック図である。このハイブリッドの実施形態では、ＩＮＬ識別及び補償３２２は、補間器３１６に、加算器３７０によってＰＬＬループから減算される補間された調整ｙＩＮＬ［ｋ］を生成させる。補間された調整ｙＩＮＬ［ｋ］は、デジタルループフィルタ３６４への入力及びＤＣＯ ３６６への入力と同様に、マルチビットデジタル値である。ＩＮＬ補償は、ＴＤＣの出力において「デジタル領域」において行われる。ＩＮＬ識別及び補償３２２は、図１８において説明されたとおりに動作する。
【0091】
[Para 110] ゲイン校正器３７６は、図１９において説明されたように接続される。ＤＴＣゲインは、ゲイン校正器３７６によってＬＭＳ相関技法を用いて校正され、ＤＴＣ ３８２によってループから減算される。このゲイン校正は、ＤＴＣ ３８２による「時間領域」への変換後にＰＬＬループから減算される。
【0092】
代替的実施形態
[Para 111] いくつかの他の実施形態も本発明者によって企図される。例えば、多くの種類及び構成のアナログ検出器、フィルタ、発振器、加算器、ＤＡＣ及びデジタルプロセッサ、機能ユニット、論理ゲート並びに論理構造が可能である。データ及び信号に対する様々な符号化、変換及び変更が異なる段階において且つ種々の理由のために行われ得る。機能ユニット、ブロック及び他の構成要素は、いくつかの目的のために共有され、用いられ得る。様々な初期化及び始動手順若しくは回路又は電源切断回路及びルーチンを追加することができるであろう。
[Para 111] いくつかの他の実施形態も本発明者によって企図される。例えば、多くの種類及び構成のアナログ検出器、フィルタ、発振器、加算器、ＤＡＣ及びデジタルプロセッサ、機能ユニット、論理ゲート並びに論理構造が可能である。データ及び信号に対する様々な符号化、変換及び変更が異なる段階において且つ種々の理由のために行われ得る。機能ユニット、ブロック及び他の構成要素は、いくつかの目的のために共有され、用いられ得る。様々な初期化及び始動手順若しくは回路又は電源切断回路及びルーチンを追加することができるであろう。
【0093】
[Para 112] 本明細書において開示されるいくつかの実施形態は、アナログ、デジタル又はハイブリッドなどの任意のΔΣ ＦＮ－ＰＬＬに適用可能である。ＦＮ－ＰＬＬは、周波数合成、位相変調及び復調、クロック生成、クロック及びデータ回復、ジッタ減衰器並びに位相同期のために用いられ得る。出力クロックＯＵＴは、伝送のためのデータと共に符号化され得る。本開示において提示されるいくつかの実施形態は、厳しい位相ノイズ及びスプリアス性能要件を有する適用のために特に適している。
【0094】
[Para 113] 誤差補正又は調整は、時間領域若しくはデジタル領域において又は図２０に示されるものなどの組み合わせでループに追加され得る。領域間の様々な変換が可能である。補償は、時間、デジタル、電圧又は電流領域において並びにＰＬＬ若しくは他のループ、ネットワーク又は回路内の様々な場所において行われ得る。関数ｐ（ｘ）生成器１３２は、ｍビットＤＡＣによって生成される非直線性誤差を表現するものとして説明された。しかし、誤差は、入力信号がデジタル形式であり、出力が電圧、時間、位相又は他の信号形式である、ＤＴＣ（デジタル－時間変換器）又はＰＩ（位相補間器）によって生成され得る。概して、同様のコンセプト及び技法をＡＤＣ（アナログ－デジタル変換器）などの他のアナログ回路にも適用することができる。ただし、ＡＤＣ入力信号がアナログであり、デジタルではないため、変更が追加され得る。したがって、このとき、カーネルブロック１４１、１４２、．．１４４は、ｘｉ［ｋ］信号を生成するためにアナログ入力信号（電圧、時間、位相、．．等）を処理する。ＢＰ、ハール又はＷＨとしての定区分カーネルを用いることで、本実装形態は、依然として単純な比較器を用いることができる。これは、ＡＤＣ並びに他のミックスドシグナル又はアナログ回路における定区分及び補間の本発明者のアプローチを用いるときに大きい利点になり得る。
【0095】
[Para 114] ＤＴＣ ３８２、３８４は、デジタル制御遅延線、位相回転器又は位相補間器などの任意のデジタル制御遅延要素であり得る。ＴＤＣ ３６２は、ＲＥＦ及びＤＩＶの位相を比較してマルチビットデジタル値を直接生成することができるか、又は充電ポンプを用いて、その後、ＡＤＣによってデジタル値に変換されるアナログ電圧を生成し得る。
【0096】
[Para 115] 関数によっては、デジタル信号プロセッサ（ＤＳＰ）が用いられ得る。ＤＳＰは、ＤＳＰ、信号処理ブロック、回路又は信号を処理するためのパイプラインなどの他の付加拡張機能を制御するマイクロプロセッサを有し得る中央処理装置（ＣＰＵ）によって制御されるより大きいシステムの部分であり得る。ＣＰＵは、演算を行うためのメモリ内に記憶された命令を実行することができる。入力、出力及び中間結果が１つ以上のメモリ内に記憶され得る。デジタル値に変換されたデータ信号は、値を累積する、変調する、カーネル演算、ＬＭＳ相関、補償関数構築器、高速ｉＷＨＴ、補間、乗算及び加算／減算を行うためのルックアップテーブル又は専用プロセッサ若しくはデータパイプラインを用い得る、ＣＰＵ又はＤＳＰによる処理のためにメモリ内に記憶され得る。汎用のプログラム可能ＤＳＰがプロトタイピング及び開発のために用いられ得、その後、専用ハードウェアを有するより高速のＤＳＰが生産のために用いられ得る。特定用途向け又はカスタムＤＳＰブロック及び他のハードウェアは、一部又は全ての構成要素のために用いられ得る一方、より汎用型のＤＳＰは、他の構成要素、特に速度が重視されないブロックのために用いられ得る。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他の準カスタムブロックも、プロトタイプのために最初に又は生産デバイスのために後に用いられ得る。本発明は、特定用途向け集積回路（ＡＳＩＣ）設計又は他の実装形態を用いても実施され得る。ゲイン校正並びにＩＮＬ識別及び補償のためのＰＬＬブロック及びＤＳＰブロックを含むミックスドシグナルＩＣが用いられ得る。デバイスは、様々な演算モード、初期化、試験、異なるビット幅のデジタル信号、異なる演算速度、クロック速度、フィードバック分周器のための分周係数等をサポートするなどするために、デジタル的に再プログラム可能であり得る。
【0097】
[Para 116] 本明細書において説明される非直線性識別及び補償技法の多くの実施形態は、概して、限定するものではないが、クロック生成器、クロック及びデータ回復（ＣＤＲ）、位相補間器、電圧／電流増幅器、トランスインピーダンス増幅器（ＴＩＡ）並びに電力増幅器（ＰＡ）を含む多くのアナログ／ミックスドシグナル／ＲＦ集積回路（ＩＣ）構成単位に適用可能である。
【0098】
[Para 117] 抵抗器、キャパシタ、誘導器、トランジスタ、エクストラバッファリング等などの追加の構成要素が様々なノードにおいて追加され得、寄生構成要素も存在し得る。回路を有効及び無効にすることは、追加のトランジスタを用いて又は他の方法で達成することができるであろう。パスゲートトランジスタ又はトランスミッションゲートを絶縁のために追加することができるであろう。フィルタが追加され得る。高速ｉＷＨＴプロセスが説明されたが、他の逆変換を代用又は変更することもできるであろう。例えば、高速フーリエ変換及び逆フーリエ変換は、特に設計及びプロトタイピング段階中に用いられ、後にｉＷＨＴのために複雑さを低減され得る。
【0099】
[Para 118] カーネル係数
は、適応的又は非適応的に設定することができる。係数は、手動又はコンピュータ若しくはプログラム制御のいずれかの下において、事前設定された値を用いて設定することができる。また、あるときには、係数は、ＬＭＳ相関器を用いて適応的に生成され得る。ＬＭＳ相関器は、始動時にのみ用い、後に残余誤差が特定の閾値を下回った後又は事前設定された期間後にオフにすることができる。ＬＭＳ相関器は、温度及び供給電圧変動を追跡するために所定の期間が経過した後に再びオンにすることができる。ＬＭＳ相関器は、残余誤差が特定の閾値を上回った後に再びオンにされ得る。そのため、適応係数の生成は、始動時にのみ又は残余誤差が大きいときに用いることができ、ＬＭＳ相関器がオフにされているとき、ルックアップテーブル内に記憶された係数は、不変のままである。ＬＭＳ相関器がオフにされているとき、直交カーネル生成器及び補償関数構築器並びに他の関連ブロックもオフにされ得る。いくつかのＰＬＬブロックは、デジタル領域若しくはアナログ領域又は時間領域において実施することができるであろう。例えば、図１９では、ループフィルタ３６４は、デジタル領域ブロックとして説明された。ループフィルタ３６４は、位相誤差ｅＲ［ｋ］のためのマルチビットデジタル値を受信し、ＤＣＯ ３６６の発振周波数を制御するためのデジタル制御値ＤＣ［ｋ］を生成する。ＯＵＴ、ＤＩＶ及びＲＥＦは、それらの立ち上がりクロックエッジに対する相対位相オフセットによって指示される位相情報を有するクロックである。しかし、ＴＤＣ ３６２、デジタルループフィルタ３６４及びＤＣＯ ３６６は、それらのアナログ領域の均等物、例えば図１の位相周波数検出器及び充電ポンプ、ＰＦＤ／ＣＰ １０２、ＶＣＯ １０６を制御するためのアナログ制御電圧を生成するループフィルタ１０４と置き換えることができるであろう。ゲイン校正器３７６からのゲイン調整並びにＩＮＬ識別及び補償３２２からのＩＮＬ調整のためのデジタル値は、アナログ値に変換され、図１の加算器１１８などの１つ以上の加算器によって加算され得るであろう。ループフィルタへの入力又は別の場所における時間領域誤差は、位相誤差ｅＲ［ｋ］のデジタル値に変換され得るであろう。
【数54】
【0100】
[Para 119] 別の代替例では、ＴＤＣ ３６２は、充電ポンプ及びアナログ－デジタル変換器（ＡＤＣ）を包含する。この代替例では、ＴＤＣ ３６２は、クロックＲＥＦ、ＤＩＶの立ち上がりエッジ間の時間又は位相差を測定し、ＴＤＣ ３６２内のキャパシタを充電又は放電するために充電ポンプを作動させる。次に、キャパシタ電圧は、ＡＤＣにより、ループフィルタ３６４又は加算器３６８、３７０の一方に入力されるデジタル値に変換される。
【0101】
[Para 120] さらに別の実施形態では、ＴＤＣ ３６２は、キャパシタ又はＡＤＣを有しないＰＦＤ／ＣＰ １０２であり得る。このとき、ループフィルタ３６４は、キャパシタ電圧ＶＣを、ＤＣＯ ３６６の発振周波数を制御するためのデジタル制御値ＤＣ［ｋ］に変換するＡＤＣを有するアナログキャパシタ（ループフィルタ１０４）であり得る。他の組み合わせ及び変形形態も可能である。
【0102】
[Para 121] 最小平均二乗（ＬＭＳ）が説明されたが、再帰的最小二乗（ＲＬＳ）及びＬＭＳ、ＲＬＳの変更又は他の方法などの他の最急勾配方法が代用され得る。
【0103】
[Para 122] 直列の別個の減算器３６８、３７０が示されたが、減算器は、直列であり得るか、又は両方の調整がまず合計され得、その後、調整の合計のみがＰＬＬループ内の単一の減算器において減算される。
【0104】
[Para 123] カーネルφｉ（ｘ）は、それらが次式を満たす場合、区間－ｘｐ≦ｘ≦＋ｘｐ内で直交すると言われる。
ここで、Ａは、定数である。直交カーネルは、式（３）を用いて定義され得る。
【数55】
【0105】
[Para 124] 加算器１１２への＋及び－の入力は、逆にされ得る。
【0106】
[Para 125] 直交カーネル生成器は、直交カーネルの完全セット又は不完全セットを生成し得る。直交カーネル生成器は、多項式カーネル、線形区分カーネル又は定区分カーネルを生成し得る。多項式カーネルは、ラゲール多項式、エルミート多項式並びにルジャンドル、チェビシェフ及びゲーゲンバウエル多項式などのヤコビ多項式を含み得る。定区分カーネルは、ブロックパルス（ＢＰ）、ハール及びウォルシュ・アダマール（ＷＨ）カーネルを含み得る。ＷＨカーネルセットは、非０の一定のＤＣバイアスを有する１つのカーネルを含む一方、他のＷＨカーネルは、入力信号の範囲にわたって正味０のＤＣバイアスを有し、２つの出力値のみをそれぞれ有することができる。線形区分カーネルは、三角形ウォルシュ・アダマール（ＴＷＨ）カーネルを含む。ＴＷＨカーネルセットは、一定のＤＣバイアスを有する１つのカーネルを含む一方、他のＴＷＨカーネルは、入力信号の範囲にわたって正味０のＤＣバイアスを有する。
【0107】
[Para 126] 本発明の背景のセクションは、他者による従来技術を説明するのではなく、本発明の課題又は環境に関する背景情報を包含し得る。そのため、背景セクションに資料を含むことは、本出願人による従来技術の承認ではない。
【0108】
[Para 127] 本明細書において説明される任意の方法又はプロセスは、機械によって実施されるか又はコンピュータによって実施され、且つ機械、コンピュータ又は他のデバイスによって行われることを意図されており、このような機械の支援を用いずに人間によってのみ行われることを意図されていない。生成された有形の結果は、コンピュータモニタ、投映デバイス、音声生成デバイス及び関連媒体デバイスなどの表示デバイス上のレポート又は他の機械生成表示を含み得、同様に機械によって生成されるハードコピー印刷出力を含み得る。他の機械のコンピュータ制御も別の有形の結果となる。
【0109】
[Para 128] 上述された任意の利点及び恩恵は、本発明の全ての実施形態に適用されなくてもよい。単語「手段」がクレーム要素において述べられるとき、本出願人は、クレーム要素が米国特許法第１１２条第６段落に該当することを意図する。多くの場合、１つ以上の単語のラベルが単語「手段」に先行する。単語「手段」に先行する１つ又は複数の単語は、クレーム要素の参照を容易にすることを意図されたラベルであり、構造的限定を伝えることを意図されていない。このようなミーンズプラスファンクションクレームは、機能を行うための、本明細書において説明される構造及びそれらの構造的均等物だけでなく、均等な構造も包含することが意図されている。例えば、釘及びねじは、異なる構造を有するが、それらは、いずれも締結機能を行うため、それらは、均等な構造である。単語「手段」を用いない請求項は、米国特許法第１１２条第６段落に該当することを意図されていない。信号は、通常、電子信号であるが、光ファイバ線を通して搬送され得るものなどの光信号であり得る。
【0110】
[Para 129] 本発明の実施形態の上述の説明は、例示及び説明の目的のために提示された。それは、網羅的であることを意図されておらず、又は本発明を、開示された厳密な形態に限定することも意図されていない。多くの変更形態及び変形形態が上述の教示に鑑みて可能である。本発明の範囲は、この詳細な説明によって限定されず、むしろ本明細書に添付の請求項によって限定されることが意図されている。
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【手続補正書】
【提出日】2024-03-08
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
集積回路（ＩＣ）であって、
出力を生成する際に非直線性誤差を生成するミックスドシグナル回路であって、入力信号によって少なくとも部分的に変調される、ミックスドシグナル回路と、
前記ミックスドシグナル回路内の内部信号から非直線性補償信号を減算して、前記非直線性誤差を補償し、且つ残余誤差を生成するための非直線性誤差減算器（１３６）と、
前記入力信号を受信し、且つ前記非直線性補償信号を生成する積分非直線性（ＩＮＬ）識別及び補償回路（３２２）と
を含み、前記ＩＮＬ識別及び補償回路（３２２）は、
ＩＮＬ補償結果を記憶するためのルックアップテーブル（３１４）であって、前記ＩＮＬ補償結果は、補償関数が前記入力信号に作用する事前計算結果である、ルックアップテーブルと、
前記入力信号のより上位のビットに応じて前記ルックアップテーブル（３１４）から読み出される２つのＩＮＬ補償結果を受信する補間器（３１６）であって、前記入力信号の少なくとも１つのより下位のビットを用いて、前記ルックアップテーブル（３１４）から読み出された前記２つのＩＮＬ補償結果間を補間して、非直線性補償信号を生成する、補間器（３１６）と、
前記入力信号を受信し、且つ前記入力信号から複数の直交カーネル信号を生成する直交カーネル生成器と、
温度及び供給電圧変動に起因する前記非直線性誤差の変化を補償するために前記非直線性補償信号を調整するように構成された最小２乗平均誤差相関器であって、前記誤差相関器は、複数の経路を有し、前記複数の経路における各経路は、前記残余誤差を、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける直交カーネル信号と最小２乗平均相関させるように構成され、前記誤差相関器は、前記複数の経路を用いて適応係数を生成する、最小２乗平均誤差相関器と、
前記適応係数を前記誤差相関器から受信し、且つ逆変換を行って、更新された補償関数を生成する補償関数構築器（３１２）であって、前記更新された補償関数は、前記ルックアップテーブル（３１４）内の前記ＩＮＬ補償結果を上書きする更新された結果を生成するために用いられる、補償関数構築器と、
を含み、
それにより、前記ミックスドシグナル回路内のＩＮＬ誤差は、識別され、且つ前記非直線性補償信号を減算することによって適応的に補償される、集積回路（ＩＣ）。
出力を生成する際に非直線性誤差を生成するミックスドシグナル回路であって、入力信号によって少なくとも部分的に変調される、ミックスドシグナル回路と、
前記ミックスドシグナル回路内の内部信号から非直線性補償信号を減算して、前記非直線性誤差を補償し、且つ残余誤差を生成するための非直線性誤差減算器（１３６）と、
前記入力信号を受信し、且つ前記非直線性補償信号を生成する積分非直線性（ＩＮＬ）識別及び補償回路（３２２）と
を含み、前記ＩＮＬ識別及び補償回路（３２２）は、
ＩＮＬ補償結果を記憶するためのルックアップテーブル（３１４）であって、前記ＩＮＬ補償結果は、補償関数が前記入力信号に作用する事前計算結果である、ルックアップテーブルと、
前記入力信号のより上位のビットに応じて前記ルックアップテーブル（３１４）から読み出される２つのＩＮＬ補償結果を受信する補間器（３１６）であって、前記入力信号の少なくとも１つのより下位のビットを用いて、前記ルックアップテーブル（３１４）から読み出された前記２つのＩＮＬ補償結果間を補間して、非直線性補償信号を生成する、補間器（３１６）と、
前記入力信号を受信し、且つ前記入力信号から複数の直交カーネル信号を生成する直交カーネル生成器と、
温度及び供給電圧変動に起因する前記非直線性誤差の変化を補償するために前記非直線性補償信号を調整するように構成された最小２乗平均誤差相関器であって、前記誤差相関器は、複数の経路を有し、前記複数の経路における各経路は、前記残余誤差を、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける直交カーネル信号と最小２乗平均相関させるように構成され、前記誤差相関器は、前記複数の経路を用いて適応係数を生成する、最小２乗平均誤差相関器と、
前記適応係数を前記誤差相関器から受信し、且つ逆変換を行って、更新された補償関数を生成する補償関数構築器（３１２）であって、前記更新された補償関数は、前記ルックアップテーブル（３１４）内の前記ＩＮＬ補償結果を上書きする更新された結果を生成するために用いられる、補償関数構築器と、
を含み、
それにより、前記ミックスドシグナル回路内のＩＮＬ誤差は、識別され、且つ前記非直線性補償信号を減算することによって適応的に補償される、集積回路（ＩＣ）。
【請求項2】
前記補償関数構築器（３１２）への入力のための事前設定された係数をさらに含み、
前記事前設定された係数が前記補償関数構築器（３１２）に入力されるとき、前記補償関数構築器（３１２）は、前記更新された補償関数を生成するために、前記適応係数の代わりに前記事前設定された係数を用い、
前記誤差相関器は、定期的に、前記残余誤差が閾値を上回るとき又は温度若しくは供給電圧変動が生じるとき、前記適応係数を生成するために作動され、
それにより、事前設定された係数及び適応係数は、前記ルックアップテーブル（３１４）に書き込まれる前記ＩＮＬ補償結果を生成するために異なる時間において用いられる、請求項１に記載のＩＣ。
前記事前設定された係数が前記補償関数構築器（３１２）に入力されるとき、前記補償関数構築器（３１２）は、前記更新された補償関数を生成するために、前記適応係数の代わりに前記事前設定された係数を用い、
前記誤差相関器は、定期的に、前記残余誤差が閾値を上回るとき又は温度若しくは供給電圧変動が生じるとき、前記適応係数を生成するために作動され、
それにより、事前設定された係数及び適応係数は、前記ルックアップテーブル（３１４）に書き込まれる前記ＩＮＬ補償結果を生成するために異なる時間において用いられる、請求項１に記載のＩＣ。
【請求項3】
前記直交カーネル生成器は、複数のウォルシュ・アダマール（ＷＨ）カーネルを生成し、
前記ＷＨカーネルの第１のものは、前記入力信号の全ての値について一定の非０のＤＣバイアスを有し、
他のＷＨカーネルは、前記入力信号の範囲にわたって正味０のＤＣバイアスを有し、且つ少なくとも２つの状態をそれぞれ有し、
温度及び供給電圧変動は、前記非直線性誤差に変化を生じさせ、
前記誤差相関器は、前記温度及び供給電圧変動によって生じた前記非直線性誤差の変化を補償するように前記非直線性補償信号を調整する、請求項１に記載のＩＣ。
前記ＷＨカーネルの第１のものは、前記入力信号の全ての値について一定の非０のＤＣバイアスを有し、
他のＷＨカーネルは、前記入力信号の範囲にわたって正味０のＤＣバイアスを有し、且つ少なくとも２つの状態をそれぞれ有し、
温度及び供給電圧変動は、前記非直線性誤差に変化を生じさせ、
前記誤差相関器は、前記温度及び供給電圧変動によって生じた前記非直線性誤差の変化を補償するように前記非直線性補償信号を調整する、請求項１に記載のＩＣ。
【請求項4】
前記誤差相関器は、
前記非直線性誤差をそれぞれ受信する複数の乗算器（２８１，２８２，２８４）、
複数の累積器（２９１，２９２，２９４）、
複数のデシメーションフィルタ（３０１，３０２，３０４）、
前記誤差相関器を通る複数の経路であって、各経路は、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける経路カーネルを有し、前記経路カーネルは、前記複数の乗算器（２８１，２８２，２８４）における経路乗算器によって前記非直線性誤差を乗算されて、経路積を生成し、前記経路積は、前記複数の累積器（２９１，２９２，２９４）における経路累積器によって累積されて、累積経路値を生成し、前記累積経路値は、前記複数のデシメーションフィルタ（３０１，３０２，３０４）における経路デシメーションフィルタによって間引かれて、複数の前記適応係数における適応係数を生成する、複数の経路
をさらに含み、
前記誤差相関器は、最小平均二乗（ＬＭＳ）相関器（３２０）であり、
それにより、前記複数の直交カーネルの各々は、前記誤差相関器を通る前記複数の経路における対応する経路を有する、請求項１に記載のＩＣ。
前記非直線性誤差をそれぞれ受信する複数の乗算器（２８１，２８２，２８４）、
複数の累積器（２９１，２９２，２９４）、
複数のデシメーションフィルタ（３０１，３０２，３０４）、
前記誤差相関器を通る複数の経路であって、各経路は、前記直交カーネル生成器によって生成された前記複数の直交カーネルにおける経路カーネルを有し、前記経路カーネルは、前記複数の乗算器（２８１，２８２，２８４）における経路乗算器によって前記非直線性誤差を乗算されて、経路積を生成し、前記経路積は、前記複数の累積器（２９１，２９２，２９４）における経路累積器によって累積されて、累積経路値を生成し、前記累積経路値は、前記複数のデシメーションフィルタ（３０１，３０２，３０４）における経路デシメーションフィルタによって間引かれて、複数の前記適応係数における適応係数を生成する、複数の経路
をさらに含み、
前記誤差相関器は、最小平均二乗（ＬＭＳ）相関器（３２０）であり、
それにより、前記複数の直交カーネルの各々は、前記誤差相関器を通る前記複数の経路における対応する経路を有する、請求項１に記載のＩＣ。
【請求項5】
前記ミックスドシグナル回路は、
発振器（３６６）であって、前記発振器（３６６）への制御入力によって決定された周波数を有する出力を生成する発振器（３６６）、
除数入力信号に応じて前記出力の周波数を分周して、フィードバッククロックを生成するためのフィードバック分周器、
前記フィードバッククロックを基準クロックと比較して、位相差を生成するための位相検出器、及び
前記位相検出器と前記発振器（３６６）との間に結合されたループフィルタ（３６４）であって、前記残余誤差は、前記ループフィルタ（３６４）への入力からサンプリングされ、前記ループフィルタ（３６４）は、前記発振器への前記制御入力を生成する、ループフィルタ（３６４）、
変調器制御ワードを受信し、且つ前記フィードバック分周器への前記除数入力信号を生成するデルタシグマ変調器（１１０）、
前記変調器制御ワードと前記除数入力信号との差を生成する変調器減算器、及び
前記変調器減算器によって生成された差を累積して、前記入力信号を生成する変調器累積器（１１４）
をさらに含み、
前記フィードバック分周器は、マルチモジュラス分周器（ＭＭＤ）（１０８）であり、及び前記ミックスドシグナル回路は、周波数ＦＯＵＴ＝（ＮＤＩＶ＋αＤＩＶ）ＦＲＥＦを有する前記発振器からの出力を生成するフラクショナルＮ ＰＬＬであり、ここで、ＮＤＩＶは、正の整数であり、αＤＩＶは、ディザ処理の平均に対応する０～１の小数値であり、及びＦＯＵＴは、前記出力の周波数であり、且つＦＲＥＦは、前記基準クロックの周波数である、請求項１に記載のＩＣ。
発振器（３６６）であって、前記発振器（３６６）への制御入力によって決定された周波数を有する出力を生成する発振器（３６６）、
除数入力信号に応じて前記出力の周波数を分周して、フィードバッククロックを生成するためのフィードバック分周器、
前記フィードバッククロックを基準クロックと比較して、位相差を生成するための位相検出器、及び
前記位相検出器と前記発振器（３６６）との間に結合されたループフィルタ（３６４）であって、前記残余誤差は、前記ループフィルタ（３６４）への入力からサンプリングされ、前記ループフィルタ（３６４）は、前記発振器への前記制御入力を生成する、ループフィルタ（３６４）、
変調器制御ワードを受信し、且つ前記フィードバック分周器への前記除数入力信号を生成するデルタシグマ変調器（１１０）、
前記変調器制御ワードと前記除数入力信号との差を生成する変調器減算器、及び
前記変調器減算器によって生成された差を累積して、前記入力信号を生成する変調器累積器（１１４）
をさらに含み、
前記フィードバック分周器は、マルチモジュラス分周器（ＭＭＤ）（１０８）であり、及び前記ミックスドシグナル回路は、周波数ＦＯＵＴ＝（ＮＤＩＶ＋αＤＩＶ）ＦＲＥＦを有する前記発振器からの出力を生成するフラクショナルＮ ＰＬＬであり、ここで、ＮＤＩＶは、正の整数であり、αＤＩＶは、ディザ処理の平均に対応する０～１の小数値であり、及びＦＯＵＴは、前記出力の周波数であり、且つＦＲＥＦは、前記基準クロックの周波数である、請求項１に記載のＩＣ。
【請求項6】
前記位相検出器は、前記位相差のためのデジタル値を生成し、
前記ループフィルタは、デジタルフィルタであり、
前記発振器への前記制御入力は、前記ループフィルタによって生成されたデジタル値を搬送し、
前記発振器は、デジタル制御発振器（ＤＣＯ）である、請求項５に記載のＩＣ。
前記ループフィルタは、デジタルフィルタであり、
前記発振器への前記制御入力は、前記ループフィルタによって生成されたデジタル値を搬送し、
前記発振器は、デジタル制御発振器（ＤＣＯ）である、請求項５に記載のＩＣ。
【請求項7】
前記入力信号を前記残余誤差と相関させて、ゲイン校正係数を生成する第２の誤差相関器（３７２）を有するゲイン校正器と、
前記入力信号に前記ゲイン校正係数を乗算して、ゲイン調整された位相制御信号を生成するゲイン調整乗算器（３７４）と、
前記ミックスドシグナル回路内の第２の内部信号から、前記ゲイン調整された位相制御信号を減算して、フラクショナル分周器位相量子化ノイズを除去する第２の減算器（３６８）と、
をさらに含む、請求項５に記載のＩＣ。
前記入力信号に前記ゲイン校正係数を乗算して、ゲイン調整された位相制御信号を生成するゲイン調整乗算器（３７４）と、
前記ミックスドシグナル回路内の第２の内部信号から、前記ゲイン調整された位相制御信号を減算して、フラクショナル分周器位相量子化ノイズを除去する第２の減算器（３６８）と、
をさらに含む、請求項５に記載のＩＣ。
【請求項8】
前記非直線性誤差減算器は、前記位相検出器と前記ループフィルタとの間に結合されたデジタル減算器であり、
前記第２の減算器（３６８）は、デジタル減算器であり、前記非直線性誤差減算器と直列に結合される、請求項７に記載のＩＣ。
前記第２の減算器（３６８）は、デジタル減算器であり、前記非直線性誤差減算器と直列に結合される、請求項７に記載のＩＣ。
【請求項9】
前記非直線性誤差減算器は、前記非直線性補償信号を、デジタル値から、前記フィードバッククロックに適用される時間調整に変換する第１のデジタル－時間変換器（３８４）であり、
前記第２の減算器は、前記ゲイン調整された位相制御信号を、デジタル値から、前記第２の内部信号に適用される時間調整に変換する第２のデジタル－時間変換器（３８２）であり、
前記第１のデジタル－時間変換器及び前記第２のデジタル－時間変換器は、前記フィードバック分周器と前記位相検出器との間で直列である、請求項７に記載のＩＣ。
前記第２の減算器は、前記ゲイン調整された位相制御信号を、デジタル値から、前記第２の内部信号に適用される時間調整に変換する第２のデジタル－時間変換器（３８２）であり、
前記第１のデジタル－時間変換器及び前記第２のデジタル－時間変換器は、前記フィードバック分周器と前記位相検出器との間で直列である、請求項７に記載のＩＣ。
【請求項10】
前記非直線性誤差減算器は、前記位相検出器と前記ループフィルタとの間に結合されたデジタル減算器（３７０）であり、
前記第２の減算器は、前記ゲイン調整された位相制御信号を、デジタル値から、前記第２の内部信号に適用される時間調整に変換するデジタル－時間変換器（３８２）であり、
前記デジタル－時間変換器（３８２）は、前記フィードバック分周器と前記位相検出器との間に結合され、
前記デジタル－時間変換器（３８２）は、デジタル制御遅延要素、デジタル制御遅延線、デジタル－アナログ変換器（ＤＡＣ）を伴う電圧制御遅延線、位相回転器、位相補間器、位相セレクタを伴う多相生成器、プログラマブル遅延を伴う多相遅延ロックループ（ＤＬＬ）又は位相セレクタである、請求項７に記載のＩＣ。
前記第２の減算器は、前記ゲイン調整された位相制御信号を、デジタル値から、前記第２の内部信号に適用される時間調整に変換するデジタル－時間変換器（３８２）であり、
前記デジタル－時間変換器（３８２）は、前記フィードバック分周器と前記位相検出器との間に結合され、
前記デジタル－時間変換器（３８２）は、デジタル制御遅延要素、デジタル制御遅延線、デジタル－アナログ変換器（ＤＡＣ）を伴う電圧制御遅延線、位相回転器、位相補間器、位相セレクタを伴う多相生成器、プログラマブル遅延を伴う多相遅延ロックループ（ＤＬＬ）又は位相セレクタである、請求項７に記載のＩＣ。
【請求項11】
非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）であって、
時間－デジタル変換器（ＴＤＣ）であって、基準クロック及びフィードバッククロックを受信し、且つＴＤＣ出力を生成し、前記ＴＤＣ出力は、前記基準クロックと前記フィードバッククロックとの間で前記ＴＤＣによって検出された位相差のデジタル値である、時間－デジタル変換器（ＴＤＣ）（３６２）と、
残余誤差信号を受信し、且つデジタルフィルタを前記残余誤差信号に適用することによって発振器制御信号を生成するループフィルタ（３６４）と、
前記発振器制御信号によって制御され、且つ前記発振器制御信号によって決定された周波数を有する出力クロックを生成する発振器（３６６）と、
前記出力クロックを除数で分周して、分周クロックを生成するフィードバック分周器と、
前記フィードバック分周器への変調信号を生成する変調器であって、前記変調信号は、前記フィードバック分周器の前記除数をディザ処理して、前記出力クロックを、整数部分及び小数部分の両方を有する有効除数で分周し、前記小数部分は、０～１である、変調器と、
前記変調信号における差を累積して、前記変調器の累積量子化誤差である位相制御信号を生成する変調累積器（１１４）と、
前記残余誤差信号及び前記位相制御信号を受信するゲイン校正器であって、誤差を最小化してゲイン調整を生成する、ゲイン校正器と、
前記ＰＬＬ内の第１の信号から前記ゲイン調整を減算して、フラクショナル分周器位相量子化ノイズを除去するゲイン減算器と、
請求項１に記載の前記集積回路（ＩＣ）であって、前記位相制御信号は、前記集積回路への入力信号であり、前記集積回路の内部信号は、前記ゲイン調整によって補償されない非直線性誤差を補償するための、前記ＰＬＬ内の第２の信号であり、前記更新された補償関数は、前記位相制御信号の値の範囲に作用して、前記更新された結果を生成する、集積回路（ＩＣ）と、
を備える、フラクショナルＮ位相ロックループ（ＰＬＬ）。
時間－デジタル変換器（ＴＤＣ）であって、基準クロック及びフィードバッククロックを受信し、且つＴＤＣ出力を生成し、前記ＴＤＣ出力は、前記基準クロックと前記フィードバッククロックとの間で前記ＴＤＣによって検出された位相差のデジタル値である、時間－デジタル変換器（ＴＤＣ）（３６２）と、
残余誤差信号を受信し、且つデジタルフィルタを前記残余誤差信号に適用することによって発振器制御信号を生成するループフィルタ（３６４）と、
前記発振器制御信号によって制御され、且つ前記発振器制御信号によって決定された周波数を有する出力クロックを生成する発振器（３６６）と、
前記出力クロックを除数で分周して、分周クロックを生成するフィードバック分周器と、
前記フィードバック分周器への変調信号を生成する変調器であって、前記変調信号は、前記フィードバック分周器の前記除数をディザ処理して、前記出力クロックを、整数部分及び小数部分の両方を有する有効除数で分周し、前記小数部分は、０～１である、変調器と、
前記変調信号における差を累積して、前記変調器の累積量子化誤差である位相制御信号を生成する変調累積器（１１４）と、
前記残余誤差信号及び前記位相制御信号を受信するゲイン校正器であって、誤差を最小化してゲイン調整を生成する、ゲイン校正器と、
前記ＰＬＬ内の第１の信号から前記ゲイン調整を減算して、フラクショナル分周器位相量子化ノイズを除去するゲイン減算器と、
請求項１に記載の前記集積回路（ＩＣ）であって、前記位相制御信号は、前記集積回路への入力信号であり、前記集積回路の内部信号は、前記ゲイン調整によって補償されない非直線性誤差を補償するための、前記ＰＬＬ内の第２の信号であり、前記更新された補償関数は、前記位相制御信号の値の範囲に作用して、前記更新された結果を生成する、集積回路（ＩＣ）と、
を備える、フラクショナルＮ位相ロックループ（ＰＬＬ）。
【請求項12】
前記複数の直交カーネルは、ウォルシュ・アダマール（ＷＨ）カーネルを含む、請求項１１に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
【請求項13】
前記ゲイン減算器及び前記非直線性誤差減算器は、前記ＴＤＣ出力からそれぞれ減算して、前記ループフィルタ（３６４）への前記残余誤差信号を生成し、
前記分周クロックは、前記フィードバッククロックである、請求項１２に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
前記分周クロックは、前記フィードバッククロックである、請求項１２に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
【請求項14】
前記非直線性誤差減算器は、前記分周クロックと前記フィードバッククロックとの間に結合される第１のデジタル－時間変換器（ＤＴＣ）であって、前記非直線性誤差調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、第１のデジタル－時間変換器（ＤＴＣ）を含み、
前記ゲイン減算器は、同様に前記分周クロックと前記フィードバッククロックとの間において且つ前記第１のＤＴＣと直列に結合される第２のデジタル－時間変換器（ＤＴＣ）であって、前記ゲイン調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、第２のデジタル－時間変換器（ＤＴＣ）を含み、
前記ＴＤＣ出力は、前記ループフィルタへの前記残余誤差信号に接続される、請求項１２に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
前記ゲイン減算器は、同様に前記分周クロックと前記フィードバッククロックとの間において且つ前記第１のＤＴＣと直列に結合される第２のデジタル－時間変換器（ＤＴＣ）であって、前記ゲイン調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、第２のデジタル－時間変換器（ＤＴＣ）を含み、
前記ＴＤＣ出力は、前記ループフィルタへの前記残余誤差信号に接続される、請求項１２に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
【請求項15】
前記非直線性誤差減算器は、前記ＴＤＣ出力と前記ループフィルタ（３６４）との間に結合され、前記非直線性誤差減算器は、前記ＴＤＣ出力から前記非直線性誤差調整を減算して、前記ループフィルタ（３６４）への前記残余誤差信号を生成し、前記ＴＤＣ出力は、前記第２の信号であり、
前記ゲイン減算器は、前記分周クロックと前記フィードバッククロックとの間に結合されるデジタル－時間変換器（ＤＴＣ）を含み、前記ＤＴＣは、前記ゲイン調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、請求項１２に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
前記ゲイン減算器は、前記分周クロックと前記フィードバッククロックとの間に結合されるデジタル－時間変換器（ＤＴＣ）を含み、前記ＤＴＣは、前記ゲイン調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、請求項１２に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
【請求項16】
前記ゲイン減算器及び前記非直線性誤差減算器は、
前記ゲイン調整を前記非直線性誤差調整に加算して、複合調整を生成する前置加算器と、
前記分周クロックと前記フィードバッククロックとの間に結合される第１のデジタル－時間変換器（ＤＴＣ）であって、前記複合調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、第１のデジタル－時間変換器（ＤＴＣ）と
を共に含み、
前記ＰＬＬ内の前記第１の信号及び前記第２の信号は、同じ信号である、請求項１２に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
前記ゲイン調整を前記非直線性誤差調整に加算して、複合調整を生成する前置加算器と、
前記分周クロックと前記フィードバッククロックとの間に結合される第１のデジタル－時間変換器（ＤＴＣ）であって、前記複合調整を、デジタル信号から、前記フィードバッククロックを生成するために前記分周クロックに加算される時間遅延に変換する、第１のデジタル－時間変換器（ＤＴＣ）と
を共に含み、
前記ＰＬＬ内の前記第１の信号及び前記第２の信号は、同じ信号である、請求項１２に記載の非直線性誤差補正を有するフラクショナルＮ位相ロックループ（ＰＬＬ）。
【外国語明細書】