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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024056139
(43)【公開日】2024-04-22
(54)【発明の名称】Ｄ型フリップフロップ
(51)【国際特許分類】
H03K 3/012 20060101AFI20240415BHJP
H03K 3/013 20060101ALI20240415BHJP
H03K 3/3562 20060101ALI20240415BHJP
H03K 3/037 20060101ALI20240415BHJP
【ＦＩ】
H03K3/012
H03K3/013
H03K3/3562 625
H03K3/037 B
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023174874
(22)【出願日】2023-10-09
(31)【優先権主張番号】P 2022162846
(32)【優先日】2022-10-10
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2023019542
(32)【優先日】2023-02-10
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】722011168
【氏名又は名称】近藤 利夫
(72)【発明者】
【氏名】近藤 利夫
【テーマコード（参考）】
5J300
【Ｆターム（参考）】
5J300AA03
5J300AA04
5J300AA06
5J300CC03
5J300DD02
5J300DD07
5J300HH01
5J300JJ04
5J300JJ08
5J300KK02
5J300KK06
5J300QA03
5J300QA04
5J300RA03
5J300SB01
5J300TB02
5J300TB03
5J300UA03
(57)【要約】
【課題】低消費電力化に効く低クロック信号負荷と従来回路を凌ぐ高速性を両立するスタティックD型フリップフロップを実現する。
【解決手段】共にPチャネルでノード２において直列接続されるクロックドFET１６とクロックドでないFET１５、１５aを介して電源と、NチャネルでクロックドでないFET１１，１１aを介してグランドと、それぞれ接続されるノード１，１aにゲート端子を接続するNチャネルのFET１２，１２aと１９，１９aの併用駆動により、NチャネルのクロックドFETのパストランジスタ１４，１４aを介した交差結合インバータ対５０への書き込みを高速化する。加えて、ノード１，１aが、クロック信号立ち上がり時にローレベルならば、そのローレベルをNチャネルのフィードバックFET１３，１３aとクロックドFET１８によりクロック信号のハイレベルの期間中保ちリーク電流増を抑える。
【選択図】図１２
【解決手段】共にPチャネルでノード２において直列接続されるクロックドFET１６とクロックドでないFET１５、１５aを介して電源と、NチャネルでクロックドでないFET１１，１１aを介してグランドと、それぞれ接続されるノード１，１aにゲート端子を接続するNチャネルのFET１２，１２aと１９，１９aの併用駆動により、NチャネルのクロックドFETのパストランジスタ１４，１４aを介した交差結合インバータ対５０への書き込みを高速化する。加えて、ノード１，１aが、クロック信号立ち上がり時にローレベルならば、そのローレベルをNチャネルのフィードバックFET１３，１３aとクロックドFET１８によりクロック信号のハイレベルの期間中保ちリーク電流増を抑える。
【選択図】図１２
【特許請求の範囲】
【請求項1】
クロック信号の論理レベルに応じてラッチ、透過のいずれかの状態を取る前段、後段の２段のラッチからなるD型フリップフロップにおいて、該前段のラッチのうちに、ラッチ状態において論理レベルの一方のみを永続的に保持する半ラッチノードと該半ラッチノードにゲート端子を接続する後段のラッチ駆動用のFETを備えるラッチが含まれることと、該後段駆動FETを備えるラッチが該後段駆動FETを前記永続的に保持される論理レベルでオフするFETのみで構成する後段駆動がラッチ状態で永続しない非永続駆動ラッチであることと、前記後段のラッチが交差結合インバータ対と該インバータ対の交差結合ノードへの前記非永続駆動ラッチからの駆動を介するクロックドFETであるパストランジスタを備えることを特徴とするD型フリップフロップ。
【請求項2】
前記非永続駆動ラッチが、前記後段駆動FETのうちの１個であるソース接地の後段駆動FETのドレイン端子に自身のゲート端子を前記半ラッチノードに自身のドレイン端子をそれぞれ接続するチャネル極性が該ソース接地後段駆動FETと同一のフィードバックFETを備えることと、前記パストランジスタが前記交差結合ノードの対の一方に自身の入出力端子対の一方を接続する第１のパストランジスタと該交差結合ノード対のもう一方に自身の入出力端子対の一方を接続する第２のパストランジスタとからなることを特徴とする請求項１記載のD型フリップフロップ。
【請求項3】
前記非永続駆動ラッチが前記半ラッチノードを駆動する電流の流れる経路を形成するFETとして第１のクロックドFETとクロックドでないFETを備えることと、該クロックドでないFETが、前記第１のクロックドFETとはチャネル極性が同一である第１同一チャネルのFETとチャネル極性が逆である第１逆チャネルのFETとからなることと、前記駆動電流経路形成FETからなる回路が、前記第１のクロックドFETのドレイン端子と前記クロックドでない第１逆チャネルのFETのドレイン端子とを接続する第１のノードと、前記第１のクロックドFETのソース端子と前記クロックドでない第１同一チャネルのFETのドレイン端子を接続する第２のノードを、前記半ラッチノードとする構成を取っていることを特徴とする請求項２記載のD型フリップフロップ。
【請求項4】
前記前段のラッチとして前記非永続駆動ラッチを二つ備えることと、該二つのうちの一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子と前記二つのうちのもう一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子に、前記第１のパストランジスタの入出力端子対のもう一方と前記第２のパストランジスタの入出力端子対のもう一方を、それぞれ接続することを特徴とする請求項３記載のD型フリップフロップ。
【請求項5】
前記一方の非永続駆動ラッチの第１のノードにゲート端子を前記もう一方の非永続駆動ラッチの第２のノードにドレイン端子をそれぞれ接続する第１逆チャネルのソース接地FETと、前記もう一方の非永続駆動ラッチの第１のノードにゲート端子を前記一方の非永続駆動ラッチの第２のノードにドレイン端子をそれぞれ接続する第１逆チャネルのソース接地FETを備えることを特徴とする請求項４記載のD型フリップフロップ。
【請求項6】
前記一方の非永続駆動ラッチの第２のノードにゲート端子を前記もう一方の非永続駆動ラッチの第１のノードにドレイン端子をそれぞれ接続する第１同一チャネルのソース接地FETと、前記もう一方の非永続駆動ラッチの第２のノードにゲート端子を前記一方の非永続駆動ラッチの第１のノードにドレイン端子をそれぞれ接続する第１同一チャネルのソース接地FETを備えることを特徴とする請求項５記載のD型フリップフロップ。
【請求項7】
前記第１のノードにゲート端子の接続される前記ソース接地後段駆動FETのドレイン端子が前記第１のパストランジスタの入出力端子対のもう一方に接続されることと、前記第１のノードにゲート端子の接続される前記後段駆動FETのうちの１個であるドレイン接地の後段駆動FETのソース端子が前記第２のパストランジスタの入出力端子対のもう一方に接続されることを特徴とする請求項３記載のD型フリップフロップ。
【請求項8】
前記前段のラッチとして非永続駆動ラッチを二つ備えることと、該二つの非永続駆動ラッチが半ラッチノードを駆動する電流の流れる経路を形成するFETとして第１のクロックドFETとクロックドでないFETを備えることと、該クロックドでないFETが、チャネル極性が前記第１のクロックドFETと同一である第１同一チャネルのFETと逆である第１逆チャネルのFETを備えることと、前記駆動電流経路形成FETからなる回路が、前記クロックドでない第１同一チャネルのFETのドレイン端子と前記クロックドでない第１逆チャネルのソース接地FETのドレイン端子を接続するノードを前記半ラッチノードとする構成を取っていることと、前記二つのうちの一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子と前記二つのうちのもう一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子を、前記第１と第２のパストランジスタの入出力端子対のもう一方に、それぞれ接続することを特徴とする請求項２記載のD型フリップフロップ。
【請求項9】
前記一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子に自身のゲート端子を、前記もう一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子に自身のドレイン端子を、それぞれ接続する第１同一チャネルのソース接地FETと、前記もう一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子に自身のゲート端子を、前記一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子に自身のドレイン端子を、それぞれ接続する第１同一チャネルのソース接地FETを備えることを特徴とする請求項８記載のD型フリップフロップ。
【請求項10】
前記第１のパストランジスタの入出力端子対のもう一方に前記もう一方の非永続駆動ラッチの後段駆動FETのうちの１個であるドレイン接地FETのソース端子を接続することと、前記第２のパストランジスタの入出力端子対のもう一方に前記一方の非永続駆動ラッチの前記後段駆動FETのうちの１個であるドレイン接地FETのソース端子を接続することを特徴とする請求項８記載のD型フリップフロップ。
【請求項11】
前記第１のパストランジスタの入出力端子対のもう一方に前記もう一方の非永続駆動ラッチの後段駆動FETのうちの１個であるドレイン接地FETのソース端子を接続することと、前記第２のパストランジスタの入出力端子対のもう一方に前記一方の非永続駆動ラッチの前記後段駆動FETのうちの１個であるドレイン接地FETのソース端子を接続することを特徴とする請求項９記載のD型フリップフロップ。
【請求項12】
前記第１のクロックドFETがソース接地FETであることと、該クロックドFETのドレイン端子に前記二つの非永続駆動ラッチの各々の前記半ラッチノードにドレイン端子を接続するクロックドでない第１同一チャネルのFETのソース端子が接続されることを特徴とする請求項１１記載のD型フリップフロップ。
【請求項13】
互いに直列接続される２個の第１同一チャネルのFETを備えることと、該２個のFETの直列接続に用いない方のドレイン端子とソース端子を前記第１のクロックドFETのドレイン端子とソース端子にそれぞれ接続することと、前記２個のFETの各々のゲート端子を、前記二つのうちの一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子と、もう一方の非永続駆動ラッチの前記ソース接地後段駆動FETが前記パストランジスタを介して駆動する交差結合ノードに、それぞれ接続することを特徴とする請求項１３記載のD型フリップフロップ。
【請求項14】
前記二つの非永続駆動ラッチの各々の前記フィードバックFETのソース端子と自身のドレイン端子を接続するソース接地で第１同一チャネルの第２のクロックドFETを備えることを特徴とする請求項４～６または８～１３のいずれか一項に記載のD型フリップフロップ。
【請求項15】
前記第１のクロックドFETと直列接続されるクロックドでない第１同一チャネルのFETのゲート端子に入力される信号の反転を自身のゲート端子に入力すると共に、該クロックドでない第１同一チャネルのFETのドレイン端子とソース端子に自身のソース端子とドレイン端子をそれぞれ接続する第１逆チャネルのFETを前記非永続駆動ラッチが備えることを特徴とする請求項１４記載のD型フリップフロップ。
【請求項16】
前記パストランジスタのゲート端子へ入力するクロック信号より位相の遅れた遅延クロック信号を前記非永続駆動ラッチ内のクロックドFETのゲート端子へ入力することを特徴とする請求項１４記載のD型フリップフロップ。
【請求項17】
前記パストランジスタのゲート端子へ入力するクロック信号より位相の遅れた遅延クロック信号を前記非永続駆動ラッチ内のクロックドFETのゲート端子へ入力することを特徴とする請求項３または７のいずれか一項に記載のD型フリップフロップ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、CMOS LSIの低消費電力化に寄与する低クロック信号負荷のスタティックD型フリップフロップ（以降DFFと記す）に関するものである。
【背景技術】
【0002】
DFFは、使用頻度の高い基本的な論理回路の一つで、回路単体の消費電力が大きいことから、CMOS LSIの論理部における電力消費のかなりの割合を占める。このため、DFF内部での電力消費の割合の大きいクロック信号負荷を抑えたACFF、TCFF、LLFF[非特許文献１参照]、LRFF[非特許文献２参照]等の低クロック信号負荷のDFFが提案されてきた。
【0003】
例えば図１に示すLRFFは、透過型スタティックラッチの代わりに、ローレベルの保持しかできないノード（以降半ラッチノードと記す）を備える半ラッチ機能付インバータ（段落０００７で説明するクロックドCMOSインバータ相当）を用いることで、クロック信号入力のゲート端子数が４の低クロック信号負荷とわずか１９個の電界効果トランジスタ（FET）による構成を両立している。しかし、速度性能では、これまで主流のインバータとパストランジスタからなるトランスミッションゲートフリップフロップ（以後TGFFと略記する）より劣る弱点がある。これは、パストランジスタ１４とインバータ２４の電源（Vdd）側からの駆動を、最悪条件ではオフに切り替わる途中のPチャネルFET１６１，３１を含むことになる３個直列のPチャネルFETに頼っているからである。
【0004】
ここで、透過型スタティックラッチとは、その状態へ切り替わる時の入力を保持して出力し続けるラッチ状態と、自身への入力をそのまま通過させて出力し続ける透過状態とが、クロック信号の論理レベルに応じて切り替わる回路であり、スタティックDラッチとも呼ばれている。また、Vdd側からの駆動で、オフに切り替わる途中のPチャネルFET１６１，３１に頼らざるを得ないのは、ラッチ状態でローレベルしか保持しない１段目の半ラッチ機能付インバータの出力ノードにゲート端子を接続するPチャネルの後段のラッチ駆動用FET（以降、後段駆動FETと記す）１５１がラッチ状態の途中でオンしても、貫通電流が生じないようにするためである。Pチャネルの後段駆動FET１５１がラッチ状態の途中でオンし得るのは、１段目の半ラッチ機能付インバータの出力が、ハイレベルを保持できないために、D信号入力がローレベルからハイレベルに切り替わり次第、ローレベル側へ落ちてしまうからである。さらに、直列とは一般にチャネル極性同一のFETが互いのドレインとソースを向かい合わせて連なることであるけれども、以降では、チャネル極性が同一のFET間であれば、１個のFETのドレインと複数個のFETのソースが向かい合う場合も、あるいは、１個のFETのソースと複数個のFETのドレインが向かい合う場合も、同じ直列と記す。なお、連結と記す場合は、直列接続だけでなく、チャネル極性が互いに逆のFETをそれらのドレイン同士で接続する場合も含める。
【0005】
このLRFF以外の低クロック信号負荷のDFFも、個別に理由は異なるものの、速度性能がTGFFより劣る、LSSD型スキャンフリップフロップの回路が複雑化し構成FETの少なさが損なわれる等の問題があった。このような状況の中、これらの問題を唯一解決していたと言えるのが、True Single-Phase Clock型（以降TSPCと略記する）のスプリットアウトプット構成を採る前段のラッチの対と、交差結合インバータ対とその交差結合ノード対の片方に自身の入出力端子対の一方をそれぞれ接続するクロックドFETのパストランジスタの対からなる後段のラッチを連結する２段構成のDFFである[非特許文献３参照]。ここで、クロックドFETとはゲート端子への入力がクロック信号のFETである。
【0006】
図２はその２段構成DFFの一形態の回路図であり、１，１ａは半ラッチノードの第１のノード、２，２ａは半ラッチノードの第２のノード、３，４は前段のラッチの出力ノード、５と５aは交差結合インバータ対５０の交差結合ノード対、１１，１１aはNチャネルのソース接地FET、１２，１２aはNチャネルのソース接地の後段駆動FET、１４，１４aはパストランジスタとして動作するNチャネルのクロックドFET、１５，１５aはPチャネルのソース接地FET、１６，１６aはPチャネルのクロックドFET、２０，２０aはPチャネルのソース接地後段駆動FETである。また、２５，２６はインバータで、互いに交差結合されて、記憶回路の交差結合インバータ対５０を構成している。２７はD端子４１の入力信号（D信号）反転用のインバータ、２８はQB端子４２への出力のためのバッファ用インバータである。さらに、５１，５１aは、それぞれが１１，１５，１６および１１a，１５a，１６aからなる最も単純なクロックドCMOS論理回路のクロックドCMOSインバータであり、クロックドFET１６，１６aのゲート端子にはクロック（CLK）端子４０からのクロック信号が入力されている。
【0007】
ここで対象としているクロックドCMOS論理回路は、出力ノードの駆動電流経路の途中に入れるクロックドFETを１個に限る半ラッチ機能付き論理回路である。５１，５１aの構成から明らかなように、具体的には、クロックドFET がPチャネルなら、そのクロックドPチャネルFETとそれに直列接続されるゲート端子への入力がクロック信号でない（クロックドでない）PチャネルFETとでVdd側の駆動電流経路を、クロックドでないNチャネルFETでグランド（GND）側の駆動電流経路を、半ラッチノード（１，１ａ）に対してそれぞれ形成する論理回路である。あるいは、クロックドでないPチャネルFETでVdd側の駆動電流経路を、連結されているクロックドPチャネルFETとクロックドでないNチャネルFETでGND側の駆動電流経路を、半ラッチノード（２，２ａ）に対してそれぞれ形成する論理回路である。一方、クロックドFET がNチャネルなら、そのクロックドNチャネルFETとそれに直列接続されるクロックドでないNチャネルFETとでGND側の駆動電流経路を、クロックドでないPチャネルFETでVdd側の駆動電流経路を、それぞれ半ラッチノードに対して形成する論理回路である。あるいは、クロックドでないNチャネルFETでGND側の駆動電流経路を、連結されているクロックドNチャネルFETとクロックドでないPチャネルFETでVdd側の駆動電流経路を、もう１個の半ラッチノードに対して形成する論理回路である。このクロックドCMOS論理回路の中で、クロックドCMOSインバータが、最も単純と言えるのは、クロックドでないFETが１個ずつのPチャネルFETとNチャネルFETで構成されるからである。
【0008】
図２に示されるように、このDFFは、後段駆動FET対の１２，２０と １２a，２０aのそれぞれが、後段ラッチのパストランジスタのクロックドFET１４，１４aを介して交差結合ノード５，５ａを駆動することで、交差結合インバータ対への書き込みを行う動作構成を採っている。この構成により、保持されているD信号あるいはD信号の反転が、ホールド期間中に後段ラッチに転送される（書き込まれる）マスタースレイブ型のDFFとして動作する。ここで、ホールド期間とはクロック信号がローレベルからハイレベルに立ち上がる（前段のラッチが透過状態で後段のラッチがラッチ状態のDFF状態［以降、透過ラッチ状態と記す］から前段のラッチがラッチ状態で後段のラッチが透過状態のDFF状態［以降、ラッチ透過状態あるいは前段のラッチに関する記述の場合は単にラッチ状態と記す］に切り替わる）時点からD信号入力のホールド時間が経過するまでの期間である。また、後段駆動FET対の１２，２０と １２a，２０a は、それぞれTSPCスプリットアウトプット構成の aの付かない番号の要素からなるD信号入力用の前段のラッチ（以降、a無し前段ラッチと記す）と aの付く番号の要素からなるD信号反転入力用前段のラッチ（以降、a付き前段ラッチと記す）の出力ドライバーである。
【0009】
クロック信号がローレベルの時にD信号とそれがインバータ２７により反転された信号がa無し、a付き前段ラッチにそれぞれ入力されると、クロックドCMOSインバータの第１，第２のノード１a，２aにD信号が、１，２にその反転がそれぞれ現れる。クロックドCMOSインバータ５１，５１aは、第１のクロックドFETがオンしていると単なるインバータとして動作するからである。クロック信号がローレベルからハイレベルに立ち上がり第１のクロックドFET１６，１６aがオフして、このDFFがラッチ透過状態に移る時、第１のノード１，１aは、その時点の論理レベルがローレベルならばそのローレベルを保持し続けるものの、ハイレベルならば保持し続けることはできずD信号入力が切り替わり次第ローレベルに下がってしまう。同様に、第２のノード２，２aは、その時点の論理レベルがハイレベルならばそのハイレベルを保持し続けるものの、ローレベルならば保持し続けることはできずD信号入力が切り替わり次第ハイレベルに上がってしまう。これは、第１，第２のノード１，１a，２，２aのいずれもが論理レベルの片側しか保持できない半ラッチノードであることによる。このため後段駆動FET対の１２，２０と１２a，２０aは、ラッチ透過状態に移った後のD信号入力が維持されている間のみ、それぞれハイレベル、ローレベルを互いに相補的に出力する。そして、この出力が、ラッチ透過状態でオンする第１、第２のパストランジスタのNチャネルFET１４，１４aを介して、交差結合インバータ対を書き込み駆動する。換言すれば、ラッチ透過状態に移る直前のD信号入力あるいはその反転入力がそのまま維持されている間は、それらの反転された信号が第１，第２のノード１，１a，２，２aで保持されて、交差結合インバータ対に書き込まれることになる。このホールド期間に限られる非永続の書き込み駆動のおかげで、D信号入力のホールド時間を書き込み完了まで延ばさざるを得なくはなる。しかし、書き込み時間は極わずかなので、ホールド時間の延びがこのDFFの利点を損なうことはない。また、ホールド時間が過ぎてD信号が切り替わった後に、書き込まれたデータが壊されることもない。D信号入力が切り替わると後段駆動FET１２，１２a，２０，２０aのいずれもがオフするために、後段ラッチに対する駆動能力が失われるからである。
【0010】
ここで、後段駆動FET１２，１２a，２０，２０aのいずれもがオフしてしまうのは、第１，第２のノード１，２，１a，２aがこれらをオンさせる論理レベルを保持せずに、オフさせる論理レベルしか保持し続けられないからである。換言すれば、後段駆動FET１２，１２a，２０，２０aに、第１，第２のノード１，２，１a，２aで保持し続けられる論理レベルでオンするチャネル極性のFETが含まれないからである。しかし、第１，第２のノード１，２，１a，２aでのソース接地の後段駆動FETをオフさせる論理レベルの保持は、ハイインピーダンスとなる第１，第２のノード１，２，１a，２aの寄生容量に蓄積された電荷によるダイナミックなものであるため、永続が保証されるわけではない（ダイナミックな半ラッチノード）。このため、前段ラッチのラッチ状態の期間が延びると、このオフさせている論理レベルがリーク電流やノイズによってオンさせる側の論理レベル側に移行してしまい、Pチャネル，NチャネルのFETのどちらか一方がオフでなければならないCMOS回路の基本要件を満たさなくなり得る。その結果として、リーク電流が過大化したり貫通電流が流れ出したりするばかりか、場合によっては書き込んだ内容の破壊にまで至る。
【0011】
従って、この交差結合インバータ対の前段のラッチをTSPCスプリットアウトプットラッチ構成とするDFFは、クロック信号のハイレベルの期間におけるリーク電流増が無視できる範囲でしか、換言すればクロック信号のハイレベルの期間を短時間に制限可能なセミスタティックDFFとしてしか利用できない。セミスタティックは、スタティックに比べ設計に制約がかかるだけでなく、良品選別テストの障害になる、寄生容量によりクロックの半周期保持されるハイインピーダンスノードの電位がノイズに振られてリーク電流増や誤動作を来たし易い等の問題がある。このため、トップレベルの低クロック信号負荷と高速動作を両立しているにも関わらず利用は広がっていない。
【先行技術文献】
【非特許文献】
【0012】
【非特許文献1】A. Khorami, M. Sachdev, and M. Sharifkhani,“A contention-free, static, single-phase flip-flop for low data activity applications,”in 2019 32nd IEEE International System-on-Chip Conference (SOCC), pp.11-16, 2019.
【非特許文献2】J. Lin, M. Sheu, Y. Hwang, C. Wong and M. Tsai, “Low-Power 19-Transistor True Single-Phase Clocking Flip-Flop Design Based on Logic Structure Reduction Schemes,” in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 25, no. 11, pp.3033-3044, 2017.
【非特許文献3】中林智之，佐々木敬泰，大野和彦，近藤利夫，“Split-output Latchを用いたSemi-static TSPC DFFの提案と評価”，電子情報通信学会技術報告，Vol.VLD2010-125, 2010.
【発明の概要】
【発明が解決しようとする課題】
【0013】
以上より、本発明が解決しようとする課題は、低消費電力化に効く低クロック信号負荷、TGFF並みの高速性、十分なノイズ耐性の３つを両立するスタティックDFFを実現することである。
【課題を解決するための手段】
【0014】
論理レベルの一方のみの保持永続とその保持が永続しない論理レベル側限定の後段駆動（非永続駆動）を併せ持たせることで、書き込み駆動できない方の論理レベルがラッチ状態の間に書き込み駆動できる側に移行しないようにして、ホールド期間中に非永続駆動で書き込んだ内容が、上書きで壊されることが起こらないようにする。また、これによりホールド期間以降のリーク電流増と貫通電流発生も併せて防止する。
【0015】
従来のマスタースレイブ型DFFのようにラッチ状態で後段に対する書き込み駆動能力が永続する完全な透過型スタティックラッチで前段のラッチを構成することはしない。低クロック信号負荷と高速動作の両立が困難になるからである。
【0016】
また、ノイズ耐性の要求に応じて、ノイズによる後段駆動能力低下を生じ難くしたり、半ラッチノードが永続保持できない側の論理レベルの保持中にノイズに敏感なハイインピーダンスになるのを遅らせたり、ハイインピーダンスにならなくしたりする。
【0017】
以上の考え方をベースとした以下の１６の手段を採ることを、本発明の最も主要な特徴とする。
【0018】
（１）前段、後段の２段のラッチを連結する構成とし、前段のラッチの少なくとも一つは、ラッチ状態での保持を論理レベルの一方のみ永続するスタティックな半ラッチノードと、その永続する一方の論理レベルでオンするFETを含まない（その永続する一方の論理レベルでオフ、永続しないもう一方の論理レベルでオンするFETのみの）１個以上の後段駆動FETで構成することで、後段ラッチに対する書き込み駆動がラッチ状態で永続しない非永続駆動ラッチとする。後段のラッチは、交差結合インバータ対とその交差結合ノード対の片方に自身の入出力端子対の一方を接続するクロックドFETのパストランジスタとで構成する。
【0019】
（２）スタティックな半ラッチノードは、後段駆動FETのうちのソース接地FETである第１の後段駆動FETのドレイン端子に自身のゲート端子を、半ラッチノードに自身のドレイン端子を、それぞれ接続するチャネル極性がソース接地後段駆動FETと同一のフィードバックFETを付加することにより、ダイナミックな半ラッチノードをスタティック化することで実現する。
【0020】
（３）交差結合インバータ対に対する書き込み駆動を、交差結合インバータ対の交差結合ノード対のそれぞれに入出力端子対の一方を接続する第１，第２の２個のパストランジスタを介して行う。
【0021】
（４）第１のクロックドFETとそのFETとはチャネル極性が同一（以降、第１同一チャネルと略記する）であるクロックドでないFETとチャネル極性が逆（以降、第１逆チャネルと略記する）であるクロックドでないFETとで駆動される２個の半ラッチノード、具体的にはこの駆動回路内の第１のクロックドFETとクロックドでない第１逆チャネルのFETのドレイン端子同士を接続する第１のノードと、第１のクロックドFETのソース端子とクロックドでない第１同一チャネルのFETのドレイン端子を接続する第２のノードに、ソース接地の第１と第２の後段駆動FETのゲート端子をそれぞれ接続するスプリットアウトプット構成を非永続駆動ラッチの一つの構成とする。
【0022】
（５）二つ設けるうちの一方の非永続駆動ラッチのソース接地の第１あるいは第２の後段駆動FETのドレイン端子ともう一方の非永続駆動ラッチのソース接地の第１あるいは第２の後段駆動FETのドレイン端子とを、第１のパストランジスタの入出力端子対のもう一方と第２のパストランジスタの入出力端子対のもう一方に、それぞれ接続する。
【0023】
（６）二つ設けるうちの一方のスプリットアウトプット構成の非永続駆動ラッチの第１のノードともう一方のスプリットアウトプット構成の非永続駆動ラッチの第２のノードに、第１逆チャネルのソース接地FETのゲート端子とドレイン端子をそれぞれ接続する。併せて、二つ設けるうちのもう一方のスプリットアウトプット構成の非永続駆動ラッチの第１のノードと一方のスプリットアウトプット構成の非永続駆動ラッチの第２のノードに、第１逆チャネルのもう１個のソース接地FETのゲート端子とドレイン端子をそれぞれ接続する。
【0024】
（７）二つ設けるうちの一方のスプリットアウトプット構成の非永続駆動ラッチの第１のノードともう一方のスプリットアウトプット構成の非永続駆動ラッチの第２のノードに第１同一チャネルのソース接地FETのドレイン端子とゲート端子を接続する。併せて、 二つ設けるうちのもう一方のスプリットアウトプット構成の非永続駆動ラッチの第１のノードと一方のスプリットアウトプット構成の非永続駆動ラッチの第２のノードに第１同一チャネルのもう１個のソース接地FETのドレイン端子とゲート端子を接続する。
【0025】
（８）スプリットアウトプット構成の非永続駆動ラッチ単独で後段ラッチを書き込み駆動する構成において、第１のノードにゲート端子を接続するソース接地の第１の後段駆動FETのドレイン端子を第１のパストランジスタの入出力端子対のもう一方に接続すると共に、第１のノードにゲート端子を接続する後段駆動FETのうちの１個であるドレイン接地の第３の後段駆動FETのソース端子を第２のパストランジスタの入出力端子対のもう一方に接続する。
【0026】
（９）第１のクロックドFETとクロックドでない第１同チャネルのFETとクロックドでない第１逆チャネルのFETとで駆動される１個の半ラッチノード、具体的にはこの駆動回路内の互いにチャネル極性の異なるクロックドでないFETのドレイン端子同士を接続する第１のノードに、第１の後段駆動FETを接続するノーマルアウトプット構成を非永続駆動ラッチのもう一つの構成とする。
【0027】
（１０）二つ設けるうちの一方のノーマルアウトプット構成の非永続駆動ラッチのソース接地の第１の後段駆動FETのドレイン端子ともう一方のノーマルアウトプット構成の非永続駆動ラッチのソース接地の第１の後段駆動FETのドレイン端子に、第１同一チャネルのソース接地FETのゲート端子とドレイン端子を、併せて第１同一チャネルのもう一個のソース接地FETのドレイン端子とゲート端子を、それぞれ接続する。
【0028】
（１１）二つ設けるノーマルアウトプット構成の非永続駆動ラッチの各々の第１のノードにドレイン端子を接続するクロックドでない第１同一チャネルのFETのソース端子を共にソース接地の第１のクロックドFETのドレイン端子に接続する。
【0029】
（１２）二つ設けるうちの一方のノーマルアウトプット構成の非永続駆動ラッチのドレイン接地の第３の後段駆動FETのソース端子を第２のパストランジスタの入出力端子対のもう一方に接続すると共に、もう一方のノーマルアウトプット構成の非永続駆動ラッチのドレイン接地の第３の後段駆動FETのソース端子を第１のパストランジスタの入出力端子対のもう一方に接続する。
【0030】
（１３）第１同一チャネルの直列接続された２個のFETを、直列接続に用いない方のドレイン端子とソース端子が相手のドレイン端子とソース端子にそれぞれ接続されるようにして、二つ設けるノーマルアウトプット構成の非永続駆動ラッチ間で共用する第１のクロックドFETに並列接続する。ここで、直列接続された２個のFETのゲート端子は、二つ設けるうちの一方のノーマルアウトプット構成の非永続駆動ラッチのソース接地の第１の後段駆動FETのドレイン端子と、もう一方のノーマルアウトプット構成の非永続駆動ラッチのソース接地の第１の後段駆動FETがパストランジスタを介して駆動する交差結合ノードにそれぞれ接続する。
【0031】
（１４）二つ設ける非永続駆動ラッチの各々のフィードバックFETのソース端子に自身のドレイン端子を接続するチャネル極性がフィードバックFETと同一でソース接地の第２のクロックドFETを付加する。
【0032】
（１５）第１のクロックドFETと直列接続されるクロックドでない第１同一チャネルのFETのドレイン端子とソース端子に、そのFETのゲート端子に入力される信号の反転が自身のゲート端子に入力される第１逆チャネルのFETのソース端子とドレイン端子を接続する
【0033】
（１６）交差結合インバータ対に対する書き込み駆動を介するパストランジスタのゲート端子へ入力するクロック信号より位相の遅れた遅延クロック信号を非永続後段駆動ラッチ内のクロックドFETのゲート端子へ入力する。
【発明の効果】
【0034】
本発明のDFFは、前段のラッチがクロック信号負荷を最小限にできる半ラッチノードベースの構成ながら、第１のクロックドFETがオフするラッチ透過状態が続いても、リーク電流が増えたり書き込んだ内容が壊されたりすることのない完全なスタティックDFFとして動作する利点がある。段落００１８（１）の手段により、ラッチ透過状態に切り替わる時にオフした後段駆動FETがオン側に浮遊することがなくなるからである。また、永続的に保持できない論理レベルがホールド期間後にもう一方の論理レベルに切り替わっても後段駆動FETがオンして後段のラッチの内容を壊すことがないからである。
【0035】
また、ダイナミックな半ラッチノードをスタティックな半ラッチノードとする段落００１９（２）の手段により、すなわち図２で用いられているスプリットアウトプット構成の非永続駆動ラッチにおいて、第１と第２の後段駆動FETのそれぞれをフィードバック付きソース接地FETに置き換えることにより、半ラッチノードがスタティックの非永続駆動ラッチが実現される。この非永続駆動ラッチでは、ラッチ透過状態への切り替わり時に半ラッチノードの第１、第２のノードがハイレベル、ローレベルのいずれでも、それぞれのノードにゲート端子が接続される第１、第２の後段駆動FETのいずれかがオンして後段の駆動が可能になる。これにより前段のラッチを一つの非永続駆動ラッチで構成可能となり、その分、構成FET数を低減できる利点がある。
【0036】
さらに、図２に示したセミスタティックDFFと同様に非永続駆動ラッチを二重化する構成を採る場合では、段落００２８（１１）の手段と段落００３１（１４）の手段により、第１および第２のクロックドFETがそれぞれ１個にまとめられる結果、電力消費の主因であるクロック信号の負荷となるゲート端子数を最大で２減らせる。
【0037】
加えて、後段駆動FETをソース接地の第１およびドレイン接地の第３の後段駆動FETで構成する段落００２５（８）の手段により、非永続駆動ラッチを二重化しない構成において、非永続駆動ラッチの出力ノードにゲート端子を接続するとサブスレッショルドリーク電流の生じる第１同一チャネルのソース接地FETで第２のパストランジスタの入出力端子対のもう一方を駆動する必要がなくなる利点がある。これは、第１のノードにゲート端子を接続するドレイン接地の第３の後段駆動FETで第２のパストランジスタの入出力端子対のもう一方を駆動するようにしているからである。
【0038】
もう一つ加えて、TGFFに劣らない入出力間の遅延を実現できる利点がある。段落００２１（４），段落００２８（１１）の手段により、Vdd側からの半ラッチノードの駆動電流経路を形成するPチャネルFETの直列段数が３から２に減らせるだけでなく、後段駆動FETがパストランジスタ経由で交差結合インバータ対を書き込み駆動する段落００１８（１）と段落００２０（３）の手段、非永続駆動ラッチを二重化する段落００２２（５）の手段、ソース接地の第１の後段駆動FETが駆動しない方のパストランジスタの入出力端子をドレイン接地の第３の後段駆動FETで駆動する段落００２５（８）あるいは００２９（１２）の手段、第１のクロックドFETと直列接続されるクロックドでない第１同一チャネルのFETにドレイン接地で第１逆チャネルのFETを並列接続する段落００３２（１５）の手段等により、速度決定要因の入力から出力までの伝搬信号の反転回数が実効的に低減されるからである。
【0039】
さらにもう一つ加えて、段落００２３（６）、段落００２４（７）、段落００２６（９）、段落００２７（１０）、段落００３０（１３）、段落００３３（１６）等の手段により、半ラッチノードがラッチ状態でノイズに敏感なハイインピーダンスになり得る回路を用いながら、十分なノイズ耐性が確保される利点がある。以下、これらの手段による五つのノイズ耐性改善内容を示す。
【0040】
一つ目は、段落００２３（６）、段落００２４（７）の手段によって、ノイズにより書き込み駆動が乱され難くできる。半ラッチノードがホールド期間中も駆動されるようになりハイインピーダンスにならなくなることで、静電誘導ノイズを受け難くなるからである。
【0041】
二つ目は、００２６（９）の手段により、次段駆動に関わる半ラッチノードを正方向の静電誘導ノイズの影響を受けない第１のノードのみにできることで、正方向の静電誘導ノイズに対する耐性が十分に確保されるようになる。これにより、ノイズに最も敏感なタイミングのホールド期間の前半に現れるクロック信号の立ち上がりエッジ起因の正方向の静電誘導ノイズの影響を受けなくなる。クロック信号の立ち下がりエッジ起因の負方向の静電誘導ノイズがホールド期間中にDFFセル内で発せられることはないので、結局、セル内の主要なノイズの一つであるクロック信号起因のノイズにより、動作が乱されることはなくなる。また、クロック信号以外のノイズについても、DFFセル内のレイアウトを適切に行った上で、クロックスキューを適切に抑え、ノイズに敏感なホールド期間の前半にセル外ノイズが生じないようにすることができれば、この手段だけでもノイズによる動作不良は防げる。
【0042】
三つ目は、段落００２７（１０）の手段によって、書き込み駆動がノイズにより乱され難くなる。非永続駆動ラッチの半ラッチノードの論理レベルが不足気味になっても後段駆動FETの駆動能力が落ち難くなることで、ホールド期間中のノイズの影響を受け難くなるからである。
【0043】
四つ目は、段落００３０（１３）の手段により、ホールド期間中の半ラッチノードのハイインピーダンス移行が抑えられ、ノイズの影響を受け難くなる。交差結合インバータ対の書き変え進行中に第１のクロックドFETに並列接続するFET対が両方ともオンすることで、ラッチ状態に切り替わった後のホールド期間中にVdd側からの半ラッチノード駆動が止まるのを抑えられるからである。
【0044】
五つ目は、段落００３３（１６）の手段によって、ホールド期間中の後段ラッチへの書き込みに対するノイズの影響を抑えられる。これは、非永続駆動ラッチに遅延クロック信号が配られることで、ラッチ状態への切替りが遅れ、第１あるいは第２のノードがノイズに敏感なホールド期間の中盤までハイインピーダンスになるのを抑えられるからである。
【図面の簡単な説明】
【0045】
【発明を実施するための形態】
【0046】
クロック信号負荷を最小限にできる半ラッチ機能付きCMOS論理回路の特長を活かす回路構成を見出し、低消費電力、高速動作の両立が可能な低クロック信号負荷のスタティックDFFを実現した。
【実施例0047】
図３は、本発明の第１の実施の形態に関わるDFF構成例（実施例１）の回路図であって、１，１ａは半ラッチノードの第１のノード、２，２ａは半ラッチノードの第２のノード、３，４は非永続駆動ラッチ出力ノード、５と５aは交差結合インバータ対５０の交差結合ノード対、１１，１１aはクロックドでない第１逆チャネルのNチャネルのソース接地FET、１２，１２aはNチャネルでソース接地の第１の後段駆動FET、１３，１３aはNチャネルのフィードバックFET、１４は第１のパストランジスタのNチャネルクロックドFET、１４aは第２のパストランジスタのNチャネルクロックドFET、FET１５，１５aはクロックドでない第１同一チャネルのPチャネルのソース接地FET、１６，１６aはPチャネルの第１のクロックドFET、１８，１８aはNチャネルの第２のクロックドFET、２０，２０aはPチャネルでソース接地の第２の後段駆動FET、２２，２２aは第２のノード２，２aに自身のドレイン端子を接続するPチャネルのフィードバックFET である。この図１では、主要なノードを分かりやすいように斜めの接続線も使って一点に集中させるようにしているが、複数の点に分かれていても互いが実線で結ばれていればそれらは合せて一個のノードである。
【0048】
２５，２６はインバータであり、それぞれが交差結合ノード５，５aで互いに交差結合されて交差結合インバータ対５０を構成している。２７はD信号反転用インバータ、２８はQB信号出力のためのインバータ、４０はクロック（CLK）端子、４１はD端子、４２はQB端子、５１，５１aは、第２のノード２，２aでPチャネルの第１のクロックドFET１６，１６aとクロックドでないPチャネルのFET１５，１５aが直列接続されて第１のノード１に対するVdd側の駆動電流経路を形成する構成のクロックドCMOSインバータである。１３，１８で構成される５２と１３a，１８aで構成される５２a は、第１のノード１，１ａに対するフィードバック回路である。
【0049】
本実施例は、クロック信号がローレベルからハイレベルに立ち上がって非永続駆動ラッチがラッチ状態に後段ラッチが透過状態にそれぞれ切り替わった（ラッチ透過状態に切り替わった）後に、第１のノード１，１aと第２のノード２，２aに保持されているD信号あるいはD信号の反転が後段ラッチに書き込まれるマスタースレイブ型のDFFとして動作する。ホールド期間が終了して入力のD信号が切り替わると第１のノード１，１aと第２のノード２，２aにゲート端子を接続するソース接地の第１，第２の後段駆動FET１２，１２a，２０，２０aは、いずれも自身のオンをホールド時間以降まで維持するとは限らないため、交差結合インバータ対への書き込みがホールド期間中に完了される必要のある点は図２のセミスタティックDFFと同じである。
【0050】
図２のセミスタティックDFFとの違いは、後段駆動FETがホールド期間中にオフしたなら、そのオフがホールド時間以降も永続するように、フィードバック回路５２，５２aとフィードバックFET２２，２２aを追加している点である。これにより、ローレベル・ハイレベルの保持が寄生容量に蓄積された電荷に頼らずに済むようになるので、非永続駆動ラッチにおいてラッチ状態の期間が延びても、ホールド期間中に後段駆動FETをオフさせていた論理レベルがオンさせる論理レベル側に浮遊することはない。従って、図２の従来例のようにリーク電流過大化、貫通電流発生、書き込んだ内容の破壊に至るようなことはラッチ状態の期間が延びたとしても起こらない。
【0051】
この追加したフィードバック回路とフィードバックFETにより、非永続駆動ラッチがラッチ状態に入ると、第１，第２のノード１，２あるいは１a，２aがローレベルならばそのローレベルを第１のノード１あるいは１aが、第１，第２のノード１，２あるいは１a，２aがハイレベルならばそのハイレベルを第２のノード２あるいは２aが、それぞれ永続的に保持するスタティックな半ラッチノードとなる。以下の２段落００５２，００５３で、この保持動作を具体的に説明する。ただし、a無し側とa付き側で非永続駆動ラッチ自体の保持動作に違いはないので、a無し側のみを説明する。
【0052】
第１のノード１におけるローレベルの永続的保持は、ラッチ状態でオンする第２のクロックドFET１８とそれに直列接続されるフィードバックFET１３からなる経路が、ラッチ状態へ切り替わると同時に、第１，第２のノード１，２のローレベルで導通することから始まる。ソース接地の後段駆動FET１２，２０が少なくともホールド期間中はインバータとして動作することにより、フィードバックFET１３のゲート端子の接続される非永続駆動ラッチ出力ノード３がハイレベルになるからである。そして、この非永続駆動ラッチ出力ノード３のハイレベルは、ラッチ状態の間持続する。なぜなら、非永続駆動ラッチ出力ノード３がハイレベルになると、第２の後段駆動FET２０がオフしても、その前のホールド期間中に交差結合インバータ対５０へ書き込まれた交差結合ノード５のハイレベルがオン状態のパストランジスタ１４を介して戻って来るからである。この非永続駆動ラッチ出力ノード３のハイレベルの持続により、フィードバックFET１３は、ラッチ状態の間、オンが持続して第１の後段駆動FET１２のゲート端子すなわち第１のノード１の電位をソース端子側すなわちGND側に引き込み続ける結果、ラッチ状態での第１のノード１のローレベルが維持される。
【0053】
第２のノード２のハイレベルの永続的保持も、ローレベルの場合と同様であり、ラッチ状態に入る時点で第１，第２のノード１，２がハイレベルならばフィードバックFET２２がオンしていることから始まる。ソース接地の後段駆動FET１２，２０が少なくともD信号入力のホールド期間中はインバータとして動作することで、フィードバックFET２２のゲート端子の接続される非永続駆動ラッチ出力ノード３がローレベルになるからである。そして、このローレベルは、交差結合インバータ対５０へ書込まれることで、ラッチ状態の間持続する。非永続駆動ラッチ出力ノード３がローレベルになると、第１の後段駆動FET１２がオフしても、ホールド期間中に交差結合インバータ対５０へ書き込まれた交差結合ノード５のローレベルがオン状態のパストランジスタ１４を介して戻るからである。この非永続駆動ラッチ出力ノード３のローレベルの持続により、フィードバックFET２２は、ラッチ状態の間、オンが持続して第２の後段駆動FET２０のゲート端子すなわち第２のノード２の電位をソース端子側すなわちVdd側に引き込み続ける結果、ラッチ状態での第２のノード２のハイレベルが維持される。
【0054】
以上説明したように、クロック信号がローレベルからハイレベルに立ち上がり非永続駆動ラッチがラッチ状態に入る時、第１，第２のノードの１，２がローレベルで１ａ，２ａがハイレベルであれば第１のノード１のローレベルと第２のノード２ａのハイレベルが、第１，第２のノードの１，２がハイレベルで１a，２aがローレベルであれば第２のノード２のハイレベルと第１のノード１aのローレベルが、それぞれ保たれる。結局、非永続駆動ラッチのラッチ状態で、第１，第２のノードの（１，２a）か（１a，２）のいずれか一方の組の（ローレベル，ハイレベル）が永続することで、第１，第２の後段駆動FET（１２，２０ａ）か（１２a，２０）のいずれか一方の組のオフが永続することとなり、リーク電流増大や貫通電流発生が抑えられ完全なスタティック動作が実現される。
【0055】
なお、本実施例では簡単のためにa無し側のクロックドCMOS論理回路をクロックドCMOSインバータとする構成を採っているが、他のクロックドCMOS論理回路を用いることもできる。ただし、非永続駆動ラッチ出力ノード３，４の出力が相補的となるように第１，第２のノードの１，２と１a，２aのａ無し側とａ付き側の論理レベルが互いに反転されている必要がある。例えば、a無し側のクロックドCMOS論理回路をD1、D2信号が入力されるクロックドCMOS NANDとする場合は、a付き側のクロックドCMOS論理回路はクロックドCMOSインバータとして、それにD1、D2信号入力のNANDゲートの出力が入力されるようにする必要がある。
【実施例0056】
図４は本発明の第２の実施の形態に関わるDFF構成例（実施例２）の回路図である。実施例１との違いは、第２のクロックドFET１８，１８aを１８一つにまとめ、そのドレイン端子にフィードバックFET１３，１３ａのソース端子を接続することで、a無し側とa付き側の両非永続駆動ラッチ間で共用するようにして、クロック信号負荷となるゲート端子を一つ減らしている点である。これにより、ソース接地FET１８，１８aの互いのソース端子が繋がってしまうものの、それがフィードバック回路の動作に影響することはない。一方がオンする場合にはもう一方が必ずオフして第１のノード１，１a間の導通経路とはならないからである。この第２の実施例は、クロック信号負荷となるゲート端子が一つ減るので、その分、第１の実施例より低電力化される利点がある。
【実施例0057】
図５は本発明の第３の実施の形態に関わるDFF構成例（実施例３）の回路図である。実施例２との違いは、ゲート端子にD信号の反転が入力される第１のクロックドFETと直列接続されたPチャネルFET１５aのドレイン端子とソース端子に、D信号（PチャネルFET１５aのゲート端子へ入力される信号の反転信号）がゲート端子に入力されるNチャネルFET３８aのソース端子とドレイン端子を、それぞれ接続している点である。このNチャネルFET３８aの並列接続により、D信号入力のセットアップ時間が効果的に短縮される。a付き側の第１，第２のノード１a、２aの引き上げに対するインバータ１段分の遅れが、直接ゲート端子に遅れのないD信号が入力されるNチャネルFET３８aのドレイン接地動作によって補償されるからである。この並列接続は、a無し側のPチャネルFET１５に対しても行えるが、NチャネルFETのゲート端子にインバータ１段分遅れたD信号の反転を入力せざるを得ないため、セットアップ時間が短縮されるとは限らない。