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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024056661
(43)【公開日】2024-04-23
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240416BHJP
G09G 3/20 20060101ALI20240416BHJP
G09G 3/32 20160101ALI20240416BHJP
G09G 3/3233 20160101ALI20240416BHJP
H05B 33/14 20060101ALI20240416BHJP
H10K 50/10 20230101ALI20240416BHJP
H10K 50/81 20230101ALI20240416BHJP
H10K 59/122 20230101ALI20240416BHJP
H10K 50/16 20230101ALI20240416BHJP
H10K 50/15 20230101ALI20240416BHJP
H10K 59/123 20230101ALI20240416BHJP
H10K 59/86 20230101ALI20240416BHJP
H10K 50/82 20230101ALI20240416BHJP
H10K 59/131 20230101ALI20240416BHJP
H01L 33/62 20100101ALI20240416BHJP
H01L 33/00 20100101ALI20240416BHJP
H01L 33/26 20100101ALI20240416BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 365
G09F9/30 349Z
G09G3/20 611A
G09G3/32 A
G09G3/3233
G09G3/20 624B
G09G3/20 621J
G09G3/20 621M
H05B33/14 Z
H10K50/10
H10K50/81
H10K59/122
H10K50/16
H10K50/15
H10K59/123
H10K59/86
H10K50/82
H10K59/131
H01L33/62
H01L33/00 L
H01L33/26
H01L33/00 J
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023175990
(22)【出願日】2023-10-11
(31)【優先権主張番号】10-2022-0130100
(32)【優先日】2022-10-11
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2023-0032769
(32)【優先日】2023-03-13
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100121382
【弁理士】
【氏名又は名称】山下 託嗣
(72)【発明者】
【氏名】シン，ドン ヒ
(72)【発明者】
【氏名】ノ，サン ヨン
(72)【発明者】
【氏名】ソン，ソン クォン
【テーマコード（参考）】
3K107
5C080
5C094
5C380
5F142
5F241
【Ｆターム（参考）】
3K107AA01
3K107AA05
3K107BB01
3K107CC04
3K107CC14
3K107DD21
3K107DD26
3K107DD38
3K107DD39
3K107DD50
3K107DD71
3K107DD74
3K107DD89
3K107HH05
5C080AA06
5C080AA07
5C080BB05
5C080CC03
5C080DD26
5C080JJ02
5C080JJ03
5C080JJ06
5C080KK02
5C080KK07
5C080KK34
5C080KK43
5C094AA10
5C094AA22
5C094BA03
5C094BA23
5C094BA27
5C094CA19
5C094CA24
5C094DA13
5C094DB01
5C094EA04
5C094EA07
5C094FA01
5C094FA02
5C094FB01
5C094HA03
5C094HA05
5C094HA08
5C380AA01
5C380AA02
5C380AA03
5C380AB06
5C380AB15
5C380AB34
5C380AB41
5C380AB45
5C380AB46
5C380AC02
5C380AC07
5C380AC08
5C380AC11
5C380AC12
5C380AC16
5C380BA01
5C380BA27
5C380CC26
5C380CC33
5C380CC39
5C380CC63
5C380CD013
5C380CD016
5C380DA02
5C380DA46
5F142AA34
5F142BA32
5F142CB14
5F142CB15
5F142CB23
5F142CD02
5F142CD44
5F142CD49
5F142DB54
5F142GA02
5F241AA24
5F241BB18
5F241BC47
5F241CA45
5F241FF06
(57)【要約】
【課題】発光効率を増加させて消費電力を減少させ得る表示装置が提供しようとする。
【解決手段】表示装置は、(1)基板上に配置されて少なくとも一つのトランジスタを含む画素回路、(2)前記画素回路上に配置されて前記画素回路に電気的に接続された第１画素電極、前記第１画素電極上に配置されて第１ないし第４オープン部を含むバンク、(3)前記バンク、及び前記第１および第２オープン部の上に配置され、前記第１オープン部を介して前記第１画素電極にコンタクトされる第１コンタクト電極、(5)前記第１画素電極と同一の層に配置されて前記第２および第３オープン部と重なる第２画素電極、(6)前記バンク、及び前記第３および第４オープン部の上に配置され、前記第３オープン部を介して前記第２画素電極にコンタクトされる第２コンタクト電極、および、(7)前記第２画素電極と同一の層に配置されて前記第４オープン部と重なる共通画素電極を含む。
【選択図】図６
【解決手段】表示装置は、(1)基板上に配置されて少なくとも一つのトランジスタを含む画素回路、(2)前記画素回路上に配置されて前記画素回路に電気的に接続された第１画素電極、前記第１画素電極上に配置されて第１ないし第４オープン部を含むバンク、(3)前記バンク、及び前記第１および第２オープン部の上に配置され、前記第１オープン部を介して前記第１画素電極にコンタクトされる第１コンタクト電極、(5)前記第１画素電極と同一の層に配置されて前記第２および第３オープン部と重なる第２画素電極、(6)前記バンク、及び前記第３および第４オープン部の上に配置され、前記第３オープン部を介して前記第２画素電極にコンタクトされる第２コンタクト電極、および、(7)前記第２画素電極と同一の層に配置されて前記第４オープン部と重なる共通画素電極を含む。
【選択図】図６
【特許請求の範囲】
【請求項1】
基板上に配置されて少なくとも一つのトランジスタを含む画素回路；
前記画素回路上に配置されて前記画素回路に電気的に接続された第１画素電極；
前記第１画素電極上に配置されて第１ないし第４オープン部を含むバンク；
前記バンク、及び前記第１および第２オープン部の上に配置され、前記第１オープン部を介して前記第１画素電極にコンタクトされる第１コンタクト電極；
前記第１画素電極と同一の層に配置されて前記第２および第３オープン部と重なる第２画素電極；
前記バンク、及び前記第３および第４オープン部の上に配置され、前記第３オープン部を介して前記第２画素電極にコンタクトされる第２コンタクト電極；および
前記第２画素電極と同一の層に配置されて前記第４オープン部と重なる共通画素電極を含む、表示装置。
前記画素回路上に配置されて前記画素回路に電気的に接続された第１画素電極；
前記第１画素電極上に配置されて第１ないし第４オープン部を含むバンク；
前記バンク、及び前記第１および第２オープン部の上に配置され、前記第１オープン部を介して前記第１画素電極にコンタクトされる第１コンタクト電極；
前記第１画素電極と同一の層に配置されて前記第２および第３オープン部と重なる第２画素電極；
前記バンク、及び前記第３および第４オープン部の上に配置され、前記第３オープン部を介して前記第２画素電極にコンタクトされる第２コンタクト電極；および
前記第２画素電極と同一の層に配置されて前記第４オープン部と重なる共通画素電極を含む、表示装置。
【請求項2】
前記第１コンタクト電極に相当する第１電極、および前記第２画素電極に相当する第２電極を含む第１発光素子；および、
前記第２コンタクト電極に相当する第１電極、および前記共通画素電極に相当する第２電極を含む第２発光素子をさらに含む、請求項１に記載の表示装置。
前記第２コンタクト電極に相当する第１電極、および前記共通画素電極に相当する第２電極を含む第２発光素子をさらに含む、請求項１に記載の表示装置。
【請求項3】
前記第１発光素子は、
前記第２画素電極上に配置された電子輸送層；
前記電子輸送層上に配置された発光層；および、
前記発光層と前記第１コンタクト電極との間に配置された正孔輸送層をさらに含む、請求項２に記載の表示装置。
前記第２画素電極上に配置された電子輸送層；
前記電子輸送層上に配置された発光層；および、
前記発光層と前記第１コンタクト電極との間に配置された正孔輸送層をさらに含む、請求項２に記載の表示装置。
【請求項4】
前記第２発光素子は、
前記共通画素電極上に配置された電子輸送層；
前記電子輸送層上に配置された発光層；および、
前記発光層と前記第２コンタクト電極との間に配置された正孔輸送層をさらに含む、請求項２に記載の表示装置。
前記共通画素電極上に配置された電子輸送層；
前記電子輸送層上に配置された発光層；および、
前記発光層と前記第２コンタクト電極との間に配置された正孔輸送層をさらに含む、請求項２に記載の表示装置。
【請求項5】
前記バンク上に配置されて前記第１コンタクト電極と第２コンタクト電極とを分離させる分離部をさらに含む、請求項２に記載の表示装置。
【請求項6】
高電位電圧を供給する第１電圧線；
データ電圧を供給するデータ線；および、
初期化電圧を供給する初期化電圧線をさらに含み、
前記画素回路は、
第１ノードの電圧に基づいて前記第１電圧線と前記第１画素電極とを電気的に接続する第１トランジスタ；
第１ゲート信号に基づいて前記データ線と前記第１トランジスタのゲート電極とを電気的に接続する第２トランジスタ；および
前記第１ゲート信号と異なる第２ゲート信号に基づいて前記初期化電圧線と前記第１画素電極とを電気的に接続する第３トランジスタを含む、請求項１に記載の表示装置。
データ電圧を供給するデータ線；および、
初期化電圧を供給する初期化電圧線をさらに含み、
前記画素回路は、
第１ノードの電圧に基づいて前記第１電圧線と前記第１画素電極とを電気的に接続する第１トランジスタ；
第１ゲート信号に基づいて前記データ線と前記第１トランジスタのゲート電極とを電気的に接続する第２トランジスタ；および
前記第１ゲート信号と異なる第２ゲート信号に基づいて前記初期化電圧線と前記第１画素電極とを電気的に接続する第３トランジスタを含む、請求項１に記載の表示装置。
【請求項7】
低電位電圧を供給する垂直電圧線をさらに含み、
前記共通画素電極は前記垂直電圧線に電気的に接続される、請求項６に記載の表示装置。
前記共通画素電極は前記垂直電圧線に電気的に接続される、請求項６に記載の表示装置。
【請求項8】
基板上に配置されて少なくとも一つのトランジスタを含む画素回路；
前記画素回路上に配置されて前記画素回路に電気的に接続された第１画素電極；
前記第１画素電極上に配置されて第１ないし第３オープン部および電源オープン部を含むバンク；
前記バンク、及び前記第１および第２オープン部の上に配置されたコンタクト電極；
前記第１画素電極と同一の層に配置されて前記第２および第３オープン部と重なり、前記第２オープン部を介して前記コンタクト電極にコンタクトされる第２画素電極；
前記バンク、前記第３オープン部、および前記電源オープン部の上に配置された共通カソード電極；および
前記第２画素電極と同一の層に配置されて前記電源オープン部と重なり、前記電源オープン部を介して前記共通カソード電極にコンタクトされる共通画素電極を含む、表示装置。
前記画素回路上に配置されて前記画素回路に電気的に接続された第１画素電極；
前記第１画素電極上に配置されて第１ないし第３オープン部および電源オープン部を含むバンク；
前記バンク、及び前記第１および第２オープン部の上に配置されたコンタクト電極；
前記第１画素電極と同一の層に配置されて前記第２および第３オープン部と重なり、前記第２オープン部を介して前記コンタクト電極にコンタクトされる第２画素電極；
前記バンク、前記第３オープン部、および前記電源オープン部の上に配置された共通カソード電極；および
前記第２画素電極と同一の層に配置されて前記電源オープン部と重なり、前記電源オープン部を介して前記共通カソード電極にコンタクトされる共通画素電極を含む、表示装置。
【請求項9】
前記第１画素電極に相当する第１電極、および前記コンタクト電極に相当する第２電極を含む第１発光素子；および
前記第２画素電極に相当する第１電極、および前記共通カソード電極に相当する第２電極を含む第２発光素子をさらに含む、請求項８に記載の表示装置。
前記第２画素電極に相当する第１電極、および前記共通カソード電極に相当する第２電極を含む第２発光素子をさらに含む、請求項８に記載の表示装置。
【請求項10】
前記第１発光素子は、
前記第１画素電極上に配置された正孔輸送層；
前記正孔輸送層上に配置された発光層；および
前記発光層と前記コンタクト電極との間に配置された電子輸送層をさらに含む、請求項９に記載の表示装置。
前記第１画素電極上に配置された正孔輸送層；
前記正孔輸送層上に配置された発光層；および
前記発光層と前記コンタクト電極との間に配置された電子輸送層をさらに含む、請求項９に記載の表示装置。
【請求項11】
前記第２発光素子は、
前記第２画素電極上に配置された正孔輸送層；
前記正孔輸送層上に配置された発光層；および
前記発光層と前記共通カソード電極との間に配置された電子輸送層をさらに含む、請求項９に記載の表示装置。
前記第２画素電極上に配置された正孔輸送層；
前記正孔輸送層上に配置された発光層；および
前記発光層と前記共通カソード電極との間に配置された電子輸送層をさらに含む、請求項９に記載の表示装置。
【請求項12】
前記バンク上に配置されて前記コンタクト電極と前記共通カソード電極とを分離させる分離部をさらに含む、請求項９に記載の表示装置。
【請求項13】
低電位電圧を供給する垂直電圧線をさらに含み、
前記共通画素電極は前記垂直電圧線に電気的に接続される、請求項８に記載の表示装置。
前記共通画素電極は前記垂直電圧線に電気的に接続される、請求項８に記載の表示装置。
【請求項14】
基板上に配置されて少なくとも一つのトランジスタを含む画素回路；
前記画素回路上に配置されて高電位電圧を供給する駆動電圧線；
前記駆動電圧線上に配置されて第１ないし第４オープン部を含むバンク；
前記バンク、及び前記第１および第２オープン部の上に配置され、前記第１オープン部を介して前記駆動電圧線にコンタクトされる第１コンタクト電極；
前記駆動電圧線と同一の層に配置されて前記第２および第３オープン部と重なる第１画素電極；
前記バンク、及び前記第３および第４オープン部の上に配置され、前記第３オープン部を介して前記第１画素電極にコンタクトされる第２コンタクト電極；および
前記第１画素電極と同一の層に配置されて前記第４オープン部と重なる第２画素電極を含む、表示装置。
前記画素回路上に配置されて高電位電圧を供給する駆動電圧線；
前記駆動電圧線上に配置されて第１ないし第４オープン部を含むバンク；
前記バンク、及び前記第１および第２オープン部の上に配置され、前記第１オープン部を介して前記駆動電圧線にコンタクトされる第１コンタクト電極；
前記駆動電圧線と同一の層に配置されて前記第２および第３オープン部と重なる第１画素電極；
前記バンク、及び前記第３および第４オープン部の上に配置され、前記第３オープン部を介して前記第１画素電極にコンタクトされる第２コンタクト電極；および
前記第１画素電極と同一の層に配置されて前記第４オープン部と重なる第２画素電極を含む、表示装置。
【請求項15】
前記第１コンタクト電極に相当する第１電極、および前記第１画素電極に相当する第２電極を含む第１発光素子；および
前記第２コンタクト電極に相当する第１電極、および前記第２画素電極に相当する第２電極を含む第２発光素子をさらに含む、請求項１４に記載の表示装置。
前記第２コンタクト電極に相当する第１電極、および前記第２画素電極に相当する第２電極を含む第２発光素子をさらに含む、請求項１４に記載の表示装置。
【請求項16】
前記第１発光素子は、
前記第１画素電極上に配置された電子輸送層；
前記電子輸送層上に配置された発光層；および
前記発光層と前記第１コンタクト電極との間に配置された正孔輸送層をさらに含む、請求項１５に記載の表示装置。
前記第１画素電極上に配置された電子輸送層；
前記電子輸送層上に配置された発光層；および
前記発光層と前記第１コンタクト電極との間に配置された正孔輸送層をさらに含む、請求項１５に記載の表示装置。
【請求項17】
前記第２発光素子は、
前記第２画素電極上に配置された電子輸送層；
前記電子輸送層上に配置された発光層；
前記発光層と前記第２コンタクト電極との間に配置された正孔輸送層をさらに含む、請求項１５に記載の表示装置。
前記第２画素電極上に配置された電子輸送層；
前記電子輸送層上に配置された発光層；
前記発光層と前記第２コンタクト電極との間に配置された正孔輸送層をさらに含む、請求項１５に記載の表示装置。
【請求項18】
前記バンク上に配置されて前記第１コンタクト電極と第２コンタクト電極とを分離させる分離部をさらに含む、請求項１５に記載の表示装置。
【請求項19】
データ電圧を供給するデータ線；
初期化電圧を供給する初期化電圧線；および
低電位電圧を供給する低電位線をさらに含み、
前記画素回路は、
第１ノードの電圧に基づいて駆動電流を制御する第１トランジスタ；
ゲート信号に基づいて前記データ線と前記第１トランジスタのゲート電極とを電気的に接続する第２トランジスタ；
前記ゲート信号に基づいて前記初期化電圧線と前記第１トランジスタのソース電極とを電気的に接続する第３トランジスタ；
前記ゲート信号に基づいて前記駆動電圧線と前記第１トランジスタのドレイン電極とを電気的に接続する第４トランジスタ；
発光制御信号に基づいて前記第２発光素子の第２電極と前記第１トランジスタのドレイン電極とを電気的に接続する第５トランジスタ；および
前記発光制御信号に基づいて前記第１トランジスタのソース電極と前記低電位線とを電気的に接続する第６トランジスタを含む、請求項１５に記載の表示装置。
初期化電圧を供給する初期化電圧線；および
低電位電圧を供給する低電位線をさらに含み、
前記画素回路は、
第１ノードの電圧に基づいて駆動電流を制御する第１トランジスタ；
ゲート信号に基づいて前記データ線と前記第１トランジスタのゲート電極とを電気的に接続する第２トランジスタ；
前記ゲート信号に基づいて前記初期化電圧線と前記第１トランジスタのソース電極とを電気的に接続する第３トランジスタ；
前記ゲート信号に基づいて前記駆動電圧線と前記第１トランジスタのドレイン電極とを電気的に接続する第４トランジスタ；
発光制御信号に基づいて前記第２発光素子の第２電極と前記第１トランジスタのドレイン電極とを電気的に接続する第５トランジスタ；および
前記発光制御信号に基づいて前記第１トランジスタのソース電極と前記低電位線とを電気的に接続する第６トランジスタを含む、請求項１５に記載の表示装置。
【請求項20】
前記第２画素電極は前記第５トランジスタのドレイン電極に電気的に接続される、請求項１９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は表示装置に関する。
【背景技術】
【0002】
情報化社会の発展につれて、映像を表示するための表示装置に対する要求も、多様な形態に増加している。例えば、表示装置はスマートフォン、デジタルカメラ、ノートブックコンピュータ、ナビゲーション、およびスマートテレビのように多様な電子機器に適用されている。表示装置は、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）、電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）、有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）等のような平板表示装置であり得る。このような平板表示装置のうち発光表示装置は表示パネルの画素それぞれが自ら発光できる発光素子を含むことによって、表示パネルに光を提供するバックライトユニットがなくとも画像を表示することができる。発光素子は有機物を蛍光物質として用いる有機発光ダイオードおよび無機物を蛍光物質として用いる無機発光ダイオードであり得る。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題は、発光効率を増加させ、駆動電流の大きさを減少させて消費電力を減少させ得る表示装置を提供することにある。
【0004】
本発明の課題は以上で言及した課題に制限されず、言及されていないまた他の技術的課題は以下の記載から当業者に明確に理解されるものである。
【課題を解決するための手段】
【0005】
前記課題を解決するための一実施形態の表示装置は、(1)基板上に配置されて少なくとも一つのトランジスタを含む画素回路、(2)前記画素回路上に配置されて前記画素回路に電気的に接続された第１画素電極、(3)前記第１画素電極上に配置されて第１ないし第４オープン部を含むバンク、(4)前記バンク、及び前記第１および第２オープン部の上に配置され、前記第１オープン部を介して前記第１画素電極にコンタクトされる第１コンタクト電極、(5)前記第１画素電極と同一の層に配置されて前記第２および第３オープン部と重なる第２画素電極、(6)前記バンク、及び前記第３および第４オープン部の上に配置され、前記第３オープン部を介して前記第２画素電極にコンタクトされる第２コンタクト電極、および、(7)前記第２画素電極と同一の層に配置されて前記第４オープン部と重なる共通画素電極を含む。
【0006】
前記表示装置は、(1)前記第１コンタクト電極に相当する第１電極、および前記第２画素電極に相当する第２電極を含む第１発光素子、および、(2)前記第２コンタクト電極に相当する第１電極、および前記共通画素電極に相当する第２電極を含む第２発光素子をさらに含み得る。
【0007】
前記第１発光素子は、(1)前記第２画素電極上に配置された電子輸送層、(2)前記電子輸送層上に配置された発光層、及び、(3)前記発光層と前記第１コンタクト電極との間に配置された正孔輸送層をさらに含み得る。
【0008】
前記第２発光素子は、(1)前記共通画素電極上に配置された電子輸送層、(2)前記電子輸送層上に配置された発光層、および、(3)前記発光層と前記第２コンタクト電極の間に配置された正孔輸送層をさらに含み得る。
【0009】
前記表示装置は、前記バンク上に配置されて前記第１コンタクト電極と第２コンタクト電極とを分離させる分離部をさらに含み得る。
【0010】
前記表示装置は、高電位電圧を供給する第１電圧線、データ電圧を供給するデータ線、および初期化電圧を供給する初期化電圧線をさらに含み、前記画素回路は、(1)第１ノードの電圧に基づいて前記第１電圧線と前記第１画素電極とを電気的に接続する第１トランジスタ、(2)第１ゲート信号に基づいて前記データ線と前記第１トランジスタのゲート電極とを電気的に接続する第２トランジスタ、および、(3)前記第１ゲート信号と異なる第２ゲート信号に基づいて前記初期化電圧線と前記第１画素電極とを電気的に接続する第３トランジスタを含み得る。
【0011】
前記表示装置は、低電位電圧を供給する垂直電圧線をさらに含み、前記共通画素電極は前記垂直電圧線に電気的に接続され得る。
【0012】
前記課題を解決するための一実施形態の表示装置は、(1)基板上に配置されて少なくとも一つのトランジスタを含む画素回路、(2)前記画素回路上に配置されて前記画素回路に電気的に接続された第１画素電極、(3)前記第１画素電極上に配置されて第１ないし第３オープン部および電源オープン部を含むバンク、(4)前記バンク、及び、前記第１および第２オープン部の上に配置されたコンタクト電極、(5)前記第１画素電極と同一の層に配置されて前記第２および第３オープン部と重なり、前記第２オープン部を介して前記コンタクト電極にコンタクトされる第２画素電極、(6)前記バンク、前記第３オープン部、および前記電源オープン部の上に配置された共通カソード電極、および、(7)前記第２画素電極と同一の層に配置されて前記電源オープン部と重なり、前記電源オープン部を介して前記共通カソード電極にコンタクトされる共通画素電極を含む。
【0013】
前記表示装置は、(1)前記第１画素電極に相当する第１電極、および前記コンタクト電極に相当する第２電極を含む第１発光素子、および、(2)前記第２画素電極に相当する第１電極、および前記共通カソード電極に相当する第２電極を含む第２発光素子をさらに含み得る。
【0014】
前記第１発光素子は、(1)前記第１画素電極上に配置された正孔輸送層、(2)前記正孔輸送層上に配置された発光層、および、(3)前記発光層と前記コンタクト電極との間に配置された電子輸送層をさらに含み得る。
【0015】
前記第２発光素子は、(1)前記第２画素電極上に配置された正孔輸送層、(2)前記正孔輸送層上に配置された発光層、および、(3)前記発光層と前記共通カソード電極の間に配置された電子輸送層をさらに含み得る。
【0016】
前記表示装置は、前記バンク上に配置されて、前記コンタクト電極と前記共通カソード電極とを分離させる分離部をさらに含み得る。
【0017】
前記表示装置は、低電位電圧を供給する垂直電圧線をさらに含み、前記共通画素電極は前記垂直電圧線に電気的に接続され得る。
【0018】
前記課題を解決するための一実施形態の表示装置は、(1)基板上に配置されて少なくとも一つのトランジスタを含む画素回路、(2)前記画素回路上に配置されて高電位電圧を供給する駆動電圧線、(3)前記駆動電圧線上に配置されて第１ないし第４オープン部を含むバンク、(4)前記バンク、及び前記第１および第２オープン部の上に配置され、前記第１オープン部を介して前記駆動電圧線にコンタクトされる第１コンタクト電極、(5)前記駆動電圧線と同一の層に配置されて前記第２および第３オープン部と重なる第１画素電極、(6)前記バンク、及び前記第３および第４オープン部の上に配置され、前記第３オープン部を介して前記第１画素電極にコンタクトされる第２コンタクト電極、および、(7)前記第１画素電極と同一層に配置されて前記第４オープン部と重なる第２画素電極を含む。
【0019】
前記表示装置は、(1)前記第１コンタクト電極に相当する第１電極、および前記第１画素電極に相当する第２電極を含む第１発光素子、および、(2)前記第２コンタクト電極に相当する第１電極、および前記第２画素電極に相当する第２電極を含む第２発光素子をさらに含み得る。
【0020】
前記第１発光素子は、(1)前記第１画素電極上に配置された電子輸送層、(2)前記電子輸送層上に配置された発光層、および、(3)前記発光層と前記第１コンタクト電極との間に配置された正孔輸送層をさらに含み得る。
【0021】
前記第２発光素子は、(1)前記第２画素電極上に配置された電子輸送層、(2)前記電子輸送層上に配置された発光層、および、(3)前記発光層と前記第２コンタクト電極との間に配置された正孔輸送層をさらに含み得る。
【0022】
前記表示装置は、前記バンク上に配置されて、前記第１コンタクト電極と第２コンタクト電極とを分離させる分離部をさらに含み得る。
【0023】
前記表示装置は、データ電圧を供給するデータ線、初期化電圧を供給する初期化電圧線、および低電位電圧を供給する低電位線をさらに含み、前記画素回路は、(1)第１ノードの電圧に基づいて駆動電流を制御する第１トランジスタ、(2)ゲート信号に基づいて前記データ線および前記第１トランジスタのゲート電極を電気的に接続する第２トランジスタ、(3)前記ゲート信号に基づいて前記初期化電圧線と前記第１トランジスタのソース電極とを電気的に接続する第３トランジスタ、(4)前記ゲート信号に基づいて前記駆動電圧線と前記第１トランジスタのドレイン電極とを電気的に接続する第４トランジスタ、(5)発光制御信号に基づいて前記第２発光素子の第２電極と前記第１トランジスタのドレイン電極とを電気的に接続する第５トランジスタ、および、(6)前記発光制御信号に基づいて前記第１トランジスタのソース電極と前記低電位線とを電気的に接続する第６トランジスタを含み得る。
【0024】
前記第２画素電極は、前記第５トランジスタのドレイン電極に電気的に接続され得る。
【0025】
その他の実施形態の具体的な内容は、詳細な説明および図面に含まれている。
【発明の効果】
【0026】
実施形態による表示装置によれば、画素回路の駆動電流を、互いに同一の層に配置され直列に連結された、第１および第２発光素子に供給することによって、一つの発光素子を含む場合よりも発光効率を増加させ、駆動電流の大きさを減少させて消費電力を減少させることができる。
【0027】
実施形態による効果は以上で例示した内容によって制限されず、より多様な効果が本明細書内に含まれている。
【図面の簡単な説明】
【0028】
【図1】一実施形態による表示装置を示す平面図である。
【図2】一実施形態による表示装置の画素およびラインを示す図である。
【図3】一実施形態による表示装置の画素を示す回路図である。
【図6】一実施形態による表示装置の発光素子層を示す平面図である。
【図10】一実施形態による表示装置における発光素子の配列の一例を示す平面図である。
【図11】一実施形態による表示装置における発光素子の配列の他の例を示す平面図である。
【図12】一実施形態による表示装置における発光素子の配列のまた他の例を示す平面図である。
【図13】一実施形態による表示装置における発光素子の配列のまた他の例を示す平面図である。
【図14】他の実施形態による表示装置の発光素子層を示す平面図である。
【図16】さらに他の実施形態による表示装置の画素を示す回路図である。
【図20】さらに他の実施形態による表示装置の発光素子層を示す平面図である。
【発明を実施するための形態】
【0029】
本発明の利点および特徴、並びにこれらを達成する方法は、添付する図面と共に詳細に後述する実施形態を参照すると明確になる。しかし、本発明は、以下に開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されることができ、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本発明は請求項の範疇によってのみ定義される。
【0030】
素子（ｅｌｅｍｅｎｔｓ）または層が他の素子または層の「上（ｏｎ）」と称される場合は、他の素子のすぐ上または中間に他の層または他の素子が介在する場合をすべて含む。明細書全体にわたって同一参照符号は同一構成要素を指すものとする。実施形態を説明するための図面に開示された形状、大きさ、比率、角度、個数などは例示的なものであるから、本発明は図示された内容に限られない。
【0031】
第１、第２などが多様な構成要素を叙述するために使われるが、これらの構成要素は、これらの用語によって制限されないことはもちろんのことである。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用する。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であり得ることはもちろんである。
【0032】
本発明の様々な実施形態のそれぞれの特徴を部分的にまたは全体的に互いに結合または組み合わせることが可能であり、技術的に多様な連動および駆動が可能であり、各実施形態が互いに対して独立して実施可能でありうるのであって、連関した関係でもって共に実施することもできる。
【0033】
以下、添付する図面を参照して具体的な実施形態について説明する。
【0034】
図１は一実施形態による表示装置を示す平面図である。
【0035】
本明細書で、「上部」、「トップ」、「上面」は表示装置を基準として上部方向、すなわちＺ軸方向を指し、「下部」、「ボトム」、「下面」は表示装置を基準として下部方向、すなわちＺ軸の逆方向を指す。また、「左側」、「右側」、「上側」、「下側」は表示装置を平面から見たときの方向を指す。例えば、「左側」はＸ軸の逆方向、「右側」はＸ軸方向、「上側」はＹ軸方向、「下側」はＹ軸の逆方向を指す。
【0036】
図１を参照すると、表示装置１０は、動画や静止映像を表示する装置であって、モバイルフォン（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、タブレットＰＣ（Ｔａｂｌｅｔ ＰＣ）、スマートウォッチ（Ｓｍａｒｔ Ｗａｔｃｈ）、ウォッチフォン（Ｗａｔｃｈ Ｐｈｏｎｅ）、移動通信端末機、電子手帳、電子ブック、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ナビゲーション、およびＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）等のような携帯用電子機器だけでなく、テレビ、ノートパソコン、モニタ、広告板、およびモノのインターネット（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ，ＩＯＴ）等の多様な製品の表示画面として使用することができる。
【0037】
表示装置１０は表示パネル１００、軟性フィルム２１０、表示駆動部２２０、回路ボード２３０、タイミング制御部２４０、電源供給部２５０、およびゲート駆動部２６０を含み得る。
【0038】
表示パネル１００は平面上で長方形形状からなる。例えば、表示パネル１００は、第１方向（Ｘ軸方向）の長辺と第２方向（Ｙ軸方向）の短辺を有する長方形の平面形状を有することができる。第１方向（Ｘ軸方向）の長辺と第２方向（Ｙ軸方向）の短辺が交わるコーナは直角に形成されるか所定の曲率を有するように丸く形成されることができる。表示パネル１００の平面形状は、長方形に限定されず、他の多角形、円形または楕円形に形成されうる。例えば、表示パネル１００は平坦に形成されるが、これに限られない。他の例としては、表示パネル１００は、所定の曲率で曲がるように形成されうる。
【0039】
表示パネル１００は表示領域ＤＡと非表示領域ＮＤＡを含み得る。
【0040】
表示領域ＤＡは、映像を表示する領域であって、表示パネル１００の中央領域であると定義することができる。表示領域ＤＡは、画素ＳＰ、ゲート線ＧＬ、データ線ＤＬ、初期化電圧線ＶＩＬ、第１電圧線ＶＤＬ、水平電圧線ＨＶＤＬ、垂直電圧線ＶＶＳＬ、および第２電圧線ＶＳＬを含み得る。画素ＳＰは、データ線ＤＬとゲート線ＧＬにより交差する画素領域ごとに形成されうる。画素ＳＰは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３を含み得る。第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれは、ゲート線ＧＬおよびデータ線ＤＬに接続され得る。第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれは、光を出力する最小単位の領域であると定義することができる。
【0041】
第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれは、有機発光層を含む有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、量子ドット発光層を含む量子ドット発光素子（Ｑｕａｎｔｕｍ Ｄｏｔ ＬＥＤ）、超小型発光ダイオード（Ｍｉｃｒｏ ＬＥＤ）、または無機半導体を含む無機発光ダイオード（Ｉｎｏｒｇａｎｉｃ ＬＥＤ）を含むことができる。
【0042】
第１画素ＳＰ１は第１色の光または赤色光を放出し、第２画素ＳＰ２は第２色の光または緑色光を放出し、第３画素ＳＰ３は第３色の光または青色光を放出し得る。第２画素ＳＰ２の画素回路、第１画素ＳＰ１の画素回路、および第３画素ＳＰ３の画素回路は、第２方向（Ｙ軸方向）の逆方向に配列されるが、画素回路の順序はこれに限られない。
【0043】
ゲート線ＧＬは、第１ゲート線ＧＬ１および第２ゲート線ＧＬ２を含み得る。第１ゲート線ＧＬ１は、第１方向（Ｘ軸方向）に延び、第２方向（Ｙ軸方向）に互いに離隔され得る。第１ゲート線ＧＬ１は、ゲート駆動部２６０から第１ゲート信号を受信して第１補助ゲート線ＢＧＬ１に第１ゲート信号を供給し得る。第１補助ゲート線ＢＧＬ１は、第１ゲート線ＧＬ１から延びて、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３に第１ゲート信号を供給し得る。
【0044】
第２ゲート線ＧＬ２は第１方向（Ｘ軸方向）に延び、第２方向（Ｙ軸方向）に互いに離隔し得る。第２ゲート線ＧＬ２は、ゲート駆動部２６０から第２ゲート信号を受信して第２補助ゲート線ＢＧＬ２に第２ゲート信号を供給し得る。第２補助ゲート線ＢＧＬ２は、第２ゲート線ＧＬ２から延びて第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３に第２ゲート信号を供給し得る。
【0045】
データ線ＤＬは、第２方向（Ｙ軸方向）に延び、第１方向（Ｘ軸方向）に互いに離隔し得る。データ線ＤＬは第１ないし第３データ線ＤＬ１，ＤＬ２，ＤＬ３を含み得る。第１ないし第３データ線ＤＬ１，ＤＬ２，ＤＬ３のそれぞれは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれにデータ電圧を供給し得る。
【0046】
初期化電圧線ＶＩＬは、第２方向（Ｙ軸方向）に延び、第１方向（Ｘ軸方向）に互いに離隔し得る。初期化電圧線ＶＩＬは表示駆動部２２０から受信された初期化電圧を第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３それぞれの画素回路に供給し得る。初期化電圧線ＶＩＬは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３それぞれの画素回路からセンシング信号を受信して表示駆動部２２０に供給し得る。
【0047】
第１電圧線ＶＤＬは、第２方向（Ｙ軸方向）に延び、第１方向（Ｘ軸方向）に互いに離隔され得る。第１電圧線ＶＤＬは、電源供給部２５０から受信された駆動電圧または高電位電圧を第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３に供給し得る。
【0048】
水平電圧線ＨＶＤＬは、第１方向（Ｘ軸方向）に延び、第２方向（Ｙ軸方向）に互いに離隔され得る。水平電圧線ＨＶＤＬは第１電圧線ＶＤＬに接続され得る。水平電圧線ＨＶＤＬは、第１電圧線ＶＤＬから駆動電圧または高電位電圧を受信し得る。
【0049】
垂直電圧線ＶＶＳＬは、第２方向（Ｙ軸方向）に延び、第１方向（Ｘ軸方向）に互いに離隔され得る。垂直電圧線ＶＶＳＬは第２電圧線ＶＳＬに接続され得る。垂直電圧線ＶＶＳＬは、電源供給部２５０から受信された低電位電圧を第２電圧線ＶＳＬに供給し得る。
【0050】
第２電圧線ＶＳＬは、第１方向（Ｘ軸方向）に延び、第２方向（Ｙ軸方向）に互いに離隔され得る。第２電圧線ＶＳＬは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３に低電位電圧を供給し得る。
【0051】
画素ＳＰ、ゲート線ＧＬ、データ線ＤＬ、初期化電圧線ＶＩＬ、第１電圧線ＶＤＬ、および第２電圧線ＶＳＬの接続関係は、画素ＳＰの個数および配列に応じて設計変更されうる。
【0052】
非表示領域ＮＤＡは、表示パネル１００において表示領域ＤＡを除く残りの領域であると定義することができる。例えば、非表示領域ＮＤＡは、データ線ＤＬ、初期化電圧線ＶＩＬ、第１電圧線ＶＤＬ、および垂直電圧線ＶＶＳＬと、表示駆動部２２０とを連結するファンアウトライン、ゲート駆動部２６０、および、軟性フィルム２１０と接続されるパッド部（図示せず）を含み得る。
【0053】
軟性フィルム２１０は、非表示領域ＮＤＡの下側に配置されたパッド部に接続され得る。軟性フィルム２１０の一方の側に備えられた入力端子は、フィルム貼付・取付工程により、回路ボード２３０に取り付けられうるのであって、軟性フィルム２１０の他方の側に備えられた出力端子は、フィルム貼付・取付工程によりパッド部に取り付けられうる。例えば、軟性フィルム２１０は、テープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）またはチップオンフィルム（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）のように曲げられうる。軟性フィルム２１０は、表示装置１０のベゼル領域を減少させるために、表示パネル１００の下方へと曲げられる。
【0054】
表示駆動部２２０は、軟性フィルム２１０上に実装されうる。例えば、表示駆動部２２０は集積回路（ＩＣ）として実装することができる。表示駆動部２２０は、タイミング制御部２４０からデジタルビデオデータおよびデータ制御信号を受信し、データ制御信号に応じてデジタルビデオデータをアナログデータ電圧に変換して、ファンアウトラインを介してデータ線ＤＬに供給し得る。
【0055】
回路ボード２３０は、タイミング制御部２４０および電源供給部２５０を支持し、信号および電源を表示駆動部２２０に供給し得る。例えば、回路ボード２３０は、各画素に映像を表示するためにタイミング制御部２４０から供給される信号と、電源供給部２５０から供給される電源電圧とを、軟性フィルム２１０および表示駆動部２２０に供給し得る。このために、信号線と電源線が回路ボード２３０上に備えられうる。
【0056】
タイミング制御部２４０は回路ボード２３０上に実装され、回路ボード２３０上に備えられたユーザーコネクタを介して、表示駆動システムまたはグラフィック装置から、供給される映像データとタイミング同期信号を受信し得る。タイミング制御部２４０は、タイミング同期信号に基づいて、映像データを画素配置構造に合うように整列してデジタルビデオデータを生成しうるのであって、生成されたデジタルビデオデータを表示駆動部２２０に供給し得る。タイミング制御部２４０は、タイミング同期信号に基づいてデータ制御信号とゲート制御信号を生成し得る。タイミング制御部２４０は、データ制御信号に基づいて表示駆動部２２０のデータ電圧の供給タイミングを制御しうるのであって、ゲート制御信号に基づいてゲート駆動部２６０のゲート信号の供給タイミングを制御し得る。
【0057】
電源供給部２５０は、回路ボード２３０上に配置されて、軟性フィルム２１０および表示駆動部２２０に電源電圧を供給し得る。例えば、電源供給部２５０は、駆動電圧または高電位電圧を生成して第１電圧線ＶＤＬに供給し得るのであって、低電位電圧を生成して垂直電圧線ＶＶＳＬに供給し得るのであり、初期化電圧を生成して初期化電圧線ＶＩＬに供給し得る。
【0058】
ゲート駆動部２６０は非表示領域ＮＤＡの左側および右側に配置される。ゲート駆動部２６０は、タイミング制御部２４０から供給されるゲート制御信号に基づいてゲート信号を生成し得る。ゲート制御信号は、スタート信号、クロック信号、および電源電圧を含み得るが、これに限られない。ゲート駆動部２６０は、設定された順序に従ってゲート信号をゲート線ＧＬに供給し得る。
【0059】
図２は、一実施形態による表示装置の画素およびラインを示す図である。
【0060】
図２を参照すると、画素ＳＰは第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３を含み得る。第２画素ＳＰ２の画素回路、第１画素ＳＰ１の画素回路、および第３画素ＳＰ３の画素回路は第２方向（Ｙ軸方向）の逆方向に配列されるが、画素回路の順序はこれに限られない。
【0061】
第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれは、第１電圧線ＶＤＬ、初期化電圧線ＶＩＬ、ゲート線ＧＬ、およびデータ線ＤＬに接続され得る。
【0062】
第１電圧線ＶＤＬは第２方向（Ｙ軸方向）に延び得る。第１電圧線ＶＤＬは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３の画素回路の左側に配置される。第１電圧線ＶＤＬは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３それぞれのトランジスタに駆動電圧または高電位電圧を供給し得る。
【0063】
水平電圧線ＨＶＤＬは第１方向（Ｘ軸方向）に延び得る。水平電圧線ＨＶＤＬは第ｋ行（ＲＯＷｋ，ｋは正の整数）に配置された第１ゲート線ＧＬ１の上側に配置される。水平電圧線ＨＶＤＬは第１電圧線ＶＤＬに接続され得る。水平電圧線ＨＶＤＬは、第１電圧線ＶＤＬから駆動電圧または高電位電圧を受信し得る。
【0064】
初期化電圧線ＶＩＬは第２方向（Ｙ軸方向）に延び得る。初期化電圧線ＶＩＬは第２補助ゲート線ＢＧＬ２の左側に配置される。初期化電圧線ＶＩＬは垂直電圧線ＶＶＳＬと第２補助ゲート線ＢＧＬ２の間に配置される。初期化電圧線ＶＩＬは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの画素回路に初期化電圧を供給し得る。初期化電圧線ＶＩＬは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの画素回路から、センシング信号を受信して表示駆動部２２０に供給し得る。
【0065】
垂直電圧線ＶＶＳＬは第２方向（Ｙ軸方向）に延び得る。垂直電圧線ＶＶＳＬは初期化電圧線ＶＩＬの左側に配置される。垂直電圧線ＶＶＳＬは電源供給部２５０と第２電圧線ＶＳＬの間に接続され得る。垂直電圧線ＶＶＳＬは、電源供給部２５０から供給された低電位電圧を第２電圧線ＶＳＬに供給し得る。
【0066】
第２電圧線ＶＳＬは第１方向（Ｘ軸方向）に延び得る。第２電圧線ＶＳＬは、第ｋ＋１行（ＲＯＷｋ＋１）に配置された第１ゲート線ＧＬ１の上側に配置される。第２電圧線ＶＳＬは、垂直電圧線ＶＶＳＬから受信された低電位電圧を、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３の発光素子層に供給し得る。
【0067】
第１ゲート線ＧＬ１は第１方向（Ｘ軸方向）に延び得る。第１ゲート線ＧＬ１は第２画素ＳＰ２の画素回路の上側に配置される。第１ゲート線ＧＬ１は、ゲート駆動部２６０から受信された第１ゲート信号を第１補助ゲート線ＢＧＬ１に供給し得る。第１補助ゲート線ＢＧＬ１は、第１ゲート線ＧＬ１から第２方向（Ｙ軸方向）の逆方向に延び得る。第１補助ゲート線ＢＧＬ１は第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３の画素回路の右側に配置される。第１補助ゲート線ＢＧＬ１は、第１ゲート線ＧＬ１から受信された第１ゲート信号を第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３の画素回路に供給し得る。
【0068】
第２ゲート線ＧＬ２は第１方向（Ｘ軸方向）に延び得る。第２ゲート線ＧＬ２は第３画素ＳＰ３の画素回路の下側に配置される。第２ゲート線ＧＬ２は、ゲート駆動部２６０から受信された第２ゲート信号を第２補助ゲート線ＢＧＬ２に供給し得る。第２補助ゲート線ＢＧＬ２は第２ゲート線ＧＬ２から第２方向（Ｙ軸方向）に延び得る。第２補助ゲート線ＢＧＬ２は第１電圧線ＶＤＬの左側に配置される。第２補助ゲート線ＢＧＬ２は、第２ゲート線ＧＬ２から受信された第２ゲート信号を第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３の画素回路に供給し得る。
【0069】
データ線ＤＬは第２方向（Ｙ軸方向）に延び得る。データ線ＤＬは画素ＳＰにデータ電圧を供給し得る。データ線ＤＬは第１ないし第３データ線ＤＬ１，ＤＬ２，ＤＬ３を含み得る。
【0070】
第１データ線ＤＬ１は第２方向（Ｙ軸方向）に延び得る。第１データ線ＤＬ１は第１補助ゲート線ＢＧＬ１の右側に配置される。第１データ線ＤＬ１は表示駆動部２２０から受信されたデータ電圧を第１画素ＳＰ１の画素回路に供給し得る。
【0071】
第２データ線ＤＬ２は第２方向（Ｙ軸方向）に延び得る。第２データ線ＤＬ２は第１データ線ＤＬ１の右側に配置される。第２データ線ＤＬ２は、表示駆動部２２０から受信されたデータ電圧を第２画素ＳＰ２の画素回路に供給し得る。
【0072】
第３データ線ＤＬ３は第２方向（Ｙ軸方向）に延び得る。第３データ線ＤＬ３は第２データ線ＤＬ２の右側に配置される。第３データ線ＤＬ３は、表示駆動部２２０から受信されたデータ電圧を第３画素ＳＰ３の画素回路に供給し得る。
【0073】
図３は一実施形態による表示装置の画素を示す回路図である。
【0074】
図３を参照すると、画素ＳＰのそれぞれは、第１電圧線ＶＤＬ、データ線ＤＬ、初期化電圧線ＶＩＬ、第１ゲート線ＧＬ１、第２ゲート線ＧＬ２、および垂直電圧線ＶＶＳＬに接続され得る。
【0075】
第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれは、画素回路および複数の発光素子ＥＤを含み得る。第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの画素回路は、第１ないし第３トランジスタＳＴ１，ＳＴ２，ＳＴ３および第１キャパシタＣ１を含み得る。
【0076】
第１トランジスタＳＴ１はゲート電極、ドレイン電極、およびソース電極を含み得る。第１トランジスタＳＴ１のゲート電極は第１ノードＮ１に接続され、ドレイン電極は第１電圧線ＶＤＬに接続され、ソース電極は第２ノードＮ２に接続されるのであり得る。第１トランジスタＳＴ１は、ゲート電極に印加されるデータ電圧に基づいてドレイン－ソース電流（または駆動電流）を制御し得る。
【0077】
発光素子ＥＤは第１および第２発光素子ＥＤ１，ＥＤ２を含み得る。第１および第２発光素子ＥＤ１，ＥＤ２は直列に連結され得る。第１および第２発光素子ＥＤ１，ＥＤ２は駆動電流を受信して発光し得る。発光素子ＥＤの発光量または輝度は、駆動電流の大きさに比例する。発光素子ＥＤは、有機発光層を含む有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、量子ドット発光層を含む量子ドット発光素子（Ｑｕａｎｔｕｍ Ｄｏｔ ＬＥＤ）、超小型発光ダイオード（Ｍｉｃｒｏ ＬＥＤ）、または、無機半導体を含む無機発光ダイオード（Ｉｎｏｒｇａｎｉｃ ＬＥＤ）であり得る。
【0078】
第１発光素子ＥＤ１の第１電極は第２ノードＮ２に接続され、第１発光素子ＥＤ１の第２電極は第３ノードＮ３に接続されるのであり得る。第１発光素子ＥＤ１の第１電極は、第２ノードＮ２を介して第１トランジスタＳＴ１のソース電極、第３トランジスタＳＴ３のドレイン電極、および第１キャパシタＣ１の第２キャパシタ電極に接続され得る。第１発光素子ＥＤ１の第２電極は、第３ノードＮ３を介して第２発光素子ＥＤ２の第１電極に接続され得る。
【0079】
第２発光素子ＥＤ２の第１電極は第３ノードＮ３に接続され、第２発光素子ＥＤ２の第２電極は垂直電圧線ＶＶＳＬに接続され得る。
【0080】
第２トランジスタＳＴ２は、第１ゲート線ＧＬ１の第１ゲート信号によってターン－オンされ、データ線ＤＬと第１トランジスタＳＴ１のゲート電極である第１ノードＮ１を電気的に接続し得る。第２トランジスタＳＴ２は、第１ゲート信号に基づいてターン－オンされることによって、データ電圧を第１ノードＮ１に供給し得る。第２トランジスタＳＴ２のゲート電極は第１ゲート線ＧＬ１に接続され、ドレイン電極はデータ線ＤＬに接続され、ソース電極は第１ノードＮ１に接続され得る。第２トランジスタＳＴ２のソース電極は、第１ノードＮ１を介して第１トランジスタＳＴ１のゲート電極および第１キャパシタＣ１の第１キャパシタ電極に接続され得る。
【0081】
第３トランジスタＳＴ３は、第２ゲート線ＧＬ２の第２ゲート信号によってターン－オンされ、初期化電圧線ＶＩＬと第１トランジスタＳＴ１のソース電極である第２ノードＮ２を電気的に接続し得る。第３トランジスタＳＴ３は、第２ゲート信号に基づいてターン－オンされることによって、初期化電圧を第２ノードＮ２に供給し得る。第３トランジスタＳＴ３は、第２ゲート信号に基づいてターン－オンされることによって、センシング信号を初期化電圧線ＶＩＬに供給し得る。第３トランジスタＳＴ３のゲート電極は第２ゲート線ＧＬ２に接続され、ドレイン電極は第２ノードＮ２に接続され、ソース電極は初期化電圧線ＶＩＬに接続され得る。第３トランジスタＳＴ３のドレイン電極は、第２ノードＮ２を介して第１トランジスタＳＴ１のソース電極、第１キャパシタＣ１の第２キャパシタ電極、および第１発光素子ＥＤ１の第１電極に接続され得る。
【0082】
【0083】
図４および図５を参照すると、表示領域ＤＡは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３、第１電圧線ＶＤＬ、水平電圧線ＨＶＤＬ、初期化電圧線ＶＩＬ、第１および第２ゲート線ＧＬ１，ＧＬ２、第１および第２補助ゲート線ＢＧＬ１，ＢＧＬ２、データ線ＤＬ、第２電圧線ＶＳＬ、および垂直電圧線ＶＶＳＬを含み得る。
【0084】
画素ＳＰは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３を含み得る。第２画素ＳＰ２の画素回路、第１画素ＳＰ１の画素回路、および第３画素ＳＰ３の画素回路は、第２方向（Ｙ軸方向）の逆方向に配列されるが、画素回路の順序はこれに限られない。
【0085】
第１電圧線ＶＤＬは、基板ＳＵＢ上の第１金属層ＭＴＬ１に配置される。第１電圧線ＶＤＬは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３の画素回路の左側に配置される。第１電圧線ＶＤＬは、第２金属層ＭＴＬ２の第１補助電極ＡＵＥ１および第３金属層ＭＴＬ３の第２補助電極ＡＵＥ２と重なり得る。第２金属層ＭＴＬ２は、アクティブ層ＡＣＴＬを覆うゲート絶縁層ＧＩ上に配置され、第３金属層ＭＴＬ３は、第２金属層ＭＴＬ２を覆う層間絶縁層ＩＬＤ上に配置される。保護層ＰＶは第３金属層ＭＴＬ３を覆い得る。第１補助電極ＡＵＥ１は第１電圧線ＶＤＬに接続され得る。第２補助電極ＡＵＥ２は第１補助電極ＡＵＥ１に接続され得る。第１電圧線ＶＤＬは、第１および第２補助電極ＡＵＥ１，ＡＵＥ２に接続されることによって、ライン抵抗を減少させることができる。
【0086】
第２補助電極ＡＵＥ２は、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの第１トランジスタＳＴ１のドレイン電極ＤＥ１に接続され得る。したがって、第１電圧線ＶＤＬは、第２補助電極ＡＵＥ２を介して第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３に駆動電圧を供給できる。
【0087】
水平電圧線ＨＶＤＬは第３金属層ＭＴＬ３に配置されうる。水平電圧線ＨＶＤＬは第１ゲート線ＧＬ１の上側に配置される。水平電圧線ＨＶＤＬは、第１電圧線ＶＤＬに接続されて駆動電圧を受信し得る。
【0088】
初期化電圧線ＶＩＬは第１金属層ＭＴＬ１に配置されうる。初期化電圧線ＶＩＬは第１電圧線ＶＤＬの左側に配置される。初期化電圧線ＶＩＬは第３金属層ＭＴＬ３の第５補助電極ＡＵＥ５と重なり得、第５補助電極ＡＵＥ５に接続され得る。初期化電圧線ＶＩＬは、第５補助電極ＡＵＥ５に接続されることによって、ライン抵抗を減少させることができる。
【0089】
第５補助電極ＡＵＥ５は第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの第３トランジスタＳＴ３のソース電極ＳＥ３に接続され得る。したがって、初期化電圧線ＶＩＬは、第５補助電極ＡＵＥ５を介して第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３それぞれの第３トランジスタＳＴ３に初期化電圧を供給でき、第３トランジスタＳＴ３からセンシング信号を受信できる。
【0090】
垂直電圧線ＶＶＳＬは第１金属層ＭＴＬ１に配置されうる。垂直電圧線ＶＶＳＬは初期化電圧線ＶＩＬの左側に配置される。垂直電圧線ＶＶＳＬは、第２金属層ＭＴＬ２の第３補助電極ＡＵＥ３および第３金属層ＭＴＬ３の第４補助電極ＡＵＥ４と重なり得る。第３補助電極ＡＵＥ３は垂直電圧線ＶＶＳＬに接続され得るのであって、第４補助電極ＡＵＥ４は第３補助電極ＡＵＥ３に接続され得る。垂直電圧線ＶＶＳＬは、第３および第４補助電極ＡＵＥ３，ＡＵＥ４に接続されることによって、ライン抵抗を減少させることができる。垂直電圧線ＶＶＳＬは第２電圧線ＶＳＬに接続され、第２電圧線ＶＳＬに低電位電圧を供給し得る。
【0091】
第２電圧線ＶＳＬは第３金属層ＭＴＬ３に配置されうる。第２電圧線ＶＳＬは第２ゲート線ＧＬ２の下側に配置される。第２電圧線ＶＳＬは、垂直電圧線ＶＶＳＬから低電位電圧を受信し得る。
【0092】
第１ゲート線ＧＬ１は第３金属層ＭＴＬ３に配置されうる。第１ゲート線ＧＬ１は第２画素ＳＰ２の画素回路の上側に配置される。第１ゲート線ＧＬ１は第１補助ゲート線ＢＧＬ１に接続され得、ゲート駆動部２６０から受信された第１ゲート信号を第１補助ゲート線ＢＧＬ１に供給し得る。
【0093】
第１補助ゲート線ＢＧＬ１は第２金属層ＭＴＬ２に配置されうる。第１補助ゲート線ＢＧＬ１は第１ゲート線ＧＬ１から第２方向（Ｙ軸方向）の逆方向に突出し得る。第１補助ゲート線ＢＧＬ１は第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３の画素回路の右側に配置される。第１補助ゲート線ＢＧＬ１は、第１ゲート線ＧＬ１から受信された第１ゲート信号を第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの第２トランジスタＳＴ２に供給し得る。
【0094】
第２ゲート線ＧＬ２は第３金属層ＭＴＬ３に配置されうる。第２ゲート線ＧＬ２は第３画素ＳＰ３の画素回路の下側に配置される。第２ゲート線ＧＬ２は、第２補助ゲート線ＢＧＬ２に接続され得、ゲート駆動部２６０から受信された第２ゲート信号を第２補助ゲート線ＢＧＬ２に供給し得る。
【0095】
第２補助ゲート線ＢＧＬ２は第２金属層ＭＴＬ２に配置されうる。第２補助ゲート線ＢＧＬ２は第２ゲート線ＧＬ２から第２方向（Ｙ軸方向）に突出し得る。第２補助ゲート線ＢＧＬ２は初期化電圧線ＶＩＬと第１電圧線ＶＤＬの間に配置されうる。第２補助ゲート線ＢＧＬ２は、第２ゲート線ＧＬ２から受信された第２ゲート信号を第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの第３トランジスタＳＴ３に供給し得る。
【0096】
第１データ線ＤＬ１は第１金属層ＭＴＬ１に配置されうる。第１データ線ＤＬ１は第１補助ゲート線ＢＧＬ１の右側に配置される。第３金属層ＭＴＬ３の第２連結電極ＣＥ２は第１データ線ＤＬ１および第１画素ＳＰ１の第２トランジスタＳＴ２のドレイン電極ＤＥ２を電気的に接続し得る。したがって、第１データ線ＤＬ１は、第２連結電極ＣＥ２を介して第１画素ＳＰ１の第２トランジスタＳＴ２にデータ電圧を供給しうる。
【0097】
第２データ線ＤＬ２は第１金属層ＭＴＬ１に配置されうる。第２データ線ＤＬ２は第１データ線ＤＬ１の右側に配置される。第３金属層ＭＴＬ３の第５連結電極ＣＥ５は、第２データ線ＤＬ２および第２画素ＳＰ２の第２トランジスタＳＴ２のドレイン電極ＤＥ２を電気的に接続し得る。したがって、第２データ線ＤＬ２は、第５連結電極ＣＥ５を介して、第２画素ＳＰ２の第２トランジスタＳＴ２にデータ電圧を供給しうる。
【0098】
第３データ線ＤＬ３は第１金属層ＭＴＬ１に配置されうる。第３データ線ＤＬ３は第２データ線ＤＬ２の右側に配置されうる。第３金属層ＭＴＬ３の第８連結電極ＣＥ８は、第３データ線ＤＬ３および第３画素ＳＰ３の第２トランジスタＳＴ２のドレイン電極ＤＥ２を電気的に接続し得る。したがって、第３データ線ＤＬ３は、第８連結電極ＣＥ８を介して第３画素ＳＰ３の第２トランジスタＳＴ２にデータ電圧を供給しうる。
【0099】
第１画素ＳＰ１の画素回路は、第１ないし第３トランジスタＳＴ１，ＳＴ２，ＳＴ３を含み得る。第１画素ＳＰ１の第１トランジスタＳＴ１は、アクティブ領域ＡＣＴ１、ゲート電極ＧＥ１、ドレイン電極ＤＥ１、およびソース電極ＳＥ１を含み得る。第１トランジスタＳＴ１のアクティブ領域ＡＣＴ１は、アクティブ層ＡＣＴＬに配置され、第１トランジスタＳＴ１のゲート電極ＧＥ１と重なり得る。アクティブ層ＡＣＴＬは、第１金属層ＭＴＬ１を覆うバッファ層ＢＦ上に配置されうる。
【0100】
第１トランジスタＳＴ１のゲート電極ＧＥ１は第２金属層ＭＴＬ２に配置される。第１トランジスタＳＴ１のゲート電極ＧＥ１は、第１キャパシタＣ１の第１キャパシタ電極ＣＰＥ１の一部分であり得る。
【0101】
第１トランジスタＳＴ１のドレイン電極ＤＥ１およびソース電極ＳＥ１は、アクティブ層ＡＣＴＬを熱処理することで導体化されうる。ドレイン電極ＤＥ１およびソース電極ＳＥ１はＮ型半導体に導体化できるが、これに限られない。第１トランジスタＳＴ１のドレイン電極ＤＥ１は第２補助電極ＡＵＥ２を介して第１電圧線ＶＤＬに電気的に接続され得る。第１トランジスタＳＴ１のドレイン電極ＤＥ１は第１電圧線ＶＤＬから駆動電圧を受信し得る。
【0102】
第１トランジスタＳＴ１のソース電極ＳＥ１は第３金属層ＭＴＬ３の第１連結電極ＣＥ１に接続され得る。第１連結電極ＣＥ１は第１金属層ＭＴＬ１の第２キャパシタ電極ＣＰＥ２に接続され得る。したがって、第１キャパシタＣ１は、第１キャパシタ電極ＣＰＥ１と第２キャパシタ電極ＣＰＥ２の間と、第１キャパシタ電極ＣＰＥ１と第１連結電極ＣＥ１の間にて、二重に形成されうる。
【0103】
第１連結電極ＣＥ１は、第１画素ＳＰ１の発光素子ＥＤに電気的に接続され得る。したがって、第１連結電極ＣＥ１は、第１画素ＳＰ１の画素回路から受信された駆動電流を発光素子ＥＤに供給できる。
【0104】
第１画素ＳＰ１の第２トランジスタＳＴ２は、アクティブ領域ＡＣＴ２、ゲート電極ＧＥ２、ドレイン電極ＤＥ２、およびソース電極ＳＥ２を含み得る。第２トランジスタＳＴ２のアクティブ領域ＡＣＴ２は、アクティブ層ＡＣＴＬに配置され、第２トランジスタＳＴ２のゲート電極ＧＥ２と重なり得る。
【0105】
第２トランジスタＳＴ２のゲート電極ＧＥ２は第２金属層ＭＴＬ２に配置される。第２トランジスタＳＴ２のゲート電極ＧＥ２は第１補助ゲート線ＢＧＬ１の一部分であり得る。
【0106】
第２トランジスタＳＴ２のドレイン電極ＤＥ２およびソース電極ＳＥ２は、アクティブ層ＡＣＴＬを熱処理することで導体化されうる。第２トランジスタＳＴ２のドレイン電極ＤＥ２は、第２連結電極ＣＥ２を介して第１データ線ＤＬ１に電気的に接続され得る。したがって、第１データ線ＤＬ１は、第２連結電極ＣＥ２を介して第１画素ＳＰ１の第２トランジスタＳＴ２にデータ電圧を供給できる。第２トランジスタＳＴ２のソース電極ＳＥ２は、第３金属層ＭＴＬ３の第３連結電極ＣＥ３を介して、第１キャパシタＣ１の第１キャパシタ電極ＣＰＥ１に電気的に接続されうる。
【0107】
第１画素ＳＰ１の第３トランジスタＳＴ３は、アクティブ領域ＡＣＴ３、ゲート電極ＧＥ３、ドレイン電極ＤＥ３、およびソース電極ＳＥ３を含み得る。第３トランジスタＳＴ３のアクティブ領域ＡＣＴ３は、アクティブ層ＡＣＴＬに配置され、第３トランジスタＳＴ３のゲート電極ＧＥ３と重なり得る。
【0108】
第３トランジスタＳＴ３のゲート電極ＧＥ３は第２金属層ＭＴＬ２に配置される。第３トランジスタＳＴ３のゲート電極ＧＥ３は、第２補助ゲート線ＢＧＬ２の一部分であり得る。
【0109】
第３トランジスタＳＴ３のドレイン電極ＤＥ３およびソース電極ＳＥ３はアクティブ層ＡＣＴＬを熱処理することで導体化されうる。第３トランジスタＳＴ３のドレイン電極ＤＥ３は、第１連結電極ＣＥ１の延長部に接続され得る。第３トランジスタＳＴ３のドレイン電極ＤＥ３は、第１連結電極ＣＥ１を介して、第１トランジスタＳＴ１のソース電極ＳＥ１および第１キャパシタＣ１の第２キャパシタ電極ＣＰＥ２に電気的に接続され得る。
【0110】
第３トランジスタＳＴ３のソース電極ＳＥ３は、第５補助電極ＡＵＥ５を介して初期化電圧線ＶＩＬに電気的に接続され得る。第３トランジスタＳＴ３のソース電極ＳＥ３は、初期化電圧線ＶＩＬから初期化電圧を受信し得る。第３トランジスタＳＴ３のソース電極ＳＥ３は、初期化電圧線ＶＩＬにセンシング信号を供給し得る。
【0111】
第２画素ＳＰ２の画素回路は、第１ないし第３トランジスタＳＴ１，ＳＴ２，ＳＴ３を含み得る。第２画素ＳＰ２の第１トランジスタＳＴ１は、アクティブ領域ＡＣＴ１、ゲート電極ＧＥ１、ドレイン電極ＤＥ１、およびソース電極ＳＥ１を含み得る。第１トランジスタＳＴ１のアクティブ領域ＡＣＴ１は、アクティブ層ＡＣＴＬに配置され、第１トランジスタＳＴ１のゲート電極ＧＥ１と重なり得る。
【0112】
第１トランジスタＳＴ１のゲート電極ＧＥ１は第２金属層ＭＴＬ２に配置される。第１トランジスタＳＴ１のゲート電極ＧＥ１は、第１キャパシタＣ１の第１キャパシタ電極ＣＰＥ１の一部分であり得る。
【0113】
第１トランジスタＳＴ１のドレイン電極ＤＥ１およびソース電極ＳＥ１は、アクティブ層ＡＣＴＬを熱処理することで導体化されうる。ドレイン電極ＤＥ１およびソース電極ＳＥ１はＮ型半導体に導体化できるが、これに限られない。第１トランジスタＳＴ１のドレイン電極ＤＥ１は、第２補助電極ＡＵＥ２を介して第１電圧線ＶＤＬに電気的に接続され得る。第１トランジスタＳＴ１のドレイン電極ＤＥ１は第１電圧線ＶＤＬから駆動電圧を受信し得る。
【0114】
第１トランジスタＳＴ１のソース電極ＳＥ１は第３金属層ＭＴＬ３の第４連結電極ＣＥ４に接続され得る。第４連結電極ＣＥ４は第１金属層ＭＴＬ１の第２キャパシタ電極ＣＰＥ２に接続され得る。したがって、第１キャパシタＣ１は、第１キャパシタ電極ＣＰＥ１と第２キャパシタ電極ＣＰＥ２の間と、第１キャパシタ電極ＣＰＥ１と第４連結電極ＣＥ４の間にて、二重に形成されうる。
【0115】
第４連結電極ＣＥ４は、第２画素ＳＰ２の発光素子ＥＤに電気的に接続され得る。したがって、第４連結電極ＣＥ４は、第２画素ＳＰ２の画素回路から受信された駆動電流を発光素子ＥＤに供給できる。
【0116】
第２画素ＳＰ２の第２トランジスタＳＴ２は、アクティブ領域ＡＣＴ２、ゲート電極ＧＥ２、ドレイン電極ＤＥ２、およびソース電極ＳＥ２を含み得る。第２トランジスタＳＴ２のアクティブ領域ＡＣＴ２は、アクティブ層ＡＣＴＬに配置され、第２トランジスタＳＴ２のゲート電極ＧＥ２と重なり得る。
【0117】
第２トランジスタＳＴ２のゲート電極ＧＥ２は第２金属層ＭＴＬ２に配置される。第２トランジスタＳＴ２のゲート電極ＧＥ２は第１補助ゲート線ＢＧＬ１の一部分であり得る。
【0118】
第２トランジスタＳＴ２のドレイン電極ＤＥ２およびソース電極ＳＥ２はアクティブ層ＡＣＴＬを熱処理することで導体化されうる。第２トランジスタＳＴ２のドレイン電極ＤＥ２は第５連結電極ＣＥ５を介して第２データ線ＤＬ２に電気的に接続され得る。したがって、第２データ線ＤＬ２は、第５連結電極ＣＥ５を介して第２画素ＳＰ２の第２トランジスタＳＴ２にデータ電圧を供給できる。第２トランジスタＳＴ２のソース電極ＳＥ２は第３金属層ＭＴＬ３の第６連結電極ＣＥ６を介して第１キャパシタＣ１の第１キャパシタ電極ＣＰＥ１に電気的に接続されうる。
【0119】
第２画素ＳＰ２の第３トランジスタＳＴ３は、アクティブ領域ＡＣＴ３、ゲート電極ＧＥ３、ドレイン電極ＤＥ３、およびソース電極ＳＥ３を含み得る。第３トランジスタＳＴ３のアクティブ領域ＡＣＴ３はアクティブ層ＡＣＴＬに配置され、第３トランジスタＳＴ３のゲート電極ＧＥ３と重なり得る。
【0120】
第３トランジスタＳＴ３のゲート電極ＧＥ３は第２金属層ＭＴＬ２に配置される。第３トランジスタＳＴ３のゲート電極ＧＥ３は第２補助ゲート線ＢＧＬ２の一部分であり得る。
【0121】
第３トランジスタＳＴ３のドレイン電極ＤＥ３およびソース電極ＳＥ３はアクティブ層ＡＣＴＬを熱処理することで導体化されうる。第３トランジスタＳＴ３のドレイン電極ＤＥ３は第４連結電極ＣＥ４の延長部に接続され得る。第３トランジスタＳＴ３のドレイン電極ＤＥ３は第４連結電極ＣＥ４を介して第１トランジスタＳＴ１のソース電極ＳＥ１および第１キャパシタＣ１の第２キャパシタ電極ＣＰＥ２に電気的に接続され得る。
【0122】
第３トランジスタＳＴ３のソース電極ＳＥ３は第５補助電極ＡＵＥ５を介して初期化電圧線ＶＩＬに電気的に接続され得る。第３トランジスタＳＴ３のソース電極ＳＥ３は初期化電圧線ＶＩＬから初期化電圧を受信し得る。第３トランジスタＳＴ３のソース電極ＳＥ３は初期化電圧線ＶＩＬにセンシング信号を供給し得る。
【0123】
第３画素ＳＰ３の画素回路は第１ないし第３トランジスタＳＴ１，ＳＴ２，ＳＴ３を含み得る。第３画素ＳＰ３の第１トランジスタＳＴ１はアクティブ領域ＡＣＴ１、ゲート電極ＧＥ１、ドレイン電極ＤＥ１、およびソース電極ＳＥ１を含み得る。第１トランジスタＳＴ１のアクティブ領域ＡＣＴ１はアクティブ層ＡＣＴＬに配置され、第１トランジスタＳＴ１のゲート電極ＧＥ１と重なり得る。
【0124】
第１トランジスタＳＴ１のゲート電極ＧＥ１は第２金属層ＭＴＬ２に配置される。第１トランジスタＳＴ１のゲート電極ＧＥ１は、第１キャパシタＣ１の第１キャパシタ電極ＣＰＥ１の一部分であり得る。
【0125】
第１トランジスタＳＴ１のドレイン電極ＤＥ１およびソース電極ＳＥ１はアクティブ層ＡＣＴＬを熱処理することで導体化されうる。ドレイン電極ＤＥ１およびソース電極ＳＥ１はＮ型半導体に導体化できるが、これに限られない。第１トランジスタＳＴ１のドレイン電極ＤＥ１は第２補助電極ＡＵＥ２を介して第１電圧線ＶＤＬに電気的に接続され得る。第１トランジスタＳＴ１のドレイン電極ＤＥ１は第１電圧線ＶＤＬから駆動電圧を受信し得る。
【0126】
第１トランジスタＳＴ１のソース電極ＳＥ１は、第３金属層ＭＴＬ３の第７連結電極ＣＥ７に接続され得る。第７連結電極ＣＥ７は第１金属層ＭＴＬ１の第２キャパシタ電極ＣＰＥ２に接続され得る。したがって、第１キャパシタＣ１は、第１キャパシタ電極ＣＰＥ１と第２キャパシタ電極ＣＰＥ２との間、及び、第１キャパシタ電極ＣＰＥ１と第７連結電極ＣＥ７との間にて、二重に形成されうる。
【0127】
第７連結電極ＣＥ７は第３画素ＳＰ３の発光素子ＥＤに電気的に接続され得る。したがって、第７連結電極ＣＥ７は、第３画素ＳＰ３の画素回路から受信された駆動電流を発光素子ＥＤに供給できる。
【0128】
第３画素ＳＰ３の第２トランジスタＳＴ２は、アクティブ領域ＡＣＴ２、ゲート電極ＧＥ２、ドレイン電極ＤＥ２、およびソース電極ＳＥ２を含み得る。第２トランジスタＳＴ２のアクティブ領域ＡＣＴ２は、アクティブ層ＡＣＴＬに配置され、第２トランジスタＳＴ２のゲート電極ＧＥ２と重なり得る。
【0129】
第２トランジスタＳＴ２のゲート電極ＧＥ２は、第２金属層ＭＴＬ２に配置される。第２トランジスタＳＴ２のゲート電極ＧＥ２は第１補助ゲート線ＢＧＬ１の一部分であり得る。
【0130】
第２トランジスタＳＴ２のドレイン電極ＤＥ２およびソース電極ＳＥ２は、アクティブ層ＡＣＴＬを熱処理することで導体化されうる。第２トランジスタＳＴ２のドレイン電極ＤＥ２は第８連結電極ＣＥ８を介して第３データ線ＤＬ３に電気的に接続され得る。したがって、第３データ線ＤＬ３は第８連結電極ＣＥ８を介して第３画素ＳＰ３の第２トランジスタＳＴ２にデータ電圧を供給できる。第２トランジスタＳＴ２のソース電極ＳＥ２は、第３金属層ＭＴＬ３の第９連結電極ＣＥ９を介して、第１キャパシタＣ１の第１キャパシタ電極ＣＰＥ１に電気的に接続されうる。
【0131】
第３画素ＳＰ３の第３トランジスタＳＴ３は、アクティブ領域ＡＣＴ３、ゲート電極ＧＥ３、ドレイン電極ＤＥ３、およびソース電極ＳＥ３を含み得る。第３トランジスタＳＴ３のアクティブ領域ＡＣＴ３はアクティブ層ＡＣＴＬに配置され、第３トランジスタＳＴ３のゲート電極ＧＥ３と重なり得る。
【0132】
第３トランジスタＳＴ３のゲート電極ＧＥ３は、第２金属層ＭＴＬ２に配置される。第３トランジスタＳＴ３のゲート電極ＧＥ３は、第２補助ゲート線ＢＧＬ２の一部分であり得る。
【0133】
第３トランジスタＳＴ３のドレイン電極ＤＥ３およびソース電極ＳＥ３はアクティブ層ＡＣＴＬを熱処理することで導体化されうる。第３トランジスタＳＴ３のドレイン電極ＤＥ３は第７連結電極ＣＥ７の第２延長部に接続され得る。第３トランジスタＳＴ３のドレイン電極ＤＥ３は、第７連結電極ＣＥ７を介して、第１トランジスタＳＴ１のソース電極ＳＥ１および第１キャパシタＣ１の第２キャパシタ電極ＣＰＥ２に電気的に接続され得る。
【0134】
第３トランジスタＳＴ３のソース電極ＳＥ３は、第５補助電極ＡＵＥ５を介して初期化電圧線ＶＩＬに電気的に接続され得る。第３トランジスタＳＴ３のソース電極ＳＥ３は初期化電圧線ＶＩＬから初期化電圧を受信し得る。第３トランジスタＳＴ３のソース電極ＳＥ３は初期化電圧線ＶＩＬにセンシング信号を供給し得る。
【0135】
図６は一実施形態による表示装置の発光素子層を示す平面図であり、図７は図６のＩＩ－ＩＩ’線に沿って切断した断面図である。図８は図６のＩＩＩ－ＩＩＩ’線に沿って切断した断面図であり、図９は図６のＩＶ－ＩＶ’線に沿って切断した断面図である。以下では、薄膜トランジスタ層ＴＦＴＬの説明は、図４および図５に開示した内容と同様であるため、前述した構成と同じ構成は、簡略に説明するか省略する。
【0136】
【0137】
薄膜トランジスタ層ＴＦＴＬは基板ＳＵＢ上に配置される。薄膜トランジスタ層ＴＦＴＬは、第１金属層ＭＴＬ１、バッファ層ＢＦ、アクティブ層ＡＣＴＬ、ゲート絶縁層ＧＩ、第２金属層ＭＴＬ２、層間絶縁層ＩＬＤ、第３金属層ＭＴＬ３、保護層ＰＶ、およびビア層ＶＩＡを含み得る。
【0138】
第１金属層ＭＴＬ１は第１電圧線ＶＤＬおよび垂直電圧線ＶＶＳＬを含み得る。
【0139】
アクティブ層ＡＣＴＬは第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの第１トランジスタＳＴ１のドレイン電極ＤＥ１、アクティブ領域ＡＣＴ１、およびソース電極ＳＥ１を含み得る。
【0140】
第２金属層ＭＴＬ２は、第１トランジスタＳＴ１のゲート電極ＧＥ１、第１補助電極ＡＵＥ１、および第３補助電極ＡＵＥ３を含み得る。
【0141】
第３金属層ＭＴＬ３は、第１連結電極ＣＥ１、第２補助電極ＡＵＥ２、および第４補助電極ＡＵＥ４を含み得る。
【0142】
発光素子層ＥＤＬは、薄膜トランジスタ層ＴＦＴＬ上に配置される。発光素子層ＥＤＬは、第４金属層ＭＴＬ４、バンクＢＮＫ、電子輸送層ＥＴＬ、発光層ＥＬ、正孔輸送層ＨＴＬ、第１および第２分離部ＳＥＰ１，ＳＥＰ２、および第５金属層ＭＴＬ５を含み得る。
【0143】
第４金属層ＭＴＬ４は、薄膜トランジスタ層ＴＦＴＬのビア層ＶＩＡ上に配置される。第４金属層ＭＴＬ４は、第１画素ＳＰ１の第１画素電極ＰＸＲ１および第２画素電極ＰＸＲ２、第２画素ＳＰ２の第１画素電極ＰＸＧ１および第２画素電極ＰＸＧ２、第３画素ＳＰ３の第１画素電極ＰＸＢ１および第２画素電極ＰＸＢ２、共通画素電極ＣＰＸを含み得る。
【0144】
バンクＢＮＫは、薄膜トランジスタ層ＴＦＴＬのビア層ＶＩＡおよび第４金属層ＭＴＬ４上に配置される。バンクＢＮＫはパターニングされた第４金属層ＭＴＬ４を電気的に絶縁させ得る。バンクＢＮＫは複数のオープン部を含み得る。複数のオープン部の一部は、第４金属層ＭＴＬ４と第５金属層ＭＴＬ５とをコンタクトさせ得るのであって、複数のオープン部の他の一部は発光素子ＥＤが配置された発光領域に相当する。
【0145】
第１および第２分離部ＳＥＰ１，ＳＥＰ２は、バンクＢＮＫの上面上に配置される。第５金属層ＭＴＬ５は、単一の工程でもって表示領域ＤＡの全面に形成され、第１および第２分離部ＳＥＰ１，ＳＥＰ２により、互いに分離され得る。第１分離部ＳＥＰ１は、第１画素ＳＰ１の第１オープン部ＯＰＲ１および第２オープン部ＯＰＲ２を取り囲み得る。第１分離部ＳＥＰ１は、第１画素ＳＰ１の第３オープン部ＯＰＲ３および第４オープン部ＯＰＲ４を囲み得る。第１分離部ＳＥＰ１は、第３画素ＳＰ３の第１オープン部ＯＰＢ１および第２オープン部ＯＰＢ２を取り囲み得る。第１分離部ＳＥＰ１は、第３画素ＳＰ３の第３オープン部ＯＰＢ３および第４オープン部ＯＰＢ４を囲み得る。第２分離部ＳＥＰ２は、第２画素ＳＰ２の第１オープン部ＯＰＧ１および第２オープン部ＯＰＧ２を取り囲み得る。第２分離部ＳＥＰ２は、第２画素ＳＰ２の第３オープン部ＯＰＧ３および第４オープン部ＯＰＧ４を囲み得る。
【0146】
例えば、第１分離部ＳＥＰ１は、第１画素ＳＰ１の第１コンタクト電極ＣＴＲ１と第２コンタクト電極ＣＴＲ２、第３画素ＳＰ３の第１コンタクト電極ＣＴＢ１と第２コンタクト電極ＣＴＢ２、および共通カソード電極ＣＣＴを分離および絶縁させ得る。第２分離部ＳＥＰ２は、第２画素ＳＰ２の第１コンタクト電極ＣＴＧ１と第２コンタクト電極ＣＴＧ２、および共通カソード電極ＣＣＴを分離および絶縁させ得る。
【0147】
第５金属層ＭＴＬ５は、第４金属層ＭＴＬ４、正孔輸送層ＨＴＬ、バンクＢＮＫ、第１および第２分離部ＳＥＰ１，ＳＥＰ２上に配置される。第５金属層ＭＴＬ５は、第１画素ＳＰ１の第１コンタクト電極ＣＴＲ１および第２コンタクト電極ＣＴＲ２、第２画素ＳＰ２の第１コンタクト電極ＣＴＧ１および第２コンタクト電極ＣＴＧ２、第３画素ＳＰ３の第１コンタクト電極ＣＴＢ１および第２コンタクト電極ＣＴＢ２、および共通カソード電極ＣＣＴを含み得る。
【0148】
図６および図７にて、第１画素ＳＰ１の第１画素電極ＰＸＲ１は第１画素ＳＰ１の第１オープン部ＯＰＲ１と重なり得る。第１画素ＳＰ１の第１画素電極ＰＸＲ１は第１画素ＳＰ１の画素回路と電気的に接続され得る。第１画素ＳＰ１の第１画素電極ＰＸＲ１は、第１連結電極ＣＥ１を介して第１トランジスタＳＴ１のソース電極ＳＥ１に電気的に接続され得る。第１画素ＳＰ１の第１画素電極ＰＸＲ１は、第１オープン部ＯＰＲ１を介して第１コンタクト電極ＣＴＲ１に接続され得る。
【0149】
第１画素ＳＰ１の第１コンタクト電極ＣＴＲ１は、第１画素ＳＰ１の第１オープン部ＯＰＲ１および第２オープン部ＯＰＲ２上に配置される。第１コンタクト電極ＣＴＲ１は第１発光素子ＥＤ１の第１電極に相当する。
【0150】
第１画素ＳＰ１の第１発光素子ＥＤ１は、第１画素ＳＰ１の第２オープン部ＯＰＲ２に配置される。第１発光素子ＥＤ１は第１電極、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、および第２電極を含み得る。第１発光素子ＥＤ１の第１電極は、第１コンタクト電極ＣＴＲ１であり得、第１発光素子ＥＤ１の第２電極は第２画素電極ＰＸＲ２であり得る。したがって、第１コンタクト電極ＣＴＲ１は、第１発光素子ＥＤ１のアノード電極であり得、第２画素電極ＰＸＲ２は第１発光素子ＥＤ１のカソード電極であり得る。
【0151】
第１発光素子ＥＤ１の電子輸送層ＥＴＬは第２画素電極ＰＸＲ２上に配置され、発光層ＥＬは電子輸送層ＥＴＬ上に配置される。正孔輸送層ＨＴＬは、発光層ＥＬ上に配置され、第１コンタクト電極ＣＴＲ１は正孔輸送層ＨＴＬ上に配置される。例えば、発光層ＥＬは有機物質を含む有機発光層であり得る。第１コンタクト電極ＣＴＲ１が第１画素ＳＰ１の画素回路を介して駆動電流を受信すれば、正孔が正孔輸送層ＨＴＬを介して発光層ＥＬに移動し、電子が電子輸送層ＥＴＬを介して発光層ＥＬに移動し得る。正孔と電子とは発光層ＥＬで互いに結合して発光し得る。
【0152】
第１画素ＳＰ１の第２画素電極ＰＸＲ２は、第１画素ＳＰ１の第２オープン部ＯＰＲ２および第３オープン部ＯＰＲ３と重なり得る。第２オープン部ＯＰＲ２および第３オープン部ＯＰＲ３は、第１分離部ＳＥＰ１を挟むようにして離隔され得る。第１画素ＳＰ１の第２画素電極ＰＸＲ２は、第１発光素子ＥＤ１の第２電極に相当し、第３オープン部ＯＰＲ３を介して第１画素ＳＰ１の第２コンタクト電極ＣＴＲ２に接続され得る。
【0153】
第１画素ＳＰ１の第２コンタクト電極ＣＴＲ２は、第１画素ＳＰ１の第３オープン部ＯＰＲ３および第４オープン部ＯＰＲ４上に配置される。第２コンタクト電極ＣＴＲ２は第２発光素子ＥＤ２の第１電極に相当する。
【0154】
第１画素ＳＰ１の第２発光素子ＥＤ２は、第１画素ＳＰ１の第４オープン部ＯＰＲ４に配置される。第２発光素子ＥＤ２は、第１電極、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、および第２電極を含み得る。第２発光素子ＥＤ２の第１電極は第２コンタクト電極ＣＴＲ２であり得、第２発光素子ＥＤ２の第２電極は共通画素電極ＣＰＸであり得る。したがって、第２コンタクト電極ＣＴＲ２は第２発光素子ＥＤ２のアノード電極であり得、共通画素電極ＣＰＸは第２発光素子ＥＤ２のカソード電極であり得る。
【0155】
第２発光素子ＥＤ２の電子輸送層ＥＴＬは、共通画素電極ＣＰＸ上に配置され、発光層ＥＬは電子輸送層ＥＴＬ上に配置される。正孔輸送層ＨＴＬは、発光層ＥＬ上に配置され、第２コンタクト電極ＣＴＲ２は正孔輸送層ＨＴＬ上に配置される。例えば、発光層ＥＬは有機物質を含む有機発光層であり得る。第２コンタクト電極ＣＴＲ２が第１発光素子ＥＤ１を通過した駆動電流を受信すれば、正孔が正孔輸送層ＨＴＬを介して発光層ＥＬに移動し、電子が電子輸送層ＥＴＬを介して発光層ＥＬに移動し得る。正孔と電子は発光層ＥＬで互いに結合して発光し得る。
【0156】
共通画素電極ＣＰＸは、第１画素ＳＰ１の第４オープン部ＯＰＲ４、第２画素ＳＰ２の第４オープン部ＯＰＧ４、第３画素ＳＰ３の第４オープン部ＯＰＢ４、および電源オープン部ＯＰＣと重なり得る。第１画素ＳＰ１の第４オープン部ＯＰＲ４および電源オープン部ＯＰＣは第１分離部ＳＥＰ１を挟むようにして離隔され得る。共通画素電極ＣＰＸは第３および第４補助電極ＡＵＥ３，ＡＵＥ４を介して垂直電圧線ＶＶＳＬに電気的に接続され得る。したがって、共通画素電極ＣＰＸは垂直電圧線ＶＶＳＬから低電位電圧を受信できる。
【0157】
表示装置１０は第１画素ＳＰ１の駆動電流を同一層に配置され、直列連結された第１および第２発光素子ＥＤ１，ＥＤ２に供給することによって、一つの発光素子を含む場合よりも発光効率を増加させることができ、駆動電流の大きさを減少させることができる。したがって、表示装置１０は消費電力を減少させることができる。
【0158】
図６および図８で、第２画素ＳＰ２の第１画素電極ＰＸＧ１は第２画素ＳＰ２の第１オープン部ＯＰＧ１と重なり得る。第２画素ＳＰ２の第１画素電極ＰＸＧ１は第２画素ＳＰ２の画素回路と電気的に接続され得る。第２画素ＳＰ２の第１画素電極ＰＸＧ１は第４連結電極ＣＥ４を介して第１トランジスタＳＴ１のソース電極ＳＥ１に電気的に接続され得る。第２画素ＳＰ２の第１画素電極ＰＸＧ１は第１オープン部ＯＰＧ１を介して第１コンタクト電極ＣＴＧ１に接続され得る。
【0159】
第２画素ＳＰ２の第１コンタクト電極ＣＴＧ１は、第２画素ＳＰ２の第１オープン部ＯＰＧ１および第２オープン部ＯＰＧ２上に配置される。第１コンタクト電極ＣＴＧ１は第１発光素子ＥＤ１の第１電極に相当する。
【0160】
第２画素ＳＰ２の第１発光素子ＥＤ１は、第２画素ＳＰ２の第２オープン部ＯＰＧ２に配置される。第１発光素子ＥＤ１は第１電極、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、および第２電極を含み得る。第１発光素子ＥＤ１の第１電極は第１コンタクト電極ＣＴＧ１であり得、第１発光素子ＥＤ１の第２電極は第２画素電極ＰＸＧ２であり得る。したがって、第１コンタクト電極ＣＴＧ１は第１発光素子ＥＤ１のアノード電極であり得、第２画素電極ＰＸＧ２は第１発光素子ＥＤ１のカソード電極であり得る。
【0161】
第１発光素子ＥＤ１の電子輸送層ＥＴＬは第２画素電極ＰＸＧ２上に配置され、発光層ＥＬは電子輸送層ＥＴＬ上に配置される。正孔輸送層ＨＴＬは発光層ＥＬ上に配置され、第１コンタクト電極ＣＴＧ１は正孔輸送層ＨＴＬ上に配置される。例えば、発光層ＥＬは有機物質を含む有機発光層であり得る。第１コンタクト電極ＣＴＧ１が第２画素ＳＰ２の画素回路を介して駆動電流を受信すれば、正孔が正孔輸送層ＨＴＬを介して発光層ＥＬに移動し、電子が電子輸送層ＥＴＬを介して発光層ＥＬに移動し得る。正孔と電子は発光層ＥＬで互いに結合して発光し得る。
【0162】
第２画素ＳＰ２の第２画素電極ＰＸＧ２は、第２画素ＳＰ２の第２オープン部ＯＰＧ２および第３オープン部ＯＰＧ３と重なり得る。第２オープン部ＯＰＧ２および第３オープン部ＯＰＧ３は第２分離部ＳＥＰ２を挟むようにして離隔され得る。第２画素ＳＰ２の第２画素電極ＰＸＧ２は、第１発光素子ＥＤ１の第２電極に相当し、第３オープン部ＯＰＧ３を介して第２画素ＳＰ２の第２コンタクト電極ＣＴＧ２に接続され得る。
【0163】
第２画素ＳＰ２の第２コンタクト電極ＣＴＧ２は、第２画素ＳＰ２の第３オープン部ＯＰＧ３および第４オープン部ＯＰＧ４上に配置される。第２コンタクト電極ＣＴＧ２は第２発光素子ＥＤ２の第１電極に相当する。
【0164】
第２画素ＳＰ２の第２発光素子ＥＤ２は第２画素ＳＰ２の第４オープン部ＯＰＧ４に配置される。第２発光素子ＥＤ２は、第１電極、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、および第２電極を含み得る。第２発光素子ＥＤ２の第１電極は第２コンタクト電極ＣＴＧ２であり得、第２発光素子ＥＤ２の第２電極は共通画素電極ＣＰＸであり得る。したがって、第２コンタクト電極ＣＴＧ２は、第２発光素子ＥＤ２のアノード電極であり得るのであって、共通画素電極ＣＰＸは第２発光素子ＥＤ２のカソード電極であり得る。
【0165】
第２発光素子ＥＤ２の電子輸送層ＥＴＬは、共通画素電極ＣＰＸ上に配置され、発光層ＥＬは電子輸送層ＥＴＬ上に配置される。正孔輸送層ＨＴＬは発光層ＥＬ上に配置され、第２コンタクト電極ＣＴＧ２は正孔輸送層ＨＴＬ上に配置される。例えば、発光層ＥＬは有機物質を含む有機発光層であり得る。第２コンタクト電極ＣＴＧ２が第１発光素子ＥＤ１を通過した駆動電流を受信すれば、正孔が正孔輸送層ＨＴＬを介して発光層ＥＬに移動し、電子が電子輸送層ＥＴＬを介して発光層ＥＬに移動し得る。正孔と電子は、発光層ＥＬにて互いに結合して発光し得る。
【0166】
共通画素電極ＣＰＸは、第１画素ＳＰ１の第４オープン部ＯＰＲ４、第２画素ＳＰ２の第４オープン部ＯＰＧ４、第３画素ＳＰ３の第４オープン部ＯＰＢ４、および電源オープン部ＯＰＣと重なり得る。第２画素ＳＰ２の第４オープン部ＯＰＧ４および電源オープン部ＯＰＣは第２分離部ＳＥＰ２を挟むようにして離隔され得る。共通画素電極ＣＰＸは、第３および第４補助電極ＡＵＥ３，ＡＵＥ４を介して垂直電圧線ＶＶＳＬに電気的に接続され得る。したがって、共通画素電極ＣＰＸは、垂直電圧線ＶＶＳＬから低電位電圧を受信できる。
【0167】
表示装置１０は第２画素ＳＰ２の駆動電流を同一層に配置され、直列連結された第１および第２発光素子ＥＤ１，ＥＤ２に供給することによって、一つの発光素子を含む場合よりも発光効率を増加させることができ、駆動電流の大きさを減少させることができる。したがって、表示装置１０は消費電力を減少させることができる。
【0168】
図６および図９で、第３画素ＳＰ３の第１画素電極ＰＸＢ１は第３画素ＳＰ３の第１オープン部ＯＰＢ１と重なり得る。第３画素ＳＰ３の第１画素電極ＰＸＢ１は第３画素ＳＰ３の画素回路と電気的に接続され得る。第３画素ＳＰ３の第１画素電極ＰＸＢ１は第７連結電極ＣＥ７を介して第１トランジスタＳＴ１のソース電極ＳＥ１に電気的に接続され得る。第３画素ＳＰ３の第１画素電極ＰＸＢ１は第１オープン部ＯＰＢ１を介して第１コンタクト電極ＣＴＢ１に接続され得る。
【0169】
第３画素ＳＰ３の第１コンタクト電極ＣＴＢ１は第３画素ＳＰ３の第１オープン部ＯＰＢ１および第２オープン部ＯＰＢ２上に配置される。第１コンタクト電極ＣＴＢ１は第１発光素子ＥＤ１の第１電極に相当する。
【0170】
第３画素ＳＰ３の第１発光素子ＥＤ１は第３画素ＳＰ３の第２オープン部ＯＰＢ２に配置される。第１発光素子ＥＤ１は第１電極、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、および第２電極を含み得る。第１発光素子ＥＤ１の第１電極は第１コンタクト電極ＣＴＢ１であり得、第１発光素子ＥＤ１の第２電極は第２画素電極ＰＸＢ２であり得る。したがって、第１コンタクト電極ＣＴＢ１は第１発光素子ＥＤ１のアノード電極であり得、第２画素電極ＰＸＢ２は第１発光素子ＥＤ１のカソード電極であり得る。
【0171】
第１発光素子ＥＤ１の電子輸送層ＥＴＬは、第２画素電極ＰＸＢ２上に配置され、発光層ＥＬは電子輸送層ＥＴＬ上に配置される。正孔輸送層ＨＴＬは発光層ＥＬ上に配置され、第１コンタクト電極ＣＴＢ１は正孔輸送層ＨＴＬ上に配置される。例えば、発光層ＥＬは有機物質を含む有機発光層であり得る。第１コンタクト電極ＣＴＢ１が第３画素ＳＰ３の画素回路を介して駆動電流を受信すれば、正孔が正孔輸送層ＨＴＬを介して発光層ＥＬに移動し、電子が電子輸送層ＥＴＬを介して発光層ＥＬに移動し得る。正孔と電子は発光層ＥＬで互いに結合して発光し得る。
【0172】
第３画素ＳＰ３の第２画素電極ＰＸＢ２は第３画素ＳＰ３の第２オープン部ＯＰＢ２および第３オープン部ＯＰＢ３と重なり得る。第２オープン部ＯＰＢ２および第３オープン部ＯＰＢ３は第１分離部ＳＥＰ１を挟むようにして離隔され得る。第３画素ＳＰ３の第２画素電極ＰＸＢ２は、第１発光素子ＥＤ１の第２電極に相当し、第３オープン部ＯＰＢ３を介して第３画素ＳＰ３の第２コンタクト電極ＣＴＢ２に接続され得る。
【0173】
第３画素ＳＰ３の第２コンタクト電極ＣＴＢ２は第３画素ＳＰ３の第３オープン部ＯＰＢ３および第４オープン部ＯＰＢ４上に配置される。第２コンタクト電極ＣＴＢ２は第２発光素子ＥＤ２の第１電極に相当する。
【0174】
第３画素ＳＰ３の第２発光素子ＥＤ２は、第３画素ＳＰ３の第４オープン部ＯＰＢ４に配置される。第２発光素子ＥＤ２は、第１電極、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、および第２電極を含み得る。第２発光素子ＥＤ２の第１電極は、第２コンタクト電極ＣＴＢ２であり得、第２発光素子ＥＤ２の第２電極は共通画素電極ＣＰＸであり得る。したがって、第２コンタクト電極ＣＴＢ２は第２発光素子ＥＤ２のアノード電極であり得、共通画素電極ＣＰＸは第２発光素子ＥＤ２のカソード電極であり得る。
【0175】
第２発光素子ＥＤ２の電子輸送層ＥＴＬは、共通画素電極ＣＰＸ上に配置され、発光層ＥＬは電子輸送層ＥＴＬ上に配置される。正孔輸送層ＨＴＬは、発光層ＥＬ上に配置され、第２コンタクト電極ＣＴＢ２は正孔輸送層ＨＴＬ上に配置される。例えば、発光層ＥＬは、有機物質を含む有機発光層であり得る。第２コンタクト電極ＣＴＢ２が第１発光素子ＥＤ１を通過した駆動電流を受信すれば、正孔が正孔輸送層ＨＴＬを介して発光層ＥＬに移動し、電子が電子輸送層ＥＴＬを介して発光層ＥＬに移動し得る。正孔と電子は発光層ＥＬで互いに結合して発光し得る。
【0176】
共通画素電極ＣＰＸは、第１画素ＳＰ１の第４オープン部ＯＰＲ４、第２画素ＳＰ２の第４オープン部ＯＰＧ４、第３画素ＳＰ３の第４オープン部ＯＰＢ４、および電源オープン部ＯＰＣと重なり得る。第３画素ＳＰ３の第４オープン部ＯＰＢ４および電源オープン部ＯＰＣは、第１分離部ＳＥＰ１を挟むようにして離隔され得る。共通画素電極ＣＰＸは、第３および第４補助電極ＡＵＥ３，ＡＵＥ４を介して垂直電圧線ＶＶＳＬに電気的に接続され得る。したがって、共通画素電極ＣＰＸは、垂直電圧線ＶＶＳＬから低電位電圧を受信できる。
【0177】
表示装置１０は第３画素ＳＰ３の駆動電流を同一層に配置され、直列連結された第１および第２発光素子ＥＤ１，ＥＤ２に供給することによって、一つの発光素子を含む場合よりも発光効率を増加させることができ、駆動電流の大きさを減少させることができる。したがって、表示装置１０は消費電力を減少させることができる。
【0178】
【0179】
図１０を参照すると、第１画素ＳＰ１の第１発光素子ＥＤ１は、第１画素ＳＰ１の第２オープン部ＯＰＲ２に配置され、第２発光素子ＥＤ２は第４オープン部ＯＰＲ４に配置されうる。したがって、第１画素ＳＰ１の第１および第２発光素子ＥＤ１，ＥＤ２の配列は第２オープン部ＯＰＲ２および第４オープン部ＯＰＲ４の形状によって決定することができる。
【0180】
第２画素ＳＰ２の第１発光素子ＥＤ１は、第２画素ＳＰ２の第２オープン部ＯＰＧ２に配置され、第２発光素子ＥＤ２は第４オープン部ＯＰＧ４に配置されうる。したがって、第２画素ＳＰ２の第１および第２発光素子ＥＤ１，ＥＤ２の配列は、第２オープン部ＯＰＧ２および第４オープン部ＯＰＧ４の形状によって決定することができる。
【0181】
第３画素ＳＰ３の第１発光素子ＥＤ１は、第３画素ＳＰ３の第２オープン部ＯＰＢ２に配置され、第２発光素子ＥＤ２は第４オープン部ＯＰＢ４に配置される。したがって、第３画素ＳＰ３の第１および第２発光素子ＥＤ１，ＥＤ２の配列は、第２オープン部ＯＰＢ２および第４オープン部ＯＰＢ４の形状によって決定することができる。
【0182】
第１画素ＳＰ１の第１および第２発光素子ＥＤ１，ＥＤ２は第１方向（Ｘ軸方向）の短辺および第２方向（Ｙ軸方向）の長辺を含み得る。第１発光素子ＥＤ１は、第２発光素子ＥＤ２の右側に配置される。
【0183】
第２画素ＳＰ２の第１および第２発光素子ＥＤ１，ＥＤ２は、第１方向（Ｘ軸方向）の長辺および第２方向（Ｙ軸方向）の短辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の下側に配置される。
【0184】
第３画素ＳＰ３の第１および第２発光素子ＥＤ１，ＥＤ２は、第１方向（Ｘ軸方向）の短辺および第２方向（Ｙ軸方向）の長辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の左側に配置される。
【0185】
図１１は、一実施形態による表示装置における発光素子の配列の他の例を示す平面図である。
【0186】
図１１を参照すると、第１画素ＳＰ１の第１および第２発光素子ＥＤ１，ＥＤ２は、第１方向（Ｘ軸方向）の短辺および第２方向（Ｙ軸方向）の長辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の右側に配置される。
【0187】
第２画素ＳＰ２の第１および第２発光素子ＥＤ１，ＥＤ２は、第１方向（Ｘ軸方向）の短辺および第２方向（Ｙ軸方向）の長辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の右側に配置される。
【0188】
第３画素ＳＰ３の第１および第２発光素子ＥＤ１，ＥＤ２は、第１方向（Ｘ軸方向）の短辺および第２方向（Ｙ軸方向）の長辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の左側に配置される。
【0189】
図１２は、一実施形態による表示装置における発光素子の配列についての、さらに他の例を示す平面図である。
【0190】
図１２を参照すると、第１画素ＳＰ１の第１および第２発光素子ＥＤ１，ＥＤ２は第１方向（Ｘ軸方向）の長辺および第２方向（Ｙ軸方向）の短辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の上側に配置される。
【0191】
第２画素ＳＰ２の第１および第２発光素子ＥＤ１，ＥＤ２は、第１方向（Ｘ軸方向）の長辺および第２方向（Ｙ軸方向）の短辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の下側に配置される。
【0192】
第３画素ＳＰ３の第１および第２発光素子ＥＤ１，ＥＤ２は、第１方向（Ｘ軸方向）の長辺および第２方向（Ｙ軸方向）の短辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の下側に配置される。
【0193】
図１３は、一実施形態による表示装置における発光素子の配列のまた他の例を示す平面図である。
【0194】
図１３を参照すると、第１画素ＳＰ１の第１および第２発光素子ＥＤ１，ＥＤ２は、第１方向（Ｘ軸方向）の長辺および第２方向（Ｙ軸方向）の短辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の上側に配置される。
【0195】
第２画素ＳＰ２の第１および第２発光素子ＥＤ１，ＥＤ２は、第１方向（Ｘ軸方向）の長辺および第２方向（Ｙ軸方向）の短辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の下側に配置される。
【0196】
第３画素ＳＰ３の第１および第２発光素子ＥＤ１，ＥＤ２は、第１方向（Ｘ軸方向）の短辺および第２方向（Ｙ軸方向）の長辺を含み得る。第１発光素子ＥＤ１は第２発光素子ＥＤ２の左側に配置される。
【0197】
【0198】
【0199】
発光素子層ＥＤＬは、薄膜トランジスタ層ＴＦＴＬ上に配置される。発光素子層ＥＤＬは、第４金属層ＭＴＬ４、バンクＢＮＫ、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、第１および第２分離部ＳＥＰ１，ＳＥＰ２、および第５金属層ＭＴＬ５を含み得る。
【0200】
第４金属層ＭＴＬ４は、薄膜トランジスタ層ＴＦＴＬのビア層ＶＩＡ上に配置される。第４金属層ＭＴＬ４は第１画素ＳＰ１の第１画素電極ＰＸＲ１および第２画素電極ＰＸＲ２、第２画素ＳＰ２の第１画素電極ＰＸＧ１および第２画素電極ＰＸＧ２、第３画素ＳＰ３の第１画素電極ＰＸＢ１および第２画素電極ＰＸＢ２、共通画素電極ＣＰＸを含み得る。
【0201】
バンクＢＮＫは、薄膜トランジスタ層ＴＦＴＬのビア層ＶＩＡおよび第４金属層ＭＴＬ４の上に配置される。バンクＢＮＫは、パターニングされた第４金属層ＭＴＬ４を電気的に絶縁させ得る。バンクＢＮＫは複数のオープン部を含み得る。複数のオープン部の一部は、第４金属層ＭＴＬ４と第５金属層ＭＴＬ５をコンタクトさせ得るのであって、複数のオープン部の他の一部は、発光素子ＥＤが配置された発光領域に相当する。
【0202】
第１および第２分離部ＳＥＰ１，ＳＥＰ２は、バンクＢＮＫの上面上に配置されうる。第５金属層ＭＴＬ５は、単一の工程でもって、表示領域ＤＡの全面に形成され、第１および第２分離部ＳＥＰ１，ＳＥＰ２により、互いに分離され得る。第１分離部ＳＥＰ１は、第１画素ＳＰ１の第１オープン部ＯＰＲ１および第２オープン部ＯＰＲ２を囲み得る。第１分離部ＳＥＰ１は、第３画素ＳＰ３の第１オープン部ＯＰＢ１および第２オープン部ＯＰＢ２を取り囲み得る。第２分離部ＳＥＰ２は、第２画素ＳＰ２の第１オープン部ＯＰＧ１および第２オープン部ＯＰＧ２を取り囲み得る。
【0203】
例えば、第１分離部ＳＥＰ１は、第１画素ＳＰ１のコンタクト電極ＣＴＲ、第３画素ＳＰ３のコンタクト電極（図示せず）および共通カソード電極ＣＣＴを分離させ得る。第２分離部ＳＥＰ２は、第２画素ＳＰ２のコンタクト電極（図示せず）と共通カソード電極ＣＣＴを分離させ得る。
【0204】
第５金属層ＭＴＬ５は、第４金属層ＭＴＬ４、正孔輸送層ＨＴＬ、バンクＢＮＫ、第１および第２分離部ＳＥＰ１，ＳＥＰ２上に配置されうる。第５金属層ＭＴＬ５は、第１画素ＳＰ１のコンタクト電極ＣＴＲ、第２画素ＳＰ２のコンタクト電極、第３画素ＳＰ３のコンタクト電極、および共通カソード電極ＣＣＴを含み得る。
【0205】
第１画素ＳＰ１の第１画素電極ＰＸＲ１は、第１画素ＳＰ１の第１オープン部ＯＰＲ１と重なり得る。第１画素ＳＰ１の第１画素電極ＰＸＲ１は、第１画素ＳＰ１の画素回路と電気的に接続され得る。第１画素ＳＰ１の第１画素電極ＰＸＲ１は、第１連結電極ＣＥ１を介して第１トランジスタＳＴ１のソース電極ＳＥ１に電気的に接続され得る。
【0206】
第１画素ＳＰ１の第１発光素子ＥＤ１は、第１画素ＳＰ１の第１オープン部ＯＰＲ１に配置されうる。第１発光素子ＥＤ１は第１電極、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、および第２電極を含み得る。第１発光素子ＥＤ１の第１電極は第１画素電極ＰＸＲ１であり得、第１発光素子ＥＤ１の第２電極はコンタクト電極ＣＴＲであり得る。したがって、第１画素電極ＰＸＲ１は第１発光素子ＥＤ１のアノード電極であり得るのであって、コンタクト電極ＣＴＲは第１発光素子ＥＤ１のカソード電極であり得る。
【0207】
第１発光素子ＥＤ１の正孔輸送層ＨＴＬは、第１画素電極ＰＸＲ１上に配置され、発光層ＥＬは正孔輸送層ＨＴＬ上に配置されうる。電子輸送層ＥＴＬは発光層ＥＬ上に配置され、コンタクト電極ＣＴＲは電子輸送層ＥＴＬ上に配置されうる。例えば、発光層ＥＬは有機物質を含む有機発光層であり得る。第１画素電極ＰＸＲ１が第１画素ＳＰ１の画素回路を介して駆動電流を受信すれば、正孔が正孔輸送層ＨＴＬを介して発光層ＥＬに移動し、電子が電子輸送層ＥＴＬを介して発光層ＥＬに移動し得る。正孔と電子は、発光層ＥＬで互いに結合して発光し得る。
【0208】
第１画素ＳＰ１のコンタクト電極ＣＴＲは、第１画素ＳＰ１の第１オープン部ＯＰＲ１および第２オープン部ＯＰＲ２上に配置されうる。コンタクト電極ＣＴＲは、第１発光素子ＥＤ１の第２電極に相当し、第２オープン部ＯＰＲ２を介して第１画素ＳＰ１の第２画素電極ＰＸＲ２に接続され得る。
【0209】
第１画素ＳＰ１の第２画素電極ＰＸＲ２は、第１画素ＳＰ１の第２オープン部ＯＰＲ２および第３オープン部ＯＰＲ３と重なり得る。第２オープン部ＯＰＲ２および第３オープン部ＯＰＲ３は第１分離部ＳＥＰ１を挟むようにして離隔され得る。第１画素ＳＰ１の第２画素電極ＰＸＲ２は第２発光素子ＥＤ２の第１電極に相当する。
【0210】
第１画素ＳＰ１の第２発光素子ＥＤ２は、第１画素ＳＰ１の第３オープン部ＯＰＲ３に配置されうる。第２発光素子ＥＤ２は第１電極、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、および第２電極を含み得る。第２発光素子ＥＤ２の第１電極は第２画素電極ＰＸＲ２であり得、第２発光素子ＥＤ２の第２電極は共通カソード電極ＣＣＴであり得る。したがって、第２画素電極ＰＸＲ２は第２発光素子ＥＤ２のアノード電極であり得、共通カソード電極ＣＣＴは第２発光素子ＥＤ２のカソード電極であり得る。
【0211】
第２発光素子ＥＤ２の正孔輸送層ＨＴＬは第２画素電極ＰＸＲ２上に配置され、発光層ＥＬは正孔輸送層ＨＴＬ上に配置されうる。電子輸送層ＥＴＬは発光層ＥＬ上に配置され、共通カソード電極ＣＣＴは電子輸送層ＥＴＬ上に配置される。例えば、発光層ＥＬは有機物質を含む有機発光層であり得る。第２画素電極ＰＸＲ２が第１発光素子ＥＤ１を通過した駆動電流を受信すれば、正孔が正孔輸送層ＨＴＬを介して発光層ＥＬに移動し、電子が電子輸送層ＥＴＬを介して発光層ＥＬに移動し得る。正孔と電子は、発光層ＥＬで互いに結合して発光し得る。
【0212】
共通画素電極ＣＰＸは、第１画素ＳＰ１の第１画素電極ＰＸＲ１および第２画素電極ＰＸＲ２、第２画素ＳＰ２の第１画素電極ＰＸＧ１および第２画素電極ＰＸＧ２、及び、第３画素ＳＰ３の第１画素電極ＰＸＢ１および第２画素電極ＰＸＢ２のいずれからも離隔され得る。共通画素電極ＣＰＸは、電源オープン部ＯＰＣと重なり得る。共通画素電極ＣＰＸは、電源オープン部ＯＰＣを通じて、共通画素電極ＣＰＸに接続され得る。
【0213】
共通画素電極ＣＰＸは、第３および第４補助電極ＡＵＥ３，ＡＵＥ４を介して、垂直電圧線ＶＶＳＬに電気的に接続され得る。したがって、共通画素電極ＣＰＸは、垂直電圧線ＶＶＳＬから低電位電圧を受信しうる。
【0214】
表示装置１０は、第１画素ＳＰ１の駆動電流を、互いに同一の層に配置され直列に連結された、第１および第２発光素子ＥＤ１，ＥＤ２に供給することによって、一つの発光素子を含む場合よりも、発光効率を増加させることができ、駆動電流の大きさを減少させることができる。したがって、表示装置１０は消費電力を減少させることができる。
【0215】
第２および第３画素ＳＰ２，ＳＰ３のそれぞれについての第１および第２発光素子ＥＤ１，ＥＤ２は、図１５に示す第１画素ＳＰ１の第１および第２発光素子ＥＤ１，ＥＤ２と同じ方式で形成することができる。
【0216】
図１６は、さらに他の実施形態による表示装置の画素を示す回路図である。
【0217】
図１６を参照すると、画素ＳＰのそれぞれは、駆動電圧線ＶＤＤＬ、データ線ＤＬ、初期化電圧線ＶＩＬ、ゲート線ＧＬ、発光制御線ＥＭＬ、および低電位線ＶＳＳＬに接続され得る。
【0218】
画素ＳＰは画素回路および発光素子ＥＤを含み得る。画素ＳＰの画素回路は、第１ないし第６トランジスタＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４，ＳＴ５，ＳＴ６および第１キャパシタＣ１を含み得る。
【0219】
第１トランジスタＳＴ１はゲート電極、ドレイン電極、およびソース電極を含み得る。第１トランジスタＳＴ１のゲート電極は第１ノードＮ１に接続され、ドレイン電極は第３ノードＮ３に接続され、ソース電極は第２ノードＮ２に接続され得る。第１トランジスタＳＴ１は、ゲート電極に印加されるデータ電圧に基づいてドレイン－ソース電流（または駆動電流）を制御し得る。
【0220】
第２トランジスタＳＴ２は、ゲート線ＧＬのゲート信号によってターン－オンされて、データ線ＤＬと、第１トランジスタＳＴ１のゲート電極である第１ノードＮ１とを、電気的に接続し得る。第２トランジスタＳＴ２は、ゲート信号に基づいてターン－オンされることによって、データ電圧を第１ノードＮ１に供給し得る。第２トランジスタＳＴ２のゲート電極はゲート線ＧＬに接続され、ドレイン電極はデータ線ＤＬに接続され、ソース電極は第１ノードＮ１に接続され得る。第２トランジスタＳＴ２のソース電極は、第１ノードＮ１を介して、第１トランジスタＳＴ１のゲート電極および第１キャパシタＣ１の第１キャパシタ電極に接続され得る。
【0221】
第３トランジスタＳＴ３は、ゲート線ＧＬのゲート信号によってターン－オンされて、初期化電圧線ＶＩＬと、第１トランジスタＳＴ１のソース電極である第２ノードＮ２とを電気的に接続し得る。第３トランジスタＳＴ３は、ゲート信号に基づいてターン－オンされることによって、初期化電圧を第２ノードＮ２に供給し得る。第３トランジスタＳＴ３は、ゲート信号に基づいてターン－オンされることによって、センシング信号を初期化電圧線ＶＩＬに供給し得る。第３トランジスタＳＴ３のゲート電極はゲート線ＧＬに接続され、ドレイン電極は第２ノードＮ２に接続され、ソース電極は初期化電圧線ＶＩＬに接続され得る。第３トランジスタＳＴ３のドレイン電極は、第２ノードＮ２を介して、第１トランジスタＳＴ１のソース電極、第１キャパシタＣ１の第２キャパシタ電極、および第６トランジスタＳＴ６のドレイン電極に接続され得る。
【0222】
第４トランジスタＳＴ４は、ゲート線ＧＬのゲート信号によってターン－オンされて、駆動電圧線ＶＤＤＬと、第１トランジスタＳＴ１のドレイン電極である第３ノードＮ３とを電気的に接続し得る。第４トランジスタＳＴ４は、ゲート信号に基づいてターン－オンされることによって、駆動電圧または高電位電圧を第３ノードＮ３に供給し得る。第４トランジスタＳＴ４のゲート電極はゲート線ＧＬに接続され、ドレイン電極は駆動電圧線ＶＤＤＬに接続され、ソース電極は第３ノードＮ３に接続され得る。第４トランジスタＳＴ４のソース電極は、第３ノードＮ３を介して、第１トランジスタＳＴ１のドレイン電極、および第５トランジスタＳＴ５のソース電極に接続され得る。
【0223】
第５トランジスタＳＴ５は、発光制御線ＥＭＬの発光制御信号によってターン－オンされて、発光素子ＥＤと、第１トランジスタＳＴ１のドレイン電極である第３ノードＮ３とを電気的に接続し得る。第５トランジスタＳＴ５は、発光制御信号に基づいてターン－オンされることによって、発光素子ＥＤを通過した駆動電流を第１トランジスタＳＴ１に供給し得る。第５トランジスタＳＴ５のゲート電極は発光制御線ＥＭＬに接続され、ドレイン電極は第２発光素子ＥＤ２の第２電極に接続され、ソース電極は第３ノードＮ３に接続され得る。第５トランジスタＳＴ５のソース電極は、第３ノードＮ３を介して、第１トランジスタＳＴ１のドレイン電極、および第４トランジスタＳＴ４のソース電極に接続され得る。
【0224】
第６トランジスタＳＴ６は、発光制御線ＥＭＬの発光制御信号によってターン－オンされて、第１トランジスタＳＴ１のソース電極である第２ノードＮ２と、低電位線ＶＳＳＬとを電気的に接続し得る。第６トランジスタＳＴ６は、発光制御信号に基づいてターン－オンされることによって、第２ノードＮ２の電圧を低電位電圧に放電させ得る。第６トランジスタＳＴ６のゲート電極は発光制御線ＥＭＬに接続され、ドレイン電極は第２ノードＮ２に接続され、ソース電極は低電位線ＶＳＳＬに接続され得る。第６トランジスタＳＴ６のドレイン電極は、第２ノードＮ２を介して、第１トランジスタＳＴ１のソース電極、第１キャパシタＣ１の第２キャパシタ電極、および第３トランジスタＳＴ３のドレイン電極に接続され得る。
【0225】
第１キャパシタＣ１は、第１ノードＮ１と第２ノードＮ２との間に接続され得る。第１キャパシタＣ１は、第１ノードＮ１と第２ノードＮ２との間の電位差を維持し得る。第１キャパシタＣ１の第１キャパシタ電極は、第１ノードＮ１を介して、第１トランジスタＳＴ１のゲート電極および第２トランジスタＳＴ２のソース電極に接続され得る。第１キャパシタＣ１の第２キャパシタ電極は、第２ノードＮ２を介して、第１トランジスタＳＴ１のソース電極、第３トランジスタＳＴ３のドレイン電極、および第６トランジスタＳＴ６のドレイン電極に接続され得る。
【0226】
発光素子ＥＤは、第１および第２発光素子ＥＤ１，ＥＤ２を含み得る。第１および第２発光素子ＥＤ１，ＥＤ２は直列に連結され得る。第１および第２発光素子ＥＤ１，ＥＤ２は、駆動電流を受信して発光し得る。発光素子ＥＤの発光量または輝度は、駆動電流の大きさに比例する。発光素子ＥＤは、有機発光層を含む有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、量子ドット発光層を含む量子ドット発光素子（Ｑｕａｎｔｕｍ Ｄｏｔ ＬＥＤ）、超小型発光ダイオード（Ｍｉｃｒｏ ＬＥＤ）、または無機半導体を含む無機発光ダイオード（Ｉｎｏｒｇａｎｉｃ ＬＥＤ）であり得る。
【0227】
第１発光素子ＥＤ１の第１電極は駆動電圧線ＶＤＤＬに接続され、第１発光素子ＥＤ１の第２電極は第４ノードＮ４に接続され得る。第１発光素子ＥＤ１の第１電極は駆動電圧線ＶＤＤＬから駆動電圧または高電位電圧を受信し得る。第１発光素子ＥＤ１の第２電極は、第４ノードＮ４を介して第２発光素子ＥＤ２の第１電極に接続され得る。
【0228】
第２発光素子ＥＤ２の第１電極は第４ノードＮ４に接続され、第２発光素子ＥＤ２の第２電極は第５トランジスタＳＴ５のドレイン電極に接続され得る。
【0229】
図１７は、図１６の表示装置の薄膜トランジスタ層を示す平面図であり、図１８は、図１７の第１画素を示す平面図であり、図１９は、図１８のＶＩ－ＶＩ’線に沿って切断した断面図である。第２および第３画素ＳＰ２，ＳＰ３の画素回路は、第１画素ＳＰ１の画素回路と同じ構成を有するので、第２および第３画素ＳＰ２，ＳＰ３の画素回路に係る説明は、省略する。
【0230】
図１７ないし図１９を参照すると、画素ＳＰは第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３を含み得る。第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれは、画素回路および発光素子ＥＤを含み得る。第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの画素回路は、第１ないし第６トランジスタＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４，ＳＴ５，ＳＴ６および第１キャパシタＣ１を含み得る。
【0231】
駆動電圧線ＶＤＤＬは、第１駆動電圧線ＶＤＤＬ１および第２駆動電圧線ＶＤＤＬ２を含み得る。第１駆動電圧線ＶＤＤＬ１は、第１金属層ＭＴＬ１に配置されて、第２方向（Ｙ軸方向）に延び得る。第１駆動電圧線ＶＤＤＬ１は、第１画素ＳＰ１の画素回路の左側に配置される。第１駆動電圧線ＶＤＤＬ１は、第２駆動電圧線ＶＤＤＬ２に駆動電圧または高電位電圧を供給し得る。
【0232】
第２駆動電圧線ＶＤＤＬ２は、第３金属層ＭＴＬ３に配置されて第１方向（Ｘ軸方向）に延び得る。第２駆動電圧線ＶＤＤＬ２は、第２初期化電圧線ＶＩＬ２の下側に配置される。第２駆動電圧線ＶＤＤＬ２は、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれにおける第４トランジスタＳＴ４に接続され得る。
【0233】
低電位線ＶＳＳＬは、第１低電位線ＶＳＳＬ１および第２低電位線ＶＳＳＬ２を含み得る。第１低電位線ＶＳＳＬ１は、第１金属層ＭＴＬ１に配置されて第２方向（Ｙ軸方向）に延び得る。第１低電位線ＶＳＳＬ１は、第２画素ＳＰ２の画素回路の左側に配置されうる。第１低電位線ＶＳＳＬ１は、第２低電位線ＶＳＳＬ２に低電位電圧を供給し得る。
【0234】
第２低電位線ＶＳＳＬ２は、第３金属層ＭＴＬ３に配置されて第１方向（Ｘ軸方向）に延び得る。第２低電位線ＶＳＳＬ２は、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３の画素回路の上側に配置される。第２低電位線ＶＳＳＬ２は、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの第６トランジスタＳＴ６に接続され得る。
【0235】
初期化電圧線ＶＩＬは、第１初期化電圧線ＶＩＬ１および第２初期化電圧線ＶＩＬ２を含み得る。第１初期化電圧線ＶＩＬ１は第１金属層ＭＴＬ１に配置されて第２方向（Ｙ軸方向）に延び得る。第１初期化電圧線ＶＩＬ１は第３画素ＳＰ３の画素回路の左側に配置される。第１初期化電圧線ＶＩＬ１は、第２初期化電圧線ＶＩＬ２に初期化電圧を供給し得る。
【0236】
第２初期化電圧線ＶＩＬ２は、第３金属層ＭＴＬ３に配置されて第１方向（Ｘ軸方向）に延び得る。第２初期化電圧線ＶＩＬ２は、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３の画素回路の下側に配置されうる。第２初期化電圧線ＶＩＬ２は、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの第３トランジスタＳＴ３に接続され得る。
【0237】
データ線ＤＬは、第１ないし第３データ線ＤＬ１，ＤＬ２，ＤＬ３を含み得る。第１ないし第３データ線ＤＬ１，ＤＬ２，ＤＬ３は、第２方向（Ｙ軸方向）に延び得る。第１データ線ＤＬ１は、第１画素ＳＰ１の画素回路の右側に配置され、データ電圧を第１画素ＳＰ１の画素回路に供給し得る。第２データ線ＤＬ２は、第２画素ＳＰ２の画素回路の右側に配置され、データ電圧を第２画素ＳＰ２の画素回路に供給し得る。第３データ線ＤＬ３は、第３画素ＳＰ３の画素回路の右側に配置され、データ電圧を第３画素ＳＰ３の画素回路に供給し得る。第１ないし第３データ線ＤＬ１，ＤＬ２，ＤＬ３のそれぞれは、第１ないし第３画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれの第２トランジスタＳＴ２に接続され得る。
【0238】
第１トランジスタＳＴ１は、アクティブ領域ＡＣＴ１、ゲート電極ＧＥ１、ドレイン電極ＤＥ１、およびソース電極ＳＥ１を含み得る。第１トランジスタＳＴ１のアクティブ領域ＡＣＴ１、ドレイン電極ＤＥ１、およびソース電極ＳＥ１は、アクティブ層ＡＣＴＬに配置されるのであって、第１トランジスタＳＴ１のゲート電極ＧＥ１は、第２金属層ＭＴＬ２に配置されるのでありうる。第１トランジスタＳＴ１のゲート電極ＧＥ１は、第２金属層ＭＴＬ２の第１キャパシタ電極ＣＰＥ１の一部分であり得るのであって、第１トランジスタＳＴ１のアクティブ領域ＡＣＴ１と重なり得る。
【0239】
第１トランジスタＳＴ１のゲート電極ＧＥ１は、第３金属層ＭＴＬ３の第３連結電極ＣＥ３を介して第２トランジスタＳＴ２のソース電極ＳＥ２に電気的に接続され得る。第１トランジスタＳＴ１のドレイン電極ＤＥ１は、第４トランジスタＳＴ４のソース電極ＳＥ４および第５トランジスタＳＴ５のソース電極ＳＥ５に接続され得る。第１トランジスタＳＴ１のソース電極ＳＥ１は、第６トランジスタＳＴ６のドレイン電極ＤＥ６に接続され得る。第１トランジスタＳＴ１のソース電極ＳＥ１は、第３金属層ＭＴＬ３に配置された第１連結電極ＣＥ１を介して、第３トランジスタＳＴ３のドレイン電極に電気的に接続され得る。
【0240】
第１連結電極ＣＥ１は、第１金属層ＭＴＬ１に配置された第２キャパシタ電極ＣＰＥ２に接続され得る。したがって、第１キャパシタＣ１は、第１キャパシタ電極ＣＰＥ１と第２キャパシタ電極ＣＰＥ２との間、及び、第１キャパシタ電極ＣＰＥ１と第１連結電極ＣＥ１との間にて、二重に形成されることができる。
【0241】
第２トランジスタＳＴ２はアクティブ領域ＡＣＴ２、ゲート電極ＧＥ２、ドレイン電極ＤＥ２、およびソース電極ＳＥ２を含み得る。第２トランジスタＳＴ２のアクティブ領域ＡＣＴ２、ドレイン電極ＤＥ２、およびソース電極ＳＥ２はアクティブ層ＡＣＴＬに配置され、第２トランジスタＳＴ２のゲート電極ＧＥ２は第２金属層ＭＴＬ２に配置される。第２トランジスタＳＴ２のゲート電極ＧＥ２は第２金属層ＭＴＬ２の補助ゲート線ＢＧＬの一部分であり得、第２トランジスタＳＴ２のアクティブ領域ＡＣＴ２と重なり得る。補助ゲート線ＢＧＬは第３金属層ＭＴＬ３のゲート線ＧＬに接続され、ゲート信号を受信し得る。
【0242】
第２トランジスタＳＴ２のドレイン電極ＤＥ２は第３金属層ＭＴＬ３の第２連結電極ＣＥ２を介して第１金属層ＭＴＬ１の第１データ線ＤＬ１に電気的に接続され得る。第２トランジスタＳＴ２のドレイン電極ＤＥ２は第１データ線ＤＬ１から第１画素ＳＰ１のデータ電圧を受信し得る。
【0243】
第２トランジスタＳＴ２のソース電極ＳＥ２は第３連結電極ＣＥ３を介して第１トランジスタＳＴ１のゲート電極ＧＥ１に電気的に接続され得る。
【0244】
第３トランジスタＳＴ３はアクティブ領域ＡＣＴ３、ゲート電極ＧＥ３、ドレイン電極ＤＥ３、およびソース電極ＳＥ３を含み得る。第３トランジスタＳＴ３のアクティブ領域ＡＣＴ３、ドレイン電極ＤＥ３、およびソース電極ＳＥ３はアクティブ層ＡＣＴＬに配置され、第３トランジスタＳＴ３のゲート電極ＧＥ３は第２金属層ＭＴＬ２に配置される。第３トランジスタＳＴ３のゲート電極ＧＥ３は第２金属層ＭＴＬ２の補助ゲート線ＢＧＬの一部分であり得、第３トランジスタＳＴ３のアクティブ領域ＡＣＴ３と重なり得る。
【0245】
第３トランジスタＳＴ３のドレイン電極ＤＥ３は、第３金属層ＭＴＬ３の第１連結電極ＣＥ１を介して、第１トランジスタＳＴ１のソース電極ＳＥ１に電気的に接続され得る。第３トランジスタＳＴ３のソース電極ＳＥ３は第３金属層ＭＴＬ３の第２初期化電圧線ＶＩＬ２に接続され得る。第３トランジスタＳＴ３のソース電極ＳＥ３は第２初期化電圧線ＶＩＬ２から初期化電圧を受信し得る。
【0246】
第４トランジスタＳＴ４はアクティブ領域ＡＣＴ４、ゲート電極ＧＥ４、ドレイン電極ＤＥ４、およびソース電極ＳＥ４を含み得る。第４トランジスタＳＴ４のアクティブ領域ＡＣＴ４、ドレイン電極ＤＥ４、およびソース電極ＳＥ４はアクティブ層ＡＣＴＬに配置され、第４トランジスタＳＴ４のゲート電極ＧＥ４は第２金属層ＭＴＬ２に配置される。第４トランジスタＳＴ４のゲート電極ＧＥ４は第２金属層ＭＴＬ２の補助ゲート線ＢＧＬの一部分であり得、第４トランジスタＳＴ４のアクティブ領域ＡＣＴ４と重なり得る。
【0247】
第４トランジスタＳＴ４のドレイン電極ＤＥ４は第３金属層ＭＴＬ３の第２駆動電圧線ＶＤＤＬ２に接続され得る。第４トランジスタＳＴ４のソース電極ＳＥ４は第１トランジスタＳＴ１のドレイン電極ＤＥ１および第５トランジスタＳＴ５のソース電極ＳＥ５に接続され得る。
【0248】
第５トランジスタＳＴ５は、アクティブ領域ＡＣＴ５、ゲート電極ＧＥ５、ドレイン電極ＤＥ５、およびソース電極ＳＥ５を含み得る。第５トランジスタＳＴ５のアクティブ領域ＡＣＴ５、ドレイン電極ＤＥ５、およびソース電極ＳＥ５は、アクティブ層ＡＣＴＬに配置されるのであって、第５トランジスタＳＴ５のゲート電極ＧＥ５は、第２金属層ＭＴＬ２に配置されるのでありうる。第５トランジスタＳＴ５のゲート電極ＧＥ５は、第２金属層ＭＴＬ２の補助発光制御ラインＢＥＬの一部分であり得、第５トランジスタＳＴ５のアクティブ領域ＡＣＴ５と重なり得る。
【0249】
第５トランジスタＳＴ５のドレイン電極ＤＥ５は、第３金属層ＭＴＬ３のカソード連結電極ＣＣＥを介して発光素子ＥＤに電気的に接続され得る。第５トランジスタＳＴ５のドレイン電極ＤＥ５は、発光素子ＥＤを通過した駆動電流を受信し得る。第５トランジスタＳＴ５のソース電極ＳＥ５は、第１トランジスタＳＴ１のドレイン電極ＤＥ１および第４トランジスタＳＴ４のソース電極ＳＥ４に接続され得る。
【0250】
第６トランジスタＳＴ６は、アクティブ領域ＡＣＴ６、ゲート電極ＧＥ６、ドレイン電極ＤＥ６、およびソース電極ＳＥ６を含み得る。第６トランジスタＳＴ６のアクティブ領域ＡＣＴ６、ドレイン電極ＤＥ６、およびソース電極ＳＥ６はアクティブ層ＡＣＴＬに配置され、第６トランジスタＳＴ６のゲート電極ＧＥ６は第２金属層ＭＴＬ２に配置されうる。第６トランジスタＳＴ６のゲート電極ＧＥ６は、第２金属層ＭＴＬ２の補助発光制御ラインＢＥＬの一部分であり得るのであって、第６トランジスタＳＴ６のアクティブ領域ＡＣＴ６と重なり得る。
【0251】
第６トランジスタＳＴ６のドレイン電極ＤＥ６は、第１トランジスタＳＴ１のソース電極ＳＥ１に接続され得る。第６トランジスタＳＴ６のソース電極ＳＥ６は、第３金属層ＭＴＬ３の第２低電位線ＶＳＳＬ２に接続され得る。第６トランジスタＳＴ６のソース電極ＳＥ６は、第２低電位線ＶＳＳＬ２から低電位電圧を受信し得る。
【0252】
【0253】
図２０および図２１を参照すると、発光素子層ＥＤＬは、薄膜トランジスタ層ＴＦＴＬ上に配置される。発光素子層ＥＤＬは、第４金属層ＭＴＬ４、バンクＢＮＫ、電子輸送層ＥＴＬ、発光層ＥＬ、正孔輸送層ＨＴＬ、分離部ＳＥＰ、および第５金属層ＭＴＬ５を含み得る。
【0254】
第４金属層ＭＴＬ４は、薄膜トランジスタ層ＴＦＴＬのビア層ＶＩＡ上に配置される。第４金属層ＭＴＬ４は、第３駆動電圧線ＶＤＤＬ３、第１画素ＳＰ１の第１画素電極ＰＸＲ１および第２画素電極ＰＸＲ２、第２画素ＳＰ２の第１画素電極ＰＸＧ１および第２画素電極ＰＸＧ２、第３画素ＳＰ３の第１画素電極ＰＸＢ１および第２画素電極ＰＸＢ２を含み得る。
【0255】
バンクＢＮＫは、薄膜トランジスタ層ＴＦＴＬのビア層ＶＩＡおよび第４金属層ＭＴＬ４上に配置される。バンクＢＮＫは、パターニングされた第４金属層ＭＴＬ４を電気的に絶縁させ得る。バンクＢＮＫは複数のオープン部を含み得る。複数のオープン部の一部は第４金属層ＭＴＬ４と第５金属層ＭＴＬ５をコンタクトさせ得るのであって、複数のオープン部の他の一部は発光素子ＥＤが配置された発光領域に相当する。
【0256】
分離部ＳＥＰは、バンクＢＮＫの上面上に配置される。第５金属層ＭＴＬ５は、単一の工程でもって表示領域ＤＡの全面に形成され、分離部ＳＥＰにより互いに分離され得る。分離部ＳＥＰは、第１画素ＳＰ１の第１オープン部ＯＰＲ１および第２オープン部ＯＰＲ２を囲み得る。分離部ＳＥＰは、第１画素ＳＰ１の第３オープン部ＯＰＲ３および第４オープン部ＯＰＲ４を取り囲み得る。分離部ＳＥＰは、第２画素ＳＰ２の第１オープン部ＯＰＧ１および第２オープン部ＯＰＧ２を取り囲み得る。分離部ＳＥＰは、第２画素ＳＰ２の第３オープン部ＯＰＧ３および第４オープン部ＯＰＧ４を囲み得る。分離部ＳＥＰは、第３画素ＳＰ３の第１オープン部ＯＰＢ１および第２オープン部ＯＰＢ２を取り囲み得る。分離部ＳＥＰは、第３画素ＳＰ３の第３オープン部ＯＰＢ３および第４オープン部ＯＰＢ４を取り囲み得る。
【0257】
例えば、分離部ＳＥＰは、第１画素ＳＰ１の第１コンタクト電極ＣＴＲ１と第２コンタクト電極ＣＴＲ２とを分離させ、第２画素ＳＰ２の第１コンタクト電極（図示せず）と第２コンタクト電極（図示せず）とを分離させ、第３画素ＳＰ３の第１コンタクト電極（図示せず）と第２コンタクト電極（図示せず）とを分離させ得る。
【0258】
第５金属層ＭＴＬ５は、第４金属層ＭＴＬ４、正孔輸送層ＨＴＬ、バンクＢＮＫ、分離部ＳＥＰ上に配置される。第５金属層ＭＴＬ５は、第１画素ＳＰ１の第１コンタクト電極ＣＴＲ１および第２コンタクト電極ＣＴＲ２、第２画素ＳＰ２の第１コンタクト電極および第２コンタクト電極、第３画素ＳＰ３の第１コンタクト電極および第２コンタクト電極を含み得る。
【0259】
駆動電圧線ＶＤＤＬは、第１駆動電圧線ＶＤＤＬ１、第２駆動電圧線ＶＤＤＬ２、および第３駆動電圧線ＶＤＤＬ３を含み得る。第３駆動電圧線ＶＤＤＬ３は、第４金属層ＭＴＬ４に配置されて第１方向（Ｘ軸方向）に延び得る。第３駆動電圧線ＶＤＤＬ３は、第１画素ＳＰ１の第１オープン部ＯＰＲ１、第２画素ＳＰ２の第１オープン部ＯＰＧ１、および第３画素ＳＰ３の第１オープン部ＯＰＢ１と重なり得る。第３駆動電圧線ＶＤＤＬ３は、第３金属層ＭＴＬ３に配置された第２駆動電圧線ＶＤＤＬ２および第１金属層ＭＴＬ１に配置された第１駆動電圧線ＶＤＤＬ１から駆動電圧または高電位電圧を受信し得る。第３駆動電圧線ＶＤＤＬ３は、第１画素ＳＰ１の第１オープン部ＯＰＲ１を介して第１画素ＳＰ１の第１コンタクト電極ＣＴＲ１に接続され得る。
【0260】
第１画素ＳＰ１の第１コンタクト電極ＣＴＲ１は、第１画素ＳＰ１の第１オープン部ＯＰＲ１および第２オープン部ＯＰＲ２上に配置される。第１コンタクト電極ＣＴＲ１は、第１発光素子ＥＤ１の第１電極に相当する。
【0261】
第１画素ＳＰ１の第１発光素子ＥＤ１は、第１画素ＳＰ１の第２オープン部ＯＰＲ２に配置される。第１発光素子ＥＤ１は、第１電極、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、および第２電極を含み得る。第１発光素子ＥＤ１の第１電極は第１コンタクト電極ＣＴＲ１であり得、第１発光素子ＥＤ１の第２電極は第１画素電極ＰＸＲ１であり得る。したがって、第１コンタクト電極ＣＴＲ１は、第１発光素子ＥＤ１のアノード電極であり得、第１画素電極ＰＸＲ１は第１発光素子ＥＤ１のカソード電極であり得る。
【0262】
第１発光素子ＥＤ１の電子輸送層ＥＴＬは、第１画素電極ＰＸＲ１上に配置され、発光層ＥＬは電子輸送層ＥＴＬ上に配置される。正孔輸送層ＨＴＬは発光層ＥＬ上に配置され、第１コンタクト電極ＣＴＲ１は正孔輸送層ＨＴＬ上に配置されうる。例えば、発光層ＥＬは有機物質を含む有機発光層であり得る。第１コンタクト電極ＣＴＲ１が駆動電圧線ＶＤＤＬから駆動電圧を受信すれば、正孔が正孔輸送層ＨＴＬを介して発光層ＥＬに移動し、電子が電子輸送層ＥＴＬを介して発光層ＥＬに移動し得る。正孔と電子は発光層ＥＬで互いに結合して発光し得る。
【0263】
第１画素ＳＰ１の第１画素電極ＰＸＲ１は、第１画素ＳＰ１の第２オープン部ＯＰＲ２および第３オープン部ＯＰＲ３と重なり得る。第２オープン部ＯＰＲ２および第３オープン部ＯＰＲ３は、分離部ＳＥＰを挟むようにして離隔され得る。第１画素ＳＰ１の第１画素電極ＰＸＲ１は、第１発光素子ＥＤ１の第２電極に相当し、第３オープン部ＯＰＲ３を介して第１画素ＳＰ１の第２コンタクト電極ＣＴＲ２に接続され得る。
【0264】
第１画素ＳＰ１の第２コンタクト電極ＣＴＲ２は、第１画素ＳＰ１の第３オープン部ＯＰＲ３および第４オープン部ＯＰＲ４上に配置されうる。第２コンタクト電極ＣＴＲ２は第２発光素子ＥＤ２の第１電極に相当する。
【0265】
第１画素ＳＰ１の第２発光素子ＥＤ２は第１画素ＳＰ１の第４オープン部ＯＰＲ４に配置される。第２発光素子ＥＤ２は、第１電極、正孔輸送層ＨＴＬ、発光層ＥＬ、電子輸送層ＥＴＬ、および第２電極を含み得る。第２発光素子ＥＤ２の第１電極は第２コンタクト電極ＣＴＲ２であり得、第２発光素子ＥＤ２の第２電極は第２画素電極ＰＸＲ２であり得る。したがって、第２コンタクト電極ＣＴＲ２は第２発光素子ＥＤ２のアノード電極であり得、第２画素電極ＰＸＲ２は第２発光素子ＥＤ２のカソード電極であり得る。
【0266】
第２発光素子ＥＤ２の電子輸送層ＥＴＬは第２画素電極ＰＸＲ２上に配置され、発光層ＥＬは電子輸送層ＥＴＬ上に配置される。正孔輸送層ＨＴＬは発光層ＥＬ上に配置され、第２コンタクト電極ＣＴＲ２は正孔輸送層ＨＴＬ上に配置される。例えば、発光層ＥＬは有機物質を含む有機発光層であり得る。第２コンタクト電極ＣＴＲ２が第１発光素子ＥＤ１を通過した駆動電流を受信すれば、正孔が正孔輸送層ＨＴＬを通じて発光層ＥＬに移動し、電子が電子輸送層ＥＴＬを通じて発光層ＥＬに移動し得る。正孔と電子とは、発光層ＥＬにて互いに結合して発光し得る。
【0267】
第２画素電極ＰＸＲ２は、第３金属層ＭＴＬ３のカソード連結電極ＣＣＥを介して第１画素ＳＰ１の画素回路に電気的に接続され得る。第１および第２発光素子ＥＤ１，ＥＤ２を通過した駆動電流は、カソード連結電極ＣＣＥを介して第１画素ＳＰ１の第５トランジスタＳＴ５に供給され得る。
【0268】
表示装置１０は、第１画素ＳＰ１の駆動電流を、同一の層に配置され直列に連結された、第１および第２発光素子ＥＤ１，ＥＤ２に供給することによって、一つの発光素子を含む場合よりも発光効率を増加させることができ、駆動電流の大きさを減少させることができる。したがって、表示装置１０は消費電力を減少させることができる。
【0269】
第２および第３画素ＳＰ２，ＳＰ３のそれぞれの第１および第２発光素子ＥＤ１，ＥＤ２は、図２１に示す第１画素ＳＰ１の第１および第２発光素子ＥＤ１，ＥＤ２と同じ方式で形成することができる。
【0270】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明のその技術的思想や必須の特徴を変更せずに、他の具体的な形態で実施できることを理解しうるであろう。したがって、上記の一実施形態は、すべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【0271】
好ましい一実施形態によると、下記のとおりである。
【0272】
まず、本件の背景及び課題は下記(i)～(ii)のとおりである。
(i) 有機発光表示装置(OLED)やこれに類似の表示装置は、省電力、高速応答性、高いコントラスト及び色の再現性などを備え、さらには、フレキシブル表示基板の作成も可能であることから、近年、広く用いられている。
(i) 有機発光表示装置(OLED)やこれに類似の表示装置は、省電力、高速応答性、高いコントラスト及び色の再現性などを備え、さらには、フレキシブル表示基板の作成も可能であることから、近年、広く用いられている。
【0273】
(ii) ところが、モバイル機器などの用途において、発光効率をさらに増大させ、消費電力を低減させることが望まれている。このためには、従来に行われた部分的な改良だけでなく、革新的なアイデアが求められるように思われる。
【0274】
このような中で、本件発明者らは、各々のサブ画素を、２つまたはそれ以上の小さな発光素子の組み合わせと、サブ画素ごとの複数の発光素子を互いに直列に接続するという、全く新しい構造とするという着想を得た。そして、この場合に、実際に発光効率の向上及び消費電力の低減が可能であることを確かめた。
【0275】
より具体的には、好ましい一実施形態によると、下記Ａ１～Ａ６のとおりとすることができる（図３及び７など）。また、下記Ａ７～Ａ８のとおりとすることができる。
【0276】
Ａ１ 各サブ画素（各原色または白色を表示する単位）(SP)を、複数の発光素子(ED1, ED2)で構成し、これらの発光素子(ED1, ED2)が直列に接続される（図３など）。
【0277】
Ａ２ 上記Ａ１を実現すべく、下記Ａ２-1～Ａ２-2または下記Ａ２-1～Ａ２-3とすることができる。
【0278】
Ａ２-1 第1の発光素子(ED1)の一方の電極（例えば上側電極）(第１コンタクト電極CTR1)に、画素回路からの駆動電流を供給する。
【0279】
Ａ２-2 第1の発光素子(ED1)の他方の電極（例えば下側電極）(第２画素電極PXR2)が、第2の発光素子(ED2)の一方の電極（例えば上側電極）(第2コンタクト電極CTR2)に連結される。
【0280】
Ａ２-3 第2の発光素子(ED2)の他方の電極（例えば下側電極）は、各画素への共通電圧が供給される電極(共通画素電極CPX)である。
【0281】
Ａ３ 上記Ａ２-1を実現すべく、画素回路からの出力電極（第１画素電極ＰＸＲ１）が、第1の発光素子(ED1)の一方の電極（例えば上側電極）(第１コンタクト電極CTR1)に連結される。
【0282】
具体的には、平坦化膜(ビア層VIA)上に位置する出力電極（第１画素電極ＰＸＲ１）と、バンク層(BNK)の上に位置する、第1の発光素子(ED1)の一方の電極（例えば上側電極）(第１コンタクト電極CTR1)とが、バンク層(BNK)に備えられたコンタクト用開口部(第１オープン部OPR1)内にて、直接に重ね合わされる。
【0283】
Ａ４ 上記Ａ２-2を実現すべく、平坦化膜(ビア層VIA)上に位置する出力電極（第１画素電極ＰＸＲ１）と、バンク層(BNK)の上に位置する、第2の発光素子(ED2)の一方の電極（例えば上側電極）(第2コンタクト電極CTR2)とが、バンク層(BNK)に備えられたコンタクト用開口部(第3オープン部OPR3)内にて、直接に重ね合わされる。
【0284】
Ａ５ 上記Ａ２-1～Ａ２-2を実現すべく、バンク層(BNK)の上にて、第1の発光素子(ED1)の一方の電極（例えば上側電極）(第１コンタクト電極CTR1)と、第2の発光素子(ED2)の一方の電極（例えば上側電極）(第2コンタクト電極CTR2)とは、互いに導通しないように、分離部(SEP1)により分離される。
【0285】
Ａ６ 上記Ａ５を実現すべく、バンク層(BNK)を形成した後、この上の電極層(第１及び第２コンタクト電極CTR1,CTR2)を形成する前に、絶縁層の成膜及びパターニングを含む単一の膜パターン形成工程により、逆テーパー状の側面を有する隔壁としての分離部(SEP1)を形成する。
【0286】
Ａ７ 上記Ａ２-1を実現するにあたり、画素回路からの出力電極（第１画素電極ＰＸＲ１）が、第1の発光素子(ED1)の一方の電極（例えば下側電極）をなすようにすることもできる（図１５）。
この場合、第1の発光素子(ED1)の上側電極(コンタクト電極CTR)が、第2の発光素子(ED2)の下側電極(第2画素電極PXR2)に、直接に重ね合わされて連結されるようにすることができる。
この場合、第1の発光素子(ED1)の上側電極(コンタクト電極CTR)が、第2の発光素子(ED2)の下側電極(第2画素電極PXR2)に、直接に重ね合わされて連結されるようにすることができる。
【0287】
Ａ８ 分離部(SEP1)は、第1の発光素子(ED1)の近傍と、第2の発光素子(ED2)の近傍との間に延びるとともに、このサブ画素を取り囲むように配置することができる（図６）。
また、第1の発光素子(ED1)及び第2の発光素子(ED2)のうちの一方だけを取り囲むように配することもできる（図１４）。
また、第1の発光素子(ED1)及び第2の発光素子(ED2)のうちの一方だけを取り囲むように配することもできる（図１４）。
【符号の説明】
【0288】
ＳＰ１，ＳＰ２，ＳＰ３ 第１ないし第３画素
ＤＬ１，ＤＬ２，ＤＬ３ 第１ないし第３データ線
ＧＬ ゲート線
ＶＤＬ 第１電圧線
ＨＶＤＬ 水平電圧線
ＶＶＳＬ 垂直電圧線
ＶＳＬ 第２電圧線
ＶＩＬ 初期化電圧線
ＥＤ１，ＥＤ２ 第１および第２発光素子
ＰＸＲ１，ＰＸＲ２ 第１画素の第１および第２画素電極
ＰＸＧ１，ＰＸＧ２ 第２画素の第１および第２画素電極
ＰＸＢ１，ＰＸＢ２ 第３画素の第１および第２画素電極
ＣＰＸ 共通画素電極
ＣＣＴ 共通カソード電極
ＣＴＲ１，ＣＴＲ２ 第１画素の第１および第２コンタクト電極
ＣＴＧ１，ＣＴＧ２ 第２画素の第１および第２コンタクト電極
ＣＴＢ１，ＣＴＢ２ 第３画素の第１および第２コンタクト電極
ＳＥＰ１，ＳＥＰ２ 第１および第２分離部
ＤＬ１，ＤＬ２，ＤＬ３ 第１ないし第３データ線
ＧＬ ゲート線
ＶＤＬ 第１電圧線
ＨＶＤＬ 水平電圧線
ＶＶＳＬ 垂直電圧線
ＶＳＬ 第２電圧線
ＶＩＬ 初期化電圧線
ＥＤ１，ＥＤ２ 第１および第２発光素子
ＰＸＲ１，ＰＸＲ２ 第１画素の第１および第２画素電極
ＰＸＧ１，ＰＸＧ２ 第２画素の第１および第２画素電極
ＰＸＢ１，ＰＸＢ２ 第３画素の第１および第２画素電極
ＣＰＸ 共通画素電極
ＣＣＴ 共通カソード電極
ＣＴＲ１，ＣＴＲ２ 第１画素の第１および第２コンタクト電極
ＣＴＧ１，ＣＴＧ２ 第２画素の第１および第２コンタクト電極
ＣＴＢ１，ＣＴＢ２ 第３画素の第１および第２コンタクト電極
ＳＥＰ１，ＳＥＰ２ 第１および第２分離部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】