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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024057260
(43)【公開日】2024-04-24
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/52 20060101AFI20240417BHJP
【ＦＩ】
H01L21/52 A
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022163869
(22)【出願日】2022-10-12
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(71)【出願人】
【識別番号】591132955
【氏名又は名称】株式会社秋田新電元
(74)【代理人】
【識別番号】100110858
【弁理士】
【氏名又は名称】柳瀬 睦肇
(74)【代理人】
【識別番号】100172627
【弁理士】
【氏名又は名称】宮澤 亘
(72)【発明者】
【氏名】金子 剛大
【テーマコード（参考）】
5F047
【Ｆターム（参考）】
5F047AA02
5F047AB01
5F047BA01
(57)【要約】
【課題】半導体チップの電極面の周囲のパッシベーション膜にはんだが接触することを防止することで、特性や信頼性が低下することを抑制した半導体装置を提供する。
【解決手段】本発明は、電極面１１と、前記電極面１１の端に位置するパッシベーション膜１２とを有する半導体チップ１０と、テラス面２１を有する接続子２０と、を有し、前記半導体チップ１０の前記電極面１１は、はんだ３０により前記接続子２０の前記テラス面２１に電気的に接続されており、前記テラス面２１は第１溝２２を有し、前記第１溝２２は、前記電極面１１上に位置し、且つ前記パッシベーション膜１２より前記電極面１１の中央側に位置し、前記第１溝２２内には前記はんだ３０が入り込んでいる半導体装置である。
【選択図】図１
【解決手段】本発明は、電極面１１と、前記電極面１１の端に位置するパッシベーション膜１２とを有する半導体チップ１０と、テラス面２１を有する接続子２０と、を有し、前記半導体チップ１０の前記電極面１１は、はんだ３０により前記接続子２０の前記テラス面２１に電気的に接続されており、前記テラス面２１は第１溝２２を有し、前記第１溝２２は、前記電極面１１上に位置し、且つ前記パッシベーション膜１２より前記電極面１１の中央側に位置し、前記第１溝２２内には前記はんだ３０が入り込んでいる半導体装置である。
【選択図】図１
【特許請求の範囲】
【請求項1】
電極面と、前記電極面の端に位置するパッシベーション膜とを有する半導体チップと、
テラス面２１を有する接続子と、
を有し、
前記半導体チップの前記電極面は、はんだにより前記接続子の前記テラス面に電気的に接続されており、
前記テラス面は第１溝を有し、
前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置し、
前記第１溝内には前記はんだが入り込んでいることを特徴とする半導体装置。
テラス面２１を有する接続子と、
を有し、
前記半導体チップの前記電極面は、はんだにより前記接続子の前記テラス面に電気的に接続されており、
前記テラス面は第１溝を有し、
前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置し、
前記第１溝内には前記はんだが入り込んでいることを特徴とする半導体装置。
【請求項2】
請求項１において、
平面視において、前記電極面の周囲は前記パッシベーション膜により囲まれており、
前記第１溝は、前記電極面の周囲を囲むように配置されていることを特徴とする半導体装置。
平面視において、前記電極面の周囲は前記パッシベーション膜により囲まれており、
前記第１溝は、前記電極面の周囲を囲むように配置されていることを特徴とする半導体装置。
【請求項3】
請求項１又は２において、
前記テラス面は、前記第１溝より深さが浅い第２溝を有し、
前記第２溝は、前記第１溝より前記電極面の中央側に位置し、
前記第２溝内には前記はんだが入り込んでいることを特徴とする半導体装置。
前記テラス面は、前記第１溝より深さが浅い第２溝を有し、
前記第２溝は、前記第１溝より前記電極面の中央側に位置し、
前記第２溝内には前記はんだが入り込んでいることを特徴とする半導体装置。
【請求項4】
請求項３において、
平面視において、前記第２溝は格子状に配置されていることを特徴とする半導体装置。
平面視において、前記第２溝は格子状に配置されていることを特徴とする半導体装置。
【請求項5】
請求項１又は２において、
前記半導体チップにおける前記電極面に対して反対側の面は、はんだによりリードフレームに電気的に接続されていることを特徴とする半導体装置。
前記半導体チップにおける前記電極面に対して反対側の面は、はんだによりリードフレームに電気的に接続されていることを特徴とする半導体装置。
【請求項6】
請求項１又は２において、
前記半導体チップは、ダイオード、サイリスタ又はトランジスタを有することを特徴とする半導体装置。
前記半導体チップは、ダイオード、サイリスタ又はトランジスタを有することを特徴とする半導体装置。
【請求項7】
板状の母材の下面下に凸部を有する受けダイを配置し、且つ前記母材の上面上にパンチを配置し、前記母材を上面から前記パンチで打ち出すことにより、前記母材の下面にテラス面を突出させるとともに、突出してくる前記テラス面を前記受けダイにより受け止めることで前記テラス面に第１溝を形成する工程（ａ）と、
前記母材を加工することで、前記テラス面を有する接続子を形成する工程（ｂ）と、
電極面と、前記電極面の端に位置するパッシベーション膜とを有する半導体チップを用意する工程（ｃ）と、
前記電極面上にはんだを塗布する工程（ｄ）と、
前記はんだ上に前記接続子の前記テラス面を載置する工程（ｅ）と、
前記はんだを加熱することで、前記はんだを前記テラス面の前記第１溝内に入り込ませた状態で、前記はんだによりに前記接続子の前記テラス面に前記半導体チップの前記電極面を電気的に接続させる工程（ｆ）と、
を有し、
前記工程（ｆ）の後の前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置することを特徴とする半導体装置の製造方法。
前記母材を加工することで、前記テラス面を有する接続子を形成する工程（ｂ）と、
電極面と、前記電極面の端に位置するパッシベーション膜とを有する半導体チップを用意する工程（ｃ）と、
前記電極面上にはんだを塗布する工程（ｄ）と、
前記はんだ上に前記接続子の前記テラス面を載置する工程（ｅ）と、
前記はんだを加熱することで、前記はんだを前記テラス面の前記第１溝内に入り込ませた状態で、前記はんだによりに前記接続子の前記テラス面に前記半導体チップの前記電極面を電気的に接続させる工程（ｆ）と、
を有し、
前記工程（ｆ）の後の前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置することを特徴とする半導体装置の製造方法。
【請求項8】
請求項７において、
前記工程（ｃ）は、前記電極面に対して反対側の面がはんだによりリードフレームに電気的に接続された半導体チップを用意する工程であることを特徴とする半導体装置の製造方法。
前記工程（ｃ）は、前記電極面に対して反対側の面がはんだによりリードフレームに電気的に接続された半導体チップを用意する工程であることを特徴とする半導体装置の製造方法。
【請求項9】
請求項７又は８において、
前記工程（ｂ）は、前記母材の外形成形加工を施した後に、曲げ加工を行い、切断して個片化した接続子を形成する工程であることを特徴とする半導体装置の製造方法。
前記工程（ｂ）は、前記母材の外形成形加工を施した後に、曲げ加工を行い、切断して個片化した接続子を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項10】
請求項７又は８において、
前記工程（ｃ）の前記半導体チップは、平面視において、前記電極面の周囲が前記パッシベーション膜により囲まれており、
前記工程（ｆ）の後の前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置し、且つ前記電極面の周囲を囲むように配置されていることを特徴とする半導体装置の製造方法。
前記工程（ｃ）の前記半導体チップは、平面視において、前記電極面の周囲が前記パッシベーション膜により囲まれており、
前記工程（ｆ）の後の前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置し、且つ前記電極面の周囲を囲むように配置されていることを特徴とする半導体装置の製造方法。
【請求項11】
請求項７又は８において、
前記工程（ａ）は、前記テラス面を前記受けダイにより受け止めることで、前記テラス面に第１溝及び前記第１溝より深さが浅い第２溝を形成する工程であり、
前記第２溝は、前記第１溝より前記電極面の中央側に位置し、
前記工程（ｆ）の後の前記第２溝内には前記はんだが入り込んでいることを特徴とする半導体装置の製造方法。
前記工程（ａ）は、前記テラス面を前記受けダイにより受け止めることで、前記テラス面に第１溝及び前記第１溝より深さが浅い第２溝を形成する工程であり、
前記第２溝は、前記第１溝より前記電極面の中央側に位置し、
前記工程（ｆ）の後の前記第２溝内には前記はんだが入り込んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
従来の半導体装置はリードフレームを有し、リードフレーム上には、はんだにより半導体チップの下面が電気的に接続されている。半導体チップの上面は電極面を有し、平面視において電極面の周囲にはパッシベーション膜が形成されている。半導体チップの電極面上には、はんだにより接続子の下側のテラス面が電気的に接続されている。即ち、半導体チップの電極面と接続子のテラス面がはんだにより接続されている。このテラス面には溝が形成されていない。これに関連する事項が特許文献１に開示されている。
【0003】
上記の半導体チップの上面の電極面に比べて接続子の下側のテラス面が大きい場合、電極面からはみ出したはんだがパッシベーション膜に接触することで、沿面放電の発生、半導体装置の特性や信頼性を低下させるおそれがある。
【0004】
そこで、上記の半導体装置において、電極面からはみ出したはんだがパッシベーション膜に接触することを抑制することが求められている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１５－１４１９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の種々の態様は、半導体チップの電極面の周囲のパッシベーション膜にはんだが接触することを防止することで、特性や信頼性が低下することを抑制した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
以下に本発明の種々の態様について説明する。
【0008】
［１］電極面と、前記電極面の端に位置するパッシベーション膜とを有する半導体チップと、
テラス面を有する接続子と、
を有し、
前記半導体チップの前記電極面は、はんだにより前記接続子の前記テラス面に電気的に接続されており、
前記テラス面は第１溝を有し、
前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置し、
前記第１溝内には前記はんだが入り込んでいることを特徴とする半導体装置。
テラス面を有する接続子と、
を有し、
前記半導体チップの前記電極面は、はんだにより前記接続子の前記テラス面に電気的に接続されており、
前記テラス面は第１溝を有し、
前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置し、
前記第１溝内には前記はんだが入り込んでいることを特徴とする半導体装置。
【0009】
本発明の一態様に係る上記［１］の半導体装置によれば、接続子のテラス面が第１溝を有し、第１溝は、半導体チップの電極面上に位置し、且つパッシベーション膜より電極面の内側に位置する。このため、第１溝内にはんだが入り込むことができ、それにより、パッシベーション膜にはんだが接触することを防止できる。
【0010】
［２］上記［１］において、
平面視において、前記電極面の周囲は前記パッシベーション膜により囲まれており、
前記第１溝は、前記電極面の周囲を囲むように配置されていることを特徴とする半導体装置。
平面視において、前記電極面の周囲は前記パッシベーション膜により囲まれており、
前記第１溝は、前記電極面の周囲を囲むように配置されていることを特徴とする半導体装置。
【0011】
本発明の一態様に係る上記［２］の半導体装置によれば、平面視において、半導体チップの電極面の周囲はパッシベーション膜により囲まれており、第１溝は、電極面の周囲を囲むように配置されている。つまり、第１溝は、電極面上に位置し、且つパッシベーション膜より内側に配置されている。そのため、第１溝内にはんだを誘導することができ、それによりパッシベーション膜にはんだが接触することを防止できる。その結果、半導体装置の特性や信頼性が低下することを抑制できる。
【0012】
［３］上記［１］又は［２］において、
前記テラス面は、前記第１溝より深さが浅い第２溝を有し、
前記第２溝は、前記第１溝より前記電極面の中央側に位置し、
前記第２溝内には前記はんだが入り込んでいることを特徴とする半導体装置。
前記テラス面は、前記第１溝より深さが浅い第２溝を有し、
前記第２溝は、前記第１溝より前記電極面の中央側に位置し、
前記第２溝内には前記はんだが入り込んでいることを特徴とする半導体装置。
【0013】
本発明の一態様に係る上記［３］の半導体装置によれば、接続子のテラス面は、第１溝より深さが浅い第２溝を有し、第２溝は、第１溝より電極面の中央側に位置する。これにより、第２溝内にはんだを誘導することができ、それにより、パッシベーション膜にはんだが接触することを防止できる。その結果、半導体装置の特性や信頼性が低下することを抑制できる。
【0014】
［４］上記［３］において、
平面視において、前記第２溝は格子状に配置されていることを特徴とする半導体装置。
平面視において、前記第２溝は格子状に配置されていることを特徴とする半導体装置。
【0015】
本発明の一態様に係る上記［４］の半導体装置によれば、第２溝が格子状に配置されることで、第２溝にはんだを均一性良く誘導することができ、電極面上及びテラス面上それぞれに均一性良くはんだを配置することができる。
【0016】
［５］上記［１］又は［２］において、
前記半導体チップにおける前記電極面に対して反対側の面は、はんだによりリードフレームに電気的に接続されていることを特徴とする半導体装置。
前記半導体チップにおける前記電極面に対して反対側の面は、はんだによりリードフレームに電気的に接続されていることを特徴とする半導体装置。
【0017】
［６］上記［１］又は［２］において、
前記半導体チップは、ダイオード、サイリスタ又はトランジスタを有することを特徴とする半導体装置。
前記半導体チップは、ダイオード、サイリスタ又はトランジスタを有することを特徴とする半導体装置。
【0018】
［７］板状の母材の下面下に凸部を有する受けダイを配置し、且つ前記母材の上面上にパンチを配置し、前記母材を上面から前記パンチで打ち出すことにより、前記母材の下面にテラス面を突出させるとともに、突出してくる前記テラス面を前記受けダイにより受け止めることで前記テラス面に第１溝を形成する工程（ａ）と、
前記母材を加工することで、前記テラス面を有する接続子を形成する工程（ｂ）と、
電極面と、前記電極面の端に位置するパッシベーション膜とを有する半導体チップを用意する工程（ｃ）と、
前記電極面上にはんだを塗布する工程（ｄ）と、
前記はんだ上に前記接続子の前記テラス面を載置する工程（ｅ）と、
前記はんだを加熱することで、前記はんだを前記テラス面の前記第１溝内に入り込ませた状態で、前記はんだによりに前記接続子の前記テラス面に前記半導体チップの前記電極面を電気的に接続させる工程（ｆ）と、
を有し、
前記工程（ｆ）の後の前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置することを特徴とする半導体装置の製造方法。
前記母材を加工することで、前記テラス面を有する接続子を形成する工程（ｂ）と、
電極面と、前記電極面の端に位置するパッシベーション膜とを有する半導体チップを用意する工程（ｃ）と、
前記電極面上にはんだを塗布する工程（ｄ）と、
前記はんだ上に前記接続子の前記テラス面を載置する工程（ｅ）と、
前記はんだを加熱することで、前記はんだを前記テラス面の前記第１溝内に入り込ませた状態で、前記はんだによりに前記接続子の前記テラス面に前記半導体チップの前記電極面を電気的に接続させる工程（ｆ）と、
を有し、
前記工程（ｆ）の後の前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置することを特徴とする半導体装置の製造方法。
【0019】
本発明の一態様に係る上記［７］の半導体装置の製造方法によれば、板状の母材の下面下に凸部を有する受けダイを配置し、且つ前記母材の上面上にパンチを配置し、前記母材を上面から前記パンチで打ち出すことにより、前記母材の下面にテラス面を突出させるとともに、突出してくる前記テラス面を前記受けダイにより受け止めることで前記テラス面に第１溝を形成する工程（ａ）を有する。これにより、工程（ｆ）において、はんだを接続子のテラス面の第１溝内に入り込ませることができる。それにより、パッシベーション膜にはんだが接触することを防止できる。その結果、半導体装置の特性や信頼性が低下することを抑制できる。
【0020】
［８］上記［７］において、
前記工程（ｃ）は、前記電極面に対して反対側の面がはんだによりリードフレームに電気的に接続された半導体チップを用意する工程であることを特徴とする半導体装置の製造方法。
前記工程（ｃ）は、前記電極面に対して反対側の面がはんだによりリードフレームに電気的に接続された半導体チップを用意する工程であることを特徴とする半導体装置の製造方法。
【0021】
［９］上記［７］又は［８］において、
前記工程（ｂ）は、前記母材の外形成形加工を施した後に、曲げ加工を行い、切断して個片化した接続子を形成する工程であることを特徴とする半導体装置の製造方法。
前記工程（ｂ）は、前記母材の外形成形加工を施した後に、曲げ加工を行い、切断して個片化した接続子を形成する工程であることを特徴とする半導体装置の製造方法。
【0022】
［１０］上記［７］又は［８］において、
前記工程（ｃ）の前記半導体チップは、平面視において、前記電極面の周囲が前記パッシベーション膜により囲まれており、
前記工程（ｆ）の後の前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置し、且つ前記電極面の周囲を囲むように配置されていることを特徴とする半導体装置の製造方法。
前記工程（ｃ）の前記半導体チップは、平面視において、前記電極面の周囲が前記パッシベーション膜により囲まれており、
前記工程（ｆ）の後の前記第１溝は、前記電極面上に位置し、且つ前記パッシベーション膜より前記電極面の中央側に位置し、且つ前記電極面の周囲を囲むように配置されていることを特徴とする半導体装置の製造方法。
【0023】
本発明の一態様に係る上記［１０］の半導体装置の製造方法によれば、工程（ｆ）の後の第１溝は、電極面上に位置し、且つパッシベーション膜より前記電極面の中央側に位置し、且つ前記電極面の周囲を囲むように配置されている。そして、はんだを接続子のテラス面の第１溝内に入り込ませることにより、パッシベーション膜にはんだが接触することを防止できる。その結果、半導体装置の特性や信頼性が低下することを抑制できる。
【0024】
［１１］上記［７］又は［８］において、
前記工程（ａ）は、前記テラス面を前記受けダイにより受け止めることで、前記テラス面に第１溝及び前記第１溝より深さが浅い第２溝を形成する工程であり、
前記第２溝は、前記第１溝より前記電極面の中央側に位置し、
前記工程（ｆ）の後の前記第２溝内には前記はんだが入り込んでいることを特徴とする半導体装置の製造方法。
前記工程（ａ）は、前記テラス面を前記受けダイにより受け止めることで、前記テラス面に第１溝及び前記第１溝より深さが浅い第２溝を形成する工程であり、
前記第２溝は、前記第１溝より前記電極面の中央側に位置し、
前記工程（ｆ）の後の前記第２溝内には前記はんだが入り込んでいることを特徴とする半導体装置の製造方法。
【発明の効果】
【0025】
本発明の種々の態様によれば、半導体チップの電極面の周囲のパッシベーション膜にはんだが接触することを防止することで、特性や信頼性が低下することを抑制した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0026】
【図1】（Ａ）は本発明の一態様に係る半導体装置における接続子２０のテラス面２１を示す平面図、（Ｂ）は本発明の一態様に係る半導体装置のチップ搭載部の断面図、（Ｃ）は（Ｂ）に示す半導体チップ１０の端部を拡大した断面図である。
【図2】（Ａ）から（Ｄ）は、本発明の一態様に係る半導体装置における接続子２０を作製する工程を順に説明するための上面図及び断面図である。
【図3】（Ａ）から（Ｅ）は、本発明の一態様に係る半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【0027】
以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0028】
（第１の実施形態）
本発明の一態様に係る上記［１］の半導体装置は、電極面１１と、前記電極面１１の端に位置するパッシベーション膜１２とを有する半導体チップ１０と、テラス面２１を有する接続子２０と、を有し、前記半導体チップ１０の前記電極面１１は、はんだ３０により前記接続子２０の前記テラス面２１に電気的に接続されており、前記テラス面２１は第１溝２２を有し、前記第１溝２２は、前記電極面１１上に位置し、且つ前記パッシベーション膜１２より前記電極面１１の中央側に位置し、前記第１溝２２内には前記はんだ３０が入り込んでいることを特徴とする。
本発明の一態様に係る上記［１］の半導体装置は、電極面１１と、前記電極面１１の端に位置するパッシベーション膜１２とを有する半導体チップ１０と、テラス面２１を有する接続子２０と、を有し、前記半導体チップ１０の前記電極面１１は、はんだ３０により前記接続子２０の前記テラス面２１に電気的に接続されており、前記テラス面２１は第１溝２２を有し、前記第１溝２２は、前記電極面１１上に位置し、且つ前記パッシベーション膜１２より前記電極面１１の中央側に位置し、前記第１溝２２内には前記はんだ３０が入り込んでいることを特徴とする。
【0029】
以下に詳細に説明する。
図１（Ａ）は、本発明の一態様に係る半導体装置における接続子２０のテラス面２１を示す平面図、（Ｂ）は本発明の一態様に係る半導体装置のチップ搭載部の断面図であり、（Ｃ）は（Ｂ）に示す半導体チップ１０の端部を拡大した断面図である。
図１（Ａ）は、本発明の一態様に係る半導体装置における接続子２０のテラス面２１を示す平面図、（Ｂ）は本発明の一態様に係る半導体装置のチップ搭載部の断面図であり、（Ｃ）は（Ｂ）に示す半導体チップ１０の端部を拡大した断面図である。
【0030】
図１（Ｂ）に示すように、半導体装置は半導体チップ１０を有し、この半導体チップ１０の上面側には接続子２０が配置され、半導体チップ１０の下面側にはリードフレーム４０が配置された構造となってている。なお、半導体チップ１０は、ダイオード、サイリスタ又はトランジスタを有するとよい。
【0031】
図１（Ｂ）、（Ｃ）に示すように、半導体チップ１０の上面は電極面１１を有し、この電極面１１の端にはパッシベーション膜１２が形成されている。即ち、平面視において、電極面１１の周囲はパッシベーション膜１２により囲まれている。
【0032】
また、図１（Ａ）、（Ｂ）に示すように、半導体装置は接続子２０を有し、この接続子２０はテラス面２１を有している。このテラス面２１には２つの第１溝２２が形成されている。第１溝２２の各々は、図１（Ａ）に示すように四角形の角を曲線にした形状を有している。半導体チップ１０の電極面１１と接続子２０のテラス面２１は図１（Ｂ）に示すようにはんだ３０により接続されている。この状態において、第１溝２２の各々は、半導体チップ１０の電極面１１上に位置し、且つパッシベーション膜１２より電極面１１の中央側に位置し、第１溝２２内にははんだ３０が入り込んでいる（図１（Ｃ）参照）。なお、第１溝２２の各々は、半導体チップ１０の電極面１１の周囲を囲むように配置されている。
【0033】
図１（Ｃ）に示すように、接続子２０のテラス面２１は、第１溝２２より深さが浅い第２溝２３を有している。即ち、図１（Ａ）～（Ｃ）に示すように、第１溝２２はテラス面２０の外周側に位置する外周溝であって深溝であり、平面視において第２溝２３は格子状に配置された格子溝であって浅溝である。また第２溝２３は、平面視において第１溝２２より電極面１１の中央側に位置している。また第２溝２３内にははんだ３０が入り込んでいる。
【0034】
図１（Ｂ）、（Ｃ）に示すように、半導体チップ１０における電極面１１に対して反対側の面（下面）は、はんだ３１によりリードフレーム４０に電気的に接続されている。
【0035】
本実施形態によれば、接続子２０のテラス面２１が第１溝２２を有し、第１溝２２は、半導体チップ１０の電極面１１上に位置し、且つパッシベーション膜１２より電極面１１の中央側に位置する（図１（Ｂ）参照）。このため、第１溝２２内にはんだ３０が入り込むことで、パッシベーション膜１２にはんだ３０が接触することを防止できる。なお、パッシベーション膜１２は、例えばガラスからなる膜であるとよい。
【0036】
また、本実施形態では、平面視において、半導体チップ１０の電極面１１の周囲はパッシベーション膜１２により囲まれており、第１溝２２は、電極面１１の周囲を囲むように配置されている。つまり、第１溝２２は、電極面１１上に位置し、且つパッシベーション膜１２より内側に配置されている。そのため、第１溝２２内にはんだ３０を誘導することができ、それによりパッシベーション膜１２にはんだ３０が接触することを防止できる。その結果、半導体装置の特性や信頼性が低下することを抑制できる。
【0037】
また、本実施形態では、接続子２０のテラス面２１は、第１溝２２より深さが浅い第２溝２３を有し、第２溝２３は、第１溝２２より電極面１１の中央側に位置する（図１（Ａ）、（Ｃ）参照）。これにより、第２溝２３内にはんだ３０を誘導することができ、それにより、パッシベーション膜１２にはんだ３０が接触することを防止できる。その結果、半導体装置の特性や信頼性が低下することを抑制できる。
また、本実施形態では、図１（Ａ）に示すように第２溝２３が格子状に配置されることで、第２溝２３にはんだ３０を均一性良く誘導することができ、電極面１１上及びテラス面２１上それぞれに均一性良くはんだを配置することができる。
また、本実施形態では、図１（Ａ）に示すように第２溝２３が格子状に配置されることで、第２溝２３にはんだ３０を均一性良く誘導することができ、電極面１１上及びテラス面２１上それぞれに均一性良くはんだを配置することができる。
【0038】
（第２の実施形態）
本発明の一態様に係る上記［７］の半導体装置の製造方法は、板状の母材１００の下面下に凸部を有する受けダイ１０１を配置し、且つ前記母材１００の上面上にパンチ１０２を配置し、前記母材１００を上面から前記パンチ１０２で打ち出すことにより、前記母材１００の下面にテラス面２１を突出させるとともに、突出してくる前記テラス面２１を前記受けダイ１０１により受け止めることで前記テラス面２１に第１溝２２を形成する工程（ａ）と、前記母材１００を加工することで、前記テラス面２１を有する接続子２０を形成する工程（ｂ）と、電極面１１と、前記電極面１１の端に位置するパッシベーション膜１２とを有する半導体チップ１０を用意する工程（ｃ）と、前記電極面１１上にはんだ３０を塗布する工程（ｄ）と、前記はんだ３０上に前記接続子２０の前記テラス面２１を載置する工程（ｅ）と、前記はんだ３０を加熱することで、前記はんだ３０を前記テラス面２１の前記第１溝２２内に入り込ませた状態で、前記はんだ３０によりに前記接続子２０の前記テラス面２１に前記半導体チップ１０の前記電極面１１を電気的に接続させる工程（ｆ）と、を有し、前記工程（ｆ）の後の前記第１溝２２は、前記電極面１１上に位置し、且つ前記パッシベーション膜１２より前記電極面１１の中央側に位置することを特徴とする。
本発明の一態様に係る上記［７］の半導体装置の製造方法は、板状の母材１００の下面下に凸部を有する受けダイ１０１を配置し、且つ前記母材１００の上面上にパンチ１０２を配置し、前記母材１００を上面から前記パンチ１０２で打ち出すことにより、前記母材１００の下面にテラス面２１を突出させるとともに、突出してくる前記テラス面２１を前記受けダイ１０１により受け止めることで前記テラス面２１に第１溝２２を形成する工程（ａ）と、前記母材１００を加工することで、前記テラス面２１を有する接続子２０を形成する工程（ｂ）と、電極面１１と、前記電極面１１の端に位置するパッシベーション膜１２とを有する半導体チップ１０を用意する工程（ｃ）と、前記電極面１１上にはんだ３０を塗布する工程（ｄ）と、前記はんだ３０上に前記接続子２０の前記テラス面２１を載置する工程（ｅ）と、前記はんだ３０を加熱することで、前記はんだ３０を前記テラス面２１の前記第１溝２２内に入り込ませた状態で、前記はんだ３０によりに前記接続子２０の前記テラス面２１に前記半導体チップ１０の前記電極面１１を電気的に接続させる工程（ｆ）と、を有し、前記工程（ｆ）の後の前記第１溝２２は、前記電極面１１上に位置し、且つ前記パッシベーション膜１２より前記電極面１１の中央側に位置することを特徴とする。
【0039】
以下に詳細に説明する。
図２（Ａ）から（Ｄ）は、本発明の一態様に係る半導体装置における接続子２０を作製する工程を順に説明するための上面図及び断面図である。この接続子２０は、第１の実施形態と同様のものである。
図２（Ａ）から（Ｄ）は、本発明の一態様に係る半導体装置における接続子２０を作製する工程を順に説明するための上面図及び断面図である。この接続子２０は、第１の実施形態と同様のものである。
【0040】
図２（Ａ）に示すように、板状の母材（フープ材）１００のテラス部１２１の下面下に凸部を有する受けダイ１０１を配置する。また母材１００のテラス部１２１の上面上にパンチ１０２を配置する。次いで、母材１００のテラス部１２１を上面からパンチ１０２で打ち出すことにより、母材１００のテラス部１２１の下面にテラス面２１を突出させるとともに、突出してくるテラス面２１を受けダイ１０１により受け止めることでテラス面２１に図１（Ａ）～（Ｃ）に示す第１溝２２を形成する。受けダイ１０１の凸部は第１溝２２を形成するためのものである。
【0041】
また、上記の受けダイ１０１に、図１（Ａ）～（Ｃ）に示す第１溝２２及び第１溝２２より深さが浅い第２溝２３を形成するための凸部を予め形成しておけば、図２（Ａ）に示すようにテラス部１２１のテラス面２１を受けダイ１０１により受け止めることで、テラス面２１に第１溝２２及び前記第１溝２２より深さが浅い第２溝２３を形成することができる。なお、第１の実施形態と同様に、第２溝２３は、第１溝２２より電極面１１の中央側に位置し、且つ格子状に配置されている（図１参照）。
【0042】
次に、母材１００を加工することで、テラス部１２１のテラス面２１を有する接続子２０を形成する。
詳細には、図２（Ｂ）に示すように、母材１００の外形１００ａを成形する加工を施す。次いで、図２（Ｃ）に示すように外径１００ａを有する母材１００に曲げ加工を行うことで、母材１００に曲げ部１４０を形成する。次いで、図２（Ｄ）に示すように、母材１００を切断面１５０で切断して個片化する。このようにして曲げ部１４０の一方側にテラス部１２１のテラス面２１が形成されるとともに曲げ部１４０の他方側に端子１６０が形成された接続子２０が作製される。なお、図２（Ａ）～（Ｄ）では、一つの接続子２０を製造する工程を示しているが、複数の接続子２０を同時に製造することも可能である。
詳細には、図２（Ｂ）に示すように、母材１００の外形１００ａを成形する加工を施す。次いで、図２（Ｃ）に示すように外径１００ａを有する母材１００に曲げ加工を行うことで、母材１００に曲げ部１４０を形成する。次いで、図２（Ｄ）に示すように、母材１００を切断面１５０で切断して個片化する。このようにして曲げ部１４０の一方側にテラス部１２１のテラス面２１が形成されるとともに曲げ部１４０の他方側に端子１６０が形成された接続子２０が作製される。なお、図２（Ａ）～（Ｄ）では、一つの接続子２０を製造する工程を示しているが、複数の接続子２０を同時に製造することも可能である。
【0043】
この後、図１（Ｂ）に示す電極面１１と、この電極面１１の端に位置するパッシベーション膜１２とを有する半導体チップ１０を用意する。この半導体チップ１０は、平面視において、電極面１１の周囲がパッシベーション膜１２により囲まれている。
【0044】
次に、図３（Ａ）、（Ｂ）に示すように、半導体チップ１０の電極面１１に対して反対側の面を、はんだ３１によりリードフレーム４０に電気的に接続する。
詳細には、図３（Ａ）に示すように、リードフレーム４０を用意し、このリードフレーム４０の一方側及び他方側の各々にはんだ３１を塗布する。次いで、図３（Ｂ）に示すように、リードフレーム４０の一方側に半導体チップ１０を搭載することで、リードフレーム４０の一方側のはんだ３１と半導体チップ１０の下面が接続される。次いで、半導体チップ１０の電極面１１上にはんだ３０を塗布する。
詳細には、図３（Ａ）に示すように、リードフレーム４０を用意し、このリードフレーム４０の一方側及び他方側の各々にはんだ３１を塗布する。次いで、図３（Ｂ）に示すように、リードフレーム４０の一方側に半導体チップ１０を搭載することで、リードフレーム４０の一方側のはんだ３１と半導体チップ１０の下面が接続される。次いで、半導体チップ１０の電極面１１上にはんだ３０を塗布する。
【0045】
この後、図３（Ｃ）に示すように、はんだ３０上に、フラックス塗布ノズル１３１によりフラックス１３０を塗布する。
【0046】
次に、図３（Ｄ）に示すように、はんだ３０上に接続子２０のテラス面２１を載置するとともに、はんだ３１上に接続子２０の端子１６０を載置する。
【0047】
この後、図３（Ｅ）リフロー工程により、はんだ３０、３１を加熱することで、はんだ３０を接続子２０のテラス面２１の第１溝２２及び第２の溝２３内に入り込ませた状態で、はんだ３０によりに接続子２０のテラス面２１に半導体チップ１０の電極面１１が電気的に接続される。これとともに、リードフレーム４０の一方側と半導体チップ１０の下面がはんだ３１により電気的に接続され、リードフレーム４０の一方側と接続子２０の端子１６０がはんだ３１により電気的に接続される。
【0048】
本実施形態によれば、接続子２０のテラス面２１が第１溝２２を有し、第１溝２２は、半導体チップ１０の電極面１１上に位置し、且つパッシベーション膜１２より電極面１１の中央側に位置し、且つ電極面１１の周囲を囲むように配置されている。このため、第１溝２２内にはんだ３０が入り込むことで、パッシベーション膜１２にはんだ３０が接触することを防止できる。
【0049】
また、本実施形態では、接続子２０のテラス面２１に、第１溝２２及び第１溝２２より深さが浅い第２溝２３を形成し、第２溝２３が、第１溝２２より電極面１１の中央側に位置することにより、第２溝２３内にはんだ３０を誘導することができ、それにより、パッシベーション膜１２にはんだ３０が接触することを防止できる。その結果、半導体装置の特性や信頼性が低下することを抑制できる。
【符号の説明】
【0050】
１０ 半導体チップ
１１ 電極面
１２ パッシベーション膜
２０ 接続子
２１ テラス面
２２ 第１溝
２３ 第２溝
３０ はんだ
４０ リードフレーム
１００ 母材
１０１ 受けダイ
１０２ パンチ
１１ 電極面
１２ パッシベーション膜
２０ 接続子
２１ テラス面
２２ 第１溝
２３ 第２溝
３０ はんだ
４０ リードフレーム
１００ 母材
１０１ 受けダイ
１０２ パンチ
【図1】
【図2】
【図3】