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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024005729
(43)【公開日】2024-01-17
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20240110BHJP
【ＦＩ】
H01L29/80 H
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022106052
(22)【出願日】2022-06-30
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】山田 敦史
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102FA03
5F102GB01
5F102GC01
5F102GD01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GL04
5F102GM04
5F102GM08
5F102GM10
5F102GQ01
5F102GR01
5F102GR06
5F102GS01
5F102GT01
5F102GV03
5F102GV08
5F102HC01
5F102HC11
5F102HC21
(57)【要約】
【課題】コンタクト抵抗の低い、高性能の半導体装置を実現する。
【解決手段】半導体装置１は、チャネル層１０と、その面１０ａ側に設けられたバリア層２０とを有する。チャネル層１０は、Ｇａを含有する窒化物半導体を含む。バリア層２０は、ＩｎとＡｌとＧａとを含有する窒化物半導体を含む。バリア層２０の面２０ａ側に、ソース電極４０及びドレイン電極５０と、それらの間のゲート電極３０とが設けられる。バリア層２０は、ソース電極４０と対向する第１領域２１及びドレイン電極５０と対向する第２領域２２の各々のＩｎ組成が、第１領域２１と第２領域２２との間の第３領域２３のＩｎ組成よりも小さい。第１領域２１及び第２領域２２は、第３領域２３よりも低電気抵抗となる。ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗が低減され、半導体装置１が高性能化される。
【選択図】図１
【解決手段】半導体装置１は、チャネル層１０と、その面１０ａ側に設けられたバリア層２０とを有する。チャネル層１０は、Ｇａを含有する窒化物半導体を含む。バリア層２０は、ＩｎとＡｌとＧａとを含有する窒化物半導体を含む。バリア層２０の面２０ａ側に、ソース電極４０及びドレイン電極５０と、それらの間のゲート電極３０とが設けられる。バリア層２０は、ソース電極４０と対向する第１領域２１及びドレイン電極５０と対向する第２領域２２の各々のＩｎ組成が、第１領域２１と第２領域２２との間の第３領域２３のＩｎ組成よりも小さい。第１領域２１及び第２領域２２は、第３領域２３よりも低電気抵抗となる。ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗が低減され、半導体装置１が高性能化される。
【選択図】図１
【特許請求の範囲】
【請求項1】
Ｇａを含有する第１窒化物半導体を含むチャネル層と、
前記チャネル層の第１面側に設けられ、ＩｎとＡｌとＧａとを含有する第２窒化物半導体を含むバリア層と、
前記バリア層の、前記チャネル層側とは反対の第２面側に設けられたソース電極及びドレイン電極と、
前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
を有し、
前記バリア層は、前記ソース電極と対向する第１領域及び前記ドレイン電極と対向する第２領域の各々のＩｎ組成が、前記バリア層の、前記第１領域と前記第２領域との間の第３領域のＩｎ組成よりも小さい、半導体装置。
前記チャネル層の第１面側に設けられ、ＩｎとＡｌとＧａとを含有する第２窒化物半導体を含むバリア層と、
前記バリア層の、前記チャネル層側とは反対の第２面側に設けられたソース電極及びドレイン電極と、
前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
を有し、
前記バリア層は、前記ソース電極と対向する第１領域及び前記ドレイン電極と対向する第２領域の各々のＩｎ組成が、前記バリア層の、前記第１領域と前記第２領域との間の第３領域のＩｎ組成よりも小さい、半導体装置。
【請求項2】
前記バリア層の前記第１領域及び前記第２領域は、前記バリア層の前記第２面から、前記第２面とは反対の第３面まで延びる、請求項１に記載の半導体装置。
【請求項3】
前記バリア層は、前記第１領域及び前記第２領域の各々のＡｌ組成が０．４０以上である、請求項１に記載の半導体装置。
【請求項4】
前記バリア層は、前記第１領域及び前記第２領域の各々のＩｎ組成が０．０５以下である、請求項１に記載の半導体装置。
【請求項5】
前記チャネル層と前記バリア層との間に、Ａｌを含有する第３窒化物半導体を含むスペーサ層を有する、請求項１に記載の半導体装置。
【請求項6】
前記ソース電極と前記ドレイン電極との間の前記バリア層の前記第２面側に設けられ、Ｇａを含有する第４窒化物半導体を含むキャップ層を有し、
前記ゲート電極は、前記バリア層の前記第２面側に、前記キャップ層を介して設けられる、請求項１に記載の半導体装置。
前記ゲート電極は、前記バリア層の前記第２面側に、前記キャップ層を介して設けられる、請求項１に記載の半導体装置。
【請求項7】
Ｇａを含有する第１窒化物半導体を含むチャネル層の第１面側に、ＩｎとＡｌとＧａとを含有する第２窒化物半導体を含むバリア層を形成する工程と、
前記バリア層の、前記チャネル層側とは反対の第２面側に、ソース電極及びドレイン電極を形成する工程と、
前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に、ゲート電極を形成する工程と、
を有し、
前記バリア層を形成する工程は、前記バリア層の、前記ソース電極と対向する第１領域及び前記ドレイン電極と対向する第２領域の各々のＩｎ組成を、前記バリア層の、前記第１領域と前記第２領域との間の第３領域のＩｎ組成よりも小さくする工程を含む、半導体装置の製造方法。
前記バリア層の、前記チャネル層側とは反対の第２面側に、ソース電極及びドレイン電極を形成する工程と、
前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に、ゲート電極を形成する工程と、
を有し、
前記バリア層を形成する工程は、前記バリア層の、前記ソース電極と対向する第１領域及び前記ドレイン電極と対向する第２領域の各々のＩｎ組成を、前記バリア層の、前記第１領域と前記第２領域との間の第３領域のＩｎ組成よりも小さくする工程を含む、半導体装置の製造方法。
【請求項8】
前記バリア層を形成する工程は、前記第３領域を形成する領域を保護膜で覆い、前記第１領域及び前記第２領域を形成する領域を露出させた状態で、水素雰囲気での熱処理を行うことによって、Ｉｎ組成が前記第３領域よりも小さい前記第１領域及び前記第２領域を形成する工程を含む、請求項７に記載の半導体装置の製造方法。
【請求項9】
Ｇａを含有する第１窒化物半導体を含むチャネル層と、
前記チャネル層の第１面側に設けられ、ＩｎとＡｌとＧａとを含有する第２窒化物半導体を含むバリア層と、
前記バリア層の、前記チャネル層側とは反対の第２面側に設けられたソース電極及びドレイン電極と、
前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
を有し、
前記バリア層は、前記ソース電極と対向する第１領域及び前記ドレイン電極と対向する第２領域の各々のＩｎ組成が、前記バリア層の、前記第１領域と前記第２領域との間の第３領域のＩｎ組成よりも小さい半導体装置を備えた電子装置。
前記チャネル層の第１面側に設けられ、ＩｎとＡｌとＧａとを含有する第２窒化物半導体を含むバリア層と、
前記バリア層の、前記チャネル層側とは反対の第２面側に設けられたソース電極及びドレイン電極と、
前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
を有し、
前記バリア層は、前記ソース電極と対向する第１領域及び前記ドレイン電極と対向する第２領域の各々のＩｎ組成が、前記バリア層の、前記第１領域と前記第２領域との間の第３領域のＩｎ組成よりも小さい半導体装置を備えた電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
窒化物半導体を用いた半導体装置が知られている。例えば、ＧａＮ（窒化ガリウム）等を用いたチャネル層（キャリア走行層、電子走行層等とも言う）、及びＡｌＧａＮ（窒化アルミニウムガリウム）等を用いたバリア層（キャリア供給層、電子供給層等とも言う）を含む高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。
【0003】
このようなＨＥＭＴに関し、電子走行層の上方に、Ｉｎ（インジウム）を含有した電子供給層を含む窒化物半導体層を設ける技術、その窒化物半導体層の上方に、ゲート電極、ソース電極及びドレイン電極を設ける技術が知られている（特許文献１）。更に、窒化物半導体層内の、例えばＩｎ組成が０．３５から０．４０のＩｎ含有層における、ゲート電極とソース電極との間の領域及びゲート電極とドレイン電極との間の領域の表層部に、電子走行層側よりもＩｎ組成が低いＩｎ脱離領域を設ける技術が知られている（特許文献１）。
【0004】
また、キャリア走行層上の障壁層に、キャリア走行層に至るリセスを設け、そのリセスにＩｎ組成比が１７％以上１８％以下のＩｎＡｌＮ（窒化インジウムアルミニウム）層を設け、その上にソース又はドレインの電極を設ける技術が知られている（特許文献２）。
【0005】
また、チャネル層及びその上の電子供給層に設けたリセスに、III－Ｎ材料を含む部分を設け、その上に更に、III－Ｎ材料と上面に向かって組成が増大するＩｎとを含む部分を設け、そこにソース又はドレインのコンタクトを設ける技術が知られている（特許文献３）。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１６－１７８３２５号公報
【特許文献2】特開２０１８－６４０２７号公報
【特許文献3】米国特許出願公開第２０２０／０２２０００４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで、窒化物半導体を用いた半導体装置として、チャネル層にＧａＮを用い、バリア層にＩｎＡｌＧａＮ（窒化インジウムアルミニウムガリウム）を用いたＨＥＭＴを備えたものが知られている。ＩｎＡｌＧａＮは、比較的高いＡｌ（アルミニウム）組成を実現することができ、Ａｌ組成を高めて大きな自発分極を得ることのできる材料である。バリア層にＩｎＡｌＧａＮを用いることで、ＡｌＧａＮを用いる場合に比べて、より高濃度の二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）をチャネル層内に生成させ、ＨＥＭＴを高出力化することができると期待されている。
【0008】
しかし、バリア層に、Ｉｎ及びＧａと比較的高い組成のＡｌとを含有する窒化物半導体を用いた場合には、次のようなことが起こり得る。即ち、バリア層の比較的高いＡｌ組成に起因した大きなバンドギャップのために、その上に設けられるソース電極及びドレイン電極との間の障壁が大きくなり、チャネル層とソース電極及びドレイン電極との間のコンタクト抵抗が高くなる。コンタクト抵抗が高くなると、ＨＥＭＴ内の電子輸送経路の電気抵抗が高くなり、ＨＥＭＴを備えた高性能の半導体装置が実現できなくなる恐れがある。
【0009】
１つの側面では、本発明は、コンタクト抵抗の低い、高性能の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0010】
１つの態様では、Ｇａを含有する第１窒化物半導体を含むチャネル層と、前記チャネル層の第１面側に設けられ、ＩｎとＡｌとＧａとを含有する第２窒化物半導体を含むバリア層と、前記バリア層の、前記チャネル層側とは反対の第２面側に設けられたソース電極及びドレイン電極と、前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、を有し、前記バリア層は、前記ソース電極と対向する第１領域及び前記ドレイン電極と対向する第２領域の各々のＩｎ組成が、前記バリア層の、前記第１領域と前記第２領域との間の第３領域のＩｎ組成よりも小さい、半導体装置が提供される。
【0011】
また、別の態様では、上記のような半導体装置の製造方法、及び上記のような半導体装置を備えた電子装置が提供される。
【発明の効果】
【0012】
１つの側面では、コンタクト抵抗の低い、高性能の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0013】
【図1】第１実施形態に係る半導体装置の一例について説明する図である。
【図2】窒化物半導体のＡｌ組成と電流との関係の一例を示す図である。
【図3】第２実施形態に係る半導体装置の一例について説明する図である。
【図4】第２実施形態に係る半導体装置の製造方法の一例について説明する図（その１）である。
【図5】第２実施形態に係る半導体装置の製造方法の一例について説明する図（その２）である。
【図6】第２実施形態に係る半導体装置の製造方法の一例について説明する図（その３）である。
【図7】第３実施形態に係る半導体装置の一例について説明する図である。
【図8】第３実施形態に係る半導体装置の製造方法の一例について説明する図（その１）である。
【図9】第３実施形態に係る半導体装置の製造方法の一例について説明する図（その２）である。
【図10】第３実施形態に係る半導体装置の製造方法の一例について説明する図（その３）である。
【図11】第４実施形態に係る半導体パッケージの一例について説明する図である。
【図12】第５実施形態に係る力率改善回路の一例について説明する図である。
【図13】第６実施形態に係る電源装置の一例について説明する図である。
【図14】第７実施形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0014】
【0015】
図１に示す半導体装置１は、ＨＥＭＴを備えた半導体装置の一例である。半導体装置１は、チャネル層１０、バリア層２０、ゲート電極３０、ソース電極４０及びドレイン電極５０を有する。
【0016】
チャネル層１０は、Ｇａを含有する窒化物半導体（「第１窒化物半導体」とも言う）を含む。例えば、チャネル層１０には、ＧａＮが用いられる。ここでは図示を省略するが、チャネル層１０は、所定の基板上に設けられる。基板には、ＳｉＣ（シリコンカーバイド）基板、ＧａＮ基板、Ｓｉ（シリコン）基板、サファイア基板等、或いはそのような基板上に核形成層が設けられたもの等が用いられてもよい。
【0017】
バリア層２０は、チャネル層１０の一方の面１０ａ（「第１面」とも言う）側に設けられる。チャネル層１０の面１０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。バリア層２０は、チャネル層１０に含まれる窒化物半導体よりもバンドギャップの大きい窒化物半導体を含む。バリア層２０は、ＩｎとＡｌとＧａとを含有する窒化物半導体（「第２窒化物半導体」とも言う）を含む。
【0018】
バリア層２０に含まれる窒化物半導体は、含有されるIII族元素のＩｎとＡｌとＧａとの組成（「組成比」とも言う）が異なる領域を有する。ここで、「組成」とは、窒化物半導体のIII族元素についての組成の比、即ち、III族元素全体の組成を１．００とした時の特定III族元素の組成を表す。例えば、バリア層２０には、組成が異なる領域を有するＩｎＡｌＧａＮが含まれる。バリア層２０には、後述のように、一定組成のＩｎＡｌＧａＮに加えて、部分的にＡｌＧａＮが含まれてもよい。このように、バリア層２０に含まれる窒化物半導体、即ち、ＩｎとＡｌとＧａとを含有する窒化物半導体には、例えば、組成が異なる領域を有するＩｎＡｌＧａＮのほか、一定組成のＩｎＡｌＧａＮとＡｌＧａＮとを備えたものが含まれてもよい。
【0019】
バリア層２０は、Ｉｎ組成が比較的低い第１領域２１及び第２領域２２を含む。第１領域２１及び第２領域２２の各々のＩｎ組成は、第１領域２１と第２領域２２との間の第３領域２３のＩｎ組成よりも低い。第１領域２１及び第２領域２２は、例えば、バリア層２０の一方の面２０ａ（「第２面」とも言う）から、それとは反対の他方の面２０ｂ（「第３面」とも言う）まで延びる。第３領域２３は、バリア層２０の一方の面２０ａから、それとは反対の他方の面２０ｂまで延びる。尚、第３領域２３に比べてＩｎ組成が低い第１領域２１及び第２領域２２を、以下では「低Ｉｎ組成」の第１領域２１及び第２領域２２とも言う。
【0020】
チャネル層１０及びバリア層２０は、例えば、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、若しくはMetal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法、又は分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法を用いて、成長される。Ｉｎを含有する成長後のバリア層２０に対し、第１領域２１及び第２領域２２を形成する領域を露出させ、それらの間の領域を保護膜で覆った状態で、水素雰囲気での熱処理が行われる。このような熱処理により、バリア層２０の、露出された領域からその内部に含有されるＩｎが脱離し、当該領域に低Ｉｎ組成の第１領域２１及び第２領域２２が形成される。第１領域２１及び第２領域２２が形成され、それらの間に第３領域２３が形成される。
【0021】
半導体装置１では、バリア層２０の自発分極及びチャネル層１０との格子定数差に起因した歪みによって発生するピエゾ分極により、チャネル層１０の、バリア層２０との接合界面近傍に、２ＤＥＧが生成される。
【0022】
ゲート電極３０、ソース電極４０及びドレイン電極５０は、バリア層２０の、チャネル層１０側とは反対の面２０ａ側に設けられる。バリア層２０の面２０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。ゲート電極３０、ソース電極４０及びドレイン電極５０には、それぞれ所定の金属が用いられる。ゲート電極３０は、ソース電極４０とドレイン電極５０との間に設けられる。例えば、ゲート電極３０は、ショットキー電極として機能するように設けられる。ソース電極４０及びドレイン電極５０は、ゲート電極３０の両側にそれぞれ、ゲート電極３０と離間して位置するように設けられる。ソース電極４０及びドレイン電極５０は、オーミック電極として機能するように設けられる。
【0023】
バリア層２０の第１領域２１は、ソース電極４０と対向する領域である。ソース電極４０は、バリア層２０の低Ｉｎ組成の第１領域２１、即ち、Ｉｎ組成が第３領域２３よりも低い第１領域２１に、設けられる。ソース電極４０の直下に、バリア層２０における低Ｉｎ組成の第１領域２１が設けられるとも言える。例えば、ソース電極４０は、第１領域２１と接するように、設けられる。
【0024】
バリア層２０の第２領域２２は、ドレイン電極５０と対向する領域である。ドレイン電極５０は、バリア層２０の低Ｉｎ組成の第２領域２２、即ち、Ｉｎ組成が第３領域２３よりも低い第２領域２２に、設けられる。ドレイン電極５０の直下に、バリア層２０における低Ｉｎ組成の第２領域２２が設けられるとも言える。例えば、ドレイン電極５０は、第２領域２２と接するように、設けられる。
【0025】
バリア層２０の第３領域２３は、ソース電極４０が設けられる第１領域２１と、ドレイン電極５０が設けられる第２領域２２との間の領域である。第３領域２３は、第１領域２１から第２領域２２に至るまでの領域であるとも言える。ゲート電極３０は、バリア層２０における第３領域２３、即ち、Ｉｎ組成が第１領域２１及び第２領域２２よりも高い第３領域２３の一部に、ソース電極４０とドレイン電極５０との間であって且つそれらから離間して、設けられる。バリア層２０の、第１領域２１と第２領域２２との間の第３領域２３は、ゲート電極３０が設けられる部位、ゲート電極３０とソース電極４０との間の部位、及びゲート電極３０とドレイン電極５０との間の部位を含む領域であるとも言える。
【0026】
半導体装置１の動作時には、ソース電極４０とドレイン電極５０との間に所定の電圧が供給され、それらの間に位置するゲート電極３０に所定のゲート電圧が供給される。ソース電極４０とドレイン電極５０との間のチャネル層１０にキャリアである電子の輸送経路が形成され、半導体装置１のトランジスタ機能が実現される。
【0027】
半導体装置１では、バリア層２０に、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられる。このバリア層２０に、低Ｉｎ組成の第１領域２１及び第２領域２２が設けられる。ソース電極４０の直下に、バリア層２０における低Ｉｎ組成の第１領域２１が設けられ、ドレイン電極５０の直下に、バリア層２０における低Ｉｎ組成の第２領域２２が設けられる。これにより、半導体装置１では、バリア層２０に、ＩｎとＡｌとＧａとを含有し且つそのＡｌ組成が比較的高い窒化物半導体を用いた場合でも、ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗の上昇を抑えることが可能になっている。この点について説明する。
【0028】
一般に、ＩｎとＡｌとＧａとを含有する窒化物半導体、例えば、ＩｎＡｌＧａＮは、比較的高いＡｌ組成を実現することのできる材料として知られている。ＨＥＭＴのバリア層に、Ａｌ組成が比較的高いＩｎＡｌＧａＮを用い、大きな自発分極を得ることで、バリア層にＡｌＧａＮを用いる場合に比べて、より高濃度の２ＤＥＧをチャネル層内に生成させ、ＨＥＭＴを高出力化することができると期待されている。しかし、バリア層に、Ａｌ組成が比較的高いＩｎＡｌＧａＮを用いた場合には、そのＡｌ組成に起因した大きなバンドギャップのために、その上に設けられるソース電極及びドレイン電極との間の障壁が大きくなる。その結果、チャネル層とソース電極及びドレイン電極との間のコンタクト抵抗が高くなる。コンタクト抵抗が高くなると、ＨＥＭＴ内の電子輸送経路の電気抵抗が高くなり、その高出力化が難しくなる。
【0029】
図２は窒化物半導体のＡｌ組成と電流との関係の一例を示す図である。図２には、ＡｌｘＧａ１－ｘＮ層及びＩｎ０．０４ＡｌｘＧａ０．９６－ｘＮ層におけるショットキー接合逆方向電流のＡｌ組成ｘに対する依存性を示している。横軸はＡｌ組成ｘを表し、縦軸は電流を表している。
【0030】
図２より、ＡｌｘＧａ１－ｘＮ層及びＩｎ０．０４ＡｌｘＧａ０．９６－ｘＮ層のいずれも、Ａｌ組成ｘの増大と共に電流が増大する傾向が認められる。図２より、Ａｌ組成ｘが０．４０以上（４０％以上）になると、Ｉｎを含有しないＡｌｘＧａ１－ｘＮ層の電流が、Ｉｎを含むＩｎ０．０４ＡｌｘＧａ０．９６－ｘＮ層の電流よりも大きくなることが分かる。つまり、Ａｌ組成ｘが０．４０以上の範囲では、Ｉｎ組成の小さい層の方が、電気抵抗が小さくなることを示している。従って、Ａｌ組成が０．４０以上と比較的高くなる場合でも、Ｉｎ組成が小さいＩｎＡｌＧａＮを用いれば、コンタクト抵抗の低減が可能になると言うことができる。
【0031】
上記半導体装置１では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０の、ソース電極４０及びドレイン電極５０の直下にそれぞれ、低Ｉｎ組成の第１領域２１及び第２領域２２が設けられる。
【0032】
ここで、半導体装置１のバリア層２０における第１領域２１及び第２領域２２は、例えば、Ａｌ組成が０．４０以上の範囲に設定される。バリア層２０における第１領域２１及び第２領域２２は、Ｉｎ組成が０．０５以下の範囲に設定される。低Ｉｎ組成の第１領域２１及び第２領域２２は、例えば、チャネル層１０上に所定の初期組成で成長されたＩｎＡｌＧａＮのバリア層２０に対し、上記のような水素雰囲気での熱処理を行い、バリア層２０の一部のＩｎを脱離させることによって形成される。低Ｉｎ組成の第１領域２１及び第２領域２２は、Ｉｎを含有する窒化物半導体（例えばＩｎ組成が０．００超であるＩｎＡｌＧａＮ）となっていてもよく、Ｉｎを含有しない窒化物半導体（例えばＩｎ組成が０．００であるＡｌＧａＮ）となっていてもよい。バリア層２０は、熱処理によりＩｎを脱離させて第１領域２１及び第２領域２２を形成した時に、形成される第１領域２１及び第２領域２２が、上記のような範囲のＡｌ組成及びＩｎ組成となるような初期組成で、チャネル層１０上に成長される。
【0033】
バリア層２０の初期組成は、例えば、そのＡｌ組成が０．１０以上１．００未満の範囲に設定される。バリア層２０の初期組成は、例えば、そのＩｎ組成が０．００超０．２０以下の範囲に設定される。このような初期組成に設定されるバリア層２０の、第１領域２１及び第２領域２２を形成する領域のＩｎが上記熱処理で脱離され、Ｉｎ組成が０．０５以下の範囲である第１領域２１及び第２領域２２が形成される。Ｉｎの脱離によってＩｎ量が減少し、相対的にＡｌ量が増大することで、Ａｌ組成が０．４０以上の範囲である第１領域２１及び第２領域２２が形成される。尚、第１領域２１及び第２領域２２が形成された時、それらの間にあってＩｎの脱離が抑えられた第３領域２３は、バリア層２０の初期組成と同じか或いはほぼ同じ組成を有してよい。また、上記のような組成を有する第１領域２１、第２領域２２及び第３領域２３を含むバリア層２０は、引張り歪みを発現し、これが接合されるチャネル層１０に２ＤＥＧを生成させる。
【0034】
半導体装置１では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０の、ソース電極４０及びドレイン電極５０の直下にそれぞれ、上記のような低Ｉｎ組成の第１領域２１及び第２領域２２が設けられる。これにより、半導体装置１では、ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗の上昇が抑えられる。コンタクト抵抗の上昇が抑えられることで、ソース電極４０からドレイン電極５０に至る電子輸送経路の高抵抗化が抑えられ、半導体装置１の高出力化が実現される。
【0035】
従来、ソース電極及びドレイン電極とチャネル層との間のコンタクト抵抗を低減するための技術としては、例えば、再成長層形成技術や、ピットアシストエッチング技術が知られている。再成長層形成技術は、バリア層を貫通してチャネル層に達するリセスを設け、そのリセスに、所定のドーパントがドーピングされた再成長層（ｎ型ＧａＮ層等）を設け、その再成長層上に、ソース電極及びドレイン電極を設ける技術である。また、ピットアシストエッチング技術は、バリア層にその結晶転位を起点としてピットをエッチング形成し、形成したピット内にソース電極の一部及びドレイン電極の一部を形成する技術である。しかし、これらのような技術のうち、再成長層形成技術では、半導体装置の製造において、リセスの形成及び再成長層の形成に伴い、工数が増大してしまう。また、ピットアシストエッチング技術では、ＧａＮ自立基板等の結晶転位密度の低い基板上にチャネル層を介して成長されるバリア層では、その結晶転位密度も低くなる。そのため、バリア層に形成されるピット数が少なくなり、ピット内に形成される電極部分も少なくなって、十分なコンタクト抵抗低減効果が得られなくなる。
【0036】
これに対し、上記半導体装置１のバリア層２０における低Ｉｎ組成の第１領域２１及び第２領域２２は、成長後のバリア層２０に、第１領域２１及び第２領域２２を形成する領域を露出させた状態で、水素雰囲気での熱処理を行うことで、形成される。水素雰囲気での熱処理により、成長後のバリア層２０の、露出させた当該領域のＩｎが脱離され、低Ｉｎ組成の第１領域２１及び第２領域２２が形成される。半導体装置１では、このようにして形成される第１領域２１及び第２領域２２により、ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗が低減される。従って、上記のような再成長層形成技術を採用する場合のような工数の増大を抑えて、コンタクト抵抗の低い高性能の半導体装置１を実現することが可能になる。また、上記のようなピットアシストエッチング技術を採用する場合のような、バリア層２０及びその下層のチャネル層１０や基板の結晶転位密度に対する依存性を抑えて、コンタクト抵抗の低い高性能の半導体装置１を実現することが可能になる。
【0037】
【0038】
図３に示す半導体装置１Ａは、ＨＥＭＴを備えた半導体装置の一例である。半導体装置１Ａは、下地基板６０、核形成層７０、チャネル層１０、スペーサ層８０、バリア層２０、ゲート電極３０、ソース電極４０、ドレイン電極５０及びパッシベーション膜９０を有する。
【0039】
尚、半導体装置１Ａにおいて、チャネル層１０、バリア層２０、ゲート電極３０、ソース電極４０及びドレイン電極５０には、上記第１実施形態で述べた半導体装置１（図１）と同様のものが用いられる。
【0040】
半導体装置１Ａにおいて、その下地基板６０には、例えば、半絶縁性ＳｉＣ基板が用いられる。このほか、下地基板６０には、導電性ＳｉＣ基板、ＧａＮ基板、Ｓｉ基板、サファイア基板等が用いられてもよい。下地基板６０の一方の面６０ａに、核形成層７０が設けられる。核形成層７０には、例えば、ＡｌＮ（窒化アルミニウム）が用いられる。
【0041】
核形成層７０の、下地基板６０側とは反対の面７０ａ側に、上記第１実施形態で述べたようなチャネル層１０、例えば、ＧａＮのチャネル層１０が設けられる。核形成層７０の面７０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。
【0042】
チャネル層１０の、核形成層７０側とは反対の面１０ａ（（０００１）面）側に、スペーサ層８０が設けられる。スペーサ層８０は、チャネル層１０に含まれる窒化物半導体よりもバンドギャップの大きい窒化物半導体を含む。スペーサ層８０は、Ａｌを含有する窒化物半導体（「第３窒化物半導体」とも言う）を含む。例えば、スペーサ層８０には、チャネル層１０のＧａＮよりもバンドギャップの大きいＡｌＧａＮ、ＡｌＮ等が用いられる。
【0043】
スペーサ層８０の、チャネル層１０側とは反対の面８０ａ側に、上記第１実施形態で述べたようなバリア層２０が設けられる。スペーサ層８０の面８０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。バリア層２０には、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられる。尚、バリア層２０の窒化物半導体は、含有されるIII族元素のＩｎとＡｌとＧａとの組成（組成比）が異なる領域を有する。バリア層２０に含まれる窒化物半導体、即ち、ＩｎとＡｌとＧａとを含有する窒化物半導体には、例えば、組成が異なる領域を有するＩｎＡｌＧａＮのほか、一定組成のＩｎＡｌＧａＮとＡｌＧａＮとを備えたものが含まれてもよい。
【0044】
バリア層２０は、低Ｉｎ組成の第１領域２１及び第２領域２２を含む。第１領域２１及び第２領域２２の各々のＩｎ組成は、第１領域２１と第２領域２２との間の第３領域２３のＩｎ組成よりも低い。ここで、第３領域２３のＩｎ組成は０．００超０．２０以下の範囲とされる。第３領域２３のＡｌ組成は０．１０以上１．００未満の範囲とされる。第１領域２１及び第２領域２２のＩｎ組成は０．０５以下の範囲とされる。第１領域２１及び第２領域２２のＡｌ組成は０．４０以上の範囲とされる。尚、第１領域２１及び第２領域２２のＩｎ組成が０．００超の場合、第１領域２１、第２領域２２及び第３領域はＩｎＡｌＧａＮとなる。第１領域２１及び第２領域２２のＩｎ組成が０．００の場合、第１領域２１及び第２領域２２はＡｌＧａＮとなり、第３領域２３はＩｎＡｌＧａＮとなる。第１領域２１及び第２領域２２は、例えば、バリア層２０の一方の面２０ａから他方の面２０ｂまで延びるように設けられる。
【0045】
バリア層２０の、チャネル層１０（又はスペーサ層８０）側とは反対の面２０ａ（（０００１）面）側に、上記第１実施形態で述べたようなゲート電極３０、ソース電極４０及びドレイン電極５０が設けられる。ゲート電極３０は、バリア層２０の第３領域２３における一部に設けられる。例えば、ゲート電極３０は、ショットキー電極として機能するように設けられる。ソース電極４０は、バリア層２０の第１領域２１に設けられ、ドレイン電極５０は、バリア層２０の第２領域２２に設けられる。ソース電極４０及びドレイン電極５０は、オーミック電極として機能するように設けられる。尚、バリア層２０の、第１領域２１と第２領域２２との間の第３領域２３は、ゲート電極３０が設けられる部位、ゲート電極３０とソース電極４０との間の部位、及びゲート電極３０とドレイン電極５０との間の部位を含む領域である。
【0046】
パッシベーション膜９０は、バリア層２０、ソース電極４０及びドレイン電極５０を覆うように設けられる。パッシベーション膜９０は、バリア層２０に通じる開口部９１を有する。パッシベーション膜９０の開口部９１の位置に、ゲート電極３０が設けられる。パッシベーション膜９０には、例えば、酸化物、窒化物、酸窒化物といった各種絶縁材料が用いられる。例えば、パッシベーション膜９０には、ＳｉＮ（窒化ケイ素）が用いられる。
【0047】
半導体装置１Ａでは、チャネル層１０上のバリア層２０に、ＩｎとＡｌとＧａとを含有し且つそのＡｌ組成が比較的高い窒化物半導体が用いられることが好ましい。これにより、比較的（例えばＡｌＧａＮと比べて）大きな自発分極が得られ、チャネル層１０内に生成される２ＤＥＧの高濃度化、それによる半導体装置１Ａの高出力化が実現される。
【0048】
半導体装置１Ａでは、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０に、低Ｉｎ組成の第１領域２１及び第２領域２２、例えば、Ａｌ組成が０．４０以上で、Ｉｎ組成が０．０５以下の第１領域２１及び第２領域２２が設けられる。ソース電極４０の直下に、低Ｉｎ組成の第１領域２１が設けられ、ドレイン電極５０の直下に、低Ｉｎ組成の第２領域２２が設けられる。低Ｉｎ組成の第１領域２１及び第２領域２２は、それらの間の第３領域２３に比べて、電気抵抗が低くなる。
【0049】
従って、半導体装置１Ａでは、第１領域２１及び第２領域２２のＩｎ組成を第３領域２３よりも小さくしていない場合、即ち、第３領域２３と同じ組成としている場合に比べて、ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗が低減される。また、この時、第３領域２３のＩｎ組成を０．２０以下としておくことで、ソース電極４０とドレイン電極５０との間の第３領域２３に引張り歪みが発現され、チャネル層１０内に高濃度の２ＤＥＧが生成される。
【0050】
半導体装置１Ａでは、ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗が低減されることで、チャネル層１０を介してソース電極４０とドレイン電極５０との間に形成される電子輸送経路の抵抗の上昇、オン抵抗の上昇が抑えられる。上記構成によれば、コンタクト抵抗が低く、低オン抵抗であり、且つ、出力の高い、高性能の半導体装置１Ａが実現される。
【0051】
続いて、上記構成を有する半導体装置１Ａの製造方法について、次の図４から図６、及び上記図３を参照して、説明する。
図４から図６は第２実施形態に係る半導体装置の製造方法の一例について説明する図である。図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）及び図６（Ｂ）にはそれぞれ、半導体装置製造における各工程の要部断面図を模式的に示している。
図４から図６は第２実施形態に係る半導体装置の製造方法の一例について説明する図である。図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）及び図６（Ｂ）にはそれぞれ、半導体装置製造における各工程の要部断面図を模式的に示している。
【0052】
まず、図４（Ａ）に示すように、下地基板６０上に、核形成層７０、チャネル層１０、スペーサ層８０及びバリア層２０が順次成長された積層構造が形成される。
例えば、半絶縁性ＳｉＣの下地基板６０の面６０ａに、ＭＯＶＰＥ法を用いて、ＡｌＮの核形成層７０が成長される。核形成層７０の厚さは、例えば、１００ｎｍに設定される。核形成層７０の面７０ａに、ＭＯＶＰＥ法を用いて、ＧａＮのチャネル層１０が成長される。チャネル層１０の厚さは、例えば、３μｍに設定される。チャネル層１０の面１０ａに、ＭＯＶＰＥ法を用いて、ＡｌＧａＮ又はＡｌＮ（組成式ＡｌｓＧａ１－ｓＮ）のスペーサ層８０が成長される。スペーサ層８０の厚さは、例えば、２ｎｍに設定される。スペーサ層８０のＡｌｓＧａ１－ｓＮのＡｌ組成ｓは、例えば、０．４０≦ｓ≦１．００に設定される。スペーサ層８０の面８０ａに、ＭＯＶＰＥ法を用いて、初期組成のＩｎＡｌＧａＮ（組成式ＩｎｙＡｌｚＧａ１－ｙ－ｚＮ）のバリア層２０が成長される。バリア層２０の厚さは、例えば、６ｎｍに設定される。初期組成のバリア層２０のＩｎｙＡｌｚＧａ１－ｙ－ｚＮは、そのＡｌ組成ｚが、例えば、０．１０≦ｚ＜１．００に設定される。初期組成のバリア層２０のＩｎｙＡｌｚＧａ１－ｙ－ｚＮは、そのＩｎ組成ｙが、例えば、０．００＜ｙ≦０．２０に設定される。但し、０．００＜ｙ＋ｚ＜１．００である。
例えば、半絶縁性ＳｉＣの下地基板６０の面６０ａに、ＭＯＶＰＥ法を用いて、ＡｌＮの核形成層７０が成長される。核形成層７０の厚さは、例えば、１００ｎｍに設定される。核形成層７０の面７０ａに、ＭＯＶＰＥ法を用いて、ＧａＮのチャネル層１０が成長される。チャネル層１０の厚さは、例えば、３μｍに設定される。チャネル層１０の面１０ａに、ＭＯＶＰＥ法を用いて、ＡｌＧａＮ又はＡｌＮ（組成式ＡｌｓＧａ１－ｓＮ）のスペーサ層８０が成長される。スペーサ層８０の厚さは、例えば、２ｎｍに設定される。スペーサ層８０のＡｌｓＧａ１－ｓＮのＡｌ組成ｓは、例えば、０．４０≦ｓ≦１．００に設定される。スペーサ層８０の面８０ａに、ＭＯＶＰＥ法を用いて、初期組成のＩｎＡｌＧａＮ（組成式ＩｎｙＡｌｚＧａ１－ｙ－ｚＮ）のバリア層２０が成長される。バリア層２０の厚さは、例えば、６ｎｍに設定される。初期組成のバリア層２０のＩｎｙＡｌｚＧａ１－ｙ－ｚＮは、そのＡｌ組成ｚが、例えば、０．１０≦ｚ＜１．００に設定される。初期組成のバリア層２０のＩｎｙＡｌｚＧａ１－ｙ－ｚＮは、そのＩｎ組成ｙが、例えば、０．００＜ｙ≦０．２０に設定される。但し、０．００＜ｙ＋ｚ＜１．００である。
【0053】
ＭＯＶＰＥ法を用いた各窒化物半導体層（核形成層７０、チャネル層１０、スペーサ層８０及びバリア層２０）の成長において、ＧａＮの成長には、Ｇａ源であるトリメチルガリウム（Tri-Methyl-Gallium；ＴＭＧａ）とＮＨ３（アンモニア）との混合ガスが用いられる。ＡｌＧａＮの成長には、Ａｌ源であるトリメチルアルミニウム（Tri-Methyl-Aluminum；ＴＭＡｌ）とＴＭＧａとＮＨ３との混合ガスが用いられる。ＡｌＮの成長には、ＴＭＡｌとＮＨ３との混合ガスが用いられる。ＩｎＡｌＧａＮの成長には、Ｉｎ源であるトリメチルインジウム（Tri-Methyl-Indium；ＴＭＩｎ）とＴＭＡｌとＴＭＧａとＮＨ３との混合ガスが用いられる。成長する窒化物半導体に応じて、ＴＭＧａ、ＴＭＡｌ、ＴＭＩｎの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。キャリアガスには、Ｈ２（水素）又はＮ２（窒素）が用いられる。成長時の圧力条件は、１ｋＰａ程度から１００ｋＰａ程度の範囲とされる。成長時の温度条件は、７００℃程度から１２００℃程度の範囲とされる。
【0054】
尚、ここでは、スペーサ層８０を設ける例を示すが、スペーサ層８０を設けず、チャネル層１０上に直接、バリア層２０を成長することもできる。
下地基板６０上に、核形成層７０、チャネル層１０、スペーサ層８０及びバリア層２０が順次成長された積層構造の形成後、素子間分離領域（図示せず）が形成される。例えば、まず、フォトリソグラフィ技術を用いて、素子間分離領域を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、そのマスクの開口部の窒化物半導体層に対し、塩素系ガスを用いたドライエッチング、又はＡｒ（アルゴン）等のイオン注入が行われ、素子間分離領域が形成される。素子分離領域の形成後、マスクは除去される。
下地基板６０上に、核形成層７０、チャネル層１０、スペーサ層８０及びバリア層２０が順次成長された積層構造の形成後、素子間分離領域（図示せず）が形成される。例えば、まず、フォトリソグラフィ技術を用いて、素子間分離領域を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、そのマスクの開口部の窒化物半導体層に対し、塩素系ガスを用いたドライエッチング、又はＡｒ（アルゴン）等のイオン注入が行われ、素子間分離領域が形成される。素子分離領域の形成後、マスクは除去される。
【0055】
上記のような窒化物半導体層の積層構造及び素子間分離領域の形成後、図４（Ｂ）に示すように、バリア層２０の面２０ａ上に、後述のように第１領域２１及び第２領域２２を形成する領域に開口部１０１を有する表面保護膜１００（「保護膜」とも言う）が形成される。表面保護膜１００には、例えば、Ｓｉ、Ａｌ、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｔａ（タンタル）及びＷ（タングステン）の少なくとも１種を含む酸化物、窒化物、酸窒化物といった各種絶縁材料が用いられる。例えば、表面保護膜１００には、ＳｉＮが用いられる。表面保護膜１００の形成には、プラズマＣＶＤ（Chemical Vapor Deposition）法が用いられる。このほか、表面保護膜１００の形成には、原子層堆積（Atomic Layer Deposition；ＡＬＤ）法、スパッタ法等が用いられてもよい。開口部１０１を有する表面保護膜１００は、例えば、プラズマＣＶＤ法等を用いて全面に表面保護膜１００の材料を形成した後、フォトリソグラフィ技術、及び塩素系又はフッ素系ガスを用いたドライエッチングにより、所定の領域に開口部１０１を形成することで、得られる。
【0056】
開口部１０１を有する表面保護膜１００の形成後、図５（Ａ）に示すように、表面保護膜１００の開口部１０１に露出するバリア層２０に、低Ｉｎ組成の第１領域２１及び第２領域２２が形成される。第１領域２１及び第２領域２２を形成する際には、表面保護膜１００の開口部１０１からバリア層２０が露出する状態で、水素雰囲気中、６００℃から８００℃の範囲の温度条件、例えば、７００℃の温度で、熱処理が行われる。このような熱処理が行われることで、表面保護膜１００の開口部１０１から露出するバリア層２０の領域からＩｎが脱離される。これにより、表面保護膜１００の開口部１０１から露出するバリア層２０の領域に、低Ｉｎ組成の第１領域２１及び第２領域２２が形成される。例えば、熱処理により、Ａｌ組成ｚが０．４０≦ｚ＜１．００で、Ｉｎ組成ｙが０≦ｘ≦０．０５（但し０．００＜ｙ＋ｚ＜１．００）のＩｎｙＡｌｚＧａ１－ｙ－ｚＮの第１領域２１及び第２領域２２が形成される。第１領域２１と第２領域２２との間の領域、即ち、表面保護膜１００で覆われてＩｎの脱離が抑えられた領域が、第１領域２１及び第２領域２２よりもＩｎ組成の高い第３領域２３となる。例えば、上記のような初期組成のＩｎｙＡｌｚＧａ１－ｙ－ｚＮの第３領域２３が形成される。
【0057】
低Ｉｎ組成の第１領域２１及び第２領域２２は、例えば、バリア層２０の一方の面２０ａから他方の面２０ｂまで延びるように、即ち、スペーサ層８０の面８０ａ（スペーサ層８０を設けない場合はチャネル層１０の面１０ａ）と接するように、形成される。このように形成されると、チャネル層１０と、後述のように第１領域２１及び第２領域２２の直上にそれぞれ形成されるソース電極４０及びドレイン電極５０との間のバリア層２０が、低Ｉｎ組成により低電気抵抗となる第１領域２１及び第２領域２２で占められる。そのため、チャネル層１０とソース電極４０及びドレイン電極５０との間のバリア層２０を、部分的に、例えば、表層部のみを低Ｉｎ組成とする場合に比べて、チャネル層１０とソース電極４０及びドレイン電極５０との間のコンタクト抵抗を低減することができる。
【0058】
バリア層２０の第１領域２１及び第２領域２２の形成後、表面保護膜１００は除去される。表面保護膜１００の除去後、図５（Ｂ）に示すように、バリア層２０に形成された第１領域２１及び第２領域２２の直上にそれぞれ、ソース電極４０及びドレイン電極５０が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極４０を形成する第１領域２１、及びドレイン電極５０を形成する第２領域２２にそれぞれ、電極用金属が形成される。例えば、電極用金属として、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。そして、電極用金属の形成後、窒素雰囲気中、４００℃から１０００℃の範囲の温度条件、例えば、５５０℃の温度で熱処理が行われ、電極用金属のオーミックコンタクトが確立される。これにより、第１領域２１及び第２領域２２の直上にそれぞれ、ソース電極４０及びドレイン電極５０が形成される。
【0059】
バリア層２０の、ソース電極４０と対向する領域、即ち、ソース電極４０の直下の領域が、低Ｉｎ組成の第１領域２１となる。バリア層２０の、ドレイン電極５０と対向する領域、即ち、ドレイン電極５０の直下の領域が、低Ｉｎ組成の第２領域２２となる。
【0060】
ソース電極４０及びドレイン電極５０の形成後、図６（Ａ）に示すように、バリア層２０、ソース電極４０及びドレイン電極５０を覆うように、パッシベーション膜９０が形成される。例えば、プラズマＣＶＤ法を用いて、厚さが２ｎｍから５００ｎｍの範囲、例えば、厚さが１００ｎｍのＳｉＮ等のパッシベーション膜９０が形成される。パッシベーション膜９０の形成には、ＡＬＤ法、スパッタ法等が用いられてもよい。
【0061】
パッシベーション膜９０の形成後、図６（Ｂ）に示すように、ゲート電極３０を形成する領域のパッシベーション膜９０が部分的に除去され、バリア層２０に通じる開口部９１が形成される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極３０を形成する領域に開口部を有するマスク（図示せず）が形成され、ドライエッチングが行われる。このエッチングにより、マスクの開口部から露出するパッシベーション膜９０が除去され、パッシベーション膜９０の開口部９１が形成される。パッシベーション膜９０のエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって行われる。このほか、パッシベーション膜９０のエッチングは、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われてもよい。パッシベーション膜９０のエッチングによる開口部９１の形成後、マスクは除去される。
【0062】
パッシベーション膜９０の開口部９１の形成後、その開口部９１の位置に、上記図３に示したように、ゲート電極３０が形成される。その際は、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜９０の開口部９１の位置に、電極用金属が形成される。例えば、電極用金属として、厚さ３０ｎｍのＮｉ（ニッケル）と厚さ４００ｎｍのＡｕ（金）との積層体が形成される。電極用金属は、パッシベーション膜９０の上面のほか、開口部９１内に入り込むように形成される。これにより、ショットキー電極として機能するゲート電極３０が形成される。
【0063】
以上のような工程により、上記図３に示したような半導体装置１Ａが製造される。
半導体装置１Ａでは、上記のように、ソース電極４０の直下に、バリア層２０における低Ｉｎ組成の第１領域２１が設けられ、ドレイン電極５０の直下に、バリア層２０における低Ｉｎ組成の第２領域２２が設けられる。これにより、半導体装置１Ａでは、ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗が低減される。コンタクト抵抗が低減されることで、チャネル層１０を介してソース電極４０とドレイン電極５０との間に形成される電子輸送経路の抵抗の上昇、オン抵抗の上昇が抑えられる。従って、コンタクト抵抗が低く、低オン抵抗であり、且つ、出力の高い、高性能の半導体装置１Ａが実現される。
半導体装置１Ａでは、上記のように、ソース電極４０の直下に、バリア層２０における低Ｉｎ組成の第１領域２１が設けられ、ドレイン電極５０の直下に、バリア層２０における低Ｉｎ組成の第２領域２２が設けられる。これにより、半導体装置１Ａでは、ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗が低減される。コンタクト抵抗が低減されることで、チャネル層１０を介してソース電極４０とドレイン電極５０との間に形成される電子輸送経路の抵抗の上昇、オン抵抗の上昇が抑えられる。従って、コンタクト抵抗が低く、低オン抵抗であり、且つ、出力の高い、高性能の半導体装置１Ａが実現される。
【0064】
更に、このような半導体装置１Ａの製造において、バリア層２０の低Ｉｎ組成の第１領域２１及び第２領域２２は、水素雰囲気での熱処理によりＩｎを脱離させることによって形成される。これにより、再成長層形成技術を採用する場合のような工数の増大を抑えて、コンタクト抵抗の低い高性能の半導体装置１Ａを実現することが可能になる。また、ピットアシストエッチング技術を採用する場合のような、バリア層２０及びその下層のチャネル層１０や下地基板６０の結晶転位密度に対する依存性を抑えて、コンタクト抵抗の低い高性能の半導体装置１Ａを実現することが可能になる。
【0065】
尚、半導体装置１Ａにおいて、ゲート電極３０、ソース電極４０及びドレイン電極５０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極３０、ソース電極４０及びドレイン電極５０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極４０及びドレイン電極５０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極３０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
【0066】
ここでは、半導体装置１Ａにショットキー電極として機能するゲート電極３０を設ける例を示すが、ゲート電極３０とバリア層２０との間に、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜を設け、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造としてもよい。
【0067】
【0068】
図７に示す半導体装置１Ｂは、ＨＥＭＴを備えた半導体装置の一例である。半導体装置１Ｂは、バリア層２０の、チャネル層１０（又はスペーサ層８０）側とは反対の面２０ａ側に、キャップ層１１０が設けられた構成を有する。半導体装置１Ｂは、このような構成を有する点で、上記第２実施形態で述べた半導体装置１Ａと相違する。
【0069】
尚、半導体装置１Ｂにおいて、チャネル層１０、バリア層２０、ゲート電極３０、ソース電極４０及びドレイン電極５０には、上記第１実施形態で述べた半導体装置１（図１）及び上記第２実施形態で述べた半導体装置１Ａ（図３等）と同様のものが用いられる。半導体装置１Ｂにおいて、下地基板６０、核形成層７０、スペーサ層８０及びパッシベーション膜９０には、上記第２実施形態で述べた半導体装置１Ａ（図３等）と同様のものが用いられる。
【0070】
キャップ層１１０は、バリア層２０の面２０ａ（（０００１）面）側に設けられる。キャップ層１１０の、バリア層２０側とは反対の面１１０ａ側に、パッシベーション膜９０と、その開口部９１に位置するゲート電極３０とが設けられる。キャップ層１１０の面１１０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。ゲート電極３０は、バリア層２０の面２０ａ側に、キャップ層１１０を介して設けられる。キャップ層１１０は、Ｇａを含有する窒化物半導体（「第４窒化物半導体」とも言う）を含む。例えば、キャップ層１１０には、ＡｌＧａＮ、ＧａＮ等が用いられる。
【0071】
半導体装置１Ｂでは、このようなキャップ層１１０により、バリア層２０が保護される。例えば、バリア層２０にＩｎを含有するＩｎＡｌＧａＮ等の窒化物半導体が用いられる場合には、次のようなことが起こり得る。即ち、バリア層２０が、パッシベーション膜９０の開口部９１を形成する際のエッチングや、加熱を伴う工程で熱に曝されると、比較的弱いＩｎとＮ（窒素）との結合が切れて欠陥が生じてしまったり、バリア層２０からＩｎが脱離してしまったりする。Ｉｎを含有するバリア層２０には、このような欠陥の発生やＩｎの脱離等のダメージが加わり易い。バリア層２０にこのようなダメージが加わると、リーク電流の増大等を招く恐れがある。
【0072】
これに対し、半導体装置１Ｂのように、バリア層２０の面２０ａにキャップ層１１０が設けられていると、熱によるＩｎの脱離やエッチングによる欠陥の発生等のダメージがバリア層２０に加わることが抑えられる。これにより、リーク電流の増大等が抑えられた、高性能の半導体装置１Ｂが実現される。
【0073】
続いて、上記構成を有する半導体装置１Ｂの製造方法について、次の図８から図１０、及び上記図７を参照して、説明する。
図８から図１０は第３実施形態に係る半導体装置の製造方法の一例について説明する図である。図８（Ａ）、図８（Ｂ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）及び図１０（Ｂ）にはそれぞれ、半導体装置製造における各工程の要部断面図を模式的に示している。
図８から図１０は第３実施形態に係る半導体装置の製造方法の一例について説明する図である。図８（Ａ）、図８（Ｂ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）及び図１０（Ｂ）にはそれぞれ、半導体装置製造における各工程の要部断面図を模式的に示している。
【0074】
まず、図８（Ａ）に示すように、下地基板６０上に、核形成層７０、チャネル層１０、スペーサ層８０、バリア層２０及びキャップ層１１０が順次成長された積層構造が形成される。
【0075】
例えば、半絶縁性ＳｉＣの下地基板６０の面６０ａに、ＭＯＶＰＥ法を用いて、ＡｌＮの核形成層７０が成長される。核形成層７０の厚さは、例えば、１００ｎｍに設定される。核形成層７０の面７０ａに、ＭＯＶＰＥ法を用いて、ＧａＮのチャネル層１０が成長される。チャネル層１０の厚さは、例えば、３μｍに設定される。チャネル層１０の面１０ａに、ＭＯＶＰＥ法を用いて、ＡｌＧａＮ又はＡｌＮ（組成式ＡｌｘＧａ１－ｘＮ）のスペーサ層８０が成長される。スペーサ層８０の厚さは、例えば、２ｎｍに設定される。スペーサ層８０のＡｌｘＧａ１－ｘＮのＡｌ組成ｘは、例えば、０．４０≦ｘ≦１．００に設定される。スペーサ層８０の面８０ａに、ＭＯＶＰＥ法を用いて、初期組成のＩｎＡｌＧａＮ（組成式ＩｎｙＡｌｚＧａ１－ｙ－ｚＮ）のバリア層２０が成長される。バリア層２０の厚さは、例えば、６ｎｍに設定される。初期組成のバリア層２０のＩｎｙＡｌｚＧａ１－ｙ－ｚＮは、そのＡｌ組成ｚが、例えば、０．１０≦ｚ＜１．００に設定される。初期組成のバリア層２０のＩｎｙＡｌｚＧａ１－ｙ－ｚＮは、そのＩｎ組成ｙが、例えば、０．００＜ｙ≦０．２０に設定される。但し、０．００＜ｙ＋ｚ＜１．００である。
【0076】
更に、バリア層２０の面２０ａに、ＭＯＶＰＥ法を用いて、ＡｌＧａＮ又はＧａＮ（組成式ＡｌｔＧａ１－ｔＮ）のキャップ層１１０が成長される。キャップ層１１０の厚さは、例えば、４ｎｍに設定される。キャップ層１１０のＡｌｔＧａ１－ｔＮのＡｌ組成ｔは、例えば、０．００≦ｔ＜１．００に設定される。尚、キャップ層１１０にＡｌが含有されていると、Ａｌが含有されていない場合に比べて、バリア層２０に含有されるＩｎのキャップ層１１０への拡散が抑えられる。
【0077】
ＭＯＶＰＥ法を用いた各窒化物半導体層（核形成層７０、チャネル層１０、スペーサ層８０及びバリア層２０）の成長において、ＧａＮの成長には、Ｇａ源であるＴＭＧａとＮＨ３との混合ガスが用いられる。ＡｌＧａＮの成長には、Ａｌ源であるＴＭＡｌとＴＭＧａとＮＨ３との混合ガスが用いられる。ＡｌＮの成長には、ＴＭＡｌとＮＨ３との混合ガスが用いられる。ＩｎＡｌＧａＮの成長には、Ｉｎ源であるＴＭＩｎとＴＭＡｌとＴＭＧａとＮＨ３との混合ガスが用いられる。成長する窒化物半導体に応じて、ＴＭＧａ、ＴＭＡｌ、ＴＭＩｎの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。キャリアガスには、Ｈ２又はＮ２が用いられる。成長時の圧力条件は、１ｋＰａ程度から１００ｋＰａ程度の範囲とされる。成長時の温度条件は、７００℃程度から１２００℃程度の範囲とされる。
【0078】
尚、ここでは、スペーサ層８０を設ける例を示すが、スペーサ層８０を設けず、チャネル層１０上に直接、バリア層２０を成長することもできる。
下地基板６０上に、核形成層７０、チャネル層１０、スペーサ層８０、バリア層２０及びキャップ層１１０が順次成長された積層構造の形成後、素子間分離領域（図示せず）が形成される。例えば、まず、フォトリソグラフィ技術を用いて、素子間分離領域を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、そのマスクの開口部の窒化物半導体層に対し、塩素系ガスを用いたドライエッチング、又はＡｒ等のイオン注入が行われ、素子間分離領域が形成される。素子分離領域の形成後、マスクは除去される。
下地基板６０上に、核形成層７０、チャネル層１０、スペーサ層８０、バリア層２０及びキャップ層１１０が順次成長された積層構造の形成後、素子間分離領域（図示せず）が形成される。例えば、まず、フォトリソグラフィ技術を用いて、素子間分離領域を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、そのマスクの開口部の窒化物半導体層に対し、塩素系ガスを用いたドライエッチング、又はＡｒ等のイオン注入が行われ、素子間分離領域が形成される。素子分離領域の形成後、マスクは除去される。
【0079】
上記のような窒化物半導体層の積層構造及び素子間分離領域の形成後、図８（Ｂ）に示すように、キャップ層１１０の面１１０ａ上に、後述のように第１領域２１及び第２領域２２を形成する領域に開口部１０１を有する表面保護膜１００が形成される。表面保護膜１００には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＷの少なくとも１種を含む酸化物、窒化物、酸窒化物といった各種絶縁材料が用いられる。例えば、表面保護膜１００には、ＳｉＮが用いられる。表面保護膜１００の形成には、プラズマＣＶＤ法が用いられる。このほか、表面保護膜１００の形成には、ＡＬＤ法、スパッタ法等が用いられてもよい。開口部１０１を有する表面保護膜１００は、例えば、プラズマＣＶＤ法等を用いて全面に表面保護膜１００の材料を形成した後、フォトリソグラフィ技術、及び塩素系又はフッ素系ガスを用いたドライエッチングにより、所定の領域に開口部１０１を形成することで、得られる。
【0080】
表面保護膜１００の開口部１０１の形成時には、図８（Ｂ）に示すように、その開口部１０１の形成により露出するキャップ層１１０の部位が続けて除去されてもよい。例えば、塩素系ガスを用いて表面保護膜１００をドライエッチングすることで、表面保護膜１００に開口部１０１を形成し、更にその開口部１０１のキャップ層１１０を除去する。このほか、表面保護膜１００に所定のエッチングプロセスで開口部１０１を形成した後、その開口部１０１に露出するキャップ層１１０を、別のエッチングプロセスで除去することもできる。
【0081】
開口部１０１を有する表面保護膜１００の形成、及びキャップ層１１０の一部除去後、図９（Ａ）に示すように、表面保護膜１００及びキャップ層１１０から露出するバリア層２０に、低Ｉｎ組成の第１領域２１及び第２領域２２が形成される。第１領域２１及び第２領域２２を形成する際には、表面保護膜１００及びキャップ層１１０からバリア層２０が露出する状態で、水素雰囲気中、６００℃から８００℃の範囲の温度条件、例えば、７００℃の温度で、熱処理が行われる。このような熱処理が行われることで、表面保護膜１００及びキャップ層１１０から露出するバリア層２０の領域からＩｎが脱離される。これにより、表面保護膜１００及びキャップ層１１０から露出するバリア層２０の領域に、低Ｉｎ組成の第１領域２１及び第２領域２２が形成される。例えば、熱処理により、Ａｌ組成ｚが０．４０≦ｚ＜１．００で、Ｉｎ組成ｙが０≦ｘ≦０．０５（但し０．００＜ｙ＋ｚ＜１．００）のＩｎｙＡｌｚＧａ１－ｙ－ｚＮの第１領域２１及び第２領域２２が形成される。第１領域２１と第２領域２２との間の領域、即ち、表面保護膜１００で覆われてＩｎの脱離が抑えられた領域が、第１領域２１及び第２領域２２よりもＩｎ組成の高い第３領域２３となる。例えば、上記のような初期組成のＩｎｙＡｌｚＧａ１－ｙ－ｚＮの第３領域２３が形成される。
【0082】
低Ｉｎ組成の第１領域２１及び第２領域２２は、例えば、バリア層２０の一方の面２０ａから他方の面２０ｂまで延びるように、即ち、スペーサ層８０の面８０ａ（スペーサ層８０を設けない場合はチャネル層１０の面１０ａ）と接するように、形成される。このように形成されると、チャネル層１０と、後述のように第１領域２１及び第２領域２２の直上にそれぞれ形成されるソース電極４０及びドレイン電極５０との間のバリア層２０が、低Ｉｎ組成により低電気抵抗となる第１領域２１及び第２領域２２で占められる。そのため、チャネル層１０とソース電極４０及びドレイン電極５０との間のバリア層２０を、部分的に、例えば、表層部のみを低Ｉｎ組成とする場合に比べて、チャネル層１０とソース電極４０及びドレイン電極５０との間のコンタクト抵抗を低減することができる。
【0083】
バリア層２０の第１領域２１及び第２領域２２の形成後、表面保護膜１００は除去される。表面保護膜１００の除去後、図９（Ｂ）に示すように、バリア層２０に形成された第１領域２１及び第２領域２２の直上にそれぞれ、ソース電極４０及びドレイン電極５０が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極４０を形成する第１領域２１、及びドレイン電極５０を形成する第２領域２２にそれぞれ、電極用金属が形成される。例えば、電極用金属として、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。そして、電極用金属の形成後、窒素雰囲気中、４００℃から１０００℃の範囲の温度条件、例えば、５５０℃の温度で熱処理が行われ、電極用金属のオーミックコンタクトが確立される。これにより、第１領域２１及び第２領域２２の直上にそれぞれ、ソース電極４０及びドレイン電極５０が形成される。
【0084】
バリア層２０の、ソース電極４０と対向する領域、即ち、ソース電極４０の直下の領域が、低Ｉｎ組成の第１領域２１となる。バリア層２０の、ドレイン電極５０と対向する領域、即ち、ドレイン電極５０の直下の領域が、低Ｉｎ組成の第２領域２２となる。
【0085】
ソース電極４０及びドレイン電極５０の形成後、図１０（Ａ）に示すように、キャップ層１１０、ソース電極４０及びドレイン電極５０を覆うように、パッシベーション膜９０が形成される。例えば、プラズマＣＶＤ法を用いて、厚さが２ｎｍから５００ｎｍの範囲、例えば、厚さが１００ｎｍのＳｉＮ等のパッシベーション膜９０が形成される。パッシベーション膜９０の形成には、ＡＬＤ法、スパッタ法等が用いられてもよい。
【0086】
パッシベーション膜９０の形成後、図１０（Ｂ）に示すように、ゲート電極３０を形成する領域のパッシベーション膜９０が部分的に除去され、キャップ層１１０に通じる開口部９１が形成される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極３０を形成する領域に開口部を有するマスク（図示せず）が形成され、ドライエッチングが行われる。このエッチングにより、マスクの開口部から露出するパッシベーション膜９０が除去され、パッシベーション膜９０の開口部９１が形成される。パッシベーション膜９０のエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって行われる。このほか、パッシベーション膜９０のエッチングは、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われてもよい。エッチング時のバリア層２０へのダメージが、キャップ層１１０によって抑えられる。パッシベーション膜９０のエッチング後、マスクは除去される。
【0087】
パッシベーション膜９０の開口部９１の形成後、その開口部９１の位置に、上記図７に示したように、ゲート電極３０が形成される。その際は、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜９０の開口部９１の位置に、電極用金属が形成される。例えば、電極用金属として、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとの積層体が形成される。電極用金属は、パッシベーション膜９０の上面のほか、開口部９１内に入り込むように形成される。これにより、ショットキー電極として機能するゲート電極３０が形成される。
【0088】
以上のような工程により、上記図７に示したような半導体装置１Ｂが製造される。
半導体装置１Ｂでは、上記のように、ソース電極４０の直下に、バリア層２０の低Ｉｎ組成の第１領域２１が設けられ、ドレイン電極５０の直下に、バリア層２０の低Ｉｎ組成の第２領域２２が設けられる。これにより、半導体装置１Ｂでは、ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗が低減される。コンタクト抵抗が低減されることで、チャネル層１０を介してソース電極４０とドレイン電極５０との間に形成される電子輸送経路の抵抗の上昇、オン抵抗の上昇が抑えられる。更に、半導体装置１Ｂでは、バリア層２０を覆うキャップ層１１０が設けられることで、バリア層２０のダメージが抑えられ、リーク電流等が抑えられる。従って、コンタクト抵抗が低く、低オン抵抗であり、且つ、出力の高い、高性能の半導体装置１Ｂが実現される。
半導体装置１Ｂでは、上記のように、ソース電極４０の直下に、バリア層２０の低Ｉｎ組成の第１領域２１が設けられ、ドレイン電極５０の直下に、バリア層２０の低Ｉｎ組成の第２領域２２が設けられる。これにより、半導体装置１Ｂでは、ソース電極４０及びドレイン電極５０とチャネル層１０との間のコンタクト抵抗が低減される。コンタクト抵抗が低減されることで、チャネル層１０を介してソース電極４０とドレイン電極５０との間に形成される電子輸送経路の抵抗の上昇、オン抵抗の上昇が抑えられる。更に、半導体装置１Ｂでは、バリア層２０を覆うキャップ層１１０が設けられることで、バリア層２０のダメージが抑えられ、リーク電流等が抑えられる。従って、コンタクト抵抗が低く、低オン抵抗であり、且つ、出力の高い、高性能の半導体装置１Ｂが実現される。
【0089】
更に、このような半導体装置１Ｂの製造において、バリア層２０の低Ｉｎ組成の第１領域２１及び第２領域２２は、水素雰囲気での熱処理によりＩｎを脱離させることによって形成される。これにより、再成長層形成技術を採用する場合のような工数の増大を抑えて、コンタクト抵抗の低い高性能の半導体装置１Ｂを実現することが可能になる。また、ピットアシストエッチング技術を採用する場合のような、バリア層２０及びその下層のチャネル層１０や下地基板６０の結晶転位密度に対する依存性を抑えて、コンタクト抵抗の低い高性能の半導体装置１Ｂを実現することが可能になる。
【0090】
尚、半導体装置１Ｂにおいて、ゲート電極３０、ソース電極４０及びドレイン電極５０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極３０、ソース電極４０及びドレイン電極５０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極４０及びドレイン電極５０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極３０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
【0091】
ここでは、半導体装置１Ｂにショットキー電極として機能するゲート電極３０を設ける例を示すが、ゲート電極３０とバリア層２０との間に、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜を設け、ＭＩＳ型ゲート構造としてもよい。
【0092】
以上、第１から第３実施形態について説明した。
上記第１から第３実施形態で述べたような構成を有する半導体装置１、１Ａ、１Ｂ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
上記第１から第３実施形態で述べたような構成を有する半導体装置１、１Ａ、１Ｂ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【0093】
［第４実施形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第４実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第４実施形態として説明する。
【0094】
図１１は第４実施形態に係る半導体パッケージの一例について説明する図である。図１１には、半導体パッケージの一例の要部平面図を模式的に示している。
図１１に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１実施形態で述べた半導体装置１（図１）、半導体装置１が搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
図１１に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１実施形態で述べた半導体装置１（図１）、半導体装置１が搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
【0095】
半導体装置１は、例えば、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１には、上記ゲート電極３０と接続されたパッド３０ａ、ソース電極４０と接続されたパッド４０ａ、及びドレイン電極５０と接続されたパッド５０ａが設けられる。パッド３０ａ、パッド４０ａ及びパッド５０ａはそれぞれ、Ａｕ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
【0096】
半導体装置１の、ゲート電極３０と接続されたパッド３０ａ及びドレイン電極５０と接続されたパッド５０ａが設けられる面とは反対側の面に、ソース電極４０と接続された外部接続用電極が設けられてもよい。当該外部接続用電極を、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて接続してもよい。
【0097】
例えば、上記第１実施形態で述べた半導体装置１が用いられ、このような構成を有する半導体パッケージ２００が得られる。
上記のように、半導体装置１では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０の、その上に設けられるソース電極４０及びドレイン電極５０の直下にそれぞれ、低Ｉｎ組成の第１領域２１及び第２領域２２が設けられる。低Ｉｎ組成の第１領域２１及び第２領域２２は、それらの間にあってそれらよりもＩｎ組成が高くなる第３領域２３よりも低電気抵抗となる。従って、ソース電極４０及びドレイン電極５０と、バリア層２０の下に設けられるチャネル層１０との間のコンタクト抵抗が低減される。これにより、低コンタクト抵抗、低オン抵抗、高出力となる、高性能の半導体装置１が実現される。このような半導体装置１が用いられ、高性能の半導体パッケージ２００が実現される。
上記のように、半導体装置１では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０の、その上に設けられるソース電極４０及びドレイン電極５０の直下にそれぞれ、低Ｉｎ組成の第１領域２１及び第２領域２２が設けられる。低Ｉｎ組成の第１領域２１及び第２領域２２は、それらの間にあってそれらよりもＩｎ組成が高くなる第３領域２３よりも低電気抵抗となる。従って、ソース電極４０及びドレイン電極５０と、バリア層２０の下に設けられるチャネル層１０との間のコンタクト抵抗が低減される。これにより、低コンタクト抵抗、低オン抵抗、高出力となる、高性能の半導体装置１が実現される。このような半導体装置１が用いられ、高性能の半導体パッケージ２００が実現される。
【0098】
ここでは、半導体装置１を例にしたが、他の半導体装置１Ａ、１Ｂ等を用いて同様に半導体パッケージを得ることが可能である。
［第５実施形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第５実施形態として説明する。
［第５実施形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第５実施形態として説明する。
【0099】
図１２は第５実施形態に係る力率改善回路の一例について説明する図である。図１２には、力率改善回路の一例の等価回路図を示している。
図１２に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
図１２に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
【0100】
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
【0101】
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。
上記のように、半導体装置１、１Ａ、１Ｂ等では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０の、その上に設けられるソース電極４０及びドレイン電極５０の直下にそれぞれ、低Ｉｎ組成の第１領域２１及び第２領域２２が設けられる。低Ｉｎ組成の第１領域２１及び第２領域２２は、それらの間にあってそれらよりもＩｎ組成が高くなる第３領域２３よりも低電気抵抗となる。従って、ソース電極４０及びドレイン電極５０と、バリア層２０の下に設けられるチャネル層１０との間のコンタクト抵抗が低減される。これにより、低コンタクト抵抗、低オン抵抗、高出力となる、高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能のＰＦＣ回路３００が実現される。
上記のように、半導体装置１、１Ａ、１Ｂ等では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０の、その上に設けられるソース電極４０及びドレイン電極５０の直下にそれぞれ、低Ｉｎ組成の第１領域２１及び第２領域２２が設けられる。低Ｉｎ組成の第１領域２１及び第２領域２２は、それらの間にあってそれらよりもＩｎ組成が高くなる第３領域２３よりも低電気抵抗となる。従って、ソース電極４０及びドレイン電極５０と、バリア層２０の下に設けられるチャネル層１０との間のコンタクト抵抗が低減される。これにより、低コンタクト抵抗、低オン抵抗、高出力となる、高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能のＰＦＣ回路３００が実現される。
【0102】
［第６実施形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第６実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第６実施形態として説明する。
【0103】
図１３は第６実施形態に係る電源装置の一例について説明する図である。図１３には、電源装置の一例の等価回路図を示している。
図１３に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
図１３に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
【0104】
一次側回路４１０には、上記第５実施形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
【0105】
二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
【0106】
上記のように、半導体装置１、１Ａ、１Ｂ等では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０の、その上に設けられるソース電極４０及びドレイン電極５０の直下にそれぞれ、低Ｉｎ組成の第１領域２１及び第２領域２２が設けられる。低Ｉｎ組成の第１領域２１及び第２領域２２は、それらの間にあってそれらよりもＩｎ組成が高くなる第３領域２３よりも低電気抵抗となる。従って、ソース電極４０及びドレイン電極５０と、バリア層２０の下に設けられるチャネル層１０との間のコンタクト抵抗が低減される。これにより、低コンタクト抵抗、低オン抵抗、高出力となる、高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能の電源装置４００が実現される。
【0107】
［第７実施形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第７実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第７実施形態として説明する。
【0108】
図１４は第７実施形態に係る増幅器の一例について説明する図である。図１４には、増幅器の一例の等価回路図を示している。
図１４に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
図１４に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
【0109】
デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
【0110】
このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。
上記のように、半導体装置１、１Ａ、１Ｂ等では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０の、その上に設けられるソース電極４０及びドレイン電極５０の直下にそれぞれ、低Ｉｎ組成の第１領域２１及び第２領域２２が設けられる。低Ｉｎ組成の第１領域２１及び第２領域２２は、それらの間にあってそれらよりもＩｎ組成が高くなる第３領域２３よりも低電気抵抗となる。従って、ソース電極４０及びドレイン電極５０と、バリア層２０の下に設けられるチャネル層１０との間のコンタクト抵抗が低減される。これにより、低コンタクト抵抗、低オン抵抗、高出力となる、高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能の増幅器５００が実現される。
上記のように、半導体装置１、１Ａ、１Ｂ等では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０の、その上に設けられるソース電極４０及びドレイン電極５０の直下にそれぞれ、低Ｉｎ組成の第１領域２１及び第２領域２２が設けられる。低Ｉｎ組成の第１領域２１及び第２領域２２は、それらの間にあってそれらよりもＩｎ組成が高くなる第３領域２３よりも低電気抵抗となる。従って、ソース電極４０及びドレイン電極５０と、バリア層２０の下に設けられるチャネル層１０との間のコンタクト抵抗が低減される。これにより、低コンタクト抵抗、低オン抵抗、高出力となる、高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能の増幅器５００が実現される。
【0111】
上記半導体装置１、１Ａ、１Ｂ等を適用した各種電子装置（上記第４から第７実施形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器（「電子装置」と称されてもよい）に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器に搭載することが可能である。
【符号の説明】
【0112】
１、１Ａ、１Ｂ 半導体装置
１０ チャネル層
１０ａ、２０ａ、２０ｂ、６０ａ、７０ａ、８０ａ、１１０ａ 面
２０ バリア層
２１ 第１領域
２２ 第２領域
２３ 第３領域
３０ ゲート電極
３０ａ、４０ａ、５０ａ パッド
４０ ソース電極
５０ ドレイン電極
６０ 下地基板
７０ 核形成層
８０ スペーサ層
９０ パッシベーション膜
９１、１０１ 開口部
１００ 表面保護膜
１１０ キャップ層
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
１０ チャネル層
１０ａ、２０ａ、２０ｂ、６０ａ、７０ａ、８０ａ、１１０ａ 面
２０ バリア層
２１ 第１領域
２２ 第２領域
２３ 第３領域
３０ ゲート電極
３０ａ、４０ａ、５０ａ パッド
４０ ソース電極
５０ ドレイン電極
６０ 下地基板
７０ 核形成層
８０ スペーサ層
９０ パッシベーション膜
９１、１０１ 開口部
１００ 表面保護膜
１１０ キャップ層
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】