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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024057304
(43)【公開日】2024-04-24
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/00 20060101AFI20240417BHJP
H01L 23/12 20060101ALI20240417BHJP
H04B 5/48 20240101ALI20240417BHJP
【ＦＩ】
H01L25/00 B
H01L23/12 B
H04B5/02
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022163944
(22)【出願日】2022-10-12
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】中柴 康隆
(72)【発明者】
【氏名】宮木 博
(72)【発明者】
【氏名】五十嵐 孝行
【テーマコード（参考）】
5K012
【Ｆターム（参考）】
5K012AC06
(57)【要約】
【課題】半導体装置の信頼性を向上する。
【解決手段】半導体装置は、絶縁基板１Ｓと、絶縁基板１Ｓ上に設けられ、異電位間の非接触通信を行うトランスフォーマの構成要素である上層インダクタＴＬと、を有する。ここで、上層インダクタＴＬは、第１電位が印加されるように構成されている。そして、上層インダクタＴＬは、第１電位とは異なる第２電位が印加されるように構成された下層インダクタＢＬと磁気結合可能に設けられている。
【選択図】図４
【解決手段】半導体装置は、絶縁基板１Ｓと、絶縁基板１Ｓ上に設けられ、異電位間の非接触通信を行うトランスフォーマの構成要素である上層インダクタＴＬと、を有する。ここで、上層インダクタＴＬは、第１電位が印加されるように構成されている。そして、上層インダクタＴＬは、第１電位とは異なる第２電位が印加されるように構成された下層インダクタＢＬと磁気結合可能に設けられている。
【選択図】図４
【特許請求の範囲】
【請求項1】
絶縁基板と、
前記絶縁基板上に設けられ、異電位間の非接触通信を行うトランスフォーマの構成要素である第１インダクタと、
を有し、
前記第１インダクタは、第１電位が印加されるように構成され、
前記第１インダクタは、前記第１電位とは異なる第２電位が印加されるように構成された第２インダクタと磁気結合可能に設けられている、半導体装置。
前記絶縁基板上に設けられ、異電位間の非接触通信を行うトランスフォーマの構成要素である第１インダクタと、
を有し、
前記第１インダクタは、第１電位が印加されるように構成され、
前記第１インダクタは、前記第１電位とは異なる第２電位が印加されるように構成された第２インダクタと磁気結合可能に設けられている、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記半導体装置は、前記第２インダクタを有する第２チップを有し、
前記絶縁基板は、第１面と、前記第１面とは反対側に位置する第２面と、を有し、
前記第１面上に形成された絶縁層に前記第１インダクタが設けられ、
前記絶縁基板は、前記第２インダクタが前記第２面と対向するように、接着部材を介して前記第２チップ上に配置されている、半導体装置。
前記半導体装置は、前記第２インダクタを有する第２チップを有し、
前記絶縁基板は、第１面と、前記第１面とは反対側に位置する第２面と、を有し、
前記第１面上に形成された絶縁層に前記第１インダクタが設けられ、
前記絶縁基板は、前記第２インダクタが前記第２面と対向するように、接着部材を介して前記第２チップ上に配置されている、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記第２チップは、
半導体基板に形成されたトランジスタと、
前記トランジスタの上方に形成された多層配線層と、
を有し、
前記第２インダクタは、前記多層配線層に設けられている、半導体装置。
前記第２チップは、
半導体基板に形成されたトランジスタと、
前記トランジスタの上方に形成された多層配線層と、
を有し、
前記第２インダクタは、前記多層配線層に設けられている、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記第２インダクタは、前記多層配線層の最上層に設けられている、半導体装置。
前記第２インダクタは、前記多層配線層の最上層に設けられている、半導体装置。
【請求項5】
請求項３に記載の半導体装置において、
前記絶縁基板の厚さは、前記多層配線層の厚さよりも厚い、半導体装置。
前記絶縁基板の厚さは、前記多層配線層の厚さよりも厚い、半導体装置。
【請求項6】
請求項２に記載の半導体装置において、
前記半導体装置は、前記第１インダクタに前記第１電位を印加する第１回路を有する第１チップを有し、
前記絶縁基板上に設けられた前記第１インダクタは、第１導電性部材を介して、前記第１チップに設けられた前記第１回路と電気的に接続されている、半導体装置。
前記半導体装置は、前記第１インダクタに前記第１電位を印加する第１回路を有する第１チップを有し、
前記絶縁基板上に設けられた前記第１インダクタは、第１導電性部材を介して、前記第１チップに設けられた前記第１回路と電気的に接続されている、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記第２チップは、前記第２インダクタに前記第２電位を印加する第２回路を有する、半導体装置。
前記第２チップは、前記第２インダクタに前記第２電位を印加する第２回路を有する、半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
前記半導体装置は、
前記第２インダクタに前記第２電位を印加する第２回路を有する第２チップと、
前記第２インダクタが形成された第３チップと、
を有し、
前記第２インダクタは、第２導電性部材を介して、前記第２回路と電気的に接続されている、半導体装置。
前記半導体装置は、
前記第２インダクタに前記第２電位を印加する第２回路を有する第２チップと、
前記第２インダクタが形成された第３チップと、
を有し、
前記第２インダクタは、第２導電性部材を介して、前記第２回路と電気的に接続されている、半導体装置。
【請求項9】
請求項８に記載の半導体装置において、
平面視において、前記第３チップのサイズは、前記絶縁基板のサイズよりも大きく、
前記絶縁基板は、前記第３チップ上に設けられ、
前記絶縁基板から露出する前記第３チップの一部は、前記第２導電性部材を介して、前記第２チップと電気的に接続されている、半導体装置。
平面視において、前記第３チップのサイズは、前記絶縁基板のサイズよりも大きく、
前記絶縁基板は、前記第３チップ上に設けられ、
前記絶縁基板から露出する前記第３チップの一部は、前記第２導電性部材を介して、前記第２チップと電気的に接続されている、半導体装置。
【請求項10】
請求項１に記載の半導体装置において、
前記絶縁基板は、ガラス基板である、半導体装置。
前記絶縁基板は、ガラス基板である、半導体装置。
【請求項11】
請求項１に記載の半導体装置において、
前記絶縁基板は、第１面と、前記第１面とは反対側に位置する第２面と、を有し、
前記第１面上に形成された絶縁層に前記第１インダクタが設けられ、
前記第２面上に前記第２インダクタが設けられ、
前記絶縁基板には、前記絶縁基板を貫通し、かつ、前記第２インダクタと電気的に接続された貫通ビアが設けられている、半導体装置。
前記絶縁基板は、第１面と、前記第１面とは反対側に位置する第２面と、を有し、
前記第１面上に形成された絶縁層に前記第１インダクタが設けられ、
前記第２面上に前記第２インダクタが設けられ、
前記絶縁基板には、前記絶縁基板を貫通し、かつ、前記第２インダクタと電気的に接続された貫通ビアが設けられている、半導体装置。
【請求項12】
請求項１１に記載の半導体装置において、
前記半導体装置は、
前記第１インダクタに前記第１電位を印加する第１回路を有する第１チップと、
前記第２インダクタに前記第２電位を印加する第２回路を有する第２チップと、
を含み、
前記絶縁基板の前記第１面上に設けられた前記第１インダクタは、第１導電性部材を介して、前記第１チップに設けられた前記第１回路と電気的に接続され、
前記絶縁基板に設けられた前記貫通ビアは、前記絶縁基板の前記第１面上に設けられた接続端子と電気的に接続され、
前記絶縁基板の前記第１面に設けられた前記接続端子は、第２導電性部材を介して、前記第２チップに設けられた前記第２回路と電気的に接続され、
前記絶縁基板の前記第２面下に設けられた前記第２インダクタは、前記貫通ビア、前記接続端子および前記第２導電性部材を介して、前記第２チップに設けられた前記第２回路と電気的に接続されている、半導体装置。
前記半導体装置は、
前記第１インダクタに前記第１電位を印加する第１回路を有する第１チップと、
前記第２インダクタに前記第２電位を印加する第２回路を有する第２チップと、
を含み、
前記絶縁基板の前記第１面上に設けられた前記第１インダクタは、第１導電性部材を介して、前記第１チップに設けられた前記第１回路と電気的に接続され、
前記絶縁基板に設けられた前記貫通ビアは、前記絶縁基板の前記第１面上に設けられた接続端子と電気的に接続され、
前記絶縁基板の前記第１面に設けられた前記接続端子は、第２導電性部材を介して、前記第２チップに設けられた前記第２回路と電気的に接続され、
前記絶縁基板の前記第２面下に設けられた前記第２インダクタは、前記貫通ビア、前記接続端子および前記第２導電性部材を介して、前記第２チップに設けられた前記第２回路と電気的に接続されている、半導体装置。
【請求項13】
請求項１１に記載の半導体装置において、
前記第１インダクタは、スパイラルインダクタから構成され、
前記第２インダクタは、スパイラルインダクタから構成され、
前記第１インダクタは、単層で形成され、
前記第２インダクタは、２層で形成され、
前記第２インダクタは、
前記２層のうちの１層に設けられた第１パッドと、
前記２層のうちの前記１層に設けられた第２パッドと、
前記２層のうちの他の１層と前記１層とにわたって設けられ、かつ、前記第２パッドと電気的に接続された引出配線部と、
を有し、
前記貫通ビアは、複数存在し、
複数の前記貫通ビアは、
前記第１パッドと電気的に接続された第１貫通ビアと、
前記引出配線部と電気的に接続された第２貫通ビアと、
を含む、半導体装置。
前記第１インダクタは、スパイラルインダクタから構成され、
前記第２インダクタは、スパイラルインダクタから構成され、
前記第１インダクタは、単層で形成され、
前記第２インダクタは、２層で形成され、
前記第２インダクタは、
前記２層のうちの１層に設けられた第１パッドと、
前記２層のうちの前記１層に設けられた第２パッドと、
前記２層のうちの他の１層と前記１層とにわたって設けられ、かつ、前記第２パッドと電気的に接続された引出配線部と、
を有し、
前記貫通ビアは、複数存在し、
複数の前記貫通ビアは、
前記第１パッドと電気的に接続された第１貫通ビアと、
前記引出配線部と電気的に接続された第２貫通ビアと、
を含む、半導体装置。
【請求項14】
請求項１１に記載の半導体装置において、
前記第１インダクタは、ミアンダインダクタから構成され、
前記第２インダクタは、ミアンダインダクタから構成され、
前記第１インダクタは、第１単層で形成され、
前記第２インダクタは、第２単層で形成され、
前記第２インダクタは、
第２単層に設けられた第１パッドと、
前記第２単層に設けられた第２パッドと、
前記第２単層に設けられ、かつ、前記第２パッドと電気的に接続された引出配線部と、
を有し、
前記貫通ビアは、複数存在し、
複数の前記貫通ビアは、
前記第１パッドと電気的に接続された第１貫通ビアと、
前記第２パッドと電気的に接続された第２貫通ビアと、
を含む、半導体装置。
前記第１インダクタは、ミアンダインダクタから構成され、
前記第２インダクタは、ミアンダインダクタから構成され、
前記第１インダクタは、第１単層で形成され、
前記第２インダクタは、第２単層で形成され、
前記第２インダクタは、
第２単層に設けられた第１パッドと、
前記第２単層に設けられた第２パッドと、
前記第２単層に設けられ、かつ、前記第２パッドと電気的に接続された引出配線部と、
を有し、
前記貫通ビアは、複数存在し、
複数の前記貫通ビアは、
前記第１パッドと電気的に接続された第１貫通ビアと、
前記第２パッドと電気的に接続された第２貫通ビアと、
を含む、半導体装置。
【請求項15】
請求項１に記載の半導体装置において、
前記絶縁基板は、第１面と、前記第１面とは反対側に位置する第２面と、を有し、
前記第１面上に第１層が設けられ、
前記第２面下に第２層が設けられ、
前記第１インダクタは、
前記第１層に設けられた第１配線部と、
前記第１配線部と接続された第１プラグと、
前記第１プラグと接続され、かつ、前記第２層に設けられた第２配線部と、
前記第２配線部と接続された第２プラグと、
を有し、
前記第２インダクタは、
前記第２層に設けられた第３配線部と、
前記第３配線部と接続された第３プラグと、
前記第３プラグと接続され、かつ、前記第１層に設けられた第４配線部と、
前記第４配線部と接続された第４プラグと、
を有し、
平面視において、前記第１配線部と前記第３配線部とは交差し、
平面視において、前記第２配線部と前記第４配線部とは交差している、半導体装置。
前記絶縁基板は、第１面と、前記第１面とは反対側に位置する第２面と、を有し、
前記第１面上に第１層が設けられ、
前記第２面下に第２層が設けられ、
前記第１インダクタは、
前記第１層に設けられた第１配線部と、
前記第１配線部と接続された第１プラグと、
前記第１プラグと接続され、かつ、前記第２層に設けられた第２配線部と、
前記第２配線部と接続された第２プラグと、
を有し、
前記第２インダクタは、
前記第２層に設けられた第３配線部と、
前記第３配線部と接続された第３プラグと、
前記第３プラグと接続され、かつ、前記第１層に設けられた第４配線部と、
前記第４配線部と接続された第４プラグと、
を有し、
平面視において、前記第１配線部と前記第３配線部とは交差し、
平面視において、前記第２配線部と前記第４配線部とは交差している、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、誘導結合した一対のインダクタを利用して、異なる電位の間での信号伝送を可能とする半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
特開２０１１－８２２１２号公報（特許文献１）には、トランスフォーマを構成するコイルの寄生抵抗成分の大部分を占める直列抵抗を低減するために、微細化を妨げることなく、コイル断面積を大きくすることが可能な技術が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－８２２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、誘導結合した一対のインダクタを利用して非接触の信号伝送を可能とするトランスフォーマ（デジタルアイソレータ）がある。このトランスフォーマによれば、非接触の状態での信号伝送が可能となるため、一方の回路からの電気的ノイズが他方の回路に悪影響を及ぼすことを抑制できる利点が得られる。そして、このように構成されているトランスフォーマでは、互いに大きく電位の異なる回路間での非接触の信号伝送も可能となるように、絶縁耐圧の向上が望まれている。
【課題を解決するための手段】
【0005】
一実施の形態における半導体装置は、絶縁基板と、絶縁基板上に設けられ、異電位間の非接触通信を行うトランスフォーマの構成要素である第１インダクタと、を有する。ここで、第１インダクタは、第１電位が印加されるように構成されている。そして、第１インダクタは、第１電位とは異なる第２電位が印加されるように構成された第２インダクタと磁気結合可能に設けられている。
【発明の効果】
【0006】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【0007】
【図1】モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
【図2】信号の伝送例を示す説明図である。
【図3】２チップ構成を示す図である。
【図4】具現化態様１における半導体装置の構成を示す断面図である。
【図5】絶縁構造の詳細を示す断面図である。
【図6】ガラス基板と樹脂基板の特性を比較して示す表である。
【図7】絶縁構造の製造工程を示す断面図である。
【図12】３チップ構成を示す図である。
【図13】具現化態様１の変形例１における半導体装置の構成を示す断面図である。
【図14】具現化態様２の変形例２における半導体装置の構成を示す断面図である。
【図15】具現化態様２における半導体装置の構成を示す断面図である。
【図16】（ａ）は、トランスフォーマを有する絶縁構造の上面図であり、（ｂ）は、（ａ）のＡ－Ａ線で切断した断面図である。
【図17】絶縁構造の製造工程を示す断面図である。
【図21】（ａ）は、具現化態様２の変形例１における絶縁構造の構成を示す上面図であり、（ｂ）は、（ａ）のＡ－Ａ線で切断した断面図であり、（ｃ）は、具現化態様２の変形例１における絶縁構造の構成を示す下面図である。
【図22】具現化態様２の変形例２における絶縁構造の構成を示す上面図である。
【発明を実施するための形態】
【0008】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0009】
＜回路構成＞
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
【0010】
図１に示すように、駆動制御部は、制御回路ＣＣと、トランスフォーマＴＲ１と、トランスフォーマＴＲ２と、駆動回路ＤＲと、インバータＩＮＶとを有し、負荷回路ＬＯＤと電気的に接続されている。
【0011】
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣから出力される制御信号を駆動回路ＤＲに伝達するための回路である。一方、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲから出力される信号を制御回路ＣＣに伝達するための回路である。
【0012】
制御回路ＣＣは、駆動回路ＤＲを制御する機能を有する回路である。駆動回路ＤＲは、制御回路ＣＣからの制御に基づいて、負荷回路ＬＯＤを制御するインバータＩＮＶを動作させる回路である。
【0013】
制御回路ＣＣには、電源電位ＶＣＣ１が供給され、制御回路ＣＣは接地電位ＧＮＤ１により接地される。一方、インバータＩＮＶには、電源電位ＶＣＣ２が供給され、インバータＩＮＶは接地電位ＧＮＤ２により接地される。このとき、例えば、電源電位ＶＣＣ１は、インバータＩＮＶに供給される電源電位ＶＣＣ２よりも小さい。言い換えれば、インバータＩＮＶに供給される電源電位ＶＣＣ２は、電源電位ＶＣＣ１よりも大きい。
【0014】
送信回路ＴＸ１と受信回路ＲＸ１との間には、誘導結合（磁気結合）したコイル（インダクタ）ＣＬ１ａとコイルＣＬ１ｂからなるトランスフォーマＴＲ１が介在している。これにより、送信回路ＴＸ１から受信回路ＲＸ１に、トランスフォーマＴＲ１を介して信号を伝達することができる。この結果、駆動回路ＤＲは、トランスフォーマＴＲ１を介して、制御回路ＣＣから出力された制御信号を受信することができる。
【0015】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ１によって、制御回路ＣＣから駆動回路ＤＲへの電気的ノイズの伝達を抑制しながら、制御回路ＣＣから駆動回路ＤＲに制御信号を伝達することができる。このことから、制御信号への電気的ノイズの重畳に起因する駆動回路ＤＲの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0016】
トランスフォーマＴＲ１を構成するコイルＣＬ１ａおよびコイルＣＬ１ｂは、それぞれインダクタとして機能する。トランスフォーマＴＲ１は、誘導結合したコイルＣＬ１ａとコイルＣＬ１ｂからなる磁気結合素子として機能することになる。
【0017】
同様に、送信回路ＴＸ２および受信回路ＲＸ２の間には、誘導結合したコイルＣＬ２ｂとコイルＣＬ２ａとからなるトランスフォーマＴＲ２が介在している。これにより、送信回路ＴＸ２から受信回路ＲＸ２に、トランスフォーマＴＲ２を介して信号を伝達することができる。この結果、制御回路ＣＣは、トランスフォーマＴＲ２を介して、駆動回路ＤＲから出力された信号を受信することができる。
【0018】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ２によって、駆動回路ＤＲから制御回路ＣＣへの電気的ノイズの伝達を抑制しながら、駆動回路ＤＲから制御回路ＣＣに信号を伝達することができる。このことから、信号への電気的ノイズの重畳に起因する制御回路ＣＣの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0019】
トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとにより構成されており、コイルＣＬ１ａとコイルＣＬ１ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ１ａに電流が流れると、その電流の変化に応じてコイルＣＬ１ｂに誘導起電力が発生して誘導電流が流れるようになっている。このとき、コイルＣＬ１ａが一次コイルであり、コイルＣＬ１ｂが二次コイルである。このように、トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとの間に生じる電磁誘導現象を利用している。すなわち、送信回路ＴＸ１からトランスフォーマＴＲ１のコイルＣＬ１ａに信号を送って電流を流した結果、トランスフォーマＴＲ１のコイルＣＬ１ｂに生じた誘導電流を受信回路ＲＸ１で検知することにより、受信回路ＲＸ１は送信回路ＴＸ１から出力された制御信号に対応した信号を受信できる。
【0020】
同様に、トランスフォーマＴＲ２は、コイルＣＬ２ａとコイルＣＬ２ｂとにより構成されており、コイルＣＬ２ａとコイルＣＬ２ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ２ｂに電流が流れると、その電流の変化に応じてコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れるようになっている。このように、送信回路ＴＸ２からトランスフォーマＴＲ２のコイルＣＬ２ｂに信号を送って電流を流した結果、トランスフォーマＴＲ２のコイルＣＬ２ａに生じた誘導電流を受信回路ＲＸ２で検知することにより、受信回路ＲＸ２は送信回路ＴＸ２から出力された制御信号に対応した信号を受信することができる。
【0021】
送信回路ＴＸ１からトランスフォーマＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスフォーマＴＲ２を経由して受信回路ＲＸ２に至る経路とにより、制御回路ＣＣと駆動回路ＤＲとの間の信号の送受信が行なわれる。すなわち、送信回路ＴＸ１が送信した信号を受信回路ＲＸ１が受信し、送信回路ＴＸ２が送信した信号を受信回路ＲＸ２が受信することにより、制御回路ＣＣと駆動回路ＤＲとの間で信号の送受信を行うことができる。上述のように、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達には、トランスフォーマＴＲ１が介在する一方、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達には、トランスフォーマＴＲ２が介在する。これにより、駆動回路ＤＲは、制御回路ＣＣから送信された信号に応じて、負荷回路ＬＯＤを動作させるためのインバータＩＮＶを駆動することができる。
【0022】
制御回路ＣＣと駆動回路ＤＲとは、基準電位の電圧レベルが異なっている。すなわち、制御回路ＣＣでは、基準電位が接地電位ＧＮＤ１に固定されている一方、図１に示すように、駆動回路ＤＲは、インバータＩＮＶと電気的に接続されている。
【0023】
インバータＩＮＶは、例えば、ハイサイド用ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）とローサイド用ＩＧＢＴとを有している。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴのオン／オフ制御と、ローサイド用ＩＧＢＴのオン／オフ制御を駆動回路ＤＲで行なうことにより、インバータＩＮＶによる負荷回路ＬＯＤの制御が実現される。
【0024】
具体的に、ハイサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲによって、ハイサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。同様に、ローサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲによって、ローサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。
【0025】
ここで、例えば、ローサイド用ＩＧＢＴのオン制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）＋しきい値電圧（１５Ｖ）」をゲート電極に印加することにより実現される。
【0026】
一方、例えば、ローサイド用ＩＧＢＴのオフ制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）」をゲート電極に印加することにより実現される。
【0027】
したがって、ローサイド用ＩＧＢＴのオン／オフ制御は、０Ｖを基準電位として、ゲート電極にしきい値電圧（１５Ｖ）を印加するか否かによって行なわれる。
【0028】
一方、例えば、ハイサイド用ＩＧＢＴのオン制御も、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、この基準電位に対して、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0029】
ところが、ハイサイド用ＩＧＢＴのエミッタ電位は、ローサイド用ＩＧＢＴのエミッタ電位のように接地電位ＧＮＤ２に固定されているわけではない。すなわち、インバータＩＮＶにおいては、電源電位ＶＣＣ２と接地電位ＧＮＤ２との間に、ハイサイド用ＩＧＢＴとローサイド用ＩＧＢＴとが直列接続されている。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴがオンする際には、ローサイド用ＩＧＢＴをオフする一方、ハイサイド用ＩＧＢＴがオフする際には、ローサイド用ＩＧＢＴをオンする制御が行なわれる。
【0030】
したがって、ハイサイド用ＩＧＢＴがオフしている際には、ローサイド用ＩＧＢＴがオンしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、オンしているローサイド用ＩＧＢＴによって、接地電位ＧＮＤ２となる。
【0031】
一方、ハイサイド用ＩＧＢＴがオンしている際には、ローサイド用ＩＧＢＴがオフしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、ＩＧＢＴバス電圧となる。
【0032】
このとき、ハイサイド用ＩＧＢＴのオン／オフ制御は、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0033】
上述したように、ハイサイド用ＩＧＢＴのエミッタ電位は、ハイサイド用ＩＧＢＴがオンしている場合とオフしている場合で変動する。すなわち、ハイサイド用ＩＧＢＴのエミッタ電位は、接地電位ＧＮＤ２（０Ｖ）から電源電位ＶＣＣ２（例えば、８００Ｖ）まで変動する。したがって、ハイサイド用ＩＧＢＴをオンするためには、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「ＩＧＢＴバス電圧（８００Ｖ）＋しきい値電圧（１５Ｖ）」を印加する必要がある。
【0034】
このことから、ハイサイド用ＩＧＢＴのオン／オフ制御を行なう駆動回路ＤＲにおいては、ハイサイド用ＩＧＢＴのエミッタ電位を把握する必要がある。このため、駆動回路ＤＲは、ハイサイド用ＩＧＢＴのエミッタ電位を入力するように構成されている。この結果、駆動回路ＤＲには、８００Ｖの基準電位が入力され、駆動回路ＤＲは、この８００Ｖの基準電位に対して、１５Ｖのしきい値電圧（１５Ｖ）をハイサイド用ＩＧＢＴのゲート電極に印加することによって、ハイサイド用ＩＧＢＴをオンするように制御する。したがって、駆動回路ＤＲには、８００Ｖ程度の高電位が印加される。
【0035】
このように、駆動制御部は、低電位（数十Ｖ）を取り扱う制御回路ＣＣを有するとともに、高電位（数百Ｖ）を取り扱う駆動回路ＤＲを有している。このことから、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、異電位回路間での信号の伝達を行なうことが必要とされる。この点に関し、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、トランスフォーマＴＲ１とトランスフォーマＴＲ２を介在して行なわれるため、異電位回路間での信号の伝達が可能である。
【0036】
上述したように、トランスフォーマＴＲ１とトランスフォーマＴＲ２とにおいては、一次コイルと二次コイルとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、導体では繋がずに磁気結合させた一次コイルと二次コイルを信号の伝達に用いている。したがって、トランスフォーマＴＲ１を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧をできるだけ高くすることが重要である。同様に、トランスフォーマＴＲ２を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ２ｂとコイルＣＬ２ａとの間の絶縁耐圧をできるだけ高くすることが重要である。
【0037】
＜信号の伝送例＞
図２は、信号の伝送例を示す説明図である。
図２は、信号の伝送例を示す説明図である。
【0038】
図２において、送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１のエッジ部分を取り出して一定パルス幅の信号ＳＧ２を生成し、トランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に信号ＳＧ２を送る。この信号ＳＧ２による電流がトランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスフォーマＴＲ１のコイルＣＬ１ｂ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に対応した信号ＳＧ４を受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から受信回路ＲＸ１に信号を伝達することができる。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も同様に行なうことができる。
【0039】
＜２チップ構成＞
上述した駆動制御部のうちの送受信回路部は、例えば、２つの半導体チップに分けて形成される。具体的に、図３は、２チップ構成を示す図である。図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１と受信回路ＲＸ２とが形成されている。一方、半導体チップＣＨＰ２には、受信回路ＲＸ１と駆動回路ＤＲと送信回路ＴＸ２とトランスフォーマＴＲ２とが形成されている。
上述した駆動制御部のうちの送受信回路部は、例えば、２つの半導体チップに分けて形成される。具体的に、図３は、２チップ構成を示す図である。図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１と受信回路ＲＸ２とが形成されている。一方、半導体チップＣＨＰ２には、受信回路ＲＸ１と駆動回路ＤＲと送信回路ＴＸ２とトランスフォーマＴＲ２とが形成されている。
【0040】
このような２チップ構成では、例えば、トランスフォーマＴＲ１が送信回路ＴＸ１と受信回路ＲＸ２と同一の半導体チップＣＨＰ１に形成される。したがって、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２の集積化が可能となる。同様に、トランスフォーマＴＲ２が駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２と同一の半導体チップＣＨＰ２に形成される。このため、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２の集積化が可能となる。
【0041】
ここで、例えば、半導体チップＣＨＰ１においては、送信回路ＴＸ１と受信回路ＲＸ２とが形成されることから、半導体チップＣＨＰ１には、送信回路ＴＸ１や受信回路ＲＸ２を構成するトランジスタが形成される。同様に、半導体チップＣＨＰ２においても、駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２が形成されることから、半導体チップＣＨＰ２にも、駆動回路ＤＲや受信回路ＲＸ１や送信回路ＴＸ２を構成するトランジスタが形成される。したがって、半導体チップＣＨＰ１においては、トランスフォーマＴＲ１とトランジスタとが一緒に形成される。同様に、半導体チップＣＨＰ２においても、トランスフォーマＴＲ２とトランジスタとが一緒に形成される。
【0042】
＜改善の検討＞
このように２チップ構成では、１つの半導体チップにトランスフォーマとトランジスタとが形成されていることから、トランジスタに関する標準ＣＭＯＳ技術を流用してトランスフォーマが形成されている。
このように２チップ構成では、１つの半導体チップにトランスフォーマとトランジスタとが形成されていることから、トランジスタに関する標準ＣＭＯＳ技術を流用してトランスフォーマが形成されている。
【0043】
具体的に、標準ＣＭＯＳ技術では、半導体基板にトランジスタが形成され、このトランジスタの上方に複数層からなる配線層が形成される。ここで、標準ＣＭＯＳ技術では、下層配線層に設けられる下層配線は、近接したトランジスタ間を接続する配線であり、接続長が短い。このことから、下層配線においては、寄生抵抗はそれほど考慮しなくてもよいため、配線幅が細く、かつ、配線厚が薄いローカル配線から構成される。
【0044】
一方、標準ＣＭＯＳ技術では、上層配線層に設けられる上層配線は、互いに距離の離れた回路間を接続する配線であり、接続長が長くなる。この結果、上層配線においては、寄生抵抗を考慮する必要があり、配線幅が太く、かつ、配線厚が厚いグローバル配線から構成される。このように標準ＣＭＯＳ技術における複数層からなる配線層は、下層配線層に微細なローカル配線が形成され、上層配線層になるにつれて、配線幅と配線厚が大きい配線が形成される。すなわち、標準ＣＭＯＳ技術において、複数層からなる配線層に設けられる配線は、下層配線層に設けられたローカル配線と、中層配線層に設けられたセミグローバル配線と、上層配線層に設けられたグローバル配線層から構成される。
【0045】
そして、このような標準ＣＭＯＳ技術を前提として、トランスフォーマを形成する場合、トランスフォーマの構成要素である下層インダクタは、下層配線層に設けられたローカル配線を利用して形成される。一方、トランスフォーマの構成要素である上層インダクタは、上層配線層に設けられたグローバル配線を利用して形成される。これにより、下層インダクタと上層インダクタとの間の距離（半導体チップの厚さ方向の距離）を確保することができることから、トランスフォーマの絶縁耐圧を確保することができる。
【0046】
ただし、近年では、さらなるトランスフォーマの絶縁耐圧を向上することが望まれており、トランスフォーマの絶縁耐圧を向上するための工夫が求められている。
【0047】
例えば、標準ＣＭＯＳ技術では、半導体基板にトランジスタが形成され、トランジスタを形成した半導体基板の上方に多層配線層が形成される。このとき、半導体基板の厚さは、４００μｍ程度である一方、多層配線層の厚さは、４μｍ程度である。
【0048】
したがって、標準ＣＭＯＳ技術を利用して多層配線層にトランスフォーマを形成する場合、トランスフォーマを構成する下層インダクタと上層インダクタとの間の距離は、最大でも４μｍ程度である。しかしながら、下層インダクタと上層インダクタとの間の距離が４μｍ程度では、下層インダクタと上層インダクタとの間の絶縁耐圧（ガルバニック耐圧）を確保することが困難である。
【0049】
このことから、標準ＣＭＯＳ技術を利用することを前提として、多層配線層の厚さを厚くすることにより、下層インダクタと上層インダクタとの間の距離を確保する試みが行われている。ただし、標準ＣＭＯＳ技術を利用する場合、半導体基板に「反り」が発生するなどの要因によって、多層配線層の厚さをいくらでも厚くすることはできず、例えば、多層配線層を２０μｍ程度にすることが限界である。つまり、標準ＣＭＯＳ技術を採用する場合、下層インダクタと上層インダクタとの間の距離は、２０μｍ程度が限界である。
【0050】
この点に関し、現在のところ、トランスフォーマに要求される絶縁耐圧は、交流的に（ＡＣ的に）３７５０Ｖ程度であることから、標準ＣＭＯＳ技術を利用してトランスフォーマを形成する場合であっても、工夫を施すことにより、絶縁耐圧を確保できている。
【0051】
ところが、伝送効率を向上するためには、高電圧を使用することが望ましいことから、今後、トランスフォーマに要求される絶縁耐圧は、さらに高くなっている。具体的に、トランスフォーマに要求される絶縁耐圧は、交流的に（ＡＣ的に）５０００Ｖである。
【0052】
このため、下層インダクタと上層インダクタとの間の距離は、１００μｍ程度にしなければならず、標準ＣＭＯＳ技術を利用してトランスフォーマを形成する技術では対応することができない。つまり、交流的に５０００Ｖ程度の絶縁耐圧を有するトランスフォーマを実現するためには、標準ＣＭＯＳ技術からは離れた新たな設計思想が必要とされる。
【0053】
そこで、以下では、交流的に５０００Ｖ程度の絶縁耐圧を有するトランスフォーマを実現するために、標準ＣＭＯＳ技術からは離れた新たな設計思想に基づいて想到された技術的思想について説明する。
【0054】
＜実施の形態における基本思想＞
本実施の形態における基本思想は、半導体基板に形成された多層配線層の厚さ（積層絶縁膜の厚さ）によって、トランスフォーマの絶縁耐圧を確保するのではなく、多層配線層が形成された半導体基板とは別の新たな絶縁基板を利用することによって、トランスフォーマの絶縁耐圧を確保する思想である。すなわち、基本思想は、新たな絶縁基板を用意して、例えば、この絶縁基板の厚さによって、下層インダクタと上層インダクタとの間の距離を確保するという思想である。
本実施の形態における基本思想は、半導体基板に形成された多層配線層の厚さ（積層絶縁膜の厚さ）によって、トランスフォーマの絶縁耐圧を確保するのではなく、多層配線層が形成された半導体基板とは別の新たな絶縁基板を利用することによって、トランスフォーマの絶縁耐圧を確保する思想である。すなわち、基本思想は、新たな絶縁基板を用意して、例えば、この絶縁基板の厚さによって、下層インダクタと上層インダクタとの間の距離を確保するという思想である。
【0055】
この基本思想によれば、絶縁基板の厚さを１００μｍ程度にすることにより、下層インダクタと上層インダクタとの間の距離を１００μｍ程度にすることができることから、交流的に５０００Ｖ程度の絶縁耐圧を有するトランスフォーマを実現することができる。
【0056】
以下では、上述した基本思想を具現化した具現化態様について説明する。
【0057】
【0058】
図４において、半導体装置は、半導体チップＣＨＰ１と半導体チップＣＨＰ２を有している。半導体チップＣＨＰ１は、例えば、チップ搭載部であるダイパッドＤＰ１上に導電性接着材ＰＳＴ１を介して搭載されている。一方、半導体チップＣＨＰ２は、例えば、チップ搭載部であるダイパッドＤＰ２上に導電性接着材ＰＳＴ２を介して搭載されている。ここで、ダイパッドＤＰ１およびダイパッドＤＰ２のそれぞれは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１および導電性接着材ＰＳＴ２のそれぞれは、例えば、銀ペーストや半田から構成されている。
【0059】
半導体チップＣＨＰ１には、図３に示す送信回路ＴＸ１や受信回路ＲＸ２が形成されている。この半導体チップＣＨＰ１は、図４に示すように、半導体基板ＳＵＢ１と、半導体基板ＳＵＢ１上に形成された多層配線層ＭＷＬ１を有している。半導体基板ＳＵＢ１には、複数のトランジスタＱ１が形成されており、複数のトランジスタＱ１が形成された半導体基板ＳＵＢ１の上方に多層配線層ＭＷＬ１が形成されている。多層配線層ＭＷＬ１では、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ１のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ１と電気的に接続されている。互いに電気的に接続されたトランジスタＱ１と配線によって、送信回路ＴＸ１や受信回路ＲＸ２が構成されている。
【0060】
なお、半導体基板ＳＵＢ１の厚さは、４００μｍ程度であり、多層配線層ＭＷＬ１の厚さは、４μｍ程度である。したがって、半導体チップＣＨＰ１は、４０４μｍ程度の厚さを有している。
【0061】
次に、半導体チップＣＨＰ２には、図３に示す駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が形成されている。この半導体チップＣＨＰ２は、図４に示すように、半導体基板ＳＵＢ２と、半導体基板ＳＵＢ２上に形成された多層配線層ＭＷＬ２を有している。半導体基板ＳＵＢ２には、複数のトランジスタＱ２が形成されており、複数のトランジスタＱ２が形成された半導体基板ＳＵＢ２の上方に多層配線層ＭＷＬ２が形成されている。多層配線層ＭＷＬ２では、複数の層間絶縁膜と複数の配線が積層されている。そして、多層配線層ＭＷＬ２のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ２と電気的に接続されている。互いに電気的に接続されたトランジスタＱ２と配線によって、駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が構成されている。そして、多層配線層ＭＷＬ２には、配線だけでなく、トランスフォーマの構成要素である下層インダクタＢＬ（コイルＣＬ２ｂ）も形成されている。下層インダクタＢＬは、例えば渦巻き状の配線からなる。
【0062】
続いて、図４に示すように、半導体チップＣＨＰ２においては、多層配線層ＭＷＬ２上に接着部材ＤＡＦを介して絶縁基板１Ｓが積層配置されている。ここで、接着部材ＤＡＦは、例えば、ダイアタッチフィルムから構成されている。また、絶縁基板１Ｓは、ガラス基板から構成されている。絶縁基板１Ｓ上には、絶縁層ＩＬと、絶縁層ＩＬに形成され、かつトランスフォーマの構成要素である上層インダクタＴＬ（コイルＣＬ２ａ）が設けられている。そして、上層インダクタＴＬは、例えば、ボンディングワイヤＷを介して、半導体チップＣＨＰ１の多層配線層ＭＷＬ１に配置されている配線と電気的に接続されている。上層インダクタＴＬは、例えば渦巻き状の配線からなる。
【0063】
なお、絶縁基板１Ｓの厚さは、多層配線層ＭＷＬ１の厚さよりも厚い。具体的に、半導体基板ＳＵＢ２の厚さは、４００μｍ程度であり、多層配線層ＭＷＬ２の厚さは、４μｍ程度である一方、絶縁基板１Ｓの厚さは、１００μｍ程度である。このように、４０４μｍ程度の厚さを有する半導体チップＣＨＰ２に、１００μｍ程度の厚さを有する絶縁基板１Ｓが積層配置されている。
【0064】
さらに、具現化態様１における半導体装置の構成について説明する。
【0065】
具現化態様１における半導体装置は、絶縁基板１Ｓと、絶縁基板１Ｓ上に設けられ、異電位間の非接触通信を行うトランスフォーマの構成要素である上層インダクタＴＬを有している。このとき、上層インダクタＴＬは、半導体チップＣＨＰ１に設けられている多層配線層ＭＷＬ１に存在する配線と電気的に接続されており、上層インダクタＴＬには、第１電位が印加される。具体的に、半導体装置は、上層インダクタＴＬに第１電位を印加する回路（第１回路）を有する半導体チップＣＨＰ１を含んでいる。絶縁基板１Ｓに設けられた上層インダクタＴＬは、導電性部材の一例であるボンディングワイヤＷを介して、半導体チップＣＨＰ１に設けられた回路と電気的に接続されている。これにより、上層インダクタＴＬには、半導体チップＣＨＰ１に設けられた回路から出力された第１電位が印加される。
【0066】
また、半導体装置は、下層インダクタＢＬを有する半導体チップＣＨＰ２を含み、半導体チップＣＨＰ２は、下層インダクタＢＬに第２電位を印加する回路（第２回路）を有している。これにより、下層インダクタＢＬには、半導体チップＣＨＰ２に設けられた回路から出力された第２電位が印加される。この結果、上層インダクタＴＬには、第１電位が印加される一方、下層インダクタＢＬには、第２電位が印加される。
【0067】
ここで、上層インダクタＴＬは、絶縁基板１Ｓの厚さ方向において、第１電位とは異なる第２電位が印加される下層インダクタＢＬと磁気結合可能に設けられている。具体的に、絶縁基板１Ｓは、第１面Ｓ１と、第１面Ｓ１とは反対側に位置する第２面Ｓ２を有している。上層インダクタＴＬが第１面Ｓ１上に設けられている一方、下層インダクタＢＬが第２面Ｓ２と対向するように、絶縁基板１Ｓが半導体チップＣＨＰ２上に接着部材ＤＡＦを介して積層配置されている。これにより、上層インダクタＴＬと下層インダクタＢＬは、互いに磁気結合可能に構成されている。
【0068】
半導体チップＣＨＰ２は、半導体基板ＳＵＢ２に形成されたトランジスタＱ２と、トランジスタＱ２の上方に形成された多層配線層ＭＷＬ２を有し、下層インダクタＢＬは、多層配線層ＭＷＬ２に設けられている。例えば、下層インダクタＢＬは、多層配線層ＭＷＬ２の最上層に設けられている。ただし、下層インダクタＢＬは、多層配線層ＭＷＬ２の最上層に配置されていなくてもよい。例えば、標準ＣＭＯＳ技術によって多層配線層ＭＷＬ２が形成される結果、多層配線層ＭＷＬ２にローカル配線とセミグローバル配線とグローバル配線とが存在する場合、下層インダクタＢＬは、セミグローバル配線とグローバル配線のいずれかと同じ配線層に設けることができる。
【0069】
以上のようにして、具現化態様１における半導体装置が構成されている。
【0070】
＜＜半導体装置の特徴＞＞
具現化態様１における半導体装置の第１特徴点は、例えば、図４に示すように、上層インダクタＴＬが設けられた絶縁基板１Ｓが、絶縁基板１Ｓの厚さ方向において、半導体チップＣＨＰ２に形成された下層インダクタＢＬと対向配置されるように、絶縁基板１Ｓが半導体チップＣＨＰ２上に配置されている点にある。
具現化態様１における半導体装置の第１特徴点は、例えば、図４に示すように、上層インダクタＴＬが設けられた絶縁基板１Ｓが、絶縁基板１Ｓの厚さ方向において、半導体チップＣＨＰ２に形成された下層インダクタＢＬと対向配置されるように、絶縁基板１Ｓが半導体チップＣＨＰ２上に配置されている点にある。
【0071】
これにより、具現化態様１における半導体装置によれば、上層インダクタＴＬと下層インダクタＢＬとを磁気結合させてトランスフォーマを構成しながら、絶縁基板１Ｓの厚さによって、上層インダクタＴＬと下層インダクタＢＬとの間の絶縁耐圧を確保することができる。例えば、絶縁基板の厚さを１００μｍ程度にすることにより、下層インダクタＢＬと上層インダクタＴＬとの間の絶縁距離を１００μｍ程度にすることができる結果、交流的に５０００Ｖ程度の絶縁耐圧を有するトランスフォーマを実現できる。
【0072】
このように、第１特徴点では、半導体チップＣＨＰ２に形成された多層配線層ＭＷＬ２の厚さによって、トランスフォーマの絶縁耐圧を確保するのではなく、多層配線層ＭＷＬ２が形成された半導体チップＣＨＰ２とは別の新たな絶縁基板１Ｓを利用することによって、トランスフォーマの絶縁耐圧を確保している。すなわち、第１特徴点では、標準ＣＭＯＳ技術を使用して形成された半導体チップＣＨＰ２自体の多層配線層ＭＷＬ２で上層インダクタＴＬと下層インダクタＢＬとの間の絶縁距離を確保するのではなく、半導体チップＣＨＰ２とは別の新たな絶縁基板１Ｓを用意して、この絶縁基板１Ｓの厚さによって、下層インダクタＢＬと上層インダクタＴＬとの間の絶縁距離を確保している。これにより、第１特徴点によれば、標準ＣＭＯＳ技術の流用では実現することが困難なトランスフォーマの絶縁耐圧を確保することができる。これにより、第１特徴点によれば、高い絶縁耐圧を確保することができるので、半導体装置の信頼性を向上することができる。
【0073】
さらに言えば、例えば、標準ＣＭＯＳ技術を使用して下層インダクタＢＬと上層インダクタＴＬとの間の絶縁距離を確保する場合、最大でも２０μｍが限界である。したがって、標準ＣＭＯＳ技術を利用してトランスフォーマを形成する技術では、交流的に５０００Ｖ程度の絶縁耐圧を有するトランスフォーマを実現することは困難である。
【0074】
これに対し、第１特徴点によれば、標準ＣＭＯＳ技術を使用した半導体チップＣＨＰ２とは別の絶縁基板１Ｓの厚さを調整することにより、容易にトランスフォーマの絶縁耐圧を確保することができる。例えば、絶縁基板１Ｓを採用することにより、標準ＣＭＯＳ技術では実現することが困難な１００μｍ程度の絶縁距離も容易に実現できる。
【0075】
さらには、絶縁基板１Ｓの厚さを調整することにより、トランスフォーマの絶縁耐圧を所定値に設計することも容易となる。つまり、第１特徴点は、交流的に５０００Ｖ程度の絶縁耐圧を有するトランスフォーマを実現することができるだけでなく、絶縁基板１Ｓの厚さを適宜調整することによって、トランスフォーマの絶縁耐圧を様々な値に設計することを容易にする設計手法を提供している点で非常に大きな技術的意義を有している。例えば、絶縁基板１Ｓの厚さをさらに大きくすることで、トランスフォーマのさらに大きな絶縁耐圧を実現できる。また、トランスフォーマの要求仕様によっては、絶縁基板１Ｓの厚さを小さくすることで、トランスフォーマの小さな絶縁耐圧も実現できる。
【0076】
続いて、具現化態様１における半導体装置の第２特徴点は、例えば、半導体チップＣＨＰ２に設けられた下層インダクタＢＬが、多層配線層ＭＷＬ２のうちのセミグローバル配線とグローバル配線のいずれかが設けられている配線層と同じ配線層に配置されている点にある。言い換えれば、第２特徴点は、下層インダクタＢＬが標準ＣＭＯＳ技術で形成されたセミグローバル配線あるいはグローバル配線と同層に設けられている点にある。
【0077】
これにより、第２特徴点によれば、下層インダクタＢＬの厚さをセミグローバル配線の厚さやグローバル配線の厚さと同等に厚くすることができる。セミグローバル配線の厚さやグローバル配線の厚さはローカル配線の厚さよりも大きく、この結果、下層インダクタＢＬの寄生抵抗を低減することができる。したがって、第２特徴点によれば、下層インダクタＢＬを伝達する信号の信号振幅の劣化を抑制することができる。
【0078】
例えば、標準ＣＭＯＳ技術では、下層配線をローカル配線から構成する一方、上層配線をグローバル配線から構成している。このような標準ＣＭＯＳ技術の設計思想は、下層配線は、近接したトランジスタ間を接続する配線であり、配線の寄生抵抗はそれほど考慮しなくてもよい一方、上層配線は、互いに距離の離れた回路間を接続する配線であり、配線の寄生抵抗を考慮する必要があるという事情に基づいている。
【0079】
この点に関し、標準ＣＭＯＳ技術を流用してトランスフォーマを形成する技術では、ローカル配線が配置されている配線層と同層の配線層に下層インダクタを形成している。ところが、下層インダクタには、大きな電流を流すことから、寄生抵抗の影響が大きい。具体的には、ローカル配線が配置されている配線層と同層の配線層に下層インダクタを形成すると、下層インダクタが高抵抗となる結果、高抵抗な寄生抵抗によって、下層インダクタを伝達する信号の信号振幅が劣化する。これは、ローカル配線は寄生抵抗をそれほど考慮しなくてもよいという標準ＣＭＯＳ技術の設計思想に基づいて設計されているのに対して、下層インダクタの設計に要求される信号品質の向上のための低抵抗化は、ローカル配線に対する標準ＣＭＯＳ技術の設計思想では考慮されていないことに起因する。つまり、下層インダクタの設計思想は、標準ＣＭＯＳ技術におけるローカル配線の設計思想と異なるにも関わらず、下層インダクタをローカル配線と同層の配線層に設けていることに起因して、下層インダクタＢＬを伝達する信号の信号振幅が劣化する。
【0080】
この点に関し、具現化態様における第２特徴点では、低抵抗な下層インダクタＢＬを配置する構成を実現するにあたって、下層インダクタＢＬを寄生抵抗の大きなローカル配線と同層で形成するという標準ＣＭＯＳ技術の流用技術とは異なり、下層インダクタＢＬを寄生抵抗の小さいセミグローバル配線やグローバル配線と同層で形成するという斬新な設計思想を採用している。この設計思想は、上層インダクタＴＬが設けられた絶縁基板１Ｓを半導体チップＣＨＰ２に形成された下層インダクタＢＬと対向配置されるように、絶縁基板１Ｓを半導体チップＣＨＰ２上に積層配置するという第１特徴点が採用されているからこそ実現可能な設計思想である。そして、この設計思想によって、下層インダクタＢＬの厚さを厚くすることができる結果、下層インダクタＢＬの寄生抵抗を低減することができる。これにより、第２特徴点では、下層インダクタＢＬの寄生抵抗を低減できることから、下層インダクタＢＬを伝達する信号の信号振幅の劣化を抑制できる。つまり、第２特徴点によれば、半導体装置の性能を向上することができる。
【0081】
＜＜絶縁構造＞＞
次に、絶縁構造の詳細について説明する。
次に、絶縁構造の詳細について説明する。
【0082】
図５は、絶縁構造の詳細を示す断面図である。
【0083】
図５において、絶縁基板１Ｓは、第１面Ｓ１と、第１面Ｓ１とは反対側に位置する第２面Ｓ２を有しており、第１面Ｓ１上に絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、例えば、ポリイミド樹脂膜などの有機絶縁膜から構成されている。
【0084】
そして、絶縁膜ＩＦ１上には、上層インダクタＴＬ（コイルＣＬ２ａ）が形成されており、この上層インダクタＴＬを覆うように絶縁膜ＩＦ２が形成されている。上層インダクタＴＬは、例えば、銅膜やアルミニウム膜から構成されており、絶縁膜ＩＦ２は、例えば、ポリイミド樹脂膜などの有機絶縁膜から構成されている。
【0085】
この絶縁膜ＩＦ２には、複数の開口部が設けられており、開口部を埋め込むように、絶縁膜ＩＦ２上にパッドＰＤ１およびパッドＰＤ２が形成されている。パッドＰＤ１およびパッドＰＤ２のそれぞれは、例えば、銅膜（Ｃｕ膜）もしくはＡｕ／Ｎｉ／Ｃｕの積層膜から構成されている。
【0086】
ここで、絶縁基板１Ｓは、ガラス基板から構成されていることが望ましい。なぜなら、図６に示すように、ガラス基板は、樹脂基板と比較して、高剛性、高耐熱性（熱的安定性）、熱膨張係数マッチングおよび高化学的耐久性といった特性を兼ね備えているからである。さらに、ガラス基板は、加工精度が高いとともに、平坦性も高いので、樹脂封止時や基板吸着時における安定性を確保することができる点で優れている。
【0087】
以上のようにして、絶縁構造が構成されている。
【0088】
＜＜絶縁構造の製造方法＞＞
続いて、絶縁構造の製造方法について説明する。
続いて、絶縁構造の製造方法について説明する。
【0089】
図７に示すように、例えば、ガラス基板からなる絶縁基板１Ｓを用意した後、絶縁基板１Ｓの第１面Ｓ１上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば、ポリイミド樹脂膜などの有機絶縁膜から構成され、例えば、塗布法によって形成することができる。
【0090】
次に、絶縁膜ＩＦ１上にバリアメタル膜を形成した後、このバリアメタル膜上にシード膜を形成する。これにより、バリアメタル膜とシード膜からなる下地膜ＢＦを形成する。このとき、バリアメタル膜は、例えば、クロム膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。また、シード膜は、例えば、銅膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。
【0091】
続いて、フォトリソグラフィ技術を使用することにより、下地膜ＢＦ上にレジストパターンＲＰを形成する。その後、レジストパターンＲＰから露出する下地膜ＢＦ上に、めっき法を使用することによって、例えば、銅膜からなる導電性膜ＣＦを形成する。
【0092】
次に、図８に示すように、レジストパターンＲＰに対してアッシング処理を施すことにより、レジストパターンＲＰを除去する。そして、例えば、ウェットエッチング技術を使用することにより、導電性膜ＣＦから露出している下地膜ＢＦを除去する。なお、この状態以降において、導電性膜ＣＦと下地膜ＢＦとを一体的に導電性膜ＣＦとして表す。これにより、導電性膜ＣＦからなる上層インダクタＴＬを形成することができる。
【0093】
その後、図９に示すように、上層インダクタＴＬが形成された絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば、ポリイミド樹脂膜などの有機絶縁膜から構成され、例えば、塗布法を使用することにより形成することができる。
【0094】
次に、フォトリソグラフィ技術を使用して絶縁膜ＩＦ２をパターニングして開口部を形成する。続いて、導電性膜ＣＦを形成した時と同じように、絶縁膜ＩＦ２上にバリアメタル膜とシード膜を形成する。その後、フォトリソグラフィ技術とめっき法を使用して、例えば、銅膜（Ｃｕ膜）もしくはＡｕ／Ｎｉ／Ｃｕの積層膜からなる導電性膜を形成する。これより、図９に示すような導電性膜ＣＦと電気的に接続されたパッドＰＤ１およびパッドＰＤ２を形成することができる。
【0095】
続いて、図１０に示すように、絶縁基板１Ｓの第２面（裏面）Ｓ２に接続部材ＤＡＦを貼り付ける。接続部材ＤＡＦは、例えば、ダイアタッチフィルムから構成されている。
【0096】
そして、図１１に示すように、ダイシング工程によって、絶縁膜ＩＦ２、絶縁膜ＩＦ１、絶縁基板１Ｓおよび接続部材ＤＡＦを切断する。これにより、絶縁構造を製造できる。
【0097】
＜３チップ構成＞
上述した具現化態様１における半導体装置では、２チップ構成が採用されている。ただし、２チップ構成では、例えば、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ１の製造プロセスが複雑化する。または、２チップ構成では、例えば、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ２の製造プロセスが複雑化する。この結果、半導体チップＣＨＰ１および半導体チップＣＨＰ２の製造コストが上昇することがある。
上述した具現化態様１における半導体装置では、２チップ構成が採用されている。ただし、２チップ構成では、例えば、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ１の製造プロセスが複雑化する。または、２チップ構成では、例えば、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ２の製造プロセスが複雑化する。この結果、半導体チップＣＨＰ１および半導体チップＣＨＰ２の製造コストが上昇することがある。
【0098】
そこで、上述した半導体装置を２チップ構成ではなく、３チップ構成で実現することが検討されている。以下では、新規な３チップ構成について説明する。
【0099】
図１２は、３チップ構成を示す図である。
【0100】
図１２において、半導体チップＣＨＰ１には、送信回路ＴＸ１と受信回路ＲＸ２とが形成されている。また、半導体チップＣＨＰ２には、駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とが形成されている。一方、半導体チップＣＨＰ３には、トランスフォーマＴＲ１とトランスフォーマＴＲ２とが形成されている。
【0101】
これにより、３チップ構成では、トランスフォーマＴＲ１とトランスフォーマＴＲ２だけが形成された半導体チップＣＨＰ３を有している。すなわち、３チップ構成では、半導体チップＣＨＰ１および半導体チップＣＨＰ２の構成に関わらず、半導体チップＣＨＰ３を使用することができる。このことから、３チップ構成によれば、使用可能な半導体チップＣＨＰ１および半導体チップＣＨＰ２のバリエーションを増加させることができる利点が得られる。言い換えれば、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３の汎用性を高めることができる。さらに、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３は、トランジスタを含んでいないため、配線工程だけで形成することができる結果、製造プロセスの簡素化を図ることができる。したがって、３チップ構成によれば、製造コストの削減が可能となり、これによって、競争力の高い製品を製造できる。
【0102】
ただし、上述した３チップ構成において、例えば、トランスフォーマＴＲ２に着目すると、トランスフォーマＴＲ２を構成するコイルＣＬ２ａ（上層インダクタ）とコイルＣＬ２ｂ（下層インダクタ）とが半導体チップＣＨＰ３に形成される。この場合、半導体チップＣＨＰ３に形成された多層配線層の厚さ（積層絶縁膜の厚さ）によって、トランスフォーマＴＲ２の絶縁耐圧が確保される。
【0103】
しかしながら、多層配線層にトランスフォーマＴＲ２を構成するコイルＣＬ２ａとコイルＣＬ２ｂの両方を形成する場合、コイルＣＬ２ａとコイルＣＬ２ｂとの間の距離は、最大でも４μｍ程度である。この点に関し、コイルＣＬ２ａとコイルＣＬ２ｂとの間の距離が４μｍ程度では、交流的に５０００Ｖ程度の絶縁耐圧を確保することが困難である。
【0104】
そこで、以下では、３チップ構成において、半導体チップＣＨＰ３とは別の新たな絶縁基板を利用することによって、コイルＣＬ２ａとコイルＣＬ２ｂとの間の絶縁耐圧（例えば、交流的に５０００Ｖ程度の絶縁耐圧）を確保する例について、具現化態様１の変形例として説明する。
【0105】
＜具現化態様１の変形例１＞
図１３は、本変形例１における半導体装置の模式的な構成を示す断面図である。
図１３は、本変形例１における半導体装置の模式的な構成を示す断面図である。
【0106】
図１３において、半導体装置は、半導体チップＣＨＰ１、半導体チップＣＨＰ２および半導体チップＣＨＰ３を有している。すなわち、本変形例１における半導体装置は、３チップ構成である。図１３に示すように、半導体チップＣＨＰ１は、例えば、チップ搭載部であるダイパッドＤＰ１上に導電性接着材ＰＳＴ１を介して搭載されている。一方、半導体チップＣＨＰ２は、例えば、チップ搭載部であるダイパッドＤＰ２上に導電性接着材ＰＳＴ２を介して搭載されている。また、半導体チップＣＨＰ３も、ダイパッドＤＰ２上に導電性接着材ＰＳＴ３を介して搭載されている。
【0107】
ここで、ダイパッドＤＰ１およびダイパッドＤＰ２のそれぞれは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１、導電性接着材ＰＳＴ２および導電性接着材ＰＳＴ３のそれぞれは、例えば、銀ペーストや半田から構成されている。
【0108】
なお、半導体チップＣＨＰ１には、図１２に示す送信回路ＴＸ１や受信回路ＲＸ２が形成されている。一方、半導体チップＣＨＰ２には、図１２に示す駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が形成されている。
【0109】
次に、図１３に示すように、半導体チップＣＨＰ３は、半導体基板ＳＵＢ３と、半導体基板ＳＵＢ３上に形成された配線層ＷＬを有している。そして、配線層ＷＬの最上層には、トランスフォーマの構成要素である下層インダクタＢＬ（コイルＣＬ２ｂ）が形成されている。このとき、半導体基板ＳＵＢ３の電位を固定するために、下層インダクタＢＬと半導体基板ＳＵＢ３は、配線および拡散層を介して電気的に接続されている。また、下層インダクタＢＬは、例えば、ボンディングワイヤＷ２を介して、半導体チップＣＨＰ２の多層配線層ＭＷＬ２に配置されている配線と電気的に接続されている。
【0110】
続いて、半導体チップＣＨＰ３においては、下層インダクタＢＬが形成された配線層ＷＬ上に接着部材ＤＡＦ２を介して絶縁基板１Ｓが配置されている。ここで、接着部材ＤＡＦ２は、例えば、ダイアタッチフィルムから構成されている。また、絶縁基板１Ｓは、ガラス基板から構成されている。絶縁基板１Ｓ上には、絶縁層ＩＬと、絶縁層ＩＬに形成され、かつトランスフォーマの構成要素である上層インダクタＴＬ（コイルＣＬ２ａ）が設けられている。そして、上層インダクタＴＬは、例えば、ボンディングワイヤＷ１を介して、半導体チップＣＨＰ１の多層配線層ＭＷＬ１に配置されている配線と電気的に接続されている。
【0111】
なお、絶縁基板１Ｓの厚さは、配線層ＷＬの厚さよりも厚い。具体的に、半導体基板ＳＵＢ３の厚さは、４００μｍ程度であり、配線層ＷＬの厚さは、数μｍ程度である一方、絶縁基板１Ｓの厚さは、１００μｍ程度である。このように、４００μｍ程度の厚さを有する半導体チップＣＨＰ３に、１００μｍ程度の厚さを有する絶縁基板１Ｓが積層配置されている。
【0112】
本変形例１における半導体装置は、下層インダクタＢＬに第２電位を印加する回路（第２回路）を有する半導体チップＣＨＰ２と、下層インダクタＢＬが形成された半導体チップＣＨＰ３を含む。ここで、半導体チップＣＨＰ３に設けられた下層インダクタＢＬは、ボンディングワイヤＷ２を介して、半導体チップＣＨＰ２に設けられた回路（第２回路）と電気的に接続されている。すなわち、平面視において、半導体チップＣＨＰ３のサイズは、絶縁基板１Ｓのサイズよりも大きく、絶縁基板１Ｓが搭載されていない半導体チップＣＨＰ３の非搭載領域において、半導体チップＣＨＰ３は、ボンディングワイヤＷ２を介して、半導体チップＣＨＰ２と電気的に接続されている。具体的には、配線層ＷＬの最上層には、下層インダクタＢＬと、パッドと、下層インダクタＢＬとパッドとを電気的に接続する配線が設けられ、パッドが絶縁基板１Ｓから露出するように、絶縁基板１Ｓが半導体チップＣＨＰ３上に配置されている。パッドは絶縁基板１Ｓと重ならないように設けられているため、下層インダクタＢＬに電気的に接続されたパッドを、ボンディングワイヤＷ２を介して、半導体チップＣＨＰ２と電気的に接続できる。
【0113】
以上のように構成されている本変形例１の半導体装置においては、図１３に示すように、上層インダクタＴＬが設けられた絶縁基板１Ｓが、絶縁基板１Ｓの厚さ方向において、半導体チップＣＨＰ３に形成された下層インダクタＢＬと対向配置されるように、絶縁基板１Ｓが半導体チップＣＨＰ３上に配置されている。
【0114】
これにより、本変形例１における半導体装置によれば、上層インダクタＴＬと下層インダクタＢＬとを磁気結合させてトランスフォーマを構成しながら、絶縁基板１Ｓの厚さによって、上層インダクタＴＬと下層インダクタＢＬとの間の絶縁耐圧を確保できる。
【0115】
また、本変形例１における半導体装置では、図１３に示すように、半導体チップＣＨＰ３に設けられた下層インダクタＢＬが、例えば、最上層配線層に配置されている。
【0116】
これにより、本変形例１における半導体装置によれば、下層インダクタＢＬの厚さを厚くすることができる。この結果、下層インダクタＢＬにおいて、寄生抵抗を低減することができることから、下層インダクタＢＬを伝達する信号の信号振幅の劣化を抑制できる。
【0117】
＜具現化態様１の変形例２＞
図１４は、本変形例２における半導体装置の模式的な構成を示す断面図である。
図１４は、本変形例２における半導体装置の模式的な構成を示す断面図である。
【0118】
図１４において、半導体装置は、半導体チップＣＨＰ１、半導体チップＣＨＰ２およびチップＣＨＰ３Ａを有している。すなわち、本変形例２における半導体装置は、３チップ構成である。図１４に示すように、半導体チップＣＨＰ１は、例えば、チップ搭載部であるダイパッドＤＰ１上に導電性接着材ＰＳＴ１を介して搭載されている。一方、半導体チップＣＨＰ２は、例えば、チップ搭載部であるダイパッドＤＰ２上に導電性接着材ＰＳＴ２を介して搭載されている。また、チップＣＨＰ３Ａも、ダイパッドＤＰ２上に接続部材ＤＡＦ１を介して搭載されている。
【0119】
ここで、ダイパッドＤＰ１およびダイパッドＤＰ２のそれぞれは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１および導電性接着材ＰＳＴ２のそれぞれは、例えば、銀ペーストや半田から構成されている。また、接続部材ＤＡＦ１は、例えば、ダイアタッチフィルムから構成されている。
【0120】
なお、半導体チップＣＨＰ１には、図１２に示す送信回路ＴＸ１や受信回路ＲＸ２が形成されている。一方、半導体チップＣＨＰ２には、図１２に示す駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が形成されている。
【0121】
次に、図１４に示すように、チップＣＨＰ３Ａは、例えば、ガラス基板からなる絶縁基板ＳＵＢ３Ａと、絶縁基板ＳＵＢ３Ａ上に形成された配線層ＷＬを有している。そして、配線層ＷＬの最上層には、トランスフォーマの構成要素である下層インダクタＢＬ（コイルＣＬ２ｂ）が形成されている。
【0122】
ここで、下層インダクタＢＬは、ボンディングワイヤＷ２を介して、半導体チップＣＨＰ２の多層配線層ＭＷＬ２に配置されている配線と電気的に接続されている。
【0123】
続いて、チップＣＨＰ３Ａにおいては、下層インダクタＢＬが形成された配線層ＷＬ上に接着部材ＤＡＦ２を介して絶縁基板１Ｓが積層配置されている。ここで、接着部材ＤＡＦ２は、例えば、ダイアタッチフィルムから構成されている。また、絶縁基板１Ｓは、ガラス基板から構成されている。絶縁基板１Ｓ上には、絶縁層ＩＬとともに、トランスフォーマの構成要素である上層インダクタＴＬ（コイルＣＬ２ａ）が設けられている。そして、上層インダクタＴＬは、ボンディングワイヤＷ１を介して、半導体チップＣＨＰ１の多層配線層ＭＷＬ１に配置されている配線と電気的に接続されている。
【0124】
なお、絶縁基板１Ｓの厚さは、配線層ＷＬの厚さよりも厚い。具体的に、絶縁基板ＳＵＢ３Ａの厚さは、４００μｍ程度であり、配線層ＷＬの厚さは、数μｍ程度である一方、絶縁基板１Ｓの厚さは、１００μｍ程度である。このように、４００μｍ程度の厚さを有するチップＣＨＰ３Ａに、１００μｍ程度の厚さを有する絶縁基板１Ｓが積層配置されている。
【0125】
本変形例２における半導体装置は、下層インダクタＢＬに第２電位を印加する回路（第２回路）を有する半導体チップＣＨＰ２と、下層インダクタＢＬが形成されたチップＣＨＰ３Ａを含む。ここで、チップＣＨＰ３Ａに設けられた下層インダクタＢＬは、ボンディングワイヤＷ２を介して、半導体チップＣＨＰ２に設けられた回路（第２回路）と電気的に接続されている。すなわち、平面視において、チップＣＨＰ３Ａのサイズは、絶縁基板１Ｓのサイズよりも大きく、絶縁基板１Ｓが搭載されていないチップＣＨＰ３Ａの非搭載領域において、チップＣＨＰ３Ａは、ボンディングワイヤＷ２を介して、半導体チップＣＨＰ２と電気的に接続されている。
【0126】
以上のように構成されている本変形例２の半導体装置においては、図１４に示すように、上層インダクタＴＬが設けられた絶縁基板１Ｓが、絶縁基板１Ｓの厚さ方向において、チップＣＨＰ３Ａに形成された下層インダクタＢＬと対向配置されるように、絶縁基板１ＳがチップＣＨＰ３Ａ上に積層配置されている。
【0127】
これにより、本変形例２における半導体装置によれば、上層インダクタＴＬと下層インダクタＢＬとを磁気結合させてトランスフォーマを構成しながら、絶縁基板１Ｓの厚さによって、上層インダクタＴＬと下層インダクタＢＬとの間の絶縁耐圧を確保できる。
【0128】
また、本変形例２における半導体装置では、図１４に示すように、チップＣＨＰ３Ａに設けられた下層インダクタＢＬが、例えば、最上層配線層に配置されている。
【0129】
これにより、本変形例２における半導体装置によれば、下層インダクタＢＬの厚さを厚くすることができる。この結果、下層インダクタＢＬにおいて、寄生抵抗を低減することができることから、下層インダクタＢＬを伝達する信号の信号振幅の劣化を抑制できる。
【0130】
さらに、本変形例２における半導体装置によれば、チップＣＨＰ３Ａは、半導体基板ではなく、ガラス基板に代表される絶縁基板ＳＵＢ３Ａを使用している。このことから、図１３と図１４の対比からわかるように、絶縁基板ＳＵＢ３上に形成される配線層ＷＬに設けられる下層インダクタを含む配線の電位をグランドに固定する接続構造を設けなくてもよい利点が得られる。つまり、本変形例２によれば、チップＣＨＰ３Ａのデバイス構造を簡素化することができる結果、チップＣＨＰ３Ａの製造コストを削減できる。
【0131】
【0132】
図１５において、半導体装置は、半導体チップＣＨＰ１、半導体チップＣＨＰ２およびトランスフォーマが形成された絶縁基板１Ｓを有している。半導体チップＣＨＰ１は、例えば、チップ搭載部であるダイパッドＤＰ１上に導電性接着材ＰＳＴ１を介して搭載されている。一方、半導体チップＣＨＰ２は、例えば、チップ搭載部であるダイパッドＤＰ２上に導電性接着材ＰＳＴ２を介して搭載されている。また、絶縁基板１Ｓは、上述したダイパッドＤＰ２上に接続部材ＤＡＦ１を介して搭載されている。
【0133】
ここで、ダイパッドＤＰ１およびダイパッドＤＰ２のそれぞれは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１および導電性接着材ＰＳＴ２のそれぞれは、例えば、銀ペーストや半田から構成されている。さらに、接続部材ＤＡＦ１は、例えば、ダイアタッチフィルムから構成されている。
【0134】
半導体チップＣＨＰ１には、図３に示す送信回路ＴＸ１や受信回路ＲＸ２が形成されている。この半導体チップＣＨＰ１は、図１５に示すように、半導体基板ＳＵＢ１と、半導体基板ＳＵＢ１上に形成された多層配線層ＭＷＬ１を有している。半導体基板ＳＵＢ１には、複数のトランジスタＱ１が形成されており、複数のトランジスタＱ１が形成された半導体基板ＳＵＢ１の上方に多層配線層ＭＷＬ１が形成されている。そして、多層配線層ＭＷＬ１のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ１と電気的に接続されている。互いに電気的に接続されたトランジスタＱ１と配線によって、送信回路ＴＸ１や受信回路ＲＸ２が構成されている。
【0135】
次に、半導体チップＣＨＰ２には、図３に示す駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が形成されている。この半導体チップＣＨＰ２は、図１５に示すように、半導体基板ＳＵＢ２と、半導体基板ＳＵＢ２上に形成された多層配線層ＭＷＬ２を有している。半導体基板ＳＵＢ２には、複数のトランジスタＱ２が形成されており、複数のトランジスタＱ２が形成された半導体基板ＳＵＢ２の上方に多層配線層ＭＷＬ２が形成されている。そして、多層配線層ＭＷＬ２のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ２と電気的に接続されている。互いに電気的に接続されたトランジスタＱ２と配線によって、駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が構成されている。
【0136】
続いて、図１５に示すように、絶縁基板１Ｓには、異電位間の非接触通信を行うトランスフォーマが形成されている。具体的に、絶縁基板１Ｓは、第１面Ｓ１と、第１面Ｓ１とは反対側に位置する第２面Ｓ２を有し、第１面Ｓ１上に上層インダクタＴＬが設けられている一方、第２面Ｓ２上に下層インダクタＢＬが設けられている。さらに、絶縁基板１Ｓには、絶縁基板１Ｓを貫通し、かつ、下層インダクタＢＬと電気的に接続された貫通ビアＴＧＶ１および貫通ビアＴＧＶ２が設けられている。
【0137】
絶縁基板１Ｓの第１面Ｓ１上に設けられた上層インダクタＴＬは、ボンディングワイヤＷ１を介して、半導体チップＣＨＰ１に設けられた回路（第１回路）と電気的に接続されている。また、絶縁基板１Ｓに設けられた貫通ビアＴＧＶ１は、絶縁基板１Ｓの第１面Ｓ１上に設けられた接続端子ＴＥ１と電気的に接続されており、同様に、絶縁基板１Ｓに設けられた貫通ビアＴＧＶ２は、絶縁基板１Ｓの第１面Ｓ１上に設けられた接続端子ＴＥ２と電気的に接続されている。さらに、図１５では示されていないが、絶縁基板１Ｓの第１面Ｓ１に設けられた接続端子ＴＥ１は、ボンディングワイヤを介して、半導体チップＣＨＰ２に設けられた回路（第２回路）と電気的に接続されている。また、図１５に示すように、絶縁基板１Ｓの第１面Ｓ１に設けられた接続端子ＴＥ２は、ボンディングワイヤＷ２を介して、半導体チップＣＨＰ２に設けられた回路と電気的に接続されている。そして、絶縁基板１Ｓの第２面Ｓ２上に設けられた下層インダクタＢＬは、貫通ビアＴＧＶ１（ＴＧＶ２）、接続端子ＴＥ１（ＴＥ２）およびボンディングワイヤＷ２を介して、半導体チップＣＨＰ２に設けられた回路と電気的に接続されている。
【0138】
例えば、図１５において、上層インダクタＴＬは、スパイラルインダクタから構成されており、同様に、下層インダクタＢＬも、スパイラルインダクタから構成されている。このとき、図１５に示すように、上層インダクタＴＬは、単層で形成されている一方、下層インダクタＢＬは、少なくとも２層で形成されている。つまり、下層インダクタＢＬは、第２面Ｓ２上に形成された第１層配線と、第１層配線上に形成された第２層配線と、第１層配線と第２層配線とを接続する導電部材から構成されている。
【0139】
そして、下層インダクタＢＬは、２層のうちの１層に設けられたパッドＰＤ１Ａと、この１層に設けられたパッドＰＤ２Ａと、２層のうちの他の１層と上述した１層とにわたって設けられ、かつ、パッドＰＤ２Ａと電気的に接続された引出配線部ＤＷＵを有する。ここで、貫通ビアは、複数存在し、複数の貫通ビアは、パッドＰＤ１Ａと電気的に接続された貫通ビアＴＧＶ１と、引出配線部ＤＷＵと電気的に接続された貫通ビアＴＧＶ２を含むように構成されている。
【0140】
以上のようにして、具現化態様２における半導体装置が構成されている。
【0141】
＜＜半導体装置の特徴＞＞
具現化態様２の半導体装置においては、図１５に示すように、絶縁基板１Ｓの第１面Ｓ１上に上層インダクタＴＬが設けられているとともに、絶縁基板１Ｓの第２面Ｓ２上に下層インダクタＢＬが設けられている。これにより、絶縁基板１Ｓの厚さ方向において、絶縁基板１Ｓを挟むように、上層インダクタＴＬと下層インダクタＢＬとが対向配置される。この結果、具現化態様２における半導体装置によれば、上層インダクタＴＬと下層インダクタＢＬとを磁気結合させてトランスフォーマを構成しながら、絶縁基板１Ｓの厚さによって、上層インダクタＴＬと下層インダクタＢＬとの間の絶縁耐圧を確保できる。これにより、具現化態様２によれば、半導体装置の信頼性を向上することができる。
具現化態様２の半導体装置においては、図１５に示すように、絶縁基板１Ｓの第１面Ｓ１上に上層インダクタＴＬが設けられているとともに、絶縁基板１Ｓの第２面Ｓ２上に下層インダクタＢＬが設けられている。これにより、絶縁基板１Ｓの厚さ方向において、絶縁基板１Ｓを挟むように、上層インダクタＴＬと下層インダクタＢＬとが対向配置される。この結果、具現化態様２における半導体装置によれば、上層インダクタＴＬと下層インダクタＢＬとを磁気結合させてトランスフォーマを構成しながら、絶縁基板１Ｓの厚さによって、上層インダクタＴＬと下層インダクタＢＬとの間の絶縁耐圧を確保できる。これにより、具現化態様２によれば、半導体装置の信頼性を向上することができる。
【0142】
また、具現化態様２における半導体装置では、図１５に示すように、例えば、標準ＣＭＯＳ技術を利用して形成される半導体チップＣＨＰ１や半導体チップＣＨＰ２とは別の絶縁基板１Ｓにトランスフォーマが形成されている。そして、絶縁基板１Ｓには、トランジスタが形成されないことから、絶縁基板１Ｓに設けられるトランスフォーマは、標準ＣＭＯＳ技術を流用することなく、トランスフォーマの形成に適した新たな設計思想に基づいて形成することができる。このため、例えば、絶縁基板１Ｓに設けられる上層インダクタＴＬの厚さや下層インダクタＢＬの厚さを厚くすることができる。この結果、上層インダクタＴＬおよび下層インダクタＢＬの両方において、寄生抵抗を低減することができることから、上層インダクタＴＬおよび下層インダクタＢＬのそれぞれを伝達する信号の信号振幅の劣化を抑制することができる。これにより、具現化態様２によれば、半導体装置の性能を向上することができる。
【0143】
さらに、具現化態様２における半導体装置では、図１５に示すように、絶縁基板１Ｓの第２面Ｓ２に下層インダクタＢＬが形成されている。この点に関し、下層インダクタＢＬは、パッドＰＤ１Ａから貫通ビアＴＧＶ１を介して第１面Ｓ１上の接続端子ＴＥ１と電気的に接続されるように構成されているとともに、引出配線ＤＷＵからパッドＰＤ２Ａおよび貫通ビアＴＧＶ２を介して第１面Ｓ２の接続端子ＴＥ２と電気的に接続されるように構成されている。これにより、具現化態様２における半導体装置によれば、下層インダクタＢＬが絶縁基板１Ｓの第２面Ｓ２に形成されているにも関わらず、第１面Ｓ１側で下層インダクタＢＬに接続された接続端子ＴＥ２と半導体チップＣＨＰ２に設けられた回路とを接続することができる。すなわち、具現化態様２における半導体装置によれば、図１５に示すように、ダイパッドＤＰ２上に第１面Ｓ１を上に向けた状態で絶縁基板１Ｓを搭載しても、ボンディングワイヤＷ１を介して、第１面Ｓ１に設けられている上層インダクタＴＬと半導体チップＣＨＰ１に設けられている回路とを電気的に接続できるだけでなく、ボンディングワイヤＷ２を介して、第２面Ｓ２に設けられている下層インダクタＢＬと半導体チップＣＨＰ２に設けられている回路とを電気的に接続することができる。
【0144】
＜＜絶縁構造＞＞
次に、トランスフォーマを有する絶縁構造について説明する。
次に、トランスフォーマを有する絶縁構造について説明する。
【0145】
【0146】
図１６（ａ）において、絶縁基板１Ｓの第１面Ｓ１上には、スパイラルインダクタから構成されている上層インダクタＴＬ、接続端子ＴＥ１および接続端子ＴＥ２が配置されている。次に、図１６（ｂ）において、絶縁基板１Ｓの第１面Ｓ１上に設けられている上層インダクタＴＬは、単層で形成されている一方、絶縁基板１Ｓの第２面Ｓ２上に設けられている下層インダクタＢＬは、２層で形成されている。そして、下層インダクタＢＬは、２層のうちの１層に設けられたパッドＰＤ１Ａと、この１層に設けられたパッドＰＤ２Ａと、２層のうちの他の１層と上述した１層とにわたって設けられ、かつ、パッドＰＤ２Ａと電気的に接続された引出配線部ＤＷＵを有する。ここで、貫通ビアは、複数存在し、複数の貫通ビアは、パッドＰＤ１Ａと電気的に接続された貫通ビアＴＧＶ１と、引出配線部ＤＷＵと電気的に接続された貫通ビアＴＧＶ２を含むように構成されている。そして、貫通ビアＴＧＶ１は、接続端子ＴＥ１と電気的に接続されている一方、貫通ビアＴＧＶ２は、接続端子ＴＥ２と電気的に接続されている。このようにして、絶縁基板１Ｓには、トランスフォーマを構成する上層インダクタＴＬと下層インダクタＢＬとが互いに対向するように配置されており、上層インダクタＴＬと下層インダクタＢＬとの間の絶縁距離は、絶縁基板１Ｓの厚さによって規定される。以上のようにして、絶縁構造が構成されている。
【0147】
＜＜絶縁構造の製造方法＞＞
続いて、トランスフォーマを有する絶縁構造の製造方法について説明する。
続いて、トランスフォーマを有する絶縁構造の製造方法について説明する。
【0148】
まず、図１７に示すように、例えば、厚さが３００μｍ以上のガラス基板からなる絶縁基板１Ｓを用意する。そして、絶縁基板１Ｓの第２面Ｓ２に、スパッタリング法、フォトリソグラフィ技術およびＣＶＤ法などを使用して、２層からなる下層インダクタＢＬを形成する。この下層インダクタＢＬは、１層目に形成されているパッドＰＤ１Ａ、パッドＰＤ２Ａおよび２層目に形成されている引出配線部ＤＷＵを有する。その後、下層インダクタＢＬを覆う絶縁基板１Ｓの第２面Ｓ２上に絶縁膜ＰＩ１を形成する。絶縁膜ＰＩ１は、例えば、ポリイミド樹脂膜などの有機絶縁膜から構成され、例えば、塗布法を使用することにより形成することができる。
【0149】
次に、図１８に示すように、樹脂層ＲＬを介して、下層インダクタＢＬおよび絶縁膜ＰＩ１を形成した絶縁基板１Ｓをサポート基板２Ｓに結合した後、絶縁基板１Ｓを薄板化する。具体的に、絶縁基板１Ｓの厚さが１０μｍ～１００μｍ程度となるように、絶縁基板１Ｓを研磨する。トランスフォーマの絶縁耐圧によっては、絶縁基板１Ｓの厚さは１００μｍ以上であっても良い。
【0150】
続いて、図１９に示すように、絶縁基板１Ｓの第１面Ｓ１に対してレーザ光を照射することにより、絶縁基板１Ｓを貫通する貫通孔を形成する。その後、貫通孔に、例えば、銅などを充填させることにより、貫通ビアＴＧＶ１および貫通ビアＴＧＶ２を形成する。
【0151】
その後、図２０に示すように、絶縁基板１Ｓの第１面Ｓ１上に、例えば、スパッタリング法、フォトリソグラフィ技術およびＣＶＤ法などを使用して、上層インダクタＴＬ、接続端子ＴＥ１および接続端子ＴＥ２を形成する。ここで、接続端子ＴＥ１は、貫通ビアＴＧＶ１と電気的に接続されるように形成されるとともに、接続端子ＴＥ２は、貫通ビアＴＧＶ２と電気的に接続されるように形成される。
【0152】
そして、上層インダクタＴＬ、接続端子ＴＥ１および接続端子ＴＥ２を覆う絶縁基板１Ｓの第１面Ｓ１上に絶縁膜ＰＩ２を形成する。絶縁膜ＰＩ２は、例えば、ポリイミド樹脂膜などの有機絶縁膜から構成され、例えば、塗布法を使用することにより形成することができる。その後、絶縁膜ＰＩ２を研磨することにより、上層インダクタＴＬ、接続端子ＴＥ１および接続端子ＴＥ２の表面を露出する。
【0153】
このようにして、トランスフォーマを有する絶縁構造を形成することができる。そして、トランスフォーマを有する絶縁構造をサポート基板２Ｓから分離することにより、トランスフォーマを有する絶縁構造を製造することができる。
【0154】
＜具現化態様２の変形例１＞
図２１（ａ）は、本変形例１における絶縁構造を示す上面図である。
図２１（ａ）は、本変形例１における絶縁構造を示す上面図である。
【0155】
図２１（ａ）において、絶縁基板１Ｓ上には、例えば、ミアンダインダクタから構成される上層インダクタＴＬと、接続端子ＴＥ１および接続端子ＴＥ２が形成されている。
【0156】
【0157】
図２１（ｂ）に示すように、絶縁基板１Ｓは、第１面Ｓ１と第２面Ｓとを有し、第１面Ｓ１上に上層インダクタＴＬと、接続端子ＴＥ１および接続端子ＴＥ２が形成されている。一方、第２面Ｓ２上には、下層インダクタＢＬが形成されている。この下層インダクタＢＬは、パッドＰＤ１ＢとパッドＰＤ２Ｂを有している。そして、絶縁基板１Ｓを貫通するように貫通ビアＴＧＶ１と貫通ビアＴＧＶ２が形成されており、パッドＰＤ１Ｂと接続端子ＴＥ１とは、貫通ビアＴＧＶ１を介して電気的に接続されている。また、パッドＰＤ２Ｂと接続端子ＴＥ２とは、貫通ビアＴＧＶ２を介して電気的に接続されている。
【0158】
図２１（ｃ）は、本変形例１における絶縁構造を示す下面図である。
【0159】
図２１（ｃ）において、絶縁基板１Ｓ上には、例えば、ミアンダインダクタから構成される下層インダクタＢＬが形成されており、この下層インダクタＢＬは、パッドＰＤ１ＢおよびパッドＰＤ２Ｂを有しており、下層インダクタＢＬを構成するミアンダインダクタとパッドＰＤ２Ｂとは、引出配線部ＤＷＵ１を介して接続されている。
【0160】
このように、図２１（ａ）～図２１（ｃ）に示す絶縁構造において、上層インダクタＴＬは、ミアンダインダクタから構成されており、同様に、下層インダクタＢＬも、ミアンダインダクタから構成されている。そして、上層インダクタＴＬは、単層（第１単層）で形成されているとともに、下層インダクタＢＬも、単層（第２単層）で形成されている。このとき、下層インダクタＢＬは、第２単層に設けられたパッドＰＤ１Ｂと、第２単層に設けられたパッドＰＤ２Ｂと、第２単層に設けられ、かつ、パッドＰＤ２Ｂと電気的に接続された引出配線部ＤＷＵ１を有する。そして、絶縁基板１Ｓを貫通する貫通ビアは、複数存在し、複数の前記貫通ビアは、パッドＰＤ１Ｂと電気的に接続された貫通ビアＴＧＶ１と、パッドＰＤ２Ｂと電気的に接続された貫通ビアＴＧＶ２を含んでいる。
【0161】
以上のように、本変形例１における絶縁構造では、例えば、図２１（ｃ）に示すように、下層インダクタＢＬがミアンダインダクタから構成されている。この結果、第２単層内でミアンダインダクタとパッドＰＤ２Ｂとを引出配線部ＤＷＵ１で接続することができる。これにより、本変形例１によれば、第２面Ｓ２下に設けられた下層インダクタＢＬと第１面Ｓ１上に設けられた接続端子ＴＥ１および接続端子ＴＥ２を接続する構成を採用する場合であっても、下層インダクタＢＬをスパイラルインダクタではなく、ミアンダインダクタから構成することによって、２層ではなく単層で下層インダクタＢＬを形成することができる利点が得られる。
【0162】
すなわち、下層インダクタＢＬをスパイラルインダクタから構成する場合、第２面Ｓ２上に設けられた下層インダクタＢＬと第１面Ｓ１上に設けられた接続端子ＴＥ１および接続端子ＴＥ２を接続する構成を採用すると、必然的に下層インダクタＢＬは２層構造から構成しなければならない。これに対し、下層インダクタＢＬをミアンダインダクタから構成する場合、例えば、図２１（ｃ）のように、２層ではなく単層で引き回すことができる結果、下層インダクタＢＬを単層で形成することができる。
【0163】
＜具現化態様２の変形例２＞
図２２は、本変形例２における絶縁構造を示す上面図である。
図２２は、本変形例２における絶縁構造を示す上面図である。
【0164】
図２２において、絶縁基板１Ｓは、第１面（表面）と、第１面とは反対側に位置する第２面（裏面）を有し、第１面上に第１層が設けられている一方、第２面下に第２層が設けられている。ここで、図２２において、第１層に設けられている構成要素が実線で示されている一方、第２層に設けられている構成要素が点線で示されている。
【0165】
図２２に示すように、絶縁基板１Ｓには、第１インダクタＦＬと第２インダクタＳＬとが形成されている。このとき、図２２に示すように、第１インダクタＦＬは、第１層に設けられた第１配線部ＬＵ１と、第１配線部ＬＵ１と接続された第１プラグＰＬＧ１と、第１プラグＰＬＧ１と接続され、かつ、第２層に設けられた第２配線部ＬＵ２と、第２配線部ＬＵ２と接続された第２プラグＰＬＧ２を有している。
【0166】
これに対し、図２２に示すように、第２インダクタＳＬは、第２層に設けられた第３配線部ＬＵ３と、第３配線部ＬＵ３と接続された第３プラグＰＬＧ３と、第３プラグＰＬＧ３と接続され、かつ、第１層に設けられた第４配線部ＬＵ４と、第４配線部ＬＵ４と接続された第４プラグＰＬＧ４を有している。
【0167】
ここで、平面視において、第１配線部ＬＵ１と第３配線部ＬＵ３とは交差しているとともに、平面視において、第２配線部ＬＵ２と第４配線部ＬＵ４とは交差している。
【0168】
これにより、本変形例２によれば、異電位間の非接触通信を行うトランスフォーマの構成要素である第１インダクタＦＬと第２インダクタＳＬとが磁気結合可能に設けられている。そして、本変形例２によれば、絶縁基板１Ｓの第１面上に設けられた第１層（単層）と絶縁基板１Ｓの第２面下に設けられた第２層（単層）によって、第１インダクタＦＬと第２インダクタＳＬのそれぞれを構成することができる。
【0169】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0170】
１Ｓ 絶縁基板
２Ｓ サポート基板
ＢＦ 下地膜
ＢＬ 下層インダクタ
ＣＣ 制御回路
ＣＦ 導電性膜
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＨＰ３Ａ チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＤＡＦ 接続部材
ＤＡＦ１ 接続部材
ＤＡＦ２ 接続部材
ＤＷＵ 引出配線部
ＤＷＵ１ 引出配線部
ＦＬ 第１インダクタ
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＬ 絶縁層
ＩＮＶ インバータ
ＬＯＤ 負荷回路
ＬＵ１ 第１配線部
ＬＵ２ 第２配線部
ＬＵ３ 第３配線部
ＬＵ４ 第４配線部
ＭＷＬ１ 多層配線層
ＭＷＬ２ 多層配線層
ＰＤ１ パッド
ＰＤ１Ａ パッド
ＰＤ１Ｂ パッド
ＰＤ２ パッド
ＰＤ２Ａ パッド
ＰＤ２Ｂ パッド
ＰＩ１ 絶縁膜
ＰＩ２ 絶縁膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＳＴ１ 導電性接着材
ＰＳＴ２ 導電性接着材
ＰＳＴ３ 導電性接着材
Ｑ１ トランジスタ
Ｑ２ トランジスタ
ＲＬ 樹脂層
ＲＰ レジストパターン
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＬ 第２インダクタ
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
Ｓ１ 第１面
Ｓ２ 第２面
ＳＵＢ１ 半導体基板
ＳＵＢ２ 半導体基板
ＳＵＢ３ 半導体基板
ＳＵＢ３Ａ 絶縁基板
ＴＥ１ 接続端子
ＴＥ２ 接続端子
ＴＧＶ１ 貫通ビア
ＴＧＶ２ 貫通ビア
ＴＬ 上層インダクタ
ＴＲ１ トランスフォーマ
ＴＲ２ トランスフォーマ
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
Ｗ ボンディングワイヤ
Ｗ１ ボンディングワイヤ
Ｗ２ ボンディングワイヤ
２Ｓ サポート基板
ＢＦ 下地膜
ＢＬ 下層インダクタ
ＣＣ 制御回路
ＣＦ 導電性膜
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＨＰ３Ａ チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＤＡＦ 接続部材
ＤＡＦ１ 接続部材
ＤＡＦ２ 接続部材
ＤＷＵ 引出配線部
ＤＷＵ１ 引出配線部
ＦＬ 第１インダクタ
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＬ 絶縁層
ＩＮＶ インバータ
ＬＯＤ 負荷回路
ＬＵ１ 第１配線部
ＬＵ２ 第２配線部
ＬＵ３ 第３配線部
ＬＵ４ 第４配線部
ＭＷＬ１ 多層配線層
ＭＷＬ２ 多層配線層
ＰＤ１ パッド
ＰＤ１Ａ パッド
ＰＤ１Ｂ パッド
ＰＤ２ パッド
ＰＤ２Ａ パッド
ＰＤ２Ｂ パッド
ＰＩ１ 絶縁膜
ＰＩ２ 絶縁膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＳＴ１ 導電性接着材
ＰＳＴ２ 導電性接着材
ＰＳＴ３ 導電性接着材
Ｑ１ トランジスタ
Ｑ２ トランジスタ
ＲＬ 樹脂層
ＲＰ レジストパターン
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＬ 第２インダクタ
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
Ｓ１ 第１面
Ｓ２ 第２面
ＳＵＢ１ 半導体基板
ＳＵＢ２ 半導体基板
ＳＵＢ３ 半導体基板
ＳＵＢ３Ａ 絶縁基板
ＴＥ１ 接続端子
ＴＥ２ 接続端子
ＴＧＶ１ 貫通ビア
ＴＧＶ２ 貫通ビア
ＴＬ 上層インダクタ
ＴＲ１ トランスフォーマ
ＴＲ２ トランスフォーマ
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
Ｗ ボンディングワイヤ
Ｗ１ ボンディングワイヤ
Ｗ２ ボンディングワイヤ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】