特開 2024-5755 直列キャパシタ降圧コンバータおよびそのコントローラ回路および制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024005755

(43)【公開日】2024-01-17

(54)【発明の名称】直列キャパシタ降圧コンバータおよびそのコントローラ回路および制御方法

(51)【国際特許分類】

   H02M 3/155 20060101AFI20240110BHJP

【ＦＩ】

H02M3/155 H

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022106110

(22)【出願日】2022-06-30

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】橋本 和樹

(72)【発明者】

【氏名】河野 明大

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AS05

5H730BB03

5H730BB13

5H730DD04

5H730EE59

5H730FD01

5H730FD31

5H730FF09

5H730FG07

(57)【要約】

【課題】出力電圧の変動を抑制した直列キャパシタ降圧コンバータを提供する。
【解決手段】コントローラＩＣ２００は、直列キャパシタ降圧コンバータを制御する。オシレータ２２０は、クロック信号ＣＬＫを生成する。制御ロジック回路２１０は、クロック信号ＣＬＫと同期して、直列キャパシタ降圧コンバータの複数のスイッチング素子を制御するための複数の制御信号を生成する。周波数コントローラ２４０は、直列キャパシタ降圧コンバータの出力電圧Ｖｏｕｔにもとづいて、クロック信号ＣＬＫの周波数を制御する。
【選択図】図８

【特許請求の範囲】

【請求項1】

直列キャパシタ降圧コンバータのコントローラ回路であって、
クロック信号を生成するオシレータと、
前記クロック信号と同期して、前記直列キャパシタ降圧コンバータの複数のスイッチング素子を制御する複数の制御信号を生成する制御ロジック回路と、
前記複数の制御信号に応じて、前記複数のスイッチング素子を駆動する複数のドライバと、
前記直列キャパシタ降圧コンバータの出力電圧にもとづいて、前記クロック信号の周波数を制御する周波数コントローラと、
を備える、コントローラ回路。

【請求項2】

前記周波数コントローラは、前記出力電圧が所定のしきい値電圧より低いとき、前記クロック信号の周波数を低下させ、前記出力電圧が前記しきい値電圧より高いとき、前記クロック信号の周波数を上昇させる、請求項１に記載のコントローラ回路。

【請求項3】

前記周波数コントローラは、前記出力電圧が所定の電圧範囲の下限より低いとき、前記クロック信号の周波数を低下させ、前記出力電圧が前記所定の電圧範囲の上限より高いとき、前記クロック信号の周波数を上昇させる、請求項１に記載のコントローラ回路。

【請求項4】

直列キャパシタ降圧コンバータのコントローラ回路であって、
クロック信号を生成するオシレータと、
前記クロック信号と同期して、前記直列キャパシタ降圧コンバータの複数のスイッチング素子を制御する複数の制御信号を生成する制御ロジック回路と、
前記複数の制御信号に応じて、前記複数のスイッチング素子を駆動する複数のドライバと、
前記直列キャパシタ降圧コンバータの入力電流または出力電流を監視対象とし、監視対象の電流に応じて、前記クロック信号の周波数を制御する周波数コントローラと、
を備える、コントローラ回路。

【請求項5】

前記周波数コントローラは、前記出力電流と、前記クロック信号の周波数の関係を規定するテーブルを含む、請求項４に記載のコントローラ回路。

【請求項6】

前記直列キャパシタ降圧コンバータのカップルドインダクタを構成する２個のインダクタのインダクタンスの設計値がＬ、前記２個のインダクタの相互インダクタンスの設計値がＭ、直列キャパシタの容量の設計値がＣｒであるとき、式（１）

【数1】

で表される周波数ｆ_０よりも高いスイッチング周波数の範囲で、前記クロック信号の周波数が制御される、請求項１から５のいずれかに記載のコントローラ回路。

【請求項7】

ひとつの半導体基板に一体集積化される請求項１から５のいずれかに記載のコントローラ回路。

【請求項8】

直列キャパシタ降圧コンバータの主回路と、
前記主回路に含まれるスイッチング素子を駆動する請求項１から５のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。

【請求項9】

直列キャパシタ降圧コンバータの制御方法であって、
オシレータがクロック信号を生成するステップと、
前記クロック信号と同期して、前記直列キャパシタ降圧コンバータの複数のスイッチング素子を駆動するステップと、
前記直列キャパシタ降圧コンバータの出力電圧にもとづいて、前記クロック信号の周波数を制御するステップと、
を備える、制御方法。

【請求項10】

直列キャパシタ降圧コンバータの制御方法であって、
オシレータがクロック信号を生成するステップと、
前記クロック信号と同期して、前記直列キャパシタ降圧コンバータの複数のスイッチング素子を駆動するステップと、
前記直列キャパシタ降圧コンバータの入力電流または出力電流を監視対象とし、監視対象の電流に応じて、前記クロック信号の周波数を制御するステップと、
を備える、制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、直列キャパシタコンバータに関する。

【背景技術】

【0002】

入力電圧よりも低い電圧を生成するために、降圧機能を持つＤＣ／ＤＣコンバータが使用される。降圧機能を持つＤＣ／ＤＣコンバータとしては、降圧（Ｂｕｃｋ）型、昇降圧型、Ｃｕｋ型、Ｚｅｔａ型、Ｓｅｐｉｃ型などが知られている。

【0003】

用途によっては、降圧コンバータのバリエーションであるインタリーブ型や直列キャパシタ（Series Capacitor）型が採用される。インタリーブ型は、Ｂｕｃｋコンバータを並列に接続し、入力同士、出力同士を共通に接続したものである。複数のＢｕｃｋコンバータがインタリーブ動作することにより、高効率動作が実現される。インタリーブ型は、通常のバックコンバータと同じ降圧比を有する。

【0004】

直列キャパシタ型の降圧コンバータは、フェーズ数が２であるインタリーブ型の修正と考えることができ、直列キャパシタが追加された構成を有する。直列キャパシタ型の降圧コンバータは、降圧比をインタリーブ型の１／２倍と小さくできるため、小さな降圧比が必要なアプリケーションに適している。

【先行技術文献】

【非特許文献】

【0005】

【非特許文献1】Stefano Saggini, Shuai Jiang, Mario Ursino, Chenhao Nan, "A 99% Efficient Dual-Phase Resonant Switched-Capacitor-Buck Converter for 48 V Data Center Bus Conversions", 2019 IEEE Applied Power Electronics Conference and Exposition (APEC)

【発明の概要】

【発明が解決しようとする課題】

【0006】

本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、出力電圧の変動を抑制した直列キャパシタ降圧コンバータの提供にある。

【課題を解決するための手段】

【0007】

本開示のある態様は、直列キャパシタ降圧コンバータのコントローラ回路に関する。コントローラ回路は、クロック信号を生成するオシレータと、クロック信号と同期して、直列キャパシタ降圧コンバータの複数のスイッチング素子を制御する複数の制御信号を生成する制御ロジック回路と、複数の制御信号に応じて、複数のスイッチング素子を駆動する複数のドライバと、直列キャパシタ降圧コンバータの出力電圧にもとづいて、クロック信号の周波数を制御する周波数コントローラと、を備える。

【0008】

本開示の別の態様もまた、直列キャパシタ降圧コンバータのコントローラ回路に関する。コントローラ回路は、クロック信号を生成するオシレータと、クロック信号と同期して、直列キャパシタ降圧コンバータの複数のスイッチング素子を制御する複数の制御信号を生成する制御ロジック回路と、複数の制御信号に応じて、複数のスイッチング素子を駆動する複数のドライバと、直列キャパシタ降圧コンバータの入力電流または出力電流を監視対象とし、監視対象の電流に応じて、クロック信号の周波数を制御する周波数コントローラと、を備える。

【発明の効果】

【0009】

本開示のある態様によれば、出力電圧の変動を抑制できる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施形態に係る直列キャパシタ降圧コンバータの回路図である。

【図2】図２は、第１状態φ１における直列キャパシタ降圧コンバータ（主回路）の等価回路図である。

【図3】図３は、第２状態φ２における直列キャパシタ降圧コンバータ（主回路）の等価回路図である。

【図4】図４は、直列キャパシタ降圧コンバータの電流波形図である。

【図5】図５は、直列キャパシタ降圧コンバータの電流波形図である。

【図6】図６は、デッドタイムを考慮した直列キャパシタ降圧コンバータの動作を説明するタイムチャートである。

【図7】図７は、直列キャパシタ降圧コンバータの出力電流と出力電圧の関係を示す図である。

【図8】図８は、実施例１に係るコントローラＩＣのブロック図である。

【図9】図９は、周波数コントローラとオシレータの構成例を示すブロック図である。

【図10】図１０は、周波数コントローラとオシレータの構成例を示すブロック図である。

【図11】図１１は、実施例２に係るコントローラＩＣのブロック図である。

【図12】図１２は、周波数コントローラの構成例を示すブロック図である。

【図13】図１３は、出力電流とクロック信号の周波数の関係を示す図である。

【図14】図１４は、スイッチング周波数ｆ_ＳＷを変化させたときの電流波形を説明する図である。

【図15】図１５は、直列キャパシタ降圧コンバータを備える電子機器の一例を示す図である。

【発明を実施するための形態】

【0011】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0012】

一実施形態に係る直列キャパシタ降圧コンバータのコントローラ回路は、クロック信号を生成するオシレータと、クロック信号と同期して、直列キャパシタ降圧コンバータの複数のスイッチング素子を制御する複数の制御信号を生成する制御ロジック回路と、複数の制御信号に応じて、複数のスイッチング素子を駆動する複数のドライバと、直列キャパシタ降圧コンバータの出力電圧にもとづいて、クロック信号の周波数を制御する周波数コントローラと、を備える。

【0013】

直列キャパシタ降圧コンバータをデューティサイクル５０％で動作させると、その降圧比は１／４倍となるが、出力電流に応じて、出力電圧が変動する。そこで、出力電圧を監視し、出力電圧に応じて、クロック信号の周波数を変化させることにより、ロードレギュレーションを改善できる。

【0014】

一実施形態において、周波数コントローラは、出力電圧が所定のしきい値電圧より低いとき、クロック信号の周波数を低下させ、出力電圧がしきい値電圧より高いとき、クロック信号の周波数を上昇させてもよい。

【0015】

一実施形態において、周波数コントローラは、出力電圧が所定の電圧範囲の下限より低いとき、クロック信号の周波数を低下させ、出力電圧が所定の電圧範囲の上限より高いとき、クロック信号の周波数を上昇させてもよい。

【0016】

一実施形態に係る直列キャパシタ降圧コンバータのコントローラ回路は、クロック信号を生成するオシレータと、クロック信号と同期して、直列キャパシタ降圧コンバータの複数のスイッチング素子を制御する複数の制御信号を生成する制御ロジック回路と、複数の制御信号に応じて、複数のスイッチング素子を駆動する複数のドライバと、直列キャパシタ降圧コンバータの入力電流または出力電流を監視対象とし、監視対象の電流に応じて、クロック信号の周波数を制御する周波数コントローラと、を備える。

【0017】

直列キャパシタ降圧コンバータをデューティサイクル５０％で動作させると、その降圧比は１／４倍となるが、出力電流に応じて、出力電圧が変動する。そこで、出力電流もしくは入力電流を監視し、クロック信号の周波数を変化させることにより、ロードレギュレーションを改善できる。

【0018】

一実施形態において、周波数コントローラは、出力電流と、クロック信号の周波数の関係を規定するテーブルを含んでもよい。

【0019】

一実施形態において、直列キャパシタ降圧コンバータのカップルドインダクタを構成する２個のインダクタのインダクタンスの設計値がＬ、２個のインダクタの相互インダクタンスの設計値がＭ、直列キャパシタの容量の設計値がＣｒであるとき、式（１）

【数1】

で表される周波数ｆ_０よりも高いスイッチング周波数の範囲で、クロック信号の周波数が制御されてもよい。

【0020】

一実施形態において、コントローラ回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

【0021】

一実施形態に係る直列キャパシタ降圧コンバータは、直列キャパシタ降圧コンバータの主回路と、主回路に含まれるスイッチング素子を駆動する上述のいずれかのコントローラ回路と、を備える。

【0022】

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0023】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0024】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0025】

また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。

【0026】

本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。

【0027】

図１は、実施形態に係る直列キャパシタ降圧コンバータ１００の回路図である。直列キャパシタ降圧コンバータ１００は、入力ライン１０２に供給された入力電圧Ｖｉｎを降圧し、降圧後の出力電圧Ｖｏｕｔを出力ライン１０４に発生する。

【0028】

直列キャパシタ降圧コンバータ１００は、主回路１１０およびコントローラＩＣ（Integrated Circuit）２００を備える。コントローラＩＣ２００は、ひとつの半導体基板に集積化されたＡＳＩＣ（Application Specific Integrated Circuit）である。

【0029】

主回路１１０は、第１スイッチＳ１～第４スイッチＳ４、カップルドインダクタ１１２、直列キャパシタＣｒ、出力キャパシタＣｏｕｔを備える。

【0030】

第１スイッチＳ１は、第１端が入力ライン１０２と接続される。カップルドインダクタ１１２は、トランスであり、磁気的に結合する第１インダクタＬ１および第２インダクタＬ２を含む。第１インダクタＬ１および第２インダクタＬ２は、等しいインダクタンスＬを有しており、また相互インダクタンスＭを有する。第１インダクタＬ１および第２インダクタＬ２それぞれの第１端は、出力ライン１０４と接続される。

【0031】

第２スイッチＳ２は、第１インダクタＬ１の第２端と接地の間に接続される。直列キャパシタＣｒは、第１スイッチＳ１の第２端と第１インダクタＬ１の第２端の間に接続される。第３スイッチＳ３は、第１スイッチＳ１の第２端と第２インダクタＬ２の第２端の間に接続される。第４スイッチＳ４は、第２インダクタＬ２の第２端と接地の間に接続される。出力キャパシタＣｏｕｔは、出力ライン１０４と接地の間に接続される。

【0032】

この例では、第１スイッチＳ１～第４スイッチＳ４がすべてＮチャンネルＭＯＳＦＥＴとして示されるがその限りでなく、その他のトランジスタを用いてもよい。また下側の第２スイッチＳ２および第４スイッチＳ４は、ダイオードなどの整流素子であってもよい。

【0033】

コントローラＩＣ２００は、第１スイッチＳ１～第４スイッチＳ４を制御し、出力ライン１０４に出力電圧Ｖｏｕｔを発生させる。具体的には、コントローラＩＣ２００は、第１状態φ１と第２状態φ２を、デッドタイムＴ_Ｄを挟みながら、所定のスイッチング周波数ｆ_ＳＷで交互に繰り返す。
第１状態φ１：
第１スイッチＳ１＝ＯＮ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＮ

【0034】

第２状態φ２：
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＮ
第３スイッチＳ３＝ＯＮ
第４スイッチＳ４＝ＯＦＦ

【0035】

デッドタイムＴ_Ｄ：
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＦＦ

【0036】

第１状態φ１、第２状態φ２それぞれの長さがＴ_ＯＮであるとき、スイッチング周波数ｆ_ＳＷは、１／（２×Ｔ_ＯＮ）である。言い換えると、スイッチング周波数ｆ_ＳＷで動作するとは、第１状態φ１および第２状態φ２を、Ｔ_ＯＮ＝１／（２×ｆ_ＳＷ）の長さで繰り返すことをいう。

【0037】

以上が直列キャパシタ降圧コンバータ１００の構成である。続いてその動作を説明する。

【0038】

図２は、第１状態φ１における直列キャパシタ降圧コンバータ１００（主回路１１０）の等価回路図である。オンであるスイッチＳ１，Ｓ４は、単なる配線として示している。またカップルドインダクタ１１２は、励磁インダクタンスＬｍと、漏れインダクタンスＬｋを含む等価回路として示している。第１インダクタＬ１に流れる電流を第１コイル電流Ｉ_Ｌ１、第２インダクタＬ２に流れる電流を、第２コイル電流Ｉ_Ｌ２と称する。

【0039】

第１状態φ１では、直列キャパシタＣｒ、第１インダクタＬ１（漏れインダクタンスＬｋ）および出力キャパシタＣｏｕｔが直列共振回路を形成しており、第１インダクタＬ１に共振電流Ｉｒｅｓが流れる（Ｉ_Ｌ１＝Ｉｒｅｓ）。第２インダクタＬ２には、第１インダクタＬ１に流れる共振電流Ｉｒｅｓのレプリカである共振電流Ｉｒｅｓ’と、励磁インダクタンスＬｍに流れる励磁電流Ｉｍ_２の合計電流が流れるから、第２コイル電流Ｉ_Ｌ２は、Ｉ_Ｌ２＝Ｉｒｅｓ’＋Ｉｍ_２となる。

【0040】

図３は、第２状態φ２における直列キャパシタ降圧コンバータ１００（主回路１１０）の等価回路図である。オンであるスイッチＳ２，Ｓ３は、単なる配線として示している。

【0041】

第２状態φ２では、直列キャパシタＣｒ、漏れインダクタンスＬｋおよび出力キャパシタＣｏｕｔが直列共振回路を形成しており、第２インダクタＬ２に共振電流Ｉｒｅｓが流れる（Ｉ_Ｌ２＝Ｉｒｅｓ）。第１インダクタＬ１には、第２インダクタＬ２に流れる共振電流Ｉｒｅｓのレプリカである共振電流Ｉｒｅｓ’と、励磁インダクタンスＬｍに流れる励磁電流Ｉｍ_１の合計電流が流れるから、第１コイル電流Ｉ_Ｌ１は、Ｉ_Ｌ１＝Ｉｒｅｓ’＋Ｉｍ_１となる。

【0042】

第１状態φ１と第２状態φ２を交互に繰り返すと、定常状態では、直列キャパシタＣｒの両端間電圧は、Ｖｉｎ／２となり、カップルドインダクタ１１２に、残りのＶｉｎ／２が印加される。第１インダクタＬ１と第２インダクタＬ２のインダクタンスが等しいとき、出力ライン１０４には、Ｖｉｎの１／４倍の出力電圧Ｖｏｕｔが発生する。

【0043】

直列キャパシタ降圧コンバータ１００が、ＺＶＳ（Zero Voltage Switching）するための条件は、以下の通りである。

【0044】

・第１状態φ１から第２状態φ２への遷移
第１状態φ１の直後のデッドタイムＴ_Ｄ中において、Ｉ_Ｌ１≧０であるとき、第２スイッチＳ２のボディダイオードに電流Ｉ_Ｌ１が流れており、第２スイッチＳ２の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第２スイッチＳ２をターンオンすると、第２スイッチＳ２のＺＶＳが成立する。なお、電流Ｉ_Ｌ１，Ｉ_Ｌ２は、出力ライン１０４に向かう向きを正にとる。

【0045】

またデッドタイムＴ_Ｄ中において、Ｉ_Ｌ２＜０であるときに、回生電流によって、第３スイッチＳ３と第４スイッチＳ４の接続ノードの電圧が上昇し、第３スイッチＳ３の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第３スイッチＳ３がターンオンすると、第３スイッチＳ３のＺＶＳが成立する。

【0046】

・第２状態φ２から第１状態φ１への遷移
第２状態φ２の直後のデッドタイムＴ_Ｄ中において、Ｉ_Ｌ１＜０であるとき、回生電流によって、第１スイッチＳ１と第２スイッチＳ２の接続ノードの電圧が上昇し、第１スイッチＳ１の両端間電圧が小さくなる。このときに第１状態φ１に遷移、すなわち第１スイッチＳ１をターンオンすると、第１スイッチＳ１のＺＶＳが成立する。

【0047】

またデッドタイム中において、Ｉ_Ｌ２≧０であるとき、第４スイッチＳ４のボディダイオードに電流Ｉ_Ｌ２が流れており、第４スイッチＳ４の両端間電圧が小さくなっている。このときに、第１状態φ１に遷移、すなわち第４スイッチＳ４をターンオンすると、第４スイッチＳ４のＺＶＳが成立する。

【0048】

図４は、直列キャパシタ降圧コンバータ１００の電流波形図である。スイッチング周波数ｆ_ｓｗは、主回路１１０の共振周波数ｆ_０と一致しており、共振電流Ｉｒｅｓがゼロとなるタイミングで、第１状態φ１と第２状態φ２が遷移する。ここではデッドタイムは省略している。図４は、第１スイッチＳ１～第４スイッチＳ４を理想スイッチとした場合の、すなわち第１スイッチＳ１～第４スイッチＳ４が寄生容量を含まないとした場合の電流波形を示している。

【0049】

第１状態φ１の終わりのタイミングでは、第１インダクタＬ１の電流Ｉ_Ｌ１は正もしくはゼロ（Ｉ_Ｌ１≧０）、第２インダクタＬ２の電流Ｉ_Ｌ２は負（Ｉ_Ｌ２＜０）であるから、上述のＺＶＳの条件を満たしている。

【0050】

同様に、第２状態φ２の終わりのタイミングでは、第１インダクタＬ１の電流Ｉ_Ｌ１は負（Ｉ_Ｌ１＜０）であり、第２インダクタＬ２の電流Ｉ_Ｌ２は正もしくはゼロ（Ｉ_Ｌ２≧０）であるから、上述のＺＶＳの条件を満たしている。

【0051】

このように、直列キャパシタ降圧コンバータ１００は、共振周波数ｆ_０でスイッチングすることにより、ＺＶＳの条件を満たすことができ、高効率動作が可能である。

【0052】

図５は、直列キャパシタ降圧コンバータ１００の電流波形図である。図４では、ＭＯＳＦＥＴの寄生容量を無視した波形を示したが、実際には、寄生容量が存在する。この寄生容量により、デッドタイムを跨ぐ電流の不連続が抑制される。コイル電流Ｉ_Ｌ１，Ｉ_Ｌ２は連続となり、第１状態φ１と第２状態φ２では、デッドタイムに関して時間軸上で対称な波形を有する。

【0053】

図６は、デッドタイムを考慮した直列キャパシタ降圧コンバータ１００の動作を説明するタイムチャートである。図６は、スイッチング周波数ｆ_ＳＷが共振周波数ｆ_０と等しいときの動作を示しており、第１状態φ１と第２状態φ２の長さＴ_ＯＮはそれぞれ、共振周期Ｔ_ｒ（＝１／ｆ_ｒ）の１／２である。

【0054】

図７は、直列キャパシタ降圧コンバータ１００の出力電流Ｉｏｕｔと出力電圧Ｖｏｕｔの関係を示す図である。入力電圧Ｖｉｎは４８Ｖであり、降圧比１／４倍のとき、出力電圧Ｖｏｕｔは１２Ｖとなる。図７には、異なる複数のスイッチング周波数で動作させたときの特性が示される。ここでは共振周波数ｆ_０は３１４ｋＨｚである。

【0055】

同じ周波数でみると、出力電流Ｉｏｕｔが増加するにしたがい、出力電圧Ｖｏｕｔは低下していく。同じ出力電流Ｉｏｕｔでみると、スイッチング周波数が高い方が、出力電圧Ｖｏｕｔは高くなる傾向がある。以下では、出力電圧Ｖｏｕｔを安定化可能なコントローラＩＣ２００について説明する。

【0056】

（実施例１）
図８は、実施例１に係るコントローラＩＣ２００のブロック図である。コントローラＩＣ２００は、制御ロジック回路２１０、オシレータ２２０、周波数コントローラ２４０を備える。コントローラＩＣ２００は、第１出力ピンＯＵＴ１～第４出力ピンＯＵＴ４、フィードバックピンＦＢを備える。第１出力ピンＯＵＴ１～第４出力ピンＯＵＴ４は、第１スイッチＳ１～第４スイッチＳ４のゲートと接続される。フィードバックピンＦＢには、直列キャパシタ降圧コンバータ１００の出力電圧Ｖｏｕｔを示す電圧フィードバック信号Ｖｆｂが入力される。

【0057】

オシレータ２２０は、スイッチング周波数を規定するクロック信号ＣＬＫを生成する。オシレータ２２０は、発振周波数が可変に構成されてる。制御ロジック回路２１０は、クロック信号ＣＬＫと同期して、デッドタイムを挟みながら、第１状態φ１と第２状態φ２を交互に繰り返す。ドライバＤＲ１～ＤＲ４は、制御ロジック回路２１０が発生する制御信号に応じて、対応するスイッチＳ１～Ｓ４を駆動する。

【0058】

周波数コントローラ２４０には、フィードバック電圧Ｖｆｂが入力される。周波数コントローラ２４０は、フィードバック電圧Ｖｆｂにもとづいて、オシレータ２２０の発振周波数、すなわちクロック信号ＣＬＫの周波数を制御する。

【0059】

具体的には、周波数コントローラ２４０は、出力電圧Ｖｏｕｔが所定のしきい値電圧Ｖｔｈより低いとき、言い換えると、フィードバック電圧Ｖｆｂが、しきい値電圧Ｖｔｈに対応する基準電圧Ｖｒｅｆより低いときに、クロック信号ＣＬＫの周波数を低下させる。また周波数コントローラ２４０は、出力電圧Ｖｏｕｔがしきい値電圧Ｖｔｈより高いときに、言い換えると、フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆより高いときに、クロック信号ＣＬＫの周波数を上昇させる。

【0060】

周波数コントローラ２４０やオシレータ２２０の構成は特に限定されず、公知技術を用いればよい。

【0061】

図９は、周波数コントローラ２４０Ａとオシレータ２２０Ａの構成例を示すブロック図である。オシレータ２２０Ａは、デジタルコードＦ＿ＣＮＴに応じて周波数が制御可能なＤＣＯ（Digital Controlled Oscillator）である。ＤＣＯの構成は特に限定されないが、たとえばリングオシレータで、遅延素子であるインバータのバイアス電流を、デジタルコードに応じて可変に構成したものであってもよい。あるいはＤＣＯは、キャパシタの充放電を繰り返すオシレータであってもよく、キャパシタの充電電流を、デジタルコードに応じて可変に構成したものであってもよい。

【0062】

周波数コントローラ２４０Ａは、コンパレータ２４２およびアップダウンカウンタ２４４を含む。コンパレータ２４２は、フィードバック電圧Ｖｆｂを、所定のしきい値電圧Ｖｒｅｆと比較し、比較結果に応じたアップダウン信号ＵＰ／ＤＮを生成する。アップダウンカウンタ２４４は、アップダウン信号ＵＰ／ＤＮに応じて、カウントアップまたはカウントダウンする。アップダウンカウンタ２４４のカウント値が、デジタルコードＦ＿ＣＮＴとしてオシレータ２２０に供給される。

【0063】

コンパレータ２４２は、ヒステリシスコンパレータであってもよい。あるいは、コンパレータ２４２は、ウィンドウコンパレータであってもよい。

【0064】

別の制御例では、周波数コントローラ２４０Ａは、出力電圧Ｖｏｕｔが、所定の目標電圧範囲の下限Ｖｍｉｎより低いとき、言い換えると、フィードバック電圧Ｖｆｂが、下限Ｖｍｉｎに対応する基準電圧Ｖｔｈｌより低いときに、クロック信号ＣＬＫの周波数を低下させる。また周波数コントローラ２４０Ａは、出力電圧Ｖｏｕｔが、所定の目標電圧範囲の上限Ｖｍａｘより高いとき、言い換えると、フィードバック電圧Ｖｆｂが、上限Ｖｍａｘに対応する基準電圧Ｖｔｈｈより高いときに、クロック信号ＣＬＫの周波数を上昇させる。

【0065】

図１０は、周波数コントローラ２４０Ｂとオシレータ２２０Ｂの構成例を示すブロック図である。オシレータ２２０Ｂは、アナログ制御電圧Ｖｃｎｔに応じて周波数が制御可能なＶＣＯ（Voltage Controlled Oscillator）である。ＶＣＯの構成は特に限定されず、リングオシレータであってもよいし、キャパシタの充放電を繰り返すオシレータであってもよい。

【0066】

周波数コントローラ２４０Ｂは、コンパレータ２４２およびチャージポンプ回路２４６を含む。コンパレータ２４２は、フィードバック電圧Ｖｆｂを、所定のしきい値電圧Ｖｒｅｆと比較し、比較結果に応じたアップダウン信号ＵＰ／ＤＮを生成する。チャージポンプ回路２４６は、アップダウン信号ＵＰ／ＤＮに応じて、電圧レベルが上昇または下降するアナログ制御電圧Ｖｃｎｔを生成する。

【0067】

以上がコントローラＩＣ２００の構成である。実施例１に係るコントローラＩＣ２００によれば、フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆに近づくように、オシレータ２２０の発振周波数、すなわち直列キャパシタ降圧コンバータ１００のスイッチング周波数が変化する。これにより出力電流Ｉｏｕｔの変動にかかわらず、出力電圧Ｖｏｕｔを安定化することができ、ロードレギュレーションを改善できる。

【0068】

（実施例２）
図１１は、実施例２に係るコントローラＩＣ２００Ｃのブロック図である。コントローラＩＣ２００Ｃは、制御ロジック回路２１０、オシレータ２２０、周波数コントローラ２５０を備える。コントローラＩＣ２００Ｃの電流検出ピンＣＳには、直列キャパシタ降圧コンバータ１００の出力電流Ｉｏｕｔを示す電流検出信号Ｖｃｓが入力される。出力電流Ｉｏｕｔの検出方式は特に限定されず、公知技術を用いればよい。

【0069】

周波数コントローラ２５０は、直列キャパシタ降圧コンバータ１００の出力電流Ｉｏｕｔを示す電流検出信号Ｖｃｓを受ける。周波数コントローラ２５０は、電流検出信号Ｖｃｓに応じて、コントローラＩＣ２００の発振周波数を制御する。

【0070】

図１２は、周波数コントローラ２５０の構成例を示すブロック図である。オシレータ２２０は、デジタル制御可能なＤＣＯである。周波数コントローラ２５０は、Ａ／Ｄコンバータ２５２およびテーブル２５４を含む。Ａ／Ｄコンバータ２５２は、電流検出信号Ｖｃｓをデジタル信号Ｄｃｓに変換する。

【0071】

テーブル２５４は、電流検出信号Ｖｃｓと発振周波数の関係、言い換えると、デジタル信号ＤｃｓとデジタルコードＦ＿ＣＮＴの関係を規定するルックアップテーブルである。オシレータ２２０は、デジタルコードＦ＿ＣＮＴに応じた周波数で発振する。

【0072】

図１３は、出力電流Ｉｏｕｔとクロック信号ＣＬＫの周波数ｆ_ＣＬＫの関係を示す図である。図７に示すように、出力電流Ｉｏｕｔが大きくなるほど、出力電圧Ｖｏｕｔを目標電圧（たとえば１２Ｖ）とするスイッチング周波数は、低くなる。図１３の関係は、図７の出力電流－出力電圧特性にもとづいて定めることができる。

【0073】

実施例２によれば、出力電流Ｉｏｕｔに応じて、適切なスイッチング周波数を選択することで、出力電圧Ｖｏｕｔを目標レベルに保つことができ、ロードレギュレーションを改善できる。

【0074】

続いて、スイッチング周波数の可変範囲について説明する。

【0075】

本発明者らは、スイッチング周波数が、共振周波数よりも低くなる状況、言い換えると、第１状態φ１および第２状態φ２であるオン時間Ｔ_ＯＮが、共振時間の１／２（共振半周期）Ｔｒ／２よりも長くなる状況が発生すると、以下の問題が発生することを認識した。

【0076】

図６を参照すると、Ｔ_ＯＮが共振半周期Ｔｒ／２に比べて長すぎると、第１状態φ１から第２状態φ２に遷移するタイミングにおいて、電流Ｉ_１が負電流となり、ＺＶＳの条件を満たさなくなってしまう。

【0077】

図１４は、スイッチング周波数ｆ_ＳＷを変化させたときの電流波形を説明する図である。スイッチング周波数ｆ_ＳＷが低いと（図中、最下段）、言い換えると、オン時間Ｔ_ＯＮが長くなると、デッドタイムＴ_Ｄに移行するタイミングにおいて、第１インダクタＬ１の電流Ｉ_Ｌ１が負電流となる。デッドタイムＴ_Ｄ中、電流Ｉ_Ｌ１はさらに低下していくため、デッドタイムＴ_Ｄを長くしても短くしても、Ｉ_Ｌ１≧０とはならず、ＺＶＳの条件を満たすことができず、効率が悪化する。

【0078】

これに対して、スイッチング周波数ｆ_ＳＷが高い場合（図中、最上段）、言い換えると、オン時間Ｔ_ＯＮが短くなると、デッドタイムＴ_Ｄに移行するタイミングにおいて、第１インダクタＬ１の電流Ｉ_Ｌ１と第２インダクタＬ２の電流Ｉ_Ｌ２は、両方とも正となる。この場合には、デッドタイムＴ_Ｄを長くとることにより、Ｉ_Ｌ１＞０、Ｉ_Ｌ２＜０の状態を作り出すことができ、ＺＶＳの条件を満たすことができる。

【0079】

そこで、実施例１あるいは実施例２で説明した、スイッチング周波数の動的制御を導入する場合、出力電流Ｉｏｕｔが大きい重負荷状態において、低いスイッチング周波数ｆ_ＳＷが選択されることとなる。スイッチング周波数ｆ_ＳＷに何らの制限が無い場合、ＺＶＳの条件を満たさなくなり、効率が低下してしまう。

【0080】

そこで、オシレータ２２０の発振周波数を、共振周波数より高い範囲で可変とすることが好ましい。デッドタイムＴ_Ｄの長さは、共振周波数ｆ_ｒが想定される範囲において最低値を取ったときに、ＺＶＳの条件を満たすように決めるとよい。

【0081】

具体的には、式（１）で決まる周波数ｆ_０よりも、クロック信号ＣＬＫの周波数、すなわちスイッチング周波数ｆ_ＳＷを高く設定する。

【数2】

【0082】

Ｌは、第１インダクタＬ１および第２インダクタＬ２のインダクタンスの設計値であり、Ｍは、第１インダクタＬ１および第２インダクタＬ２の相互インダクタンスの設計値であり、Ｃｒは、直列キャパシタの容量の設計値である。

【0083】

たとえばスイッチング周波数ｆ_ＳＷは、周波数ｆ_０の１．０５倍の周波数を下限として、可変とすることができる。より好ましくは、スイッチング周波数ｆ_ＳＷは、周波数ｆ_０の１．１倍の周波数を下限として、可変とすることができる。下限を、式（１）で規定されるｆ_０よりも高く定めることで、実際の共振周波数がばらついた場合においても、現実的なデッドタイムＴ_Ｄの長さで、ＺＶＳの条件を満たすことができる。

【0084】

（用途）
図１５は、直列キャパシタ降圧コンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００の好適な一例はサーバーである。元来、サーバーには１２Ｖの電源線が引き込まれていたため、内部回路７１０は１２Ｖで動作するように設計されている。内部回路７１０は、ＣＰＵ（Central Processing Unit）やメモリ、ＬＡＮ（Local Area Network）のインタフェース回路と、１２Ｖの電圧を降圧するＤＣ／ＤＣコンバータなどを含みうる。

【0085】

近年、電線に流れる電流を減らすために、バス電圧を１２Ｖから４８Ｖに置き換える動きが進められている。この場合に、４８Ｖの電源電圧を１２Ｖに降圧する電源回路７２０が必要となる。上述したゲインが１／４倍の直列キャパシタ降圧コンバータ１００は、こうした電源回路７２０に好適に用いることができる。

【0086】

電子機器７００はサーバーに限定されず、車載機器であってもよい。従来の自動車のバッテリは１２Ｖあるいは２４Ｖが主流であるが、ハイブリッド車両では、４８Ｖシステムが採用される場合があり、この場合も４８Ｖのバッテリ電圧を、１２Ｖに変換する電源回路が必要とされる。このような場合に、１／４倍の直列キャパシタ降圧コンバータ１００を好適に利用することができる。

【0087】

その他、電子機器７００は、産業機器、ＯＡ機器であってもよいし、オーディオ機器などの民生機器であってもよい。

【0088】

（付記）
本開示に含まれる技術は、以下のように把握することができる。

【0089】

（項目１）
直列キャパシタ降圧コンバータのコントローラ回路であって、
クロック信号を生成するオシレータと、
前記クロック信号と同期して、前記直列キャパシタ降圧コンバータの複数のスイッチング素子を制御する複数の制御信号を生成する制御ロジック回路と、
前記複数の制御信号に応じて、前記複数のスイッチング素子を駆動する複数のドライバと、
前記直列キャパシタ降圧コンバータの出力電圧にもとづいて、前記クロック信号の周波数を制御する周波数コントローラと、
を備える、コントローラ回路。

【0090】

（項目２）
前記周波数コントローラは、前記出力電圧が所定のしきい値電圧より低いとき、前記クロック信号の周波数を低下させ、前記出力電圧が前記しきい値電圧より高いとき、前記クロック信号の周波数を上昇させる、項目１に記載のコントローラ回路。

【0091】

（項目３）
前記周波数コントローラは、前記出力電圧が所定の電圧範囲の下限より低いとき、前記クロック信号の周波数を低下させ、前記出力電圧が前記所定の電圧範囲の上限より高いとき、前記クロック信号の周波数を上昇させる、項目１に記載のコントローラ回路。

【0092】

（項目４）
直列キャパシタ降圧コンバータのコントローラ回路であって、
クロック信号を生成するオシレータと、
前記クロック信号と同期して、前記直列キャパシタ降圧コンバータの複数のスイッチング素子を制御する複数の制御信号を生成する制御ロジック回路と、
前記複数の制御信号に応じて、前記複数のスイッチング素子を駆動する複数のドライバと、
前記直列キャパシタ降圧コンバータの入力電流または出力電流を監視対象とし、監視対象の電流に応じて、前記クロック信号の周波数を制御する周波数コントローラと、
を備える、コントローラ回路。

【0093】

（項目５）
前記周波数コントローラは、前記出力電流と、前記クロック信号の周波数の関係を規定するテーブルを含む、項目４に記載のコントローラ回路。

【0094】

（項目６）
前記直列キャパシタ降圧コンバータのカップルドインダクタを構成する２個のインダクタのインダクタンスの設計値がＬ、前記２個のインダクタの相互インダクタンスの設計値がＭ、直列キャパシタの容量の設計値がＣｒであるとき、式（１）

【数3】

で表される周波数ｆ_０よりも高いスイッチング周波数の範囲で、前記クロック信号の周波数が制御される、項目１から５のいずれかに記載のコントローラ回路。

【0095】

（項目７）
ひとつの半導体基板に一体集積化される項目１から６のいずれかに記載のコントローラ回路。

【0096】

（項目８）
直列キャパシタ降圧コンバータの主回路と、
前記主回路に含まれるスイッチング素子を駆動する項目１から７のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。

【0097】

（項目９）
直列キャパシタ降圧コンバータの制御方法であって、
オシレータがクロック信号を生成するステップと、
前記クロック信号と同期して、前記直列キャパシタ降圧コンバータの複数のスイッチング素子を駆動するステップと、
前記直列キャパシタ降圧コンバータの出力電圧にもとづいて、前記クロック信号の周波数を制御するステップと、
を備える、制御方法。

【0098】

（項目１０）
直列キャパシタ降圧コンバータの制御方法であって、
オシレータがクロック信号を生成するステップと、
前記クロック信号と同期して、前記直列キャパシタ降圧コンバータの複数のスイッチング素子を駆動するステップと、
前記直列キャパシタ降圧コンバータの入力電流または出力電流を監視対象とし、監視対象の電流に応じて、前記クロック信号の周波数を制御するステップと、
を備える、制御方法。

【0099】

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。

【符号の説明】

【0100】

１００ 直列キャパシタ降圧コンバータ
１０２ 入力ライン
１０４ 出力ライン
１０６ 接地ライン
１１０ 主回路
１１２ カップルドインダクタ
Ｌｋ 漏れインダクタンス
Ｌｍ 励磁インダクタンス
Ｍ 相互インダクタンス
ＤＲ１，ＤＲ２，ＤＲ３，ＤＲ４ ドライバ
Ｌ１ 第１インダクタ
Ｌ２ 第２インダクタ
Ｃｒ 直列キャパシタ
Ｓ１ 第１スイッチ
Ｓ２ 第２スイッチ
Ｓ３ 第３スイッチ
Ｓ４ 第４スイッチ
Ｃｏｕｔ 出力キャパシタ
２００ コントローラＩＣ
２１０ 制御ロジック回路
２２０ オシレータ
２４０ 周波数コントローラ
２４２ コンパレータ
２４４ アップダウンカウンタ
２５０ 周波数コントローラ
２５２ Ａ／Ｄコンバータ
２５４ テーブル
７００ 電子機器
７１０ 内部回路
７２０ 電源回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】