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特開2024-57842トレーニング方法，演算処理装置及びトレーニングプログラム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024057842
(43)【公開日】2024-04-25
(54)【発明の名称】トレーニング方法，演算処理装置及びトレーニングプログラム
(51)【国際特許分類】
G06F 12/00 20060101AFI20240418BHJP
G11C 7/10 20060101ALI20240418BHJP
G11C 11/4096 20060101ALI20240418BHJP
H04L 25/03 20060101ALI20240418BHJP
【ＦＩ】
G06F12/00 550K
G11C7/10 460
G11C11/4096 550
G06F12/00 597D
H04L25/03 C
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022164788
(22)【出願日】2022-10-13
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110003649
【氏名又は名称】弁理士法人真田特許事務所
(74)【代理人】
【識別番号】100189201
【弁理士】
【氏名又は名称】横田 功
(72)【発明者】
【氏名】太田 康公
【テーマコード（参考）】
5B160
5K029
5M024
【Ｆターム（参考）】
5B160CC00
5K029AA03
5K029DD04
5K029HH05
5K029KK24
5M024AA49
5M024AA93
5M024BB03
5M024BB34
5M024DD35
5M024JJ03
5M024PP01
5M024PP07
(57)【要約】
【課題】精度良くＤＦＥ回路のタップ値を短時間で設定する。
【解決手段】Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送において、トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、ＤＦＥ回路のタップ値との制御結果に基づき、ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、測定したシンボル間干渉値に基づき、ＤＦＥ回路に設定する設定タップ値を算出する。
【選択図】図４
【解決手段】Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送において、トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、ＤＦＥ回路のタップ値との制御結果に基づき、ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、測定したシンボル間干渉値に基づき、ＤＦＥ回路に設定する設定タップ値を算出する。
【選択図】図４
【特許請求の範囲】
【請求項1】
Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送において、
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
処理をコンピュータが実行する、トレーニング方法。
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
処理をコンピュータが実行する、トレーニング方法。
【請求項2】
前記シンボル間干渉値を測定する処理において、
第１のトレーニングパターンを使用して、前記第１のトレーニングパターンに含まれる所定のビットの判定値が１から０に切り替わる前記電圧参照値を探索し、
前記第１のトレーニングパターンとは異なる第２のトレーニングパターンを使用して、前記第２のトレーニングパターンに含まれる前記所定のビットの判定値が０から１又は１から０に切り替わる前記タップ値を前記シンボル間干渉値として探索し、
前記設定タップ値を算出する処理において、
探索した前記シンボル間干渉値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータが実行する、請求項１に記載のトレーニング方法。
第１のトレーニングパターンを使用して、前記第１のトレーニングパターンに含まれる所定のビットの判定値が１から０に切り替わる前記電圧参照値を探索し、
前記第１のトレーニングパターンとは異なる第２のトレーニングパターンを使用して、前記第２のトレーニングパターンに含まれる前記所定のビットの判定値が０から１又は１から０に切り替わる前記タップ値を前記シンボル間干渉値として探索し、
前記設定タップ値を算出する処理において、
探索した前記シンボル間干渉値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータが実行する、請求項１に記載のトレーニング方法。
【請求項3】
前記シンボル間干渉値を測定する処理は、複数の前記タップ値毎に実行され、
前記第１のトレーニングパターンは、前記複数のタップ値間で異なり、
前記第２のトレーニングパターンは、前記複数のタップ値間で共通である、
請求項２に記載のトレーニング方法。
前記第１のトレーニングパターンは、前記複数のタップ値間で異なり、
前記第２のトレーニングパターンは、前記複数のタップ値間で共通である、
請求項２に記載のトレーニング方法。
【請求項4】
前記第１のトレーニングパターンを使用した際に前記電圧参照値を探索できない場合には、前記複数のタップ値のうち探索対象のタップ値以外のタップ値を用いて探索を行い、
前記第２のトレーニングパターンを使用した際に前記シンボル間干渉値を探索できない場合には、前記探索対象のタップ値以外のタップ値を用いて探索を行う、
処理を前記コンピュータが実行する、請求項３に記載のトレーニング方法。
前記第２のトレーニングパターンを使用した際に前記シンボル間干渉値を探索できない場合には、前記探索対象のタップ値以外のタップ値を用いて探索を行う、
処理を前記コンピュータが実行する、請求項３に記載のトレーニング方法。
【請求項5】
前記第１のトレーニングパターンを反転させた第３のトレーニングパターンを使用して、前記電圧参照値を探索し、
前記第２のトレーニングパターンを反転させた第４のトレーニングパターンを使用して、前記シンボル間干渉値を探索する、
処理を前記コンピュータが実行する、請求項２～４のいずれか一項に記載のトレーニング方法。
前記第２のトレーニングパターンを反転させた第４のトレーニングパターンを使用して、前記シンボル間干渉値を探索する、
処理を前記コンピュータが実行する、請求項２～４のいずれか一項に記載のトレーニング方法。
【請求項6】
前記第２のトレーニングパターンを使用して探索した前記シンボル間干渉値と、前記第４のトレーニングパターンを使用して探索した前記シンボル間干渉値との平均値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータが実行する、請求項５に記載のトレーニング方法。
処理を前記コンピュータが実行する、請求項５に記載のトレーニング方法。
【請求項7】
Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送を実行する演算処理装置であって、
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
プロセッサを備える、演算処理装置。
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
プロセッサを備える、演算処理装置。
【請求項8】
Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送において、
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
処理をコンピュータに実行させる、トレーニングプログラム。
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
処理をコンピュータに実行させる、トレーニングプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレーニング方法，演算処理装置及びトレーニングプログラムに関する。
【背景技術】
【0002】
Double Data Rate（ＤＤＲ）伝送においては、伝送速度の向上に伴いReceiver回路にDecision Feedback Equalizer（ＤＦＥ）回路が搭載されることがある。ＤＦＥ回路は伝送路のIntersymbol Interference（ＩＳＩ）を打ち消して伝送マージンを増やすための回路であり、ＤＦＥを適切に動かすためには、ＤＦＥ ＴＡＰ値を適切に設定する必要がある。ＤＦＥ ＴＡＰ値の決め方としては、例えばＤＦＥ ＴＡＰ値をsweepしながら、テストパターンを流しEye marginを測定することで最適なＤＦＥ ＴＡＰ値を求めることができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１１９５５１号公報
【特許文献2】特開２０１７－０６０１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上記のような方法の場合、ＤＦＥ ＴＡＰ値をsweepする毎に長大なデータパターンを流す必要があるため、最適なＤＦＥ ＴＡＰ値を求めるのに非常に長い時間がかかるおそれがある。
【0005】
１つの側面では、精度良くＤＦＥ回路のタップ値を短時間で設定することを目的とする。
【課題を解決するための手段】
【0006】
１つの側面では、Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送において、トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する。
【発明の効果】
【0007】
１つの側面では、精度良くＤＦＥ回路のタップ値を短時間で設定することができる。
【図面の簡単な説明】
【0008】
【図1】実施形態における演算処理装置のハードウェア構成例を模式的に示すブロック図である。
【図2】実施形態におけるトレーニングパターンを例示するテーブルである。
【図3】実施形態におけるＤＦＥ ＴＡＰ値のトレーニング処理を説明するフローチャートである。
【図5】実施形態におけるトレーニング時のDynamic Random Access Memory（ＤＲＡＭ）入力端子での波形を例示するグラフである。
【図6】変形例におけるトレーニングパターンを例示するテーブルである。
【図7】変形例におけるトレーニングＴＡＰと使用パターンとの対応を例示するテーブルである。
【図9】変形例におけるトレーニング時のＤＲＡＭ入力端子での波形を例示するグラフである。
【図10】変形例におけるＤＦＥ ＴＡＰ値のトレーニング処理を説明するフローチャートである。
【発明を実施するための形態】
【0009】
〔Ａ〕実施形態
以下、図面を参照して一実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。以下、各図において同一の符号は同様の機能を有するため、その説明を省略する場合がある。
以下、図面を参照して一実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。以下、各図において同一の符号は同様の機能を有するため、その説明を省略する場合がある。
【0010】
図１は、実施形態における演算処理装置１のハードウェア構成例を模式的に示すブロック図である。
【0011】
演算処理装置１は、Central Processing Unit（ＣＰＵ）１１及びＤＲＡＭ２１を備える。
【0012】
ＣＰＵ１１は、例示的に、種々の制御や演算を行なう処理装置であり、ＤＲＡＭ２１に格納されたOperating System（ＯＳ）やプログラムを実行することにより、種々の機能を実現する。
【0013】
なお、種々の機能を実現するためのプログラムは、例えばフレキシブルディスク、ＣＤ（ＣＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ等）、ＤＶＤ（ＤＶＤ－ＲＯＭ、ＤＶＤ－ＲＡＭ、ＤＶＤ－Ｒ、ＤＶＤ＋Ｒ、ＤＶＤ－ＲＷ、ＤＶＤ＋ＲＷ、ＨＤ ＤＶＤ等）、ブルーレイディスク、磁気ディスク、光ディスク、光磁気ディスク等の、コンピュータ読取可能な記録媒体に記録された形態で提供されてよい。そして、コンピュータ（本実施形態ではＣＰＵ１１）は上述した記録媒体から図示しない読取装置を介してプログラムを読み取って内部記録装置または外部記録装置に転送し格納して用いてよい。また、プログラムを、例えば磁気ディスク，光ディスク，光磁気ディスク等の記憶装置（記録媒体）に記録しておき、記憶装置から通信経路を介してコンピュータに提供してもよい。
【0014】
ＣＰＵ１１において機能を実現する際には、内部記憶装置（本実施形態ではＤＲＡＭ２１）に格納されたプログラムがコンピュータ（本実施形態ではＣＰＵ１１）によって実行されてよい。また、記録媒体に記録されたプログラムをコンピュータが読み取って実行してもよい。
【0015】
ＣＰＵ１１は、例示的に、演算処理装置１全体の動作を制御する。演算処理装置１全体の動作を制御するための装置は、ＣＰＵ１１に限定されず、例えば、ＭＰＵやＤＳＰ，ＡＳＩＣ，ＰＬＤ，ＦＰＧＡのいずれか１つであってもよい。また、演算処理装置１全体の動作を制御するための装置は、ＣＰＵ，ＭＰＵ，ＤＳＰ，ＡＳＩＣ，ＰＬＤ及びＦＰＧＡのうちの２種類以上の組み合わせであってもよい。なお、ＭＰＵはMicro Processing Unitの略称であり、ＤＳＰはDigital Signal Processorの略称であり、ＡＳＩＣはApplication Specific Integrated Circuitの略称である。また、ＰＬＤはProgrammable Logic Deviceの略称であり、ＦＰＧＡはField Programmable Gate Arrayの略称である。
【0016】
図１に示すように、演算処理装置１は、メモリ制御回路１１１として機能してよい。メモリ制御回路１１１は、ＤＲＭＡ２１へ制御信号及びデータ信号を入力することにより、ＤＲＡＭ２１を制御する。
【0017】
ＤＲＡＭ２１は、一次記録メモリ又はワーキングメモリとして利用され、制御回路２１１，ＤＦＥ回路２１２，Voltage Reference（ＶＲＥＦ）回路２１３及びメモリセル２１４としての機能を備えてよい。
【0018】
制御回路２１１は、ＣＰＵ１１のメモリ制御回路１１１からの制御信号に基づき、ＤＦＥ回路２１２及びＶＲＥＦ回路２１３を制御する。
【0019】
ＤＦＥ回路２１２は、伝送路のＩＳＩを打ち消して伝送マージンを増やすための回路であり、ＣＰＵ１１のメモリ制御回路１１１からのデータ信号及び制御回路２１１からの信号に基づき、メモリセル２１４を制御する。
【0020】
ＶＲＥＦ回路２１３は、ＣＰＵ１１のメモリ制御回路１１１からのデータ信号及び制御回路２１１からの信号に基づき、メモリセル２１４に対して一定の電圧を供給する。
【0021】
メモリセル２１４は、ＤＲＡＭ２１において情報を記憶し、読み書きする最小単位となる回路構成である。
【0022】
実施形態における演算処理装置１は、ＤＦＥ回路２１２を使用するＤＤＲ伝送において、ＤＲＡＭ標準規格で規定されている機能だけを用いて、適切なＤＦＥ値を設定する。演算処理装置１は、トレーニングデータパターン，ＤＲＡＭ２１のＶＲＥＦ値（別言すれば、電圧参照値）及びＤＲＡＭ２１のＤＦＥ ＴＡＰ値（別言すれば、ＤＦＥ回路２１２のタップ値）を適切に制御する。これにより、伝送路で発生するＩＳＩを直接測定することを可能とし、短時間で精度の高い適切なＤＦＥ ＴＡＰ値を求める。
【0023】
図２は、実施形態におけるトレーニングパターンを例示するテーブルである。
【0024】
実施形態においては、図２に示すトレーニングパターンを用いて、ＤＦＥ ＴＡＰ値のトレーニング処理が実行されてよい。
【0025】
トレーニングパターンは、符号Ａ１に示すパターン＃１，＃２に対して、符号Ａ２に示すビット番号0～15がそれぞれ対応付けられている。
【0026】
実施形態におけるＤＦＥ ＴＡＰ値のトレーニング処理を、図３に示すフローチャート（ステップＳ１～Ｓ７）に従って説明する。
【0027】
図１に示したメモリ制御回路１１１は、TAP1を決める（ステップＳ１）。
【0028】
メモリ制御回路１１１は、ＴＡＰ値及びＶＲＥＦ値をリセットする（ステップＳ２）。
【0029】
メモリ制御回路１１１は、TAP2を決める（ステップＳ３）。
【0030】
メモリ制御回路１１１は、ＴＡＰ値及びＶＲＥＦ値をリセットする（ステップＳ４）。
【0031】
メモリ制御回路１１１は、TAP3を決める（ステップＳ５）。
【0032】
メモリ制御回路１１１は、ＴＡＰ値及びＶＲＥＦ値をリセットする（ステップＳ６）。
【0033】
メモリ制御回路１１１は、TAP4を決める（ステップＳ７）。そして、実施形態におけるＤＦＥ ＴＡＰ値のトレーニング処理は終了する。
【0034】
【0035】
メモリ制御回路１１１は、TAP1決めにおいて、図２に示したパターン＃１（別言すれば、第１のトレーニングパターン）を流しながらＶＲＥＦ回路２１３を調整（sweep）することで、bit12の判定値が1から0に切り替わるＶＲＥＦ値（VREF1）を探索する（ステップＳ１１）。
【0036】
メモリ制御回路１１１は、図２に示したパターン＃２（別言すれば、第２のトレーニングパターン）を流しながらTAP1を調整（sweep）することで、bit12の判定値が0から1又は1から0に切り替わるＴＡＰ値（ISI1；別言すれば、シンボル間干渉値）を探索する（ステップＳ１２）。
【0037】
メモリ制御回路１１１は、探索したISI1を半分にすることで、TAP1に設定すべきＴＡＰ値を計算する（ステップＳ１３）。そして、ＴＡＰ決め処理は終了する。
【0038】
なお、TAP2を決める際は判定bitをbit13としてステップＳ１１～Ｓ１３の処理が実行され、TAP3を決める際は判定bitをbit14としてステップＳ１１～Ｓ１３の処理が実行され、TAP4を決める際は判定bitをbit15としてステップＳ１１～Ｓ１３の処理が実行される。
【0039】
なお、図２に示したビットパターンは0と1が反転されたものであってもよい。すなわち、パターン＃１（別言すれば、第１のトレーニングパターン）を反転させたパターン（別言すれば、第３のトレーニングパターン）と、パターン#２（別言すれば、第２のトレーニングパターン）を反転させたパターン（別言すれば、第４のトレーニングパターン）が使用されてもよい。この場合には、各ビットにおける判定値の切り替わりが逆になるように探索が行なわれる。
【0040】
また、図２に示したビットパターンによって得られたＴＡＰ値と、反転したビットパターンによって得られたＴＡＰ値との平均値が設定すべきＴＡＰ値とされてよい。これにより、送信データ波形の立ち上がりと立下がりの波形が異なる場合に両波形に同等に適切なＤＦＥ ＴＡＰ値を選択することができる。
【0041】
図５は、実施形態におけるトレーニング時のＤＲＡＭ入力端子での波形を例示するグラフである。
【0042】
符号Ｂ１に示すように、VREF1については、bit12を用いて、パターン＃１とパターン＃２との差分であるISI1が探索される。符号Ｂ２に示すように、VREF2については、bit13を用いて、パターン＃１とパターン＃２との差分であるISI2が探索される。符号Ｂ３に示すように、VREF3については、bit14を用いて、パターン＃１とパターン＃２との差分であるISI3が探索される。符号Ｂ４に示すように、VREF4については、bit15を用いて、パターン＃１とパターン＃２との差分であるISI4が探索される。
【0043】
〔Ａ－１〕変形例
図６は、変形例におけるトレーニングパターンを例示するテーブルである。
図６は、変形例におけるトレーニングパターンを例示するテーブルである。
【0044】
送路やDriver，Receiverの特性や設定によっては、ＶＲＥＦ値の調整範囲外にVREF1がある場合には、適切にISI1を求めることができなくなり、トレーニングの精度が落ちてしまう。また、ISI1がＴＡＰ値のsweep範囲以上に大きい場合、ISI1を測定しきれない場合がある。この場合もトレーニングの精度が落ちてしまう。
【0045】
そこで、変形例では、図６に示すようなトレーニングパターンが用いられてよい。図６に示すトレーニングパターンは、符号Ｃ１に示すパターン＃０～＃４に対して、符号Ｃ ２に示すビット番号0～15がそれぞれ対応付けられている。
【0046】
図７は、変形例におけるトレーニングＴＡＰと使用パターンとの対応を例示するテーブルである。
【0047】
図７に示すように、TAP1に対して使用パターン＃０，＃１が対応付けられ、TAP2に対して使用パターン＃０，＃２が対応付けられ、TAP3に対して使用パターン＃０，＃３が対応付けられ、TAP4に対して使用パターン＃０，＃４が対応付けられている。
【0048】
【0049】
メモリ制御回路１１１は、ＶＲＥＦ調整向けパターンでＶＲＥＦを調整する（ステップＳ２１）。
【0050】
メモリ制御回路１１１は、ＶＲＥＦ調整の可否を判定する（ステップＳ２２）。
【0051】
ＶＲＥＦ調整ができる場合には、メモリ制御回路１１１は、処理はステップＳ２４へ進む。
【0052】
ＶＲＥＦ調整ができない場合には、メモリ制御回路１１１は、当該ＴＡＰ以外でＯＦＳＥＴをかける（ステップＳ２３）そして、処理はステップＳ２４へ進む。
【0053】
すなわち、図６に示したパターン＃１（別言すれば、第１のトレーニングパターン）を流しながらＶＲＥＦをsweepすることで、bit14の判定値が1から0に切り替わるＶＲＥＦ値（VREF1）が探索される。このとき、ＶＲＥＦ値がVREF1に到達する前に調整範囲を使い切ってしまった場合は、トレーニングＴＡＰ以外のＴＡＰ（TAP2，TAP3又はTAP4）が使用され、ＶＲＥＦ値がVREF1に合わせられる。
【0054】
メモリ制御回路１１１は、ＴＡＰ調整向けパターンでＴＡＰを調整する（ステップＳ２４）。
【0055】
メモリ制御回路１１１は、ＴＡＰ調整の可否を判定する（ステップＳ２５）。
【0056】
ＴＡＰ調整ができる場合には、メモリ制御回路１１１は、処理はステップＳ２７へ進む。
【0057】
ＴＡＰ調整ができない場合には、メモリ制御回路１１１は、当該ＴＡＰ以外でＯＦＳＥＴをかける（ステップＳ２６）そして、処理はステップＳ２７へ進む。
【0058】
すなわち、図６に示したパターン＃０（別言すれば、第２のトレーニングパターン）を流しながらTAP1をsweepすることで、bit14の判定値が1から0又は0から1に切り替わるＴＡＰ値（ISI1）が測定される。このとき、ISI1を測定しきる前にTAP1の調整範囲を使い切ってしまった場合は、トレーニングＴＡＰ以外のＴＡＰ（TAP2，TAP3又はTAP4）が使用されISI1が測定される。
【0059】
そして、メモリ制御回路１１１は、ISI1を半分にすることで、TAP1に設定すべきＴＡＰ値を計算し（ステップＳ２７）、変形例におけるTAP1決め処理は終了する。ただし、ステップＳ２３又はＳ２６において、トレーニングＴＡＰ以外のＴＡＰも使用して測定した場合は、使用したＴＡＰを含めてＴＡＰ値が計算される。
【0060】
図９は、変形例におけるトレーニング時のＤＲＡＭ入力端子での波形を例示するグラフである。
【0061】
符号Ｅ１に示すように、VREF1については、bit14を用いて、パターン＃０（別言すれば、第２のトレーニングパターン）とパターン＃１（別言すれば、第１のトレーニングパターン）との差分であるISI1が探索される。符号Ｅ２に示すように、VREF2については、bit14を用いて、パターン＃０とパターン＃２（別言すれば、第１のトレーニングパターン）との差分であるISI2が探索される。符号Ｅ３に示すように、VREF3については、bit14を用いて、パターン＃０とパターン＃３（別言すれば、第１のトレーニングパターン）との差分であるISI3が探索される。符号Ｅ４に示すように、VREF4については、bit14を用いて、パターン＃０とパターン＃４（別言すれば、第１のトレーニングパターン）との差分であるISI4が探索される。
【0062】
変形例におけるＴＡＰ決め処理においては、図６に示したビットパターンが使用されることで、実施形態における図１に示したビットパターンを使用した場合には使うことのできないトレーニングＴＡＰ以外のＴＡＰの使用が可能となる。
【0063】
図１に示した実施形態におけるビットパターンの場合には、トレーニングＴＡＰ以外のＴＡＰの極性を決めるｂｉｔの電圧レベルが図４に示したステップＳ１１における処理による調整後のVREFのレベルと非常に近接しているため極性が安定しない。なお、極性を決めるｂｉｔは、TAP1の場合は判定ｂｉｔの1bit前、TAP2の場合は判定ｂｉｔの2bit前、TAP3の場合は判定ｂｉｔの3bit前、TAP4の場合は判定ｂｉｔの4bit前である。従って、実施形態では、トレーニングＴＡＰ以外のＴＡＰをトレーニングに使用することはできない。
【0064】
一方、変形例におけるビットパターンの場合には、トレーニングＴＡＰ以外のＴＡＰの極性を決めるｂｉｔの電圧レベルはステップＳ２１～Ｓ２３における処理による調整後のＶＲＥＦのレベルから十分に離れている。このため、トレーニングＴＡＰ以外のＴＡＰをトレーニングに使用することができる。
【0065】
変形例におけるＤＦＥ ＴＡＰ値のトレーニング処理を、図１０に示すフローチャート（ステップＳ３１～Ｓ３７）に従って説明する。
【0066】
メモリ制御回路１１１は、TAP1, TAP2以外はＯＦＦとして、TAP1決めを行う（ステップＳ３１）。
【0067】
メモリ制御回路１１１は、ＴＡＰ値及びＶＲＥＦ値をリセットする（ステップＳ３２）。
【0068】
メモリ制御回路１１１は、TAP1, TAP2以外はＯＦＦとして、TAP2決めを行う（ステップＳ３３）。
【0069】
メモリ制御回路１１１は、ＴＡＰ値及びＶＲＥＦ値をリセットする（ステップＳ３４）。
【0070】
メモリ制御回路１１１は、TAP1, TAP3以外はＯＦＦとして、TAP3決めを行う（ステップＳ３５）。
【0071】
メモリ制御回路１１１は、ＴＡＰ値及びＶＲＥＦ値をリセットする（ステップＳ３６）。
【0072】
メモリ制御回路１１１は、TAP1, TAP4以外はＯＦＦとして、TAP4決めを行う（ステップＳ３７）。そして、変形例におけるＤＦＥ ＴＡＰ値のトレーニング処理は終了する。
【0073】
【0074】
図１１において、メモリ制御回路１１１は、パターン＃１を繰り返す（ステップＳ４１）。
【0075】
メモリ制御回路１１１は、bit14の値をｎ回確認する（ステップＳ４２）。
【0076】
ｎ回の過半数が0である場合には、メモリ制御回路１１１は、VrefDQ（VREF1）の値を決定し、OFFSET用のTAP2の値を決定する（ステップＳ４３）。そして、処理は図１２のステップＳ４８へ進む。
【0077】
一方、ｎ回の過半数が1である場合には、メモリ制御回路１１１は、VrefDQが振り切れているかを判定する（ステップＳ４４）。
【0078】
VrefDQが振り切れていない場合には、メモリ制御回路１１１は、VrefDQをHigh側に動かす（ステップＳ４５）。そして、処理はステップＳ４２へ戻る。
【0079】
一方、VrefDQが振り切れている場合には、メモリ制御回路１１１は、波形が下がるようにTAP2を増加させてsign bit=0とする（ステップＳ４６）。
【0080】
メモリ制御回路１１１は、bit 14の値をｎ回確認する（ステップＳ４７）。
【0081】
ｎ回の過半数が1である場合には、処理はステップＳ４６へ戻る。
【0082】
一方、ｎ回の過半数が0である場合には、処理はステップＳ４３へ戻る。
【0083】
図１２において、メモリ制御回路１１１は、パターン＃０を繰り返す（ステップＳ４８）。
【0084】
メモリ制御回路１１１は、bit 14の値をｎ回確認する（ステップＳ４９）。
【0085】
ｎ回の過半数が0である場合には、メモリ制御回路１１１は、TAP1が振り切れておりsign bit=1となっているかを判定する（ステップＳ５０）。
【0086】
TAP1が振り切れていない場合には、メモリ制御回路１１１は、波形が上がるようにTAP1を増加させてsign bit=1のままとする（ステップＳ５１）。
【0087】
メモリ制御回路１１１は、bit 14の値をｎ回確認する（ステップＳ５２）。
【0088】
ｎ回の過半数が0である場合には、処理はステップＳ５０へ戻る。
【0089】
一方、ｎ回の過半数が1である場合には、メモリ制御回路１１１は、TAP1の値を1step減らす（ステップＳ５３）。
【0090】
メモリ制御回路１１１は、TAP1の値とTAP2の増加分とを足して２で割って設定すべき値とする（ステップＳ５４）。そして、変形例におけるTAP1決め処理の詳細は終了する。
【0091】
ステップＳ５０において、TAP1が振り切れている場合には、メモリ制御回路１１１は、波形が上がるようにTAP2を増加させる（ステップＳ５５）。
【0092】
メモリ制御回路１１１は、bit14の値をｎ回繰り返す（ステップＳ５６）。
【0093】
ｎ回の過半数が0である場合には、処理はステップＳ５５へ戻る。
【0094】
一方、ｎ回の過半数が1である場合には、処理はステップＳ５３へ進む。
【0095】
ステップＳ４９において、ｎ回の過半数が1である場合には、メモリ制御回路１１１は、TAP1が振り切れておりsign bit=0となっているかを判定する（ステップＳ５７）。
【0096】
TAP1が振り切れていない場合には、メモリ制御回路１１１は、波形が下がるようにTAP1を増加させてsign bit=0のままとする（ステップＳ５８）。
【0097】
メモリ制御回路１１１は、bit 14の値をｎ回確認する（ステップＳ５９）。
【0098】
ｎ回の過半数が1である場合には、処理はステップＳ５７へ戻る。
【0099】
一方、ｎ回の過半数が0である場合には、処理はステップＳ５４へ進む。
【0100】
ステップＳ５７において、TAP1が振り切れている場合には、メモリ制御回路１１１は、波形が下がるようにTAP2を増加させる（ステップＳ６０）。
【0101】
メモリ制御回路１１１は、bit14の値をｎ回確認する（ステップＳ６１）。
【0102】
ｎ回の過半数が1である場合には、処理はステップＳ６１へ戻る。
【0103】
一方、ｎ回の過半数が0である場合には、処理はステップＳ５４へ進む。
【0104】
【0105】
メモリ制御回路１１１は、ＶＲＥＦ決めにTAP2を使用しているかを判定する（ステップＳ５５１）。
【0106】
ＶＲＥＦ決めにTAP2を使用していない場合には、TAP2を増加させてsign bit=1とする（ステップＳ５５２）。そして、変形例におけるTAP2の増加処理の詳細は終了する。
【0107】
一方、ＶＲＥＦ決めにTAP2を使用している場合には、sign bit=0のままTAP2を減少させ、TAP値が0になったらsign bit=1とし、TAP値を増加させる（ステップＳ５５３）。そして、変形例におけるTAP2の増加処理の詳細は終了する。
【0108】
【0109】
図１４において、メモリ制御回路１１１は、パターン＃２を繰り返す（ステップＳ７１）。
【0110】
メモリ制御回路１１１は、bit14の値をｎ回確認する（ステップＳ７２）。
【0111】
ｎ回の過半数が0である場合には、メモリ制御回路１１１は、VrefDQ（VREF1）の値を決定し、OFFSET用のTAP2の値を決定する（ステップＳ７３）。そして、処理は図１５のステップＳ７８へ進む。
【0112】
一方、ｎ回の過半数が1である場合には、メモリ制御回路１１１は、VrefDQが振り切れているかを判定する（ステップＳ７４）。
【0113】
VrefDQが振り切れていない場合には、メモリ制御回路１１１は、VrefDQをHigh側に動かす（ステップＳ７５）。そして、処理はステップＳ７２へ戻る。
【0114】
一方、VrefDQが振り切れている場合には、メモリ制御回路１１１は、波形が下がるようにTAP2を増加させてsign bit=0とする（ステップＳ７６）。
【0115】
メモリ制御回路１１１は、bit 14の値をｎ回確認する（ステップＳ７７）。
【0116】
ｎ回の過半数が1である場合には、処理はステップＳ７６へ戻る。
【0117】
一方、ｎ回の過半数が0である場合には、処理はステップＳ７３へ戻る。
【0118】
図１５において、メモリ制御回路１１１は、パターン＃０を繰り返す（ステップＳ７８）。
【0119】
メモリ制御回路１１１は、bit 14の値をｎ回確認する（ステップＳ７９）。
【0120】
ｎ回の過半数が0である場合には、メモリ制御回路１１１は、TAP2が振り切れておりsign bit=1となっているかを判定する（ステップＳ８０）。
【0121】
TAP2が振り切れていない場合には、メモリ制御回路１１１は、波形が上がるようにTAP2を増加させてsign bit=1のままとする（ステップＳ８１）。
【0122】
メモリ制御回路１１１は、bit 14の値をｎ回確認する（ステップＳ８２）。
【0123】
ｎ回の過半数が0である場合には、処理はステップＳ８０へ戻る。
【0124】
一方、ｎ回の過半数が1である場合には、メモリ制御回路１１１は、TAP2の値を1step減らす（ステップＳ８３）。
【0125】
メモリ制御回路１１１は、TAP2の値とTAP1の増加分とを足して２で割って設定すべき値とする（ステップＳ８４）。そして、変形例におけるTAP2決め処理の詳細は終了する。
【0126】
ステップＳ８０において、TAP2が振り切れている場合には、メモリ制御回路１１１は、波形が上がるようにTAP1を増加させる（ステップＳ８５）。
【0127】
メモリ制御回路１１１は、bit14の値をｎ回繰り返す（ステップＳ８６）。
【0128】
ｎ回の過半数が0である場合には、処理はステップＳ８５へ戻る。
【0129】
一方、ｎ回の過半数が1である場合には、処理はステップＳ８３へ進む。
【0130】
ステップＳ８９において、ｎ回の過半数が1である場合には、メモリ制御回路１１１は、TAP2が振り切れておりsign bit=0となっているかを判定する（ステップＳ８７）。
【0131】
TAP2が振り切れていない場合には、メモリ制御回路１１１は、波形が下がるようにTAP2を増加させてsign bit=0のままとする（ステップＳ８８）。
【0132】
メモリ制御回路１１１は、bit 14の値をｎ回確認する（ステップＳ８９）。
【0133】
ｎ回の過半数が1である場合には、処理はステップＳ８７へ戻る。
【0134】
一方、ｎ回の過半数が0である場合には、処理はステップＳ８４へ進む。
【0135】
ステップＳ８７において、TAP2が振り切れている場合には、メモリ制御回路１１１は、波形が下がるようにTAP1を増加させる（ステップＳ９０）。
【0136】
メモリ制御回路１１１は、bit14の値をｎ回確認する（ステップＳ９１）。
【0137】
ｎ回の過半数が1である場合には、処理はステップＳ９１へ戻る。
【0138】
一方、ｎ回の過半数が0である場合には、処理はステップＳ８４へ進む。
【0139】
【0140】
メモリ制御回路１１１は、ＶＲＥＦ決めにTAP1を使用しているかを判定する（ステップＳ８５１）。
【0141】
ＶＲＥＦ決めにTAP1を使用していない場合には、TAP1を増加させてsign bit=1とする（ステップＳ８５２）。そして、変形例におけるTAP1の増加処理の詳細は終了する。
【0142】
一方、ＶＲＥＦ決めにTAP1を使用している場合には、sign bit=0のままTAP1を減少させ、TAP値が0になったらsign bit=1とし、TAP値を増加させる（ステップＳ８５３）。そして、変形例におけるTAP1の増加処理の詳細は終了する。
【0143】
なお、変形例において、図６に示したビットパターンは0と1が反転されたものであってもよい。すなわち、パターン#１（別言すれば、第１のトレーニングパターン）を反転させたパターン（別言すれば、第３のトレーニングパターン）と、パターン#２（別言すれば、第２のトレーニングパターン）を反転させたパターン（別言すれば、第４のトレーニングパターン）が使用されてもよい。この場合には、各ビットにおける判定値の切り替わりが逆になるように探索が行なわれる。
【0144】
また、図６に示したビットパターンによって得られたＴＡＰ値と、反転したビットパターンによって得られたＴＡＰ値との平均値が設定すべきＴＡＰ値とされてよい。これにより、送信データ波形の立ち上がりと立下がりの波形が異なる場合に両波形に同等に適切なＤＦＥ ＴＡＰ値を選択することができる。
【0145】
TAP1を決める際のオフセットにはTAP2だけを、TAP2、TAP3、TAP4を決める際のオフセットにはTAP1だけを使用しているが、それぞれトレーニングしているTAP以外のTAPを使用してオフセットをかけ、トレーニングが実施されてよい。これにより、精度の高い調整ができる範囲を広げることができる。
【0146】
トレーニングしているTAP以外のTAPを使用してオフセットをかける処理は、上述したビットパターンを反転させる場合と組み合わされてもよい。また、トレーニングしているTAP以外のTAPを使用してオフセットをかける処理は、図６に示したビットパターンによって得られたＴＡＰ値と、反転したビットパターンによって得られたＴＡＰ値との平均値が設定すべきＴＡＰ値とする場合と組み合わされてもよい。これにより、精度の高い調整ができる範囲をより広げることができる。
【0147】
〔Ｂ〕効果
上述した実施形態におけるトレーニング方法，演算処理装置及びトレーニングプログラムによれば、例えば以下の作用効果を奏することができる。
上述した実施形態におけるトレーニング方法，演算処理装置及びトレーニングプログラムによれば、例えば以下の作用効果を奏することができる。
【0148】
メモリ制御回路１１１は、トレーニングパターンと、ＤＲＡＭ２１の電圧参照値と、ＤＦＥ回路２１２のタップ値との制御結果に基づき、ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定する。メモリ制御回路１１１は、測定したシンボル間干渉値に基づき、ＤＦＥ回路２１２に設定する設定タップ値を算出する。
【0149】
これにより、ＤＲＡＭ２１の標準規格で規定されている機能のみを用いて、精度良くＤＦＥ回路２１２のタップ値を短時間で設定することができる。
【0150】
メモリ制御回路１１１は、第１のトレーニングパターンを使用して、第１のトレーニングパターンに含まれる所定のビットの判定値が１から０に切り替わる電圧参照値を探索する。メモリ制御回路１１１は、第１のトレーニングパターンとは異なる第２のトレーニングパターンを使用して、第２のトレーニングパターンに含まれる所定のビットの判定値が０から１又は１から０に切り替わるタップ値をシンボル間干渉値として探索する。メモリ制御回路１１１は、探索したシンボル間干渉値の半分の値を、設定タップ値として算出する。
【0151】
これにより、より精度良くＤＦＥ回路２１２のタップ値を設定できる。
【0152】
シンボル間干渉値を測定する処理は複数のタップ値毎に実行され、第１のトレーニングパターンは複数のタップ値間で異なり、第２のトレーニングパターンは複数のタップ値間で共通である。メモリ制御回路１１１は、第１のトレーニングパターンを使用した際に電圧参照値を探索できない場合には、複数のタップ値のうち探索対象のタップ値以外のタップ値を用いて探索を行う。メモリ制御回路１１１は、第２のトレーニングパターンを使用した際にシンボル間干渉値を探索できない場合には、探索対象のタップ値以外のタップ値を用いて探索を行う。
【0153】
これにより、送路やDriver，Receiverの特性や設定によらず、ＶＲＥＦ値の調整範囲外にVREF1がある場合にも、適切にISI1を求めることができ、トレーニングの精度を維持できる。また、ISI1がＴＡＰ値のsweep範囲以上に大きい場合にも、ISI1を測定でき、トレーニングの精度を維持できる。
【0154】
メモリ制御回路１１１は、第１のトレーニングパターンを反転させた第３のトレーニングパターンを使用して、電圧参照値を探索する。メモリ制御回路１１１は、第２のトレーニングパターンを反転させた第４のトレーニングパターンを使用して、シンボル間干渉値を探索する。メモリ制御回路１１１は、第２のトレーニングパターンを使用して探索したシンボル間干渉値と、第４のトレーニングパターンを使用して探索したシンボル間干渉値との平均値の半分の値を、設定タップ値として算出する。
【0155】
これにより、送信データ波形の立ち上がりと立下がりの波形が異なる場合に両波形に同等に適切なＤＦＥ ＴＡＰ値を選択することができる。
【0156】
〔Ｃ〕その他
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
【0157】
〔Ｄ〕付記
以上の実施形態に関し、更に以下の付記を開示する。
以上の実施形態に関し、更に以下の付記を開示する。
【0158】
（付記１）
Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送において、
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
処理をコンピュータが実行する、トレーニング方法。
Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送において、
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
処理をコンピュータが実行する、トレーニング方法。
【0159】
（付記２）
前記シンボル間干渉値を測定する処理において、
第１のトレーニングパターンを使用して、前記第１のトレーニングパターンに含まれる所定のビットの判定値が１から０に切り替わる前記電圧参照値を探索し、
前記第１のトレーニングパターンとは異なる第２のトレーニングパターンを使用して、前記第２のトレーニングパターンに含まれる前記所定のビットの判定値が０から１又は１から０に切り替わる前記タップ値を前記シンボル間干渉値として探索し、
前記設定タップ値を算出する処理において、
探索した前記シンボル間干渉値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータが実行する、付記１に記載のトレーニング方法。
前記シンボル間干渉値を測定する処理において、
第１のトレーニングパターンを使用して、前記第１のトレーニングパターンに含まれる所定のビットの判定値が１から０に切り替わる前記電圧参照値を探索し、
前記第１のトレーニングパターンとは異なる第２のトレーニングパターンを使用して、前記第２のトレーニングパターンに含まれる前記所定のビットの判定値が０から１又は１から０に切り替わる前記タップ値を前記シンボル間干渉値として探索し、
前記設定タップ値を算出する処理において、
探索した前記シンボル間干渉値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータが実行する、付記１に記載のトレーニング方法。
【0160】
（付記３）
前記シンボル間干渉値を測定する処理は、複数の前記タップ値毎に実行され、
前記第１のトレーニングパターンは、前記複数のタップ値間で異なり、
前記第２のトレーニングパターンは、前記複数のタップ値間で共通である、
付記２に記載のトレーニング方法。
前記シンボル間干渉値を測定する処理は、複数の前記タップ値毎に実行され、
前記第１のトレーニングパターンは、前記複数のタップ値間で異なり、
前記第２のトレーニングパターンは、前記複数のタップ値間で共通である、
付記２に記載のトレーニング方法。
【0161】
（付記４）
前記第１のトレーニングパターンを使用した際に前記電圧参照値を探索できない場合には、前記複数のタップ値のうち探索対象のタップ値以外のタップ値を用いて探索を行い、
前記第２のトレーニングパターンを使用した際に前記シンボル間干渉値を探索できない場合には、前記探索対象のタップ値以外のタップ値を用いて探索を行う、
処理を前記コンピュータが実行する、付記３に記載のトレーニング方法。
前記第１のトレーニングパターンを使用した際に前記電圧参照値を探索できない場合には、前記複数のタップ値のうち探索対象のタップ値以外のタップ値を用いて探索を行い、
前記第２のトレーニングパターンを使用した際に前記シンボル間干渉値を探索できない場合には、前記探索対象のタップ値以外のタップ値を用いて探索を行う、
処理を前記コンピュータが実行する、付記３に記載のトレーニング方法。
【0162】
（付記５）
前記第１のトレーニングパターンを反転させた第３のトレーニングパターンを使用して、前記電圧参照値を探索し、
前記第２のトレーニングパターンを反転させた第４のトレーニングパターンを使用して、前記シンボル間干渉値を探索する、
処理を前記コンピュータが実行する、付記２～４のいずれか一項に記載のトレーニング方法。
前記第１のトレーニングパターンを反転させた第３のトレーニングパターンを使用して、前記電圧参照値を探索し、
前記第２のトレーニングパターンを反転させた第４のトレーニングパターンを使用して、前記シンボル間干渉値を探索する、
処理を前記コンピュータが実行する、付記２～４のいずれか一項に記載のトレーニング方法。
【0163】
（付記６）
前記第２のトレーニングパターンを使用して探索した前記シンボル間干渉値と、前記第４のトレーニングパターンを使用して探索した前記シンボル間干渉値との平均値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータが実行する、付記５に記載のトレーニング方法。
前記第２のトレーニングパターンを使用して探索した前記シンボル間干渉値と、前記第４のトレーニングパターンを使用して探索した前記シンボル間干渉値との平均値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータが実行する、付記５に記載のトレーニング方法。
【0164】
（付記７）
Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送を実行する演算処理装置であって、
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
プロセッサを備える、演算処理装置。
Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送を実行する演算処理装置であって、
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
プロセッサを備える、演算処理装置。
【0165】
（付記８）
前記プロセッサは、
前記シンボル間干渉値を測定する処理において、
第１のトレーニングパターンを使用して、前記第１のトレーニングパターンに含まれる所定のビットの判定値が１から０に切り替わる前記電圧参照値を探索し、
前記第１のトレーニングパターンとは異なる第２のトレーニングパターンを使用して、前記第２のトレーニングパターンに含まれる前記所定のビットの判定値が０から１又は１から０に切り替わる前記タップ値を前記シンボル間干渉値として探索し、
前記設定タップ値を算出する処理において、
探索した前記シンボル間干渉値の半分の値を、前記設定タップ値として算出する、
付記７に記載の演算処理装置。
前記プロセッサは、
前記シンボル間干渉値を測定する処理において、
第１のトレーニングパターンを使用して、前記第１のトレーニングパターンに含まれる所定のビットの判定値が１から０に切り替わる前記電圧参照値を探索し、
前記第１のトレーニングパターンとは異なる第２のトレーニングパターンを使用して、前記第２のトレーニングパターンに含まれる前記所定のビットの判定値が０から１又は１から０に切り替わる前記タップ値を前記シンボル間干渉値として探索し、
前記設定タップ値を算出する処理において、
探索した前記シンボル間干渉値の半分の値を、前記設定タップ値として算出する、
付記７に記載の演算処理装置。
【0166】
（付記９）
前記シンボル間干渉値を測定する処理は、複数の前記タップ値毎に実行され、
前記第１のトレーニングパターンは、前記複数のタップ値間で異なり、
前記第２のトレーニングパターンは、前記複数のタップ値間で共通である、
付記８に記載の演算処理装置。
前記シンボル間干渉値を測定する処理は、複数の前記タップ値毎に実行され、
前記第１のトレーニングパターンは、前記複数のタップ値間で異なり、
前記第２のトレーニングパターンは、前記複数のタップ値間で共通である、
付記８に記載の演算処理装置。
【0167】
（付記１０）
前記プロセッサは、
前記第１のトレーニングパターンを使用した際に前記電圧参照値を探索できない場合には、前記複数のタップ値のうち探索対象のタップ値以外のタップ値を用いて探索を行い、
前記第２のトレーニングパターンを使用した際に前記シンボル間干渉値を探索できない場合には、前記探索対象のタップ値以外のタップ値を用いて探索を行う、
処理を前記コンピュータが実行する、付記９に記載の演算処理装置。
前記プロセッサは、
前記第１のトレーニングパターンを使用した際に前記電圧参照値を探索できない場合には、前記複数のタップ値のうち探索対象のタップ値以外のタップ値を用いて探索を行い、
前記第２のトレーニングパターンを使用した際に前記シンボル間干渉値を探索できない場合には、前記探索対象のタップ値以外のタップ値を用いて探索を行う、
処理を前記コンピュータが実行する、付記９に記載の演算処理装置。
【0168】
（付記１１）
前記プロセッサは、
前記第１のトレーニングパターンを反転させた第３のトレーニングパターンを使用して、前記電圧参照値を探索し、
前記第２のトレーニングパターンを反転させた第４のトレーニングパターンを使用して、前記シンボル間干渉値を探索する、
付記８～１０のいずれか一項に記載の演算処理装置。
前記プロセッサは、
前記第１のトレーニングパターンを反転させた第３のトレーニングパターンを使用して、前記電圧参照値を探索し、
前記第２のトレーニングパターンを反転させた第４のトレーニングパターンを使用して、前記シンボル間干渉値を探索する、
付記８～１０のいずれか一項に記載の演算処理装置。
【0169】
（付記１２）
前記プロセッサは、
前記第２のトレーニングパターンを使用して探索した前記シンボル間干渉値と、前記第４のトレーニングパターンを使用して探索した前記シンボル間干渉値との平均値の半分の値を、前記設定タップ値として算出する、
付記１１に記載の演算処理装置。
前記プロセッサは、
前記第２のトレーニングパターンを使用して探索した前記シンボル間干渉値と、前記第４のトレーニングパターンを使用して探索した前記シンボル間干渉値との平均値の半分の値を、前記設定タップ値として算出する、
付記１１に記載の演算処理装置。
【0170】
（付記１３）
Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送において、
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
処理をコンピュータに実行させる、トレーニングプログラム。
Decision Feedback Equalizer（ＤＦＥ）回路を使用するDouble Data Rate（ＤＤＲ）伝送において、
トレーニングパターンと、Dynamic Random Access Memory（ＤＲＡＭ）の電圧参照値と、前記ＤＦＥ回路のタップ値との制御結果に基づき、前記ＤＤＲ伝送の伝送路で発生するシンボル間干渉値を測定し、
測定した前記シンボル間干渉値に基づき、前記ＤＦＥ回路に設定する設定タップ値を算出する、
処理をコンピュータに実行させる、トレーニングプログラム。
【0171】
（付記１４）
前記シンボル間干渉値を測定する処理において、
第１のトレーニングパターンを使用して、前記第１のトレーニングパターンに含まれる所定のビットの判定値が１から０に切り替わる前記電圧参照値を探索し、
前記第１のトレーニングパターンとは異なる第２のトレーニングパターンを使用して、前記第２のトレーニングパターンに含まれる前記所定のビットの判定値が０から１又は１から０に切り替わる前記タップ値を前記シンボル間干渉値として探索し、
前記設定タップ値を算出する処理において、
探索した前記シンボル間干渉値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータに実行させる、付記１３に記載のトレーニングプログラム。
前記シンボル間干渉値を測定する処理において、
第１のトレーニングパターンを使用して、前記第１のトレーニングパターンに含まれる所定のビットの判定値が１から０に切り替わる前記電圧参照値を探索し、
前記第１のトレーニングパターンとは異なる第２のトレーニングパターンを使用して、前記第２のトレーニングパターンに含まれる前記所定のビットの判定値が０から１又は１から０に切り替わる前記タップ値を前記シンボル間干渉値として探索し、
前記設定タップ値を算出する処理において、
探索した前記シンボル間干渉値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータに実行させる、付記１３に記載のトレーニングプログラム。
【0172】
（付記１５）
前記シンボル間干渉値を測定する処理は、複数の前記タップ値毎に実行され、
前記第１のトレーニングパターンは、前記複数のタップ値間で異なり、
前記第２のトレーニングパターンは、前記複数のタップ値間で共通である、
付記１４に記載のトレーニングプログラム。
前記シンボル間干渉値を測定する処理は、複数の前記タップ値毎に実行され、
前記第１のトレーニングパターンは、前記複数のタップ値間で異なり、
前記第２のトレーニングパターンは、前記複数のタップ値間で共通である、
付記１４に記載のトレーニングプログラム。
【0173】
（付記１６）
前記第１のトレーニングパターンを使用した際に前記電圧参照値を探索できない場合には、前記複数のタップ値のうち探索対象のタップ値以外のタップ値を用いて探索を行い、
前記第２のトレーニングパターンを使用した際に前記シンボル間干渉値を探索できない場合には、前記探索対象のタップ値以外のタップ値を用いて探索を行う、
処理を前記コンピュータに実行させる、付記１５に記載のトレーニングプログラム。
前記第１のトレーニングパターンを使用した際に前記電圧参照値を探索できない場合には、前記複数のタップ値のうち探索対象のタップ値以外のタップ値を用いて探索を行い、
前記第２のトレーニングパターンを使用した際に前記シンボル間干渉値を探索できない場合には、前記探索対象のタップ値以外のタップ値を用いて探索を行う、
処理を前記コンピュータに実行させる、付記１５に記載のトレーニングプログラム。
【0174】
（付記１７）
前記第１のトレーニングパターンを反転させた第３のトレーニングパターンを使用して、前記電圧参照値を探索し、
前記第２のトレーニングパターンを反転させた第４のトレーニングパターンを使用して、前記シンボル間干渉値を探索する、
処理を前記コンピュータに実行させる、付記１４～１６に記載のトレーニングプログラム。
前記第１のトレーニングパターンを反転させた第３のトレーニングパターンを使用して、前記電圧参照値を探索し、
前記第２のトレーニングパターンを反転させた第４のトレーニングパターンを使用して、前記シンボル間干渉値を探索する、
処理を前記コンピュータに実行させる、付記１４～１６に記載のトレーニングプログラム。
【0175】
（付記１８）
前記第２のトレーニングパターンを使用して探索した前記シンボル間干渉値と、前記第４のトレーニングパターンを使用して探索した前記シンボル間干渉値との平均値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータに実行させる、付記１７に記載のトレーニングプログラム。
前記第２のトレーニングパターンを使用して探索した前記シンボル間干渉値と、前記第４のトレーニングパターンを使用して探索した前記シンボル間干渉値との平均値の半分の値を、前記設定タップ値として算出する、
処理を前記コンピュータに実行させる、付記１７に記載のトレーニングプログラム。
【符号の説明】
【0176】
１ ：演算処理装置
１１ ：ＣＰＵ
２１ ：ＤＲＡＭ
１１１ ：メモリ制御回路
２１１ ：制御回路
２１２ ：ＤＦＥ回路
２１３ ：回路
２１３ ：ＶＲＥＦ回路
２１４ ：メモリセル
１１ ：ＣＰＵ
２１ ：ＤＲＡＭ
１１１ ：メモリ制御回路
２１１ ：制御回路
２１２ ：ＤＦＥ回路
２１３ ：回路
２１３ ：ＶＲＥＦ回路
２１４ ：メモリセル
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】