特開 2024-58380 ＩＳＤＢ－Ｔ変調器およびその時間インターリーブ処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024058380

(43)【公開日】2024-04-25

(54)【発明の名称】ＩＳＤＢ－Ｔ変調器およびその時間インターリーブ処理方法

(51)【国際特許分類】

   H04J 3/04 20060101AFI20240418BHJP

【ＦＩ】

H04J3/04

【審査請求】有

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022165701

(22)【出願日】2022-10-14

(71)【出願人】

【識別番号】502340756

【氏名又は名称】ヒロテック株式会社

(74)【代理人】

【識別番号】100098350

【弁理士】

【氏名又は名称】山野 睦彦

(72)【発明者】

【氏名】栗須 基弘

(72)【発明者】

【氏名】栗須 顕人

【テーマコード（参考）】

5K028

【Ｆターム（参考）】

5K028AA06

5K028EE03

5K028JJ05

5K028KK02

5K028RR02

(57)【要約】

【課題】比較的簡単な構成でメモリ制御を簡略化するとともに時間インターリーブ処理を高速に行う。
【解決手段】ＩＳＤＢ－Ｔ変調器は、入力データに対してキャリア変調を行うキャリア変調部１５と、時間インターリーブのためのメモリ１９と、メモリ制御部１８と、メモリ１９から読み出されたキャリアデータに周波数インターリーブ処理およびＯＦＤＭフレーム構成処理理およびＩＦＦＴ処理を施しＩＳＤＢ－Ｔの信号として出力する処理部２１，２２，２３を備える。メモリ制御部１８は、キャリア変調部１５で変調された、シンボルごとの複数本のキャリアデータを当該キャリアの時間インターリーブの遅延数だけシンボル軸方向にシフトして書き込む非連続書き込み処理部１８ｂと、1シンボルのキャリアデータの書き込み終了後に当該シンボル位置の複数本のキャリアデータをキャリア軸方向にキャリア番号順に連続して読み出す連続読み出し処理部１８ｄを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力データに対してキャリア変調を行うキャリア変調部と、
時間インターリーブのためのメモリと、
前記メモリへのデータの書き込みおよび読み出しを制御するメモリ制御部と、
前記メモリから読み出されたキャリアデータに周波数インターリーブ処理およびＯＦＤＭフレーム構成処理およびＩＦＦＴ処理を施しＩＳＤＢ－Ｔの信号として出力する処理部とを備え、
前記メモリ制御部は、
前記キャリア変調部で変調された、シンボルごとの複数本のキャリアデータを当該キャリアの時間インターリーブの遅延数だけシンボル軸方向にシフトして前記メモリに書き込む非連続書き込み処理部と、1シンボルのキャリアデータの書き込み終了後に当該シンボル位置の複数本のキャリアデータをキャリア軸方向にキャリア番号順に連続して前記メモリから読み出す連続読み出し処理部とを有する
ＩＳＤＢ－Ｔ変調器。

【請求項2】

前記キャリア変調部により変調されたキャリアデータを保存する受信キャリアバッファと、
前記メモリから読み出されたキャリアデータを保存する送信キャリアバッファとを備え、
前記メモリ制御部は、前記受信キャリアバッファから読み出したキャリアデータを前記メモリに書き込むとともに、前記メモリから読み出したキャリアデータを前記送信キャリアバッファに書き込む
請求項１に記載のＩＳＤＢ－Ｔ変調器。

【請求項3】

前記受信キャリアバッファと前記送信キャリアバッファは各々、少なくとも１シンボルに対応する本数のキャリアデータを保存する請求項２に記載のＩＳＤＢ－Ｔ変調器。

【請求項4】

前記メモリの上位アドレスにシンボル軸対応のコラムアドレスが割り当てられ、下位アドレスにキャリア軸対応のロウアドレスが割り当てられる請求項１に記載のＩＳＤＢ－Ｔ変調器。

【請求項5】

前記コラムアドレスは８ビット、前記ロウアドレスは１３ビットである請求項４に記載のＩＳＤＢ－Ｔ変調器。

【請求項6】

前記メモリはＳＤＲＡＭ（Synchronous DRAM）である請求項１、４または５に記載のＩＳＤＢ－Ｔ変調器。

【請求項7】

前記メモリを除くＩＳＤＢ－Ｔ変調器は集積回路として構成される請求項１に記載のＩＳＤＢ－Ｔ変調器。

【請求項8】

ＩＳＤＢ－Ｔ変調器の時間インターリーブ処理方法であって、
下位アドレスにシンボル軸対応のコラムアドレスが割り当てられ、上位アドレスにキャリア軸対応のロウアドレスが割り当てられたメモリに対して、
キャリア変調された、シンボルごとの複数本のキャリアデータを当該シンボルの時間インターリーブの遅延数だけシンボル軸方向にオフセットして書き込み、１シンボルのキャリアデータの書き込み終了後、当該シンボル位置の複数本のキャリアデータをキャリア軸方向に連続して読み出す
ＩＳＤＢ－Ｔ変調器の時間インターリーブ処理方法。

【請求項9】

前記メモリはＳＤＲＡＭ（Synchronous DRAM）である請求項８に記載のＩＳＤＢ－Ｔ変調器の時間インターリーブ処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＩＳＤＢ－Ｔ変調器およびその時間インターリーブ処理方法に関する。

【背景技術】

【0002】

近年、地上デジタル放送用統合デジタル放送サービス（ＩＳＤＢ－Ｔ）のためのＩＳＤＢ－Ｔ方式の変調器ＩＣが市場に投入されている。

【0003】

この変調器ＩＣは、ＵＳＢインタフェース等の入出力インタフェースを介して、複数のＴＳ、すなわち、ビデオ・オーディオデータおよびＳＩ情報（ＰＡＴやＰＭＴなど）を一時的なメモリ（バッファ）に蓄え、各々に再生レートを付加して時間的なＴＳストリームとして再生し最終的に多重化して一つのストリームにしたのち、ＩＳＤＢ－Ｔ変調を施し、ＤＡＣ（デジタルアナログ変換器）を用いてＩＱ信号を生成する。その際、時間インターリーブに対応するために１Ｍバイト程度のＳＲＡＭ（Static Random Access Memory）を用いるのが一般的であった。しかし、ＳＲＡＭは単位容量当たりのコストが高いという問題があった。

【0004】

これに対して、比較的低コストのＳＤＲＡＭ（Synchronous DRAM）、例えばＤＤＲ３(Double Data Rate 3)等を使用することも考えられる（例えば、特許文献１参照）。

【0005】

特許文献２にも時間インターリーブ用外部メモリを用いて時間インターリーブを行う方法が開示されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００８－２４４８０７号公報

【特許文献2】特開２００３－６０６１０号公報

【非特許文献】

【0007】

【非特許文献1】社団法人電波産業会「地上デジタルテレビジョン方式の伝送方式」の標準規格ARIB STD-B31 2.0版

【発明の概要】

【発明が解決しようとする課題】

【0008】

日本方式の場合、変調キャリアに対して非常に長い時間インターリーブを用いることにより、米国やヨーロッパ方式に比べて高い信号品質を維持している。すなわち、耐ノイズ特性を格段に改善している。しかし、この機能を実現するには、大容量の遅延メモリが必要になる。例えば１ＣＨ変調あたり最低４７４キロバイトが必要であり、多チャンネルになるとその倍数でメモリが必要となるため、なおさらである。

【0009】

「地上デジタルテレビジョン方式の伝送方式」の標準規格はＡＲＩＢ ＳＴＤ－Ｂ３１（非特許文献１）にまとめられている。変調器ＩＣはこの規格に準拠するとメモリ付のＩＣとなるが、上記のとおり、そのメモリは大容量のものとなる。そのため、外部メモリとしては、単位容量当たりの価格が高いＳＲＡＭ（Static Random Access Memory）よりはＤＲＡＭを用いることが好ましく、アクセス速度の点では特にＤＤＲ ＳＤＲＡＭ（Synchronous DRAM）を用いることが好ましい。

【0010】

しかし、外部メモリとしてＳＤＲＡＭを用いた特許文献１の時間インターリーブ回路においては、その先行技術として、データのメモリ（S D R A M） への書き込み動作では、下位アドレスをキャリア番号、上位アドレスをシンボル番号とし、キャリア番号順にメモリにデータを書き込んで行き、１シンボル分のデータが書き終わったら、次のシンボルのメモリ領域にデータを書き込む。この書き込み動作では、８ワード（キャリア分）まとめて、即ちバースト長を８ワードとして一括して書き込み、読み出し動作に移る。次に、メモリからのデータを読み出す場合は、下位アドレスをキャリア番号とし、上位アドレスを演算式〔（書き込んだシンボル番号）－（遅延シンボル数）〕により読み出す。読み出し動作では、１回のアクセスで８ワードを出力し、そのうち１ワードのみが求めるキャリアデータなので、残り７ワードは捨てる。メモリから８ワード（＝８キャリア分でアクセス８回）を読み出したら、次の書き込み動作に移る。メモリには、以上の繰り返して書き込みと読み出しの動作を実行することが記載されている。

【0011】

この先行技術では伝送システムとしてのＳＤＲＡＭへのアクセスが間に合わないという問題点が指摘されたうえで、所定変調方式で変調されたキャリア信号を遅延シンボル数が等しいキャリア番号の信号を一つのセットとし、そのセット毎にそのセットの中で番号が小さいキャリア番号の順序に出力する書込順序変更手段と、該書込順序変更手段の出力をメモリ素子に書き込み、かつ前記メモリ素子から前記所定シンボル数だけ遅延して読み出しを制御するメモリ制御手段と、前記メモリ制御手段の出力を前記キャリア番号順に並べ変えて出力する出力順序変更手段とを備えた時間インターリーブ回路が提案されている。

【0012】

しかしながら、この構成では、所定シンボル数だけ遅延して読み出しを制御するメモリ制御手段に加えて、メモリ制御手段の前段に書き込み順序変更手段を設けるとともに、メモリ制御手段の後段に出力順序変更手段を設ける必要があり、複雑な回路構成および動作となっている。

【0013】

特許文献２に記載の構成では、時間インターリーブ用外部メモリのメモリ規模を最小限にするために、メモリの複雑な書き込み制御および読み出し制御を行っている。

【0014】

本発明はこのような背景においてなされたものであり、本発明では比較的安価なメモリを用いることによりメモリ規模は犠牲にしても、比較的簡単な構成でメモリ制御を簡略化するとともに時間インターリーブ処理を高速に行えるようにするものである。

【課題を解決するための手段】

【0015】

本発明によるＩＳＤＢ－Ｔ変調器は、入力データに対してキャリア変調を行うキャリア変調部と、時間インターリーブのためのメモリと、前記メモリへのデータの書き込みおよび読み出しを制御するメモリ制御部と、前記メモリから読み出されたキャリアデータに周波数インターリーブ処理およびＯＦＤＭフレーム構成処理理およびＩＦＦＴ処理を施しＩＳＤＢ－Ｔの信号として出力する処理部とを備え、前記メモリ制御部は、前記キャリア変調部で変調された、シンボルごとの複数本のキャリアデータを当該キャリアの時間インターリーブの遅延数だけシンボル軸方向にシフトして前記メモリに書き込む非連続書き込み処理部と、1シンボルのキャリアデータの書き込み終了後に当該シンボル位置の複数本のキャリアデータをキャリア軸方向にキャリア番号順に連続して前記メモリから読み出す連続読み出し処理部とを有する。

【0016】

この構成では、時間インターリーブ処理に用いるメモリの制御において、キャリアデータの書き込み時に書き込み位置をオフセットしながら非連続書き込みを行うとともに、読み出し時に連続読み出しを行うことにより、総体的にメモリアクセスの高速化を図ることができる。

【0017】

本発明の一態様において、前記キャリア変調部により変調されたキャリアデータを保存する受信キャリアバッファと、前記メモリから読み出されたキャリアデータを保存する送信キャリアバッファとを備え、前記メモリ制御部は、前記受信キャリアバッファから読み出したキャリアデータを前記メモリに書き込むとともに、前記メモリから読み出したキャリアデータを前記送信キャリアバッファに書き込む。

【0018】

この態様において、好ましくは、前記受信キャリアバッファと前記送信キャリアバッファは各々、少なくとも１シンボルに対応する本数のキャリアデータを保存する。

【0019】

本発明の他の態様において、前記メモリの上位アドレスにシンボル軸対応のコラムアドレスが割り当てられ、下位アドレスにキャリア軸対応のロウアドレスが割り当てられる。

【0020】

この態様において、例えば、前記コラムアドレスは８ビット、前記ロウアドレスは１３ビットである。

【0021】

前記メモリは例えばＳＤＲＡＭ（Synchronous DRAM）である。

【0022】

本発明の他の態様として、前記メモリを除くＩＳＤＢ－Ｔ変調器は集積回路として構成してもよい。

【0023】

本発明によるＩＳＤＢ－Ｔ変調器の時間インターリーブ処理方法は、下位アドレスにシンボル軸対応のコラムアドレスが割り当てられ、上位アドレスにキャリア軸対応のロウアドレスが割り当てられたメモリに対して、キャリア変調された、シンボルごとの複数本のキャリアデータを当該シンボルの時間インターリーブの遅延数だけシンボル軸方向にオフセットして書き込み、1シンボルのキャリアデータの書き込み終了後、当該シンボル位置の複数本のキャリアデータをキャリア軸方向に連続して読み出すものである。

【発明の効果】

【0024】

本発明のＩＳＤＢ－Ｔ変調器およびその時間インターリーブ処理方法によれば、比較的簡単な構成および動作で時間インターリーブを行うことができる。

【図面の簡単な説明】

【0025】

【図1】本発明の実施形態によるＩＳＤＢ－Ｔ変調器の構成例を表したブロック図である。

【図2】本発明の実施形態における受信キャリアバッファおよび送信キャリアバッファの必要なサイズのメモリ空間を模式的に示すフォーマット図である。

【図3】本発明の実施形態のＩＳＤＢ－Ｔ変調器の応用例２例を示すブロック図である。

【図4】規格上での時間インターリーブ処理の説明図である。

【図5】遅延数１０の場合の書き込みと読み出しの遷移状態を示した図である。

【図6】本発明の実施形態による時間インターリーブ処理の説明図である。

【図7】本発明の実施形態におけるメモリの2次元の行列構造を説明するための図である。

【図8】本発明の実施形態におけるメモリ制御部による時間インターリーブ処理のための制御フローを模式的に示したフローチャートである。

【図9】本発明の実施形態における時間インターリーブの遅延数を表したテーブルの一例を示す図である。

【発明を実施するための形態】

【0026】

以下、本発明の実施の形態について詳細に説明する。

【0027】

図１は、本実施形態によるＩＳＤＢ－Ｔ変調器の構成例を表したブロック図である。このＩＳＤＢ－Ｔ変調器は、入出力処理部（ＩＯ処理部）１１、ＴＳバッファ１２ａ，１２ｂ、多重化部（ＭＵＸ）１３ａ，１３ｂ、ＩＳＤＢ－Ｔ再多重化部１４、時間インターリーブの前処理部１５、受信キャリアバッファ１６、送信キャリアバッファ１７、メモリ制御部１８、メモリ（外部メモリ）１９、周波数インターリーブ処理部２１、ＯＦＤＭフレーム構成部２２、ＩＦＦＴ部（＋ＧＩ付加部）２３、およびＤＡＣ部２４を備えている。

【0028】

メモリ制御部１８は、メモリ１９への書き込みアドレスを生成する書き込みアドレス生成部１８ａ、この書き込みアドレスに基いてメモリ１９への書き込みを非連続に行う非連続書き込み処理部１８ｂ、読み出しアドレスを生成する読み出しアドレス生成部１８ｃ、この読み出しアドレスに基いてメモリ１９の連続読み出しを行う連続読み出し処理部１８ｄを有する。より具体的には、非連続書き込み処理部１８ｂは、キャリア変調部１５で変調された、シンボルごとの複数本のキャリアデータを当該キャリアの時間インターリーブの遅延数だけシンボル軸方向にシフトしてメモリ１９に書き込む。連続読み出し処理部１８ｄは、連続書き込み処理部１８ｂによる１シンボルのキャリアデータの書き込み終了後に当該シンボル位置の複数本のキャリアデータをキャリア軸方向にキャリア番号順に連続してメモリ１９から読み出す。

【0029】

図１においてメモリ１９を除いた部分３０は、単一のＩＣチップへの適用が可能なＩＳＤＢ－Ｔ変調装置である。

【0030】

この構成は、基本的には従来の構成とほぼ同じであり、周知の構成要素についての詳細な説明は省略する。

【0031】

ＴＳ０バッファ１２ａ，１２ｂは例えばマルチファンクションＴＳバッファであり、全体を一つのバッファにして用いることもできるし、分割して複数ＴＳを生成することにも利用できる。複数ＴＳを生成する場合は、多重化部（ＭＵＸ）１３ａ，１３ｂで多重化する。

【0032】

多重化されたＴＳは時分割形式でＩＳＤＢ－Ｔ再多重化部１４にて再多重化された後、放送ＴＳとなる。すなわち、前処理部１５にて、ＩＩＰパケット（ISDB-T Information Packet）の挿入と１８８バイト後に１６バイトのリードソロモンコード（外符号）の追加がなされる。さらに階層分割、エネルギー拡散、遅延補正、バイトインターリーブ、畳み込み符号化、キャリア変調（ビットインターリーブおよびマッピング）、階層合成が行われる。

【0033】

キャリア変調後のマッピングされたデータは１ＣＨの場合１バイトになる。２ＣＨの場合２バイト、４ＣＨの場合４バイトになる。

【0034】

そのキャリアデータを１シンボル期間４９９２ワード単位でまとめ、受信キャリアバッファ１６に格納した後、メモリ制御部１８が書き込み動作を開始する。また、所定の遅延後に読み出し動作が並行して行われる。

【0035】

本実施形態は従来構成と異なる点は、メモリ制御部１８の制御の態様にある。

【0036】

ＩＳＤＢ－Ｔ変調器が生成したキャリアデータは受信キャリアバッファ１６に一時的に蓄積され、1シンボル分たまるとメモリ１９に対するメモリ制御部１８の書き込み動作が開始される。

【0037】

メモリ制御部１８は、書き込み動作後にメモリ１９の読み出し動作を開始し、メモリ１９から読み出されたデータは送信キャリアバッファ１７へ転送される。すなわち、時間インターリーブ処理後のキャリアデータは複数シンボルの遅延の後、送信キャリアバッファ１７へ格納される。その際、読みだされたキャリアデータには当該読み出しシンボル番号の情報も付加されている。そのシンボル番号は後続のＯＦＤＭフレーム同期に必要となるものである。送信キャリアバッファ１７のデータは周波数インターリーブとＯＦＤＭフレーム構成処理理およびＩＦＦＴ処理が施され、最終的にＩＳＤＢ－Ｔの信号として出力される。

【0038】

図２は、本実施形態における受信キャリアバッファ１６および送信キャリアバッファ１７の必要なサイズのメモリ空間を模式的に示すフォーマット図である。図２内の左側に１ＣＨ時、右側に２ＣＨ時のサイズのメモリ空間を示している。必要なサイズは、１ＣＨ時には約５Ｋバイト、２ＣＨ時には約１０Ｋバイトである。１ＣＨ時には、シンボル番号（ＳＹＭＢＯＬ＿ＮＵＭ［７：０］）のエリアが用意され、２ＣＨ時にはシンボル番号（ＳＹＭＢＯＬ＿ＮＵＭ［７：０］）のエリアが用意される。迅速な書き込みおよび読み出しのために、同サイズのメモリエリアを複数面設けてもよい。例えば、３２Ｋバイトのメモリエリアを用意すれば、２ＣＨの場合に３面構成とすることができる。

【0039】

図３に、本実施形態のＩＳＤＢ－Ｔ変調器の応用例を２例示す。図３（ａ）はＩＰ－ＲＦ変換装置への応用例のブロック図であり、図３（ｂ）はブラウザＩＳＤＢ－Ｔ変換装置（ブラウザ－ＲＦ変換装置）への応用例のブロック図である。

【0040】

図３（ａ）に示したＩＰ－ＲＦ変換装置のホスト装置３１はいわゆるＳＯＭ（ＳｙｓｔｅｍＯｎＭｏｄｕｌｅ）であり、ＣＰＵ、メインメモリ（例えばＤＲＲ３）、フラッシュＲＯＭ等の不揮発性メモリ、ネットワークに接続される通信部、入出力処理部、等により構成され、入力としてＩＰストリーム、より具体的にはＲＴＰ（ＵＤＰ＋ＦＥＣ）入力を受け、入出力処理部を介して後続のＩＳＤＢ－Ｔ変調器３０へＴＳストリームを出力する。ＩＳＤＢ－Ｔ変調器３０から出力されるＩ＋Ｑアナログ信号はＲＦアップコンバータ３３でＲＦ信号に変換されて出力される。

【0041】

なお、ホスト装置３１から出力されるＴＳには時間情報がないので、ＩＳＤＢ－Ｔ変調器３０にアクセレレータ（図示せず）を付加し、これによりレート生成を行う。すなわち、ＩＳＤＢ－Ｔ変調器３０にＴＳ入力されるときに、ＲＴＰのタイムスタンプから再生レートを計算し、それをアクセレレータに設定することで時間を再生する。

【0042】

図３（ｂ）に示したブラウザＩＳＤＢ－Ｔ変換装置のホスト装置３２は基本的には図３（ａ）に示したホスト装置３１と同様に、ＣＰＵ、メインメモリ（例えばＤＲＲ３）、フラッシュＲＯＭ等の不揮発性メモリ、ネットワークに接続される通信部、入出力処理部、等により構成されるが、ＨＴＭＬブラウザおよびＭＰＥＧ２エンコード機能を有し、ＣＰＵの能力がより高いものを要する。ホスト装置３２はその入力としてＨＴＭＬコンテンツ（ＨＬＳなどで記述したもの）を受けて、これをデコード（ＭＰ４／Ｈ２６４）して、最終的にＭＰＥＧ２に変換（トランスコード）し、ＴＳとしてＩＳＤＢ－Ｔ変調器へ出力する。ＩＳＤＢ－Ｔ変調器３０から出力されるＩ＋Ｑアナログ信号はＲＦアップコンバータ３３でＲＦ信号に変換されて出力される。

【0043】

ここで、本実施形態の時間インターリーブ処理を説明する前に、規格上での時間インターリーブ処理について図４を参照しながら簡単に説明する。

【0044】

図４内の左側はインターリーブ処理前のキャリアデータの、時間インターリーブメモリへの書き込みをイメージし、右側は処理後のキャリアデータの読み出しをイメージしたものである。縦軸はキャリア番号で１シンボル期間に４９９２本のキャリアデータが発生する。各キャリアのごとの箱の中に示した番号は遅延数である。ここでの遅延とは、図の左側の書き込みが発生しても、右側での読み出しにおいては遅延分のキャリアデータを書き込んだ後でないと読み出せないことを意味する。各キャリアごとに遅延数が違うので、時間インターリーブ全体を規格の仕様書どおりに処理すると時間がかかることになる。

【0045】

図５は遅延数１０の場合の書き込みと読み出しの遷移状態を示したものである。書き込みにおける遅延数が満たされるまで（状態０から状態８まで）はキャリアデータの読み出し出力ができない。初期状態０から状態８までは書き込みのみが行われ、読み出しは抑止されている。状態９で遅延数が満たされる。実際には書きこみポインターと読み出しポインターで書き込み位置と読み出し位置が管理される。書きこみポインターは初期値"０"、読み出しポインターも初期値"０"（相対アドレス）で、書きこみポインターが"９"をこえて、"１０"になったとき、出力開始となる。このとき出力されるのは読み出しポインター"０"の位置である。この出力後、読み出しポインターはインクリメント（＋１）され、次に書きこみが発生すると読み出しポインター"１"のデータを出力し、再度読み出しポインターをインクリメントする。ポインターは"９"までいくと、"０"に戻る。このように、状態９で遅延数が満たされたあとはシフトレジスタのような機構となる。読み出しポインターの位置の最終位置は常に把握しておく必要がある。このような処理をそのまま具現化しようとすると制御がかなり複雑になる。

【0046】

次に、本実施形態における、メモリ制御部１８（図１）による時間インターリーブ処理の具体例について説明する。

【0047】

図６は本実施形態による時間インターリーブ処理の説明図である。

【0048】

この図は、横軸に０から２０３までの計２０４個のシンボルを設定し、縦軸に０から４９９１までの計４９９２本のキャリアを設定した２次元の配列（行列）を想定している。ここでは行列の横軸はｃｏｌｕｍｎ、縦軸はｒｏｗで管理している。各シンボルごとの４９９２本のキャリアのデータはキャリア番号０から順次キャリア番号４９９１まで順に書き込みが行われる。その際、後述するように、キャリアごとの遅延数に応じてシンボル軸方向に書き込み位置がオフセットされる。この書き込み終了後にシンボル番号がインクリメント（＋１）される。キャリアデータを保存するメモリとしては１ＣＨの場合は１ワードあたり１バイト、２ＣＨの場合は２バイト、４ＣＨの場合は４バイト単位のものを用意する。このような時間インターリーブ処理に用いられるメモリ領域はメモリ１９（図１）に確保される。

【0049】

図６の縦軸の右端にはキャリア番号で０から４９９１までの各キャリアに対して順に遅延数が定義されている。枠内の数字がキャリアごとの遅延数を示している。遅延数が０であれば、キャリアデータを書き込んだのち、直ちに読み出せるが、遅延数が非０値であれば、その分の遅延後に読み出せることになる。縦軸に沿ったキャリア番号ｉに基いて場所により遅延数が異なる。遅延数は規格に基づき次式で計算できる。Ｉはインターリーブの長さに関わるパラメータ（この例では２）である。
i=0 >> I x m0 = 2 x ((ｉx 5) mod 96) = 0
i=1 >> I x m1 = 2 x ((ｉx 5) mod 96) = 10
i=2 >> I x m2 = 2 x ((ｉ x 5) mod 96) = 20
・・・

【0050】

図６の行列領域内の黒印は本実施形態におけるキャリアごとのキャリアデータの書き込み位置を示している。すなわち、この図は、シンボル番号０の４９９２本のキャリアデータが、キャリアごとの遅延数を横軸オフセットにして書き込み位置が変更（図の左側へシフト）されていく様子を示している。４９９２本分のキャリアデータすべてを書き込むと、１シンボル期間の書き込みが完了する。このようにして書き込まれたキャリアデータは、書き込み完了後、読み出し対象のシンボル番号に対応する縦軸方向に連続した位置から、すなわち縦軸のキャリア位置０から始めて、４９９１まで連続的に読み出される。この読み出されるキャリアデータは、書き込み時に遅延数に応じてシンボル軸方向にシフトされているので、読み出し時には時間インターリーブ処理が反映されたものとなっている。

【0051】

読み出し時には、シンボルごとの読み出し処理ごとにシンボル番号をインクリメント（＋１）して横軸方向に移動し、同じ処理を繰り返す。最終的にシンボル番号が２０３まで到達すると０に戻る。そのために、オフセットとシンボル番号の加算値が２０４以上になった場合、演算結果から２０４を減じて右側に戻す。

【0052】

このように、書き込み時に位置を移動して書き込みを行うとともに、読み出し時に連続読み出しを行う手法を用いると、時間インターリーブ処理を高速化できる。すなわち、個々の遅延に対する位置の記録、出力タイミングなどを考慮することなく、一律に処理が可能となる。

【0053】

より具体的には、１シンボルあたりの書き込むための４９９２キャリアデータは１ｍｓ程度で準備され、読み出しも１ｍｓ程度の周期ではあるが、高速で読み出される。1シンボルの書き込みが終了すると、時間インターリーブ処理されたデータは直ちに読み出される。ただし、遅延数の最大が１９０シンボルなので、時間インターリーブ効果が表れるには、その程度の時間がかかる。

【0054】

図７により、本実施形態におけるメモリ１９の2次元の行列構造を説明する。

【0055】

メモリ１９はこの例ではＤＤＲ３ ＳＤＲＡＭであり、その上位アドレス［７：０］にシンボル軸対応のコラムアドレスが割り当てられ、下位アドレス［１２：０］にキャリア軸対応のロウアドレスが割り当てられる。コラムアドレスは８ビット、ロウアドレスは１３ビットの少なくとも計２１ビットである。キャリア軸のロウアドレスに下位アドレスを割り当てることにより、個々のシンボル位置においてキャリア番号のインクリメントにしたがってメモリ１９の連続したアドレスからキャリアデータの読み出しが行われることになる。

【0056】

一般に、ＳＲＡＭの場合、シングル書き込みとシングル読み出しが高速で実現できる。他方、コストの観点から使用するＳＤＲＡＭでは、シングル書き込みは比較的早い反面、シングル読み出しはきわめて低速であり、また、連続したアドレスからの連続読み出しはシングル読み出しに比べて高速であることが知られている。例えば、ＳＤＲＡＭにおいて、Ｎバイトのメモリアクセス（書き込みまたは読み出し）を行う場合、アクセス時間が短い順に、（１）単一アクセスの書き込み、（２）連続アクセスの書き込み、（３）連続アクセスの読み出し、（４）単一アクセスの読み出し、となる。すなわち、単一アクセスの読み出しを繰り返すのが最も遅くなる。その理由は、単一アクセスのたびにいわゆるレイテンシーが加算されるからである。

【0057】

そこで、本実施形態は、書き込み時に不連続の単一アクセスを行うとともに、読み出し時に連続アクセスを行えるようにすることにより、時間インターリーブ処理における総合的なメモリのアクセス時間を短縮できるようにしたものである。

【0058】

図８は、メモリ制御部１８による時間インターリーブ処理のための制御フローを模式的にフローチャートで示したものである。

【0059】

このメモリ制御部１８による時間インターリーブ処理は非連続書き込み処理部１８ｂの動作と連続読み出し処理部１８ｄの動作を包含する。

【0060】

非連続書き込み処理部１８ｂは、まず、シンボル番号に相当する変数ｗｒ＿ｓｙｍｂｏｌ＿ｒｅｇを０にリセットするとともに（Ｓ１１）、書き込みロウアドレスｗｒ＿ｒｏｗ＿ａｄｄｒを０にリセットする（Ｓ１２）。その後、当該シンボルの複数本のキャリアデータを取り込む（Ｓ１３）。ついで、このキャリアデータを書き込むメモリの書き込みアドレスを生成する（Ｓ１４）。具体的には、wr_column_addr=wr_symbol_reg + table[wr_row_addr MOD 96]を計算し、この書き込みコラムアドレスと当該ｗｒ＿ｒｏｗ＿ａｄｄｒで特定されるメモリ位置にキャリアデータを格納する。ここに、ｔａｂｌｅは予めキャリアごとの遅延数を設定したデータテーブルである。このテーブルは９６個の値（オフセット値）を有し、０から４９９１までのwr_row_addrは [wr_row_addr MOD 96]で９６内の値に変換される。

【0061】

ついで、生成された書き込みアドレスにキャリアデータを書き込む（Ｓ１５）。具体的には、書き込みロウアドレスｗｒ＿ｒｏｗ＿ａｄｄｒのキャリアデータを、書き込みコラムアドレスｗｒ＿ｃｏｌｕｍｎ＿ａｄｄｒおよび書き込みロウアドレスｗｒ＿ｒｏｗ＿ａｄｄｒのメモリ位置に書き込む。すなわち、
mem[wr_column_addr][wr_row_addr] = carrier_data[wr_row_addr]とされる。

【0062】

その後、書き込みロウアドレスｗｒ＿ｒｏｗ＿ａｄｄｒをインクリメント（＋１）し（Ｓ１６）、その値が４９９２に達したか否かをチェックする（Ｓ１７）。４９９２未満であれば、ステップＳ１３に戻って、次のキャリアデータの取り込みおよび書き込みを行う。

【0063】

書き込みロウアドレスｗｒ＿ｒｏｗ＿ａｄｄｒが４９９２に達したら、連続読み出し処理部を起動することにより当該シンボル位置のキャリアデータの読み出し処理を行わせる（Ｓ１８）。その後、変数ｗｒ＿ｓｙｍｂｏｌ＿ｒｅｇをインクリメント（＋１）し（Ｓ１９）、その値が２０４に達したか否かをチェックする（Ｓ２０）。２０４未満であればステップＳ１２へ戻り、書き込みロウアドレスを０にリセットして後続の処理を行う。

【0064】

変数ｗｒ＿ｓｙｍｂｏｌ＿ｒｅｇが２０４に達したら、ステップＳ１１へ戻り、変数ｗｒ＿ｓｙｍｂｏｌ＿ｒｅｇを０にリセットして、以降の処理を行う。

【0065】

連続読み出し処理部１８ｄは、非連続書き込み処理部１８ｂから起動されたとき、変数ｗｒ＿ｓｙｍｂｏｌ＿ｒｅｇの値をｒｄ＿ｓｙｍｂｏｌ＿ｒｅｇに代入する（Ｓ３１）。ついで、読み出しアドレスを生成する（Ｓ３２）。具体的には、読み出しコラムアドレスｒｄ＿ｃｏｌｕｍｎ＿ａｄｄｒに変数ｒｄ＿ｓｙｍｂｏｌ＿ｒｅｇの値をセットするとともに（rd_column_addr=rd_symbol_reg）、読み出しロウアドレスｒｄ＿ｒｏｗ＿ａｄｄｒを０にリセットする。

【0066】

ついで、キャリアデータの読み出しを行う（Ｓ３３）。具体的には、現在の読み出しコラムアドレスと読み出しロウアドレスのメモリ値を、現在の読み出しロウアドレスのキャリアデータとする。すなわち、
（carrier_data[rd_row_addr] ＝mem[rd_column_addr][rd_row_addr]）
とする。

【0067】

その後、読み出しロウアドレスｒｄ＿ｒｏｗ＿ａｄｄｒをインクリメント（＋１）し（Ｓ３４）、その値が４９９２に達したかをチェックする（Ｓ３５）。４９９２未満であれば、ステップＳ３３へ戻り、次の読み出しロウアドレスのキャリアデータを読み出す。読み出しロウアドレスｒｄ＿ｒｏｗ＿ａｄｄｒの値が４９９２に達するまで、ステップＳ３３，Ｓ３４の動作を反復する。

【0068】

読み出しロウアドレスｒｄ＿ｒｏｗ＿ａｄｄｒの値が４９９２に達したら、この読み出し処理を終了する。

【0069】

図９に、時間インターリーブの遅延数を表したテーブルの一例を示す。ここでは図示の都合上、一部省略して１セグメント分を示す。この図中、Ｉはインターリーブの長さに関わるパラメータ（この例では２）、ｉはキャリア番号、ＳＢはシンボルの遅延数を表す。ｉ＝０、ＳＢ＝０から始まり、ｉ＝９５でＳＢ＝１８２となる。次のｉ＝９６でＳＢ＝０に戻る。１セグメント内でこれを４回繰り返して、最後はｉ＝３８３、ＳＢ＝１８２まで進む。３８４キャリアで１セグメントであり、１３セグメントで３８４ｘ１３＝４９９２キャリアとなる。

【0070】

上記図８の制御の中で参照される時間インターリーブテーブル（table [96]）のデータ列は本実施形態においては次のとおりである。
table [96] = {
0,10,20,30,40,50,60,70,80,90,100,110,120,130,140,150,160,170,180,190,
8,18,28,38,48,58,68,78,88,98,108,118,128,138,148,158,168,178,188,
6,16,26,36,46,56,66,76,86,96,106,116,126,136,146,156,166,176,186,
4,14,24,34,44,54,64,74,84,94,104,114,124,134,144,154,164,174,184,
2,12,22,32,42,52,62,72,82,92,102,112,122,132,142,152,162,172,182 }

【0071】

以上、本発明の好適な実施形態について説明したが、上述した以外にも特許請求の範囲内で種々の変形、変更を行うことが可能である。例えば、本発明は変調器ＩＣへの適用が好ましいものとして説明したが、必ずしも変調器ＩＣへの適用を前提とするものではない。また、使用する部品、要素、個数、サイズ、手順、変数、数値、応用例等、必ずしも提示したものに限定されるものではない。

【符号の説明】

【0072】

１１ 入出力処理部
１２ａ，１２ｂ ＴＳバッファ
１３ａ，１３ｂ 多重化部（ＭＵＸ）
１４ 再多重化部
１５ 前処理部
１６ 受信キャリアバッファ
１７ 送信キャリアバッファ
１８ メモリ制御部
１８ａ 書き込みアドレス生成部
１８ｂ 非連続書き込み処理部
１８ｃ 読み出しアドレス生成部
１８ｄ 連続読み出し処理部
１９ メモリ（外部メモリ）
２１ 周波数インターリーブ処理部
２２ フレーム構成部
２３ ＩＦＦＴ部（＋ＧＩ付加部）
２４ ＤＡＣ部
２９ 部分
３０ ＩＳＤＢ－Ｔ変調器
３１，３２ ホスト装置
３３ ＲＦアップコンバータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】