特開 2024-58579 半導体装置及びこれを含む電子システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024058579

(43)【公開日】2024-04-25

(54)【発明の名称】半導体装置及びこれを含む電子システム

(51)【国際特許分類】

   H10B 41/20 20230101AFI20240418BHJP

   H10B 43/27 20230101ALI20240418BHJP

   H10B 41/27 20230101ALI20240418BHJP

   H01L 21/336 20060101ALI20240418BHJP

   H10B 43/20 20230101ALI20240418BHJP

   H01L 21/768 20060101ALI20240418BHJP

【ＦＩ】

H10B41/20

H10B43/27

H10B41/27

H01L29/78 371

H10B43/20

H01L21/90 B

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023132630

(22)【出願日】2023-08-16

(31)【優先権主張番号】10-2022-0131413

(32)【優先日】2022-10-13

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】朴 ▲いぇ▼▲じん▼

(72)【発明者】

【氏名】金 承允

(72)【発明者】

【氏名】金 希錫

(72)【発明者】

【氏名】金 亨珍

(72)【発明者】

【氏名】張 世熙

(72)【発明者】

【氏名】申 ▲みん▼樹

(72)【発明者】

【氏名】辛 承俊

(72)【発明者】

【氏名】千 相勳

(72)【発明者】

【氏名】韓 智勳

(72)【発明者】

【氏名】沈 載煌

(72)【発明者】

【氏名】安 鍾善

【テーマコード（参考）】

5F033

5F083

5F101

【Ｆターム（参考）】

5F033GG02

5F033HH19

5F033JJ04

5F033KK19

5F033NN05

5F033QQ09

5F033RR02

5F033RR05

5F033VV16

5F033XX09

5F083EP02

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083ER03

5F083ER09

5F083GA01

5F083GA05

5F083GA10

5F083GA21

5F083KA01

5F083KA05

5F083KA11

5F083LA21

5F083MA06

5F083MA16

5F083MA19

5F083ZA01

5F083ZA23

5F101BA01

5F101BA45

5F101BB05

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE02

5F101BE05

5F101BH21

(57)【要約】

【課題】電気的特性及び信頼度が向上された半導体装置及びこれを含む電子システムを提供する。
【解決手段】本発明概念の一部の実施形態による半導体装置は互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、前記第１ゲート積層構造体を貫通する第１メモリ部を含むメモリチャンネル構造体と、前記第１メモリ部と同一なレベルに配置される第１貫通部を含む貫通コンタクトと、前記第１メモリ部及び前記第１貫通部と同一なレベルに配置される第１連結部を含む連結コンタクトと、を含む。前記第１メモリ部の最小幅は前記第１貫通部の最小幅及び前記第１連結部の最小幅より小さい。
【選択図】図２Ｂ

【特許請求の範囲】

【請求項1】

互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、
前記第１ゲート積層構造体を貫通する第１メモリ部を含むメモリチャンネル構造体と、
前記第１メモリ部と同一なレベルに配置される第１貫通部を含む貫通コンタクトと、
前記第１メモリ部及び前記第１貫通部と同一なレベルに配置される第１連結部を含む連結コンタクトと、を含み、
前記第１メモリ部の最小幅は、前記第１貫通部の最小幅及び前記第１連結部の最小幅より小さい半導体装置。

【請求項2】

前記第１メモリ部の幅は、レベルが低くなるほど、小さくなる請求項１に記載の半導体装置。

【請求項3】

前記第１メモリ部の前記最小幅と前記第１貫通部の前記最小幅の差は、８０ｎｍ以上である請求項１に記載の半導体装置。

【請求項4】

前記第１ゲート積層構造体の下に配置され、互いに交互に積層される第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体をさらに含み、
前記第１メモリ部、前記第１貫通部、及び前記第１連結部は、前記第２ゲート積層構造体より高いレベルに配置される請求項１に記載の半導体装置。

【請求項5】

前記メモリチャンネル構造体は、前記第２ゲート積層構造体を貫通する第２メモリ部を含み、
前記貫通コンタクトは、前記第２メモリ部と同一なレベルに配置される第２貫通部を含み、
前記連結コンタクトは、前記第２メモリ部及び前記第２貫通部と同一なレベルに配置される第２連結部を含み、
前記第２メモリ部の最小幅は、前記第２貫通部の最小幅及び前記第２連結部の最小幅より小さい請求項４に記載の半導体装置。

【請求項6】

前記第２メモリ部及び前記第２貫通部は、前記第２ゲート積層構造体を貫通する請求項５に記載の半導体装置。

【請求項7】

前記第１絶縁パターンは、前記第２ゲート積層構造体に連結される連結絶縁パターンを含み、
前記連結絶縁パターンは、前記貫通コンタクトの前記第１貫通部に接する連結絶縁屈曲面を含む請求項４に記載の半導体装置。

【請求項8】

前記連結絶縁屈曲面は、前記貫通コンタクトに向かって膨らんでいる請求項７に記載の半導体装置。

【請求項9】

前記第１貫通部は、前記連結絶縁屈曲面に接する貫通屈曲面を含む請求項７に記載の半導体装置。

【請求項10】

互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、
前記第１ゲート積層構造体の下に配置され、互いに交互に積層される第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、
前記第１ゲート積層構造体を貫通する第１メモリ部及び前記第２ゲート積層構造体を貫通する第２メモリ部を含むメモリチャンネル構造体と、
前記第１メモリ部と同一なレベルに配置される第１貫通部及び前記第２メモリ部と同一なレベルに配置される第２貫通部を含む貫通コンタクトと、を含み、
前記第１貫通部は、前記第２貫通部と連結される第１貫通屈曲面を含み、
前記第１貫通屈曲面の間の距離は、レベルが低くなるほど、増加する半導体装置。

【請求項11】

前記第２貫通部は、前記第１貫通部の前記第１貫通屈曲面に連結される第２貫通屈曲面を含み、
前記第２貫通屈曲面の間の距離は、レベルが低くなるほど、増加する請求項１０に記載の半導体装置。

【請求項12】

前記第１貫通屈曲面は、凹んでおり、
前記第２貫通屈曲面は、膨らんでいる請求項１１に記載の半導体装置。

【請求項13】

前記第１メモリ部及び前記第１貫通部と同一なレベルに配置される第１連結部及び前記第２メモリ部及び前記第２貫通部と同一なレベルに配置される第２連結部を含む連結コンタクトをさらに含み、
前記第１連結部は、前記第２連結部に連結される連結屈曲面を含み、
前記連結屈曲面の間の距離は、レベルが低くなるほど、増加する請求項１０に記載の半導体装置。

【請求項14】

前記メモリチャンネル構造体の最上部のレベルは、前記貫通コンタクトの最上部のレベル及び前記連結コンタクトの最上部のレベルより低い請求項１３に記載の半導体装置。

【請求項15】

前記貫通コンタクトの最上部のレベル及び前記連結コンタクトの最上部のレベルは、実質的に同一である請求項１４に記載の半導体装置。

【請求項16】

前記第１メモリ部及び前記第１貫通部と同一なレベルに配置される第１支持部、及び前記第２メモリ部及び前記第２貫通部と同一なレベルに配置される第２支持部を含む支持構造体をさらに含む請求項１０に記載の半導体装置。

【請求項17】

前記第１支持部は、前記第２支持部と連結される支持屈曲面を含む請求項１６に記載の半導体装置。

【請求項18】

前記第１支持部の最小幅は、前記第１メモリ部の最小幅より大きい請求項１６に記載の半導体装置。

【請求項19】

メイン基板と、
前記メイン基板の上の半導体装置と、
前記メイン基板上で前記半導体装置と電気的に連結されるコントローラと、を含み、
前記半導体装置は、
互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、
前記第１ゲート積層構造体を貫通する第１メモリ部を含むメモリチャンネル構造体と、
前記第１メモリ部と同一なレベルに配置される第１貫通部を含む貫通コンタクトと、
前記第１メモリ部及び前記第１貫通部と同一なレベルに配置される第１連結部を含む連結コンタクトと、
前記第１メモリ部、前記第１貫通部、及び前記第１連結部と同一なレベルに配置される第１支持部を含む支持構造体と、を含み、
前記第１メモリ部の最小幅は、前記第１貫通部の最小幅、前記第１連結部の最小幅、及び前記第１支持部の最小幅より小さく、
前記メモリチャンネル構造体の最上部のレベルは、前記支持構造体の最上部のレベルより低く、
前記支持構造体の前記最上部のレベルは、前記貫通コンタクトの最上部のレベル及び前記連結コンタクトの最上部のレベルより低い電子システム。

【請求項20】

前記貫通コンタクトの前記最上部のレベルは、前記連結コンタクトの前記最上部のレベルと実質的に同一である請求項１９に記載の電子システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明概念の実施形態は半導体装置及びこれを含む電子システムに関し、より詳細には貫通コンタクトを含む半導体装置及びこれを含む電子システムに関するものである。

【背景技術】

【0002】

小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。

【0003】

最近、電子機器の高速化、低消費電力化に応じて、これに内装される半導体素子もやはり速い動作速度及び／又は低い動作電圧等が要求されており、これを充足させるためにはより高集積化された半導体素子が必要である。但し、半導体素子の高集積化が深化されるほど、半導体素子の電気的特性及び生産収率が減少することができる。したがって、半導体素子の電気的特性及び生産収率を向上させるための多い研究が進行されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第１０，６３６，８０６ Ｂ２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の目的は電気的特性及び信頼度が向上された半導体装置及びこれを含む電子システムを提供することにある。

【課題を解決するための手段】

【0006】

一部の実施形態による半導体装置は、互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、前記第１ゲート積層構造体を貫通する第１メモリ部を含むメモリチャンネル構造体と、前記第１メモリ部と同一なレベルに配置される第１貫通部を含む貫通コンタクトと、前記第１メモリ部及び前記第１貫通部と同一なレベルに配置される第１連結部を含む連結コンタクトと、を含み、前記第１メモリ部の最小幅は前記第１貫通部の最小幅及び前記第１連結部の最小幅より小さいことができる。

【0007】

一部の実施形態による半導体装置は、互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、前記第１ゲート積層構造体の下に配置され、互いに交互に積層される第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、前記第１ゲート積層構造体を貫通する第１メモリ部及び前記第２ゲート積層構造体を貫通する第２メモリ部を含むメモリチャンネル構造体と、前記第１メモリ部と同一なレベルに配置される第１貫通部及び前記第２メモリ部と同一なレベルに配置される第２貫通部を含む貫通コンタクトと、を含み、前記第１貫通部は前記第２貫通部と連結される第１貫通屈曲面を含み、前記第１貫通屈曲面の間の距離はレベルが低くなるほど、増加することができる。

【0008】

一部の実施形態による電子システムはメイン基板と、前記メイン基板の上の半導体装置と、前記メイン基板上で前記半導体装置と電気的に連結されるコントローラを含み、前記半導体装置は、互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、前記第１ゲート積層構造体を貫通する第１メモリ部を含むメモリチャンネル構造体と、前記第１メモリ部と同一なレベルに配置される第１貫通部を含む貫通コンタクトと、前記第１メモリ部及び前記第１貫通部と同一なレベルに配置される第１連結部を含む連結コンタクトと、前記第１メモリ部、前記第１貫通部、及び前記第１連結部と同一なレベルに配置される第１支持部を含む支持構造体と、を含み、前記第１メモリ部の最小幅は前記第１貫通部の最小幅、前記第１連結部の最小幅、及び前記第１支持部の最小幅より小さく、前記メモリチャンネル構造体の最上部のレベルは前記支持構造体の最上部のレベルより低く、前記支持構造体の前記最上部のレベルは前記貫通コンタクトの最上部のレベル及び前記連結コンタクトの最上部のレベルより低いことができる。

【0009】

一部の実施形態による半導体装置の製造方法は、互いに交互に積層された第１絶縁膜及び第１犠牲膜を含む第１積層構造体を形成することと、前記第１絶縁膜及び前記第１犠牲膜をパターニングして前記第１積層構造体の第１積層階段構造を形成することと、前記第１積層構造体の前記第１積層階段構造を覆う第１階段絶縁膜を形成することと、前記第１積層構造体を貫通するチャンネルホール、前記第１積層構造体を貫通する貫通ホール、及び前記第１階段絶縁膜を貫通する連結ホールを形成することと、前記チャンネルホール内にメモリチャンネル構造体を形成することと、前記貫通ホール及び前記連結ホールを拡張させることと、貫通コンタクト及び連結コンタクトを形成することと、を含むことができる。

【発明の効果】

【0010】

本発明概念の実施形態による半導体装置及びこれを含む電子システムは、連結コンタクト及び貫通コンタクトが相対的に大きい幅を有することによって、連結コンタクト及び貫通コンタクトの抵抗が改善されることができる。

【0011】

本発明概念の実施形態による半導体装置の製造方法は、貫通ホール及び連結ホールを拡張する工程を含むことによって、犠牲膜に対するフルバック工程の時間が相対的に減少されることができ、フルバック工程にしたがう貫通コンタクト及び連結コンタクトの異常成長現象が防止されることができる。

【図面の簡単な説明】

【0012】

【図1A】一部の実施形態による半導体装置を含む電子システムを概略的に示した図面である。

【図1B】一部の実施形態による半導体装置を含む電子システムを概略的に示した斜視図である。

【図1C】一部の実施形態による半導体パッケージを概略的に示した断面図である。

【図1D】一部の実施形態による半導体パッケージを概略的に示した断面図である。

【図2A】一部の実施形態による半導体装置の平面図である。

【図2B】図２ＡのＡ－Ａ’線に沿う断面図である。

【図2C】図２ＡのＢ－Ｂ’線に沿う断面図である。

【図2D】図２ＢのＣ領域の拡大図である。

【図2E】図２ＢのＤ領域の拡大図である。

【図2F】図２ＢのＥ領域の拡大図である。

【図2G】図２ＣのＦ領域の拡大図である。

【図3A】図３Ａ及び図３Ｂは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図3B】図３Ａ及び図３Ｂは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図4A】図４Ａ乃至図４Ｆは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図4B】図４Ａ乃至図４Ｆは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図4C】図４Ａ乃至図４Ｆは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図4D】図４Ａ乃至図４Ｆは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図4E】図４Ａ乃至図４Ｆは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図4F】図４Ａ乃至図４Ｆは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図5A】図５Ａ及び図５Ｂは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図5B】図５Ａ及び図５Ｂは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図6A】図６Ａ乃至図６Ｅは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図6B】図６Ａ乃至図６Ｅは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図6C】図６Ａ乃至図６Ｅは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図6D】図６Ａ乃至図６Ｅは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図6E】図６Ａ乃至図６Ｅは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図7A】図７Ａ及び図７Ｂは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図7B】図７Ａ及び図７Ｂは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図8A】図８Ａ及び図８Ｂは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図8B】図８Ａ及び図８Ｂは、一部の実施形態による半導体装置の製造方法を説明するための図面である。

【図9】一部の実施形態による半導体装置の貫通コンタクト及び支持構造体を説明するための断面図である。

【図10】一部の実施形態による半導体装置の貫通コンタクト及び支持構造体を説明するための断面図である。

【図11】一部の実施形態による半導体装置の貫通コンタクト及び支持構造体を説明するための断面図である。

【発明を実施するための形態】

【0013】

以下では、図面を参照して本発明概念の実施形態による半導体装置及びその製造方法に対して詳細に説明する。

【0014】

図１Ａは一部の実施形態による半導体装置を含む電子システムを概略的に示した図面である。

【0015】

図１Ａを参照すれば、一部の実施形態による電子システム１０００は半導体装置１１００及び半導体装置１１００と電気的に連結されるコントローラ１２００を含むことができる。電子システム１０００は１つ又は複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）であり得る。例えば、電子システム１０００は１つ又は複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置、又は通信装置であり得る。

【0016】

半導体装置１１００は不揮発性メモリ装置であり、例えば後述するＮＡＮＤフラッシュメモリ装置であり得る。半導体装置１１００は第１構造体１１００Ｆ及び第１構造体１１００Ｆ上の第２構造体１１００Ｓを含むことができる。一部の実施形態で、第１構造体１１００Ｆは第２構造体１１００Ｓの横に配置されてもよい。第１構造体１１００Ｆはデコーダー回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造体であり得る。第２構造体１１００ＳはビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造体であり得る。

【0017】

第２構造体１１００Ｓで、各々のメモリセルストリングＣＳＴＲは共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含むことができる。下部トランジスタＬＴ１、ＬＴ２の数と上部トランジスタＵＴ１、ＵＴ２の数は実施形態によって多様に変形されることができる。

【0018】

一部の実施形態で、上部トランジスタＵＴ１、ＵＴ２はストリング選択トランジスタを含むことができ、下部トランジスタＬＴ１、ＬＴ２は接地選択トランジスタを含むことができる。ゲート下部ラインＬＬ１、ＬＬ２は各々下部トランジスタＬＴ１、ＬＴ２のゲート電極であり得る。ワードラインＷＬはメモリセルトランジスタＭＣＴのゲート電極であり、ゲート上部ラインＵＬ１、ＵＬ２は各々上部トランジスタＵＴ１、ＵＴ２のゲート電極であり得る。

【0019】

共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１構造体１１００Ｆ内で、第２構造体１１００Ｓまで延長される第１連結配線１１１５を通じてデコーダー回路１１１０と電気的に連結されることができる。ビットラインＢＬは第１構造体１１００Ｆ内で、第２構造体１１００Ｓまで延長される第２連結配線１１２５を通じてページバッファ１１２０と電気的に連結されることができる。

【0020】

第１構造体１１００Ｆで、デコーダー回路１１１０及びページバッファ１１２０は複数のメモリセルトランジスタＭＣＴの中で少なくとも１つの選択メモリセルトランジスタに対する制御動作を実行することができる。デコーダー回路１１１０及びページバッファ１１２０はロジック回路１１３０によって制御されることができる。半導体装置１１００はロジック回路１１３０と電気的に連結される入出力パッド１１０１を通じて、コントローラ１２００と通信することができる。入出力パッド１１０１は、第１構造体１１００Ｆ内で、第２構造体１１００Ｓまで延長される入出力連結配線１１３５を通じてロジック回路１１３０と電気的に連結されることができる。

【0021】

コントローラ１２００はプロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェイス１２３０を含むことができる。一部の実施形態によって、電子システム１０００は複数の半導体装置１１００を含むことができ、この場合、コントローラ１２００は複数の半導体装置１１００を制御することができる。

【0022】

プロセッサ１２１０はコントローラ１２００を含む電子システム１０００の全体の動作を制御することができる。プロセッサ１２１０は所定のファームウェアに応じて動作することができ、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は半導体装置１１００との通信を処理するＮＡＮＤインターフェイス１２２１を含むことができる。ＮＡＮＤインターフェイス１２２１を通じて、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに格納しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み出されたデータ等が伝送されることができる。ホストインターフェイス１２３０は電子システム１０００と外部ホストとの間の通信機能を提供することができる。ホストインターフェイス１２３０を通じて外部ホストから制御命令を受信すると、プロセッサ１２１０は制御命令に応答して半導体装置１１００を制御することができる。

【0023】

図１Ｂは一部の実施形態による半導体装置を含む電子システムを概略的に示した斜視図である。

【0024】

図１Ｂを参照すれば、一部の実施形態による電子システム２０００はメイン基板２００１と、メイン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含むことができる。半導体パッケージ２００３及びＤＲＡＭ２００４はメイン基板２００１に形成される配線パターン２００５によってコントローラ２００２と互いに連結されることができる。

【0025】

メイン基板２００１は外部ホストと結合される複数のピンを含むコネクタ２００６を含むことができる。コネクタ２００６で前記複数のピンの数と配置は、電子システム２０００と前記外部ホストとの間の通信インターフェイスに応じて変わることができる。一部の実施形態で、電子システム２０００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙ等のインターフェイスの中でいずれか１つに応じて外部ホストと通信することができる。一部の実施形態で、電子システム２０００は、コネクタ２００６を通じて外部ホストから供給される電源によって動作することができる。電子システム２０００は前記外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含んでもよい。

【0026】

コントローラ２００２は半導体パッケージ２００３にデータを書き込むか、又は半導体パッケージ２００３からデータを読み出すことができ、電子システム２０００の動作速度を改善することができる。

【0027】

ＤＲＡＭ２００４はデータ格納空間である半導体パッケージ２００３と外部ホストの速度との差を緩和するためのバッファメモリであり得る。電子システム２０００に含まれるＤＲＡＭ２００４は一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作で一時的にデータを格納するための空間を提供してもよい。電子システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの外にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含むことができる。

【0028】

半導体パッケージ２００３は互いに離隔された第１及び第２半導体パッケージ２００３ａ、２００３ｂを含むことができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂは各々複数の半導体チップ２２００を含む半導体パッケージであり得る。第１及び第２半導体パッケージ２００３ａ、２００３ｂの各々は、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００の各々の下面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造体２４００、及びパッケージ基板２１００上で半導体チップ２２００及び連結構造体２４００を覆うモールディング層２５００を含むことができる。

【0029】

パッケージ基板２１００はパッケージ上部パッド２１３０を含む印刷回路基板であり得る。各々の半導体チップ２２００は入出力パッド２２１０を含むことができる。入出力パッド２２１０は図１Ａの入出力パッド１１０１に該当することができる。半導体チップ２２００の各々はゲート積層構造体３２１０及びメモリチャンネル構造体３２２０を含むことができる。半導体チップ２２００の各々は後述する半導体装置を含むことができる。

【0030】

一部の実施形態で、連結構造体２４００は入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するボンディングワイヤであり得る。したがって、各々の第１及び第２半導体パッケージ２００３ａ、２００３ｂで、半導体チップ２２００はボンディングワイヤ方式に互いに電気的に連結されることができ、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結されることができる。一部の実施形態によって、各々の第１及び第２半導体パッケージ２００３ａ、２００３ｂで、半導体チップ２２００はボンディングワイヤ方式の連結構造体２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む連結構造体によって互いに電気的に連結されてもよい。

【0031】

一部の実施形態で、コントローラ２００２と半導体チップ２２００は１つのパッケージに含んでもよい。一部の実施形態で、メイン基板２００１と異なる別のインターポーザ基板にコントローラ２００２と半導体チップ２２００が実装され、前記インターポーザ基板に形成される配線によってコントローラ２００２と半導体チップ２２００が互いに連結されてもよい。

【0032】

図１Ｃ及び図１Ｄは一部の実施形態による半導体パッケージを概略的に示した断面図である。図１Ｃ及び図１Ｄは各々図１Ｂの半導体パッケージ２００３の一実施形態を説明し、図１Ｂの半導体パッケージ２００３を切断線Ｉ－Ｉ’に沿って切断した領域を概念的に示す。

【0033】

図１Ｃを参照すれば、半導体パッケージ２００３で、パッケージ基板２１００は印刷回路基板であり得る。パッケージ基板２１００はパッケージ基板ボディー部２１２０、パッケージ基板ボディー部２１２０の上面に配置されるパッケージ上部パッド（図１Ｂの２１３０）、パッケージ基板ボディー部２１２０の下面に配置されるか、或いは下面を通じて露出される下部パッド２１２５、及びパッケージ基板ボディー部２１２０の内部で上部パッド２１３０と下部パッド２１２５を電気的に連結する内部配線２１３５を含むことができる。上部パッド２１３０は連結構造体（図１Ｂの２４００）と電気的に連結されることができる。下部パッド２１２５は導電性連結部２８００を通じて図１Ｂのように電子システム２０００のメイン基板２００１の配線パターン２００５に連結されることができる。

【0034】

半導体チップ２２００の各々は半導体基板３０１０及び半導体基板３０１０上に順に積層される第１構造体３１００及び第２構造体３２００を含むことができる。第１構造体３１００は周辺配線３１１０を含む周辺回路領域を含むことができる。第２構造体３２００は共通ソースライン３２０５、共通ソースライン３２０５上のゲート積層構造体３２１０、ゲート積層構造体３２１０を貫通するメモリチャンネル構造体３２２０、メモリチャンネル構造体３２２０と電気的に連結されるビットライン３２４０、及びゲート積層構造体３２１０のワードライン（図１ＡのＷＬ）と電気的に連結されるゲートコンタクトプラグ３２３５を含むことができる。

【0035】

半導体チップ２２００の各々は、第１構造体３１００の周辺配線３１１０と電気的に連結され、第２構造体３２００内に延長される貫通配線３２４５を含むことができる。貫通配線３２４５はゲート積層構造体３２１０の外側に配置されることができる。一部の実施形態で、貫通配線３２４５はゲート積層構造体３２１０を貫通してもよい。半導体チップ２２００の各々は、入出力パッド（図１Ｂの２２１０）をさらに含むことができる。

【0036】

図１Ｄを参照すれば、半導体パッケージ２００３Ａで、半導体チップ２２００ｂの各々は半導体基板４０１０、半導体基板４０１０上の第１構造体４１００、及び第１構造体４１００上でウエハボンディング方式に第１構造体４１００と接合された第２構造体４２００を含むことができる。

【0037】

第１構造体４１００は周辺配線４１１０及び第１接合構造体４１５０を含む周辺回路領域を含むことができる。第２構造体４２００は共通ソースライン４２０５、共通ソースライン４２０５と第１構造体４１００との間のゲート積層構造体４２１０、ゲート積層構造体４２１０を貫通するメモリチャンネル構造体４２２０、メモリチャンネル構造体４２２０と電気的に連結されるビットライン４２４０、ゲート積層構造体４２１０のワードライン（図１ＡのＷＬ）と各々電気的に連結されるゲートコンタクトプラグ４２３５、及び第２接合構造体４２５０を含むことができる。例えば、第２接合構造体４２５０は、メモリチャンネル構造体４２２０と電気的に連結されるビットライン４２４０を通じて、各々メモリチャンネル構造体４２２０と電気的に連結されることができる。第１構造体４１００の第１接合構造体４１５０及び第２構造体４２００の第２接合構造体４２５０は互いに接合されることができる。第１接合構造体４１５０及び第２接合構造体４２５０の接合される部分は、例えば銅（Ｃｕ）で形成されることができる。半導体チップ２２００ｂの各々は、入出力パッド（図１Ｂの２２１０）をさらに含むことができる。

【0038】

図１Ｃの半導体チップ２２００及び図１Ｄの半導体チップ２２００ｂはボンディングワイヤ形状の連結構造体（図１Ｂの２４００）によって互いに電気的に連結されることができる。但し、一部の実施形態で、図１Ｃの半導体チップ２２００及び図１Ｄの半導体チップ２２００ｂのような１つの半導体パッケージ内での半導体チップは貫通電極ＴＳＶを含む連結構造体によって互いに電気的に連結されてもよい。

【0039】

図２Ａは一部の実施形態による半導体装置の平面図である。図２Ｂは図２ＡのＡ－Ａ’線に沿う断面図である。図２Ｃは図２ＡのＢ－Ｂ’線に沿う断面図である。図２Ｄは図２ＢのＣ領域の拡大図である。図２Ｅは図２ＢのＤ領域の拡大図である。図２Ｆは図２ＢのＥ領域の拡大図である。図２Ｇは図２ＣのＦ領域の拡大図である。

【0040】

図２Ａ、図２Ｂ、及び図２Ｃを参照すれば、半導体装置は周辺回路構造体ＰＳＴ及び周辺回路構造体ＰＳＴ上のメモリセル構造体ＣＳＴを含むことができる。

【0041】

周辺回路構造体ＰＳＴは基板１００を含むことができる。基板１００は第１方向Ｄ１及び第２方向Ｄ２によって定義される平面に沿って延在するプレートの形状を有することができる。第１方向Ｄ１及び第２方向Ｄ２は互いに交差することができる。一例として、第１方向Ｄ１及び第２方向Ｄ２は互いに直交する水平方向であり得る。一部の実施形態において、基板１００は半導体基板であり得る。一例として、基板１００はシリコン、ゲルマニウム、シリコン－ゲルマニウム、ＧａＰ、又はＧａＡｓを含むことができる。一部の実施形態において、基板１００はシリコン－オン－インシュレータ（ＳＯＩ）基板又はゲルマニウム－オン－インシュレータ（ＧＯＩ）基板であってもよい。

【0042】

周辺回路構造体ＰＳＴは基板１００上の周辺回路絶縁構造体１１０を含むことができる。周辺回路絶縁構造体１１０は第１周辺回路絶縁膜１１１、第１周辺回路絶縁膜１１１上の第２周辺回路絶縁膜１１２、及び第２周辺回路絶縁膜１１２上の第３周辺回路絶縁膜１１３を含むことができる。第１乃至第３周辺回路絶縁膜１１１、１１２、１１３は絶縁材料を含むことができる。一例として、第１及び第３周辺回路絶縁膜１１１、１１３は酸化物を含むことができ、第２周辺回路絶縁膜１１２は窒化物を含むことができる。

【0043】

一部の実施形態において、第１乃至第３周辺回路絶縁膜１１１、１１２、１１３の各々は多重絶縁膜であり得る。

【0044】

周辺回路構造体ＰＳＴは周辺トランジスタ１０１をさらに含むことができる。周辺トランジスタ１０１は基板１００と周辺回路絶縁構造体１１０との間に提供されることができる。一部の実施形態において、周辺トランジスタ１０１はソース／ドレイン領域、ゲート電極、及びゲート絶縁膜を含むことができる。基板１００内に素子分離膜１０３が提供されることができる。素子分離膜１０３の間に周辺トランジスタ１０１が配置されることができる。素子分離膜１０３は絶縁材料を含むことができる。

【0045】

周辺回路構造体ＰＳＴは周辺コンタクト１０５及び周辺導電ライン１０７をさらに含むことができる。周辺コンタクト１０５は周辺トランジスタ１０１又は周辺導電ライン１０７に連結されることができ、周辺導電ライン１０７は周辺コンタクト１０５に連結されることができる。周辺コンタクト１０５及び周辺導電ライン１０７は周辺回路絶縁構造体１１０の第１周辺回路絶縁膜１１１内に提供されることができる。周辺コンタクト１０５及び周辺導電ライン１０７は導電物質を含むことができる。一例として、周辺コンタクト１０５及び周辺導電ライン１０７は金属を含むことができる。

【0046】

周辺回路構造体ＰＳＴはソース連結コンタクト１０９をさらに含むことができる。ソース連結コンタクト１０９は周辺導電ライン１０７及び後述する第１ソース膜ＳＬ１に連結されることができる。ソース連結コンタクト１０９は周辺回路絶縁構造体１１０の第２周辺回路絶縁膜１１２及び第３周辺回路絶縁膜１１３を貫通することができる。ソース連結コンタクト１０９は導電物質を含むことができる。一例として、ソース連結コンタクト１０９はポリシリコンを含むことができる。

【0047】

メモリセル構造体ＣＳＴはソース構造体ＳＳＴ、第１ゲート積層構造体ＧＳＴ１、第２ゲート積層構造体ＧＳＴ２、第３ゲート積層構造体ＧＳＴ３、メモリチャンネル構造体ＣＳ、支持構造体ＳＵＳ、第１階段絶縁膜ＳＩ１、第２階段絶縁膜ＳＩ２、第３階段絶縁膜ＳＩ３、第１カバー絶縁膜１２０、第２カバー絶縁膜１３０、第３カバー絶縁膜１４０、第４カバー絶縁膜１５０、分離構造体ＤＳ、第１コンタクト１６１、第２コンタクト１６３、ビットライン１６５、導電ライン１６７、貫通コンタクトＴＣ、及び連結コンタクトＣＣを含むことができる。

【0048】

ソース構造体ＳＳＴはセル領域ＣＲ及び延長領域ＥＲを含むことができる。セル領域ＣＲ及び延長領域ＥＲは第１方向Ｄ１及び第２方向Ｄ２によって定義される平面視において区分される領域であり得る。

【0049】

ソース構造体ＳＳＴは周辺回路構造体ＰＳＴ上の第１ソース膜ＳＬ１と、第１ソース膜ＳＬ１上の第２ソース膜ＳＬ２と、第１ソース膜ＳＬ１上の第１ダミー膜ＤＬ１、第２ダミー膜ＤＬ２、及び第３ダミー膜ＤＬ３と、第２ソース膜ＳＬ２及び第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３上の第３ソース膜ＳＬ３とを含むことができる。

【0050】

第１乃至第３ソース膜ＳＬ１、ＳＬ２、ＳＬ３は導電物質を含むことができる。一例として、第１乃至第３ソース膜ＳＬ１、ＳＬ２、ＳＬ３はポリシリコンを含むことができる。第２ソース膜ＳＬ２はセル領域ＣＲに配置されることができる。第２ソース膜ＳＬ２は共通ソースラインであり得る。

【0051】

第１ダミー膜ＤＬ１、第２ダミー膜ＤＬ２、第３ダミー膜ＤＬ３は第１ソース膜ＳＬ１上に第３方向Ｄ３に沿って順に提供されることができる。第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３は延長領域ＥＲに配置されることができる。第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３は第２ソース膜ＳＬ２と同一なレベルに配置されることができる。第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３は絶縁物質を含むことができる。一部の実施形態で、第１及び第３ダミー膜ＤＬ１、ＤＬ３は互いに同一な絶縁物質を含むことができ、第２ダミー膜ＤＬ２は第１及び第３ダミー膜ＤＬ１、ＤＬ３と異なる絶縁物質を含むことができる。一例として、第２ダミー膜ＤＬ２は窒化物を含むことができ、第１及び第３ダミー膜ＤＬ１、ＤＬ３は酸化物を含むことができる。

【0052】

第３ソース膜ＳＬ３は第２ソース膜ＳＬ２及び第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３を覆うことができる。第３ソース膜ＳＬ３はセル領域ＣＲから延長領域ＥＲに延びることができる。

【0053】

一部の実施形態で、ソース構造体ＳＳＴは第３ソース膜ＳＬ３上の埋め込み絶縁膜ＢＩをさらに含むことができる。埋め込み絶縁膜ＢＩはセル領域ＣＲと延長領域ＥＲとの間に提供されることができる。埋め込み絶縁膜ＢＩは第２ソース膜ＳＬ２及び第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３の間に提供されることができる。埋め込み絶縁膜ＢＩ及び埋め込み絶縁膜ＢＩを囲む第３ソース膜ＳＬ３の一部を介して第２ソース膜ＳＬ２及び第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３が第２方向Ｄ２に互いに離隔されることができる。埋め込み絶縁膜ＢＩは絶縁物質を含むことができる。

【0054】

ソース構造体ＳＳＴは第１ソース絶縁パターンＳＰ１及び第２ソース絶縁パターンＳＰ２をさらに含むことができる。第１及び第２ソース絶縁パターンＳＰ１、ＳＰ２は延長領域ＥＲに配置されることができる。第１ソース絶縁パターンＳＰ１は貫通コンタクトＴＣを囲むことができる。第２ソース絶縁パターンＳＰ２は連結コンタクトＣＣを囲むことができる。

【0055】

第１ソース絶縁パターンＳＰ１は第３ソース膜ＳＬ３、第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３、及び第１ソース膜ＳＬ１を貫通することができる。第１ソース絶縁パターンＳＰ１は第３ソース膜ＳＬ３、第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３、及び第１ソース膜ＳＬ１によって囲まれることができる。第２ソース絶縁パターンＳＰ２は第１ソース膜ＳＬ１を貫通することができる。第２ソース絶縁パターンＳＰ２は第１ソース膜ＳＬ１によって囲まれることができる。第１及び第２ソース絶縁パターンＳＰ１、ＳＰ２は絶縁材料を含むことができる。一例として、第１及び第２ソース絶縁パターンＳＰ１、ＳＰ２は酸化物を含むことができる。

【0056】

第３ゲート積層構造体ＧＳＴ３はソース構造体ＳＳＴ上に提供されることができる。第２ゲート積層構造体ＧＳＴ２は第３ゲート積層構造体ＧＳＴ３上に提供されることができる。第１ゲート積層構造体ＧＳＴ１は第２ゲート積層構造体ＧＳＴ２上に提供されることができる。ゲート積層構造体ＧＳＴ１、ＧＳＴ２、ＧＳＴ３の数は図示されたことに制限されないこともあり得る。一部の実施形態において、ゲート積層構造体ＧＳＴ１、ＧＳＴ２、ＧＳＴ３の数は２つ以下であってもよく、又は４つ以上であってもよい。

【0057】

第１ゲート積層構造体ＧＳＴ１は第３方向Ｄ３に沿って互いに交互に積層される第１絶縁パターンＩＰ１及び第１導電パターンＣＰ１を含むことができる。第３方向Ｄ３は第１方向Ｄ１及び第２方向Ｄ２と交差することができる。一例として、第３方向Ｄ３は第１方向Ｄ１及び第２方向Ｄ２と直交する垂直方向であり得る。第１絶縁パターンＩＰ１は第１絶縁パターンＩＰ１の中で最下部に配置される第１連結絶縁パターンＯＩＰ１を含むことができる。第１ゲート積層構造体ＧＳＴ１の第１絶縁パターンＩＰ１及び第１導電パターンＣＰ１によって第１ゲート積層構造体ＧＳＴ１の第１階段構造ＳＴＥ１が定義されることができる。

【0058】

第２ゲート積層構造体ＧＳＴ２は第３方向Ｄ３に沿って互いに交互に積層される第２絶縁パターンＩＰ２及び第２導電パターンＣＰ２を含むことができる。第２絶縁パターンＩＰ２は第２絶縁パターンＩＰ２の中で最上部に配置される第２連結絶縁パターンＯＩＰ２を含むことができる。第２連結絶縁パターンＯＩＰ２は第１連結絶縁パターンＯＩＰ１に接することができる。第２絶縁パターンＩＰ２は第２絶縁パターンＩＰ２の中で最下部に配置される第３連結絶縁パターンＯＩＰ３を含むことができる。第２ゲート積層構造体ＧＳＴ２の第２絶縁パターンＩＰ２及び第２導電パターンＣＰ２によって第２ゲート積層構造体ＧＳＴ２の第２階段構造（図示せず）が定義されることができる。

【0059】

第３ゲート積層構造体ＧＳＴ３は第３方向Ｄ３に沿って互いに交互に積層される第３絶縁パターンＩＰ３及び第３導電パターンＣＰ３を含むことができる。第３絶縁パターンＩＰ３は第３絶縁パターンＩＰ３の中で最上部に配置される第４連結絶縁パターンＯＩＰ４を含むことができる。第４連結絶縁パターンＯＩＰ４は第３連結絶縁パターンＯＩＰ３に接することができる。第３ゲート積層構造体ＧＳＴ３の第３絶縁パターンＩＰ３及び第３導電パターンＣＰ３によって第３ゲート積層構造体ＧＳＴ３の第３階段構造ＳＴＥ３が定義されることができる。

【0060】

第１乃至第３絶縁パターンＩＰ１、ＩＰ２、ＩＰ３は絶縁材料を含むことができる。一例として、第１乃至第３絶縁パターンＩＰ１、ＩＰ２、ＩＰ３は酸化物を含むことができる。第１乃至第３導電パターンＣＰ１、ＣＰ２、ＣＰ３は導電物質を含むことができる。一例として、第１乃至第３導電パターンＣＰ１、ＣＰ２、ＣＰ３はタングステンを含むことができる。

【0061】

第１乃至第３ゲート積層構造体ＧＳＴ１、ＧＳＴ２、ＧＳＴ３の各々はコンタクト絶縁パターンＣＩＰをさらに含むことができる。コンタクト絶縁パターンＣＩＰは第１導電パターンＣＰ１、第２導電パターンＣＰ２又は第３導電パターンＣＰ３と同一なレベルに配置されることができる。コンタクト絶縁パターンＣＩＰは貫通コンタクトＴＣを囲むことができる。コンタクト絶縁パターンＣＩＰは貫通コンタクトＴＣと第１導電パターンＣＰ１との間、貫通コンタクトＴＣと第２導電パターンＣＰ２との間、又は貫通コンタクトＴＣと第３導電パターンＣＰ３との間に配置されることができる。コンタクト絶縁パターンＣＩＰは絶縁材料を含むことができる。一例として、コンタクト絶縁パターンＣＩＰは酸化物を含むことができる。

【0062】

第１乃至第３ゲート積層構造体ＧＳＴ１、ＧＳＴ２、ＧＳＴ３の各々は支持絶縁パターンＳＩＰをさらに含むことができる。支持絶縁パターンＳＩＰは第１導電パターンＣＰ１、第２導電パターンＣＰ２、又は第３導電パターンＣＰ３と同一なレベルに配置されることができる。支持絶縁パターンＳＩＰは支持構造体ＳＵＳを囲むことができる。支持絶縁パターンＳＩＰは支持構造体ＳＵＳと第１導電パターンＣＰ１との間、支持構造体ＳＵＳと第２導電パターンＣＰ２との間、又は支持構造体ＳＵＳと第３導電パターンＣＰ３との間に配置されることができる。支持絶縁パターンＳＩＰは絶縁材料を含むことができる。一例として、支持絶縁パターンＳＩＰは酸化物を含むことができる。

【0063】

第１階段絶縁膜ＳＩ１は第１ゲート積層構造体ＧＳＴ１の第１階段構造ＳＴＥ１を覆うことができる。第１階段絶縁膜ＳＩ１は第１ゲート積層構造体ＧＳＴ１と同一なレベルに配置されることができる。第１ゲート積層構造体ＧＳＴ１の上面のレベルと第１階段絶縁膜ＳＩ１の上面のレベルは同一であることができる。第１ゲート積層構造体ＧＳＴ１の第１連結絶縁パターンＯＩＰ１の下面のレベルと第１階段絶縁膜ＳＩ１の下面のレベルは同一であることができる。一部の実施形態において、第１階段絶縁膜ＳＩ１は第１ゲート積層構造体ＧＳＴ１を囲むことができる。

【0064】

第２階段絶縁膜ＳＩ２上に第１階段絶縁膜ＳＩ１が提供されることができる。第２階段絶縁膜ＳＩ２は第２ゲート積層構造体ＧＳＴ２の第２階段構造を覆うことができる。第２階段絶縁膜ＳＩ２は第２ゲート積層構造体ＧＳＴ２と同一なレベルに配置されることができる。第２ゲート積層構造体ＧＳＴ２の第２連結絶縁パターンＯＩＰ２の上面のレベルと第２階段絶縁膜ＳＩ２の上面のレベルは同一であることができる。第２ゲート積層構造体ＧＳＴ２の第３連結絶縁パターンＯＩＰ３の下面のレベルと第２階段絶縁膜ＳＩ２の下面のレベルは同一であることができる。一部の実施形態において、第２階段絶縁膜ＳＩ２は第２ゲート積層構造体ＧＳＴ２を囲むことができる。

【0065】

第３階段絶縁膜ＳＩ３上に第２階段絶縁膜ＳＩ２が提供されることができる。第３階段絶縁膜ＳＩ３は第３ゲート積層構造体ＧＳＴ３の第３階段構造ＳＴＥ３を覆うことができる。第３階段絶縁膜ＳＩ３は第３ゲート積層構造体ＧＳＴ３と同一なレベルに配置されることができる。第３ゲート積層構造体ＧＳＴ３の第４連結絶縁パターンＯＩＰ４の上面のレベルと第３階段絶縁膜ＳＩ３の上面のレベルは同一であることができる。一部の実施形態において、第３階段絶縁膜ＳＩ３は第３ゲート積層構造体ＧＳＴ３を囲むことができる。

【0066】

第１乃至第３階段絶縁膜ＳＩ１、ＳＩ２、ＳＩ３は絶縁材料を含むことができる。一例として、第１乃至第３階段絶縁膜ＳＩ１、ＳＩ２、ＳＩ３は酸化物を含むことができる。

【0067】

メモリチャンネル構造体ＣＳは第３方向Ｄ３に延びて第１ゲート積層構造体ＧＳＴ１、第２ゲート積層構造体ＧＳＴ２、第３ゲート積層構造体ＧＳＴ３、第３ソース膜ＳＬ３、及び第２ソース膜ＳＬ２を貫通することができる。メモリチャンネル構造体ＣＳは第１ゲート積層構造体ＧＳＴ１を貫通する第１メモリ部ＣＳ１、第２ゲート積層構造体ＧＳＴ２を貫通する第２メモリ部ＣＳ２、及び第３ゲート積層構造体ＧＳＴ３を貫通する第３メモリ部ＣＳ３を含むことができる。第３メモリ部ＣＳ３上に第２メモリ部ＣＳ２が提供されることができ、第２メモリ部ＣＳ２上に第１メモリ部ＣＳ１が提供されることができる。第１メモリ部ＣＳ１は第１ゲート積層構造体ＧＳＴ１内に配置されることができ、第２メモリ部ＣＳ２は第２ゲート積層構造体ＧＳＴ２内に配置されることができ、第３メモリ部ＣＳ３は第３ゲート積層構造体ＧＳＴ３内に配置されることができる。

【0068】

第１メモリ部ＣＳ１の幅はレベルが低くなるほど、小さくなることができる。第２メモリ部ＣＳ２の幅はレベルが低くなるほど、小さくなることができる。第３メモリ部ＣＳ３の幅はレベルが低くなるほど、小さくなることができる。

【0069】

各々のメモリチャンネル構造体ＣＳは絶縁キャッピング膜１８９、絶縁キャッピング膜１８９を囲むチャンネル膜１８７、及びチャンネル膜１８７を囲むメモリ膜１８３を含むことができる。

【0070】

絶縁キャッピング膜１８９は絶縁材料を含むことができる。一例として、絶縁キャッピング膜１８９は酸化物を含むことができる。チャンネル膜１８７は導電物質を含むことができる。一例として、チャンネル膜１８７はポリシリコンを含むことができる。チャンネル膜１８７は第２ソース膜ＳＬ２と電気的に連結されることができる。第２ソース膜ＳＬ２はメモリ膜１８３を貫通してチャンネル膜１８７に連結されることができる。

【0071】

メモリ膜１８３はデータを格納することができる。一部の実施形態において、メモリ膜１８３はチャンネル膜１８７を囲むトンネル絶縁膜、トンネル絶縁膜を囲むデータ格納膜、及びデータ格納膜を囲むブロッキング膜を含むことができる。

【0072】

各々のメモリチャンネル構造体ＣＳはチャンネル膜１８７上に提供されるビットラインパッド１８５をさらに含むことができる。ビットラインパッド１８５は導電物質を含むことができる。一例として、ビットラインパッド１８５はポリシリコン又は金属を含むことができる。

【0073】

第１ゲート積層構造体ＧＳＴ１、第１階段絶縁膜ＳＩ１、及びメモリチャンネル構造体ＣＳ上に第１カバー絶縁膜１２０が提供されることができる。第１カバー絶縁膜１２０は絶縁材料を含むことができる。

【0074】

支持構造体ＳＵＳは第３方向Ｄ３に延びることができる。支持構造体ＳＵＳは第１カバー絶縁膜１２０、第１階段絶縁膜ＳＩ１及び第１ゲート積層構造体ＧＳＴ１の中で少なくとも１つ、第２階段絶縁膜ＳＩ２及び第２ゲート積層構造体ＧＳＴ２の中で少なくとも１つ、第３階段絶縁膜ＳＩ３及び第３ゲート積層構造体ＧＳＴ３の中で少なくとも１つ、第３ソース膜ＳＬ３、第３ダミー膜ＤＬ３、第２ダミー膜ＤＬ２、及び第１ダミー膜ＤＬ１を貫通することができる。

【0075】

支持構造体ＳＵＳは第１メモリ部ＣＳ１と同一なレベルに配置される第１支持部ＳＵＳ１、第２メモリ部ＣＳ２と同一なレベルに配置される第２支持部ＳＵＳ２、及び第３メモリ部ＣＳ３と同一なレベルに配置される第３支持部ＳＵＳ３を含むことができる。第３支持部ＳＵＳ３上に第２支持部ＳＵＳ２が提供されることができ、第２支持部ＳＵＳ２上に第１支持部ＳＵＳ１が提供されることができる。第１支持部ＳＵＳ１は第１階段絶縁膜ＳＩ１及び第１ゲート積層構造体ＧＳＴ１の中で少なくとも１つを貫通することができる。第２支持部ＳＵＳ２は第２階段絶縁膜ＳＩ２及び第２ゲート積層構造体ＧＳＴ２の中で少なくとも１つを貫通することができる。第３支持部ＳＵＳ３は第３階段絶縁膜ＳＩ３及び第３ゲート積層構造体ＧＳＴ３の中で少なくとも１つを貫通することができる。

【0076】

支持構造体ＳＵＳは絶縁材料を含むことができる。一例として、支持構造体ＳＵＳは酸化物を含むことができる。

【0077】

第１カバー絶縁膜１２０及び支持構造体ＳＵＳ上に第２カバー絶縁膜１３０が提供されることができる。第２カバー絶縁膜１３０は絶縁材料を含むことができる。

【0078】

貫通コンタクトＴＣは第３方向Ｄ３に延びることができる。貫通コンタクトＴＣは第２カバー絶縁膜１３０、第１カバー絶縁膜１２０、第１階段絶縁膜ＳＩ１及び第１ゲート積層構造体ＧＳＴ１の中で少なくとも１つ、第２階段絶縁膜ＳＩ２及び第２ゲート積層構造体ＧＳＴ２の中で少なくとも１つ、第３階段絶縁膜ＳＩ３及び第３ゲート積層構造体ＧＳＴ３の中で少なくとも１つ、第３ソース膜ＳＬ３、第３ダミー膜ＤＬ３、第２ダミー膜ＤＬ２、第１ダミー膜ＤＬ１、第１ソース膜ＳＬ１、第１ソース絶縁パターンＳＰ１、第３周辺回路絶縁膜１１３、及び第２周辺回路絶縁膜１１２を貫通することができる。貫通コンタクトＴＣは周辺導電ライン１０７に連結されることができる。

【0079】

貫通コンタクトＴＣは第１メモリ部ＣＳ１及び第１支持部ＳＵＳ１と同一なレベルに配置される第１貫通部ＴＣ１、第２メモリ部ＣＳ２及び第２支持部ＳＵＳ２と同一なレベルに配置される第２貫通部ＴＣ２、並びに第３メモリ部ＣＳ３及び第３支持部ＳＵＳ３と同一なレベルに配置される第３貫通部ＴＣ３を含むことができる。

【0080】

第３貫通部ＴＣ３上に第２貫通部ＴＣ２が提供されることができ、第２貫通部ＴＣ２上に第１貫通部ＴＣ１が提供されることができる。第１貫通部ＴＣ１は第１階段絶縁膜ＳＩ１及び第１ゲート積層構造体ＧＳＴ１の中で少なくとも１つを貫通することができる。第２貫通部ＴＣ２は第２階段絶縁膜ＳＩ２及び第２ゲート積層構造体ＧＳＴ２の中で少なくとも１つを貫通することができる。第３貫通部ＴＣ３は第３階段絶縁膜ＳＩ３及び第３ゲート積層構造体ＧＳＴ３の中で少なくとも１つを貫通することができる。

【0081】

貫通コンタクトＴＣは第１導電パターンＣＰ１、第２導電パターンＣＰ２、又は第３導電パターンＣＰ３と連結されるコンタクト連結部ＣＣＰを含むことができる。貫通コンタクトＴＣは導電物質を含むことができる。

【0082】

連結コンタクトＣＣは第３方向Ｄ３に延びることができる。連結コンタクトＣＣは第２カバー絶縁膜１３０、第１カバー絶縁膜１２０、第１階段絶縁膜ＳＩ１、第２階段絶縁膜ＳＩ２、第３階段絶縁膜ＳＩ３、第１ソース膜ＳＬ１、第２ソース絶縁パターンＳＰ２、第３周辺回路絶縁膜１１３、及び第２周辺回路絶縁膜１１２を貫通することができる。連結コンタクトＣＣは周辺導電ライン１０７に連結されることができる。

【0083】

連結コンタクトＣＣは第１メモリ部ＣＳ１、第１支持部ＳＵＳ１及び第１貫通部ＴＣ１と同一なレベルに配置される第１連結部ＣＣ１、第２メモリ部ＣＳ２、第２支持部ＳＵＳ２、及び第２貫通部ＴＣ２と同一なレベルに配置される第２連結部ＣＣ２、並びに第３メモリ部ＣＳ３、第３支持部ＳＵＳ３及び第３貫通部ＴＣ３と同一なレベルに配置される第３連結部ＣＣ３を含むことができる。

【0084】

第３連結部ＣＣ３上に第２連結部ＣＣ２が提供されることができ、第２連結部ＣＣ２上に第１連結部ＣＣ１が提供されることができる。第１連結部ＣＣ１は第１階段絶縁膜ＳＩ１を貫通することができる。第２連結部ＣＣ２は第２階段絶縁膜ＳＩ２を貫通することができる。第３連結部ＣＣ３は第３階段絶縁膜ＳＩ３を貫通することができる。

【0085】

第１ゲート積層構造体ＧＳＴ１の第１連結絶縁パターンＯＩＰ１と第２ゲート積層構造体ＧＳＴ２の第２連結絶縁パターンＯＩＰ２の境界のレベルは第１ゲート積層構造体ＧＳＴ１の第１連結絶縁パターンＯＩＰ１の下面及び第２ゲート積層構造体ＧＳＴ２の第２連結絶縁パターンＯＩＰ２の上面によって定義されることができる。

【0086】

第１階段絶縁膜ＳＩ１と第２階段絶縁膜ＳＩ２の境界のレベルは第１階段絶縁膜ＳＩ１の下面及び第２階段絶縁膜ＳＩ２の上面によって定義されることができる。

【0087】

第２ゲート積層構造体ＧＳＴ２の第３連結絶縁パターンＯＩＰ３と第３ゲート積層構造体ＧＳＴ３の第４連結絶縁パターンＯＩＰ４の境界のレベルは第２ゲート積層構造体ＧＳＴ２の第３連結絶縁パターンＯＩＰ３の下面及び第３ゲート積層構造体ＧＳＴ３の第４連結絶縁パターンＯＩＰ４の上面によって定義されることができる。

【0088】

第２階段絶縁膜ＳＩ２と第３階段絶縁膜ＳＩ３の境界のレベルは第２階段絶縁膜ＳＩ２の下面及び第３階段絶縁膜ＳＩ３の上面によって定義されることができる。

【0089】

第１メモリ部ＣＳ１と第２メモリ部ＣＳ２を区分する境界のレベル、第１貫通部ＴＣ１と第２貫通部ＴＣ２を区分する境界のレベル、第１連結部ＣＣ１と第２連結部ＣＣ２を区分する境界のレベル、及び第１支持部ＳＵＳ１と第２支持部ＳＵＳ２を区分する境界のレベルは第１ゲート積層構造体ＧＳＴ１の第１連結絶縁パターンＯＩＰ１と第２ゲート積層構造体ＧＳＴ２の第２連結絶縁パターンＯＩＰ２の境界のレベル及び第１階段絶縁膜ＳＩ１と第２階段絶縁膜ＳＩ２の境界のレベルと同一であることができる。

【0090】

第１メモリ部ＣＳ１、第１貫通部ＴＣ１、第１連結部ＣＣ１、及び第１支持部ＳＵＳ１は第２ゲート積層構造体ＧＳＴ２より高いレベルに配置されることができる。第２メモリ部ＣＳ２、第２貫通部ＴＣ２、第２連結部ＣＣ２、及び第２支持部ＳＵＳ２は第１ゲート積層構造体ＧＳＴ１より低いレベルに配置されることができる。

【0091】

第２メモリ部ＣＳ２と第３メモリ部ＣＳ３を区分する境界のレベル、第２貫通部ＴＣ２と第３貫通部ＴＣ３を区分する境界のレベル、第２連結部ＣＣ２と第３連結部ＣＣ３を区分する境界のレベル、及び第２支持部ＳＵＳ２と第３支持部ＳＵＳ３を区分する境界のレベルは第２ゲート積層構造体ＧＳＴ２の第３連結絶縁パターンＯＩＰ３と第３ゲート積層構造体ＧＳＴ３の第４連結絶縁パターンＯＩＰ４の境界のレベル及び第２階段絶縁膜ＳＩ２と第３階段絶縁膜ＳＩ３の境界のレベルと同一であることができる。

【0092】

第２メモリ部ＣＳ２、第２貫通部ＴＣ２、第２連結部ＣＣ２、及び第２支持部ＳＵＳ２は第３ゲート積層構造体ＧＳＴ３より高いレベルに配置されることができる。第３メモリ部ＣＳ３、第３貫通部ＴＣ３、第３連結部ＣＣ３、及び第３支持部ＳＵＳ３は第２ゲート積層構造体ＧＳＴ２より低いレベルに配置されることができる。

【0093】

第２カバー絶縁膜１３０、貫通コンタクトＴＣ、及び連結コンタクトＣＣ上に第３カバー絶縁膜１４０が提供されることができる。第３カバー絶縁膜１４０上に第４カバー絶縁膜１５０が提供されることができる。第３及び第４カバー絶縁膜１４０、１５０は絶縁材料を含むことができる。

【0094】

メモリチャンネル構造体ＣＳの最上部のレベルは支持構造体ＳＵＳの最上部のレベル、連結コンタクトＣＣの最上部のレベル、貫通コンタクトＴＣの最上部のレベルより低いことができる。支持構造体ＳＵＳの最上部のレベルは連結コンタクトＣＣの最上部のレベル、貫通コンタクトＴＣの最上部のレベルより低いことができる。連結コンタクトＣＣの最上部のレベル及び貫通コンタクトＴＣの最上部のレベルは同一であることができる。

【0095】

分離構造体ＤＳは第１乃至第３ゲート積層構造体ＧＳＴ１、ＧＳＴ２、ＧＳＴ３を貫通することができる。分離構造体ＤＳは第２方向Ｄ２に延びることができる。分離構造体ＤＳは絶縁材料を含むことができる。一部の実施形態において、分離構造体ＤＳは導電物質をさらに含むことができる。

【0096】

第１コンタクト１６１はメモリチャンネル構造体ＣＳに連結されることができる。第１コンタクト１６１は第１乃至第３カバー絶縁膜１２０、１３０、１４０を貫通することができる。第２コンタクト１６３は貫通コンタクトＴＣ又は連結コンタクトＣＣに連結されることができる。第２コンタクト１６３は第３カバー絶縁膜１４０を貫通することができる。ビットライン１６５は第１コンタクト１６１に連結されることができる。ビットライン１６５は第４カバー絶縁膜１５０内に配置されることができる。ビットライン１６５は第１方向Ｄ１に延びることができる。導電ライン１６７は第２コンタクト１６３に連結されることができる。導電ライン１６７は第４カバー絶縁膜１５０内に配置されることができる。第１コンタクト１６１、第２コンタクト１６３、ビットライン１６５、及び導電ライン１６７は導電物質を含むことができる。

【0097】

図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ、図２Ｅ、図２Ｆ、及び図２Ｇを参照すれば、同一なレベルで第１メモリ部ＣＳ１の幅は第１貫通部ＴＣ１の幅、第１連結部ＣＣ１の幅、及び第１支持部ＳＵＳ１の幅より小さいことができる。例えば、同一なレベルで第１メモリ部ＣＳ１の第２方向Ｄ２への幅Ｗ１は第１貫通部ＴＣ１の第２方向Ｄ２への幅Ｗ２、第１連結部ＣＣ１の第２方向Ｄ２への幅Ｗ３、及び第１支持部ＳＵＳ１の第２方向Ｄ２への幅Ｗ４より小さいことができる。同一なレベルで第１メモリ部ＣＳ１の幅と第１貫通部ＴＣ１の幅、第１連結部ＣＣ１の幅又は第１支持部ＳＵＳ１の幅の差は、例えば８０ｎｍ以上であり得る。

【0098】

第１メモリ部ＣＳ１の最小幅は第１貫通部ＴＣ１の最小幅、第１連結部ＣＣ１の最小幅、及び第１支持部ＳＵＳ１の最小幅より小さいことができる。例えば、第１メモリ部ＣＳ１の第２方向Ｄ２への最小幅は第１貫通部ＴＣ１の第２方向Ｄ２への最小幅、第１連結部ＣＣ１の第２方向Ｄ２への最小幅、及び第１支持部ＳＵＳ１の第２方向Ｄ２への最小幅より小さいことができる。第１メモリ部ＣＳ１の最小幅と第１貫通部ＴＣ１の最小幅、第１連結部ＣＣ１の最小幅又は第１支持部ＳＵＳ１の最小幅の差は、例えば８０ｎｍ以上であり得る。

【0099】

同一なレベルで第２メモリ部ＣＳ２の幅は第２貫通部ＴＣ２の幅、第２連結部ＣＣ２の幅、及び第２支持部ＳＵＳ２の幅より小さいことができる。同一なレベルで第２メモリ部ＣＳ２の幅と第２貫通部ＴＣ２の幅、第２連結部ＣＣ２の幅又は第２支持部ＳＵＳ２の幅の差は、例えば８０ｎｍ以上であり得る。

【0100】

第２メモリ部ＣＳ２の最小幅は第２貫通部ＴＣ２の最小幅、第２連結部ＣＣ２の最小幅、及び第２支持部ＳＵＳ２の最小幅より小さいことができる。第２メモリ部ＣＳ２の最小幅と第２貫通部ＴＣ２の最小幅、第２連結部ＣＣ２の最小幅又は第２支持部ＳＵＳ２の最小幅の差は、例えば８０ｎｍ以上であり得る。

【0101】

第２メモリ部ＣＳ２の最大幅は第２貫通部ＴＣ２の最大幅、第２連結部ＣＣ２の最大幅、及び第２支持部ＳＵＳ２の最大幅より小さいことができる。第２メモリ部ＣＳ２の最大幅と第２貫通部ＴＣ２の最大幅、第２連結部ＣＣ２の最大幅、又は第２支持部ＳＵＳ２の最大幅の差は、例えば８０ｎｍ以上であり得る。

【0102】

同一なレベルで第３メモリ部ＣＳ３の幅は第３貫通部ＴＣ３の幅、第３連結部ＣＣ３の幅、及び第３支持部ＳＵＳ３の幅より小さいことができる。同一なレベルで第３メモリ部ＣＳ３の幅と第３貫通部ＴＣ３の幅、第３連結部ＣＣ３の幅、又は第３支持部ＳＵＳ３の幅の差は、例えば８０ｎｍ以上であり得る。

【0103】

第３メモリ部ＣＳ３の最大幅は第３貫通部ＴＣ３の最大幅、第３連結部ＣＣ３の最大幅、及び第３支持部ＳＵＳ３の最大幅より小さいことができる。第３メモリ部ＣＳ３の最大幅と第３貫通部ＴＣ３の最大幅、第３連結部ＣＣ３の最大幅、又は第３支持部ＳＵＳ３の最大幅の差は、例えば８０ｎｍ以上であり得る。

【0104】

第１メモリ部ＣＳ１は第１連結絶縁パターンＯＩＰ１の側壁に接する第１メモリ平坦面ＭＦ１を含むことができる。第１メモリ平坦面ＭＦ１は図２Ｄにしたがう断面の観点で平らであることができる。第１メモリ平坦面ＭＦ１の間の距離はレベルが低くなるほど、減少することができる。一例として、第１メモリ平坦面ＭＦ１の間の第２方向Ｄ２への距離Ｌ１はレベルが低くなるほど、減少することができる。

【0105】

第２メモリ部ＣＳ２は第２連結絶縁パターンＯＩＰ２の側壁に接する第２メモリ平坦面ＭＦ２を含むことができる。第２メモリ平坦面ＭＦ２は図２Ｄにしたがう断面の観点で平らであることができる。第２メモリ平坦面ＭＦ２の間の距離はレベルが低くなるほど、減少することができる。

【0106】

第２メモリ部ＣＳ２は第１連結絶縁パターンＯＩＰ１の下面に接する上面ＣＳ２＿Ｔを含むことができる。

【0107】

第１貫通部ＴＣ１は第１連結絶縁パターンＯＩＰ１に接する第１貫通平坦面ＴＦ１及び第１貫通屈曲面ＴＯ１を含むことができる。第１貫通屈曲面ＴＯ１は第１貫通平坦面ＴＦ１より低いレベルに配置されることができる。第１貫通屈曲面ＴＯ１は第２貫通部ＴＣ２に連結されることができる。

【0108】

第１貫通平坦面ＴＦ１は図２Ｅにしたがう断面の観点で平らであることができる。第１貫通屈曲面ＴＯ１は図２Ｅにしたがう断面の観点で曲がることができる。第１貫通屈曲面ＴＯ１は図２Ｅにしたがう断面の観点で貫通コンタクトＴＣに向かって凹んでいることができる。第１貫通平坦面ＴＦ１の間の距離はレベルが低くなるほど、減少することができる。一例として、第１貫通平坦面ＴＦ１の間の第２方向Ｄ２への距離Ｌ２はレベルが低くなるほど、減少することができる。第１貫通屈曲面ＴＯ１の間の距離はレベルが低くなるほど、増加することができる。一例として、第１貫通屈曲面ＴＯ１の間の第２方向Ｄ２への距離Ｌ３はレベルが低くなるほど、増加することができる。

【0109】

第２貫通部ＴＣ２は第２連結絶縁パターンＯＩＰ２に接する第２貫通平坦面ＴＦ２及び第２貫通屈曲面ＴＯ２を含むことができる。第２貫通屈曲面ＴＯ２は第２貫通平坦面ＴＦ２より高いレベルに配置されることができる。第２貫通屈曲面ＴＯ２は第１貫通部ＴＣ１の第１貫通屈曲面ＴＯ１に連結されることができる。

【0110】

第２貫通平坦面ＴＦ２は図２Ｅにしたがう断面の観点で平らであることができる。第２貫通屈曲面ＴＯ２は図２Ｅにしたがう断面の観点で曲がることができる。第２貫通屈曲面ＴＯ２は図２Ｅにしたがう断面の観点で第２連結絶縁パターンＯＩＰ２に向かって膨らんでいることができる。第２貫通平坦面ＴＦ２の間の距離はレベルが低くなるほど、減少することができる。第２貫通屈曲面ＴＯ２の間の距離はレベルが低くなるほど、増加することができる。

【0111】

第１連結絶縁パターンＯＩＰ１は第１貫通部ＴＣ１の第１貫通屈曲面ＴＯ１に接する第１連結絶縁屈曲面ＯＣ１を含むことができる。第１連結絶縁屈曲面ＯＣ１は図２Ｅにしたがう断面の観点で曲がることができる。第１連結絶縁屈曲面ＯＣ１は図２Ｅにしたがう断面の観点で貫通コンタクトＴＣに向かって膨らんでいることができる。第２連結絶縁パターンＯＩＰ２は第２貫通部ＴＣ２の第２貫通屈曲面ＴＯ２に接する第２連結絶縁屈曲面ＯＣ２を含むことができる。第２連結絶縁屈曲面ＯＣ２は図２Ｅにしたがう断面の観点で曲がることができる。第２連結絶縁屈曲面ＯＣ２は図２Ｅにしたがう断面の観点で第２連結絶縁パターンＯＩＰ２に向かって凹んでいることができる。

【0112】

第１連結部ＣＣ１は第１連結屈曲面ＣＯ１及び第１連結平坦面ＣＦ１を含むことができる。第１連結屈曲面ＣＯ１は第１連結平坦面ＣＦ１より低いレベルに配置されることができる。第１連結屈曲面ＣＯ１は第２連結部ＣＣ２に連結されることができる。

【0113】

第１連結平坦面ＣＦ１は図２Ｆにしたがう断面の観点で平らであることができる。第１連結屈曲面ＣＯ１は図２Ｆにしたがう断面の観点で曲がることができる。第１連結屈曲面ＣＯ１は図２Ｆにしたがう断面の観点で連結コンタクトＣＣに向かって凹んでいることができる。第１連結平坦面ＣＦ１の間の距離はレベルが低くなるほど、減少することができる。第１連結屈曲面ＣＯ１の間の距離はレベルが低くなるほど、増加することができる。

【0114】

第２連結部ＣＣ２は第２連結屈曲面ＣＯ２及び第２連結平坦面ＣＦ２を含むことができる。第２連結屈曲面ＣＯ２は第２連結平坦面ＣＦ２より高いレベルに配置されることができる。第２連結屈曲面ＣＯ２は第１連結部ＣＣ１の第１連結屈曲面ＣＯ１に連結されることができる。

【0115】

第２連結平坦面ＣＦ２は図２Ｆにしたがう断面の観点で平らであることができる。第２連結屈曲面ＣＯ２は図２Ｆにしたがう断面の観点で曲がることができる。第２連結屈曲面ＣＯ２は図２Ｆにしたがう断面の観点で第２階段絶縁膜ＳＩ２に向かって膨らんでいることができる。第２連結平坦面ＣＦ２の間の距離はレベルが低くなるほど、減少することができる。第２貫通屈曲面ＴＯ２の間の距離はレベルが低くなるほど、増加することができる。

【0116】

第１階段絶縁膜ＳＩ１は第１連結部ＣＣ１の第１連結屈曲面ＣＯ１に接する第１階段絶縁屈曲面ＳＣ１を含むことができる。第１階段絶縁屈曲面ＳＣ１は図２Ｆにしたがう断面の観点で曲がることができる。第１階段絶縁屈曲面ＳＣ１は図２Ｆにしたがう断面の観点で連結コンタクトＣＣに向かって膨らんでいることができる。第２階段絶縁膜ＳＩ２は第２連結部ＣＣ２の第２連結屈曲面ＣＯ２に接する第２階段絶縁屈曲面ＳＣ２を含むことができる。第２階段絶縁屈曲面ＳＣ２は図２Ｅにしたがう断面の観点で曲がることができる。第２階段絶縁屈曲面ＳＣ２は図２Ｅにしたがう断面の観点で第２階段絶縁膜ＳＩ２に向かって凹んでいることができる。

【0117】

第１支持部ＳＵＳ１は第１連結絶縁パターンＯＩＰ１に接する第１支持平坦面ＳＦ１及び第１支持屈曲面ＳＯ１を含むことができる。第１支持屈曲面ＳＯ１は第１支持平坦面ＳＦ１より低いレベルに配置されることができる。第１支持屈曲面ＳＯ１は第２支持部ＳＵＳ２に連結されることができる。

【0118】

第１支持平坦面ＳＦ１は図２Ｇにしたがう断面の観点で平らであることができる。第１支持屈曲面ＳＯ１は図２Ｇにしたがう断面の観点で曲がることができる。第１支持屈曲面ＳＯ１は図２Ｇにしたがう断面の観点で支持構造体ＳＵＳに向かって凹んでいることができる。第１支持平坦面ＳＦ１の間の距離はレベルが低くなるほど、減少することができる。第１支持屈曲面ＳＯ１の間の距離はレベルが低くなるほど、増加することができる。

【0119】

第２支持部ＳＵＳ２は第２連結絶縁パターンＯＩＰ２に接する第２支持平坦面ＳＦ２及び第２支持屈曲面ＳＯ２を含むことができる。第２支持屈曲面ＳＯ２は第２支持平坦面ＳＦ２より高いレベルに配置されることができる。第２支持屈曲面ＳＯ２は第１支持部ＳＵＳ１の第１支持屈曲面ＳＯ１に連結されることができる。

【0120】

第２支持平坦面ＳＦ２は図２Ｇにしたがう断面の観点で平らであることができる。第２支持屈曲面ＳＯ２は図２Ｇにしたがう断面の観点で曲がることができる。第２支持屈曲面ＳＯ２は図２Ｇにしたがう断面の観点で第２連結絶縁パターンＯＩＰ２に向かって膨らんでいることができる。第２支持平坦面ＳＦ２の間の距離はレベルが低くなるほど、減少することができる。第２支持屈曲面ＳＯ２の間の距離はレベルが低くなるほど、増加することができる。

【0121】

第１連結絶縁パターンＯＩＰ１は第１支持部ＳＵＳ１の第１支持屈曲面ＳＯ１に接する第３連結絶縁屈曲面ＯＣ３を含むことができる。第２連結絶縁パターンＯＩＰ２は第２支持部ＳＵＳ２の第２支持屈曲面ＳＯ２に接する第４連結絶縁屈曲面ＯＣ４を含むことができる。

【0122】

一部の実施形態による半導体装置は連結コンタクトが相対的に大きい幅を有することによって、連結コンタクトの抵抗が改善されることができる。

【0123】

一部の実施形態による半導体装置は貫通コンタクトが相対的に大きい幅を有することによって、貫通コンタクトの抵抗が改善されることができる。

【0124】

図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、図４Ｆ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図６Ｅ、図７Ａ、図７Ｂ、図８Ａ、及び図８Ｂは一部の実施形態による半導体装置の製造方法を説明するための図面である。図３Ａ、図４Ａ、図５Ａ、図６Ａ、及び図８Ａは図２Ｂに対応されることができる。図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、及び図８Ｂは図２Ｃに対応されることができる。図４Ｃは図２Ｄに対応されることができる。図４Ｄ、６Ｃ、及び図７Ａは図２Ｅに対応されることができる。図４Ｅ及び図６Ｄは図２Ｆに対応されることができる。図４Ｆ、図６Ｅ、及び図７Ｂは図２Ｇに対応されることができる。

【0125】

図３Ａ及び図３Ｂを参照すれば、基板１００上に周辺トランジスタ１０１、素子分離膜１０３、周辺コンタクト１０５、周辺導電ライン１０７、ソース連結コンタクト１０９、及び周辺回路絶縁構造体１１０を形成することができる。

【0126】

ソース構造体ＳＳＴを形成することができる。ソース構造体ＳＳＴを形成することは、第１ソース膜ＳＬ１を形成すること、第１ソース膜ＳＬ１上にセル領域ＣＲの第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３及び延長領域ＥＲの第１乃至第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３を形成すること、第３ソース膜ＳＬ３を形成すること、第３ソース膜ＳＬ３上の埋め込み絶縁膜ＢＩを形成すること、第１及び第２ソース絶縁パターンＳＰ１、ＳＰ２を形成することを含むことができる。

【0127】

第１積層構造体ＳＴＡ１、第２積層構造体ＳＴＡ２、第３積層構造体ＳＴＡ３、第１階段絶縁膜ＳＩ１、第２階段絶縁膜ＳＩ２、第３階段絶縁膜ＳＩ３、第１チャンネル犠牲膜ＣＳＬ１、第２チャンネル犠牲膜ＣＳＬ２、第１貫通犠牲膜ＴＳＬ１、第２貫通犠牲膜ＴＳＬ２、第１連結犠牲膜ＯＳＬ１、第２連結犠牲膜ＯＳＬ２、第１支持犠牲膜ＳＳＬ１、及び第２支持犠牲膜ＳＳＬ２を形成することができる。

【0128】

第１積層構造体ＳＴＡ１は互いに交互に積層される第１絶縁膜ＩＬ１及び第１犠牲膜ＦＬ１を含むことができる。第１絶縁膜ＩＬ１の中で最下部に配置される第１絶縁膜ＩＬ１が第１連結絶縁膜ＯＩＬ１として定義されることができる。第２積層構造体ＳＴＡ２は互いに交互に積層される第２絶縁膜ＩＬ２及び第２犠牲膜ＦＬ２を含むことができる。第２絶縁膜ＩＬ２の中で最上部に配置される第２絶縁膜ＩＬ２が第２連結絶縁膜ＯＩＬ２として定義されることができる。第２絶縁膜ＩＬ２の中で最下部に配置される第２絶縁膜ＩＬ２が第３連結絶縁膜ＯＩＬ３として定義されることができる。第３積層構造体ＳＴＡ３は互いに交互に積層される第３絶縁膜ＩＬ３及び第３犠牲膜ＦＬ３を含むことができる。第３絶縁膜ＩＬ３の中で最上部に配置される第３絶縁膜ＩＬ３が第４連結絶縁膜ＯＩＬ４として定義されることができる。第１積層構造体ＳＴＡ１は第１積層階段構造ＳＳＥ１を含むことができ、第２積層構造体ＳＴＡ２は第２積層階段構造を含むことができ、第３積層構造体ＳＴＡ３は第３積層階段構造ＳＳＥ３を含むことができる。

【0129】

第１乃至第３絶縁膜ＩＬ１、ＩＬ２、ＩＬ３及び第１乃至第３犠牲膜ＦＬ１、ＦＬ２、ＦＬ３は互いに異なる絶縁材料を含むことができる。一例として、第１乃至第３絶縁膜ＩＬ１、ＩＬ２、ＩＬ３は酸化物を含むことができ、第１乃至第３犠牲膜ＦＬ１、ＦＬ２、ＦＬ３は窒化物を含むことができる。

【0130】

ソース構造体ＳＳＴ上に第３積層構造体ＳＴＡ３を形成することができ、第３絶縁膜ＩＬ３及び第３犠牲膜ＦＬ３をパターニングして第３積層階段構造ＳＳＥ３を形成することができる。第３積層階段構造ＳＳＥ３を覆う第３階段絶縁膜ＳＩ３を形成することができる。第３階段絶縁膜ＳＩ３を形成する前に、第３犠牲膜ＦＬ３上に重畳犠牲膜ＯＬを形成することができる。

【0131】

第３積層構造体ＳＴＡ３及び第３階段絶縁膜ＳＩ３の中で少なくとも１つを貫通する第２チャンネル犠牲膜ＣＳＬ２、第２貫通犠牲膜ＴＳＬ２、第２連結犠牲膜ＯＳＬ２、及び第２支持犠牲膜ＳＳＬ２を形成することができる。

【0132】

第３積層構造体ＳＴＡ３上に第２積層構造体ＳＴＡ２を形成することができ、第２絶縁膜ＩＬ２及び第２犠牲膜ＦＬ２をパターニングして第２積層階段構造（図示せず）を形成することができる。第２積層階段構造を覆う第２階段絶縁膜ＳＩ２を形成することができる。第２階段絶縁膜ＳＩ２を形成する前に、第２犠牲膜ＦＬ２上に重畳犠牲膜ＯＬを形成することができる。

【0133】

第２積層構造体ＳＴＡ２及び第２階段絶縁膜ＳＩ２の中で少なくとも１つを貫通する第１チャンネル犠牲膜ＣＳＬ１、第１貫通犠牲膜ＴＳＬ１、第１連結犠牲膜ＯＳＬ１、及び第１支持犠牲膜ＳＳＬ１を形成することができる。

【0134】

第２積層構造体ＳＴＡ２上に第１積層構造体ＳＴＡ１を形成することができ、第１絶縁膜ＩＬ１及び第１犠牲膜ＦＬ１をパターニングして第１積層階段構造ＳＳＥ１を形成することができる。第１積層階段構造ＳＳＥ１を覆う第１階段絶縁膜ＳＩ１を形成することができる。第１階段絶縁膜ＳＩ１を形成する前に、第１犠牲膜ＦＬ１上に重畳犠牲膜ＯＬを形成することができる。

【0135】

図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、及び図４Ｆを参照すれば、チャンネルホールＣＨ、貫通ホールＴＨ、連結ホールＯＨ、及び支持ホールＳＨを形成することができる。チャンネルホールＣＨ、貫通ホールＴＨ、連結ホールＯＨ、及び支持ホールＳＨは第１積層構造体ＳＴＡ１及び第１階段絶縁膜ＳＩ１の中で少なくとも１つ、第２積層構造体ＳＴＡ２及び第２階段絶縁膜ＳＩ２の中で少なくとも１つ、及び第３積層構造体ＳＴＡ３及び第３階段絶縁膜ＳＩ３の中で少なくとも１つを貫通することができる。一部の実施形態において、チャンネルホールＣＨ、貫通ホールＴＨ、連結ホールＯＨ、及び支持ホールＳＨは同一な工程によって同時に形成されることができる。

【0136】

チャンネルホールＣＨを形成することは、第１チャンネル開口ＣＥ１を形成すること、第２チャンネル開口ＣＥ２を開放すること、及び第３チャンネル開口ＣＥ３を開放することを含むことができる。第１積層構造体ＳＴＡ１を貫通する第１チャンネル開口ＣＥ１を形成することができる。第１チャンネル開口ＣＥ１を通じて第１チャンネル犠牲膜ＣＳＬ１を除去することができる。第１チャンネル犠牲膜ＣＳＬ１が満たされた空間が第２チャンネル開口ＣＥ２として定義されることができ、第１チャンネル犠牲膜ＣＳＬ１が除去されて第２チャンネル開口ＣＥ２が開放されることができる。第２チャンネル開口ＣＥ２を通じて第２チャンネル犠牲膜ＣＳＬ２を除去することができる。第２チャンネル犠牲膜ＣＳＬ２が満たされた空間が第３チャンネル開口ＣＥ３として定義されることができ、第２チャンネル犠牲膜ＣＳＬ２が除去されて第３チャンネル開口ＣＥ３が開放されることができる。

【0137】

貫通ホールＴＨは第１貫通開口ＴＥ１、第２貫通開口ＴＥ２、及び第３貫通開口ＴＥ３を含むことができる。貫通ホールＴＨを形成することは、第１及び第２貫通犠牲膜ＴＳＬ１、ＴＳＬ２を除去することを含むことができる。

【0138】

連結ホールＯＨは第１連結開口ＯＥ１、第２連結開口ＯＥ２、及び第３連結開口ＯＥ３を含むことができる。連結ホールＯＨを形成することは、第１及び第２連結犠牲膜ＯＳＬ１、ＯＳＬ２を除去することを含むことができる。

【0139】

支持ホールＳＨは第１支持開口ＳＥ１、第２支持開口ＳＥ２、及び第３支持開口ＳＥ３を含むことができる。支持ホールＳＨを形成することは、第１及び第２支持犠牲膜ＳＳＬ１、ＳＳＬ２を除去することを含むことができる。

【0140】

第１貫通開口ＴＥ１、第１連結開口ＯＥ１、及び第１支持開口ＳＥ１は第１チャンネル開口ＣＥ１と同一なレベルに配置されることができる。第２貫通開口ＴＥ２、第２連結開口ＯＥ２、及び第２支持開口ＳＥ２は第２チャンネル開口ＣＥ２と同一なレベルに配置されることができる。第３貫通開口ＴＥ３、第３連結開口ＯＥ３、及び第３支持開口ＳＥ３は第３チャンネル開口ＣＥ３と同一なレベルに配置されることができる。

【0141】

チャンネルホールＣＨ、貫通ホールＴＨ、及び支持ホールＳＨが形成されることによって、パターニングされた第１乃至第３絶縁膜ＩＬ１、ＩＬ２、ＩＬ３及び第１乃至第４連結絶縁膜ＯＩＬ１、ＯＩＬ２、ＯＩＬ３、ＯＩＬ４が第１乃至第３絶縁パターンＩＰ１、ＩＰ２、ＩＰ３及び第１乃至第４連結絶縁パターンＯＩＰ１、ＯＩＰ２、ＯＩＰ３、ＯＩＰ４として定義されることができる。

【0142】

図４Ｃにしたがう断面の観点で、第１チャンネル開口ＣＥ１によって露出される第１連結絶縁パターンＯＩＰ１の側壁Ｓ１は平らであることができる。図４Ｃにしたがう断面の観点で、第２チャンネル開口ＣＥ２によって露出される第２連結絶縁パターンＯＩＰ２の側壁Ｓ２は平らであることができる。図４Ｃにしたがう断面の観点で、第２チャンネル開口ＣＥ２によって露出される第１連結絶縁パターンＯＩＰ１の下面Ｂ１は平らであることができる。第２チャンネル開口ＣＥ２によって露出される第１連結絶縁パターンＯＩＰ１の下面Ｂ１は第１チャンネル開口ＣＥ１によって露出される第１連結絶縁パターンＯＩＰ１の側壁Ｓ１及び第２チャンネル開口ＣＥ２によって露出される第２連結絶縁パターンＯＩＰ２の側壁Ｓ２を連結することができる。

【0143】

図４Ｄにしたがう断面の観点で、第１貫通開口ＴＥ１によって露出される第１連結絶縁パターンＯＩＰ１の側壁Ｓ３は平らであることができる。図４Ｄにしたがう断面の観点で、第２貫通開口ＴＥ２によって露出される第２連結絶縁パターンＯＩＰ２の側壁Ｓ４は平らであることができる。図４Ｄにしたがう断面の観点で、第２貫通開口ＴＥ２によって露出される第１連結絶縁パターンＯＩＰ１の下面Ｂ２は平らであることができる。第２貫通開口ＴＥ２によって露出される第１連結絶縁パターンＯＩＰ１の下面Ｂ２は第１貫通開口ＴＥ１によって露出される第１連結絶縁パターンＯＩＰ１の側壁Ｓ３及び第２貫通開口ＴＥ２によって露出される第２連結絶縁パターンＯＩＰ２の側壁Ｓ４を連結することができる。

【0144】

図４Ｅにしたがう断面の観点で、第１連結開口ＯＥ１によって露出される第１階段絶縁膜ＳＩ１の側壁Ｓ５は平らであることができる。図４Ｅにしたがう断面の観点で、第２連結開口ＯＥ２によって露出される第２階段絶縁膜ＳＩ２の側壁Ｓ６は平らであることができる。図４Ｅにしたがう断面の観点で、第２連結開口ＯＥ２によって露出される第１階段絶縁膜ＳＩ１の下面Ｂ３は平らであることができる。第２連結開口ＯＥ２によって露出される第１階段絶縁膜ＳＩ１の下面Ｂ３は第１連結開口ＯＥ１によって露出される第１階段絶縁膜ＳＩ１の側壁Ｓ５及び第２連結開口ＯＥ２によって露出される第２階段絶縁膜ＳＩ２の側壁Ｓ６を連結することができる。

【0145】

図４Ｆにしたがう断面の観点で、第１支持開口ＳＥ１によって露出される第１連結絶縁パターンＯＩＰ１の側壁Ｓ７は平らであることができる。図４Ｆにしたがう断面の観点で、第２支持開口ＳＥ２によって露出される第２連結絶縁パターンＯＩＰ２の側壁Ｓ８は平らであることができる。図４Ｆにしたがう断面の観点で、第２支持開口ＳＥ２によって露出される第１連結絶縁パターンＯＩＰ１の下面Ｂ４は平らであることができる。第２支持開口ＳＥ２によって露出される第１連結絶縁パターンＯＩＰ１の下面Ｂ４は第１支持開口ＳＥ１によって露出される第１連結絶縁パターンＯＩＰ１の側壁Ｓ７及び第２支持開口ＳＥ２によって露出される第２連結絶縁パターンＯＩＰ２の側壁Ｓ８を連結することができる。

【0146】

図５Ａ及び図５Ｂを参照すれば、チャンネルホールＣＨ内にメモリチャンネル構造体ＣＳが形成されることができる。第１チャンネル開口ＣＥ１内の第１メモリ部ＣＳ１、第２チャンネル開口ＣＥ２内の第２メモリ部ＣＳ２、及び第３チャンネル開口ＣＥ３内の第３メモリ部ＣＳ３が形成されることができる。

【0147】

メモリチャンネル構造体ＣＳ及び第１階段絶縁膜ＳＩ１上に第１カバー絶縁膜１２０を形成することができる。第１カバー絶縁膜１２０をパターニングして貫通ホールＴＨ、連結ホールＯＨ、及び支持ホールＳＨを露出させることができる。一部の実施形態において、メモリチャンネル構造体ＣＳを形成する前に貫通ホールＴＨ、連結ホールＯＨ、及び支持ホールＳＨを満たす犠牲膜が形成されることができ、第１カバー絶縁膜１２０をパターニングした後に犠牲膜を除去することができる。

【0148】

図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、及び図６Ｅを参照すれば、貫通ホールＴＨ、連結ホールＯＨ、支持ホールＳＨを拡張させることができる。貫通ホールＴＨ、連結ホールＯＨ、及び支持ホールＳＨによって露出される第１乃至第３絶縁パターンＩＰ１、ＩＰ２、ＩＰ３及び第１乃至第３階段絶縁膜ＳＩ１、ＳＩ２、ＳＩ３を選択的にエッチングして貫通ホールＴＨ、連結ホールＯＨ、支持ホールＳＨを拡張させることができる。貫通ホールＴＨ、連結ホールＯＨ、支持ホールＳＨを拡張する工程は、例えば酸化物を選択的にエッチングする工程であり得る。

【0149】

第１乃至第３絶縁パターンＩＰ１、ＩＰ２、ＩＰ３を選択的にエッチングすることによって、第１乃至第３犠牲膜ＦＬ１、ＦＬ２、ＦＬ３及び重畳犠牲膜ＯＬの各々は、貫通ホールＴＨ又は支持ホールＳＨに向かって突出する突出部ＰＲを含むことができる。

【0150】

第１貫通開口ＴＥ１によって露出される第１連結絶縁パターンＯＩＰ１の側壁Ｓ３及び第２貫通開口ＴＥ２によって露出される第１連結絶縁パターンＯＩＰ１の下面Ｂ２がエッチングされて、第１連結絶縁パターンＯＩＰ１の第１連結絶縁屈曲面ＯＣ１が形成されることができる。第２貫通開口ＴＥ２によって露出される第２連結絶縁パターンＯＩＰ２の側壁Ｓ４がエッチングされて、第２連結絶縁パターンＯＩＰ２の第２連結絶縁屈曲面ＯＣ２が形成されることができる。

【0151】

第１連結開口ＯＥ１によって露出される第１階段絶縁膜ＳＩ１の側壁Ｓ５及び第２連結開口ＯＥ２によって露出される第１階段絶縁膜ＳＩ１の下面Ｂ３がエッチングされて、第１階段絶縁膜ＳＩ１の第１階段絶縁屈曲面ＳＣ１が形成されることができる。第２連結開口ＯＥ２によって露出される第２階段絶縁膜ＳＩ２の側壁Ｓ６がエッチングされて、第２階段絶縁膜ＳＩ２の第２階段絶縁屈曲面ＳＣ２が形成されることができる。

【0152】

第１支持開口ＳＥ１によって露出される第１連結絶縁パターンＯＩＰ１の側壁Ｓ７及び第２支持開口ＳＥ２によって露出される第１連結絶縁パターンＯＩＰ１の下面Ｂ４がエッチングされて、第１連結絶縁パターンＯＩＰ１の第３連結絶縁屈曲面ＯＣ３が形成されることができる。第２支持開口ＳＥ２によって露出される第２連結絶縁パターンＯＩＰ２の側壁Ｓ８がエッチングされて、第２連結絶縁パターンＯＩＰ２の第４連結絶縁屈曲面ＯＣ４が形成されることができる。貫通ホールＴＨ、連結ホールＯＨ、支持ホールＳＨが拡張されることによって、貫通ホールＴＨ、連結ホールＯＨ、支持ホールＳＨの各々の幅がチャンネルホールＣＨの幅より大きくなることができる。

【0153】

図７Ａ及び図７Ｂを参照すれば、第１乃至第３犠牲膜ＦＬ１、ＦＬ２、ＦＬ３及び重畳犠牲膜ＯＬを選択的にエッチングすることができる。一例として、第１乃至第３犠牲膜ＦＬ１、ＦＬ２、ＦＬ３及び重畳犠牲膜ＯＬは窒化物を選択的にエッチングするフルバック工程を通じてエッチングされることができる。

【0154】

第１乃至第３犠牲膜ＦＬ１、ＦＬ２、ＦＬ３及び重畳犠牲膜ＯＬが選択的にエッチングされてリセスＲＳが形成されることができる。互いに隣接する絶縁パターンＩＰ１、ＩＰ２、ＩＰ３の間に提供される空き空間がリセスＲＳとして定義されることができる。リセスＲＳは貫通ホールＴＨ又は支持ホールＳＨに連結されることができる。

【0155】

図８Ａ及び図８Ｂを参照すれば、リセスＲＳ内にコンタクト絶縁パターンＣＩＰ及び支持絶縁パターンＳＩＰを形成することができる。支持ホールＳＨ内に支持構造体ＳＵＳを形成することができる。

【0156】

第２ソース膜ＳＬ２を形成することができる。第１乃至第３犠牲膜ＦＬ１、ＦＬ２、ＦＬ３及び重畳犠牲膜ＯＬを第１乃至第３導電パターンＣＰ１、ＣＰ２、ＣＰ３で置換することができる。第１乃至第３導電パターンＣＰ１、ＣＰ２、ＣＰ３が形成されることによって、第１乃至第３ゲート積層構造体ＧＳＴ１、ＧＳＴ２、ＧＳＴ３が定義されることができる。分離構造体ＤＳ（図２Ａ参照）を形成することができる。

【0157】

支持構造体ＳＵＳ及び第１カバー絶縁膜１２０上に第２カバー絶縁膜１３０を形成することができる。第２カバー絶縁膜１３０をパターニングして貫通ホールＴＨ及び連結ホールＯＨを露出させることができる。一部の実施形態において、支持構造体ＳＵＳを形成する前に貫通ホールＴＨ及び連結ホールＯＨを満たす犠牲膜が形成されることができ、第２カバー絶縁膜１３０をパターニングした後に犠牲膜を除去することができる。

【0158】

図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ、図２Ｅ、図２Ｆ、及び図２Ｇを参照すれば、貫通ホールＴＨ内の貫通コンタクトＴＣ及び連結ホールＯＨ内の連結コンタクトＣＣを形成することができる。貫通コンタクトＴＣ、連結コンタクトＣＣ及び第２カバー絶縁膜１３０上に第３カバー絶縁膜１４０を形成することができる。第１及び第２コンタクト１６１、１６３を形成することができる。第３カバー絶縁膜１４０上に第４カバー絶縁膜１５０を形成することができる。ビットライン１６５及び導電ライン１６７を形成することができる。

【0159】

一部の実施形態による半導体装置の製造方法は貫通ホールＴＨ、支持ホールＳＨ、及び連結ホールＯＨを拡張する工程を含むことによって、第１乃至第３犠牲膜ＦＬ１、ＦＬ２、ＦＬ３に対するフルバック工程の時間が相対的に減少されることができ、フルバック工程にしたがう貫通コンタクトＴＣ及び連結コンタクトＣＣの異常成長現象が防止されることができる。

【0160】

図９は一部の実施形態による半導体装置の貫通コンタクト及び支持構造体を説明するための断面図である。

【0161】

図９を参照すれば、半導体装置は第１ゲート積層構造体ＧＳＴ１ａ、第２ゲート積層構造体ＧＳＴ２ａ、第３ゲート積層構造体ＧＳＴ３ａ、貫通コンタクトＴＣａ、支持構造体ＳＵＳａ、第１階段絶縁膜ＳＩ１ａを含むことができる。

【0162】

第１ゲート積層構造体ＧＳＴ１ａは第１導電パターンＣＰ１ａ及び第１絶縁パターンＩＰ１ａを含むことができる。第２ゲート積層構造体ＧＳＴ２ａは第２導電パターンＣＰ２ａ及び第２絶縁パターンＩＰ２ａを含むことができる。第３ゲート積層構造体ＧＳＴ３ａは第３導電パターンＣＰ３ａ及び第３絶縁パターンＩＰ３ａを含むことができる。

【0163】

第１乃至第３ゲート積層構造体ＧＳＴ１ａ、ＧＳＴ２ａ、ＧＳＴ３ａの各々は貫通コンタクトＴＣａを囲むコンタクト絶縁パターンＣＩＰａ及び支持構造体ＳＵＳａを囲む支持絶縁パターンＳＩＰａを含むことができる。

【0164】

第１階段絶縁膜ＳＩ１ａは第１ゲート積層構造体ＧＳＴ１ａの階段構造を覆うことができる。第１階段絶縁膜ＳＩ１ａの少なくとも一部は第１ゲート積層構造体ＧＳＴ１ａ上に配置されることができる。

【0165】

貫通コンタクトＴＣａは第１ゲート積層構造体ＧＳＴ１ａ及び第１階段絶縁膜ＳＩ１ａを貫通する第１貫通部ＴＣ１ａ、第２ゲート積層構造体ＧＳＴ２ａを貫通する第２貫通部ＴＣ２ａ、及び第３ゲート積層構造体ＧＳＴ３ａを貫通する第３貫通部ＴＣ３ａを含むことができる。

【0166】

第１貫通部ＴＣ１ａの最小幅は第２貫通部ＴＣ２ａの最大幅及び第３貫通部ＴＣ３ａの最大幅より大きいことができる。一例として、第１貫通部ＴＣ１ａの第２方向Ｄ２への最小幅は第２貫通部ＴＣ２ａの第２方向Ｄ２への最大幅及び第３貫通部ＴＣ３ａの第２方向Ｄ２への最大幅より大きいことができる。

【0167】

支持構造体ＳＵＳａは支持構造体の中で貫通コンタクトＴＣａに最も近い支持構造体であり得る。支持構造体ＳＵＳａは第１ゲート積層構造体ＧＳＴ１ａ及び第１階段絶縁膜ＳＩ１ａを貫通する第１支持部ＳＵＳ１ａ、第２ゲート積層構造体ＧＳＴ２ａを貫通する第２支持部ＳＵＳ２ａ、及び第３ゲート積層構造体ＧＳＴ３ａを貫通する第３支持部ＳＵＳ３ａを含むことができる。

【0168】

第１支持部ＳＵＳ１ａの最小幅は第２支持部ＳＵＳ２ａの最大幅及び第３支持部ＳＵＳ３ａの最大幅より大きいことができる。一例として、第１支持部ＳＵＳ１ａの第２方向Ｄ２への最小幅は第２支持部ＳＵＳ２ａの第２方向Ｄ２への最大幅及び第３支持部ＳＵＳ３ａの第２方向Ｄ２への最大幅より大きいことができる。

【0169】

図１０は一部の実施形態による半導体装置の貫通コンタクト及び支持構造体を説明するための断面図である。

【0170】

図１０を参照すれば、半導体装置は第１ゲート積層構造体ＧＳＴ１ｂ、第２ゲート積層構造体ＧＳＴ２ｂ、第３ゲート積層構造体ＧＳＴ３ｂ、貫通コンタクトＴＣｂ、支持構造体ＳＵＳｂ、第２階段絶縁膜ＳＩ２ｂを含むことができる。

【0171】

第１ゲート積層構造体ＧＳＴ１ｂは第１導電パターンＣＰ１ｂ及び第１絶縁パターンＩＰ１ｂを含むことができる。第２ゲート積層構造体ＧＳＴ２ｂは第２導電パターンＣＰ２ｂ及び第２絶縁パターンＩＰ２ｂを含むことができる。第３ゲート積層構造体ＧＳＴ３ｂは第３導電パターンＣＰ３ｂ及び第３絶縁パターンＩＰ３ｂを含むことができる。

【0172】

第１乃至第３ゲート積層構造体ＧＳＴ１ｂ、ＧＳＴ２ｂ、ＧＳＴ３ｂの各々は貫通コンタクトＴＣｂを囲むコンタクト絶縁パターンＣＩＰｂ及び支持構造体ＳＵＳｂを囲む支持絶縁パターンＳＩＰｂを含むことができる。

【0173】

第２階段絶縁膜ＳＩ２ｂは第２ゲート積層構造体ＧＳＴ２ｂの階段構造を覆うことができる。第２階段絶縁膜ＳＩ２ｂの少なくとも一部は第１ゲート積層構造体ＧＳＴ１ｂ及び第２ゲート積層構造体ＧＳＴ２ｂの間に配置されることができる。

【0174】

貫通コンタクトＴＣｂは第１ゲート積層構造体ＧＳＴ１ｂを貫通する第１貫通部ＴＣ１ｂ、第２ゲート積層構造体ＧＳＴ２ｂ及び第２階段絶縁膜ＳＩ２ｂを貫通する第２貫通部ＴＣ２ｂ、及び第３ゲート積層構造体ＧＳＴ３ｂを貫通する第３貫通部ＴＣ３ｂを含むことができる。

【0175】

第２貫通部ＴＣ２ｂの最小幅は第１貫通部ＴＣ１ｂの最大幅及び第３貫通部ＴＣ３ｂの最大幅より大きいことができる。一例として、第２貫通部ＴＣ２ｂの第２方向Ｄ２への最小幅は第１貫通部ＴＣ１ｂの第２方向Ｄ２への最大幅及び第３貫通部ＴＣ３ｂの第２方向Ｄ２への最大幅より大きいことができる。

【0176】

支持構造体ＳＵＳｂは支持構造体の中で貫通コンタクトＴＣｂに最も近い支持構造体であり得る。支持構造体ＳＵＳｂは第１ゲート積層構造体ＧＳＴ１ｂを貫通する第１支持部ＳＵＳ１ｂ、第２ゲート積層構造体ＧＳＴ２ｂ及び第２階段絶縁膜ＳＩ２ｂを貫通する第２支持部ＳＵＳ２ｂ、及び第３ゲート積層構造体ＧＳＴ３ｂを貫通する第３支持部ＳＵＳ３ｂを含むことができる。

【0177】

第２支持部ＳＵＳ２ｂの最小幅は第１支持部ＳＵＳ１ｂの最大幅及び第３支持部ＳＵＳ３ｂの最大幅より大きいことができる。一例として、第２支持部ＳＵＳ２ｂの第２方向Ｄ２への最小幅は第１支持部ＳＵＳ１ｂの第２方向Ｄ２への最大幅及び第３支持部ＳＵＳ３ｂの第２方向Ｄ２への最大幅より大きいことができる。

【0178】

図１１は一部の実施形態による半導体装置の貫通コンタクト及び支持構造体を説明するための断面図である。

【0179】

図１１を参照すれば、半導体装置は第１ゲート積層構造体ＧＳＴ１ｃ、第２ゲート積層構造体ＧＳＴ２ｃ、第３ゲート積層構造体ＧＳＴ３ｃ、貫通コンタクトＴＣｃ、支持構造体ＳＵＳｃ、第３階段絶縁膜ＳＩ３ｃを含むことができる。

【0180】

第１ゲート積層構造体ＧＳＴ１ｃは第１導電パターンＣＰ１ｃ及び第１絶縁パターンＩＰ１ｃを含むことができる。第２ゲート積層構造体ＧＳＴ２ｃは第２導電パターンＣＰ２ｃ及び第２絶縁パターンＩＰ２ｃを含むことができる。第３ゲート積層構造体ＧＳＴ３ｃは第３導電パターンＣＰ３ｃ及び第３絶縁パターンＩＰ３ｃを含むことができる。

【0181】

第１乃至第３ゲート積層構造体ＧＳＴ１ｃ、ＧＳＴ２ｃ、ＧＳＴ３ｃの各々は貫通コンタクトＴＣｃを囲むコンタクト絶縁パターンＣＩＰｃ及び支持構造体ＳＵＳｃを囲む支持絶縁パターンＳＩＰｃを含むことができる。

【0182】

第３階段絶縁膜ＳＩ３ｃは第３ゲート積層構造体ＧＳＴ３ｃの階段構造を覆うことができる。第３階段絶縁膜ＳＩ３ｃの少なくとも一部は第２ゲート積層構造体ＧＳＴ２ｃ及び第３ゲート積層構造体ＧＳＴ３ｃの間に配置されることができる。

【0183】

貫通コンタクトＴＣｃは第１ゲート積層構造体ＧＳＴ１ｃを貫通する第１貫通部ＴＣ１ｃ、第２ゲート積層構造体ＧＳＴ２ｃを貫通する第２貫通部ＴＣ２ｃ、及び第３ゲート積層構造体ＧＳＴ３ｃ、及び第３階段絶縁膜ＳＩ３ｃを貫通する第３貫通部ＴＣ３ｃを含むことができる。

【0184】

第３貫通部ＴＣ３ｃの最小幅は第１貫通部ＴＣ１ｃの最大幅及び第２貫通部ＴＣ２ｃの最大幅より大きいことができる。一例として、第３貫通部ＴＣ３ｃの第２方向Ｄ２への最小幅は第１貫通部ＴＣ１ｃの第２方向Ｄ２への最大幅及び第２貫通部ＴＣ２ｃの第２方向Ｄ２への最大幅より大きいことができる。

【0185】

支持構造体ＳＵＳｃは支持構造体の中で貫通コンタクトＴＣｃに最も近い支持構造体であり得る。支持構造体ＳＵＳｃは第１ゲート積層構造体ＧＳＴ１ｃを貫通する第１支持部ＳＵＳ１ｃ、第２ゲート積層構造体ＧＳＴ２ｃを貫通する第２支持部ＳＵＳ２ｃ、及び第３ゲート積層構造体ＧＳＴ３ｂ及び第３階段絶縁膜ＳＩ３ｃを貫通する第３支持部ＳＵＳ３ｃを含むことができる。

【0186】

第３支持部ＳＵＳ３ｃの最小幅は第１支持部ＳＵＳ１ｃの最大幅及び第２支持部ＳＵＳ２ｃの最大幅より大きいことができる。一例として、第３支持部ＳＵＳ３ｃの第２方向Ｄ２への最小幅は第１支持部ＳＵＳ１ｃの第２方向Ｄ２への最大幅及び第２支持部ＳＵＳ２ｃの第２方向Ｄ２への最大幅より大きいことができる。

【0187】

以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも、他の具体的な形態に実施されることができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なことであり、限定的ではないことと理解しなければならない。また、以上で記述した実施形態は必要によって互いに組合されることができる。

【符号の説明】

【0188】

ＣＣ 連結コンタクト
ＣＰ１、ＣＰ２ 導電パターン
ＣＳ メモリチャンネル構造体
ＣＳ１、ＣＳ２ メモリ部
ＤＳ 分離構造体
ＧＳＴ１、ＧＳＴ２ ゲート積層構造体
ＩＰ１、ＩＰ２ 絶縁パターン
ＳＩ１～ＳＩ３ 階段絶縁膜
ＳＵＳ 支持構造体
ＳＵＳ１、ＳＵＳ２、ＳＵＳ３ 支持部
ＴＣ 貫通コンタクト
ＴＣ１、ＴＣ２ 貫通部

【図1A】

【図1B】

【図1C】

【図1D】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図5A】

【図5B】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図7A】

【図7B】

【図8A】

【図8B】

【図9】

【図10】

【図11】