▶ イーエム・ミクロエレクトロニク−マリン・エス アーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024058608
(43)【公開日】2024-04-25
(54)【発明の名称】クロック分配ネットワーク
(51)【国際特許分類】
G06F 1/10 20060101AFI20240418BHJP
H04L 7/00 20060101ALI20240418BHJP
G06F 13/42 20060101ALI20240418BHJP
G06F 1/3237 20190101ALI20240418BHJP
G06F 1/3203 20190101ALI20240418BHJP
【ＦＩ】
G06F1/10 510
G06F1/10
H04L7/00 370
G06F13/42 350C
G06F1/3237
G06F1/3203
【審査請求】有
【請求項の数】15
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023172082
(22)【出願日】2023-10-03
(31)【優先権主張番号】22201654.5
(32)【優先日】2022-10-14
(33)【優先権主張国・地域又は機関】EP
(71)【出願人】
【識別番号】596162740
【氏名又は名称】イーエム・ミクロエレクトロニク－マリン・エス アー
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100111235
【弁理士】
【氏名又は名称】原 裕子
(74)【代理人】
【識別番号】100195257
【弁理士】
【氏名又は名称】大渕 一志
(72)【発明者】
【氏名】シマ、 オビデュ
【テーマコード（参考）】
5B011
5K047
【Ｆターム（参考）】
5B011DA06
5B011EA05
5B011LL13
5K047AA15
5K047GG02
5K047GG09
(57)【要約】 （修正有）
【課題】消費電力を低減し、かつ、バッテリ寿命を延長するクロック分配ネットワーク及びクロック信号の分配方法を提供する。
【解決手段】プロセッサクロック信号と第１の周辺クロック信号とを生成するクロック分配ネットワーク１０は、プロセッサクロック出力３１と、第１の周辺クロック出力３２と、第１のクロック要求入力４２とを含むクロック発生器１４と、プロセッサクロック出力に接続され、プロセッサクロック出力を介して受信可能なプロセッサクロック信号の立ち上がりエッジで動作する処理装置１６と、第１の周辺クロック出力と第１のクロック要求入力とに接続され、第１の周辺クロック出力を介して受信する第１の周辺クロック信号の立ち下がりエッジで動作する第１の周辺装置２２とを含み、クロック発生器を、第１のクロック要求入力を介した第１の周辺装置が第１の周辺クロック出力を介して第１の周辺クロック信号を送信するように作動させる。
【選択図】図１
【解決手段】プロセッサクロック信号と第１の周辺クロック信号とを生成するクロック分配ネットワーク１０は、プロセッサクロック出力３１と、第１の周辺クロック出力３２と、第１のクロック要求入力４２とを含むクロック発生器１４と、プロセッサクロック出力に接続され、プロセッサクロック出力を介して受信可能なプロセッサクロック信号の立ち上がりエッジで動作する処理装置１６と、第１の周辺クロック出力と第１のクロック要求入力とに接続され、第１の周辺クロック出力を介して受信する第１の周辺クロック信号の立ち下がりエッジで動作する第１の周辺装置２２とを含み、クロック発生器を、第１のクロック要求入力を介した第１の周辺装置が第１の周辺クロック出力を介して第１の周辺クロック信号を送信するように作動させる。
【選択図】図１
【特許請求の範囲】
【請求項1】
クロック分配ネットワーク（１０）であって、
・少なくともプロセッサクロック信号と少なくとも第１の周辺クロック信号とを生成するように構成されたクロック発生器（１４）であって、少なくともプロセッサクロック出力（３１）と、第１の周辺クロック出力（３２）と、第１のクロック要求入力（４２）とをさらに含むクロック発生器（１４）と、
・前記プロセッサクロック出力（３１）に接続され、前記プロセッサクロック出力（３１）を介して受信可能な前記プロセッサクロック信号の立ち上がりエッジで動作するように構成された処理装置（１６）と、
・前記プロセッサクロック出力（３１）に接続され、前記処理装置（１６）によって受信される前記プロセッサクロック信号を前記クロック発生器（１４）によって生成及び送信される前記プロセッサクロック信号及び周辺クロック信号に対して所定の遅延オフセットだけ遅延させるように動作可能な少なくとも遅延セル（１８）と、
・前記第１の周辺クロック出力（３２）に接続され、前記クロック発生器（１４）の第１のクロック要求入力（４２）に接続された少なくとも第１の周辺装置（２２）であって、前記第１の周辺クロック出力（３２）を介して受信される前記第１の周辺クロック信号の立ち下がりエッジで動作するように構成された少なくとも第１の周辺装置（２２）と
を含み、
・前記第１のクロック要求入力（４２）を介した前記少なくとも第１の周辺装置（２２）は、前記第１の周辺クロック出力（３２）を介して前記第１の周辺クロック信号を送信するように前記クロック発生器（１４）を作動させるように動作可能である、クロック分配ネットワーク（１０）。
・少なくともプロセッサクロック信号と少なくとも第１の周辺クロック信号とを生成するように構成されたクロック発生器（１４）であって、少なくともプロセッサクロック出力（３１）と、第１の周辺クロック出力（３２）と、第１のクロック要求入力（４２）とをさらに含むクロック発生器（１４）と、
・前記プロセッサクロック出力（３１）に接続され、前記プロセッサクロック出力（３１）を介して受信可能な前記プロセッサクロック信号の立ち上がりエッジで動作するように構成された処理装置（１６）と、
・前記プロセッサクロック出力（３１）に接続され、前記処理装置（１６）によって受信される前記プロセッサクロック信号を前記クロック発生器（１４）によって生成及び送信される前記プロセッサクロック信号及び周辺クロック信号に対して所定の遅延オフセットだけ遅延させるように動作可能な少なくとも遅延セル（１８）と、
・前記第１の周辺クロック出力（３２）に接続され、前記クロック発生器（１４）の第１のクロック要求入力（４２）に接続された少なくとも第１の周辺装置（２２）であって、前記第１の周辺クロック出力（３２）を介して受信される前記第１の周辺クロック信号の立ち下がりエッジで動作するように構成された少なくとも第１の周辺装置（２２）と
を含み、
・前記第１のクロック要求入力（４２）を介した前記少なくとも第１の周辺装置（２２）は、前記第１の周辺クロック出力（３２）を介して前記第１の周辺クロック信号を送信するように前記クロック発生器（１４）を作動させるように動作可能である、クロック分配ネットワーク（１０）。
【請求項2】
前記処理装置（１６）によって受信される前記プロセッサクロック出力（３１）を前記クロック発生器（１４）によって生成及び送信される前記プロセッサクロック信号に対して所定の遅延オフセットだけ遅延させる手段をさらに含む、請求項１に記載のクロック分配ネットワーク（１０）。
【請求項3】
前記クロック発生器（１４）は、前記第１のクロック要求入力（４２）を介して前記少なくとも第１の周辺装置（２２）から要求されない限り、前記第１の周辺クロック信号の送信を抑制するように構成される、請求項１に記載のクロック分配ネットワーク（１０）。
【請求項4】
前記処理装置（１６）は、第１の伝送線（５２）を介して前記少なくとも第１の周辺装置（２２）に直接的に接続される、請求項１に記載のクロック分配ネットワーク（１０）。
【請求項5】
第２の周辺クロック出力（３３）に接続され、前記クロック発生器（１４）の第２のクロック要求入力（４３）に接続された少なくとも第２の周辺装置（２３）をさらに含み、前記第２のクロック要求入力（４３）を介した前記少なくとも第２の周辺装置（２３）は、前記第２の周辺クロック出力（３３）を介して第２の周辺クロック信号を送信するように前記クロック発生器（１４）を作動させるように動作可能である、請求項１に記載のクロック分配ネットワーク（１０）。
【請求項6】
前記処理装置（１６）は、第２の伝送線（５３）を介して前記少なくとも第２の周辺装置（２３）に直接的に接続される、請求項５に記載のクロック分配ネットワーク（１０）。
【請求項7】
前記第１の周辺装置（２２）は第１のローカルクロックツリー（２６）を含み、前記第２の周辺装置（２３）は第２のローカルクロックツリー（２７）を含み、前記第１のローカルクロックツリー（２６）は前記第２のローカルクロックツリー（２７）から独立して動作し、かつ／又は前記第２のローカルクロックツリー（２７）は前記第１のローカルクロックツリー（２６）から独立して動作する、請求項５に記載のクロック分配ネットワーク（１０）。
【請求項8】
前記第１の周辺クロック出力（３２）に接続され、前記第１の周辺装置（２２）に接続された第１の論理回路（３６）をさらに含み、前記第１の論理回路（３６）は、前記クロック発生器（１４）から受信した前記第１の周辺クロック信号を反転させ、反転させた前記第１の周辺クロック信号を前記第１の周辺装置（２２）に送信するように動作可能である、請求項１に記載のクロック分配ネットワーク（１０）。
【請求項9】
前記第１の論理回路（３６）は、前記プロセッサクロック出力（３１）に接続され、前記プロセッサクロック信号が前記クロック発生器（１４）から受信した前記第１の周辺クロック信号より小さい場合に、前記第１の周辺クロック信号を反転させ、反転させた前記第１の周辺クロック信号を前記第１の周辺装置（２２）に送信するように動作可能である、請求項８に記載のクロック分配ネットワーク（１０）。
【請求項10】
前記第１の論理回路（３６）は、第１のマルチプレクサ入力と、第２のマルチプレクサ入力と、選択線と、マルチプレクサ出力とを有するマルチプレクサ（１９）を含み、前記第１のマルチプレクサ入力は前記第１の周辺クロック出力（３２）に接続され、前記第２のマルチプレクサ入力はインバータ（２０）を介して前記第１の周辺クロック出力（３２）に接続され、前記マルチプレクサ出力は前記第１の周辺装置（２２）に接続され、前記選択線は前記プロセッサクロック信号と前記第１の周辺クロック信号とを比較するように動作可能な比較器に接続される、請求項８に記載のクロック分配ネットワーク（１０）。
【請求項11】
前記第２の周辺クロック出力（３３）に接続され、前記第２の周辺装置（２３）に接続された第２の論理回路（３７）をさらに含み、前記第２の論理回路（３７）は、前記クロック発生器（１４）から受信した前記第２の周辺クロック信号を反転させ、反転させた前記第２の周辺クロック信号を前記第２の周辺装置（２３）に送信するように動作可能である、請求項５に記載のクロック分配ネットワーク（１０）。
【請求項12】
クロック分配ネットワーク（１０）におけるクロック信号の分配方法であって、前記クロック分配ネットワーク（１０）は、
・少なくともプロセッサクロック出力（３１）と、第１の周辺クロック出力（３２）と、第１のクロック要求入力（４２）とを有するクロック発生器（１４）と、
・前記クロック発生器（１４）に接続された処理装置（１６）と、
・前記プロセッサクロック出力（３１）に接続され、前記処理装置（１６）によって受信される前記プロセッサクロック信号を、前記クロック発生器（１４）によって生成及び送信される前記プロセッサクロック信号に対して所定の遅延オフセットだけ遅延させるように動作可能な少なくとも遅延セル（１８）と、
・前記第１の周辺クロック出力（３２）に接続され、前記クロック発生器（１４）の第１のクロック要求入力（４２）に接続された少なくとも第１の周辺装置（２２）と
を含み、前記クロック信号の分配方法は、
・プロセッサクロック信号を生成し、前記プロセッサクロック信号を前記処理装置（１６）に送信するステップと、
・前記処理装置（１６）を前記プロセッサクロック信号の立ち上がりエッジで動作させるステップと、
・前記クロック発生器（１４）が前記第１の周辺クロック出力（３２）で反転クロック信号（Ｓ３’）の複数の周期を供給し、前記周辺装置（２２、２３、２４）の１つを駆動又はクロックするステップと、
・前記第１の周辺装置（２２）からの第１のクロック要求信号の受信に応答して、第１の周辺クロック信号を生成しかつ／又は前記第１の周辺クロック出力（３２）を介して前記少なくとも第１の周辺装置（２２）に送信するステップと、
・前記少なくとも第１の周辺装置（２２）を前記第１の周辺クロック信号の立ち下がりエッジで動作させるステップと
を含む方法。
・少なくともプロセッサクロック出力（３１）と、第１の周辺クロック出力（３２）と、第１のクロック要求入力（４２）とを有するクロック発生器（１４）と、
・前記クロック発生器（１４）に接続された処理装置（１６）と、
・前記プロセッサクロック出力（３１）に接続され、前記処理装置（１６）によって受信される前記プロセッサクロック信号を、前記クロック発生器（１４）によって生成及び送信される前記プロセッサクロック信号に対して所定の遅延オフセットだけ遅延させるように動作可能な少なくとも遅延セル（１８）と、
・前記第１の周辺クロック出力（３２）に接続され、前記クロック発生器（１４）の第１のクロック要求入力（４２）に接続された少なくとも第１の周辺装置（２２）と
を含み、前記クロック信号の分配方法は、
・プロセッサクロック信号を生成し、前記プロセッサクロック信号を前記処理装置（１６）に送信するステップと、
・前記処理装置（１６）を前記プロセッサクロック信号の立ち上がりエッジで動作させるステップと、
・前記クロック発生器（１４）が前記第１の周辺クロック出力（３２）で反転クロック信号（Ｓ３’）の複数の周期を供給し、前記周辺装置（２２、２３、２４）の１つを駆動又はクロックするステップと、
・前記第１の周辺装置（２２）からの第１のクロック要求信号の受信に応答して、第１の周辺クロック信号を生成しかつ／又は前記第１の周辺クロック出力（３２）を介して前記少なくとも第１の周辺装置（２２）に送信するステップと、
・前記少なくとも第１の周辺装置（２２）を前記第１の周辺クロック信号の立ち下がりエッジで動作させるステップと
を含む方法。
【請求項13】
前記クロック分配ネットワーク（１０）は、第２の周辺クロック出力（３３）に接続され、前記クロック発生器（１４）の第２のクロック要求入力（４３）に接続された少なくとも第２の周辺装置（２３）を含み、前記第１の周辺装置（２２）は第１のローカルクロックツリー（２６）を含み、前記第２の周辺装置（２３）は第２のローカルクロックツリー（２７）を含み、前記第１及び第２のローカルクロックツリー（２６、２７）は互いに独立して動作する、請求項１２に記載の方法。
【請求項14】
前記処理装置（１６）によって受信される前記プロセッサクロック出力（３１）を、前記クロック発生器（１４）によって生成及び送信する前記プロセッサクロック信号に対して所定の遅延オフセットだけ遅延させるステップをさらに含む、請求項１２に記載の方法。
【請求項15】
前記プロセッサクロック信号が前記クロック発生器（１４）から受信した前記第１の周辺クロック信号より小さい場合に、前記クロック発生器から受信した前記第１の周辺クロック信号を反転させ、反転させた前記第１の周辺クロック信号を前記第１の周辺装置（２２）に送信するステップをさらに含む、請求項１２のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、クロック分配ネットワーク及びクロック分配ネットワークにおけるクロック信号の分配方法に関する。
【背景技術】
【0002】
一般に、デジタル処理システムには、マスタークロック信号を供給するクロック源などの周波数発生装置が設けられる。マスタークロック信号は一般に、デジタル処理システムの周辺装置に異なる周波数でクロック信号を供給するクロック分周器又はクロック発生器に提供される。
【0003】
処理装置と個別又は周辺装置との間でデータを交換するため又はデジタル処理システムの周辺装置間でデータを交換するために、データ交換装置が共通のクロックツリー、例えばグローバルクロックツリー、の一部であることが必要である。グローバルクロックツリーの実装のために、一般に、多くのバッファ及びインバータを設ける必要がある。この場合、このようなグローバルクロックツリー内のすべてのフリップフロップは同時にトグルする必要がある。これは、比較的高い静的及び動的消費電力を意味する。加えて、すべてのロジックが同じクロックツリーの一部であるため、消費電力も比較的高く、このため携帯電子機器のバッテリ寿命の短縮につながる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
したがって、本発明の目的は、特にこのようなクロック分配ネットワークを備えた携帯電子機器において、消費電力を低減しかつバッテリ寿命の延長を可能にする、クロック分配ネットワーク及びデジタル処理システムにおけるクロック信号の分配方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
一態様では、本開示はクロック分配ネットワークに関する。クロック分配ネットワークは、少なくともプロセッサクロック信号と少なくとも第１の周辺クロック信号とを生成するように構成されたクロック発生器を含む。クロック発生器はさらに、少なくともプロセッサクロック出力と、第１の周辺クロック出力と、第１のクロック要求入力とを含む。処理装置は、プロセッサクロック出力に接続され、プロセッサクロック出力を介して受信可能なプロセッサクロック信号の立ち上がりエッジで動作するように構成される。一般に、プロセッサクロック信号は、クロック発生器によって生成され、プロセッサクロック出力を介して処理装置を通して送信される。
【0006】
クロック分配ネットワークはさらに、第１の周辺クロック出力に接続された少なくとも第１の周辺装置を含む。第１の周辺装置はさらに、クロック発生器の第１のクロック要求入力に接続される。少なくとも第１の周辺装置はさらに、第１の周辺クロック出力を介して受信されるか又は受信可能な第１の周辺クロック信号の立ち下がりエッジで動作するように構成される。一般に、第１の周辺装置のクロック入力は、クロック発生器の第１の周辺クロック出力に接続される。
【0007】
クロック分配ネットワークでは、少なくとも第１の周辺装置は、クロック発生器が第１の周辺クロック出力を介して第１の周辺クロック信号を送信するようにクロック発生器を作動させるように動作可能であることがさらに定められる。この要求は一般に、第１のクロック要求入力を介して送信される。したがって、少なくとも第１の周辺装置は、クロック発生器と二重に接続される。第１の周辺装置のクロック入力は、クロック発生器からの第１の周辺クロック信号を受信するためにクロック発生器の第１の周辺クロック出力に接続される。また、第１の周辺装置は、クロック発生器の第１のクロック要求入力に別個に接続される。このようにして、第１の周辺装置は、クロック発生器にクロック発生要求信号を送信するように動作可能であり、それによりクロック発生器に、第１の周辺クロック信号を生成するように及び／又はクロック分配ネットワークの少なくとも第１の周辺装置に第１の周辺クロック出力を介して第１の周辺クロック信号を送信するように促す。
【0008】
少なくとも第１の周辺装置及び処理装置はそれぞれのクロック信号の異なるエッジで動作するため、クロック分配ネットワークがグローバルクロックツリーを確立及び／又は提供する必要がないようにすることができる。むしろ、本クロック分配ネットワークでは、処理装置及び少なくとも第１の周辺装置又は任意の更なる周辺装置は、それらの間のデータ伝送を可能にするために同時にトグルすること及び共通のグローバルクロックツリーに参加することを必要としない。
【0009】
むしろ、要求時に又は要求時にのみ、利用可能な周辺装置のそれぞれに対してデータ転送通信リンクが確立される。このようにして、本クロック分配ネットワークはグローバルクロックツリーの確立を必要としないため、クロック分配ネットワークの静的消費電力及び動的消費電力を大幅に削減することができ、それによりこのようなクロック分配ネットワークを備えた携帯電子機器のバッテリ寿命を延ばすことができる。
【0010】
更なる実施例によれば、クロック発生器は、第１の周辺クロック信号が第１のクロック要求入力を介して少なくとも第１の周辺装置から要求されない限り、このような第１の周辺クロック信号の送信を抑制するように構成される。その限りにおいて、周辺装置に対する特定のクロック信号の送信は、クロック分配ネットワークのそれぞれの周辺装置の要求によってのみ行われ得る。周辺装置、例えば少なくとも第１の周辺装置がクロック発生器のそれぞれのクロック要求入力を介してそれぞれのクロック信号の送信を要求しない場合、このような周辺クロック信号はそれぞれの周辺装置に送信されない。このようにして、それぞれのクロック分配トラフィック及びこのような周辺クロック信号を生成及び／又は送信するためのエネルギー又は電力を効果的に節約することができ、それによってクロック分配ネットワークの静的及び／又は動的エネルギー消費を低減することができる。
【0011】
更なる実施例によれば、処理装置は、第１の伝送線を介して少なくとも第１の周辺装置に直接的に接続される。したがって、処理装置は、それぞれの伝送線を介して別々にクロック分配ネットワークの周辺装置に直接的に接続され得る。別個の伝送線を確立又は提供することにより、処理装置と周辺装置又は複数の周辺装置との間のかなり直接的で変わらない通信が提供される。
【0012】
更なる実施例によれば、クロック分配ネットワークは、クロック発生器の第２の周辺クロック出力に接続され、クロック発生器の第２のクロック要求入力に接続された少なくとも第２の周辺装置を含む。少なくとも第２の周辺装置の第２のクロック要求入力は、第２の周辺クロック出力を介して第２の周辺クロック信号を送信するようにクロック発生器を作動させるように動作可能である。
【0013】
いくつかの実施例では、クロック発生器は多数のクロック出力を含み、それぞれのクロック出力は少なくとも１つの周辺装置に接続される。第１のクロック出力は、第１の周辺装置に接続することができる。第２のクロック出力は、第２の周辺装置に接続することができる。一般に、クロック発生器は、マスタークロック信号から多数の異なるクロック信号を生成又は導出するように動作可能である。したがって、第１の周辺装置に送信される第１の周辺クロック信号は、第２の周辺装置に送信される第２の周辺クロック信号と比較して異なる周波数を含み得る。それぞれの第１及び第２の周辺クロック信号の周波数は、それぞれの周辺装置の実装によって決まる。
【0014】
第１の周辺装置と同様に、第２の周辺装置もクロック発生器の第２のクロック要求入力に接続される。少なくとも第１の周辺装置と同様に、少なくとも第２の周辺装置も、第２の周辺クロック信号を送信するようにクロック発生器を作動させるように動作可能である。それぞれのトリガ信号又はクロック発生要求信号は、第２の周辺装置から第２のクロック要求入力を介してクロック発生器に送信することができる。これに応答して、したがって第２のクロック要求入力を介して少なくとも第２の周辺装置からそれぞれの第２のクロック発生要求信号を受信すると、クロック発生器は、要求された第２の周辺クロック信号を生成しかつ／又は第２のクロック出力を介して少なくとも第２の周辺装置に送信する。
【0015】
クロック分配ネットワークは、第１及び第２の周辺装置のみに限定されるものではない。クロック分配ネットワークにはｎ個の周辺装置を設けることができ、ｎは２より大きい整数である。いくつかの実施例では、処理装置ごとに、クロック分配ネットワーク、ひいてはクロック発生器は、クロック分配ネットワークのそれぞれの周辺装置に接続可能な、複数のｎ個の別個のクロック出力と、対応する数のｎ個のクロック要求入力とを含む。
【0016】
このようにして、クロック分配ネットワークの各周辺装置は、クロック発生器に個別に接続され、それぞれのクロック信号の生成及び／又は送信を要求するように動作可能である。
【0017】
更なる実施例によれば、処理装置は、第２の伝送線を介して少なくとも第２の周辺装置に直接的に接続される。第２の伝送線は、第１の伝送線に関して上述したのと同様の方法で実装することができる。第２の伝送線によって、処理装置は、第２の周辺装置と直接通信しかつ／又はデータを直接交換するように動作可能であり得る。
【0018】
処理装置は、第１及び第２の周辺装置とのみ直接通信するように限定されなくてもよい。クロック分配ネットワークに比較的多数の個別の周辺装置が、例えば複数のｎ個の周辺装置が設けられる場合、処理装置は、周辺装置の１つ１つと個別に、すなわちそれぞれの伝送線を介して、直接通信するように実装及び構成することができる。このようにして、処理装置が利用可能な周辺装置のいずれかと直接通信すること、例えばデータを交換すること、ができることが保証される。
【0019】
更なる実施例によれば、第１の周辺装置は、第１のローカルクロックツリーを含む。第２の周辺装置は、第２のローカルクロックツリーを含む。第１のローカルクロックツリーは、第２のローカルクロックツリーから独立して動作する。加えて又は代わりに、第２のローカルクロックツリーは、第１のローカルクロックツリーから独立して動作する。
【0020】
周辺装置はクロック発生器から受信したそれぞれの周辺クロック信号の立ち下がりエッジで動作することができるため、周辺装置は互いに完全に独立して動作することができる。したがって、周辺装置及び／又はそのデジタルコンポーネントが他の周辺装置又はそのデジタルコンポーネントと同時にトグル又は動作する、グローバルクロックツリーを提供する必要はない。
【0021】
このようにして、クロック分配ネットワークの消費電力を効果的に削減することができる。一般に、周辺装置のローカルクロックツリーはそれぞれの周辺装置のすべてのロジックコンポーネントと接続されたクロックツリーであり、ロジックコンポーネントは所望の論理演算を提供するために共通のローカルクロックツリーで動作する必要がある。
【0022】
第１の周辺装置及び第２の周辺装置が異なるローカルクロックツリーで動作することを可能にすることにより、第１及び第２の周辺装置のクロックをそれぞれ同期させる必要がなくなる。このようにして、第１及び第２の周辺装置のローカルクロックを同期させる手段はもはや必要ない。結果として、第１及び第２の周辺装置のローカルクロックツリーを同期させるために一般に必要とされる、バッファ、インバータ又は同様のコンポーネントなどのそれぞれのハードウェアコンポーネントが実質的に不要になる。これはまた、クロック分配ネットワークのサイズの縮小につながる可能性がある。
【0023】
更なる実施例によれば、クロック分配ネットワークは少なくとも、プロセッサクロック出力に接続され、処理装置によって受信されるプロセッサクロック信号をクロック発生器によって生成及び送信されるプロセッサクロック信号に対して所定の遅延オフセットだけ遅延させるように動作可能である遅延セルを含む。遅延セルによって、クロック発生器の動作は、一定の時間的オフセット及び／又は調整可能な時間的オフセットだけ遅延される。処理装置はプロセッサクロック信号の立ち上がりエッジで動作し、第１及び／又は第２の周辺装置及びあらゆる更なる任意選択の周辺装置はクロック発生器から受信したそれらのそれぞれのクロック信号の立ち下がりエッジで動作するため、グローバルクロックツリーがなくても、処理装置と第１及び／又は第２の周辺装置のそれぞれとの間で特に堅牢な通信及びデータ交換を提供することができる。
【0024】
所定の遅延は一般に、処理装置と利用可能な周辺装置のいずれかのいかなる組み合わせに対しても、クロック発生器によって提供され、処理装置及び／又は周辺装置のいずれかによって受信されるクロック信号のタイミング図にスパイクが生じないように選択される。
【0025】
更なる実施例によれば、第１の周辺クロック出力に接続され、第１の周辺装置に接続された第１の論理回路が設けられる。第１の論理回路は、クロック発生器から受信した第１の周辺クロック信号を反転させ、反転させた第１の周辺クロック信号を第１の周辺装置に送信するように動作可能である。第１の論理回路は、プロセッサクロック出力と処理装置との間に遅延セルがないこのようなクロック分配ネットワークの実施例のみで提供又は実装されてもよい。第１の論理回路及び第１の論理回路によって任意選択で提供される信号反転は、クロック発生器によって生成され、個々の周辺装置又は処理装置によって送信及び／又は受信される多数のクロック信号のタイミング図におけるスパイクを回避又は抑制するために有益であり得る。
【0026】
一般に、第１の論理回路は、第１の周辺クロック信号を一時的にのみ反転するように動作可能である。第１の周辺クロック信号の反転は、プロセッサクロック信号と第１の周辺クロック信号との比較によって制御及び／又は調節され得る。この場合、第１の周辺クロック信号とプロセッサクロック信号との間の所定の関係でのみ、第１の論理回路は実際に第１の周辺クロック信号を反転させる。他の状況又は他の条件では、第１の論理回路は、クロック発生器から受信した第１の周辺クロック信号を少なくとも第１の周辺装置に単に不変に送信するように動作可能であり得る。
【0027】
更なる実施例によれば、第１の論理回路は、プロセッサクロック出力に接続され、さらにプロセッサクロック信号がクロック発生器から受信した第１の周辺クロック信号より小さい場合に、第１の周辺クロック信号を反転させ、反転させた第１の周辺クロック信号を第１の周辺装置に送信するように動作可能である。第１の論理回路のこの動作は、タイミング図又は第１の周辺装置によって受信されるクロック信号におけるスパイクの発生を回避するのに役立ち得る。
【0028】
更なる実施例によれば、第１の論理回路は、第１のマルチプレクサ入力と、第２のマルチプレクサ入力と、選択線と、マルチプレクサ出力とを有するマルチプレクサを含む。第１のマルチプレクサ入力は、第１の周辺クロック出力に接続される。第２のマルチプレクサ入力は、インバータを介して第１の周辺クロック出力に接続される。マルチプレクサ出力は第１の周辺装置に接続され、選択線は比較器に接続される。比較器は、プロセッサクロック信号を第１の周辺クロック信号と比較するように動作可能である。したがって、比較器の第１の入力は一般に、クロック発生器のプロセッサクロック出力に接続され、比較器の第２の入力は、クロック発生器の第１の周辺クロック出力に接続される。
【0029】
比較器によって、それぞれの信号、すなわち周辺クロック信号とプロセッサクロック信号の値を相互に比較することができる。比較に応じて、比較器がマルチプレクサの選択線に接続されているため、第１及び第２のマルチプレクサ入力の一方がマルチプレクサ出力に送信される。マルチプレクサ出力は、第１の周辺装置の入力に接続される。実際には、第１のマルチプレクサ入力はクロック発生器の第１の周辺クロック出力に接続され、マルチプレクサの第２の入力はインバータを介して第１の周辺クロック出力に接続されるため、第１の周辺クロック信号とプロセッサクロック信号を比較することによって、第１の周辺クロック信号又は反転させた周辺クロック信号のいずれかをマルチプレクサを介して少なくとも第１の周辺クロック出力に送信することができる。
【0030】
それぞれの第１の周辺装置に対する第１の周辺クロック出力の任意選択の反転は、少なくとも第１の周辺装置によって送受信されるクロック信号内のあらゆるスパイク又は許容できないピークを回避及び／又は抑制するために効果的に使用することができる。
【0031】
クロック分配ネットワークの更なる実施例によれば、第２の周辺クロック出力に接続され、第２の周辺装置に接続された第２の論理回路が設けられる。第２の論理回路は、クロック発生器から受信した第２の周辺クロック信号を反転させ、反転させた第２の周辺クロック信号を第２の周辺装置に送信するように動作可能である。実質的に、第２の論理回路は、上述した第１の論理回路と同じ又は類似の方法で実装することができる。その限りにおいて、クロック発生器と少なくとも第１の周辺装置との間に実装される第１の論理回路に関連して上述したすべての特徴、効果及び利点は、それぞれ、第２の論理回路及びその第２の周辺クロック出力及び少なくとも第２の周辺装置との相互作用に同様に当てはまり得る。
【0032】
更なる態様では、本開示はまた、クロック分配ネットワークにおけるクロック信号の分配方法に関する。いくつかの実施例では、クロック分配ネットワークにおけるクロック信号の分配方法は、上述のようなクロック分配ネットワークによって実施される。その限りにおいて、クロック分配ネットワークに関連して上述したすべての効果、特徴及び利点は、このようなクロック分配ネットワークにおけるクロック信号の分配方法に同様に当てはまり得る。
【0033】
クロック分配ネットワークの特定の実装に関係なく、クロック分配ネットワークにおけるクロック信号の分配方法は、クロック発生器、処理装置及び少なくとも第１の周辺装置を含むクロック分配ネットワークによって実行することができる。この場合、クロック発生器は、少なくともプロセッサクロック出力と、第１の周辺クロック出力と、第１のクロック要求入力とを含む。処理装置はクロック発生器に接続される。処理装置は一般に、クロック発生器のプロセッサクロック出力に接続される。第１の周辺装置は一般に、クロック発生器の第１の周辺クロック出力に接続され、さらにクロック発生器の第１のクロック要求入力に接続される。クロック信号の分配方法は、プロセッサクロック信号を生成するステップと、プロセッサクロック信号を処理装置に送信するステップとを含む。処理装置は次に、プロセッサクロック信号の立ち上がりエッジで動作する。
【0034】
方法はさらに、第１の周辺装置からの第１のクロック要求信号の受信に応答して、第１の周辺クロック信号を生成しかつ／又は第１の周辺クロック出力を介して少なくとも第１の周辺装置に送信するステップを含む。この場合、第１の周辺クロック信号の生成及び／又は送信は一般に、少なくとも第１の周辺装置によって引き起こされる。そうでない場合、第１の周辺クロック信号の生成及び／又は送信は、例えばデフォルトでは抑制され得る。このように、クロック分配ネットワークのエネルギー及び／又は消費電力を効果的に低減することができる。クロック信号の分配はさらに、周辺クロック信号の立ち下がりエッジで少なくとも第１の周辺装置を動作させるステップを含む。
【0035】
上記の特徴とクロック信号の分配方法とを組み合わせることにより、グローバルクロックツリーを取り除くことができる。むしろ、クロック分配ネットワーク及びクロック分配ネットワークにおけるクロック信号の分配方法は複数のローカルクロックツリーで動作することができ、各ローカルクロックツリーはそれぞれの周辺装置及び／又はクロック発生器のためにローカルに実装及び／又は使用される。この場合、相互に永続的に同期している多数の周辺装置を相互接続するグローバルクロックツリーを確立する必要はもはやない。
【0036】
更なる実施例によれば、クロック分配ネットワークは、第２の周辺クロック出力に接続され、クロック発生器の第２のクロック要求入力に接続された少なくとも第２の周辺装置を含む。第１の周辺装置は第１のローカルクロックツリーを含み、第２の周辺装置は第２のローカルクロックツリーを含む。第１及び第２のローカルクロックツリーは、互いに独立して動作する。したがって、第１のローカルクロックツリーは、第２のローカルクロックツリーから独立して動作することができる。その逆も同様である。
【0037】
第１及び第２のローカルクロックツリーを同期させる要件を放棄することにより、そのような同期を提供するそれぞれのハードウェアコンポーネントは事実上不要となる。その結果、個々の周辺装置のローカルクロックツリーを相互に同期させるために通常必要とされるバッファ又はインバータのような、そのような補足的なハードウェアコンポーネントのための構築スペースを節約することができる。
【0038】
更なる実施例によれば、クロック信号の分配方法は、処理入力によって受信されるプロセッサクロック出力を、クロック発生器によって生成及び送信されるプロセッサクロック信号に対して所定の遅延オフセットだけ遅延させるステップをさらに含む。プロセッサが立ち上がりエッジで動作し、第１及び／又は第２の周辺装置又はあらゆる更なる周辺装置がそれぞれのクロック信号の立ち下がりエッジで動作するため、このような遅延は有益であり、特に有用である。処理装置の時間遅延動作、及びそれぞれの第１及び／又は第２の周辺クロック信号の生成及び／又は受信を要求するように動作可能である第１及び／又は第２の周辺装置により、処理装置と周辺装置との間のデータ交換はかなりロバストでありかつロバストなままである。
【0039】
更なる実施例によれば、方法は、プロセッサクロック信号がクロック発生器から受信した第１の周辺クロック信号より小さい場合に、クロック発生器から受信した第１の周辺クロック信号を反転させ、反転させた第１の周辺クロック信号を第１の周辺装置に送信するステップを含む。このようにして、第１又は第２の周辺クロック信号のいずれか又はプロセッサクロック信号における許容できないスパイクの発生を効果的に回避することができる。
【0040】
一般に、上述したクロック分配ネットワーク及びクロック分配ネットワークにおけるクロック信号の分配方法は、複数の異なるクロック信号、すなわちそれぞれが所定の異なる周波数で発振する複数のクロック信号を同時に供給するクロック発生器に適用可能である。
【図面の簡単な説明】
【0041】
以下では、クロック分配ネットワークの多数の実施例を、図面を参照してより詳細に説明する。
【図1】本発明によるクロック分配ネットワークの一例を模式的に示す。
【図2】クロック分配ネットワークの更なる実施例を示す。
【図3】クロック分配ネットワークを動作させる第１の実施例のタイミング図を示す。
【図4】クロック分配ネットワークの更なるタイミング図を示す。
【図5】更なるタイミング図を示す。
【図6】更なるタイミング図を示す。
【図7】更なるタイミング図を示す。
【図8】更なるタイミング図を示す。
【図9】更なるタイミング図を示す。
【図10】クロック分配ネットワークの別のタイミング図を示す。
【図11】クロック分配ネットワークにおけるクロック信号の分配方法のフローチャートを示す。
【発明を実施するための形態】
【0042】
図１にクロック分配ネットワーク１０の第１の実施例を示す。クロック分配ネットワーク１０は、マスタークロック信号を供給するクロック源１２を含む。クロック源１２は、クロック発生器１４に接続される。クロック発生器１４は、クロック源１２から得られた信号から多数の個々のクロック信号を導出及び／又は生成する。一般に、クロック発生器１４は、マスタークロック信号の高調波を生成するように動作可能であり、これらの個々のクロック信号を、例えば第１の周辺クロック出力３２で第１の周辺クロック信号Ｃｌｋ＿ｐｅｒｉｐｈ＿１として、第２の周辺クロック出力３３で第２の周辺クロック信号Ｃｌｋ＿ｐｅｒｉｐｈ＿２として、及び／又は更なる又はｎ番目の周辺クロック出力３４で更なる周辺クロック信号Ｃｌｋ＿ｐｅｒｉｐｈ＿ｎとして供給するように動作可能であり、ｎは２より大きい整数である。
【0043】
クロック分配ネットワーク１０はさらに、処理装置１６と多数の周辺装置２２、２３、２４とを含む。周辺装置２２は、第１の周辺装置とすることができる。周辺装置２３は、第２の周辺装置を表すことができる。周辺装置２４は、任意の更なる周辺装置、例えばｎ番目の周辺装置を表すことができ、ｎは２より大きい整数である。
【0044】
図１に示すように、各周辺装置２２、２３、２４は、個別の伝送線５２、５３、５４を介して処理装置１６と個別に接続される。したがって、第１の周辺装置２２は、第１の伝送線５２によって処理装置１６と直接通信することができる。第２の周辺装置２３は第２の伝送線５３を介して処理装置１６と通信することができ、更なる周辺装置２４は更なる伝送線５４を介して処理装置１６と通信することができる。
【0045】
図１にさらに示すように、クロック発生器１４は、処理装置１６と接続されたプロセッサクロック出力３１を含む。プロセッサクロック出力３１を介して、処理装置１６は、クロック発生器１４によって生成及び／又は分配されたクロック信号ＣＰＵ＿ｃｌｋを供給することができる。クロック発生器１４はさらに、第１の周辺クロック出力３２、第２の周辺クロック出力３３及び更なる周辺クロック出力３４を含む。
【0046】
第１の周辺クロック出力３２は第１の周辺装置２２に接続される。第２の周辺クロック出力３３は第２の周辺装置２３に接続され、更なる周辺クロック出力３４は更なる周辺装置２４に接続される。この場合、第１の周辺装置２２は、第１の周辺クロック出力を介して又は第１の周辺クロック出力から第１の周辺クロック信号Ｃｌｋ＿ｐｅｒｉｐｈ＿１を受信することができ、第２の周辺装置２３は、第２の周辺クロック出力３３から及び／又は第２の周辺クロック出力を介して異なる第２のクロック信号Ｃｌｋ＿ｐｅｒｉｐｈ＿２を受信するように動作可能である。
【0047】
周辺装置２２、２３、２４はさらに、クロック発生器１４の多数のクロック要求入力４２、４３、４４に接続される。図１に示すように、第１の周辺装置２２は、第１のクロック要求入力４２を介してクロック発生器１４に接続される。クロック発生器１４はさらに、第２の周辺装置２３に接続された第２のクロック要求入力４３を含む。クロック発生器１４の更なるクロック要求入力４４は、更なる周辺装置２４に接続される。
【0048】
第１の周辺装置２２は、第１の周辺クロック要求信号Ｒｅｑ＿ｃｌｋ＿ｐｅｒｉｆ＿１を生成しかつ／又は第１のクロック要求入力４２を介してクロック発生器１４に送信するように動作可能である。第２の周辺装置２３は、第２の周辺クロック要求信号Ｒｅｑ＿ｃｌｋ＿ｐｅｒｉｆ＿２を生成しかつ／又は第２のクロック要求入力４３を介してクロック発生器１４に送信するように動作可能であり、更なる周辺装置２４は、更なる周辺クロック要求信号Ｒｅｑ＿ｃｌｋ＿ｐｅｒｉｆ＿ｎを生成しかつ／又は更なるクロック要求入力４４を介してクロック発生器１４に送信するように動作可能である。
【0049】
図１にさらに示すように、処理装置１６のクロック入力は、プロセッサクロック出力３１と処理装置１６との間に配置された遅延セル１８の出力と接続される。このようにして、プロセッサクロック出力３１を介してクロック発生器によって供給及び分配されるプロセッサクロック信号は、処理装置１６で遅延して受信される。
【0050】
図１に示されるクロック分配ネットワーク１０の動作はさらに、図３、５、７及び９によるタイミング図によって示される。図３のタイミング図に示すように、クロック発生器１４は、多数のクロック信号、例えば、図３の上部に示される上の５つの図に示されるように、１ＭＨｚ、２ＭＨｚ、４ＭＨｚ、８ＭＨｚ及び１６ＭＨｚのクロック信号ＣＬＫを生成するように動作可能である。
【0051】
図３の実施例では、処理装置１６は、プロセッサクロック出力３１で信号Ｓ１として供給される８ＭＨｚのクロック信号によって駆動される。この信号は所定の遅延を受けるため、遅延セル１８の出力でさらに遅延された入力信号Ｓ２が生成され、この信号Ｃｌｋ＿ＣＰＵ＿８＿ＭＨｚはその後プロセッサ１６に供給される。
【0052】
第１の周辺装置２２は１ＭＨｚのクロック周波数として動作し、このクロック信号Ｃｌｋ＿１＿ＭＨｚは、図３の図の信号Ｓ３として繰り返し再生される。遅延されたプロセッサクロック信号Ｓ２の立ち上がりエッジで動作する処理装置２２は、時刻ｔ１において第１の周辺装置２２とのデータ交換動作を引き起こす。ｔ１において、処理装置１６は、開始周辺信号Ｓｔａｒｔ＿ｐｅｒｉｆを生成し、第１の伝送線５２を介して第１の周辺装置２２に送信する。
【0053】
第１の周辺装置２２は、これに応答して第１の周辺クロック要求信号Ｒｅｑ＿Ｃｌｏｃｋ＿Ｐｅｒｉｆ Ｓ５を生成し、この信号Ｓ５を第１のクロック要求入力４２に送信する。また時刻ｔ１において、第１の周辺装置２２からの周辺クロック要求信号Ｓ５の受信に応答して、クロック発生器１４は、時刻ｔ１においてそれぞれの第１の周辺クロック信号Ｃｌｋ＿Ｐｅｒｉｆ＿１ＭＨｚ Ｓ６の送信又はゲートを開始する。図３に示すように、時点ｔ１は、周辺装置２２によって使用される１ＭＨｚクロック信号Ｓ６の立ち下がりエッジに先行する。時刻ｔ２から始まり、したがって１ＭＨｚクロック信号の立ち下がりエッジの後、第１の周辺装置２２はクロック信号Ｓ６の全周期を受信し、クロック信号Ｓ６はその後内部クロック信号Ｓ３から周辺装置２２にゲートされる。
【0054】
図５の更なる実施例では、処理装置１６と周辺装置２２、２３、２４の１つが共通の周波数で動作し、したがって、処理装置１６と例えば第１の周辺装置２２の両方が８ＭＨｚのクロック周波数で動作する。
【0055】
図３と図５のタイミング図とに関連して前述したように、クロック発生器１４はプロセッサクロック信号Ｓ１を供給し、プロセッサクロック信号Ｓ１は遅延セル１８によって遅延され、遅延プロセッサクロック信号Ｓ２として処理装置１６のクロック入力で供給される。信号Ｓ３は、第１の周辺クロック出力３２で供給される。この場合も、図３に関連して前述したように、ｔ１において、処理装置１６は開始周辺信号Ｓｔａｒｔ＿Ｐｅｒｉｆ Ｓ４を送信し、これを伝送線５２によって第１の周辺装置２２に送信する。
【0056】
これに応答して、第１の周辺装置２２はそれぞれの周辺クロック要求信号Ｓ５を生成し、第１のクロック要求入力４２に送信し、それにより信号Ｓ６として第１の周辺クロック出力３２を介して第１の周辺クロック信号のゲーティング又は伝送を開始する。この場合、時刻ｔ１が信号Ｓ３の立ち上がりエッジに比べて遅延するため、任意の時刻ｔ１又はｔ２のスパイクの発生を効果的に回避することができる。ｔ２における第１の周辺クロック信号の送信の開始は、信号Ｓ４又はＳ５の立ち上がりエッジに比べて遅延する。
【0057】
図７に示す図１のクロック分配ネットワークの更なる実施例では、処理装置１６は再び８ＭＨｚの遅延クロック信号Ｃｌｋ＿ＣＰＵ＿８＿ＭＨｚ Ｓ２で動作し、一方、それぞれの周辺装置２２は１６ＭＨｚの周辺クロック信号Ｃｌｋ＿Ｐｅｒｉｆ＿１６＿ＭＨｚ Ｓ６で動作している。
【0058】
この場合も、図７のタイミング図に示すように、処理装置１６を駆動するクロック信号Ｓ２は、クロック発生器１４のプロセッサ出力３１で供給される元の８ＭＨｚクロック信号Ｓ１と比較して遅延される。信号Ｓ３は単に、クロック発生器１４によって生成又は供給され、それぞれの周辺装置２２にゲートされなければならない内部１６ＭＨｚクロック信号を反映する。
【0059】
この場合も、処理装置１６が周辺装置２２と通信を開始すると、開始周辺信号Ｓ４が生成され、開始周辺信号Ｓ４は伝送線５２を介してそれぞれの周辺装置２２に直接送信される。これに応答して、周辺装置２２は周辺クロック要求信号Ｓ５を生成する。信号Ｓ２の時間遅延により、信号Ｓ４及びＳ５の生成も同様に遅延され、第１の周辺クロック出力３２のみが時刻ｔ２でアクティブになる。クロック発生器１４からそれぞれの周辺装置２２への１６ＭＨｚ内部クロック信号Ｓ３のゲーティング又は送信は、第１の周辺クロック信号Ｓ６の複数の周期、好ましくは１６周期の間アクティブになる。
【0060】
図９の更なるタイミング図では、処理装置は１ＭＨｚの周波数で動作し、一方、周辺装置２２は８ＭＨｚのクロック周波数で動作している。この場合も、図３、５又は７に関連して上述したのと同じように、プロセッサクロック出力３１で供給されるプロセッサクロック信号Ｓ１は、所定のオフセットだけ時間遅延され、時間遅延プロセッサクロック信号Ｓ２として処理装置１６に供給される。
【0061】
時間遅延プロセッサクロック信号Ｓ２の立ち上がりエッジと同時に、開始周辺信号Ｓｔａｒｔ＿Ｐｅｒｉｆ Ｓ４と周辺クロック要求信号Ｒｅｑ＿Ｃｌｏｃｋ＿Ｐｅｒｉｆ Ｓ５が生成される。時刻ｔ２に信号Ｓ５を受信することにより、クロック発生器１４は、信号Ｓ３を第１の周辺クロック信号Ｃｌｋ＿Ｐｅｒｉｆ＿８＿ＭＨｚ Ｓ６として第１の周辺クロック出力３２にゲートし、それぞれの内部生成クロック信号Ｓ６を第１の周辺装置２２に送信する。
【0062】
図２に示すクロック分配ネットワーク１０の更なる実施例では、処理装置１６は、間に遅延セル１８を介さずにクロック発生器１４に直接的に接続される。むしろ、図２の実施例では、遅延セル１８の代わりに、周辺装置２２、２３、２４と関連する周辺クロック出力３２、３３、３４との間に個別の論理回路３６、３７、３８が設けられる。したがって、第１の周辺装置２２は、第１の論理回路３６を介して第１の周辺クロック出力３２に接続される。第２の周辺装置２３は、第２の論理回路３７を介して第２の周辺クロック出力３３に接続される。更なる周辺装置２４は、第３の論理回路３８を介してクロック発生器１４の更なる周辺クロック出力３４に接続される。
【0063】
各論理回路３６、３７、３８は、対応する第１、第２の又は更なる周辺クロック出力３２、３３、３４に直接的に接続された第１のマルチプレクサ入力を有するマルチプレクサ１９を含む。マルチプレクサ１９にはさらに、インバータ２２を介して対応する周辺クロック出力３２、３３、３４と接続された第２のマルチプレクサ入力が設けられる。
【0064】
多数の論理回路３６、３７、３８の各マルチプレクサ１９にはさらに、選択線が設けられる。選択線は、比較器（図示せず）と接続されかつ／又は比較器（図示せず）によって駆動される。一般に、比較器は、例えばプロセッサクロック出力３１で供給されるプロセッサクロック信号を、それぞれの第１、第２の又は更なる周辺クロック出力３２、３３、３４で供給されるそれぞれの周辺クロック信号と比較するように動作可能である。
【0065】
論理回路３６、３７、３８は、プロセッサクロック信号の値がそれぞれ対応する第１、第２又は第３の周辺クロック信号の値よりも大きい場合に、対応する周辺クロック信号を対応する周辺装置２２、２３、２４に直接かつ不変に送信するように動作可能である。他の状況では、すなわちプロセッサクロック信号が第１、第２又は第３の周辺クロック信号よりも小さい場合、マルチプレクサ１９は、インバータ２０によって提供される反転信号に切り替える。実際、このような状況では、それぞれの周辺装置２２、２３、２４には反転させた周辺クロック信号が供給される。
【0066】
【0067】
図４のタイミング図では、処理装置１６は８ＭＨｚのクロック周波数で動作し、第１の周辺装置２２は１ＭＨｚのクロック周波数で動作する。この場合、処理装置１６のクロック入力はプロセッサクロック出力３１に直接的に接続されているため、クロック信号Ｓ１及びＳ２は実質的に同一である。信号Ｓ３は、クロック発生器１４によって供給される内部生成１ＭＨｚクロック信号Ｃｌｋ＿１＿ＭＨｚの再生に過ぎない。
【0068】
時刻ｔ１において、処理装置１６は、伝送線５２を介して開始周辺信号Ｓｔａｒｔ＿Ｐｅｒｉｆ Ｓ４を第１の周辺装置２２に送信する。信号Ｓ４の受信に応答して、第１の周辺装置２２は、それぞれの周辺クロック要求信号Ｓ５を生成し、第１の周辺クロック入力４２を介してこの信号をクロック発生器１４に送信する。信号Ｒｅｑ＿Ｃｌｏｃｋ＿Ｐｅｒｉｆ Ｓ５の受信に応答して、クロック発生器１４は動作を開始し、第１の周辺クロック出力３２を介して信号Ｓ３を周辺クロック信号Ｃｌｋ＿Ｐｅｒｉｆ＿１＿ＭＨｚ Ｓ６として第１の周辺装置２２にゲートする。時刻ｔ２において、第１の周辺装置２２は第１の周辺クロック信号Ｓ６の全周期を受信する。
【0069】
同様の状況及び挙動を図６のタイミング図に示す。この場合、図５に関連して既に説明したように、第１の周辺装置２２と処理装置１６の両方が、８ＭＨｚの共通クロック周波数で動作する。開始周辺信号Ｓ４及び要求クロック周辺信号Ｓ５が時刻ｔ１に生成され、これにより時点ｔ２から始まる第１の周辺クロック信号Ｓ６の周期が生成及び送信される。
【0070】
図４及び図６の両実施例で、時刻ｔ１において、プロセッサクロック信号Ｓ２は、周辺装置２２向けのクロック信号Ｓ３よりも大きいか等しい。したがって、信号Ｓ３は、論理回路３６、３７又は３８によって反転されるのではなく、むしろ変更されずにそれぞれの周辺装置へのゲートとなる。
【0071】
図８に示すタイミング図では、状況が変わる。この場合、処理装置１６は８ＭＨｚのクロック周波数で駆動され、処理装置１６にはクロック信号Ｓ２が供給される。第１の周辺装置２２は、１６ＭＨｚの周辺クロック周波数で駆動される。この場合、時刻ｔ１において、プロセッサクロック信号Ｓ２の論理値は、専用周辺クロック信号Ｓ３の論理値よりも大きい。ｔ１において、プロセッサクロック信号Ｓ２の立ち上がりエッジは、第１の周辺クロック信号Ｓ３の立ち下がりエッジと一致する。この場合、第１の論理回路３６は、第１の周辺クロック信号Ｓ３を反転させるように動作可能であり、反転させた第１の周辺クロック信号Ｓ３’を生成する。
【0072】
この反転させた第１の周辺クロック信号Ｓ３’は次に第１の周辺装置２２に送信され、前述したようにそれぞれの信号Ｓ４及びＳ５を生成することにより時刻ｔ１において周辺クロック信号生成の要求を開始する。時刻ｔ２から開始して、クロック発生器１４は、第１の周辺クロック出力３２で、反転させたクロック信号Ｓ３’の複数の周期を供給し、周辺装置２２、２３、２４のうちの１つを駆動又はクロックする。好ましくは、時刻ｔ２から開始して、クロック発生器１４は、反転させたクロック信号Ｓ３’の１６期間を供給する。
【0073】
図１０の更なるタイミング図では、図８に関連して上述したのと同様の反転がより詳細に説明されている。この場合、図９のタイミング図に関して前述したように、処理装置１６は１ＭＨｚのクロック周波数で駆動され、一方、周辺装置２２は８ＭＨｚのクロック周波数で駆動される。
【0074】
またこの場合、時刻ｔ１において、プロセッサクロック信号Ｓ１又はＳ２は周辺クロック信号Ｓ３よりも大きい。結果として、論理回路３６は、それぞれの周辺装置２２、２３、２４をクロック又は駆動するために、周辺クロック信号Ｓ３を反転周辺クロック信号Ｓ３’へと反転させる。時刻ｔ２において、信号Ｓ４及びＳ５の生成及び送信によって誘発され、それぞれの周辺装置２２、２３、２４は、反転させた第１の周辺クロック信号Ｓ３’を取得して受信し、この信号は周辺クロック信号Ｓ６として専用の周辺装置２２、２３、２４にゲートスルーされる。
【0075】
上述の図３～１０のタイミング図は、限られた数の周辺装置２２、２３、２４の例示にすぎない。ほとんどのタイミング図は、第１の周辺装置２２に関して又は第１の周辺装置２２を参照して説明されている。しかしながら、第２の周辺装置２３及び更なる周辺装置２４などの他の周辺装置は、上述のように異なるクロック信号で同時に駆動することができる。
【0076】
例えば、第１の周辺装置２２は１ＭＨｚのクロック信号で駆動することができる。第２の周辺装置２３は４ＭＨｚのクロック信号で駆動することができ、第２の周辺装置２４は１６ＭＨｚのクロック信号で駆動することができる。
【0077】
また、周辺装置２２、２３、２４の１つ１つは、ローカルクロックツリーで動作することができ、又はローカルクロックツリー２６、２７、２８を含むことができ、詳細には、周辺装置２２には第１のローカルクロックツリー２６を設けることができる。第２の周辺装置２３には第２のローカルクロックツリー２７を設けることができ、更なる周辺装置２４には更なるクロックツリー２８を設けることができる。個々のクロックツリー２６、２７、２８は、互いに独立して動作することができ、相互に同期されたり、グローバルクロックツリーにロックされたりする必要はない。
【0078】
図１１によるフローチャートには、上記のようなクロック分配ネットワーク１０におけるクロック信号の分配方法が模式的に示されている。この場合、ステップ１００において、プロセッサクロック信号が生成され、プロセッサクロック信号が処理装置１６に送信される。ステップ１０２において、処理装置１６がプロセッサクロック信号の立ち上がりエッジで動作する。ステップ１０４において、第１の周辺クロック信号が生成されかつ／又は上述の第１、第２の又は更なる周辺装置２２、２３、２４のうちの少なくとも１つに送信され、続くステップ１０６において、それぞれの周辺装置２２、２３又は２４がそれぞれの周辺クロック信号の立ち下がりエッジで駆動又は動作される。
【符号の説明】
【0079】
１０ クロック分配ネットワーク
１２ クロック源
１４ クロック発生器
１６ 処理装置
１８ 遅延セル
１９ マルチプレクサ
２０ インバータ
２２ 周辺装置
２３ 周辺装置
２４ 周辺装置
２６ クロックツリー
２７ クロックツリー
２８ クロックツリー
３１ クロック出力
３２ クロック出力
３３ クロック出力
３４ クロック出力
３６ 論理回路
３７ 論理回路
３８ 論理回路
４２ クロック要求入力
４３ クロック要求入力
４４ クロック要求入力
５２ 伝送線
５３ 伝送線
５４ 伝送線
１２ クロック源
１４ クロック発生器
１６ 処理装置
１８ 遅延セル
１９ マルチプレクサ
２０ インバータ
２２ 周辺装置
２３ 周辺装置
２４ 周辺装置
２６ クロックツリー
２７ クロックツリー
２８ クロックツリー
３１ クロック出力
３２ クロック出力
３３ クロック出力
３４ クロック出力
３６ 論理回路
３７ 論理回路
３８ 論理回路
４２ クロック要求入力
４３ クロック要求入力
４４ クロック要求入力
５２ 伝送線
５３ 伝送線
５４ 伝送線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【手続補正書】
【提出日】2023-11-30
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
クロック分配ネットワーク（１０）であって、
・プロセッサクロック信号と第１の周辺クロック信号とを生成するように構成されたクロック発生器（１４）であって、プロセッサクロック出力（３１）と、第１の周辺クロック出力（３２）と、第１のクロック要求入力（４２）とをさらに含むクロック発生器（１４）と、
・前記プロセッサクロック出力（３１）に接続され、前記プロセッサクロック出力（３１）を介して受信可能な前記プロセッサクロック信号の立ち上がりエッジで動作するように構成された処理装置（１６）と、
・前記プロセッサクロック出力（３１）に接続され、前記処理装置（１６）によって受信される前記プロセッサクロック信号を前記クロック発生器（１４）によって生成及び送信される前記プロセッサクロック信号及び周辺クロック信号に対して所定の遅延オフセットだけ遅延させるように動作可能な遅延セル（１８）と、
・前記第１の周辺クロック出力（３２）に接続され、前記クロック発生器（１４）の第１のクロック要求入力（４２）に接続された第１の周辺装置（２２）であって、前記第１の周辺クロック出力（３２）を介して受信される前記第１の周辺クロック信号の立ち下がりエッジで動作するように構成された第１の周辺装置（２２）と
を含み、
・前記第１のクロック要求入力（４２）を介した前記第１の周辺装置（２２）は、前記第１の周辺クロック出力（３２）を介して前記第１の周辺クロック信号を送信するように前記クロック発生器（１４）を作動させるように動作可能である、クロック分配ネットワーク（１０）。
・プロセッサクロック信号と第１の周辺クロック信号とを生成するように構成されたクロック発生器（１４）であって、プロセッサクロック出力（３１）と、第１の周辺クロック出力（３２）と、第１のクロック要求入力（４２）とをさらに含むクロック発生器（１４）と、
・前記プロセッサクロック出力（３１）に接続され、前記プロセッサクロック出力（３１）を介して受信可能な前記プロセッサクロック信号の立ち上がりエッジで動作するように構成された処理装置（１６）と、
・前記プロセッサクロック出力（３１）に接続され、前記処理装置（１６）によって受信される前記プロセッサクロック信号を前記クロック発生器（１４）によって生成及び送信される前記プロセッサクロック信号及び周辺クロック信号に対して所定の遅延オフセットだけ遅延させるように動作可能な遅延セル（１８）と、
・前記第１の周辺クロック出力（３２）に接続され、前記クロック発生器（１４）の第１のクロック要求入力（４２）に接続された第１の周辺装置（２２）であって、前記第１の周辺クロック出力（３２）を介して受信される前記第１の周辺クロック信号の立ち下がりエッジで動作するように構成された第１の周辺装置（２２）と
を含み、
・前記第１のクロック要求入力（４２）を介した前記第１の周辺装置（２２）は、前記第１の周辺クロック出力（３２）を介して前記第１の周辺クロック信号を送信するように前記クロック発生器（１４）を作動させるように動作可能である、クロック分配ネットワーク（１０）。
【請求項2】
前記処理装置（１６）によって受信される前記プロセッサクロック出力（３１）を前記クロック発生器（１４）によって生成及び送信される前記プロセッサクロック信号に対して所定の遅延オフセットだけ遅延させる手段をさらに含む、請求項１に記載のクロック分配ネットワーク（１０）。
【請求項3】
前記クロック発生器（１４）は、前記第１のクロック要求入力（４２）を介して前記第１の周辺装置（２２）から要求されない限り、前記第１の周辺クロック信号の送信を抑制するように構成される、請求項１に記載のクロック分配ネットワーク（１０）。
【請求項4】
前記処理装置（１６）は、第１の伝送線（５２）を介して前記第１の周辺装置（２２）に直接的に接続される、請求項１に記載のクロック分配ネットワーク（１０）。
【請求項5】
第２の周辺クロック出力（３３）に接続され、前記クロック発生器（１４）の第２のクロック要求入力（４３）に接続された第２の周辺装置（２３）をさらに含み、前記第２のクロック要求入力（４３）を介した前記第２の周辺装置（２３）は、前記第２の周辺クロック出力（３３）を介して第２の周辺クロック信号を送信するように前記クロック発生器（１４）を作動させるように動作可能である、請求項１に記載のクロック分配ネットワーク（１０）。
【請求項6】
前記処理装置（１６）は、第２の伝送線（５３）を介して前記第２の周辺装置（２３）に直接的に接続される、請求項５に記載のクロック分配ネットワーク（１０）。
【請求項7】
前記第１の周辺装置（２２）は第１のローカルクロックツリー（２６）を含み、前記第２の周辺装置（２３）は第２のローカルクロックツリー（２７）を含み、前記第１のローカルクロックツリー（２６）は前記第２のローカルクロックツリー（２７）から独立して動作し、かつ／又は前記第２のローカルクロックツリー（２７）は前記第１のローカルクロックツリー（２６）から独立して動作する、請求項５に記載のクロック分配ネットワーク（１０）。
【請求項8】
前記第１の周辺クロック出力（３２）に接続され、前記第１の周辺装置（２２）に接続された第１の論理回路（３６）をさらに含み、前記第１の論理回路（３６）は、前記クロック発生器（１４）から受信した前記第１の周辺クロック信号を反転させ、反転させた前記第１の周辺クロック信号を前記第１の周辺装置（２２）に送信するように動作可能である、請求項１に記載のクロック分配ネットワーク（１０）。
【請求項9】
前記第１の論理回路（３６）は、前記プロセッサクロック出力（３１）に接続され、前記プロセッサクロック信号が前記クロック発生器（１４）から受信した前記第１の周辺クロック信号より小さい場合に、前記第１の周辺クロック信号を反転させ、反転させた前記第１の周辺クロック信号を前記第１の周辺装置（２２）に送信するように動作可能である、請求項８に記載のクロック分配ネットワーク（１０）。
【請求項10】
前記第１の論理回路（３６）は、第１のマルチプレクサ入力と、第２のマルチプレクサ入力と、選択線と、マルチプレクサ出力とを有するマルチプレクサ（１９）を含み、前記第１のマルチプレクサ入力は前記第１の周辺クロック出力（３２）に接続され、前記第２のマルチプレクサ入力はインバータ（２０）を介して前記第１の周辺クロック出力（３２）に接続され、前記マルチプレクサ出力は前記第１の周辺装置（２２）に接続され、前記選択線は前記プロセッサクロック信号と前記第１の周辺クロック信号とを比較するように動作可能な比較器に接続される、請求項８に記載のクロック分配ネットワーク（１０）。
【請求項11】
前記第２の周辺クロック出力（３３）に接続され、前記第２の周辺装置（２３）に接続された第２の論理回路（３７）をさらに含み、前記第２の論理回路（３７）は、前記クロック発生器（１４）から受信した前記第２の周辺クロック信号を反転させ、反転させた前記第２の周辺クロック信号を前記第２の周辺装置（２３）に送信するように動作可能である、請求項５に記載のクロック分配ネットワーク（１０）。
【請求項12】
クロック分配ネットワーク（１０）におけるクロック信号の分配方法であって、前記クロック分配ネットワーク（１０）は、
・プロセッサクロック信号を生成するように構成され、プロセッサクロック出力（３１）と、第１の周辺クロック出力（３２）と、第１のクロック要求入力（４２）とを含むクロック発生器（１４）と、
・前記クロック発生器（１４）に接続された処理装置（１６）と、
・前記プロセッサクロック出力（３１）に接続され、前記処理装置（１６）によって受信される前記プロセッサクロック信号を、前記クロック発生器（１４）によって生成及び送信される前記プロセッサクロック信号に対して所定の遅延オフセットだけ遅延させるように動作可能な遅延セル（１８）と、
・前記第１の周辺クロック出力（３２）に接続され、前記クロック発生器（１４）の第１のクロック要求入力（４２）に接続された第１の周辺装置（２２）と
を含み、前記クロック信号の分配方法は、
・プロセッサクロック信号を生成し、前記プロセッサクロック信号を前記処理装置（１６）に送信するステップと、
・前記処理装置（１６）を前記プロセッサクロック信号の立ち上がりエッジで動作させるステップと、
・前記クロック発生器（１４）が前記第１の周辺クロック出力（３２）で反転クロック信号（Ｓ３’）の複数の周期を供給し、前記周辺装置（２２、２３、２４）の１つを駆動又はクロックするステップと、
・前記第１の周辺装置（２２）からの第１のクロック要求信号の受信に応答して、第１の周辺クロック信号を生成しかつ／又は前記第１の周辺クロック出力（３２）を介して前記第１の周辺装置（２２）に送信するステップと、
・前記第１の周辺装置（２２）を前記第１の周辺クロック信号の立ち下がりエッジで動作させるステップと
を含む方法。
・プロセッサクロック信号を生成するように構成され、プロセッサクロック出力（３１）と、第１の周辺クロック出力（３２）と、第１のクロック要求入力（４２）とを含むクロック発生器（１４）と、
・前記クロック発生器（１４）に接続された処理装置（１６）と、
・前記プロセッサクロック出力（３１）に接続され、前記処理装置（１６）によって受信される前記プロセッサクロック信号を、前記クロック発生器（１４）によって生成及び送信される前記プロセッサクロック信号に対して所定の遅延オフセットだけ遅延させるように動作可能な遅延セル（１８）と、
・前記第１の周辺クロック出力（３２）に接続され、前記クロック発生器（１４）の第１のクロック要求入力（４２）に接続された第１の周辺装置（２２）と
を含み、前記クロック信号の分配方法は、
・プロセッサクロック信号を生成し、前記プロセッサクロック信号を前記処理装置（１６）に送信するステップと、
・前記処理装置（１６）を前記プロセッサクロック信号の立ち上がりエッジで動作させるステップと、
・前記クロック発生器（１４）が前記第１の周辺クロック出力（３２）で反転クロック信号（Ｓ３’）の複数の周期を供給し、前記周辺装置（２２、２３、２４）の１つを駆動又はクロックするステップと、
・前記第１の周辺装置（２２）からの第１のクロック要求信号の受信に応答して、第１の周辺クロック信号を生成しかつ／又は前記第１の周辺クロック出力（３２）を介して前記第１の周辺装置（２２）に送信するステップと、
・前記第１の周辺装置（２２）を前記第１の周辺クロック信号の立ち下がりエッジで動作させるステップと
を含む方法。
【請求項13】
前記クロック分配ネットワーク（１０）は、第２の周辺クロック出力（３３）に接続され、前記クロック発生器（１４）の第２のクロック要求入力（４３）に接続された第２の周辺装置（２３）を含み、前記第１の周辺装置（２２）は第１のローカルクロックツリー（２６）を含み、前記第２の周辺装置（２３）は第２のローカルクロックツリー（２７）を含み、前記第１及び第２のローカルクロックツリー（２６、２７）は互いに独立して動作する、請求項１２に記載の方法。
【請求項14】
前記処理装置（１６）によって受信される前記プロセッサクロック出力（３１）を、前記クロック発生器（１４）によって生成及び送信する前記プロセッサクロック信号に対して所定の遅延オフセットだけ遅延させるステップをさらに含む、請求項１２に記載の方法。
【請求項15】
前記プロセッサクロック信号が前記クロック発生器（１４）から受信した前記第１の周辺クロック信号より小さい場合に、前記クロック発生器から受信した前記第１の周辺クロック信号を反転させ、反転させた前記第１の周辺クロック信号を前記第１の周辺装置（２２）に送信するステップをさらに含む、請求項１２に記載の方法。
【外国語明細書】