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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024058630
(43)【公開日】2024-04-25
(54)【発明の名称】集積回路素子
(51)【国際特許分類】
H10B 12/00 20230101AFI20240418BHJP
【ＦＩ】
H10B12/00 671A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023175972
(22)【出願日】2023-10-11
(31)【優先権主張番号】10-2022-0132718
(32)【優先日】2022-10-14
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】宋 昊柱
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD03
5F083AD11
5F083JA32
5F083JA38
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083NA01
5F083ZA29
(57)【要約】
【課題】集積回路素子を提供する。
【解決手段】集積回路素子は、複数の活性領域を有する基板と、基板内に埋め込まれ、複数の活性領域を横切り、第１水平方向に長く延長される複数のワードライン；基板上において、第１水平方向に垂直である第２水平方向に長く延長された複数のビットライン；基板上において、複数のビットラインより垂直方向に低いレベルに配され、複数の活性領域に接する複数の導電性拡張パッド、及び複数のビットラインそれぞれの間において、複数の導電性拡張パッドに連結され、垂直方向に延長される複数の導電性コンタクトプラグを含む複数の導電性垂直構造物；及び複数のビットラインそれぞれの間において、複数の導電性垂直構造物を互いに離隔させ、複数の導電性垂直構造物に接し、平坦に延長される側壁を有する複数の分離フェンス；を含む。
【選択図】図２Ｂ
【解決手段】集積回路素子は、複数の活性領域を有する基板と、基板内に埋め込まれ、複数の活性領域を横切り、第１水平方向に長く延長される複数のワードライン；基板上において、第１水平方向に垂直である第２水平方向に長く延長された複数のビットライン；基板上において、複数のビットラインより垂直方向に低いレベルに配され、複数の活性領域に接する複数の導電性拡張パッド、及び複数のビットラインそれぞれの間において、複数の導電性拡張パッドに連結され、垂直方向に延長される複数の導電性コンタクトプラグを含む複数の導電性垂直構造物；及び複数のビットラインそれぞれの間において、複数の導電性垂直構造物を互いに離隔させ、複数の導電性垂直構造物に接し、平坦に延長される側壁を有する複数の分離フェンス；を含む。
【選択図】図２Ｂ
【特許請求の範囲】
【請求項1】
複数の活性領域を有する基板と、
前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードラインと、
前記基板上において、前記第１水平方向に垂直である第２水平方向に長く延長された複数のビットラインと、
前記基板上において、前記複数のビットラインより垂直方向に低いレベルに配され、前記複数の活性領域に接する複数の導電性拡張パッド、及び前記複数のビットラインそれぞれの間において、前記複数の導電性拡張パッドに連結され、前記垂直方向に延長される複数の導電性コンタクトプラグを含む複数の導電性垂直構造物と、
前記複数のビットラインそれぞれの間において、前記複数の導電性垂直構造物を互いに離隔させ、前記複数の導電性垂直構造物に接し、平坦に延長される側壁を有する複数の分離フェンスと、を含む、
集積回路素子。
前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードラインと、
前記基板上において、前記第１水平方向に垂直である第２水平方向に長く延長された複数のビットラインと、
前記基板上において、前記複数のビットラインより垂直方向に低いレベルに配され、前記複数の活性領域に接する複数の導電性拡張パッド、及び前記複数のビットラインそれぞれの間において、前記複数の導電性拡張パッドに連結され、前記垂直方向に延長される複数の導電性コンタクトプラグを含む複数の導電性垂直構造物と、
前記複数のビットラインそれぞれの間において、前記複数の導電性垂直構造物を互いに離隔させ、前記複数の導電性垂直構造物に接し、平坦に延長される側壁を有する複数の分離フェンスと、を含む、
集積回路素子。
【請求項2】
前記複数の分離フェンスの下面は、前記垂直方向に、前記複数の導電性拡張パッドの下面より低いレベルに位置することを特徴とする請求項１に記載の集積回路素子。
【請求項3】
前記複数の分離フェンスは、それぞれ前記複数の導電性拡張パッドのうち一つに対面する第１部分と、前記複数の導電性コンタクトプラグのうち一つに対面する第２部分と、を含み、
前記第１部分及び前記第２部分は、一体になることを特徴とする請求項１に記載の集積回路素子。
前記第１部分及び前記第２部分は、一体になることを特徴とする請求項１に記載の集積回路素子。
【請求項4】
前記複数の分離フェンスは、それぞれ前記基板に垂直である単一の中心軸を有することを特徴とする請求項１に記載の集積回路素子。
【請求項5】
前記複数の導電性拡張パッドの下面は、前記垂直方向に、前記基板の上面と同一レベルに位置することを特徴とする請求項１に記載の集積回路素子。
【請求項6】
前記複数の導電性拡張パッドは、それぞれ前記垂直方向に、前記基板の上面を部分的に貫通することを特徴とする請求項１に記載の集積回路素子。
【請求項7】
前記複数の分離フェンスは、前記複数のワードラインと、前記垂直方向に、少なくとも部分的に重畳されることを特徴とする請求項１に記載の集積回路素子。
【請求項8】
複数の活性領域を有する基板と、
前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードラインと、
前記基板上に配され、前記複数の活性領域に連結される複数の導電性拡張パッドと、
前記複数の導電性拡張パッド間に配される複数のパッド分離構造物と、
前記複数の活性領域に連結される複数のダイレクトコンタクトと、
前記複数のダイレクトコンタクトと、前記複数のパッド分離構造物との上で、前記第１水平方向に垂直である第２水平方向に延長され、前記複数のダイレクトコンタクトに連結される複数のビットラインと、
前記複数の導電性拡張パッド上において、垂直方向に延長され、前記導電性拡張パッドに連結される複数の導電性プラグと、
前記複数の導電性拡張パッド、及び前記複数の導電性プラグを一体の構造として共に貫通し、平坦に延長される側壁を有する複数の分離フェンスと、を含む、集積回路素子。
前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードラインと、
前記基板上に配され、前記複数の活性領域に連結される複数の導電性拡張パッドと、
前記複数の導電性拡張パッド間に配される複数のパッド分離構造物と、
前記複数の活性領域に連結される複数のダイレクトコンタクトと、
前記複数のダイレクトコンタクトと、前記複数のパッド分離構造物との上で、前記第１水平方向に垂直である第２水平方向に延長され、前記複数のダイレクトコンタクトに連結される複数のビットラインと、
前記複数の導電性拡張パッド上において、垂直方向に延長され、前記導電性拡張パッドに連結される複数の導電性プラグと、
前記複数の導電性拡張パッド、及び前記複数の導電性プラグを一体の構造として共に貫通し、平坦に延長される側壁を有する複数の分離フェンスと、を含む、集積回路素子。
【請求項9】
前記複数の導電性拡張パッドの下面は、前記垂直方向に、前記基板の上面より低いレベルに位置し、前記ダイレクトコンタクトの下面より高いレベルに位置することを特徴とする請求項８に記載の集積回路素子。
【請求項10】
前記複数の分離フェンスは、前記複数のワードラインと、前記垂直方向に、少なくとも部分的に重畳されることを特徴とする請求項８に記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子に係り、特に、埋め込まれたワードラインを有する集積回路素子及びその製造方法に関する。
【背景技術】
【0002】
集積回路素子の集積度が増大するにつれ、導電ラインのピッチが低減される。隣接した導電領域間の信頼性ある電気的接続を確保するための技術が必要である。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の技術的思想がなそうとする技術的課題は、ダウンスケーリングによって縮小された面積の素子領域を有する集積回路素子において、隣接した導電領域間の信頼性ある電気的接続を確保することができる構造を有する集積回路素子を提供することである。
【0004】
本発明の技術的思想がなそうとする技術的課題は、ダウンスケーリングによって縮小された面積の素子領域を有する集積回路素子において、隣接した導電領域間の信頼性ある電気的接続を確保することができる構造を有する集積回路素子の製造方法を提供することである。
【課題を解決するための手段】
【0005】
前述の技術的課題を解決するための一部実施形態によれば、集積回路素子が提供される。前記集積回路素子は、複数の活性領域を有する基板；前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードライン；前記基板上において、前記第１水平方向に垂直である第２水平方向に長く延長された複数のビットライン；前記基板上において、前記複数のビットラインより垂直方向に低いレベルに配され、前記複数の活性領域に接する複数の導電性拡張パッド（conductive expanded pad）、及び前記複数のビットラインそれぞれの間において、前記複数の導電性拡張パッドに連結され、前記垂直方向に延長される複数の導電性コンタクトプラグを含む複数の導電性垂直構造物；並びに前記複数のビットラインそれぞれの間において、前記複数の導電性垂直構造物を互いに離隔させ、前記複数の導電性垂直構造物に接し、平坦に延長される側壁を有する複数の分離フェンス；を含む。
【0006】
前述の技術的課題を解決するための一部実施形態によれば、集積回路素子が提供される。前記集積回路素子は、複数の活性領域を有する基板；前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードライン；前記基板上に配されて、前記複数の活性領域に連結される複数の導電性拡張パッド；前記複数の導電性拡張パッド間に配される複数のパッド分離構造物；前記複数の活性領域に連結される複数のダイレクトコンタクト；前記複数のダイレクトコンタクトと、前記複数のパッド分離構造物との上で、前記第１水平方向に垂直である第２水平方向に延長され、前記複数のダイレクトコンタクトに連結される複数のビットライン；前記複数の導電性拡張パッド上から垂直方向に延長され、前記導電性拡張パッドに連結される複数の導電性プラグ；並びに前記複数の導電性拡張パッド、及び前記複数の導電性プラグを一体の構造として共に貫通し、平坦に延長される側壁を有する複数の分離フェンス；を含む。
【0007】
前述の技術的課題を解決するための一部実施形態によれば、集積回路素子が提供される。前記集積回路素子は、互いに離隔された複数の活性領域を有する基板；前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードライン；前記基板上において、第１水平方向に離隔され、前記第１水平方向に交差する第２水平方向に沿って長く延長された複数のビットラインと、前記複数のビットラインの両側壁を覆う複数のスペーサ構造物を含む複数のビットライン構造物；前記複数の活性領域と、前記複数のビットラインとを連結する複数のダイレクトコンタクト；前記複数のビットライン構造物下において、複数のダイレクトコンタクトを挟み、第２水平方向に互いに離隔される複数のパッド分離構造物；前記複数のビットライン構造物の間において、前記複数のパッド分離構造物を挟み、前記第１水平方向に互いに離隔される複数の導電性拡張パッド、及び前記複数の導電性拡張パッドに接し、垂直方向に延長される複数の導電性コンタクトプラグを含む複数の導電性垂直構造物；並びに前記第２水平方向に沿って配列され、前記複数の導電性垂直構造物間に配され、側面が前記複数の導電性拡張パッドと、前記導電性コンタクトプラグとの界面と接触する部分において、平坦に延長される複数の分離フェンス；を含む。
【発明の効果】
【0008】
本発明の技術的思想による集積回路素子は、導電性プラグ及び導電性拡張パッドを共に貫通する分離フェンスを含み、ダウンスケーリングによって縮小された面積の素子領域を有する集積回路素子において、隣接した導電領域間の信頼性ある電気的接続を確保することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の技術的思想による実施形態による集積回路素子のメモリセルアレイ領域の一部構成について説明するための概略的な平面レイアウトである。
【図6】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、集積回路素子のメモリセルアレイ領域の一部構成を示した概略的な平面レイアウトである。
【図7A】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
【図7B】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
【図8】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、集積回路素子のメモリセルアレイ領域の一部構成を示した概略的な平面レイアウトである。
【図9A】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
【図9B】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
【図10A】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
【図10B】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
【図11A】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
【図11B】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
【図12A】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
【図12B】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
【図13】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、集積回路素子のメモリセルアレイ領域の一部構成を示した概略的な平面レイアウトである。
【図14A】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
【図14B】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図る。
【図15】本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、集積回路素子のメモリセルアレイ領域の一部構成を示した概略的な平面レイアウトである。
【発明を実施するための形態】
【0010】
以下、添付図面を参照し、本発明の実施形態について詳細に説明する。図面上の同一構成要素については、同一参照符号を使用し、それらに係わる重複説明は、省略する。
図１は、本発明の技術的思想による実施形態による集積回路素子１００のメモリセルアレイ領域の一部構成について説明するための概略的な平面レイアウトである。
図１は、本発明の技術的思想による実施形態による集積回路素子１００のメモリセルアレイ領域の一部構成について説明するための概略的な平面レイアウトである。
【0011】
図１を参照すれば、集積回路素子１００は、平面上で相互直交する第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に対して斜線方向に水平に延長されるように配された複数の活性領域ＡＣＴを含むものでもある。
【0012】
例示的な実施形態によれば、複数のワードライン構造物ＷＬＳが複数の活性領域ＡＣＴを横切り、第１水平方向（Ｘ方向）に沿って相互平行に延長されうる。複数のワードライン構造物ＷＬＳ上には、複数のビットライン構造物ＢＬＳが、第２水平方向（Ｙ方向）に沿って相互平行に延長されうる。
【0013】
例示的な実施形態によれば、集積回路素子１００は、平面的に複数の活性領域ＡＣＴのうち、隣接した２つの活性領域ＡＣＴそれぞれの一部分を含む複数の陽刻セル領域ＥＣＡを含むものでもある。例示的な実施形態によれば、集積回路素子１００は、複数の陽刻セル領域ＥＣＡ外の陰刻リセス空間ＨＲＡ内において、複数のビットライン構造物ＢＬＳの下部に配される複数のダイレクトコンタクトＤＣを含むものでもある。複数のビットライン構造物ＢＬＳは、それぞれダイレクトコンタクトＤＣを介し、活性領域ＡＣＴにも連結される。
【0014】
例示的な実施形態によれば、複数の陽刻セル領域ＥＣＡにおいて、複数の導電性拡張パッドＸＰ、及び複数のパッド分離構造物ＰＩが配されうる。例示的な実施形態によれば、複数のパッド分離構造物ＰＩは、ビットライン構造物ＢＬＳの下に配され、垂直方向（Ｚ方向）に、ビットライン構造物ＢＬＳと重畳されうる。例示的な実施形態によれば、複数の導電性拡張パッドＸＰは、第１水平方向（Ｘ方向）に、複数のパッド分離構造物ＰＩを挟み、互いに離隔されうる。
【0015】
例示的な実施形態によれば、複数の導電性拡張パッドＸＰ上に、複数の導電性コンタクトプラグＣＰが配されうる。例示的な実施形態によれば、複数の導電性コンタクトプラグＣＰは、それぞれ導電性拡張パッドＸＰと、少なくとも一部が垂直方向（Ｚ方向）に重畳されるように配されうる。
【0016】
例示的な実施形態に従えば、１対の導電性拡張パッドＸＰ、及び導電性拡張パッドＸＰ上の導電性コンタクトプラグＣＰを含む導電性垂直構造物ＣＶＳが定義されうる。例示的な実施形態によれば、複数の導電性垂直構造物ＣＶＳは、第２水平方向（Ｙ方向）に沿って配列され、複数の分離フェンスＰＦを挟み、第２水平方向（Ｙ方向）に互いに離隔されうる。
【0017】
例示的な実施形態によれば、複数の導電性コンタクトプラグＣＰ上に、複数の導電性ランディングパッドＬＰが配されうる。複数の導電性ランディングパッドＬＰは、それぞれ導電性コンタクトプラグＣＰと、少なくとも部分的に垂直方向（Ｚ方向）に重畳されるように配されうる。例えば、複数の導電性ランディングパッドＬＰ上に、複数のキャパシタ構造物（図示せず）が配され、前記複数のキャパシタ構造物（図示せず）は、複数の導電性ランディングパッドＬＰ、複数の導電性コンタクトプラグＣＰ、及び複数の導電性拡張パッドＸＰを介し、複数の活性領域ＡＣＴにも連結される。
【0018】
図２Ａ及び図２Ｂは、本発明の技術的思想による実施形態による集積回路素子１００について説明するための図面であり、図２Ａは、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面の一部構成の断面図であり、図２Ｂは、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面の一部構成の断面図である。図３は、図２Ｂの「ＥＸ１」と表された部分の拡大図である。
【0019】
図２Ａ、図２Ｂ及び図３を参照すれば、集積回路素子１００は、素子分離トレンチ１１２Ｔにより、複数の活性領域ＡＣＴが定義された基板１１０を含むものでもある。複数の活性領域ＡＣＴは、水平方向（例えば、Ｘ方向及び／またはＹ方向）に互いに離隔されうる。例示的な実施形態によれば、素子分離トレンチ１１２Ｔは、素子分離膜１１２で充填されうる。素子分離膜１１２は、基板１１０上において、複数の活性領域ＡＣＴを取り囲むことができる。
【0020】
例示的な実施形態によれば、素子分離トレンチ１１２Ｔの底面レベルは、素子分離トレンチ１１２Ｔの水平方向（Ｘ方向及び／またはＹ方向）幅によって多様にもなりうる。素子分離トレンチ１１２Ｔの水平方向（Ｘ方向及び／またはＹ方向）幅が大きいほど、素子分離トレンチ１１２Ｔの底面の垂直レベルは、さらに低くなりうる。本明細書で使用される用語「垂直レベル」は、基板１１０の上面１１０Ｕから、垂直方向（Ｚ方向または－Ｚ方向）に沿う高さを意味しうる。
【0021】
例示的な実施形態によれば、基板１１０は、シリコン、例えば、単結晶シリコン、多結晶シリコンまたは非晶質シリコンを含むものでもある。他の例示的な実施形態によれば、基板１１０は、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ及びＩｎＰのうちから選択される少なくとも一つを含むものでもある。本明細書で使用される用語「ＳｉＧｅ」、「ＳｉＣ」、「ＧａＡｓ」、「ＩｎＡｓ」、「ＩｎＰ」のような用語は、それぞれの用語に含まれた元素によってなる材料を意味するものであり、化学量論的関係を示す化学式ではなく、以下で敍述される用語についても、同様に理解されうる。例示的な実施形態によれば、基板１１０は、導電領域、例えば、ドーパントがドーピングされたウェル（well）、またはドーパントがドーピングされた構造物を含むものでもある。例示的な実施形態によれば、素子分離膜１１２は、シリコン酸化膜、シリコン窒化膜、またはそれらの組み合わせによってもなる。
【0022】
例示的な実施形態によれば、基板１１０に、第１水平方向（Ｘ方向）に長く延長される複数のワードライントレンチ１２０Ｔが形成され、複数のワードライントレンチ１２０Ｔ内に、複数のワードライン構造体１２０が配されうる。例えば、複数のワードライン構造体１２０は、基板１１０内に埋め込まれうる。例示的な実施形態によれば、複数のワードライン構造体１２０は、それぞれゲート誘電膜１２２、ワードライン１２４及び埋没絶縁膜１２６を含むものでもある。例示的な実施形態によれば、ワードライン１２４は、基板１１０の上面１１０Ｕより低い垂直レベルに配され、埋没絶縁膜１２６は、ワードライントレンチ１２０Ｔ内において、ワードライン１２４を覆い包むことができる。例示的な実施形態によれば、ゲート誘電膜１２２は、ワードライントレンチ１２０Ｔの内部表面をコンフォーマルに覆い、ワードライン１２４及び埋没絶縁膜１２６を覆い包むことができる。例えば、ワードライン構造体１２０は、図１で例示されたワードライン構造物ＷＬＳに対応しうる。
【0023】
図１、図２Ａ及び図２Ｂを共に参照すれば、基板１１０上に、複数の導電性拡張パッドＸＰ、及び複数のパッド分離構造物ＰＩが配されうる。例示的な実施形態によれば、複数の導電性拡張パッドＸＰそれぞれは、複数の活性領域ＡＣＴのうちから選択されるいずれか一つと接することができる。例示的な実施形態によれば、複数のパッド分離構造物ＰＩは、互いに異なる活性領域ＡＣＴに接しながら隣接するように配された２つの導電性拡張パッドＸＰ間に配されうる。
【0024】
例示的な実施形態によれば、複数のパッド分離構造物ＰＩの下面１３１Ｌは、複数の導電性拡張パッドＸＰの下面１３０Ｌより低い垂直レベルを有しうる。例えば、複数のパッド分離構造物ＰＩは、基板１１０の上面１１０Ｕを部分的に貫通しうる。
【0025】
例示的な実施形態によれば、複数の導電性コンタクトプラグＣＰは、不純物がドーピングされた半導体物質、金属、導電性金属窒化物、またはそれらの組み合わせによってもなる。例えば、複数の導電性拡張パッドＸＰは、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）のような金属；チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、ニオブ窒化物（ＮｂＮ）、モリブデン窒化物（ＭｏＮ）、タングステン窒化物（ＷＮ）のような導電性金属窒化物のうち少なくとも一つを含むものでもある。例えば、複数の導電性拡張パッドＸＰは、ドーピングされたポリシリコン膜、エピタキシャル成長されたシリコン膜、またはそれらの組み合わせによってもなる。例示的な実施形態によれば、複数のパッド分離構造物ＰＩは、酸化膜、窒化膜またはそれらの組み合わせによってもなる。
【0026】
例示的な実施形態によれば、複数の導電性拡張パッドＸＰ上、及び複数のパッド分離構造物ＰＩ上に層間絶縁膜１３２が配されうる。例示的な実施形態によれば、層間絶縁膜１３２は、シリコン酸化物またはシリコン窒化物を含むものでもあり、単一膜または多層膜によってもなる。例えば、層間絶縁膜１３２は、複数の導電性拡張パッドＸＰ上、及び複数のパッド分離構造物ＰＩ上に順に形成されたシリコン酸化膜、シリコン窒化膜によってもなるが、それらに限定されるものではない。
【0027】
例示的な実施形態によれば、層間絶縁膜１３２は、複数のパッド分離構造物ＰＩを覆うことができ、複数の導電性拡張パッドＸＰの一部分を覆うことができる。一部実施形態において、導電性拡張パッドＸＰは、垂直方向（Ｚ方向）に、層間絶縁膜１３２と重畳される部分、及び垂直方向（Ｚ方向）に、層間絶縁膜１３２と重畳されない部分を含むものでもある。他の一部実施形態において、層間絶縁膜１３２は、導電性拡張パッドＸＰを覆わないのである。
【0028】
例示的な実施形態によれば、基板１１０の一部領域において、第１リセス空間Ｒ１が形成されうる。例示的な実施形態によれば、第１リセス空間Ｒ１は、基板１１０を部分的に貫通することができ、第１リセス空間Ｒ１の下面は、基板１１０の上面１１０Ｕより低い垂直レベルに位置しうる。例示的な実施形態によれば、平面的観点において、基板１１０に、第１リセス空間Ｒ１により、陽刻セル領域ＥＣＡ及び陰刻リセス空間ＨＲＡが定義されうる。例えば、陰刻リセス空間ＨＲＡにおいて、第１リセス空間Ｒ１により、基板１１０の活性領域ＡＣＴの一部分が露出されうる。例えば、基板１１０上の複数の導電性拡張パッドＸＰ、及び複数のパッド分離構造物ＰＩは、陽刻セル領域ＥＣＡにおいて、第１リセス空間Ｒ１の下面から突出された部分を構成しうる。
【0029】
例示的な実施形態によれば、複数の導電性拡張パッドＸＰ、及び複数のパッド分離構造物ＰＩは、陽刻セル領域ＥＣＡに配されうる。例示的な実施形態によれば、陽刻セル領域ＥＣＡにおいて、複数の導電性拡張パッドＸＰは、複数のパッド分離構造物ＰＩを挟み、第１水平方向（Ｘ方向）に互いに離隔されうる。
【0030】
例示的な実施形態によれば、基板１１０上において、陽刻セル領域ＥＣＡ及び陰刻リセス空間ＨＲＡを横切り、第２水平方向（Ｙ方向）に、相互平行に延長される複数のビットラインＢＬが配されうる。例示的な実施形態によれば、複数のビットラインＢＬは、第１水平方向（Ｘ方向）に互いに離隔されうる。例示的な実施形態によれば、複数のビットラインＢＬは、陽刻セル領域ＥＣＡにおいて、層間絶縁膜１３２上に配され、陰刻リセス空間ＨＲＡにおいて、基板１１０の複数の活性領域ＡＣＴそれぞれの一部領域上に配されうる。その場合、陽刻セル領域ＥＣＡにおいて、複数のビットラインＢＬは、層間絶縁膜１３２を挟み、パッド分離構造物ＰＩと垂直方向（Ｚ方向）に重畳されうる。
【0031】
例示的な実施形態によれば、陰刻リセス空間ＨＲＡにおいて、複数の活性領域ＡＣＴそれぞれの一部領域上に、ダイレクトコンタクトＤＣが配され、複数のビットラインＢＬは、それぞれダイレクトコンタクトＤＣを介し、活性領域ＡＣＴにも連結される。例示的な実施形態によれば、ダイレクトコンタクトＤＣは、Ｓｉ、Ｇｅ、Ｗ、ＷＮ、Ｃｏ、Ｎｉ、Ａｌ、Ｍｏ、Ｒｕ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｕ、またはそれらの組み合わせによってもなる。例示的な実施形態によれば、ダイレクトコンタクトＤＣは、ドーピングされたポリシリコン膜、エピタキシャル成長されたシリコン膜、またはそれらの組み合わせによってもなる。
【0032】
例示的な実施形態によれば、複数のビットラインＢＬは、それぞれ基板１１０上に順次に積層された下部導電ライン１４２、中間導電ライン１４４及び上部導電ライン１４６を含むものでもある。例示的な実施形態によれば、複数のビットラインＢＬは、それぞれ絶縁キャッピングパターン１４８によって覆われうる。例えば、絶縁キャッピングパターン１４８は、垂直方向（Ｚ方向）に、上部導電ライン１４６上に配されうる。例えば、陰刻リセス空間ＨＲＡにおいて、ビットラインＢＬの下部導電ライン１４２の上面と、ダイレクトコンタクトＤＣの上面は、同一平面上に配されうる。
【0033】
例示的な実施形態によれば、平面的観点において、複数のパッド分離構造物ＰＩは、ビットラインＢＬ以下において、複数のダイレクトコンタクトＤＣを挟み、第２水平方向（Ｙ方向）に互いに離隔されうる。
【0034】
例示的な実施形態によれば、平面的観点において、複数のダイレクトコンタクトＤＣ、及び複数のパッド分離構造物ＰＩは、ビットラインＢＬ以下において、互い違いに配されうる。例えば、複数のダイレクトコンタクトＤＣ、及び複数のパッド分離構造物ＰＩは、１本のビットラインＢＬ以下において、第２水平方向（Ｙ方向）に沿って互いに交互に配されうる。例えば、複数のダイレクトコンタクトＤＣ、及び複数のパッド分離構造物ＰＩは、複数のビットラインＢＬ以下において、第１水平方向（Ｘ方向）に沿って互いに交互に配されうる。
【0035】
図２Ａ及び図２Ｂには、複数のビットラインＢＬが、下部導電ライン１４２、中間導電ライン１４４及び上部導電ライン１４６を含む三重導電層構造を有するように例示されているが、本発明の技術的思想は、それに限定されるものではない。例えば、複数のビットラインＢＬは、単一導電層、二重導電層、または四重導電層以上の複数の導電層の積層構造にも形成される。
【0036】
例示的な実施形態によれば、下部導電ライン１４２は、ドーピングされたポリシリコン膜によってもなる。中間導電ライン１４４及び上部導電ライン１４６は、それぞれ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、タングステン（Ｗ）、ＷＮ、タングステンシリサイド（ＷＳｉｘ）、タングステンシリコンナイトライド（ＷＳｉｘＮｙ）、ルテニウム（Ｒｕ）、またはそれらの組み合わせを含む膜によってもなる。例えば、中間導電ライン１４４は、ＴｉＮ膜及び／またはＴｉＳｉＮ膜によりなり、上部導電ライン１４６は、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＷＳｉｘＮｙ、Ｒｕ、またはそれらの組み合わせを含む膜によってもなる。絶縁キャッピングパターン１４８は、シリコン窒化膜によってもなる。
【0037】
図２Ａ及び図２Ｂを参照すれば、第１リセス空間Ｒ１は、ダイレクトコンタクトＤＣ、第１内側絶縁スペーサ１３４、第２内側絶縁スペーサ１５２及びギャップフィル絶縁パターン１５３によって充填されうる。例示的な実施形態によれば、第１内側絶縁スペーサ１３４と第２内側絶縁スペーサ１５２は、複数のダイレクトコンタクトＤＣの側壁を覆うことができる。例示的な実施形態によれば、複数のダイレクトコンタクトＤＣは、第２水平方向（Ｙ方向）に、第１内側絶縁スペーサ１３４を挟み、パッド分離構造物（ＩＰ）及び層間絶縁膜１３２と対面することができる。例示的な実施形態によれば、第２内側絶縁スペーサ１５２は、複数のダイレクトコンタクトＤＣ、ビットラインＢＬ及び絶縁キャッピングパターン１４８の側壁を共に覆うことができる。その場合、第２内側絶縁スペーサ１５２は、第１リセス空間Ｒ１において、ダイレクトコンタクトＤＣ及び第１内側絶縁スペーサ１３４によって充填されていない空間の表面を覆うことができる。例えば、第２内側絶縁スペーサ１５２は、複数の導電性拡張パッドＸＰの側壁を覆う部分を含むものでもあり、複数のダイレクトコンタクトＤＣの側壁を覆う部分を含むものでもある。例示的な実施形態によれば、ギャップフィル絶縁パターン１５３は、第１リセス空間Ｒ１において、第２内側絶縁スペーサ１５２によって限定される空間を充填することができる。例示的な実施形態によれば、複数のダイレクトコンタクトＤＣは、第２内側絶縁スペーサ１５２及びギャップフィル絶縁パターン１５３を挟み、複数の導電性拡張パッドＸＰから離隔されうる。
【0038】
例示的な実施形態によれば、集積回路素子１００は、基板１１０上において、第２内側絶縁スペーサ１５２において、ビットラインＢＬの両側壁と、絶縁キャッピングパターン１４８の両側壁とを覆う部分を覆い、第２水平方向（Ｙ方向）に延びる中間絶縁スペーサ１５４、及び中間絶縁スペーサ１５４の両側壁を覆い、第２水平方向（Ｙ方向）に延びる外側絶縁スペーサ１５６を含むものでもある。その場合、外側絶縁スペーサ１５６は、層間絶縁膜１３２の両側壁を共に覆うことができる。例示的な実施形態によれば、第２内側絶縁スペーサ１５２、中間絶縁スペーサ１５４及び外側絶縁スペーサ１５６は、スペーサ構造物ＳＰ１を構成しうる。例示的な実施形態によれば、ビットラインＢＬ、ビットラインＢＬ上の絶縁キャッピングパターン１４８、及びビットラインＢＬと絶縁キャッピングパターン１４８とのそれぞれの両側壁を覆うスペーサ構造物ＳＰ１は、ビットライン構造物ＢＬＳを構成しうる。例示的な実施形態によれば、複数のビットライン構造物ＢＬＳは、第１水平方向（Ｘ方向）に離隔され、第２水平方向（Ｙ方向）に沿って相互平行に延長されうる。
【0039】
例示的な実施形態によれば、第１内側絶縁スペーサ１３４は、ドーピングされていないポリシリコン、シリコン酸化膜、シリコン窒化膜、またはそれらの組み合わせによってもなる。例示的な実施形態によれば、第２内側絶縁スペーサ１５２は、シリコン窒化膜によってもなる。例示的な実施形態によれば、中間絶縁スペーサ１５４は、シリコン酸化膜、エアスペーサ（air spacer）、またはそれらの組み合わせによってもなる。本明細書において、用語「エア」は、大気、または製造工程中に存在しうる他のガスを意味しうる。例示的な実施形態によれば、外側絶縁スペーサ１５６は、シリコン窒化膜によってもなる。
【0040】
例示的な実施形態によれば、複数のビットライン構造物ＢＬＳ間の一部領域において、複数の第２リセス空間Ｒ２が形成されうる。例示的な実施形態によれば、複数の第２リセス空間Ｒ２に、複数の導電性コンタクトプラグＣＰが配されうる。例示的な実施形態によれば、複数の導電性コンタクトプラグＣＰは、それぞれ、導電性拡張パッドＸＰに接しうる。その場合、複数の導電性コンタクトプラグＣＰは、それぞれ、導電性拡張パッドＸＰと垂直方向（Ｚ方向）に、少なくとも部分的に重畳されうる。
【0041】
例示的な実施形態によれば、複数の第２リセス空間Ｒ２は、複数の導電性拡張パッドＸＰを部分的に貫通することができ、複数の導電性コンタクトプラグＣＰの一部が、それぞれ導電性拡張パッドＸＰ内に延びることができる。例示的な実施形態によれば、複数の導電性コンタクトプラグＣＰの下面は、導電性拡張パッドＸＰの上面より低い垂直レベルに位置しうる。
【0042】
例示的な実施形態によれば、複数の導電性コンタクトプラグＣＰは、外側絶縁スペーサ１５６に接する部分、第２内側絶縁スペーサ１５２に接する部分、及びギャップフィル絶縁パターン１５３に接する部分を含むものでもある。
【0043】
例示的な実施形態によれば、複数の導電性コンタクトプラグＣＰは、不純物がドーピングされた半導体物質、金属、導電性金属窒化物、またはそれらの組み合わせによってもなる。例示的な実施形態によれば、複数の導電性コンタクトプラグＣＰは、ドーピングされたポリシリコン膜、エピタキシャル成長されたシリコン膜、またはそれらの組み合わせによってもなる。
【0044】
例示的な実施形態によれば、垂直方向（Ｚ方向）に重畳される１つの導電性拡張パッドＸＰと、１つの導電性コンタクトプラグＣＰは、１つの導電性垂直構造物ＣＶＳを構成しうる。例示的な実施形態によれば、複数の導電性垂直構造物ＣＶＳは、複数のビットライン構造物ＢＬＳ間において、第２水平方向（Ｙ方向）に沿って配列されうる。
【0045】
例示的な実施形態によれば、集積回路素子１００において、１つのダイレクトコンタクトＤＣと、前記１つのダイレクトコンタクトＤＣを挟み、第１水平方向（Ｘ方向）に互いに対面する１対の導電性垂直構造物ＣＶＳは、それぞれ複数の活性領域ＡＣＴにおいて、互いに異なる活性領域ＡＣＴにも連結される。
【0046】
例示的な実施形態によれば、複数のビットライン構造物ＢＬＳ間の一部領域において、複数の第３リセス空間Ｒ３が形成されうる。例示的な実施形態によれば、複数の第３リセス空間Ｒ３に、複数の分離フェンスＰＦが配されうる。例示的な実施形態によれば、複数の分離フェンスＰＦは、複数の導電性垂直構造物ＣＶＳ間において、垂直方向（Ｚ方向）に延長されうる。例えば、複数の導電性垂直構造物ＣＶＳは、複数の分離フェンスＰＦを挟み、第２水平方向（Ｙ方向）に互いに離隔されうる。
【0047】
例示的な実施形態によれば、集積回路素子１００において、１つの分離フェンスＰＦを挟み、第２水平方向（Ｙ方向）に互いに対面する１対の導電性垂直構造物ＣＶＳは、それぞれ複数の活性領域ＡＣＴにおいて、互いに異なる活性領域ＡＣＴにも連結される。
例示的な実施形態によれば、複数の分離フェンスＰＦの最下面の垂直レベルは、複数の導電性拡張パッドＸＰの最下面の垂直レベルよりも低い。その場合、複数の分離フェンスＰＦの最下面の垂直レベルは、複数の導電性コンタクトプラグＣＰの最下面の垂直レベルよりも低い。例えば、複数の分離フェンスＰＦは、複数の導電性コンタクトプラグＣＰと、複数の導電性拡張パッドＸＰとを垂直方向（Ｚ方向）に貫通する形状を有しうる。
例示的な実施形態によれば、複数の分離フェンスＰＦの最下面の垂直レベルは、複数の導電性拡張パッドＸＰの最下面の垂直レベルよりも低い。その場合、複数の分離フェンスＰＦの最下面の垂直レベルは、複数の導電性コンタクトプラグＣＰの最下面の垂直レベルよりも低い。例えば、複数の分離フェンスＰＦは、複数の導電性コンタクトプラグＣＰと、複数の導電性拡張パッドＸＰとを垂直方向（Ｚ方向）に貫通する形状を有しうる。
【0048】
例示的な実施形態によれば、複数の分離フェンスＰＦは、基板１１０の上面１１０Ｕを部分的に貫通しうる。例えば、複数の分離フェンスＰＦの最下面の垂直レベルは、基板１１０上面１１０Ｕの垂直レベルよりも低い。一部実施形態において、複数の分離フェンスＰＦは、ワードライン構造物ＷＬＳと、少なくとも部分的に垂直方向（Ｚ方向）に重畳されうる。例えば、複数の分離フェンスＰＦは、基板１１０に埋め込まれたワードライン構造物ＷＬＳを、垂直方向（Ｚ方向）に部分的に貫通しうる。例示的な実施形態によれば、複数の分離フェンスＰＦは、シリコン窒化膜によってもなる。
【0049】
例示的な実施形態によれば、複数の分離フェンスＰＦは、平坦に延長される側壁を有しうる。例示的な実施形態によれば、複数の分離フェンスＰＦは、複数の垂直構造物ＣＶＳ間において、垂直方向（Ｚ方向）に延長され、その場合、複数の分離フェンスＰＦは、実質的に垂直方向（Ｚ方向）に沿って平坦に延長される側壁を有しうる。ここで、垂直方向（Ｚ方向）は、複数の分離フェンスＰＦが、複数の垂直構造物ＣＶＳを互いに離隔させるために延長される方向を例示したものであるが、複数の分離フェンスＰＦの側壁は、垂直方向（Ｚ方向）に対し、水平方向（Ｘ方向及び／またはＹ方向）に若干傾いた角度で延長されうる。例示的な実施形態によれば、複数の分離フェンスＰＦは、基板１１０対して垂直である単一の中心軸ＣＸＰを有しうる。
【0050】
例示的な実施形態によれば、複数の分離フェンスＰＦの側壁は、平坦に延長される面を基準に、内側に凹状に入り込むか、あるいは外側に凸状に突出された部分を含まないのである。例示的な実施形態によれば、複数の分離フェンスＰＦの側壁は、延長方向に対して段差構造を有さないのである。
【0051】
例示的な実施形態によれば、複数の分離フェンスＰＦの側壁は、複数の導電性拡張パッドＸＰと、複数のコンタクトプラグＣＰとの界面に接する部分第１部分Ｐ１を含むものでもある。例示的な実施形態によれば、複数の分離フェンスＰＦの側壁は、第１部分Ｐ１から平坦に延長されうる。例えば、複数の分離フェンスＰＦの側壁は、垂直方向（Ｚ方向）に沿って平坦に延長されうる。それにより、１つの垂直構造物ＣＶＳを構成する導電性拡張パッドＸＰと、複数の導電性コンタクトプラグＣＰとの間において、安定した電気的接続がなされ、複数の分離フェンスＰＦを挟み、互いに離隔される互いに異なる複数の導電性垂直構造物ＣＶＳ間において、安定した電気的分離を行うことができる。それにより、ダウンスケーリングによって縮小された面積の素子領域を有する集積回路素子１００の電気的信頼性が向上されうる。
【0052】
図４Ａ及び図４Ｂは、従来技術による集積回路素子１０ａ，１０ｂにおける、図２Ｂの「ＥＸ１」と表された部分に対応する部分の拡大図である。図４Ａ及び図４Ｂを参照すれば、前記従来技術による集積回路素子１０ａ，１０ｂの分離フェンスＰＦの側壁は、平坦な面を有さないのである。
【0053】
図４Ａを参照すれば、従来技術による集積回路素子１０ａの分離フェンスＰＦは、分離フェンスＰＦの中心軸ＣＸＰに対し、内側に凹状に入り込んだ部分、及び外側に凸状に突出された部分を含むものでもある。例えば、従来技術による集積回路素子１０ａの分離フェンスＰＦは、複数の導電性拡張パッドに接する部分ＰＦ１と、複数の導電性プラグに接する部分ＰＦ２との間において、段差構造を有しうる。例えば、従来技術による集積回路素子１０ａの分離フェンスＰＦの側壁は、複数の導電性拡張パッドＸＰと、複数のコンタクトプラグＣＰとの界面に接する第１部分Ｐ１から平坦に延長されないのである。
【0054】
図４Ｂを参照すれば、他の従来技術による集積回路素子１０ｂの分離フェンスＰＦにおいて、複数の導電性拡張パッドに接する部分ＰＦ１の中心軸である第１中心軸ＣＸＰ１と、複数の導電性プラグに接する部分ＰＦ２の中心軸である第２中心軸ＣＸＰ２は、互いに一直線上に位置しないのである。例えば、従来技術による集積回路素子１０ｂの分離フェンスＰＦは、複数の導電性拡張パッドに接する部分ＰＦ１と、複数の導電性プラグに接する部分ＰＦ２とが、互いに垂直方向（Ｚ方向）に、部分的にしか重畳されえない。例えば、従来技術による集積回路素子１０ｂの分離フェンスＰＦの側壁は、複数の導電性拡張パッドＸＰと、複数のコンタクトプラグＣＰとの界面に接する第１部分Ｐ１から平坦に延長されないのである。
【0055】
例えば、前記従来技術による集積回路素子１０ａ，１０ｂの分離フェンスＰＦは、他の部分に比べ、水平面積が細くなる部分（例えば、第１部分Ｐ１）を含むものでもある。
例示的な実施形態によれば、集積回路素子１００の分離フェンスＰＦは、平坦に延長される側壁を有しうるし、それにより、縮小された面積の素子領域を有する場合にも、構造的及び電気的な安定性が向上され、導電領域間の信頼性ある電気的接続を確保することができる。
例示的な実施形態によれば、集積回路素子１００の分離フェンスＰＦは、平坦に延長される側壁を有しうるし、それにより、縮小された面積の素子領域を有する場合にも、構造的及び電気的な安定性が向上され、導電領域間の信頼性ある電気的接続を確保することができる。
【0056】
例示的な実施形態によれば、複数の分離フェンスＰＦは、一体の構造であり、複数の導電性拡張パッドＸＰ、及び複数の導電性プラグＣＰと共に接しうる。例えば、複数の分離フェンスＰＦそれぞれは、単一構造物として、隣接した２つの導電性垂直構造物ＣＶＳ間に配されうる。
【0057】
他の一部実施形態において、複数の分離フェンスＰＦは、複数の層によってもなる。例えば、複数の分離フェンスＰＦは、第３リセス空間Ｒ３の下部を充填する第１サブフェンス（図示せず）、及び前記第１サブフェンス（図示せず）上において、前記第２リセス空間Ｒ２の上部を充填する第２サブフェンス（図示せず）を含むものでもある。その場合、複数の分離フェンスＰＦの側壁において、前記第１サブフェンス（図示せず）及び前記第２サブフェンス（図示せず）の界面が形成される部分は、同様に、垂直方向（Ｚ方向）に沿って平坦に延長されうる。例えば、複数の分離フェンスＰＦは、第３リセス空間Ｒ３の下面及び側面をコンフォーマルに覆う第３サブフェンス（図示せず）、及び第３リセス空間Ｒ３内において、前記第３サブフェンス（図示せず）によって限定される空間を充填する第４サブフェンス（図示せず）を含むものでもある。その場合、複数の導電性拡張パッドＸＰ、及び複数の導電性プラグＣＰと共に接する前記第３サブフェンス（図示せず）の側壁は、垂直方向（Ｚ方向）に沿って平坦に延長されうる。
例示的な実施形態によれば、複数の導電性プラグＣＰ上に、複数の導電性ランディングパッドＬＰが配されうる。例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、それぞれ導線性プラグＣＰに接し、導電性プラグＣＰ上において、垂直方向（Ｚ方向）に延長されうる。例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、それぞれ導電性プラグＣＰと、垂直方向（Ｚ方向）に少なくとも部分的に重畳されうる。
例示的な実施形態によれば、複数の導電性プラグＣＰ上に、複数の導電性ランディングパッドＬＰが配されうる。例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、それぞれ導線性プラグＣＰに接し、導電性プラグＣＰ上において、垂直方向（Ｚ方向）に延長されうる。例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、それぞれ導電性プラグＣＰと、垂直方向（Ｚ方向）に少なくとも部分的に重畳されうる。
【0058】
例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、それぞれ第１水平方向（Ｘ方向）に、ビットライン構造物ＢＬＳと対面する側壁を有しうる。例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、複数のビットライン構造物ＢＬＳと、垂直方向（Ｚ方向）に部分的に重畳されうる。例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、複数の導電性プラグＣＰ上において、複数のビットライン構造物ＢＬＳ間の空間を通過するように垂直方向（Ｚ方向）に延長され、ビットライン構造物ＢＬＳの上部を部分的に覆うことができる。
【0059】
例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、それぞれ第２水平方向（Ｙ方向）に、分離フェンスＰＦと対面する側壁を有しうる。
例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、それぞれ導電性バリア膜１７４と導電層１７６とを含むものでもある。例示的な実施形態によれば、導電性バリア膜１７４は、Ｔｉ／ＴｉＮ積層構造によってもなる。例示的な実施形態によれば、導電層１７６は、金属によってもなる。例えば、導電層１７６は、タングステン（Ｗ）によってもなる。
例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、それぞれ導電性バリア膜１７４と導電層１７６とを含むものでもある。例示的な実施形態によれば、導電性バリア膜１７４は、Ｔｉ／ＴｉＮ積層構造によってもなる。例示的な実施形態によれば、導電層１７６は、金属によってもなる。例えば、導電層１７６は、タングステン（Ｗ）によってもなる。
【0060】
例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、平面視、複数のアイランド型パターン形状を有しうる。例示的な実施形態によれば、複数の導電性ランディングパッドＬＰは、それら周囲の上部リセス空間Ｒ４を充填する絶縁膜１８０により、相互電気的に絶縁されうる。
【0061】
図５Ａ及び図５Ｂは、他の一部実施形態による集積回路素子１００ａについて説明するための図面であり、図５Ａは、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図であり、図５Ｂは、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。図５Ａ、図５Ｂによる集積回路素子１００ａと、図２Ａ及び図２Ｂによる集積回路素子１００との違いは、導電性拡張パッドＸＰの下面１３０Ｌが、基板１１０の上面１１０Ｕより低い垂直レベルに位置するか否かということである。
【0062】
図５Ａ及び図５Ｂを参照すれば、複数の導電性拡張パッドＸＰの下面１３０Ｌは、複数のパッド分離構造物ＰＩの下面１３１Ｌより低い垂直レベルに位置しうる。その場合、複数のパッド分離構造物ＰＩの下面１３１Ｌは、垂直方向（Ｚ方向）において、基板１１０の上面１１０Ｕと同一レベルに位置しうる。例示的な実施形態によれば、複数の導電性拡張パッドＸＰそれぞれは、複数の活性領域ＡＣＴのうちから選択されるいずれか一つを部分的に貫通し、活性領域ＡＣＴに接しうる。
【0063】
例示的な実施形態によれば、第１リセス空間Ｒ１の下面は、複数の導電性拡張パッドＸＰの下面１３０Ｌより低い垂直レベルに位置しうる。例えば、複数の導電性拡張パッドＸＰが、基板１１０の上面１１０Ｕを貫通し、複数の活性領域ＡＣＴに接する場合にも、複数の導電性拡張パッドＸＰが、第２内側絶縁スペーサ１５２及びギャップフィル絶縁パターン１５３を挟み、ダイレクトコンタクトＤＣから安定して離隔されうる。
例示的な実施形態によれば、集積回路素子１１０Ｂの分離フェンスＰＦの下面１６０Ｌは、導電性拡張パッドＸＰの下面１３０Ｌより低い垂直レベルに位置しうる。
例示的な実施形態によれば、集積回路素子１１０Ｂの分離フェンスＰＦの下面１６０Ｌは、導電性拡張パッドＸＰの下面１３０Ｌより低い垂直レベルに位置しうる。
【0064】
以下においては、本発明の技術的思想による実施形態による集積回路素子１００の製造方法について説明する。
【0065】
図６ないし図１６Ｂは、本発明の技術的思想による実施形態による集積回路素子１００の製造方法について説明するために、工程順序によって図示された図面であり、図６、図８、図１３、図１５は、集積回路素子１００のメモリセルアレイ領域の一部構成を示した概略的な平面レイアウトであり、図７Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１４Ａ、図１６Ａは、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図であり、図７Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１４Ｂ、図１６Ｂは、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。図６ないし図１６Ｂを参照し、図１、図２Ａ、図２Ｂ及び図３を参照して例示された集積回路素子１００の製造方法について説明する。
【0066】
図６、図７Ａ及び図７Ｂを参照すれば、基板１１０上に、素子分離用トレンチ１１２Ｔを形成し、素子分離用トレンチ１１２Ｔ内に、素子分離膜１１２を形成することができる。素子分離膜１１２により、基板１１０に、複数の活性領域ＡＣＴが定義されうる。
その後、基板１１０に、複数のワードライントレンチ１２０Ｔを形成することができる。複数のワードライントレンチ１２０Ｔは、第１水平方向（Ｘ方向）に相互平行に延長され、活性領域ＡＣＴを横切るライン形状を有しうる。複数のワードライントレンチ１２０Ｔが形成された結果物を洗浄した後、複数のワードライントレンチ１２０Ｔそれぞれの内部に、ゲート誘電膜１２２、ワードライン１２４及び埋没絶縁膜１２６を順に形成することができる。複数のワードライン１２４を形成する前後、複数の活性領域ＡＣＴの上部に、複数のソース／ドレイン領域を形成するためのイオン注入工程が遂行されうる。
その後、基板１１０に、複数のワードライントレンチ１２０Ｔを形成することができる。複数のワードライントレンチ１２０Ｔは、第１水平方向（Ｘ方向）に相互平行に延長され、活性領域ＡＣＴを横切るライン形状を有しうる。複数のワードライントレンチ１２０Ｔが形成された結果物を洗浄した後、複数のワードライントレンチ１２０Ｔそれぞれの内部に、ゲート誘電膜１２２、ワードライン１２４及び埋没絶縁膜１２６を順に形成することができる。複数のワードライン１２４を形成する前後、複数の活性領域ＡＣＴの上部に、複数のソース／ドレイン領域を形成するためのイオン注入工程が遂行されうる。
【0067】
その後、基板１１０上に、第２水平方向（Ｙ方向）に沿って相互平行に延長される複数の導電性拡張パッドラインＸＰＬと、複数のパッド分離用ライン構造物ＰＩＬとが、第１水平方向（Ｘ方向）に沿って互いに交互に配列されうる。例示的な実施形態によれば、複数の導電性拡張パッドラインＸＰＬと、複数のパッド分離用ライン構造物ＰＩＬは、複数の活性領域ＡＣＴの上面、素子分離膜１１２の上面、及び複数の埋没絶縁膜１２６の上面を覆うように形成されうる。
【0068】
例示的な実施形態によれば、基板１１０上に、導電性拡張パッドラインＸＰＬ形成用物質を均一に塗布して導電層を形成した後、前記導電層の一部領域をエッチングし、第２水平方向（Ｙ方向）に延びるパッド分離用トレンチを形成することができ、その場合、前記パッド分離用トレンチは、基板１１０の上面１１０Ｕを一部貫通しうる。例えば、前記導電層はメッキ、物理気相蒸着（ＰＶＤ）工程、原子層積層（ＡＬＤ（atomic layer deposition））工程、化学気相蒸着（ＣＶＤ（chemical vapor deposition））工程、物理気相蒸着（ＰＶＤ）工程、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）工程、低圧ＣＶＤ（ＬＰＣＶＤ）工程などを介して形成されうる。その後、前記パッド分離用トレンチにパッド分離用ライン構造物ＰＩＬを満たして平坦化工程を遂行することができる。例えば、パッド分離用ライン構造物ＰＩＬは、原子層積層（ＡＬＤ）工程、化学気相蒸着（ＣＶＤ）工程、物理気相蒸着（ＰＶＤ）工程、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）工程、低圧ＣＶＤ（ＬＰＣＶＤ）工程などを介して形成されうる。
【0069】
他の一部実施形態において、基板１１０上に絶縁物質を均一に塗布し、絶縁層を形成した後、前記絶縁層の一部領域をエッチングし、第２水平方向（Ｙ方向）に延びるパッド用トレンチを形成することができ、その場合、前記パッド用トレンチは、基板１１０の上面１１０Ｕを一部貫通しうる。その後、前記パッド用トレンチに導電性拡張パッドラインＸＰＬを充填し、平坦化工程を遂行することができる。例えば、前記絶縁層は、原子層積層（ＡＬＤ）工程、化学気相蒸着（ＣＶＤ）工程、物理気相蒸着（ＰＶＤ）工程、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）工程、低圧ＣＶＤ（ＬＰＣＶＤ）工程などを介して形成されうる。例えば、前記導電性拡張パッドラインＸＰＬは、ダマシン（damascene）工程などを介して形成されうる。その後、以下で説明される製造方法により、図５Ａ及び図５Ｂを参照して説明された集積回路素子１００ａを製造することができる。
【0070】
図８、図９Ａ及び図９Ｂを参照すれば、図６、図７Ａ及び図７Ｂの結果物において、複数の導電性拡張パッドラインＸＰＬの上面と、複数のパッド分離用ライン構造物ＰＩＬの上面とを覆う層間絶縁膜１３２を形成した後、基板１１０の一部領域において、活性領域ＡＣＴに、第１リセス空間Ｒ１を形成することができる。それにより、複数の活性領域ＡＣＴそれぞれの一部を露出させる陰刻リセス空間ＨＲＡと、複数の導電性拡張パッドＸＰ、及び複数のパッド分離構造物ＰＩを含む陽刻セル領域ＥＣＡと、が形成されうる。例えば、第１リセス空間Ｒ１を形成する過程において、複数の導電性拡張パッドラインＸＰＬと、複数のパッド分離用ライン構造物ＰＩＬとがそれぞれ一部除去され、複数の導電性拡張パッドＸＰと、複数のパッド分離構造物ＰＩとが形成されうる。
【0071】
図１０Ａ及び図１０Ｂを参照すれば、第１リセス空間Ｒ１を介して露出された表面をコンフォーマルに覆う第１内側絶縁スペーサ１３４を形成した後、エッチングを介して第１リセス空間Ｒ１の下面を覆う第１内側絶縁スペーサ１３４を除去し、さらに複数の活性領域ＡＣＴを露出させることができる。その場合、第１内側絶縁スペーサ１３４は、第１リセス空間Ｒ１の側壁を構成する層間絶縁膜１３２の側壁、導電性拡張パッドＸＰの側壁、パッド分離構造物ＰＩの側壁を覆う部分を含むものでもある。第１内側絶縁スペーサ１３４は、第１リセス空間Ｒ１の側壁を構成する素子分離膜１１２及び埋没絶縁膜１２６を覆う部分を含むものでもある。
【0072】
その後、第１リセス空間Ｒ１の残った部分をダイレクトコンタクトＤＣ形成用導電層１３７で充填しうる。例えば、ダイレクトコンタクトＤＣ形成用導電層１３７は、第１リセス空間Ｒ１を充填し、層間絶縁膜１３２の上面を覆うように、十分な厚みに形成されうる。
【0073】
図１１Ａ及び図１１Ｂを参照すれば、図１０Ａ及び図１０Ｂの結果物において、ダイレクトコンタクトＤＣ形成用導電層１３７上に、中間導電層（図示せず）、上部導電層（図示せず）、及び複数の絶縁キャッピングパターン１４８を形成することができる。例示的な実施形態によれば、前記中間導電層（図示せず）及び前記上部導電層（図示せず）は、ダイレクトコンタクトＤＣ形成用導電層１３７を、全体的に均一に覆うように形成され、複数の絶縁キャッピングパターン１４８は、それぞれ第２水平方向（Ｙ方向）に沿って長く延長されるラインパターンによってもなる。
【0074】
その後、複数の絶縁キャッピングパターン１４８をエッチングマスクとして利用し、ダイレクトコンタクトＤＣ形成用導電層１３７、前記中間導電層（図示せず）及び前記上部導電層（図示せず）それぞれの一部をエッチングし、複数の下部導電ライン１４２、複数の中間導電ライン１４４、及び複数の上部導電ライン１４６を含む複数のビットラインＢＬ、及びダイレクトコンタクトＤＣを形成することができる。例えば、複数のビットラインＢＬは、それぞれダイレクトコンタクトＤＣ形成用導電層１３７、前記中間導電層（図示せず）及び前記上部導電層（図示せず）の一部が除去された後で残った部分によってもなる。エッチング工程が遂行された後、平面的観点において、陰刻リセス空間ＨＲＡの面積がさらに拡張されうる。
【0075】
複数のビットラインＢＬが形成された後、ダイレクトコンタクトＤＣ周辺において、第１リセス空間Ｒ１の一部が再び露出されうる。複数のビットラインＢＬそれぞれの間には、第２水平方向（Ｙ方向）に沿って長く延長されるライン空間ＬＳが限定されうる。
図１２Ａ及び図１２Ｂを参照すれば、複数のビットラインＢＬの側壁と、複数のキャッピング絶縁パターン１４８の側壁とを覆うスペーサ構造物ＳＰ１を形成し、ビットライン構造物ＢＬＳを形成することができる。
図１２Ａ及び図１２Ｂを参照すれば、複数のビットラインＢＬの側壁と、複数のキャッピング絶縁パターン１４８の側壁とを覆うスペーサ構造物ＳＰ１を形成し、ビットライン構造物ＢＬＳを形成することができる。
【0076】
例示的な実施形態によれば、図１１Ａ及び図１１Ｂの結果物において、露出された表面をコンフォーマルに覆う第２内側絶縁スペーサ１５２を形成することができる。第２内側絶縁スペーサ１５２は、ダイレクトコンタクトＤＣ、下部導電ライン１４２、中間導電ライン１４４、上部導電ライン１４６、及び複数の絶縁キャッピングパターン１４８それぞれをコンフォーマルに覆うように形成されうる。第２内側絶縁スペーサ１５２は、シリコン窒化膜によってもなる。例えば、第２内側絶縁スペーサ１５２は、ＣＶＤ（chemical vapor deposition）工程またはＡＬＤ（atomic layer deposition）工程を介して形成されうる。
【0077】
その後、第２内側絶縁スペーサ１５２上において、第１リセス空間Ｒ１の残った空間を充填しながら、複数のビットラインＢＬ、複数の絶縁キャッピングパターン１４８、及び複数のダイレクトコンタクトＤＣそれぞれの側壁を覆う予備ギャップフィル絶縁膜（図示せず）を形成することができる。例示的な実施形態によれば、前記予備ギャップフィル絶縁膜（図示せず）は、シリコン窒化膜によってもなる。例えば、前記予備ギャップフィル絶縁膜（図示せず）は、ＣＶＤ工程またはＡＬＤ工程を介して形成されうる。
その後、前記予備ギャップフィル絶縁膜（図示せず）を等方性エッチングし、前記予備ギャップフィル絶縁膜（図示せず）の残った部分によってなるギャップフィル絶縁パターン１５３を形成することができる。前記予備ギャップフィル絶縁膜（図示せず）を等方性エッチングする間、第２内側絶縁スペーサ１５２がエッチング停止膜の役割を行うができる。
その後、前記予備ギャップフィル絶縁膜（図示せず）を等方性エッチングし、前記予備ギャップフィル絶縁膜（図示せず）の残った部分によってなるギャップフィル絶縁パターン１５３を形成することができる。前記予備ギャップフィル絶縁膜（図示せず）を等方性エッチングする間、第２内側絶縁スペーサ１５２がエッチング停止膜の役割を行うができる。
【0078】
その後、ＣＶＤ工程またはＡＬＤ工程を利用して露出された表面をコンフォーマルに覆う中間絶縁スペーサ膜を形成した後、前記中間絶縁スペーサ膜を異方性エッチングし、前記中間絶縁スペーサ膜から、複数の中間絶縁スペーサ１５４を形成することができる。
複数の中間絶縁スペーサ１５４を形成するために、前記中間絶縁スペーサ膜を異方性エッチングする間、第２内側絶縁スペーサ１５２の一部と、層間絶縁膜１３２の一部とが除去されうる。その結果、複数のライン空間ＬＳを介し、基板１１０の一部、第２内側絶縁スペーサ１５２の一部、及びギャップフィル絶縁パターン１５３の一部が露出されうる。複数の中間絶縁スペーサ１５４は、それぞれ第２内側絶縁スペーサ１５２上において、ビットラインＢＬの側壁と、絶縁キャッピングパターン１４８の側壁とを覆うことができる。
複数の中間絶縁スペーサ１５４を形成するために、前記中間絶縁スペーサ膜を異方性エッチングする間、第２内側絶縁スペーサ１５２の一部と、層間絶縁膜１３２の一部とが除去されうる。その結果、複数のライン空間ＬＳを介し、基板１１０の一部、第２内側絶縁スペーサ１５２の一部、及びギャップフィル絶縁パターン１５３の一部が露出されうる。複数の中間絶縁スペーサ１５４は、それぞれ第２内側絶縁スペーサ１５２上において、ビットラインＢＬの側壁と、絶縁キャッピングパターン１４８の側壁とを覆うことができる。
【0079】
例示的な実施形態によれば、複数の中間絶縁スペーサ１５４は、第２内側絶縁スペーサ１５２の構成物質、及びギャップフィル絶縁パターン１４８の構成物質と異なる物質によってもなる。複数の中間絶縁スペーサ１５４は、第２内側絶縁スペーサ１５２及びギャップフィル絶縁パターン１４８それぞれに対し、エッチング選択比を有する物質によってもなる。例えば、複数の中間絶縁スペーサ１５４は、シリコン酸化膜によってもなる。
【0080】
その後、ＣＶＤ工程またはＡＬＤ工程を利用して露出された表面をコンフォーマルに覆う外側絶縁スペーサ膜を形成することができる。前記外側絶縁スペーサ膜は、複数の中間絶縁スペーサ１５４に対し、エッチング選択比費を有する物質によってもなる。例えば、前記外側絶縁スペーサ膜は、シリコン窒化膜によってもなる。
【0081】
その後、エッチング工程を介し、外側絶縁スペーサ１５６が形成され、ビットライン構造物ＢＬＳが形成され、複数のビットライン構造物ＢＬＳ間において、第２水平方向（Ｙ方向）に沿って延長され、複数の導電性拡張パッドＸＰの上面を露出させる第２リセス空間Ｒ２が形成されうる。例えば、導電性拡張パッドＸＰの上面を覆う層間絶縁膜１３２が除去されうる。例えば、外側絶縁スペーサ１５６は、中間絶縁スペーサ１５４を覆う部分、第２内側絶縁スペーサ１５２を覆う部分、及び層間絶縁膜１３２を覆う部分を含むものでもある。
【0082】
図１３、図１４Ａ及び図１４Ｂを参照すれば、図１２Ａ及び図１２Ｂの結果物において、第２リセス空間Ｒ２を導電性膜質で充填した後で平坦化させ、第２水平方向（Ｙ方向）に沿って延びる複数の導電性ラインＣＰＬを形成することができる。例示的な実施形態によれば、複数の導電性ラインＣＰＬは、複数のビットライン構造物ＢＬＳを挟み、第１水平方向（Ｘ方向）に互いに離隔されうる。
【0083】
図１５、図１６Ａ図１６Ｂを参照すれば、図１３、図１４Ａ及び図１４Ｂの結果物において、複数のビットライン構造物ＢＬＳ間の一部領域において、第３リセス空間Ｒ３を形成することができる。例示的な実施形態によれば、第３リセス空間Ｒ３は、複数の導電性拡張パッドＸＰ、及び複数の導電性ラインＣＰＬを共に貫通することができ、それにより、複数の導電性プラグＣＰが形成されうる。例示的な実施形態によれば、第３リセス空間Ｒ３によって露出される複数の導電性拡張パッドＸＰの側面、及び複数の導電性プラグＣＰの側面は、平坦に形成されうる。その後、第３リセス空間Ｒ３を充填する複数の分離フェンスＰＦを形成することができる。例えば、分離フェンスＰＦは、ＡＬＤ工程またはＣＶＤ工程を介して形成されうる。
【0084】
本発明の例示的な実施形態による集積回路素子１００の製造方法によれば、第３リセス空間Ｒ３を形成する工程において、複数の導電性拡張パッドＸＰ、及び複数の導電性ラインＣＰＬを共に貫通し、互いに隣接した複数の導電性拡張パッドＸＰ間、及び互いに隣接した複数の導電性コンタクトプラグＣＰ間を１つの工程でもって分離させることができる。例えば、第２水平方向（Ｙ方向）に互いに隣接した２つの導電性拡張パッドＸＰ間を離隔させる工程、及び互いに隣接した複数の導電性コンタクトパッドＣＰ間を離隔させる工程が、別個の工程として遂行されないのである。それにより、工程コストが低減され、分離フェンスＰＦの側壁が平坦になるように形成され、集積回路素子１００の構造的安定性及び電気的信頼性が向上されうる。
【0085】
図１、図２Ａ及び図２Ｂを参照すれば、図１５、図１６Ａ及び図１６Ｂの結果物において、複数のビットライン構造物ＢＬＳ間の一部領域において、複数の導電性プラグＣＰの上面をエッチバックし、第２リセス空間Ｒ２を一部露出させた後、露出された表面をコンフォーマルに覆う導電性バリア膜１７４を形成することができる。例えば、導電性バリア膜１７４は、第２リセス空間Ｒ２を部分的に充填し、複数の導電性プラグＣＰの上面、複数のビットライン構造物ＢＬＳ側壁の一部及び上面を覆うことができる。その後、導電性バリア膜１７４上に、第２リセス空間Ｒ２を充填するのに十分な厚みの金属膜を形成し、導電層１７６を形成することができる。
【0086】
その後、導電層１７６上に、導電層１７６の一部を露出させるマスクパターン（図示せず）を形成し、前記マスクパターンをエッチングマスクとして利用し、導電層１７６、導電性バリア膜１７４、スペーサ構造物ＳＰ１及びキャッピング絶縁パターン１４８をエッチングし、上部リセス空間Ｒ４を形成することができる。前記マスクパターンは、シリコン窒化膜によってもなるが、それに限定されるものではない。
【0087】
上部リセス空間Ｒ４によって限定される複数の導電性ランディングパッドＬＰそれぞれの上面は、複数のアイランドパターン形状を有しうる。複数の導電性ランディングパッドＬＰにおいて、第２リセス空間Ｒ２の外部から水平方向に延長される部分は、図１に例示された複数の導電性ランディングパッドＬＰを構成しうる。
【0088】
複数の導電性ランディングパッドＬＰが形成された後、複数の導電性ランディングパッドＬＰそれぞれに含まれた導電性バリア膜１７４及び導電層１７６は、第１水平方向（Ｘ方向）に、第２内側絶縁スペーサ１５２、中間絶縁スペーサ１５４及び外側絶縁スペーサ１５６を挟み、ビットラインＢＬに含まれた下部導電ライン１４２、中間導電ライン１４４及び上部導電ライン１４６それぞれと対面することができる。
【0089】
複数の導電性ランディングパッドＬＰ周囲の上部リセス空間Ｒ４を、絶縁膜１８０で充填し、複数の導電性ランディングパッドＬＰを相互電気的に絶縁させることができる。その後、絶縁膜１８０上に、複数の導電性ランディングパッドＬＰに電気的に連結可能な複数のキャパシタ下部電極（図示せず）を形成することができる。
【0090】
以上において、第１リセス空間Ｒ１を介し、陽刻セル領域ＥＣＡ及び陰刻リセス空間ＨＲＡを形成し、陰刻リセス空間ＨＲＡの一部領域に、ダイレクトコンタクトＤＣを形成して製造された集積回路素子１００ａを製造する方法について説明したが、以上のところに制限されるものではない。例えば、図６、図７Ａ及び図７Ｂを参照して説明されたように、複数の導電性拡張パッドラインＸＰＬと、複数のパッド分離用ライン構造物ＰＩＬとを形成した後、層間絶縁膜１３２を形成し、一部領域において、ダイレクトコンタクトホールを形成することもできる。その場合、該ダイレクトコンタクトホールは、本明細書による陰刻リセス空間ＨＲＡに対応しうる。
【0091】
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、前述の実施形態に限定されるものではなく、本発明の技術的な思想内及び範囲内において、当分野で通常の知識を有する者により、さまざまな変形及び変更が可能である。
【産業上の利用可能性】
【0092】
本発明の集積回路素子は、例えば、電子機器関連の技術分野に効果的に適用可能である。
【符号の説明】
【0093】
１１０ 基板
１３２ 層間絶縁膜
ＡＣＴ 活性領域
ＢＬ ビットライン
ＢＬＳ ビットライン構造物
ＣＰ 導電性コンタクトプラグ
ＣＶＳ 導電性垂直構造物
ＤＣ ダイレクトコンタクト
ＬＰ ランディングパッド
ＰＩ パッド分離構造物
ＳＰ１ スペーサ構造物
ＸＰ 導電性拡張パッド
１３２ 層間絶縁膜
ＡＣＴ 活性領域
ＢＬ ビットライン
ＢＬＳ ビットライン構造物
ＣＰ 導電性コンタクトプラグ
ＣＶＳ 導電性垂直構造物
ＤＣ ダイレクトコンタクト
ＬＰ ランディングパッド
ＰＩ パッド分離構造物
ＳＰ１ スペーサ構造物
ＸＰ 導電性拡張パッド
【図1】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13】
【図14A】
【図14B】
【図15】
【図16A】
【図16B】