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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024058693
(43)【公開日】2024-04-30
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20240422BHJP
【ＦＩ】
H01L25/04 C
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022165942
(22)【出願日】2022-10-17
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、国立研究開発法人科学技術振興機構、「戦略的イノベーション創造プログラム／ＳＩＰ第２期／ＩｏＥ社会のエネルギーシステム／高パワー密度、高温動作可能なＷＢＧチップ搭載パワーモジュール／ユニバーサル対応コア・パワーモジュールの開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】平尾 章
(72)【発明者】
【氏名】池田 良成
(72)【発明者】
【氏名】堀 元人
(57)【要約】
【課題】パワー半導体素子を搭載した半導体装置において、寄生インダクタンスを低減することができる半導体装置を提供する。
【解決手段】導電板１２ａを上面側に有する絶縁回路基板１と、導電板１２ａ上に搭載された半導体チップと、半導体チップに電気的に接続され、内側導体層６１、内側導体層６１の外周に設けられた外側導体層６３、及び内側導体層６１と外側導体層６３の間に設けられた絶縁層６２を有する外部接続端子６ａとを備える。
【選択図】図４
【解決手段】導電板１２ａを上面側に有する絶縁回路基板１と、導電板１２ａ上に搭載された半導体チップと、半導体チップに電気的に接続され、内側導体層６１、内側導体層６１の外周に設けられた外側導体層６３、及び内側導体層６１と外側導体層６３の間に設けられた絶縁層６２を有する外部接続端子６ａとを備える。
【選択図】図４
【特許請求の範囲】
【請求項1】
導電板を上面側に有する絶縁回路基板と、
前記導電板上に搭載された半導体チップと、
前記半導体チップに電気的に接続され、内側導体層、前記内側導体層の周囲に設けられた外側導体層、及び前記内側導体層と前記外側導体層の間に設けられた絶縁層を有する外部接続端子と、
を備える半導体装置。
前記導電板上に搭載された半導体チップと、
前記半導体チップに電気的に接続され、内側導体層、前記内側導体層の周囲に設けられた外側導体層、及び前記内側導体層と前記外側導体層の間に設けられた絶縁層を有する外部接続端子と、
を備える半導体装置。
【請求項2】
前記半導体チップの上方に設けられ、前記半導体チップと電気的に接続されたプリント基板を更に備える
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記外部接続端子が、前記導電板又は前記プリント基板上から上方に延伸する
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項4】
前記外側導体層の下端が前記導電板又は前記プリント基板に電気的に接続され、
前記内側導体層の下端が前記絶縁層により塞がれている
請求項３に記載の半導体装置。
前記内側導体層の下端が前記絶縁層により塞がれている
請求項３に記載の半導体装置。
【請求項5】
前記内側導体層の上端が前記外側導体層に電気的に接続されている
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項6】
前記内側導体層が柱状又は平板状であり、
前記絶縁層が前記内側導体層の外周を囲む筒状であり、
前記外側導体層が前記絶縁層の外周を囲む筒状である
請求項１又は２に記載の半導体装置。
前記絶縁層が前記内側導体層の外周を囲む筒状であり、
前記外側導体層が前記絶縁層の外周を囲む筒状である
請求項１又は２に記載の半導体装置。
【請求項7】
前記内側導体層が平板状であり、
前記絶縁層が筒状であり前記内側導体層の周囲を囲み、
前記外側導体層が平板状であり複数設けられ、前記絶縁層の周囲で互いに対向する
請求項１又は２に記載の半導体装置。
前記絶縁層が筒状であり前記内側導体層の周囲を囲み、
前記外側導体層が平板状であり複数設けられ、前記絶縁層の周囲で互いに対向する
請求項１又は２に記載の半導体装置。
【請求項8】
前記内側導体層が平板状であり、
前記絶縁層が平板状であり複数設けられ、前記内側導体層を挟んで互いに対向し、
前記外側導体層が平板状であり複数設けられ、前記内側導体層及び前記絶縁層を挟んで互いに対向する
請求項１又は２に記載の半導体装置。
前記絶縁層が平板状であり複数設けられ、前記内側導体層を挟んで互いに対向し、
前記外側導体層が平板状であり複数設けられ、前記内側導体層及び前記絶縁層を挟んで互いに対向する
請求項１又は２に記載の半導体装置。
【請求項9】
前記外部接続端子が、前記外側導体層の下端に設けられ、前記外側導体層の外径よりも広い幅の下部導体層を更に備える
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項10】
前記外側導体層の下端が、前記導電板又は前記プリント基板に電気的に接続され、
前記内側導体層の上端が前記絶縁層により塞がれている
請求項３に記載の半導体装置。
前記内側導体層の上端が前記絶縁層により塞がれている
請求項３に記載の半導体装置。
【請求項11】
前記内側導体層の下端が前記外側導体層に電気的に接続されている
請求項１０に記載の半導体装置。
請求項１０に記載の半導体装置。
【請求項12】
前記外部接続端子の下端が先細り形状である
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項13】
前記外部接続端子の上端が先細り形状である
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項14】
前記外側導体層が前記導電板及び前記プリント基板から離隔し、
前記内側導体層の下端が前記導電板又は前記プリント基板に電気的に接続されている
請求項３に記載の半導体装置。
前記内側導体層の下端が前記導電板又は前記プリント基板に電気的に接続されている
請求項３に記載の半導体装置。
【請求項15】
前記半導体チップ及び前記絶縁回路基板を収容するケースを更に備え、
前記外部接続端子が前記ケースと一体的に形成されている
請求項１又は２に記載の半導体装置。
前記外部接続端子が前記ケースと一体的に形成されている
請求項１又は２に記載の半導体装置。
【請求項16】
前記外部接続端子が屈曲部を有する
請求項１５に記載の半導体装置。
請求項１５に記載の半導体装置。
【請求項17】
前記内側導体層にスリットが設けられている
請求項１５に記載の半導体装置。
請求項１５に記載の半導体装置。
【請求項18】
前記半導体チップを封止する封止部材を更に備える
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パワー半導体素子を内蔵する半導体装置（半導体モジュール）に関する。
【背景技術】
【0002】
近年、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）又は酸化ガリウム（Ｇａ２Ｏ３）等からなる次世代のパワー半導体素子を搭載したパワー半導体装置（以下、単に、「半導体装置」と呼ぶ。）の開発が進められている。これらのパワー半導体素子は、従来のシリコン（Ｓｉ）からなるパワー半導体素子に対して絶縁破壊電界強度が高いことから高耐圧であり、また不純物濃度をより高く、活性層をより薄くすることができることから、高効率で高速動作が可能な小型の半導体装置を実現することができる。
【0003】
特許文献１には、金属板が、平板のパワー端子と近接して平行に延びており、パワー端子が発する磁場によって金属板の内部に渦電流が生じ、この渦電流の発生によって磁場が弱まり、パワー端子のインダクタンスを低減できることが開示されている。
【0004】
特許文献２には、パワーモジュールにおいて、リカバリ電流が流れたとき、電磁誘導効果により、金属板の双方にリカバリ電流と逆方向の渦電流が生じ、リカバリ電流に起因する磁束が打ち消され、経路に生じるサージ電圧が減少する分だけ、経路の見かけ上の寄生インダクタンスが小さくなることが開示されている。
【0005】
特許文献３には、半導体装置において、複数の電極の延設部分が、互いに５ｍｍ以内の間隔をあけて配置され、任意の一つの電極に交流電流を流した場合に発生する交番磁界と、他の電極表面の渦電流、または、他の電極に流す交流電流により発生する交番磁界とを、互いに打ち消すことができ、この結果として、自己インダクタンスを低減することができることが開示されている。
【0006】
特許文献４には、半導体モジュールにおいて、外部接続端子から他の外部接続端子までＵ字状の経路に沿って導通されることにより、外部接続端子から他の外部接続端子まで配線長を短くすることができ、インダクタンスを低減することができることが開示されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１７－０２２８４４号公報
【特許文献2】特開２０１６－０５９０９４号公報
【特許文献3】特開２０１５－１８５５６１号公報
【特許文献4】特開２０２１－０６８８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
パワー半導体素子のスイッチング動作時には、主回路配線の寄生インダクタンスによってサージ電圧が発生し、パワー半導体素子が破壊される恐れがある。
【0009】
上記課題に鑑み、本発明は、パワー半導体素子を搭載した半導体装置において、寄生インダクタンスを低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一態様は、（ａ）導電板を上面側に有する絶縁回路基板と、（ｂ）導電板上に搭載された半導体チップと、（ｃ）半導体チップに電気的に接続され、内側導体層、内側導体層の周囲に設けられた外側導体層、及び内側導体層と外側導体層の間に設けられた絶縁層を有する外部接続端子とを備える半導体装置であることを要旨とする。
【発明の効果】
【0011】
本発明によれば、パワー半導体素子を搭載した半導体装置において、寄生インダクタンスを低減することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0012】
【図1】第１実施形態に係る半導体装置の側面図である。
【図2】第１実施形態に係る半導体装置の平面図である。
【図3】第１実施形態に係る半導体装置の外部接続端子の水平方向の断面図である。
【図4】第１実施形態に係る半導体装置の外部接続端子の垂直方向の断面図である。
【図5】第１実施形態に係る半導体装置の外部接続端子の垂直方向の他の断面図である。
【図6】第１実施形態に係る半導体装置の等価回路図である。
【図7】第１実施形態に係る半導体装置及び比較例の解析周波数とインダクタンスの関係を示すグラフである。
【図8】第２実施形態に係る半導体装置の外部接続端子の水平方向の断面図である。
【図9】第３実施形態に係る半導体装置の外部接続端子の水平方向の断面図である。
【図10】第４実施形態に係る半導体装置の外部接続端子の水平方向の断面図である。
【図11】第５実施形態に係る半導体装置の外部接続端子の水平方向の断面図である。
【図12】第６実施形態に係る半導体装置の外部接続端子の水平方向の断面図である。
【図13】第７実施形態に係る半導体装置の外部接続端子の垂直方向の断面図である。
【図14】第８実施形態に係る半導体装置の外部接続端子の垂直方向の断面図である。
【図15】第９実施形態に係る半導体装置の外部接続端子の垂直方向の断面図である。
【図16】第１０実施形態に係る半導体装置の外部接続端子の垂直方向の断面図である。
【図17】第１１実施形態に係る半導体装置の外部接続端子の垂直方向の断面図である。
【図18】第１２実施形態に係る半導体装置の断面図である。
【図19】第１２実施形態に係る半導体装置の内側導体層の平面図である。
【図20】第１２実施形態に係る半導体装置の内側導体層の他の平面図である。
【発明を実施するための形態】
【0013】
以下、図面を参照して、第１～第１２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第１２実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0014】
以下の説明において、「第１主電極」とは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であれば、エミッタ電極又はコレクタ電極のいずれか一方を意味する。電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）であれば、ソース電極又はドレイン電極のいずれか一方を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）、ダイオードであれば、アノード電極又はカソード電極のいずれか一方を意味する。また、「第２主電極」とは、ＩＧＢＴであれば、上記第１主電極とはならないエミッタ電極又はコレクタ電極のいずれか一方を意味する。ＦＥＴやＳＩＴであれば、上記第１主電極とはならないソース電極又はドレイン電極のいずれか一方を意味する。ＳＩサイリスタやＧＴＯ、ダイオードであれば、上記第１主電極とはならないアノード電極又はカソード電極のいずれか一方を意味する。即ち、「第１主電極」がソース電極であれば、「第２主電極」はドレイン電極を意味する。「第１主電極」がエミッタ電極であれば、「第２主電極」はコレクタ電極を意味する。「第１主電極」がアノード電極であれば、「第２主電極」はカソード電極を意味する。
【0015】
また、以下の説明における「上」、「下」、「上下」、「左」、「右」、「左右」等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば「上下」は「左右」に変換して読まれ、１８０°回転して観察すれば「上下」は反転して読まれることは勿論である。
【0016】
（第１実施形態）
第１実施形態に係る半導体装置は、パワー半導体素子の２つ分の機能を有する「２イン１」と呼ばれる半導体モジュールである。第１実施形態に係る半導体装置は、図１に示すように、絶縁回路基板１と、絶縁回路基板１上に搭載された半導体チップ２ａ，２ｂとを備える。半導体チップ２ａ，２ｂの上方には、半導体チップ２ａ，２ｂと離隔してプリント基板４が配置されている。半導体チップ２ａ，２ｂ及びプリント基板４の周囲は、封止部材５により封止され、半導体チップ２ａ，２ｂ及びプリント基板４が周囲と電気的に絶縁されている。
第１実施形態に係る半導体装置は、パワー半導体素子の２つ分の機能を有する「２イン１」と呼ばれる半導体モジュールである。第１実施形態に係る半導体装置は、図１に示すように、絶縁回路基板１と、絶縁回路基板１上に搭載された半導体チップ２ａ，２ｂとを備える。半導体チップ２ａ，２ｂの上方には、半導体チップ２ａ，２ｂと離隔してプリント基板４が配置されている。半導体チップ２ａ，２ｂ及びプリント基板４の周囲は、封止部材５により封止され、半導体チップ２ａ，２ｂ及びプリント基板４が周囲と電気的に絶縁されている。
【0017】
絶縁回路基板１は、絶縁基板１１と、絶縁基板１１の上面に配置された上側導体層（導電板）１２ａ，１２ｂと、絶縁基板１１の下面に配置された下側導体層（導電板）１３とを備える。図１では図示を省略するが、上側導体層１２ａ，１２ｂには所定の回路パターンが形成されている。
【0018】
絶縁回路基板１は、例えば直接銅接合（ＤＣＢ）基板や活性金属ろう付け（ＡＭＢ）基板等であってもよい。絶縁基板１１は、例えば酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）、窒化ホウ素（ＢＮ）等からなるセラミクス基板や、高分子材料等を用いた樹脂絶縁基板で構成されている。上側導体層１２ａ，１２ｂ及び下側導体層１３は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等からなる導体箔で構成されている。
【0019】
上側導体層１２ａ，１２ｂ上には、はんだ又は焼結材等の接合材（不図示）を介して、或いは直接接合技術を用いて、半導体チップ２ａ，２ｂが接合されている。半導体チップ２ａ，２ｂは、例えばシリコン（Ｓｉ）材料で構成してもよく、或いは炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）等のワイドバンドギャップ半導体材料で構成してもよい。
【0020】
半導体チップ２ａ，２ｂは、用途により種類が異なるが、例えば電界効果トランジスタ（ＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、静電誘導（ＳＩ）サイリスタ、ゲートターンオフ（ＧＴＯ）サイリスタ等のパワー半導体素子、還流ダイオード（ＦＷＤ）等の整流素子等が採用可能である。
【0021】
第１実施形態に係る半導体装置では、半導体チップ２ａ，２ｂがＭＯＳＦＥＴである場合を例示している。半導体チップ２ａ，２ｂのそれぞれは、上面側に第１主電極（ソース電極）及び制御電極（ゲート電極）を有し、下面側に第２主電極（ドレイン電極）を有する。
【0022】
図１では２個の半導体チップ２ａ，２ｂを例示するが、半導体チップの数は特に限定されず、定格電流等に応じて適宜選択可能である。例えば、１個の半導体チップを有していてもよく、３つ以上の半導体チップを有していてもよい。
【0023】
半導体チップ２ａ，２ｂは、複数のポスト電極（バンプ）３ａ，３ｂを介してプリント基板４に接続されている。半導体チップ２ａのソース電極は、複数のポスト電極３ａの一部の下端に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。半導体チップ２ａのゲート電極は、複数のポスト電極３ａの他の一部の下端に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。半導体チップ２ｂのソース電極は、複数のポスト電極３ｂの一部の下端に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。半導体チップ２ｂのゲート電極は、複数のポスト電極３ｂの他の一部の下端に、はんだ又は焼結材等の接合材（不図示）を介して接合されている。
【0024】
ポスト電極３ａ，３ｂは、例えば柱状（換言すれば、棒状又はピン状）であり、具体的には円柱、楕円柱、三角柱又は四角柱等の多角柱等であってもよい。ポスト電極３ａ，３ｂの材料としては、例えば銅（Ｃｕ）等の金属材料が使用可能である。ポスト電極３ａ，３ｂは、プリント基板４の下面側の下側配線層４３に接合していてもよく、プリント基板４の上面側の上側配線層４２まで貫通していてもよい。なお、半導体チップ２ａ，２ｂとプリント基板４とを電気的に接続する手段として、ポスト電極３ａ，３ｂ以外の手段を用いてもよい。
【0025】
プリント基板４は、絶縁層４１と、絶縁層４１の上面に配置された上側配線層４２と、絶縁層４１の下面に配置された下側配線層４３とを備える。例えば、絶縁層４１は、ポリイミド樹脂や、ガラス繊維とポリイミド樹脂との組み合わせ等からなる樹脂基板で構成されている。
【0026】
上側配線層４２及び下側配線層４３は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等からなる導体箔で構成されている。図１では図示を省略するが、上側配線層４２及び下側配線層４３には、所定の回路パターンが形成されている。例えば、上側配線層４２及び下側配線層４３には、互いに同一の回路パターンが形成されていてもよい。上側配線層４２及び下側配線層４３は、絶縁層４１を貫通するスルーホールを介して電気的に接続されていてもよい。
【0027】
絶縁回路基板１の上側導体層１２ａには、高電位側の外部接続端子（ドレイン側端子）６ａの下端がはんだ又は焼結材等の接合材（不図示）を介して接合されている。ドレイン側端子６ａは、絶縁回路基板１の上方に向かって延伸する。ドレイン側端子６ａの上端は、封止部材５の上面から突出し、外部回路に接続される。ドレイン側端子６ａは、絶縁回路基板１の上側導体層１２ａを介して半導体チップ２ａのドレイン電極に電流を供給する。なお、ドレイン側端子６ａの詳細な構造については後述する。
【0028】
プリント基板４の上側配線層４２には、低電位側の外部接続端子（ソース側端子）６ｂ及び出力側の外部接続端子（出力端子）６ｃが接続されている。ソース側端子６ｂの下端は、はんだ又は焼結材等の接合材（不図示）を介してプリント基板４の上側配線層４２に接合されている。ソース側端子６ｂは、プリント基板４の上方に向かって延伸する。ソース側端子６ｂの上端は、封止部材５の上面から突出し、外部回路に接続される。ソース側端子６ｂは、半導体チップ２ｂのソース電極からの電流をポスト電極３ｂ及びプリント基板４を介して外部回路に流す。
【0029】
出力端子６ｃの下端は、はんだ又は焼結材等の接合材（不図示）を介して絶縁回路基板１の上側導体層１２ｂに接合されている。出力端子６ｃは、絶縁回路基板１の上方に向かって延伸する。出力端子６ｃの上端は、封止部材５の上面から突出し、外部回路に接続される。出力端子６ｃは、半導体チップ２ａがオン状態のときに、半導体チップ２ａのソース電極からの電流を、ポスト電極３ａ及びプリント基板４を介して外部回路に流す。出力端子６ｃは、半導体チップ２ｂがオン状態のときに、外部回路からの電流を、絶縁回路基板１の上側導体層１２ｂを介して半導体チップ２ｂのドレイン電極に供給する。
【0030】
図示を省略するが、プリント基板４には、複数のゲート制御端子（外部接続端子）及び複数の補助ソース端子（外部接続端子）が接続されている。各ゲート制御端子は、半導体チップ２ａ，２ｂのオン・オフを制御する制御信号を、プリント基板４及びポスト電極３ａ，３ｂを介して半導体チップ２ａ，２ｂのゲート電極へそれぞれ印加する。各補助ソース端子は、ポスト電極３ａ，３ｂ及びプリント基板４を介して半導体チップ２ａ，２ｂのソース側の電流をそれぞれ検出する。第１実施形態に係る半導体装置における「外部接続端子」には、ドレイン側端子６ａ、ソース側端子６ｂ、出力端子６ｃ、複数のゲート制御端子及び複数の補助ソース端子が含まれる。
【0031】
封止部材５は、第１実施形態に係る半導体装置の筐体を構成し、略直方体形状を有する。封止部材５の下面から、絶縁回路基板１が露出する。封止部材５としては、例えば熱硬化性樹脂等の樹脂材料が使用可能であり、具体的にはエポキシ樹脂、マレイミド樹脂、シアネート樹脂等が使用可能である。
【0032】
図２は、第１実施形態に係る半導体装置の平面図である。図２では、封止部材５の図示を省略し、ドレイン側端子６ａ、ソース側端子６ｂ及び出力端子６ｃを実線で示し、絶縁回路基板１、半導体チップ２ａ，２ｂ及びプリント基板４の平面パターンの外形を一点鎖線で模式的に示している。
【0033】
図２に示すように、絶縁回路基板１及び半導体チップ２ａ，２ｂは、矩形の平面パターンを有する。プリント基板４は、Ｌ字状の平面パターンを有するが、これに限定されず、例えば矩形の平面パターンを有していてもよい。ドレイン側端子６ａ及びソース側端子６ｂは、絶縁回路基板１の平面パターンである矩形の長手方向の一辺側に沿って、長手方向に並んで設けられている。出力端子６ｃは、絶縁回路基板１の平面パターンである矩形の略中央に設けられている。なお、ドレイン側端子６ａ、ソース側端子６ｂ及び出力端子６ｃの配置位置は特に限定されない。
【0034】
図１及び図２に示したドレイン側端子６ａの水平方向の断面図を図３に示す。図３のＡ－Ａ´線で切断したドレイン側端子６ａの垂直方向の断面図を図４に示す。図４では模式的に、図１よりもドレイン側端子６ａの幅を太く、且つ長さを短く示している。
【0035】
図３及び図４に示すように、ドレイン側端子６ａは、内側導体層６１と、内側導体層６１の周囲に設けられた絶縁層６２と、絶縁層６２の周囲に設けられた外側導体層６３を備える同軸型端子構造である。内側導体層６１、絶縁層６２及び外側導体層６３は同軸上に設けられている。内側導体層６１は円柱状である。絶縁層６２は円筒状であり、内側導体層６１の外周を囲むように設けられている。外側導体層６３は円筒状であり、絶縁層６２の外周を囲むように設けられている。
【0036】
内側導体層６１及び外側導体層６３は、銅（Ｃｕ）、Ｃｕを主成分とするＣｕ合金、アルミニウム（Ａｌ）、又はＡｌを主成分とするＡｌ合金等の金属等からなる導電材料で構成されている。内側導体層６１及び外側導体層６３は、互いに同一の材料で構成されていてもよく、異なる材料で構成されていてもよい。
【0037】
絶縁層６２は、ポリエチレン、テフロン（登録商標）、ポリイミド等の樹脂等からなる絶縁材料で構成されている。絶縁層６２は、内側導体層６１と外側導体層６３とを分離する機能を有する。絶縁層６２は、内側導体層６１が電流通電されることを防止するため、内側導体層６１の下端を塞ぐように設けられている。外側導体層６３の下端は、はんだ等の接合材７により上側導体層１２ａに接合されている。外側導体層６３は、上側導体層１２ａに電気的に接続されている。
【0038】
ドレイン側端子６ａの上端は、第１実施形態に係る半導体装置の外部要素であるプリント基板（駆動回路基板）９の貫通孔に挿入され、はんだ等の接合材８によりプリント基板９に接合されている。プリント基板９は、図１に示したプリント基板４とは異なる、半導体チップ４ａ，４ｂを駆動するための基板である。プリント基板９は、プリント基板４よりも上方に配置されており、封止部材９の外側に配置されている。なお、プリント基板９を、第１実施形態に係る半導体装置の内部要素として、第１実施形態に係る半導体装置が備えていてもよい。内側導体層６１の上端は、絶縁層６２に塞がれずに露出している。内側導体層６１及び外側導体層６３は、はんだ等の接合材８により互いに電気的に接続されている。これにより、内側導体層６１が浮遊電位となることを防止することができる。
【0039】
第１実施形態に係る半導体装置のスイッチング動作時には、図５に模式的に示すように、ドレイン側端子６ａの外側導体層６３には上側から下側へ電流Ｉ１が流れる。外側導体層６３に流れる電流Ｉ１の周囲には、アンペールの法則により、磁場Ｍが発生する。磁場Ｍは、ドレイン側端子６ａの上側から下側に見た場合に、時計回りに発生する。
【0040】
このとき、内側導体層６１には、レンツの法則により、磁場Ｍを抑制する方向に渦電流Ｉ１１，Ｉ１２が生じる。渦電流Ｉ１１，Ｉ１２は、内側導体層６１の中心部を上側から下側に、内側導体層６１の周辺部を下側から上側に、渦状に流れる。この渦電流Ｉ１１，Ｉ１２が、ドレイン側端子６ａの周囲の磁場Ｍを相殺して低減させる。この結果、ドレイン側端子６ａ自体の寄生インダクタンス及び変換回路部全体の寄生インダクタンスを低減させ、スイッチング動作時の誘導電圧を抑制することができる。
【0041】
図１に示したソース側端子６ｂ及び出力端子６ｃは、図３及び図４に示したドレイン側端子６ａと同様の構造を有する。また、図示を省略した複数のゲート制御端子及び複数の補助ソース端子も、図３及び図４に示したドレイン側端子６ａと同様の構造を有していてもよい。なお、第１実施形態に係る半導体装置の「外部接続端子」のすべてが、図３及び図４に示したドレイン側端子６ａと同様の構造を有していなくてもよく、第１実施形態に係る半導体装置の「外部接続端子」の一部が、例えば銅（Ｃｕ）等からなる単層構造であってもよい。
【0042】
【0043】
ドレイン側端子Ｐに、上アーム側のトランジスタＴ１の第２主電極（ドレイン電極）が接続され、ソース側端子Ｎに、下アーム側のトランジスタＴ２の第１主電極（ソース電極）が接続されている。トランジスタＴ１のソース電極及びトランジスタＴ２のドレイン電極が出力端子Ｕ及び補助ソース端子Ｓ１に接続されている。トランジスタＴ２のソース電極には、補助ソース端子Ｓ２が接続されている。トランジスタＴ１，Ｔ２のゲート電極にはゲート制御端子Ｇ１，Ｇ２が接続されている。トランジスタＴ１，Ｔ２には、還流ダイオード（ＦＷＤ）となるボディーダイオードＤ１，Ｄ２が逆並列に接続して内蔵されている。
【0044】
図６に示したドレイン側端子Ｐ、ソース側端子Ｎ及び出力端子Ｕが、図１に示したドレイン側端子６ａ、ソース側端子６ｂ及び出力端子６ｃに対応する。図６に示したトランジスタＴ１，Ｔ２が、図１に示した半導体チップ２ａ，２ｂにそれぞれ対応する。図６に示したゲート制御端子Ｇ１，Ｇ２、補助ソース端子Ｓ１，Ｓ２は、図１では図示を省略している。
【0045】
次に、第１実施形態に係る半導体装置のスイッチング動作について説明する。図示を省略したゲート制御端子を介して、半導体チップ２ａ，２ｂのオン・オフを制御する制御信号が、プリント基板４及びポスト電極３ａ，３ｂを介して半導体チップ２ａ，２ｂのゲート電極へ印加され、半導体チップ２ａ，２ｂが交互にスイッチング動作を行う。
【0046】
図１中の矢印Ｉ１～Ｉ６は、第１実施形態に係る半導体装置の電流経路を模式的に示している。ドレイン側端子６ａから入った電流（矢印Ｉ１）が、絶縁回路基板１の上側導体層１２ａを経由し、上アーム側の半導体チップ２ａからポスト電極３ａへ流れ（矢印Ｉ２）、プリント基板４を経由し、出力端子６ｃから外部回路に流れる（矢印Ｉ３）。また、外部回路から出力端子６ｃに入った電流（矢印Ｉ４）が、絶縁回路基板１の上側導体層１２ｂを経由し、下アーム側の半導体チップ２ｂからポスト電極３ｂへ流れ（矢印Ｉ５）、プリント基板４を経由し、ソース側端子６ｂから外部回路に流れる（矢印Ｉ６）。
【0047】
第１実施形態に係る半導体装置のスイッチング動作時に、半導体チップ２ａ，２ｂには以下の式（１）で表される誘導起電力ΔＶが発生する。
ΔＶ＝Ｌｓ×ｄｉ／ｄｔ …（１）
ΔＶ＝Ｌｓ×ｄｉ／ｄｔ …（１）
【0048】
式（１）中のＬｓは電力変換装置内の変換回路部の寄生インダクタンスである。寄生インダクタンスは、入力コンデンサ内部、半導体モジュールの内部、入力コンデンサと半導体モジュールとの間の接続配線に存在する。式（１）中のｄｉ／ｄｔはスイッチング時の電流変化率である。半導体チップ２ａ，２ｂには、回路の直流電圧に加えて、式（１）の誘導起電力ΔＶがサージ電圧として余分に印加される。そこで、定格電圧を決める際には、サージ電圧も含め、半導体チップ２ａ，２ｂの耐圧を超えないように設定する必要がある。
【0049】
ここで、電流経路Ｉ１～Ｉ６において、ドレイン側端子６ａ、ソース側端子６ｂ及び出力端子６ｃが長いため、従来のように、ドレイン側端子６ａ、ソース側端子６ｂ及び出力端子６ｃが銅（Ｃｕ）等からなる単層構造の場合には、ドレイン側端子６ａ、ソース側端子６ｂ及び出力端子６ｃ自体の寄生インダクタンスが電流経路Ｉ１～Ｉ６全体の寄生インダクタンスに占める割合が大きく、スイッチング動作時の誘導電圧の抑制が制限される。
【0050】
これに対して、第１実施形態に係る半導体装置によれば、図５に模式的に示すように、ドレイン側端子６ａを内側導体層６１、絶縁層６２及び外側導体層６３を有する構造とすることにより、内側導体層６１に渦電流Ｉ１１，Ｉ１２を発生させて、ドレイン側端子６ａの周囲の磁場Ｍを相殺して低減させることができる。ソース側端子６ｂ及び出力端子６ｃ等の外部接続端子も、ドレイン側端子６ａと同様の構造とすることで、ドレイン側端子６ａ、ソース側端子６ｂ及び出力端子６ｃ等の外部接続端子自体の寄生インダクタンス及び変換回路部全体の寄生インダクタンスを低減させることができるので、スイッチング動作時の誘導電圧を抑制することができる。
【0051】
次に、第１実施形態に係る半導体装置の製造方法（組立方法）の一例を説明する。まず、図３及び図４に示したドレイン側端子６ａを用意する。ドレイン側端子６ａは、例えば、円筒状の外側導体層６３に液状の樹脂を流し込み、その後、内側導体層６１を差し込み、樹脂を固めて絶縁層６２とすることで作製可能である。或いは、内側導体層６１が絶縁層６２で予め被覆されたものを円筒状の外側導体層６３に差し込むことで作製可能である。また、ドレイン側端子６ａと同様の構造のソース側端子６ｂ及び出力端子６ｃも用意する。
【0052】
また、図１に示した絶縁回路基板１を用意し、絶縁回路基板１の上側導体層１２ａ，１２ｂ上に接合材を介して半導体チップ２ａ，２ｂを搭載する。次に、半導体チップ２ａ，２ｂ上に接合材を介してポスト電極３ａ，３ｂを搭載し、ポスト電極３ａ，３ｂ上に接合材を介してプリント基板４を搭載する。
【0053】
次に、絶縁回路基板１の上側導体層１２ａ，１２ｂ上に接合材を介してドレイン側端子６ａ及び出力端子６ｃの下端を搭載し、プリント基板４の上側配線層４２上に接合材を介してソース側端子６ｂの下端を搭載する。
【0054】
次に、加熱処理により、絶縁回路基板１、半導体チップ２ａ，２ｂ、ポスト電極３ａ，３ｂ及びプリント基板４を互いに接合する。次に、半導体チップ２ａ，２ｂ、ポスト電極３ａ，３ｂ及びプリント基板４を封止部材５で封止する。これにより、図１に示した第１実施形態に係る半導体装置が完成する。
【0055】
図７は、第１実施形態に係る半導体装置及び比較例に係る半導体装置におけるドレイン側端子６ａとソース側端子６ｂの間のインダクタンスの周波数依存性のシミュレーション結果を示す。第１実施形態に係る半導体装置では、ドレイン側端子６ａ、ソース側端子６ｂ及び出力端子６ｃを図３及び図４に示した構造とし、比較例に係る半導体装置では、ドレイン側端子６ａ、ソース側端子６ｂ及び出力端子６ｃを単層構造とした。
【0056】
図７の「本発明」が第１実施形態に係る半導体装置のシミュレーション結果であり、「比較例」が比較例に係る半導体装置のシミュレーション結果である。図７に示すように、第１実施形態に係る半導体装置では、比較例に係る半導体装置と比較して、ドレイン側端子６ａとソース側端子６ｂの間のインダクタンスが大幅に低減されていることが分かる。
【0057】
以上のように、第１実施形態に係る半導体装置によれば、ドレイン側端子６ａ等の外部接続端子を内側導体層６１、絶縁層６２及び外側導体層６３を有する構造とすることにより、電流Ｉ１により発生する磁場Ｍを渦電流Ｉ１１，Ｉ１２により抑制することができる。このため、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。
【0058】
（第２実施形態）
図８は、第２実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面図であり、図３に示した第１実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面の位置に対応する。第２実施形態に係る半導体装置は、図８に示すように、ドレイン側端子６ａが角柱状（四角柱状）である点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。
図８は、第２実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面図であり、図３に示した第１実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面の位置に対応する。第２実施形態に係る半導体装置は、図８に示すように、ドレイン側端子６ａが角柱状（四角柱状）である点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。
【0059】
ドレイン側端子６ａは、角柱状（四角柱状）の内側導体層６１と、内側導体層６１の周囲を囲むように設けられた角筒状の絶縁層６２と、絶縁層６２の周囲を囲むように設けられた角筒状の外側導体層６３とを備える。内側導体層６１及びドレイン側端子６ａ全体の断面形状は、正方形又は長方形の矩形である。なお、内側導体層６１及びドレイン側端子６ａ全体の断面形状は、三角形でもよく、五角形以上の多角形であってもよい。ドレイン側端子６ａの垂直方向の断面は図４と同様である。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0060】
第２実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ドレイン側端子６ａ等の外部接続端子を内側導体層６１、絶縁層６２及び外側導体層６３を有する構造とすることにより、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。
【0061】
（第３実施形態）
図９は、第３実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面図であり、図３に示した第１実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面の位置に対応する。第３実施形態に係る半導体装置は、図９に示すように、ドレイン側端子６ａが平板状である点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。「平板状」とは、互いに対向する一対の主面を有し、一対の主面が平行に一方向に延伸する形状である。
図９は、第３実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面図であり、図３に示した第１実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面の位置に対応する。第３実施形態に係る半導体装置は、図９に示すように、ドレイン側端子６ａが平板状である点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。「平板状」とは、互いに対向する一対の主面を有し、一対の主面が平行に一方向に延伸する形状である。
【0062】
ドレイン側端子６ａは、平板状の内側導体層６１と、内側導体層６１の周囲を囲むように設けられた角筒状の絶縁層６２と、絶縁層６２の周囲を囲むように設けられた角筒状の外側導体層６３とを備える。ドレイン側端子６ａの垂直方向の断面は図４と同様である。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0063】
第３実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ドレイン側端子６ａ等の外部接続端子を内側導体層６１、絶縁層６２及び外側導体層６３を有する構造とすることにより、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。
【0064】
（第４実施形態）
図１０は、第４実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面図であり、図３に示した第１実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面の位置に対応する。第４実施形態に係る半導体装置は、図１０に示すように、ドレイン側端子６ａが平板状であり、且つ外側導体層６３ａ，６３ｂが筒状ではない点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。
図１０は、第４実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面図であり、図３に示した第１実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面の位置に対応する。第４実施形態に係る半導体装置は、図１０に示すように、ドレイン側端子６ａが平板状であり、且つ外側導体層６３ａ，６３ｂが筒状ではない点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。
【0065】
ドレイン側端子６ａは、平板状の内側導体層６１と、内側導体層６１の周囲を囲むように設けられた角筒状の絶縁層６２と、絶縁層６２の周囲に互いに対向するように設けられた平板状の外側導体層６３ａ，６３ｂとを備える。内側導体層６１、絶縁層６２及び外側導体層６３ａ，６３ｂを通過する垂直方向の断面は図４と同様である。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0066】
第４実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ドレイン側端子６ａ等の外部接続端子を内側導体層６１、絶縁層６２及び外側導体層６３ａ，６３ｂを有する構造とすることにより、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。
【0067】
（第５実施形態）
図１１は、第５実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面図であり、図３に示した第１実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面の位置に対応する。第５実施形態に係る半導体装置は、図１１に示すように、ドレイン側端子６ａが平板状であり、且つ絶縁層６２ａ，６２ｂ及び外側導体層６３ａ，６３ｂが筒状ではない点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。
図１１は、第５実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面図であり、図３に示した第１実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面の位置に対応する。第５実施形態に係る半導体装置は、図１１に示すように、ドレイン側端子６ａが平板状であり、且つ絶縁層６２ａ，６２ｂ及び外側導体層６３ａ，６３ｂが筒状ではない点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。
【0068】
ドレイン側端子６ａは、平板状の内側導体層６１と、内側導体層６１の互いに対向する一対の主面を挟んで互いに対向するように設けられた平板状の絶縁層６２ａ，６２ｂと、内側導体層６１、絶縁層６２ａ，６２ｂを挟んで互いに対向するように設けられた平板状の外側導体層６３ａ，６３ｂを備える。即ち、平板状の内側導体層６１、絶縁層６２ａ，６２ｂ及び外側導体層６３ａ，６３ｂが積層されるように設けられている。内側導体層６１、絶縁層６２ａ，６２ｂ及び外側導体層６３ａ，６３ｂの積層方向における垂直方向の断面は図４と同様である。第５実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0069】
第５実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ドレイン側端子６ａ等の外部接続端子を内側導体層６１、絶縁層６２ａ，６２ｂ及び外側導体層６３ａ，６３ｂを有する構造とすることにより、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。更に、内側導体層６１、絶縁層６２ａ，６２ｂ及び外側導体層６３ａ，６３ｂを積層して貼り合わせればよく、ドレイン側端子６ａ等の外部接続端子を容易に作製可能となる。
【0070】
（第６実施形態）
図１２は、第６実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面図であり、図３に示した第１実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面の位置に対応する。第６実施形態に係る半導体装置は、図１２に示すように、ドレイン側端子６ａが更に多層の構造を有する点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。
図１２は、第６実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面図であり、図３に示した第１実施形態に係る半導体装置のドレイン側端子６ａの水平方向の断面の位置に対応する。第６実施形態に係る半導体装置は、図１２に示すように、ドレイン側端子６ａが更に多層の構造を有する点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。
【0071】
ドレイン側端子６ａは、平板状の内側導体層６１ａ，６１ｂと、内側導体層６１ａ，６１ｂの周囲を囲むように設けられた角筒状の絶縁層６２ａ，６２ｂと、絶縁層６２ａ，６２ｂの周囲に設けられた平板状の外側導体層６３ａ，６３ｂ，６３ｃを備える。内側導体層６１ａ及び絶縁層６２ａは、外側導体層６３ａ及び外側導体層６３ｂにより挟まれている。内側導体層６１ｂ及び絶縁層６２ｂは、外側導体層６３ｂ及び外側導体層６３ｃにより挟まれている。
【0072】
図示を省略するが、内側導体層６１ａ，６１ｂの下端は絶縁層６２ａ，６２ｂにより塞がれており、内側導体層６１ａ，６１ｂには電流通電されない。外側導体層６３ａ，６３ｂ，６３ｃの下端が上側導体層１２ａに接合し、外側導体層６３ａ，６３ｂ，６３ｃに電流通電する。なお、絶縁層６２ａ，６２ｂがそれぞれ筒状でなくてもよく、内側導体層６１ａ，６１ｂの互いに対向する一対の主面を挟んで対向するようにそれぞれ分かれていてもよい。第６実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0073】
第６実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ドレイン側端子６ａ等の外部接続端子を内側導体層６１ａ，６１ｂ、絶縁層６２ａ，６２ｂ及び外側導体層６３ａ，６３ｂ，６３ｃを有する構造とすることにより、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。更に、ドレイン側端子６ａを多層構造とすることで、電流容量を大きくすることができる。
【0074】
（第７実施形態）
図１３は、第７実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面図であり、図４に示した第１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面の位置に対応する。第７実施形態に係る半導体装置は、図１３に示すように、ドレイン側端子６ａが、内側導体層６１、絶縁層６２及び外側導体層６３の下端に設けられた下部導体層６４を更に備える点が、図４に示した第１実施形態に係る半導体装置の構成と異なる。
図１３は、第７実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面図であり、図４に示した第１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面の位置に対応する。第７実施形態に係る半導体装置は、図１３に示すように、ドレイン側端子６ａが、内側導体層６１、絶縁層６２及び外側導体層６３の下端に設けられた下部導体層６４を更に備える点が、図４に示した第１実施形態に係る半導体装置の構成と異なる。
【0075】
下部導体層６４は、銅（Ｃｕ）、Ｃｕを主成分とするＣｕ合金、アルミニウム（Ａｌ）、又はＡｌを主成分とするＡｌ合金等の金属等からなる導電材料で構成されている。下部導体層６４は、外側導体層６３と一体的に形成されていてもよい。下部導体層６４は、外側導体層６３の外径よりも広い幅を有する。下部導体層６４の下面が、はんだ又は焼結材等の接合材７により上側導体層１２ａに接合されている。第７実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0076】
第７実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ドレイン側端子６ａ等の外部接続端子を内側導体層６１、絶縁層６２及び外側導体層６３を有する構造とすることにより、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。更に、下部導体層６４を設けることにより、接合材７として焼結材を用いて加熱及び加圧により接合し易くなる。
【0077】
（第８実施形態）
図１４は、第８実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面図であり、図４に示した第１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面の位置に対応する。第８実施形態に係る半導体装置は、図１４に示すように、ドレイン側端子６ａの内側導体層６１の上端が絶縁層６２により塞がれている点が、図４に示した第１実施形態に係る半導体装置の構成と異なる。
図１４は、第８実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面図であり、図４に示した第１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面の位置に対応する。第８実施形態に係る半導体装置は、図１４に示すように、ドレイン側端子６ａの内側導体層６１の上端が絶縁層６２により塞がれている点が、図４に示した第１実施形態に係る半導体装置の構成と異なる。
【0078】
ドレイン側端子６ａの上側では、内側導体層６１及び外側導体層６３は電気的に分離されている。内側導体層６１の下端は、絶縁層６２により塞がれず、上側導体層１２ａに接している。内側導体層６１は、上側導体層１２ａを介して外側導体層６３と電気的に接続されている。第８実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0079】
第８実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ドレイン側端子６ａ等の外部接続端子を内側導体層６１、絶縁層６２及び外側導体層６３を有する構造とすることにより、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。
【0080】
（第９実施形態）
図１５は、第９実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面図であり、図４に示した第１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面の位置に対応する。第９実施形態に係る半導体装置は、図１５に示すように、ドレイン側端子６ａの内側導体層６１の上端が絶縁層６２により塞がれ、且つ、ドレイン側端子６ａの下端が先細り形状である点が、図４に示した第１実施形態に係る半導体装置の構成と異なる。
図１５は、第９実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面図であり、図４に示した第１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面の位置に対応する。第９実施形態に係る半導体装置は、図１５に示すように、ドレイン側端子６ａの内側導体層６１の上端が絶縁層６２により塞がれ、且つ、ドレイン側端子６ａの下端が先細り形状である点が、図４に示した第１実施形態に係る半導体装置の構成と異なる。
【0081】
ドレイン側端子６ａの上側では、内側導体層６１及び外側導体層６３は電気的に分離されている。内側導体層６１の下端は、絶縁層６２により塞がれず、上側導体層１２ａに接している。内側導体層６１の下端は、接合材７に接していてもよい。内側導体層６１は、上側導体層１２ａ及び接合材７を介して外側導体層６３と電気的に接続されている。第９実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0082】
第９実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ドレイン側端子６ａ等の外部接続端子を内側導体層６１、絶縁層６２及び外側導体層６３を有する構造とすることにより、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。
【0083】
（第１０実施形態）
図１６は、第１０実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面図であり、図４に示した第１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面の位置に対応する。第１０実施形態に係る半導体装置は、図１６に示すように、ドレイン側端子６ａの上端が先細り形状である点が、図４に示した第１実施形態に係る半導体装置の構成と異なる。
図１６は、第１０実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面図であり、図４に示した第１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面の位置に対応する。第１０実施形態に係る半導体装置は、図１６に示すように、ドレイン側端子６ａの上端が先細り形状である点が、図４に示した第１実施形態に係る半導体装置の構成と異なる。
【0084】
ドレイン側端子６ａの上側では、内側導体層６１は、はんだ等の接合材８を介して外側導体層６３と電気的に接続されている。第１０実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0085】
第１０実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ドレイン側端子６ａ等の外部接続端子を内側導体層６１、絶縁層６２及び外側導体層６３を有する構造とすることにより、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。
【0086】
（第１１実施形態）
図１７は、第１１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面図であり、図４に示した第１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面の位置に対応する。第１１実施形態に係る半導体装置は、図１６に示すように、内側導体層６１に電流通電し、外側導体層６３に電流通電しない点が、図４に示した第１実施形態に係る半導体装置の構成と異なる。
図１７は、第１１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面図であり、図４に示した第１実施形態に係る半導体装置のドレイン側端子６ａの垂直方向の断面の位置に対応する。第１１実施形態に係る半導体装置は、図１６に示すように、内側導体層６１に電流通電し、外側導体層６３に電流通電しない点が、図４に示した第１実施形態に係る半導体装置の構成と異なる。
【0087】
外側導体層６３の長さは、内側導体層６１の長さよりも短い。外側導体層６３の上端は、プリント基板９から離隔する。外側導体層６３の下端は、上側導体層１２ａから離隔する。内側導体層６１の下端は、接合材７により上側導体層１２ａに接合されている。内側導体層６１の上端は、接合材８によりプリント基板９に接合されている。
【0088】
図１７で模式的に示すように、第１１実施形態に係る半導体装置のスイッチング動作時には、ドレイン側端子６ａの内側導体層６１には上側から下側へ電流Ｉ１が流れる。内側導体層６１に流れる電流Ｉ１の周囲には、アンペールの法則により、磁場Ｍが発生する。磁場Ｍは、ドレイン側端子６ａの上側から下側に見た場合に、時計回りに発生する。このとき、外側導体層６３には、レンツの法則により、磁場Ｍを抑制する方向に渦電流Ｉ１１，Ｉ１２が生じる。この渦電流Ｉ１１，Ｉ１２が、ドレイン側端子６ａの周囲の磁場Ｍを相殺して低減させる。第１１実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0089】
第１１実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ドレイン側端子６ａ等の外部接続端子を内側導体層６１、絶縁層６２及び外側導体層６３を有する構造とすることにより、ドレイン側端子６ａ等の外部接続端子自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。
【0090】
（第１２実施形態）
図１８は、第１２実施形態に係る半導体装置の一部の断面図である。第１２実施形態に係る半導体装置は、図１８に示すように、絶縁回路基板１の下面に配置された冷却ベース２１と、冷却ベース２１上に配置され、絶縁回路基板１を収容するケース２２を備え、且つ、外部接続端子３０がケース２２と一体的に形成されている点が、図１に示した第１実施形態に係る半導体装置の構成と異なる。
図１８は、第１２実施形態に係る半導体装置の一部の断面図である。第１２実施形態に係る半導体装置は、図１８に示すように、絶縁回路基板１の下面に配置された冷却ベース２１と、冷却ベース２１上に配置され、絶縁回路基板１を収容するケース２２を備え、且つ、外部接続端子３０がケース２２と一体的に形成されている点が、図１に示した第１実施形態に係る半導体装置の構成と異なる。
【0091】
図示を省略するが、絶縁回路基板１上には図１に示した半導体チップ２ａ，２ｂが配置されている。外部接続端子３０は、絶縁回路基板１を介して半導体チップ２ａ，２ｂに電気的に接続されている。ケース２２の内側には、絶縁回路基板１及び半導体チップ２ａ，２ｂを封止する封止部材（不図示）が配置されている。第１２実施形態に係る半導体装置は、図１に示した絶縁回路基板１の上方のプリント基板４を有しなくてもよい。
【0092】
外部接続端子３０は平板状であり、Ｚ字状に折り曲げられており、屈曲部３０ａ，３０ｂを有する。なお、外部接続端子３０は、折り曲げられずに水平方向に延伸していてもよく、その場合には導電ブロック等を介して絶縁回路基板１に電気的に接続されていてもよい。外部接続端子３０は、ドレイン側端子、ソース側端子及び出力端子のいずれかを構成する。
【0093】
外部接続端子３０は、内側導体層３１と、内側導体層３１の周囲に設けられた絶縁層３２と、絶縁層３２の周囲に設けられた外側導体層３３，３４を備える。内側導体層３１の絶縁回路基板１側の端部は絶縁層３２により塞がれ、内側導体層３１には電流通電されない。外側導体層３４は、はんだ等の接合材（不図示）又は超音波接合等により、上側導体層１２ａと接合されている。外部接続端子３０のケース２２の外側には、コンデンサ等をボルトで締結するための貫通孔３５が設けられている。
【0094】
内側導体層３１、絶縁層３２及び外側導体層３３，３４の積層方向のＣ－Ｃ´線で切断した断面は、図９～図１１に示した断面形状のいずれかと同様であってよい。絶縁層３２は、図９又は図１０の絶縁層６２のように筒状であってよく、図１１の絶縁層６２ａ，６２ｂのように、内側導体層３１の一対の主面側にそれぞれ分かれた平板状であってもよい。外側導体層３３，３４は、図９の外側導体層６３のように筒状に連続していてもよく、図１０又は図１１の外側導体層６３ａ，６３ｂのように平板状であってもよい。
【0095】
内側導体層３１及び外側導体層３３，３４は、銅（Ｃｕ）、Ｃｕを主成分とするＣｕ合金、アルミニウム（Ａｌ）、又はＡｌを主成分とするＡｌ合金等の金属等からなる導電材料で構成されている。絶縁層３２は、例えばポリイミドからなるフレキシブル基板で構成されている。
【0096】
図１９は、内側導体層３１をＺ字状に折り曲げる前の内側導体層３１の一例を示す平面図である。図１９に示すように、内側導体層３１にスリット３１ａが設けられていてもよい。スリット３１ａの本数は特に限定されない。なお、図示を省略するが、外側導体層３３，３４にも同様にスリットが設けられていてもよい。
【0097】
図２０は、内側導体層３１をＺ字状に折り曲げる前の内側導体層３１の他の一例を示す平面図である。図２０に示すように、内側導体層３１の屈曲部３０ａ，３０ｂに対応する位置にスリット３１ａ，３１ｂが設けられていてもよい。スリット３１ａ，３１ｂの本数は特に限定されない。スリット３１ａ，３１ｂを設けることにより、屈曲部３０ａ，３０ｂの位置で折り曲げやすくなる。なお、図示を省略するが、外側導体層３３，３４にも同様にスリットが設けられていてもよい。第１２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
【0098】
第１２実施形態に係る半導体装置によれば、外部接続端子３０がケース２２と一体化されている場合でも、外部接続端子３０を内側導体層３１、絶縁層３２及び外側導体層３３，３４で構成することにより、外部接続端子３０自体の寄生インダクタンス及び変換回路部経路全体の寄生インダクタンスを低減することができ、スイッチング動作時の誘導電圧の抑制が可能となる。
【0099】
（その他の実施形態）
上記のように、本発明は第１～第１２実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第１～第１２実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0100】
例えば、第１～第１２実施形態に係る半導体装置として、パワー半導体素子２つ分の機能を有する「２イン１」の構成を例示したが、パワー半導体素子の１つ分の機能を有する「１イン１」の構成にも適用可能である。
【0101】
また、第１実施形態に係る半導体装置では、ドレイン側端子６ａの上側の内側導体層６１及び外側導体層６３をはんだ等の接合材８により互いに電気的に接続する場合を例示したが、ドレイン側端子６ａがプレスフィットピンのようにはんだを用いずに接続する構造である場合には、ドレイン側端子６ａの表面にめっきを行い、めっきを介して内側導体層６１及び外側導体層６３を互いに電気的に接続してもよい。
【0102】
また、第１～第１２実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0103】
１…絶縁回路基板
２ａ，２ｂ…半導体チップ
３ａ，３ｂ…ポスト電極（バンプ）
４…プリント基板
５…封止部材
６ａ…外部接続端子（ドレイン側端子）
６ｂ…外部接続端子（ソース側端子）
６ｃ…外部接続端子（出力端子）
７，８…接合材
９…プリント基板
１１…絶縁基板
１２ａ，１２ｂ…上側導体層（導電板）
１３…下側導体層（導電板）
２１…冷却ベース
２２…ケース
３０…外部接続端子
３０ａ，３０ｂ…屈曲部
３１…内側導体層
３１ａ，３１ｂ…スリット
３２…絶縁層
３３…外側導体層
３５…貫通孔
４１…絶縁層
４２…上側配線層
４３…下側配線層
６１，６１ａ，６１ｂ…内側導体層
６２，６２ａ，６２ｂ…絶縁層
６３，６３ａ，６３ｂ，６３ｃ…外側導体層
６４…下部導体層
Ｄ１，Ｄ２…ボディーダイオード
Ｇ１，Ｇ２…ゲート制御端子
Ｎ…ソース側端子
Ｐ…ドレイン側端子
Ｓ１，Ｓ２…補助ソース端子
Ｔ１，Ｔ２…トランジスタ
Ｕ…出力端子
２ａ，２ｂ…半導体チップ
３ａ，３ｂ…ポスト電極（バンプ）
４…プリント基板
５…封止部材
６ａ…外部接続端子（ドレイン側端子）
６ｂ…外部接続端子（ソース側端子）
６ｃ…外部接続端子（出力端子）
７，８…接合材
９…プリント基板
１１…絶縁基板
１２ａ，１２ｂ…上側導体層（導電板）
１３…下側導体層（導電板）
２１…冷却ベース
２２…ケース
３０…外部接続端子
３０ａ，３０ｂ…屈曲部
３１…内側導体層
３１ａ，３１ｂ…スリット
３２…絶縁層
３３…外側導体層
３５…貫通孔
４１…絶縁層
４２…上側配線層
４３…下側配線層
６１，６１ａ，６１ｂ…内側導体層
６２，６２ａ，６２ｂ…絶縁層
６３，６３ａ，６３ｂ，６３ｃ…外側導体層
６４…下部導体層
Ｄ１，Ｄ２…ボディーダイオード
Ｇ１，Ｇ２…ゲート制御端子
Ｎ…ソース側端子
Ｐ…ドレイン側端子
Ｓ１，Ｓ２…補助ソース端子
Ｔ１，Ｔ２…トランジスタ
Ｕ…出力端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【手続補正書】
【提出日】2023-07-27
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【0038】
ドレイン側端子６ａの上端は、第１実施形態に係る半導体装置の外部要素であるプリント基板（駆動回路基板）９の貫通孔に挿入され、はんだ等の接合材８によりプリント基板９に接合されている。プリント基板９は、図１に示したプリント基板４とは異なる、半導体チップ２ａ，２ｂを駆動するための基板である。プリント基板９は、プリント基板４よりも上方に配置されており、封止部材５の外側に配置されている。なお、プリント基板９を、第１実施形態に係る半導体装置の内部要素として、第１実施形態に係る半導体装置が備えていてもよい。内側導体層６１の上端は、絶縁層６２に塞がれずに露出している。内側導体層６１及び外側導体層６３は、はんだ等の接合材８により互いに電気的に接続されている。これにより、内側導体層６１が浮遊電位となることを防止することができる。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【0086】