(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024058821
(43)【公開日】2024-04-30
(54)【発明の名称】受信信号品質モニタ
(51)【国際特許分類】
H04L 25/02 20060101AFI20240422BHJP
H04L 7/033 20060101ALI20240422BHJP
H04L 25/49 20060101ALI20240422BHJP
H04B 17/309 20150101ALI20240422BHJP
【ＦＩ】
H04L25/02 R
H04L7/033 100
H04L25/49 L
H04B17/309
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022166166
(22)【出願日】2022-10-17
(71)【出願人】
【識別番号】399011195
【氏名又は名称】ザインエレクトロニクス株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100110582
【弁理士】
【氏名又は名称】柴田 昌聰
(72)【発明者】
【氏名】石田 智大
(72)【発明者】
【氏名】久保 俊一
【テーマコード（参考）】
5K029
5K047
【Ｆターム（参考）】
5K029FF02
5K029HH14
5K029KK27
5K047AA16
5K047GG11
5K047MM38
5K047MM59
5K047MM62
(57)【要約】 （修正有）
【課題】回路サイズ及び消費電力を低減しつつ、受信信号の品質を正確にモニタすることができる受信信号品質モニタを提供する。
【解決手段】受信信号品質モニタと、デジリアライザとを備えている受信装置ＲＸにおいて、受信信号品質モニタの位相調整回路１１は、シリアルデータ信号のユニットインターバル（ＵＩ）の数倍の位相範囲内において、参照用サンプラのサンプリング・クロック信号φｅの位相掃引をする。第１同期回路１３Ａは、複数のデータ受信用サンプラに含まれる１つのサンプラの第１出力信号及び参照用サンプラＳＭｅの第２出力信号を入力する。比較論理回路１５には、第１同期回路１３Ａから同期して出力された第１出力信号及び第２出力信号を入力し、比較論理回路１５は、受信信号の品質に関連する比較結果を出力する。
【選択図】図２
【解決手段】受信信号品質モニタと、デジリアライザとを備えている受信装置ＲＸにおいて、受信信号品質モニタの位相調整回路１１は、シリアルデータ信号のユニットインターバル（ＵＩ）の数倍の位相範囲内において、参照用サンプラのサンプリング・クロック信号φｅの位相掃引をする。第１同期回路１３Ａは、複数のデータ受信用サンプラに含まれる１つのサンプラの第１出力信号及び参照用サンプラＳＭｅの第２出力信号を入力する。比較論理回路１５には、第１同期回路１３Ａから同期して出力された第１出力信号及び第２出力信号を入力し、比較論理回路１５は、受信信号の品質に関連する比較結果を出力する。
【選択図】図２
【特許請求の範囲】
【請求項1】
シリアルデータ信号を受信し、並列に接続され、多相のサンプリング・クロック信号がそれぞれ入力される複数のデータ受信用サンプラと、
前記シリアルデータ信号を受信する参照用サンプラと、
前記シリアルデータ信号のユニットインターバル（ＵＩ）のＮ倍（２≦Ｎ）の位相範囲内において、前記参照用サンプラへ入力するサンプリング・クロック信号の位相掃引が可能な位相調整回路と、
前記複数のデータ受信用サンプラのうちの１つのサンプラの出力信号、及び、前記参照用サンプラの出力信号が入力される第１同期回路と、
前記第１同期回路から同期して出力された２つの出力信号が入力される比較論理回路と、
を備える受信信号品質モニタ。
前記シリアルデータ信号を受信する参照用サンプラと、
前記シリアルデータ信号のユニットインターバル（ＵＩ）のＮ倍（２≦Ｎ）の位相範囲内において、前記参照用サンプラへ入力するサンプリング・クロック信号の位相掃引が可能な位相調整回路と、
前記複数のデータ受信用サンプラのうちの１つのサンプラの出力信号、及び、前記参照用サンプラの出力信号が入力される第１同期回路と、
前記第１同期回路から同期して出力された２つの出力信号が入力される比較論理回路と、
を備える受信信号品質モニタ。
【請求項2】
前記位相調整回路により調整される位相範囲は、
前記参照用サンプラへ入力する前記サンプリング・クロック信号の１周期以上であることを特徴とする請求項１に記載の受信信号品質モニタ。
前記参照用サンプラへ入力する前記サンプリング・クロック信号の１周期以上であることを特徴とする請求項１に記載の受信信号品質モニタ。
【請求項3】
前記比較論理回路の出力結果をカウントするカウンタを更に備える、
ことを特徴とする請求項１に記載の受信信号品質モニタ。
ことを特徴とする請求項１に記載の受信信号品質モニタ。
【請求項4】
前記参照用サンプラは、
前記シリアルデータ信号を受信する第１入力端子と、
可変の参照用閾値電圧が入力される第２入力端子と、
を備え、
前記シリアルデータ信号と前記参照用閾値電圧との比較結果を、位相掃引が可能な前記サンプリング・クロック信号に同期して、サンプリングする、
ことを特徴とする請求項１に記載の受信信号品質モニタ。
前記シリアルデータ信号を受信する第１入力端子と、
可変の参照用閾値電圧が入力される第２入力端子と、
を備え、
前記シリアルデータ信号と前記参照用閾値電圧との比較結果を、位相掃引が可能な前記サンプリング・クロック信号に同期して、サンプリングする、
ことを特徴とする請求項１に記載の受信信号品質モニタ。
【請求項5】
前記複数のデータ受信用サンプラに含まれる個々のサンプラは、
前記シリアルデータ信号を受信する第１入力端子と、
閾値電圧が入力される第２入力端子と、
を備え、
前記シリアルデータ信号と前記閾値電圧との比較結果を、前記多相のサンプリング・クロック信号に含まれ、当該サンプラに対応するサンプリング・クロック信号に同期して、サンプリングする、
ことを特徴とする請求項４に記載の受信信号品質モニタ。
前記シリアルデータ信号を受信する第１入力端子と、
閾値電圧が入力される第２入力端子と、
を備え、
前記シリアルデータ信号と前記閾値電圧との比較結果を、前記多相のサンプリング・クロック信号に含まれ、当該サンプラに対応するサンプリング・クロック信号に同期して、サンプリングする、
ことを特徴とする請求項４に記載の受信信号品質モニタ。
【請求項6】
前記複数のデータ受信用サンプラから出力された複数の出力信号が入力される第２同期回路と、
前記第２同期回路から出力された複数の出力信号が入力され、前記多相のサンプリング・クロック信号を生成するＣＤＲ回路と、
を備える、
ことを特徴とする請求項１に記載の受信信号品質モニタ。
前記第２同期回路から出力された複数の出力信号が入力され、前記多相のサンプリング・クロック信号を生成するＣＤＲ回路と、
を備える、
ことを特徴とする請求項１に記載の受信信号品質モニタ。
【請求項7】
前記シリアルデータ信号は、ｋレベル（３≦ｋ、ｋは整数）の多値を有するパルス振幅変調（ＰＡＭ）信号であり、
前記複数のデータ受信用サンプラのそれぞれは、ｋ－１個のサンプラを備え、このｋ－１個のサンプラのそれぞれには、前記シリアルデータ信号と共に、互いにレベルの異なる閾値電圧が入力され、ｋ－１個のサンプラのそれぞれから、ｋ－１個の比較結果が出力される、
ことを特徴とする請求項１に記載の受信信号品質モニタ。
前記複数のデータ受信用サンプラのそれぞれは、ｋ－１個のサンプラを備え、このｋ－１個のサンプラのそれぞれには、前記シリアルデータ信号と共に、互いにレベルの異なる閾値電圧が入力され、ｋ－１個のサンプラのそれぞれから、ｋ－１個の比較結果が出力される、
ことを特徴とする請求項１に記載の受信信号品質モニタ。
【請求項8】
前記複数のデータ受信用サンプラに含まれる１つのサンプラからは、前記ｋ－１個の比較結果が出力され、
前記第１同期回路には、前記ｋ－１個の比較結果と前記参照用サンプラの出力信号とが入力され、
前記比較論理回路は、ｋ－１個の副・比較論理回路を備え、
前記ｋ－１個の副・比較論理回路のそれぞれには、前記第１同期回路から、同期して出力された出力信号が入力される、
ことを特徴とする請求項７に記載の受信信号品質モニタ。
前記第１同期回路には、前記ｋ－１個の比較結果と前記参照用サンプラの出力信号とが入力され、
前記比較論理回路は、ｋ－１個の副・比較論理回路を備え、
前記ｋ－１個の副・比較論理回路のそれぞれには、前記第１同期回路から、同期して出力された出力信号が入力される、
ことを特徴とする請求項７に記載の受信信号品質モニタ。
【請求項9】
前記位相調整回路は、
前記ＣＤＲ回路から出力された前記多相のサンプリング・クロック信号が入力される選択回路と、
前記選択回路の出力信号が入力される位相補間回路と、
を備える、
ことを特徴とする請求項６に記載の受信信号品質モニタ。
前記ＣＤＲ回路から出力された前記多相のサンプリング・クロック信号が入力される選択回路と、
前記選択回路の出力信号が入力される位相補間回路と、
を備える、
ことを特徴とする請求項６に記載の受信信号品質モニタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、受信信号品質モニタに関するものである。
【背景技術】
【0002】
特許文献１、特許文献２、特許文献３、非特許文献１及び非特許文献２は、受信装置を開示している。受信装置の内部に、アイ・ダイアグラム生成用のデータ（受信信号の品質モニタ信号）を出力可能な受信信号品質モニタを組み込むと、当該データを評価することで、受信信号の品質を評価することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１５２７３１号公報
【特許文献2】米国特許第１０７２０９１０号明細書
【特許文献3】米国特許第１０７３５１１６号明細書
【非特許文献】
【0004】
【非特許文献1】Yu-Chuan Lin, H. Tsao, "A10-Gb/s Eye-Opening Monitor Circuit for Receiver Equalizer Adaptations in 65-nmCMOS", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 1January 2020
【非特許文献2】Hyosup Won, Joon-Yeong Lee, et.al., "A 28-Gb/s Receiver With Self-contained Adaptive Equalization andSampling Point Control Using Stochastic Sigma-Tracking Eye-Opening Monitor",IEEE Transactions on Circuits and Systems I, Regular Papers, Volume 64, Issue3, March 2017
【発明の概要】
【発明が解決しようとする課題】
【0005】
回路面積及び消費電力を低減しつつ、受信信号の品質を正確にモニタすることができる受信信号品質モニタが期待されている。
【課題を解決するための手段】
【0006】
この受信信号品質モニタは、シリアルデータ信号を受信し、並列に接続され、多相のサンプリング・クロック信号がそれぞれ入力される複数のデータ受信用サンプラと、前記シリアルデータ信号を受信する参照用サンプラと、前記シリアルデータ信号のユニットインターバル（ＵＩ）のＮ倍（２≦Ｎ）の位相範囲内、において、前記参照用サンプラへ入力するサンプリング・クロック信号の位相掃引が可能な位相調整回路と、前記複数のデータ受信用サンプラのうちの１つのサンプラの出力信号、及び、前記参照用サンプラの出力信号が入力される第１同期回路と、前記第１同期回路から同期して出力された２つの出力信号が入力される比較論理回路とを備える。
【0007】
位相調整回路による位相掃引範囲が狭い場合には、エラーに対する対策のため、複数のデータ受信用サンプラの前段に、遅延調整用の回路が配置されることがある。この装置においては、位相掃引範囲が広いため、エラーが生じる領域を、アイ・ダイアグラム形成領域から十分に分離することができ、かかる回路を省略することもでき、回路面積及び消費電力を低減しつつ、受信信号の品質を正確にモニタすることができる。
【0008】
受信信号品質モニタにおいて、前記位相調整回路により調整される位相範囲は、前記参照用サンプラへ入力するサンプリング・クロック信号の1周期以上であることが好適であり、位相範囲が拡張することで、アイ開口の位置が移動しても、これを取得しやすくなる。
【0009】
受信信号品質モニタは、前記比較論理回路の出力結果をカウントするカウンタを更に備えることが好ましい。
【0010】
前記参照用サンプラは、前記シリアルデータ信号を受信する第１入力端子と、可変の参照用閾値電圧が入力される第２入力端子とを備え、前記シリアルデータ信号と前記参照用閾値電圧との比較結果を、位相掃引が可能な前記サンプリング・クロック信号に同期して、サンプリングすることが好ましい。
【0011】
前記複数のデータ受信用サンプラに含まれる個々のサンプラは、前記シリアルデータ信号を受信する第１入力端子と、閾値電圧が入力される第２入力端子と、を備え、前記シリアルデータ信号と前記閾値電圧との比較結果を、前記多相のサンプリング・クロック信号に含まれ、当該サンプラに対応するサンプリング・クロック信号に同期して、サンプリングすることが好ましい。
【0012】
受信信号品質モニタは、前記複数のデータ受信用サンプラから出力された複数の出力信号が入力される第２同期回路と、前記第２同期回路から出力された複数の出力信号が入力され、前記多相のサンプリング・クロック信号を生成するＣＤＲ(Clock and Data Recovery）回路とを備えることが好ましい。
【0013】
受信信号品質モニタにおいては、前記シリアルデータ信号は、ｋレベル（３≦ｋ、ｋは整数）の多値を有するパルス振幅変調（ＰＡＭ）信号であり、前記複数のデータ受信用サンプラのそれぞれは、ｋ－１個のサンプラを備え、このｋ－１個のサンプラのそれぞれには、前記シリアルデータ信号と共に、互いにレベルの異なる閾値電圧が入力され、ｋ－１個のサンプラのそれぞれから、ｋ－１個の比較結果が出力されることが好ましい。
【0014】
受信信号品質モニタにおいては、前記複数のデータ受信用サンプラに含まれる１つのサンプラからは、前記ｋ－１個の比較結果が出力され、前記第１同期回路には、前記ｋ－１個の比較結果と前記参照用サンプラの出力信号とが入力され、前記比較論理回路は、ｋ－１個の副・比較論理回路を備え、前記ｋ－１個の副・比較論理回路のそれぞれには、前記第１同期回路から、同期して出力された出力信号が入力されることが好ましい。第１同期回路から同期して出力された少なくとも２つの出力信号が入力される。
【0015】
前記位相調整回路は、前記ＣＤＲ回路から出力された前記多相のサンプリング・クロック信号が入力される選択回路と、前記選択回路の出力信号が入力される位相補間回路とを備えることが好ましい。
【発明の効果】
【0016】
受信信号品質モニタによれば、回路面積及び消費電力を低減しつつ、受信信号の品質を正確にモニタすることができる。
【図面の簡単な説明】
【0017】
【発明を実施するための形態】
【0018】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0019】
図１は、送受信システム及び外部装置３００を示すブロック図である。
【0020】
送受信システムは、受信装置ＲＸ及び送信装置ＴＸを備えている。受信装置ＲＸには、信号品質検査用の外部装置３００を接続することができる。
【0021】
送信装置ＴＸは、入力パラレルデータ信号ＤＡＴＡ－ＰＩの入力端子と、シリアルデータ信号ＤＡＴＡ－Ｓの出力端子とを備えている。送信装置ＴＸから送信されたシリアルデータ信号ＤＡＴＡ－Ｓは、通信ケーブルＣＢを介して伝送され、受信装置ＲＸによって受信される。例えば、８ビットのパラレルデータ信号を送信する場合には、パラレルデータ信号をシリアル変換し、これに８ｂ／１０ｂ方式の暗号化を施すことでシリアルデータの中にクロックを埋め込み、１０ビットのシリアルデータ信号ＤＡＴＡ－Ｓを送信する。
【0022】
受信装置ＲＸは、受信したシリアルデータ信号ＤＡＴＡ－Ｓをパラレル変換するデジリアライザと、出力パラレルデータ信号ＤＡＴＡ－ＰＯの出力端子と、受信信号品質モニタ（アイモニタ）を備えている。受信装置ＲＸ内の受信信号品質モニタは、品質モニタ信号ＯＵＴＰＵＴの出力端子と、外部入力閾値制御信号ＣＮＴ－ＴＨの入力端子と、外部入力位相制御信号ＣＮＴ－ＰＨの入力端子とを備えている。品質モニタ信号ＯＵＴＰＵＴは、アイ・ダイアグラムなどの受信信号状態を示す信号であり、信号の品質に関する情報を含んでいる。
【0023】
外部装置３００は、コンピュータであり、メモリ３０１、中央処理装置（ＣＰＵ）３０２、インターフェース３０３、バス３０４、表示器３０５、外部入力閾値制御信号ＣＮＴ－ＴＨの出力端子、外部入力位相制御信号ＣＮＴ－ＰＨの出力端子を備えている。
【0024】
メモリ３０１に格納された制御信号生成プログラムにしたがって、中央処理装置３０２が演算処理を行い、外部入力位相制御信号ＣＮＴ－ＰＨと、外部入力閾値制御信号ＣＮＴ－ＴＨとが生成される。外部入力位相制御信号ＣＮＴ－ＰＨは、描画の横軸に対応する時刻（ｔφｅ）における位相調整回路１１（図２参照）のサンプリング・クロック信号φｅの位相を制御する信号である。外部入力閾値制御信号ＣＮＴ－ＴＨは、描画の縦軸に対応する時刻（ｔＶｅ）における電圧発生器１２（図２参照）の参照用閾値電圧Ｖｅを制御する信号である。これらの時刻（ｔφｅ，ｔＶｅ）は、描画時の横軸及び縦軸の最大値に到達すると、周期的に０にリセットされる。また、これらの制御信号が直接的に、対象パラメータ（位相、電圧）を制御するのではなく、これらの制御信号をトリガーとして、受信装置ＲＸ内部において、対象パラメータを制御してもよい。
【0025】
外部装置３００は、受信装置ＲＸから出力された品質モニタ信号ＯＵＴＰＵＴを受信し、メモリ３０１に格納されたアイ・ダイアグラムの描画プログラムにしたがって、中央処理装置３０２が演算処理を行い、アイ・ダイアグラムなどの受信信号状態を、表示器３０５上に表示することができる。アイ・ダイアグラムの描画プログラムは、時系列に出力される品質モニタ信号ＯＵＴＰＵＴをメモリ３０１内に記憶してから、アイ・ダイアグラムの描画を行う。品質モニタ信号ＯＵＴＰＵＴは、受信時のタイミングに応じて、アイ・ダイアグラムのＸ軸の座標の情報として、参照用のサンプリング・クロック信号φｅ（図２参照）の位相の時刻情報（ｔφｅ）を有しており、Ｙ軸の座標情報として、掃引される参照用の参照用閾値電圧Ｖｅ（図２参照）の時刻情報（ｔＶｅ）を有している。描画時の二次元座標（ｔφｅ，ｔＶｅ）によって定義される位置に、エラーカウンタ（カウンタ）１６（図２参照）においてカウントされたエラー数を記録し、二次元状のメモリ空間上に、アイ・ダイアグラムの情報を格納する。続いて、このプログラムは、得られたアイ・ダイアグラムの画像情報を表示器３０５に送信する。もちろん、品質モニタ信号に含まれるデータをコンピュータのメモリ３０１に格納し、このデータを、表計算ソフトウエア（スプレッドシート）に入力することで、アイ・ダイアグラムを得ることも可能である。
【0026】
なお、外部装置３００は、通常のパーソナルコンピュータや、シングルボードコンピュータの他、これらのコンピュータと同じ信号処理を行う専用機器や携帯情報端末によっても、実現することができる。
【0027】
図２は、受信装置ＲＸのブロック図である。
【0028】
受信装置ＲＸは、シリアルデータ信号ＤＡＴＡ－Ｓの入力端子を備えており、シリアルデータ信号ＤＡＴＡ－Ｓは、アンプ１０１に入力される。本例のアンプ１０１は、単純なバッファアンプであるが、イコライザーやフィルタを含んでいてもよい。アンプ１０１から出力されたシリアルデータ信号ＤＡＴＡ－Ｓは、受信信号品質モニタに入力され、受信信号品質モニタは、品質モニタ信号ＯＵＴＰＵＴを出力端子から出力する。アンプ１０１から出力されたシリアルデータ信号ＤＡＴＡ－Ｓは、複数のデータ受信用サンプラＳＭ１～ＳＭｍ（例：ｍ＝１０）を備えたデシリアライザにも入力される。デジリアライザは、受信したシリアルデータ信号ＤＡＴＡ－Ｓを、出力パラレルデータ信号ＤＡＴＡ－ＰＯに変換し、複数の出力端子から出力する。受信信号のサンプリングタイミングは、ＣＤＲ(Clock and Data Recovery）回路１７によって調整され、サンプリング時の電圧や位相は、制御回路１８によって、制御される。このように、受信装置ＲＸは、受信信号品質モニタと、デジリアライザとを備えている。
【0029】
（受信信号品質モニタ）
受信信号品質モニタは、複数のデータ受信用サンプラＳＭ１～ＳＭｍの出力信号を利用する。デジリアライザは、ｍ個のサンプラを含み、その中のｎ番目のサンプラをサンプラＳＭｎとする。１≦ｎ≦ｍであり、ｍ及びｎは整数である。複数のデータ受信用サンプラＳＭ１～ＳＭｍは、それぞれが、シリアルデータ信号ＤＡＴＡ－Ｓを受信し、並列に接続され、それぞれのサンプリング・クロック信号φｎの入力端子には、多相のサンプリング・クロック信号（φ１～φｍ）に含まれる各クロック信号が入力される。同図では、具体的な一例として、ｍ＝１０として説明されるが、ｍは１０より大きくても、１０より小さくてもよい。
受信信号品質モニタは、複数のデータ受信用サンプラＳＭ１～ＳＭｍの出力信号を利用する。デジリアライザは、ｍ個のサンプラを含み、その中のｎ番目のサンプラをサンプラＳＭｎとする。１≦ｎ≦ｍであり、ｍ及びｎは整数である。複数のデータ受信用サンプラＳＭ１～ＳＭｍは、それぞれが、シリアルデータ信号ＤＡＴＡ－Ｓを受信し、並列に接続され、それぞれのサンプリング・クロック信号φｎの入力端子には、多相のサンプリング・クロック信号（φ１～φｍ）に含まれる各クロック信号が入力される。同図では、具体的な一例として、ｍ＝１０として説明されるが、ｍは１０より大きくても、１０より小さくてもよい。
【0030】
受信信号品質モニタは、複数のデータ受信用サンプラＳＭ１～ＳＭｍと、シリアルデータ信号ＤＡＴＡ－Ｓを受信する参照用サンプラＳＭｅと、位相調整回路１１と、電圧発生器１２と、第１同期回路１３Ａと、比較論理回路１５と、エラーカウンタ１６と、ＣＤＲ回路１７とを備えている。以下、詳説する。
【0031】
（参照用サンプラ）
図３は、参照用サンプラＳＭｅのブロック図である。
図３は、参照用サンプラＳＭｅのブロック図である。
【0032】
参照用サンプラＳＭｅは、シリアルデータ信号ＤＡＴＡ－Ｓを受信する。受信したシリアルデータ信号ＤＡＴＡ－Ｓは、比較器ＣＯＭＰにより、参照用閾値電圧Ｖｅと比較され、この比較結果は、参照用サンプリングタイミング（サンプリング・クロック信号φｅのライズエッジ）で、サンプリングされ、比較結果が出力される。一例として、サンプリングには、ＤフリップフロップＦＦ１を用いる。ＤフリップフロップＦＦ１においては、Ｄ端子に記憶させたい真理値を入力した状態で、クロック信号φｅのライズエッジがＣ端子に入力されると、Ｄ端子の真理値をＤフリップフロップが記憶し、記憶した真理値を、Ｑ端子から出力する。Ｑ端子の出力（比較結果）は、サンプリング・クロック信号φｅの次のライズエッジが入力されるまで保持される。
【0033】
参照用サンプラＳＭｅから出力された比較結果（第２出力信号（参照信号Ｓｅ））は、シリアルデータ信号ＤＡＴＡ－Ｓが参照用閾値電圧Ｖｅよりも大きい場合は「１」、小さい場合は「０」を示す。サンプリング・クロック信号φｅは、位相調整回路１１から出力され、参照用閾値電圧Ｖｅは電圧発生器１２から出力される。
【0034】
このように、受信信号品質モニタにおいては、参照用サンプラＳＭｅは、シリアルデータ信号ＤＡＴＡ－Ｓを受信する第１入力端子ＳＭｅ１と、参照用閾値電圧Ｖｅが入力される第２入力端子ＳＭｅ２と、サンプリング・クロック信号φｅの入力端子ＳＭｅ３とを備え、シリアルデータ信号ＤＡＴＡ－Ｓと、参照用閾値電圧Ｖｅとの比較結果（参照信号Ｓｅ）を、サンプリング・クロック信号φｅに同期して、サンプリングする。
【0035】
（複数のデータ受信用サンプラ）
なお、複数のデータ受信用サンプラＳＭ１～ＳＭｍの個々の構造は、参照用サンプラＳＭｅの構造と同一である。個々のサンプラＳＭｎ（ｎ＝１～ｍ）の動作は、図３の説明において、参照用閾値電圧Ｖｅを閾値電圧Ｖｎ（ｎ＝１～ｍ）に読み替え、サンプリング・クロック信号φｅをサンプリング・クロック信号φｎ（ｎ＝１～ｍ）に読み替え、参照信号Ｓｅを出力信号Ｓｎ（ｎ＝１～ｍ）に読み替えて説明される。
なお、複数のデータ受信用サンプラＳＭ１～ＳＭｍの個々の構造は、参照用サンプラＳＭｅの構造と同一である。個々のサンプラＳＭｎ（ｎ＝１～ｍ）の動作は、図３の説明において、参照用閾値電圧Ｖｅを閾値電圧Ｖｎ（ｎ＝１～ｍ）に読み替え、サンプリング・クロック信号φｅをサンプリング・クロック信号φｎ（ｎ＝１～ｍ）に読み替え、参照信号Ｓｅを出力信号Ｓｎ（ｎ＝１～ｍ）に読み替えて説明される。
【0036】
（位相調整回路）
図４は、位相調整回路１１のブロックである。
図４は、位相調整回路１１のブロックである。
【0037】
位相調整回路１１は、１又は２以上の入力端子と、サンプリング・クロック信号φｅの出力端子とを備えている。本例の位相調整回路１１の入力端子の数は、２以上である。これらの入力端子には、多相クロック信号（φ１～φｍ）に含まれる２以上のサンプリング・クロック信号（φ１～φｍ）が入力される。位相調整回路１１の出力端子からは、サンプリング・クロック信号φｅが出力される。位相調整回路１１の出力端子は、参照用サンプラＳＭｅ（図２、図３参照）のサンプリング・クロック信号φｅの入力端子に接続されている。位相調整回路１１は、サンプリング・クロック信号φｅの位相掃引をすることができる。本例では、位相調整回路１１は、位相制御信号ＰＨ－ＳＥＬを受信し、受信した位相制御信号ＰＨ－ＳＥＬに応じて、サンプリング・クロック信号φｅの位相を調整する。位相制御信号ＰＨ－ＳＥＬは、制御回路１８（図２参照）から出力される。制御回路１８は、外部から入力された外部入力位相制御信号ＣＮＴ－ＰＨに基づいて、位相制御信号ＰＨ－ＳＥＬを生成することができる。外部入力位相制御信号ＣＮＴ－ＰＨと、位相制御信号ＰＨ－ＳＥＬとは、同一の信号であってもよく、この場合は、制御回路１８（図２参照）を省略することも可能である。
【0038】
位相調整回路１１の構造としては、複数の形態が考えられるが、同図に示される位相調整回路は、マルチプレクサ１１Ａ（選択回路）と、位相補間回路１１Ｂ（Phase Interpolator）とを備えている。マルチプレクサ１１Ａは、多相クロック信号φ１～φｍの中から、位相制御信号ＰＨ－ＳＥＬにおけるクロック選択信号ＳＥＬ０の指示に従って、２つのクロック信号φＡ、φＢを選択する（Ａ，Ｂの値は、クロック選択信号ＰＨ－ＳＥＬによって指示される）。位相補間回路１１Ｂは、入力された２つのクロック信号φＡ，φＢの間に位置する位相を有するクロック信号φｅを生成して、出力する。クロック信号φｅのライズエッジＥφｅの時刻ｔＥは、クロック信号φＡのライズエッジＥφＡの時刻ｔＡから所定時間ΔＴだけ経過した時刻に設定される。クロック信号φＢのライズエッジＥφＢの時刻を時刻ｔＢとする。所定時間ΔＴは、時間差（ｔＢ－ｔＡ）に、１以下の係数を乗じた値を有し、この係数は、位相制御信号ＰＨ－ＳＥＬにおける補間位置選択信号ＳＥＬ１によって与えられる。
【0039】
以上、説明したように、位相調整回路１１は、ＣＤＲ回路から出力された多相クロック信号φ１～φｍが入力されるマルチプレクサ１１Ａと、マルチプレクサ１１Ａの出力信号が入力される位相補間回路１１Ｂとを備えている。マルチプレクサは、入力信号から所望の信号を選択して出力する選択回路である。多相クロック信号は、複数の位相を有しており、位相補間回路１１Ｂは、入力された２つの信号の位相と、位相制御信号に応じて、所望の位相を有する参照用のクロック信号φｅを出力することができる。
【0040】
（位相補間回路）
図５は、位相補間回路１１Ｂのブロック図である。
図５は、位相補間回路１１Ｂのブロック図である。
【0041】
位相補間回路１１Ｂは、クロック信号φＡが入力される第１インバータ１１ＢＡと、クロック信号φＢが入力される第２インバータ１１ＢＢと、これらの出力端子に接続された第３インバータ１１ＢＣとを備えている。第１インバータ１１ＢＡ及び第２インバータ１１ＢＢは、それぞれ、複数のゲート付きインバータを並列に接続してなり、インバータにはゲート（トランジスタのスイッチ）が直列に接続され、ＯＮになるゲートの数を、補間位置選択信号ＳＥＬ１によって、制御することができる。第１インバータ１１ＢＡにおいて、α個のゲートをＯＮし、第２インバータ１１ＢＢにおいて（１－α）個のゲートをＯＮすると、補間パラメータα（０＜α＜１）に応じて、出力信号φＥのライズエッジの時刻ｔＥを変更することができる。
【0042】
（電圧発生器）
図２に示した電圧発生器１２は、複数のデータ受信用サンプラＳＭ１～ＳＭｍに入力される複数の閾値電圧Ｖ１～Ｖｍ（例：ｍ＝１０）と、参照用サンプラＳＭｅに入力される参照用閾値電圧Ｖｅを発生する。本例では、電圧発生器１２は、閾値選択信号或いは閾値制御信号ＴＨ－ＳＥＬを受信し、受信した閾値制御信号ＴＨ－ＳＥＬに応じて、参照用閾値電圧Ｖｅを変更する。アイ・ダイアグラムを得るため、参照用閾値電圧Ｖｅは掃引される。参照用閾値電圧Ｖｅは、電圧発生器１２が、自身で掃引する構成も可能であるが、本例では、閾値制御信号ＴＨ－ＳＥＬを用いる。本例の閾値制御信号ＴＨ－ＳＥＬは、制御回路１８から出力される。制御回路１８は、外部から入力された外部入力閾値制御信号ＣＮＴ－ＴＨに基づいて、閾値制御信号ＴＨ－ＳＥＬを生成することができる。外部入力閾値制御信号ＣＮＴ－ＴＨと、閾値制御信号ＴＨ－ＳＥＬとは、同一の信号であってもよく、この場合は、制御回路１８を省略することも可能である。閾値制御信号に応じて、閾値電圧を変更する構造は、無数に知られている。例えば、閾値電圧を与える節点の下流に複数の抵抗器を並列に接続し、各抵抗に直列に各スイッチを接続し、閾値制御信号で、これらのスイッチのＯＮ／ＯＦＦを制御すれば、閾値電圧を変化させることができる。
図２に示した電圧発生器１２は、複数のデータ受信用サンプラＳＭ１～ＳＭｍに入力される複数の閾値電圧Ｖ１～Ｖｍ（例：ｍ＝１０）と、参照用サンプラＳＭｅに入力される参照用閾値電圧Ｖｅを発生する。本例では、電圧発生器１２は、閾値選択信号或いは閾値制御信号ＴＨ－ＳＥＬを受信し、受信した閾値制御信号ＴＨ－ＳＥＬに応じて、参照用閾値電圧Ｖｅを変更する。アイ・ダイアグラムを得るため、参照用閾値電圧Ｖｅは掃引される。参照用閾値電圧Ｖｅは、電圧発生器１２が、自身で掃引する構成も可能であるが、本例では、閾値制御信号ＴＨ－ＳＥＬを用いる。本例の閾値制御信号ＴＨ－ＳＥＬは、制御回路１８から出力される。制御回路１８は、外部から入力された外部入力閾値制御信号ＣＮＴ－ＴＨに基づいて、閾値制御信号ＴＨ－ＳＥＬを生成することができる。外部入力閾値制御信号ＣＮＴ－ＴＨと、閾値制御信号ＴＨ－ＳＥＬとは、同一の信号であってもよく、この場合は、制御回路１８を省略することも可能である。閾値制御信号に応じて、閾値電圧を変更する構造は、無数に知られている。例えば、閾値電圧を与える節点の下流に複数の抵抗器を並列に接続し、各抵抗に直列に各スイッチを接続し、閾値制御信号で、これらのスイッチのＯＮ／ＯＦＦを制御すれば、閾値電圧を変化させることができる。
【0043】
複数のデータ受信用サンプラＳＭ１～ＳＭｍに入力される複数の閾値電圧Ｖ１～Ｖｍは、固定された値であってもよく、サンプラが受信するシリアルデータ信号ＤＡＴＡ－Ｓの振幅中心電圧に設定することもできる。複数の閾値電圧Ｖ１～Ｖｍは、必要に応じて、フィードバック制御等を用いて、値を変化させることも可能である。例えば、デシリアライザからの各出力信号のデジタル値を基準期間の間、積算して、積算値が、第１積算閾値を超えるようであれば、現在の閾値電圧が低いと判断して、対応するサンプラへの入力閾値電圧を上昇させ、第２積算閾値を下回るようであれば、現在の閾値電圧が高いと判断して、入力閾値電圧を低下させるような閾値制御信号を、電圧発生器１２に入力することも可能である。
【0044】
このように、受信信号品質モニタにおいては、複数のデータ受信用サンプラＳＭ１～ＳＭｍに含まれる個々のサンプラＳＭｎ（ｎは、１～ｍより選択される任意の数）は、シリアルデータ信号ＤＡＴＡ－Ｓを受信する第１入力端子と、閾値電圧Ｖｎが入力される第２入力端子と、サンプリング・クロック信号φｎの入力端子と、を備え、シリアルデータ信号ＤＡＴＡ－Ｓと、閾値電圧Ｖｎとの比較結果Ｓｎ（Ｓ１～Ｓｍ）を、多相のサンプリング・クロック信号に含まれ、当該サンプラＳＭｎ（ＳＭ１～ＳＭｍ）に対応するサンプリング・クロック信号φｎ（φ１～φｍ）に同期して、サンプリングして、出力する。
【0045】
（第１同期回路）
図６は、第１同期回路１３Ａの構造を示すブロック図である。
図６は、第１同期回路１３Ａの構造を示すブロック図である。
【0046】
第１同期回路１３Ａには、評価対象信号Ｓｘ（第１出力信号（例：Ｓ２））と参照信号Ｓｅ（第２出力信号）が入力される。評価対象信号Ｓｘ（例：Ｓ２）は、複数のデータ受信用サンプラＳＭ１～ＳＭｍに含まれる１つのサンプラの出力信号である。参照信号Ｓｅは、参照用サンプラＳＭｅの出力信号である。第１同期回路１３Ａは、評価対象信号Ｓｘ及び参照信号Ｓｅを同期させる。第１同期回路１３Ａは、同期した評価対象信号ＳｘＯＵＴと、同期した参照信号ＳｅＯＵＴとを出力する。評価対象信号ＳｘＯＵＴのライズエッジと、参照信号ＳｅＯＵＴのライズエッジのタイミングは、一致する。
【0047】
一例としての第１同期回路１３Ａは、評価対象信号ＳｘがＤ端子に入力されるフリップフロップ１３Ａ１と、フリップフロップ１３Ａ１の出力信号Ｓｘ’がＤ端子に入力されるフリップフロップ１３Ａ２とを備えている。第１同期回路１３Ａは、参照信号ＳｅがＤ端子に入力されるフリップフロップ１３Ａ３と、フリップフロップ１３Ａ３から出力された参照信号Ｓｅ’がＤ端子に入力されるフリップフロップ１３Ａ４とを備えている。各フリップフロップは、Ｄフリップフロップであり、クロック入力端子（Ｃ端子）には、同期用のサンプリング・クロック信号φＫ（例：φ７）が入力される。
【0048】
なお、第１同期回路１３Ａは、分周器１３ＤＩＶを備えていてもよい。分周器１３ＤＩＶは、必須ではないが、サンプリング・クロック信号の周波数を低下させることができる。分周器１３ＤＩＶが、第１同期回路１３Ａへ入力されるサンプリング・クロック信号φＫ（例：φ７）を２分周すれば、サンプリング・クロック信号の周波数は、２分の１になり、周期は２倍になる。
【0049】
（比較論理回路）
図７は、比較論理回路（ＸＯＲ回路）の真理値表を示す図である。
図７は、比較論理回路（ＸＯＲ回路）の真理値表を示す図である。
【0050】
比較論理回路１５には、第１同期回路１３Ａから同期して出力された評価対象信号ＳｘＯＵＴ及び参照信号ＳｅＯＵＴが入力される。比較論理回路１５は、入力されたデジタル信号の論理を比較する回路であり、本例では、ＸＯＲ回路（排他的論理和回路）である。ＸＯＲ回路は、入力データの論理が一致すれば「０」、異なれば「１」を出力する。ＸＯＲ回路は、４つのＮＡＮＤ回路で代替することも可能である。後段の信号処理形態によっては、別の論理構成を出力する構造も可能である。例えば、ＸＯＲ回路の出力をＮＯＴ回路で反転させた回路等を採用することもできる。したがって、比較論理回路１５は、入力データの論理を比較する論理回路であれば、ＸＯＲ回路に限定されない。
【0051】
（エラーカウンタ）
図８は、エラーカウンタの出力を二次元上にプロットした図である。
図８は、エラーカウンタの出力を二次元上にプロットした図である。
【0052】
エラーカウンタ１６（図２参照）は、比較論理回路１５の出力結果（デジタルデータ）をカウントするカウンタである。エラーカウンタ１６は、比較論理回路１５への入力データ（評価対象信号Ｓｘ、参照信号Ｓｅ）が一致しなかった場合、カウントアップを行う。一定期間（Ｅ－ＣＯＵＮＴとする）の間、比較結果をカウントして積算し、カウント値を出力する。基準ライズエッジ（例：Ｅφ８）の位相を０°とする。参照信号Ｓｅは、基準ライズエッジから位相Ｐφｅ（度）だけ離れたライズエッジＥφｅでサンプリングされた信号である。カウント値は、座標（Ｐφｅ，Ｖｅ）（画素）における、評価対象信号Ｓｘと参照信号Ｓｅの不一致度を示している。位相Ｐφｅを横軸とし、参照用閾値電圧Ｖｅを縦軸とする二次元のグラフを描く場合、座標（Ｐφｅ，Ｖｅ）の位置における、エラーカウンタ１６のカウント値が、アイ・ダイアグラムを描く。カウント値が低い画素は、アイ・ダイアグラムの開口内の領域を示しており、アイ・ダイアグラムの開口内では、カウント値が、実質的にゼロとなる。
【0053】
二次元上に描かれたアイ・ダイアグラム形成領域Ｒ（ＥＹＥ）の位相範囲は、本例の位相Ｐφｅの最大値（Ｎ×ＵＩ、３６０°）の少なくとも１／２以下の範囲であり、好適には、１／３以下の範囲であり、さらに好適には、１／４以下の範囲である。なお、Ｎは自然数であり、ＵＩはシリアルデータ信号ＤＡＴＡ－Ｓのユニット・インタバーバルを示す。すなわち、位相Ｐφｅの最大値は、データ取得に必要なアイ・ダイアグラム形成領域Ｒ（ＥＹＥ）の位相範囲よりも大きい。アイ・ダイアグラム形成領域Ｒ（ＥＹＥ）の中心から、約（Ｎ×ＵＩ×１／２、１８０°）の位相分だけ離れた位置に、エラー許容領域Ｒ（ＶＩＯ）の中心が設定されている。エラー許容領域Ｒ（ＶＩＯ）の位相範囲は、位相Ｐφｅの最大値の少なくとも１／２以下の範囲であり、好適には、１／３以下の範囲であり、さらに好適には、１／４以下の範囲である。エラー許容領域Ｒ（ＶＩＯ）においては、第１同期回路１３Ａにおいて、参照信号Ｓｅとサンプリング・クロック信号φ７との間で、セットアップ時間違反及び／又はホールド時間違反が生じ得る。要するに、エラー許容領域Ｒ（ＶＩＯ）では、エラーが生じる。本例では、エラー許容領域Ｒ（ＶＩＯ）は、アイ・ダイアグラム形成領域Ｒ（ＥＹＥ）から離れており、アイ・ダイアグラム形成領域Ｒ（ＥＹＥ）は、エラーの影響を受けないという利点がある。
【0054】
なお、アイ・ダイアグラム形成領域Ｒ（ＥＹＥ）及びエラー許容領域Ｒ（ＶＩＯ）の横軸上の位置は、位相調整回路の動作温度や製造ばらつきなどに起因する意図しない固有遅延量に応じて、基準位置から横軸に沿ってずれる。また、位相Ｐφｅ＝３６０°の位置と、位相Ｐφｅ＝０°の位置は、同一位置であり、グラフの左端と右端とは連続的につながっている場合がある。固有遅延量が増加すると、アイ・ダイアグラムの一部分はグラフの左端の近傍に現れ、残りの部分はグラフの右端の近傍に現れる場合がある。本装置においては、位相調整回路の固有遅延量が変化しても、アイ・ダイアグラム形成領域Ｒ（ＥＹＥ）は、エラー許容領域Ｒ（ＶＩＯ）から離れており、エラーの影響を受けないという利点がある。
【0055】
図９は、セットアップ時間ＳＴとホールド時間ＨＤを説明するためのタイミングチャートである。
【0056】
図２を参照すると、第１同期回路１３Ａには、同期信号としてのサンプリング・クロック信号φ７が入力され、同期させる入力信号として、評価対象信号Ｓｘと、参照信号Ｓｅが設定されている。本例では、評価対象信号Ｓｘ（例：Ｓ２）が、サンプラＳＭ２において、サンプリング・クロック信号φ２でサンプリングされているものとする。
【0057】
位相Ｐφｅは、シリアルデータ信号ＤＡＴＡ－ＳのＵＩの５個分の範囲Ｒ（Ｐφｅ）内で、変動する例が示されている。
【0058】
第１の場合（Ｃａｓｅ１）、サンプリング・クロック信号φｅのライズエッジＥφｅは、データＤ１の位置と、データＤ６の位置に一致しており、参照信号Ｓｅにおいては、データＤ１の真理値に続いて、データＤ６の真理値が出力される。この場合、サンプリング・クロック信号φ７のライズエッジＥφ７の近傍範囲（セットアップ時間ＳＴ、ホールド時間ＨＤ）内に、参照信号Ｓｅのデータ間境界位置は無いので、セットアップ時間違反（ｓｅｔｕｐ ｔｉｍｅ ｖｉｏｌａｔｉｏｎ）やホールド時間違反（ｈｏｌｄ ｔｉｍｅ ｖｉｏｌａｔｉｏｎ）は生じない。
【0059】
第２の場合（Ｃａｓｅ２）、サンプリング・クロック信号φｅのライズエッジＥφｅは、データＤ３の位置と、データＤ８の位置に一致しており、参照信号Ｓｅにおいては、データＤ３の真理値に続いて、データＤ８の真理値が出力される。この場合、サンプリング・クロック信号φ７のライズエッジＥφ７の近傍範囲（セットアップ時間ＳＴ）内に、参照信号Ｓｅのデータ間境界位置があるので、セットアップ時間違反が生じる。
【0060】
第３の場合（Ｃａｓｅ３）、サンプリング・クロック信号φｅのライズエッジＥφｅは、データＤ４の位置と、データＤ９の位置に一致しており、参照信号Ｓｅにおいては、データＤ４の真理値に続いて、データＤ９の真理値が出力される。この場合、サンプリング・クロック信号φ７のライズエッジＥφ７の近傍範囲（ホールド時間ＨＤ）内に、参照信号Ｓｅのデータ間境界位置があるので、ホールド時間違反が生じる。
【0061】
本例では、これらのエラーが生じる領域を、アイ・ダイアグラム形成領域から十分に分離させるため、評価対象信号Ｓｘ（例：Ｓ２）のサンプリング・クロック信号φ２のライズエッジＥφ２から、サンプリング・クロック信号φ７のライズエッジＥφ７までの時間を、Ｒ（Ｐφｅ）／２（２．５ＵＩ）に設定している。このような目的のため、例えば、２≦（Ｒ（Ｐφｅ）／２）≦８に設定することができる。
【0062】
（ＣＤＲ回路）
図１０は、一般的なＣＤＲ回路のブロック図である。
図１０は、一般的なＣＤＲ回路のブロック図である。
【0063】
このＣＤＲ回路は、位相差検出器７２と、フィルタ７３と、電圧制御発振器７４とを備えている。位相差検出器７２には、シリアルデータ信号Ｄａｔａと、クロック信号Ｃｌｏｃｋが入力される。ＣＤＲ回路は、入力データのエッジ情報に基づいて、クロック信号を生成する。
【0064】
【0065】
位相差検出器７２は、シリアルデータ信号Ｄａｔａの切り替わりのエッジ位置と、クロック信号Ｃｌｏｃｋのライズエッジの位置の間の位相差を検出し、シリアルデータ信号Ｄａｔａの位置の方が進んでいる場合には、これらの位相差に対応した幅を有する正のパルス信号ＵＰを出力し、遅れている場合に、これらの位相差に対応した幅を有する負のパルス信号ＤＯＷＮを出力する。（ローパス）フィルタ７３は、正のパルス信号ＵＰ及び負のパルス信号ＤＯＷＮを積算・平滑化して、位相差に応じた電圧を出力する。電圧制御発振器７４は、位相が基準より進んでいれば（正のパルス信号の幅の積算値が多く、入力された電圧が正の場合）、クロック信号Ｃｌｏｃｋの繰り返し周波数を低下させ、位相が基準より遅れていれば（負のパルス信号の幅の積算値が多く、入力された電圧が負の場合）、クロック信号Ｃｌｏｃｋの繰り返し周波数を増加させればよい。
【0066】
なお、図２に示したＣＤＲ回路１７は、第２同期回路１３Ｂの後段に配置しているので、パラレルデータ信号が入力され、図１０に示した構造のＣＤＲ回路とは異なる。図１０に示した構造のＣＤＲ回路を、図２に示した受信装置に適用する場合は、例えば、シリアルデータ信号ＤＡＴＡ－Ｓと、個々のサンプリング・クロック信号φｎ（φ１～φｍ）を、それぞれＣＤＲ回路に入力し、これらの入力信号に基づいて、サンプリング・クロック信号φｎ（φ１～φｍ）を生成する構成を採用することができる。
【0067】
図１２は、ＣＤＲ回路１７のブロック図である。
【0068】
ＣＤＲ回路１７は、第２同期回路１３Ｂの後段に配置されており、位相差検出器１７２と、フィルタ１７３と、電圧制御発振器１７４と、多相クロック信号発生器１７５とを備えている。ＣＤＲ回路１７には、第２同期回路１３Ｂから出力されたパラレルデータ信号（デジタル信号Ｓ１ＯＵＴ～ＳｍＯＵＴ）が入力される。
【0069】
各デジタル信号Ｓ１ＯＵＴ～ＳｍＯＵＴは、「１」又は「０」の情報を有している。これらの「１」及び「０」の配列は、配列全体として、位相差情報を有している。すなわち、この位相差情報は、データ受信用サンプラＳＭ１～ＳＭｍにおける、シリアルデータ信号ＤＡＴＡ－Ｓの位相と、サンプリング・クロック信号の位相との間の位相差情報である。この位相差情報は、各サンプリング・クロック信号の位相φ１～φｍが、シリアルデータ信号ＤＡＴＡ－Ｓの位相よりも進んでいる状態（ＦＡＳＴ）であるか、遅れている状態（ＳＬＯＷ）であるかの情報である。
【0070】
【0071】
図１２に示したデジタル信号Ｓ１ＯＵＴ～ＳｍＯＵＴのうち、奇数番目の信号（Ｓ１ＯＵＴ，Ｓ３ＯＵＴ，Ｓ５ＯＵＴ，Ｓ７ＯＵＴ，Ｓ９ＯＵＴ）は、図２の奇数番目のサンプラ（ＳＭ１，ＳＭ３，ＳＭ５，ＳＭ７，ＳＭ９）において、シリアルデータ信号ＤＡＴＡ－Ｓのエッジの位置で、サンプリングしたデータを有している。なお、偶数番目の信号（Ｓ２ＯＵＴ，Ｓ４ＯＵＴ，Ｓ６ＯＵＴ，Ｓ８ＯＵＴ，Ｓ１０ＯＵＴ）は、シリアルデータ信号ＤＡＴＡ－Ｓにおけるパルス幅の中央位置で、サンプリングしている。
【0072】
この場合において、サンプリング・クロック信号φ２，φ３、φ４でサンプリングしたデジタル信号Ｓ２ＯＵＴ，Ｓ３ＯＵＴ，Ｓ４ＯＵＴのデータの配列が、例えば「０，０，１」又は「１，１，０」であった場合、サンプリング・クロック信号φ３のライズエッジは、シリアルデータ信号ＤＡＴＡ－Ｓのエッジよりに、進んでいる状態（ＦＡＳＴ）である。
【0073】
逆に、サンプリング・クロック信号φ４，φ５、φ６でサンプリングしたデジタル信号Ｓ４ＯＵＴ，Ｓ５ＯＵＴ，Ｓ６ＯＵＴのデータの配列が、「０，１，１」又は「１，０，０」であった場合は、サンプリング・クロック信号φ５のライズエッジは、シリアルデータ信号ＤＡＴＡ－Ｓのエッジよりに、遅れている状態（ＳＬＯＷ）である。
【0074】
これらの以外のデータ配列の場合、例えば「１，０，１」や「１，１，１」などの場合は、例外として無視する。
【0075】
図１２を再び参照すると、位相差検出器１７２は、入力されたデジタル信号Ｓ１ＯＵＴ～ＳｍＯＵＴのデータ配列、例えば、１０桁のデジタルデータに基づいて、奇数番目のサンプリング・クロック信号（φ１，φ３，φ５，φ７，φ９）のライズエッジの位置が、シリアルデータ信号のデータ境界位置に対して、進んでいる状態であるか、又は、遅れている状態であるかを検出する。位相差検出器１７２が、進んでいる場合（ＦＡＳＴ）のデータ配列と、遅れている場合（ＳＬＯＷ）のデータ配列の判定テーブルを記憶しておき、前者に一致した場合に「１」を、後者に一致した場合に「０」を出力すれば、入力データに基づいて、ＦＡＳＴ／ＳＬＯＷの状態判定を行うことができる。なお、３個のデータの一致を判定する論理回路は、例えば、３つのＡＮＤ回路の並列に配置し、これらの３つの出力を、３入力のＡＮＤ回路に入力すれば、構成することができる。
【0076】
位相差検出器１７２から、位相差情報信号（例えば、ＦＡＳＴが４個、ＳＬＯＷが１個の場合で、配列「１、１，１，１，０」）が出力された場合、（ローパス）フィルタ１７３は、例えば、これらのパルス信号を、積算・平滑化した直流電圧を出力する。この場合、全体としては、サンプリング・クロック信号の位相が、進んでいると判定できるので、電圧制御発振器１７４は、クロック信号の繰り返し周波数を低下させる。この動作は、図１０に示した一般的なＣＤＲ回路の動作と同一であり、全体として、遅れていると判定される場合は、逆の動作を行う。なお、ＣＤＲ回路におけるクロック信号の繰り返し周波数の制御方式としては、他の方式も知られており、このような方式も、用いることができる。
【0077】
以上のように、ＣＤＲ回路１７では、ＦＡＳＴの数が多ければ、電圧制御発振器のクロック周波数を低下させ、ＳＬＯＷの数が多ければ、電圧制御発振器のクロック周波数を高くする。この処理を繰り返すことで、サンプリング・クロック信号φ１～φｍのうち、奇数番目のライズエッジは、シリアルデータ信号ＤＡＴＡ－Ｓのエッジに揃うようになり、シリアルデータ信号に整合したサンプリング・クロック信号が得られることになる。
【0078】
なお、電圧制御発振器１７４から出力されたクロック信号は、多相クロック信号発生器１７５に入力される。多相クロック信号発生器１７５は、入力された１つのクロック信号から、位相の異なる複数のサンプリング・クロック信号φ１～φｍを生成する。多相クロック信号発生器１７５は、例えば、１又は複数の分周器を用いて構成することができる。１つの分周器の後段に複数の遅延回路を直列接続して、各遅延回路の出力端子から各サンプリング・クロック信号を出力させることも可能である。複数の分周器を並列接続し、各分周器のリセットタイミングを異ならせる構成なども考えられる。従来から、数多くの方式の多相クロック信号発生器が知られているので、公知の回路を採用することができる。
【0079】
以上、説明したように、受信信号品質モニタは、複数のデータ受信用サンプラＳＭ１～ＳＭｍから出力された複数の出力信号Ｓ１～Ｓｍが入力される第２同期回路１３Ｂと、第２同期回路１３Ｂから出力された複数の出力信号Ｓ１ＯＵＴ～ＳｍＯＵＴが入力され、多相クロック信号（φ１～φｍ）を生成するＣＤＲ回路１７とを備えている。なお、ＣＤＲ回路１７には、出力信号Ｓ１ＯＵＴ～ＳｍＯＵＴの全部ではなく、これらから選択された一部の出力信号を入力してもよい。
【0080】
（制御回路）
制御回路１８は、位相調整回路１１に入力される位相制御信号ＰＨ－ＳＥＬと、電圧発生器１２に入力される閾値制御信号ＴＨ－ＳＥＬを生成して、出力する。制御回路１８は、エラーカウンタ１６に入力されるリセット制御信号ＣＮＴ－ＲＥＳＥＴと、ストップ制御信号ＣＮＴ－ＳＴＯＰを出力する。上述のように、エラーカウンタ１６においては、２次元上にアイ・ダイアグラムを描画する場合において、アイ・ダイアグラムの各画素に対応するエラー数を、一定期間（Ｅ－ＣＯＵＮＴ）の間、カウントする。この一定期間（Ｅ－ＣＯＵＮＴ）は、リセット制御信号ＣＮＴ－ＲＥＳＥＴの入力タイミングから、ストップ制御信号ＣＮＴ－ＳＴＯＰの入力タイミングまでの期間で与えられ、前者の入力はエラーカウンタ１６をリセットし、後者の入力はカウントを終了して、カウント値を出力させる。
制御回路１８は、位相調整回路１１に入力される位相制御信号ＰＨ－ＳＥＬと、電圧発生器１２に入力される閾値制御信号ＴＨ－ＳＥＬを生成して、出力する。制御回路１８は、エラーカウンタ１６に入力されるリセット制御信号ＣＮＴ－ＲＥＳＥＴと、ストップ制御信号ＣＮＴ－ＳＴＯＰを出力する。上述のように、エラーカウンタ１６においては、２次元上にアイ・ダイアグラムを描画する場合において、アイ・ダイアグラムの各画素に対応するエラー数を、一定期間（Ｅ－ＣＯＵＮＴ）の間、カウントする。この一定期間（Ｅ－ＣＯＵＮＴ）は、リセット制御信号ＣＮＴ－ＲＥＳＥＴの入力タイミングから、ストップ制御信号ＣＮＴ－ＳＴＯＰの入力タイミングまでの期間で与えられ、前者の入力はエラーカウンタ１６をリセットし、後者の入力はカウントを終了して、カウント値を出力させる。
【0081】
（デジリアライザ）
デジリアライザは、複数のデータ受信用サンプラＳＭ１～ＳＭｍと、第２同期回路１３Ｂとを含んでいる。
デジリアライザは、複数のデータ受信用サンプラＳＭ１～ＳＭｍと、第２同期回路１３Ｂとを含んでいる。
【0082】
各サンプラＳＭｎ（ＳＭ１～ＳＭｍ）の構造は、図３に示した参照用サンプラＳＭｅの構造と同一である。なお、複数のデータ受信用サンプラＳＭ１～ＳＭｍは、受信信号品質モニタの一部でもある。複数のデータ受信用サンプラＳＭ１～ＳＭｍが受信したシリアルデータ信号ＤＡＴＡ－Ｓは、多相のサンプリング・クロック信号φ１～φｍにそれぞれ同期して、サンプリングされる。複数のデータ受信用サンプラは、シリアルデータ信号を受信し、並列に接続され、多相のサンプリング・クロック信号φ1～φｍがそれぞれ入力される。
【0083】
（第２同期回路）
図１４は、第２同期回路１３Ｂの構造を示すブロック図である。
図１４は、第２同期回路１３Ｂの構造を示すブロック図である。
【0084】
第２同期回路１３Ｂには、複数のデータ受信用サンプラＳＭ１～ＳＭｍから出力された出力信号Ｓ１～Ｓｍ（例：ｍ＝１０）が入力される。第２同期回路１３Ｂは、受信した出力信号Ｓ１～Ｓｍのタイミングを同期させ、パラレルデータ出力信号ＤＡＴＡ－ＰＯ（Ｓ１ＯＵＴ～ＳｍＯＵＴ）として、出力する。各出力信号Ｓｎ（Ｓ１～Ｓｍ）は、２つのフリップフロップを直列に接続したフリップフロップグループに入力される。各フリップフロップは、Ｄフリップフロップである。
【0085】
ｎ番目のフリップフロップグループの前段のフリップフロップのＤ端子には、第１出力信号Ｓｎ（１≦ｎ≦ｍ）が入力される。ｎ＝１，２，３，４，１０の場合のフリップフロップグループの前段のフリップフロップのクロック入力端子（Ｃ端子）には、同期用のサンプリング・クロック信号φＫ（例：φ７）が入力される。ｎ＝５，６，７，８，９の場合のフリップフロップグループの前段のフリップフロップのクロック入力端子（Ｃ端子）には、同期用のサンプリング・クロック信号はφＬ（例：φ２）が入力される。
【0086】
ｎ番目のフリップフロップグループの後段のフリップフロップのＤ端子には、前段のフリップフロップでサンプリングされた第１出力信号Ｓｎ’（１≦ｎ≦ｍ）が入力される。ｎ番目のフリップフロップグループの後段のフリップフロップのクロック入力端子（Ｃ端子）には、同期用のサンプリング・クロック信号φＫ（例：φ７）が入力される。
【0087】
すなわち、第２同期回路１３Ｂは、サンプリング・クロック信号φＫ（例：φ７）を用いて、最終的な同期を行う。ｎが偶数の場合（２，４，６，８，１０）のデータは、シリアルデータ信号ＤＡＴＡ－Ｓのパルス幅の中央値でサンプリングを行ったデータである。出力されるデータは、ｎ＝１０，２，４，６，９の順番に並べることもできる。
【0088】
次に、データのサンプリングについて、補足的に説明する。
【0089】
【0090】
参照用サンプラＳＭｅには、シリアルデータ信号ＤＡＴＡ－Ｓと、掃引可能な参照用閾値電圧Ｖｅが入力される。シリアルデータ信号ＤＡＴＡ－Ｓは、例えば、「１，０，１，０，０，１」であるとする。サンプリング・クロック信号φｅのライズエッジＥφｅの位置は、位相調整回路１１（図２参照）によって、時間軸方向に移動させ、掃引することができる。同図には、デシリアライザで用いられるサンプラＳＭｎ（例：ＳＭ２）への閾値電圧Ｖ２と、そのサンプリング・クロック信号φｎ（例：φ２）のライズエッジＥφｎ（例：Ｅφ２）も示されている。サンプラＳＭ２は、ライズエッジＥφ２において、シリアルデータ信号をサンプリングし、「１」を出力する。シリアルデータ信号ＤＡＴＡ－Ｓの１つのデータの幅は、ＵＩ（ユニット・インタバーバル）である。
【0091】
例えば、掃引可能なライズエッジＥφｅの基準位置（０°）を、最初の第８のライズエッジＥφ８の位置とする。ライズエッジＥφｅの位相Ｐφｅは、次の第８のライズエッジＥφ８の位置まで掃引可能であり、ＵＩに換算すると、位相Ｐφｅは０～Ｎ×ＵＩ（例：Ｎ＝５）まで変化可能であり、位相変化範囲Ｒ（Ｐφｅ）＝Ｎ×ＵＩである。位相の角度で表現すると、位相Ｐφｅは、０°～３６０°まで変化可能であり（０°≦Ｐφｅ≦３６０°）、位相変化範囲Ｒ（Ｐφｅ）＝３６０°である。サンプリング・クロック信号φｅの周期Ｔφｅは、Ｔφｅ＝Ｎ×ＵＩに設定することができるが、必要なのは、ライズエッジＥφｅの位置なので、これとは異なる周期であってもよい。また、同様の理由から、サンプリング・クロック信号φｅのデューティ比は、必ずしも、５０％でなくてもよい。
【0092】
サンプリング・クロック信号φｅの周期（Ｔφｅ＝Ｎ×ＵＩ）に関して、サンプリング周波数を低下させるためには、２≦Ｎが好ましい。また、上述のように、アイ・ダイアグラムに対する、セットアップ時間違反やホールド時間違反の影響を抑制するためには、３≦Ｎであることが好ましく、４≦Ｎであることが更に好ましい。また、サンプリング・クロック信号のデューティ比が５０％であり、Ｎが奇数であれば、信号の反転によりライズエッジの位相が２倍に増加するため、パラレルデータ信号をＸ＝２×Ｎビット（例：１０ビット）に設定するのが好ましい。したがって、Ｎ＝５、７が好ましいが、Ｎ＝２、３、４、６のような場合でも、同様の効果を期待することができる。
【0093】
なお、サンプリング・クロック信号φｅ（或いはサンプリング・クロック信号φ１～φ１０）のクロック周波数ｆが、データ１単位の時間Ｔの逆数（ｆ＝１／Ｔ）で与えられる場合、フルレート伝送とよばれる。クロック周波数ｆが１／４Ｔの場合、クォーターレート伝送と呼ばれる。クロックの周波数ｆが１／（Ｎ×Ｔ）の場合、（１／Ｎ）レート伝送と呼ぶことができる。例えば、上記では、ｍ相クロック（ｍ＝１０）を用いて１／Ｎレート（例：Ｎ＝５）の伝送が行われる（ｍ、Ｎは整数であり、２≦ｍ、２≦Ｎ、Ｎ≦ｍ）。なお、クロック信号の伝送に必要なクロック信号線の本数は、必要なクロック信号の位相の数によって決まるが、多くの場合、Ｎ本もしくは２×Ｎ本である。
【0094】
また、上述のように、参照用閾値電圧Ｖｅは、電圧発生器１２によって、変化させられ、掃引される。このように、受信信号品質モニタは、可変の参照用閾値電圧Ｖｅを発生する電圧発生器１２を備えており、参照用閾値電圧Ｖｅは、アイ・ダイアグラムを描く場合の縦軸の座標を与えている。参照用閾値電圧Ｖｅを変化させることにより、二次元のアイ・ダイアグラムを描く場合の座標（Ｐφｅ，Ｖｅ）を、縦軸方向に沿って変化させることができる。位相調整回路１１によって、位相Ｐφｅの値を変化させることにより、二次元のアイ・ダイアグラムを描く場合の座標（Ｐφｅ，Ｖｅ）を横軸方向に沿って変化させることができる。
【0095】
また、任意のサンプラの閾値電圧Ｖｎ（例：Ｖ２）も、電圧発生器１２によって、変化させることができる。このように、受信信号品質モニタは、可変の閾値電圧Ｖｎ（Ｖ１～Ｖｍ）を発生する電圧発生器１２を備えている。また、複数のデータ受信用サンプラへ入力される閾値電圧Ｖｎ（Ｖ１～Ｖｍ）は、それぞれのサンプラＳＭｎ（ＳＭ１～ＳＭｍ）に入力されるシリアルデータ信号の振幅中心になるように、フィードバック制御をすることができる。例えば、シリアルデータ信号ＤＡＴＡ－Ｓが、８ｂ１０ｂ方式でエンコードされた信号の場合は、各サンプラから出力される「１」及び「０」の数を所定期間の間、カウントし、「１」の数が、「０」の数よりも多ければ、閾値電圧Ｖｎが、シリアルデータ信号ＤＡＴＡ－Ｓの振幅中心電圧よりも低いと判断して、参照用閾値電圧Ｖｅを増加させ、少なければ、参照用閾値電圧Ｖｅを減少さればよい。
【0096】
複数のデータ受信用サンプラへ入力される閾値電圧Ｖｎは、入力信号レベルが、明確に区別できるように設定するのが好ましい。例えば、データ「１」のレベルが１Ｖであり、「０」のレベルが－１Ｖである場合、閾値電圧は０Ｖに設定される。また、例えば、データ「１」のレベルが２Ｖであり、「０」のレベルが０Ｖである場合、閾値電圧は１Ｖに設定される。
【0097】
図１６は、シリアルデータ信号、多相クロック信号φ１～φ１０、クロック信号φｅを示すタイミングチャートである。
【0098】
第１同期回路１３Ａ（図２参照）には、２つの信号が入力される。１つの信号は、シリアルデータ信号ＤＡＴＡ－Ｓを、サンプリング・クロック信号φ２のライズエッジＥφ２でサンプリングした信号である。もう１つの信号は、シリアルデータ信号ＤＡＴＡ－Ｓを、サンプリング・クロック信号φｅのライズエッジＥφｅでサンプリングした信号である。第２同期回路１３Ｂ（図２参照）には、サンプリング・クロック信号φｎ（例：φ１～φ１０）でサンプリングした信号が入力される。これらの同期回路は、同期用のサンプリング・クロック信号φ７のタイミングで、サンプリングしたデータを出力する。
【0099】
ライズエッジＥφｅの位相Ｐφｅは、位相変化範囲Ｒ（Ｐφｅ）の中で移動する。第１同期回路１３Ａに入力される一方の信号が、ライズエッジＥφｎ（例：Ｅφ２）でサンプリングして得られる場合、Ｅφ２～Ｅφ７までの位相間隔を、Ｒ（Ｐφｅ）／２（＝２．５ＵＩ）に設定することが好ましい。換言すれば、シリアルデータ信号から変換されるパラレルデータ信号が、Ｘビットである場合、第１ライズエッジＥφｎから、第２ライズエッジＥφ（ｎ＋Ｘ／２）までの位相間隔（時間）を、（Ｘ／４）×ＵＩに設定する。上述のように、位相変化範囲Ｒ（Ｐφｅ）は、好ましくは、５×ＵＩ（＝（Ｘ／２）×ＵＩ）に、設定する。
【0100】
図１７は、シリアルデータ信号及び同期回路１３Ａ、１３Ｂから出力される信号のタイミングダイアグラムである。
【0101】
ｎが偶数番目のサンプラＳＭｎ（ｎは偶数）でサンプリングされたデジタル信号Ｓ２，Ｓ４，Ｓ６，Ｓ８のデータは、第２同期回路１３Ｂ（図１４参照）における前段のフリップフロップで、デジタル信号Ｓ２’，Ｓ４’，Ｓ６’，Ｓ８’のデータに変換され、その後、後段のフリップフロップで、デジタル信号Ｓ２ＯＵＴ，Ｓ４ＯＵＴ，Ｓ６ＯＵＴ，Ｓ８ＯＵＴのデータに変換され、データ間のエッジの位相が揃った状態で、第２同期回路１３Ｂから出力される。
【0102】
図１８は、別の受信装置ＲＸのブロック図である。
【0103】
図１８の受信装置ＲＸは、位相調整回路１１及び入力部１１０の構成のみが、図２の受信装置ＲＸと異なり、他の構成は、同一である。本例の入力部１１０は、１つのサンプリング・クロック信号φ１のみを、位相調整回路１１に入力する接続構造を有している。位相調整回路１１に入力するサンプリング・クロック信号としては、φ１とは別のサンプリング・クロック信号であってもよい。
【0104】
【0105】
位相調整回路１１には、単一のサンプリング・クロック信号φ１が入力される。複数のインバータ回路（ＮＯＴ回路１１ａ、１１ｂ、１１ｃ、１１ｄ・・・１１ｓ、１１ｔ）が直列に接続されており、インバータ回路の２個毎の出力端子が、マルチプレクサ１１Ｃ（選択回路）に入力されている。一対のインバータ回路は、遅延回路を構成しており、入力されたサンプリング・クロック信号φ１に、遅延を与えて、出力する。マルチプレクサ１１Ｃには、ライズエッジの時間が異なる複数のサンプリング・クロック信号が、入力される。位相制御信号ＰＨ－ＳＥＬ（位相又はクロック選択信号ＳＥＬ０）は、マルチプレクサ１１Ｃに入力されたｍ個のサンプリング・クロック信号から、１つサンプリング・クロック信号を選択し、特定の位相を有するサンプリング・クロック信号φｅを出力する。位相制御信号ＰＨ－ＳＥＬ（位相又はクロック選択信号ＳＥＬ０）が選択する信号を切り替えることにより、サンプリング・クロック信号φｅの位相を調整し、掃引することができる。
【0106】
なお、上述のシリアルデータ信号の伝送方式は、例えば、ＮＲＺ（Non Returnto Zero）信号であり、シリアルデータ信号は、２つの電圧レベルを有している。したがって、各サンプラに入力される閾値電圧は１つであり、２つのレベルの判定を行うことができる。ＰＡＭ４（Pulse Amplitude Modulation 4）は、４つの電圧レベルを用いる信号伝送方式である。ＰＡＭｋ（３≦ｋ）の信号伝送方式を用い、電圧レベルが３以上の場合、これらのレベルを判別できる多値サンプラを用いる。上記では、複数のデータ受信用サンプラＳＭ１～ＳＭｍが示されたが、これらは同一構造を有するので、以下では、これらのサンプラの代表として、１つのデータ受信用サンプラＳＭ１を多値サンプラに変更した構造について、説明する。
【0107】
図２０は、多値サンプラの構造を示すブロック図である。
【0108】
４つの電圧レベルを有するシリアルデータ信号（ＰＡＭ４）を受信する場合、これらを判別するためには、３つの閾値電圧が必要であり、これにより３つのアイ開口を有するアイ・ダイアグラムが得られる。一般化すると、ｋ個のレベルを有するシリアルデータ信号を受信する場合、これらを判別するためには、ｋ－１個の閾値電圧が必要であり、これによりｋ－１個のアイ開口を有するアイ・ダイアグラムが得られる。同図では、ＰＡＭ４のシリアルデータ信号を受信する場合を示しており、データ受信用サンプラＳＭ１は、第１データ受信用サンプラＳＭ１high、第２データ受信用サンプラＳＭ１mid、第３データ受信用サンプラＳＭ１lowを有しており、個々のサンプラの構造は、図３に示したものと同一である。それぞれのサンプラには、高レベル閾値電圧Ｖ１high（第１閾値電圧）、中レベル閾値電圧Ｖ１mid（第２閾値電圧）、低レベル閾値電圧Ｖ１low（第３閾値電圧）が入力される。それぞれのサンプラには、第１サンプリング・クロック信号φ１が入力され、第１出力信号Ｓ１high，第２出力信号Ｓ１mid，第３出力信号Ｓ１lowが出力される。
【0109】
図２１は、多値サンプラへの入力電圧（Ｖ）の時間（Ｔｉｍｅ）に対する変化を示すグラフである。
【0110】
シリアルデータ信号に含まれるデータが、第１データＤＡＴＡ１の場合、これが第１データ受信用サンプラＳＭ１high、第２データ受信用サンプラＳＭ１mid、第３データ受信用サンプラＳＭ１lowに入力された場合には、サンプリング・クロック信号φ１のサンプリングタイミングでは、入力電圧は、全ての閾値電圧より高いので、第１，第２、第３サンプラの出力（Ｓ１high，Ｓ１mid，Ｓ１low）＝（１，１，１）となる。データ変換テーブルを用いると、（１，１，１）は、「１１」に変換することができる。
【0111】
同様に、シリアルデータ信号に含まれるデータが、第２データＤＡＴＡ２の場合、これが第１データ受信用サンプラＳＭ１high、第２データ受信用サンプラＳＭ１mid、第３データ受信用サンプラＳＭ１lowに入力された場合には、サンプリング・クロック信号φ１のサンプリングタイミングでは、第１，第２、第３サンプラの出力（Ｓ１high，Ｓ１mid，Ｓ１low）＝（０，１，１）となる。データ変換テーブルを用いると、（０，１，１）は、「１０」に変換することができる。
【0112】
同様に、シリアルデータ信号に含まれるデータが、第３データＤＡＴＡ３の場合、これが第１データ受信用サンプラＳＭ１high、第２データ受信用サンプラＳＭ１mid、第３データ受信用サンプラＳＭ１lowに入力された場合には、サンプリング・クロック信号φ１のサンプリングタイミングでは、第１，第２、第３サンプラの出力（Ｓ１high，Ｓ１mid，Ｓ１low）＝（０，０，１）となる。データ変換テーブルを用いると、（０，０，１）は、「０１」に変換することができる。
【0113】
同様に、シリアルデータ信号に含まれるデータが、第４データＤＡＴＡ４の場合、これが第１データ受信用サンプラＳＭ１high、第２データ受信用サンプラＳＭ１mid、第３データ受信用サンプラＳＭ１lowに入力された場合には、サンプリング・クロック信号φ１のサンプリングタイミングでは、第１，第２、第３サンプラの出力（Ｓ１high，Ｓ１mid，Ｓ１low）＝（０，０，０）となる。データ変換テーブルを用いると、（０，０，０）は、「００」に変換することができる。
【0114】
以上のように、多値サンプラを用いると、ＰＡＭ４の信号レベルを分離して判別し、デシリアライズすることができる。複数の多値サンプラの後段には、上記と同様に、同期回路を設けることができる。なお、アイ・ダイアグラムを得るには、全てサンプラの出力信号を用いる必要はない。
【0115】
図２２は、多値サンプラ及び後段の回路構造を示すブロック図である。
【0116】
データ受信用サンプラＳＭ１の構造は、図２０に示した通りである。第１データ受信用サンプラＳＭ１highの出力信号Ｓ１highと、参照用サンプラＳＭｅの参照信号Ｓｅとは、第１同期回路１３Ａに入力される。参照用サンプラＳＭｅの構造は、図３に示したものと同一であり、後段の回路及び残りの回路は、上述の回路と同一でよい。すなわち、受信装置は、比較論理回路１５及びエラーカウンタ１６を備えている。参照用サンプラＳＭｅには、シリアルデータ信号と、参照用閾値電圧Ｖｅが入力され、サンプリング・クロック信号φｅでサンプリングが行われる。この参照用閾値電圧Ｖｅは、変動させるものであり、１つでよい。本例では、上記と同様に、アイ・ダイアグラムを得ることができる。
【0117】
信号伝送方式がＰＡＭ４の場合においては、３つレベルの閾値を用いたサンプラ出力を全て用いた方が、精密な信号品質測定ができるが、１つのレベルの閾値判定出力のみを用いた場合においても、信号品質を評価することはできる。この場合、回路構成が簡単になるという利点がある。同図では、１つのレベルの閾値として、高レベル閾値電圧Ｖ１highを用いた例を図示しているが、中レベル閾値電圧Ｖ１mid、又は低レベル閾値電圧Ｖ１lowを用いた例も可能である。
【0118】
図２３は、第１データ受信用サンプラＳＭ１high及び参照用サンプラＳＭｅへの入力電圧（Ｖ）の時間（Ｔｉｍｅ）に対する変化を示すグラフである。
【0119】
シリアルデータ信号に含まれるデータが、第１データＤＡＴＡ１の場合、これが第１データ受信用サンプラＳＭ１highに入力された場合には、サンプリング・クロック信号φ１のタイミングでは、第１データ受信用サンプラＳＭ１highの出力信号Ｓ１highは「１」となる。第１データＤＡＴＡ１が、参照用サンプラＳＭｅに入力された場合には、サンプリング・クロック信号φｅのサンプリングタイミングでは、参照用サンプラＳＭｅから出力される参照信号Ｓｅは「１」となる。
【0120】
同様に、シリアルデータ信号に含まれるデータが、第２データＤＡＴＡ２の場合、これが第１データ受信用サンプラＳＭ１highに入力された場合には、サンプリング・クロック信号φ１のタイミングでは、第１データ受信用サンプラＳＭ１highの出力信号Ｓ１highは「０」となる。第２データＤＡＴＡ２が、参照用サンプラＳＭｅに入力された場合には、サンプリング・クロック信号φｅのサンプリングタイミングでは、参照用サンプラＳＭｅの出力信号Ｓｅは「１」となる。
【0121】
同様に、シリアルデータ信号に含まれるデータが、第３データＤＡＴＡ３又は第４データＤＡＴＡ４の場合、これが第１データ受信用サンプラＳＭ１highに入力された場合には、サンプリング・クロック信号φ１のタイミングでは、第１データ受信用サンプラＳＭ１highの出力信号Ｓ１highは「０」となる。第３データＤＡＴＡ３又は第４データＤＡＴＡ４が、参照用サンプラＳＭｅに入力された場合には、サンプリング・クロック信号φｅのサンプリングタイミングでは、参照用サンプラＳＭｅの出力信号Ｓｅは「０」となる。
【0122】
図２４は、多値サンプラ及び後段の回路構造を示すブロック図である。
【0123】
図２４に示した回路は、図２２に示した回路と比較して、第１同期回路１３Ａの入力側にマルチプレクサ１３１（選択回路）が配置されている点が異なり、他の構成は同一である。マルチプレクサ１３１には、第１データ受信用サンプラＳＭ１highからの複数の出力信号が入力される。これらの出力信号は、高レベル閾値判定された第１出力信号Ｓ１high、中レベル閾値判定された第２出力信号Ｓ１mid、低レベル閾値判定された第３出力信号Ｓ１lowである。これらの出力信号（Ｓ１high,Ｓ１mid,Ｓ１low）は、マルチプレクサ１３１に入力され、１つが選択されて、出力される。マルチプレクサ１３１により選択された出力信号は、第１同期回路１３Ａに入力される。マルチプレクサ１３１が、選択する信号を切り替えることにより、３つの閾値レベルで判定された３つのアイ・ダイアグラムを得ることができる。なお、マルチプレクサ１３１には、出力信号（Ｓ１high,Ｓ１mid,Ｓ１low）の切り替えを指示する選択信号を、制御回路又は外部装置から、入力することができる。本例の回路においては、第１同期回路１３Ａへのサンプラからの入力信号を、切り替えているので、回路の大きさを比較的小さくすることができる。残りの回路構造は、図２２に示したものと同一である。
【0124】
図２５は、多値サンプラ及び後段の回路構造を示すブロック図である。
【0125】
図２５に示した回路は、図２４に示したマルチプレクサを省略し、マルチプレクサによる切り替えを行わずに、第１サンプラの全ての出力信号（Ｓ１high,Ｓ１mid,Ｓ１low）を並列に処理する回路構成を備えている。第１サンプラからの全ての出力信号（第１出力信号Ｓ１high、第２出力信号Ｓ１mid、第３出力信号Ｓ１low）は、第１同期回路１３Ａに入力される。
【0126】
第１同期回路１３Ａには、第１出力信号Ｓ１high、第２出力信号Ｓ１mid、第３出力信号Ｓ１low、及び、参照用サンプラＳＭｅから出力された参照信号Ｓｅが入力される。第１同期回路１３Ａは、入力されたこれらの信号を同期させて出力する。上述の比較論理回路１５は、複数の副・比較論理回路からなる。
【0127】
第１比較論理回路１５highの一方の入力端子には、第１出力信号Ｓ１highが入力される。第２比較論理回路１５midの一方の入力端子には、第２出力信号Ｓ１midが入力される。第３比較論理回路１５lowの一方の入力端子には、第３出力信号Ｓ１lowが入力される。各比較論理回路の他方の入力端子には、参照信号Ｓｅが入力される。各比較論理回路は、図２に示した比較論理回路１５と同様に、これは好適にはＸＯＲ回路であり、入力データの論理が一致すれば「０」、異なれば「１」を出力する。
【0128】
第１比較論理回路１５highの出力端子は、第１エラーカウンタ１６highの入力端子に接続されている。第２比較論理回路１５midの出力端子は、第２エラーカウンタ１６midの入力端子に接続されている。第３比較論理回路１５lowの出力端子は、第３エラーカウンタ１６lowの入力端子に接続されている。各エラーカウンタにおける処理は、図２に示したエラーカウンタと同様である。この回路によれば、３つのサンプラ出力に対して、並列処理を行うため、短時間で多値のアイ・ダイアグラムを得ることができる。
【0129】
以上、説明したように、図２０～図２５の受信信号品質モニタにおいては、シリアルデータ信号は、ｋレベル（３≦ｋ、ｋは整数）の多値を有するパルス振幅変調（ＰＡＭ）信号であり、複数のデータ受信用サンプラのそれぞれは、ｋ－１個のサンプラを備える。このｋ－１個のサンプラのそれぞれには、シリアルデータ信号と共に、互いにレベルの異なる閾値電圧（Ｖ１high、Ｖ１mid、Ｖ１low）が入力される。ｋ－１個のサンプラのそれぞれから、ｋ－１個の比較結果（Ｓ１high、Ｓ１mid、Ｓ１low）が出力される。かかる構成により、多値のシリアルデータ信号の処理も可能となる。
【0130】
また、図２５の受信信号品質モニタにおいては、複数のデータ受信用サンプラに含まれる１つのサンプラからは、第１出力信号として、ｋ－１個の比較結果（Ｓ１high、Ｓ１mid、Ｓ１low）が出力され、第１同期回路１３Ａには、ｋ－１個の比較結果と、参照用サンプラの第２出力信号（参照信号Ｓｅ）とが入力される。比較論理回路１５は、ｋ－１個の副・比較論理回路（１５high、１５mid、１５low）を備え、ｋ－１個の副・比較論理回路のそれぞれには、第１同期回路１３Ａから、同期して出力されたｋ－１個の比較結果（Ｓ１high、Ｓ１mid、Ｓ１low）と、第２出力信号（参照信号Ｓｅ）とが入力される。
【0131】
【0132】
図２６（Ａ）のシリアルデータ信号は、周期的な信号である。図２６（Ｂ）のシリアルデータ信号は、ランダムパターン又は疑似ランダムパターンを有する信号である。１／５レート伝送の場合、アイ・ダイアグラム用のデータサンプリングを行う場合、５データ毎にデータサンプリングが行われ、アイ・ダイアグラムの中央に重ねて表示される。すなわち、いずれの信号の場合においても、Ｄ１のデータのサンプリングが行われた後、Ｄ６のデータがサンプリングされる。
【0133】
周期性を有するシリアルデータ信号（図２６（Ａ））から得られるアイ・ダイアグラムの開口の寸法は、ランダムパターンを有するシリアルデータ信号（図２６（Ｂ））から得られるアイ・ダイアグラムの開口の寸法よりも、一般に、大きくなる。伝送線路特性は、あらゆる入力を想定して行う方が好ましいので、受信信号の品質を正確に評価する場合には、受信するシリアルデータ信号は、ランダムパターン又は疑似ランダムパターンの方が好ましい。
【0134】
以上、説明したように、上述の受信信号品質モニタは、それぞれがシリアルデータ信号ＤＡＴＡ－Ｓを受信し、並列に接続され、それぞれのサンプリング・クロック信号φｎ（１≦ｎ≦ｍ、ｍ及びｎは整数）の入力端子には、多相クロック信号に含まれる各クロック信号が入力される複数のデータ受信用サンプラＳＭ１～ＳＭｍと、シリアルデータ信号を受信する参照用サンプラＳＭｅと、多相クロック信号に含まれる１又は２以上のクロック信号が入力される１又は２以上の入力端子と、参照用サンプラのサンプリング・クロック信号φｅの入力端子に接続された出力端子とを備え、シリアルデータ信号のユニットインターバル（ＵＩ）のＮ倍（２≦Ｎ）の位相範囲（Ｎ×ＵＩ）内において、出力されるサンプリング・クロック信号φｅの位相掃引が可能な位相調整回路１１と、複数のデータ受信用サンプラに含まれる１つのサンプラの第１出力信号、及び、参照用サンプラＳＭｅの第２出力信号が入力され、第１及び第２出力信号を同期させて出力する第１同期回路１３Ａと、第１同期回路１３Ａから同期して出力された第１及び第２出力信号が入力される比較論理回路１５とを備えている。比較論理回路１５には、第１同期回路１３Ａから同期して出力された第１及び第２出力信号が入力され、比較論理回路１５は、受信信号の品質に関連する比較結果を出力する。
【0135】
上述の受信装置においては、サンプリング・クロック信号φｎの周波数は、好適には、シリアルデータ信号ＤＡＴＡ－Ｓの周波数の１／Ｎ（２≦Ｎ）である。受信信号品質モニタは、シリアルデータ信号のユニットインターバル（ＵＩ）のＮ倍（２≦Ｎ）の位相範囲（Ｎ×ＵＩ）内において（数倍の位相範囲内）、出力されるサンプリング・クロック信号φｅの位相掃引が可能な位相調整回路１１を備えている。ＵＩの数倍の位相範囲内において、サンプリング・クロック信号φｅの位相掃引が可能である。好適には、受信するサンプリング・クロック信号φｎの周波数が、入力されるシリアルデータ信号の1データの時間幅の逆数で与えられる周波数のＮ分の１（例：Ｎ＝５）である場合は、掃引可能な位相範囲はＮ×ＵＩ（例：Ｎ＝５（位相掃引範囲３６０°））である。この位相範囲は、例えば、（Ｎ／２）×ＵＩ以上（例：２．５ＵＩ）の場合でも、セットアップ違反やホールド違反の影響を低減する効果がある。また、位相調整回路１１により調整される位相範囲（位相変化範囲Ｒ（Ｐφｅ））は、参照用サンプラへ入力するサンプリング・クロック信号φｅの1周期（図１５の例ではＮ×ＵＩ）以上とすることが好適であり、位相範囲が拡張することで、アイ開口の位置が移動しても、これを取得しやすくなる。
【0136】
上述の受信装置においては、位相調整回路１１を、参照用サンプラＳＭｅの前段に配置しているが、その他のサンプラの前段には、遅延調整用の位相調整回路を配置していない。このような遅延調整用の位相調整回路を必要とする受信装置と比較して、上述の受信装置は、回路面積及び消費電力を低減させることができる。また、位相掃引範囲を上記の如く設定することにより、遅延調整用の回路を各サンプラの前段に配置していない場合は、このような遅延調整用回路の固有遅延の影響を抑制することができる。また、位相調整回路１１において、動作環境の変化等により、意図しない固有遅延が発生しても、位相掃引範囲が上記の如く広いため、アイ・ダイアグラムを得ることができる。
【0137】
以上、多相クロック信号を使ったデータ受信装置におけるアイモニタの位相調整回路技術を開示した。この技術では、好適には、入力データをランダムパターンにした。位相調整回路による調整位相範囲を広く設定した。また、比較論理回路において、アイ・ダイアグラムの開口に関する部分で、同期エラーを引き起こさないように、同期をとった。これにより、位相調整回路の固有遅延を打ち消すために、多相クロック信号の経路上に、位相調整回路のダミー回路や、位相補償回路の追加を必要としなくなり、電力消費や面積が小さくすることができる。
【0138】
信号品質の評価について補足説明を行う。伝送線路を経由して受信した信号はそれぞれの持つ負荷などによって信号が劣化する。伝送信号の品質は、アイ・ダイアグラムのアイ開口度を見ることで判断できる。アイ・ダイアグラムは、伝送データの最小単位２つ分を１周期として、信号を重ね合わせたものであり、アイ開口度はアイ・ダイアグラムの中心の開口の大きさを指す。開口の高さと幅が大きいほど信号の品質が良いと評価される。なお、アイ開口の全体ではなく、品質モニタ信号の一部を評価することによっても、信号品質を評価することができる。アイ開口の中心を通る縦軸方向の開口寸法のみ評価する。アイ開口の中心を通る横軸方向の開口寸法のみ評価する。アイ開口の適当な位置を通る開口寸法を評価する。アイ開口の斜め方向の開口寸法を評価する。このように、様々な評価の方式が考えられる。
【0139】
近年、通信デバイスの普及やペーパーレス化、在宅ワークの普及などに伴い必要とされる通信データのデータレートは増加している。上述の受信装置は、多相クロック（ｍ相クロック）を使うデータ伝送をしているので、高いデータレートの通信に対応することができる。上述の受信装置は、消費電力が小さく、面積も小さい。１／Ｎレート伝送のＮが大きくなるほど、この効果は大きくなるが、上述の装置においては、適切な同期も行うことができる。
【符号の説明】
【0140】
１１…位相調整回路、１１Ａ…マルチプレクサ、１１Ｂ…位相補間回路、１１Ｃ…マルチプレクサ、１２…電圧発生器、１３Ａ…第１同期回路、１３Ｂ…第２同期回路、１３ＤＩＶ…分周器、１５…比較論理回路、１６…エラーカウンタ、１７…ＣＤＲ回路、１８…制御回路、７２…位相差検出器、７３…フィルタ、７４…電圧制御発振器、１０１…アンプ、１１０…入力部、１３１…マルチプレクサ、１７２…位相差検出器、１７３…フィルタ、１７４…電圧制御発振器、１７５…多相クロック信号発生器、３００…外部装置、３０１…メモリ、３０３…インターフェース、３０４…バス、３０５…表示器、ＣＢ…通信ケーブル、ＣＯＭＰ…比較器、ＯＵＴＰＵＴ…品質モニタ信号、ＳＭ１～ＳＭｍ…データ受信用サンプラ、ＳＭｅ…参照用サンプラ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
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【図26】