特開 2024-59024 半導体装置、バス制御回路およびバス制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024059024

(43)【公開日】2024-04-30

(54)【発明の名称】半導体装置、バス制御回路およびバス制御方法

(51)【国際特許分類】

   G06F 13/362 20060101AFI20240422BHJP

【ＦＩ】

G06F13/362 510E

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022166499

(22)【出願日】2022-10-17

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】城 圭祐

(57)【要約】

【課題】緊急性の高い処理の応答性を向上させることが可能な技術を提供することにある。
【解決手段】半導体装置は複数のマスタから共有されるスレーブに対するアクセスを制御するバス制御回路を備える。前記バス制御回路は、前記複数のマスタに対応する複数の優先度判定回路を備える。前記優先度判定回路は、対応するマスタから緊急性の高いアクセスを受ける場合、前記対応するマスタからのアクセス要求に含まれる優先レベル信号を変更して緊急時用の高い優先レベルを割り当てると共に、前記対応するマスタ以外のマスタに対して低い優先レベルを割り当てるよう構成される。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数のマスタと、
スレーブと、
前記複数のマスタから共有される前記スレーブに対するアクセスを制御するバス制御回路と、
を備え、
前記バス制御回路は、前記複数のマスタに対応する複数の優先度判定回路を備え、
前記優先度判定回路は、対応するマスタから緊急性の高いアクセスを受ける場合、
前記対応するマスタからのアクセス要求に含まれる優先レベル信号を変更して緊急時用の高い優先レベルを割り当てると共に、
前記対応するマスタ以外のマスタに対して低い優先レベルを割り当てるよう構成される、半導体装置。

【請求項2】

請求項１の半導体装置において、
前記緊急性の高いアクセスは、開始アドレスと終了アドレスで指定されるアドレス領域へのアクセスによって定義される、半導体装置。

【請求項3】

請求項２の半導体装置において、
前記優先度判定回路は、複数のマスタの内の一つのマスタのアクセスが入力される場合、前記アクセス要求に含まれる、どのマスタからのアクセスであるかを識別するための識別信号を受け付け、複数のマスタの内の特定のマスタのアクセスを識別するように構成される、半導体装置。

【請求項4】

請求項１の半導体装置において、
前記緊急性の高いアクセスは、特定のアドレスへのアクセスを検知し、その時点から指定した時間によって定義される、半導体装置。

【請求項5】

請求項１の半導体装置において、
前記緊急性の高いアクセスは、アクセス要求に含まれる特殊なマスタからの要求であることを示す信号によって定義される、半導体装置。

【請求項6】

請求項５の半導体装置において、
前記特殊なマスタとは、レジスタ設定により特殊な権限を持つモードへ移行したするマスタまたは固有の属性を持つマスタである、半導体装置。

【請求項7】

請求項１の半導体装置において、
前記バス制御回路は、さらに、
前記複数のマスタに対応する複数の帯域調整回路と、
前記スレーブに対応するバス調停回路と、
を備え、
前記帯域調整回路は、前記複数の優先度判定回路から入力される優先レベル信号に基づいて、対応するマスタからのアクセスに割り当てるバス帯域を制御するよう構成され、
前記バス調停回路は、前記複数の優先度判定回路から入力される優先レベル信号に基づいて、それぞれのアクセスの優先順位を調停するよう構成される、半導体装置。

【請求項8】

請求項７の半導体装置において、
前記帯域調整回路は、
リクエストを受けるマスタ（自マスタ）に対応する優先度判定回路からの第一の優先レベル信号および前記自マスタ以外のマスタ（他マスタ）に対応する優先度判定回路からの第二の優先レベル信号を受け付け、
前記第一の優先レベル信号が示す優先レベル（自マスタの優先レベル）と前記第二の優先レベル信号が示す優先レベル（他マスタの優先レベル）を比較していずれかの優先レベルを選択し、選択した優先レベルに基づいて帯域制御を行うよう構成される、半導体装置。

【請求項9】

請求項８の半導体装置において、
前記帯域調整回路は、
前記自マスタから前記緊急性の高いアクセスを受けていない場合、
前記他マスタの優先レベルが１以上のとき、
前記自マスタの優先レベルと前記他マスタの優先レベルを比較して最も低い優先レベルを選択し、
前記他マスタの優先レベルが０のとき、
前記自マスタの優先レベルを選択し、
前記自マスタから前記緊急性の高いアクセスを受けている場合、
前記自マスタの優先レベルを選択するよう構成される、半導体装置。

【請求項10】

複数のマスタから共有されるスレーブに対するアクセスを制御するバス制御回路であって、
前記バス制御回路は、前記複数のマスタに対応する複数の優先度判定回路を備え、
前記優先度判定回路は、対応するマスタから緊急性の高いアクセスを受ける場合、
前記対応するマスタからのアクセス要求に含まれる優先レベル信号を変更して緊急時用の高い優先レベルを割り当てると共に、
前記対応するマスタ以外のマスタに対して低い優先レベルを割り当てるよう構成される、バス制御回路。

【請求項11】

複数のマスタから共有されるスレーブに対するアクセスを制御するバス制御方法であって、
対応するマスタから緊急性の高いアクセスを受ける場合、
前記対応するマスタからのアクセス要求に含まれる優先レベル信号を変更して緊急時用の高い優先レベルを割り当てると共に、
前記対応するマスタ以外のマスタに対して低い優先レベルを割り当てるよう構成される、バス制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は半導体装置に関し、例えば複数のバスマスタを備える半導体装置に適用可能である。

【背景技術】

【0002】

マイクロコントローラユニット（Micro Controller Unit：ＭＣＵ）等の半導体装置では、複数のバスマスタが共通バスに接続するバスシステムが用いられている。バスマスタは例えば中央処理装置（Central Processing Unit：ＣＰＵ）およびダイレクト・メモリ・アクセス制御装置（Direct Memory Access Controller：ＤＭＡＣ）等である。このようなバスシステムでは、複数のバスマスタからの共通バスへのリクエストに対して調停を行うことが必要である。優先度に関するＱｏＳ（Quality of Service）情報に基づいて調停を行う技術の例が特許文献１に開示されている。以下、バスマスタを単にマスタという。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】ARM（登録商標） CoreLink QoS-400 Network Interconnect Advanced Quality of Service

【発明の概要】

【発明が解決しようとする課題】

【0004】

マスタ数の増加等の要因により、緊急性の高い処理（例えばエラー処理など）においても帯域制限されたり、優先度を下げられたりする場合があり得る。そのため、緊急性の高い処理が所定の時間内に完了しない可能性がある。

【0005】

本開示のその他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

本開示のうち代表的なものの概要を簡単に説明すれば次の通りである。すなわち、半導体装置は複数のマスタから共有されるスレーブに対するアクセスを制御するバス制御回路を備える。前記バス制御回路は、前記複数のマスタに対応する複数の優先度判定回路を備える。前記優先度判定回路は、対応するマスタから緊急性の高いアクセスを受ける場合、前記対応するマスタからのアクセス要求に含まれる優先レベル信号を変更して緊急時用の高い優先レベルを割り当てると共に、前記対応するマスタ以外のマスタに対して低い優先レベルを割り当てるよう構成される。

【発明の効果】

【0007】

上記半導体装置によれば、緊急性の高い処理の応答性を高めることが可能である。

【図面の簡単な説明】

【0008】

【図1】図１は実施形態における半導体装置の構成を示す概略ブロック図である。

【図2】図２は多段接続されるバス制御回路を示すブロックである。

【図3】図３は図１に示す優先度判定回路およびその周辺の第一の構成例を示すブロック図である。

【図4】図４は図１に示す優先度制御レジスタの第一の構成例を示す図である。

【図5】図５は図１に示す帯域調整回路およびその周辺の構成を示すブロック図である。

【図6】図６は図１に示す帯域制御レジスタの構成例を示す図である。

【図7】図７は高優先レベル領域において帯域制御がない場合の動作例を示すタイミングチャートである。

【図8】図８は高優先レベル領域において自マスタの帯域制御がある場合の動作例を示すタイミングチャートである。

【図9】図９は高優先レベル領域において他マスタの帯域制御がある場合の動作例を示すタイミングチャートである。

【図10】図１０は図１に示すバス調停回路の構成を示すブロック図である。

【図11】図１１は実施形態および比較例におけるバス構成を示す図である。

【図12】図１２はマスタのメモリマップを示す図である。

【図13】図１３は実施形態および比較例におけるエラー処理の時間を示す図である。

【図14】図１４は図１に示す優先度判定回路およびその周辺の構成の変形例を示すブロック図である。

【図15】図１５は図１に示す優先度制御レジスタの構成の変形例を示す図である。

【発明を実施するための形態】

【0009】

以下、実施形態および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。

【0010】

実施形態における半導体装置について図１を用いて説明する。図１は実施形態における半導体装置の構成を示す概略ブロック図である。

【0011】

実施形態における半導体装置１０は、複数個のマスタ（ＭＳＴ）１００ａ，１００ｂ，１００ｃと、バス制御回路（ＢＣＮＴ）２００と、スレーブ（ＳＬＶ）３００ａ，３００ｂと、バス４００ａ，４００ｂ，４００ｃと、バス５００ａ，５００ｂと、を備える。

【0012】

ここで、マスタ１００ａ，１００ｂ，１００ｃはマスタ１００と総称される場合があり、スレーブ３００ａ，３００ｂはスレーブ３００と総称される場合がある。バス４００ａ，４００ｂ，４００ｃはバス４００と総称される場合があり、バス５００ａ，５００ｂはバス５００と総称される場合がある。なお、図１に示す例では、マスタ１００の数を三つとしているが、マスタ１００の数は、二つ以上であればいくつでもよい。また、スレーブ３００の数を二つとしているが、スレーブ３００の数は一つ以上であればいくつでもよい。

【0013】

マスタ１００は、例えば、ＣＰＵ、ＤＭＡＣ、グラフィック処理装置（Graphics Processing Unit:ＧＰＵ）等である。スレーブ３００は、例えば、フラッシュメモリ、ＳＲＡＭ、メモリコントローラ、周辺回路等である。半導体装置１０は、例えば、ＭＣＵである。半導体装置１０は、一つまたは複数の半導体基板の上に形成される。半導体基板は例えばシリコン基板である。半導体装置１０がメモリコントローラを含む場合は、例えば、半導体装置１０の外部にＤＤＲ ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）等のメモリが接続されて電子装置が構成される。

【0014】

複数のマスタ１００ａ，１００ｂ，１００ｃは、それぞれバス４００ａ，４００ｂ，４００ｃを介してバス制御回路２００に接続されている。複数のマスタ１００ａ，１００ｂ，１００ｃは、スレーブ３００ａ，３００ｂに対するリクエスト（アクセス要求）を、それぞれバス４００ａ，４００ｂ，４００ｃを介してバス制御回路２００へ出力する。

【0015】

バス制御回路２００はインターコネクトとも呼ばれ、複数のマスタ１００ａ，１００ｂ，１００ｃから共有されるスレーブ３００ａ，３００ｂに対するアクセスを制御する。

【0016】

スレーブ３００ａ，３００ｂへのレスポンス（アクセス結果：読み出しデータ、サイドバンド信号など）は、バス５００ａ，５００ｂ、バス制御回路２００およびバス４００ａ，４００ｂ，４００ｃを経由して、マスタ１００ａ，１００ｂ，１００ｃに送信される。

【0017】

バス制御回路２００は、優先度判定回路（ＱＬＪ）２１０ａ，２１０ｂ，２１０ｃ、帯域調整回路（ＢＲ）２２０ａ，２２０ｂ，２２０ｃ、バス調停回路（ＡＲＢ）２３０ａ，２３０ｂ、優先度制御レジスタ（ＱＬ＿Ｒ）２４０ａ，２４０ｂ，２４０ｃおよび帯域制御レジスタ（ＢＲ＿Ｒ）２５０ａ，２５０ｂ，２５０ｃを備える。

【0018】

優先度判定回路２１０ａ，２１０ｂ，２１０ｃはそれぞれバス４００ａ，４００ｂ，４００ｃに接続される。優先度判定回路２１０ａ，２１０ｂ，２１０ｃはそれぞれ優先度制御レジスタ２４０ａ，２４０ｂ，２４０ｃによりその動作が制御される。優先度判定回路２１０ａ，２１０ｂ，２１０ｃの各構成はそれぞれ同様の構成となっているので、優先度判定回路２１０ａ，２１０ｂ，２１０ｃは優先度判定回路２１０と総称される場合がある。

【0019】

帯域調整回路２２０ａ，２２０ｂ，２２０ｃは優先度判定回路２１０ａ，２１０ｂ，２１０ｃに接続される。帯域調整回路２２０ａ，２２０ｂ，２２０ｃはそれぞれ帯域制御レジスタ２５０ａ，２５０ｂ，２５０ｃによりその動作が制御される。帯域調整回路２２０ａ，２２０ｂ，２２０ｃの各構成はそれぞれ同様の構成となっているので、帯域調整回路２２０ａ，２２０ｂ，２２０ｃは帯域調整回路２２０と総称される場合がある。

【0020】

バス調停回路２３０ａ，２３０ｂは優先度判定回路２１０ａ，２１０ｂ，２１０ｃに接続される。バス調停回路２３０ａ，２３０ｂはそれぞれバス５００ａ，５００ｂに接続される。バス調停回路２３０ａ，２３０ｂの各構成はそれぞれ同様の構成となっているので、バス調停回路２３０ａ，２３０ｂはバス調停回路２３０と総称される場合がある。

【0021】

優先度制御レジスタ２４０ａ，２４０ｂ，２４０ｃの各構成はそれぞれ同様の構成となっているので、優先度制御レジスタ２４０ａ，２４０ｂ，２４０ｃは優先度制御レジスタ２４０と総称される場合がある。優先度制御レジスタ２４０はマスタ１００によって設定される。

【0022】

帯域制御レジスタ２５０ａ，２５０ｂ，２５０ｃの各構成はそれぞれ同様の構成となっているので、帯域制御レジスタ２５０ａ，２５０ｂ，２５０ｃは帯域制御レジスタ２５０と総称される場合がある。帯域制御レジスタ２５０はマスタ１００によって設定される。

【0023】

優先度判定回路２１０は、バス４００からアクセス要求を受け取る。アクセス要求には、アドレス信号（ＡＤ）および優先レベル信号（ＰＬ）が含まれる。優先レベル信号（ＰＬ）とは、マスタ１００のＱｏＳ情報等に基づく優先レベルを示す信号である。優先レベル値が大きいほど優先度が高く、優先レベル値＝０は優先制御の対象外である。

【0024】

優先度判定回路２１０ａは、マスタ１００ａから緊急性の高いアクセス要求を受ける場合に、バス４００ａに接続されるマスタ１００ａからの優先レベル信号（ＰＬａ）を変更する。優先度判定回路２１０ａは、自マスタとしてのマスタ１００ａに対して緊急時用の高い優先レベルを割り当てるために、変更した優先レベル信号（ＰＬＷａ）を帯域調整回路２２０ａおよびバス調停回路２３０ａに出力する。この場合において、優先度判定回路２１０ａは、他マスタとしてのマスタ１００ｂ，１００ｃに対してマスタ１００ａよりも低い優先レベルを割り当てるために優先レベル信号（ＰＬＴａ）を帯域調整回路２２０ｂ，２２０ｃに出力する。

【0025】

優先度判定回路２１０ｂは、マスタ１００ｂから緊急性の高いアクセス要求を受けた場合に、バス４００ｂに接続されたマスタ１００ｂからの優先レベル信号（ＰＬｂ）を変更する。優先度判定回路２１０ｂは、自マスタとしてのマスタ１００ｂに対して緊急時用の高い優先レベルを割り当てるために、変更した優先レベル信号（ＰＬＷｂ）を帯域調整回路２２０ｂおよびバス調停回路２３０ｂに出力する。この場合において、先度判定回路２１０ｂ、他マスタとしてのマスタ１００ａ，１００ｃに対してマスタ１００ｂよりも低い優先レベルを割り当てるために優先レベル信号（ＰＬＴｂ）を帯域調整回路２２０ａ，２２０ｃに出力する。

【0026】

優先度判定回路２１０ｃは、マスタ１００ｃから緊急性の高いアクセス要求を受けた場合に、バス４００ｃに接続されたマスタ１００ｃからの優先レベル信号（ＰＬｃ）を変更する。優先度判定回路２１０ｃは、自マスタとしてのマスタ１００ａに対して緊急時用の高い優先レベルを割り当てるために、変更した優先レベル信号（ＰＬＷｃ）を帯域調整回路２２０ｃおよびバス調停回路２３０ｃに出力する。この場合において、優先度判定回路２１０ｃは、他マスタとしてのマスタ１００ａ，１００ｂに対してマスタ１００ｃよりも低い優先レベルを割り当てるために優先レベル信号（ＰＬＴｃ）を帯域調整回路２２０ａ，２２０ｂに出力する。

【0027】

帯域調整回路２２０は、複数の優先度判定回路２１０から入力される優先レベル信号に基づいて、マスタ１００からのアクセス要求に割り当てるバス帯域を制御する。

【0028】

帯域調整回路２２０ａは、優先レベル信号（ＰＬＷａ）、優先レベル信号（ＰＬＴｂ）および優先レベル信号（ＰＬＴｃ）に基づいて、マスタ１００ａからのアクセス要求に割り当てるバス帯域を制御する。帯域調整回路２２０ｂは、優先レベル信号（ＰＬＷｂ）、優先レベル信号（ＰＬＴａ）および優先レベル信号（ＰＬＴｃ）に基づいて、マスタ１００ｂからのアクセス要求に割り当てるバス帯域を制御する。帯域調整回路２２０ｃは、優先レベル信号（ＰＬＷｃ）、優先レベル信号（ＰＬＴａ）および優先レベル信号（ＰＬＴｂ）基づいて、マスタ１００ｃからのアクセス要求に割り当てるバス帯域を制御する。

【0029】

複数のマスタ１００からスレーブ３００へのアクセス要求に付与された優先レベル信号が優先度判定回路２１０により変更され、バス調停回路２３０は、その変更された優先レベル信号に基づいて、それぞれのアクセス要求の優先順位を調停する。

【0030】

バス調停回路２３０ａは、マスタ１００ａ，１００ｂ，１００ｃからスレーブ３００ａへのアクセス要求に対して、優先レベル信号（ＰＬＷａ）、優先レベル信号（ＰＬＷｂ）および優先レベル信号（ＰＬＷｃ）に基づいて、それぞれのアクセス要求の優先順位を調停する。バス調停回路２３０ｂは、マスタ１００ａ，１００ｂ，１００ｃからスレーブ３００ｂへのアクセス要求に対して、優先レベル信号（ＰＬＷａ）、優先レベル信号（ＰＬＷｂ）および優先レベル信号（ＰＬＷｃ）に基づいて、それぞれのアクセス要求の優先順位を調停する。

【0031】

優先度制御レジスタ２４０は、優先度判定回路２１０に対する制御情報を格納する。帯域制御レジスタ２５０は、帯域調整回路２２０に対する制御情報を格納する。

【0032】

なお、バス構成によっては、サイドバンド信号（ＳＢ）が必要な場合がある。このバス構成について図２を用いて説明する。図２は多段接続されるバス制御回路を示すブロックである。

【0033】

マスタ１００ａ，１００ｂ，１００ｃは、それぞれバス４００ａ，４００ｂ，４００ｃを介してバス制御回路２００ａに接続されている。バス制御回路２００ａ、マスタ１００ｄ，１００ｅは、それぞれバス５００ａ，４００ｄ，４００ｅを介してバス制御回路２００ｂに接続されている。マスタ１００ａ，１００ｂ，１００ｃは、スレーブ３００に対するアクセス要求を、バス４００ａ，４００ｂ，４００ｃ、バス制御回路２００ａ、バス５００ａを介してバス制御回路２００ｂへ出力する。

【0034】

このようなバス構成においては、バス５００ａを介してアクセスする複数のマスタ１００ａ，１００ｂ，１００ｃの内の特定のマスタを識別する必要がある場合がある。そのため、複数のマスタの中から特定のマスタを識別するためのマスタの識別情報（ＢＭＩＤ）をサイドバンド信号（ＳＢ）に含める。言い換えると、多段に接続されたバス制御回路において、複数のマスタからのアクセス要求が入力されるとき、複数のマスタの中から特定のマスタを識別するのにサイドバンド信号（ＳＢ）の識別情報（ＢＭＩＤ）が使用される。図２に示す例では、マスタ１００ａ～１００ｅには、ＢＭＩＤとして、それぞれ０～４が割り当てられている。ここで、サイドバンド信号（ＳＢ）はリクエストに付随して送信される信号である。

【0035】

図１に戻って説明する。バス制御回路２００は、優先度判定回路２１０および帯域調整回路２２０により帯域制御を行ったり、優先度判定回路２１０およびバス調停回路２３０により優先制御を行ったり、帯域制御および優先制御の両方を行ったりすることが可能である。帯域制御は帯域を占有するマスタが存在するバスシステムに向く制御方式である。優先制御は多数のマスタからのアクセス要求が特定のスレーブに集中するバスシステムに向く制御方式である。

【0036】

優先度判定回路２１０は、マスタ１００からスレーブ３００へのアクセス要求のアドレス信号（ＡＤ）、サイドバンド信号（ＳＢ）に含まれる識別情報（ＢＭＩＤ）等に基づいて優先レベル値を決定する。優先度判定回路２１０は、決定した優先レベル値でアクセス要求に含まれる優先レベル信号（ＰＬ）の優先レベル値を上書きする。これにより、優先レベルを一時的に上げたり、優先レベルを下げたりする。

【0037】

帯域調整回路２２０は、優先度判定回路２１０からの優先レベルに基づいて、そのマスタ１００のアクセス中に、自マスタの帯域を広げる帯域制御（緩和）したり、他マスタの帯域を狭める帯域制御（強化）したりする。バス調停回路２３０は、優先度判定回路２１０からの優先レベルに基づいて調停する。

【0038】

このようにして、バス制御回路２００は、相対的に自マスタの帯域を広げたり優先レベルを上げたりすることで、緊急時の優先レベル（Ｅ－ＱｏＳ）に素早く移行させることが可能である。

【0039】

次に、優先度判定回路２１０の構成例について図３および図４を用いて説明する。図３は図１に示す優先度判定回路およびその周辺の構成例を示すブロック図である。図４は図１に示す優先度制御レジスタの構成例を示す図である。

【0040】

本構成例の優先度判定回路２１０において、緊急性の高いアクセス要求は、開始アドレスと終了アドレスで指定されたアドレス領域へのアクセスによって決定される。また、本構成例の優先度判定回路２１０は、図２に示すように、複数のマスタのアクセス要求が入力されるインターフェイス（バス５００ａ）がある場合、アクセス要求に含まれる識別情報（ＢＭＩＤ）を受け付け、複数のマスタの内の特定のマスタのアクセス要求を識別するように構成される。

【0041】

優先度判定回路２１０はアドレス信号（ＡＤ）とサイドバンド信号（ＳＢ）から優先レベルが高い領域（高優先レベル領域（ＨＱＬＡ））を判定し、その高優先レベル領域（ＨＱＬＡ）ごとに優先レベルを設定（更新）する。ここで、優先レベル信号（ＰＬ［Ｎ：０］）は、（Ｎ＋１）ビットの信号である。Ｎは１以上の整数である。すなわち、優先レベルは０から（２^Ｎ＋１－１）である。優先レベル信号（ＰＬ［Ｎ：０］）は、図１における優先レベル信号（ＰＬａ，ＰＬｂ，ＰＬｃ）である。

【0042】

図３に示すように、優先度判定回路２１０は、（Ｍ＋１）個の比較回路（ＡＣＭ）２１１と、比較回路（ＳＣＭ）２１２と、（Ｍ＋１）個の論理積回路２１３と、セレクタ（ＰＳＬＷ）２１５と、論理和回路２１４と、セレクタ（ＰＳＬＴ）２１６と、比較回路（ＱＬＣＭ）２１７と、を備える。ここで、Ｍは１以上の整数である。

【0043】

図４に示すように、優先度制御レジスタ２４０は、（Ｍ＋１）組の開始アドレスレジスタ（ＳＡ）２４１および終了アドレスレジスタ（ＥＡ）２４２と、サイドバンドレジスタ（ＰＳ）２４３と、（Ｍ＋１）個の自マスタ用の優先レベルレジスタ（ＱＬＷ）２４４と、（Ｍ＋１）個の他マスタ用の優先レベルレジスタ（ＱＬＴ）２４５と、を備える。

【0044】

マスタ１００がアクセスする領域の内、高優先レベル領域（ＨＱＬＡ）を（Ｍ＋１）個設定可能であり、それらの高優先レベル領域（ＨＱＬＡ）を領域（Ａ０～ＡＭ）とする。例えば、開始アドレスレジスタ（ＳＡ（Ａ０））２４１は領域（Ａ０）用の開始アドレスレジスタであり、領域（Ａ０）の先頭を示すアドレスが格納される。終了アドレスレジスタ（ＥＡ（Ａ０））２４２は領域（Ａ０）用の終了アドレスレジスタであり、領域（Ａ０）の末尾を示すアドレスが格納される。領域（Ａ０）用の開始アドレスレジスタ２４１および終了アドレスレジスタ２４２により領域（Ａ０）のアドレス範囲が設定される。同様に、領域（ＡＭ）用の開始アドレスレジスタ２４１および終了アドレスレジスタ２４２により領域（ＡＭ）のアドレス範囲が設定される。

【0045】

サイドバンドレジスタ２４３は特定のマスタを設定するレジスタであり、識別情報（ＢＭＩＤ）が設定される。

【0046】

自マスタ用の優先レベルレジスタ（ＱＬＷ（Ａ０））２４４は領域（Ａ０）用の優先レベルレジスタであり、領域（Ａ０）の優先レベルが設定される。自マスタ用の優先レベルレジスタ（ＱＬＷ（ＡＭ））２４４は領域（ＡＭ）用の優先レベルレジスタであり、領域（ＡＭ）の優先レベルが設定される。

【0047】

他マスタ用の優先レベルレジスタ（ＱＬＴ（Ａ０））２４５は領域（Ａ０）用の優先レベルレジスタであり、領域（Ａ０）の優先レベルが設定される。他マスタ用の優先レベルレジスタ（ＱＬＴ（ＡＭ））２４５は領域（ＡＭ）用の優先レベルレジスタであり、領域（ＡＭ）の優先レベルが設定される。

【0048】

（Ｍ＋１）個の比較回路２１１はアドレス信号（ＡＤ）が高優先レベル領域（ＨＱＬＡ）に含まれるかどうかを判定する。領域（Ａ０）用の比較回路（ＡＣＭ（Ａ０））２１１はアドレス信号（ＡＤ）が領域（Ａ０）に含まれるかどうかを判定する。領域（ＡＭ）用の比較回路（ＡＣＭ（ＡＭ））２１１はアドレス信号（ＡＤ）が領域（ＡＭ）に含まれるかどうかを判定する。

【0049】

領域（Ａ０）用の比較回路２１１はアドレス信号（ＡＤ）と領域（Ａ０）用の開始アドレスレジスタ２４１および終了アドレスレジスタ２４２に格納されたアドレスとを比較する。アドレス信号（ＡＤ）が領域（Ａ０）に含まれる場合は、領域（Ａ０）用の比較回路２１１は領域選択信号（ＡＳＬ［０］）をハイレベルにする。

【0050】

領域（ＡＭ）用の比較回路２１１はアドレス信号（ＡＤ）と領域（ＡＭ）用の開始アドレスレジスタ２４１および終了アドレスレジスタ２４２に格納されたアドレスとを比較する。アドレス信号（ＡＤ）が領域（ＡＭ）に含まれる場合は、領域（ＡＭ）用の比較回路２１１は域選択信号（ＡＳＬ［Ｍ］）をハイレベルにする。

【0051】

領域選択信号（ＡＳＬ［０］）から領域選択信号（ＡＳＬ［Ｍ］）はまとめて領域選択信号（ＡＳＬ［Ｍ：０］）と表記する。すなわち、領域選択信号（ＡＳＬ［Ｍ：０］）は（Ｍ＋１）ビットの信号である。

【0052】

比較回路２１２はマスタ１００が特定のマスタかどうかを判定する。比較回路２１２はサイドバンド信号（ＳＢ）に含まれる識別情報（ＢＭＩＤ）とサイドバンドレジスタ２４３に格納された識別情報（ＢＭＩＤ）とを比較して、一致する場合は、例えば、一致信号（ＳＢＭＴ）をハイレベルにする。

【0053】

論理積回路２１３は領域選択信号（ＡＳＬ［Ｍ：０］）のそれぞれと一致信号（ＳＢＭＴ）との論理積を行って、（Ｍ＋１）ビットの領域選択有効信号（ＡＳＬＶ［Ｍ：０］）を出力する。一致信号（ＳＢＭＴ）がハイレベルの場合、領域選択信号（ＡＳＬ［Ｍ：０］）の何れかがハイレベルのとき、領域選択有効信号（ＡＳＬＶ［Ｍ：０］）の何れかがハイレベルになる。

【0054】

論理和回路２１４は（Ｍ＋１）ビットの領域選択有効信号（ＡＳＬＶ［Ｍ：０］）の論理和を行う。論理和回路２１４は領域選択有効信号（ＡＳＬＶ［Ｍ：０］）の何れかがハイレベルである場合、ハイレベルを出力する。特定のマスタが高優先レベル領域（ＨＱＬＡ）をアクセスする場合、緊急信号（ＥＭＧ）がハイレベルになる。緊急信号（ＥＭＧ）は、アドレス信号（ＡＤ）が高優先レベル領域（ＨＱＬＡ）内にある場合、ハイレベルになり、優先レベル信号（ＰＬ［Ｎ：０］）が緊急時の優先レベル（Ｅ－ＱｏＳ）であることを示す。緊急信号（ＥＭＧ）がロウレベルの場合、優先レベル信号（ＰＬ［Ｎ：０］）は通常時の優先レベル（Ｎ－ＱｏＳ）であることを示す。

【0055】

セレクタ２１５は領域選択有効信号（ＡＳＬＶ［Ｍ：０］）により自マスタ用の優先レベルレジスタ（ＱＬＷ（ＡＭ）～ＱＬＷ（Ａ０））２４４に格納されている優先レベルを選択する。領域選択有効信号（ＡＳＬＶ［Ｍ：０］）がすべてロウレベルの場合、「０」が選択される。

【0056】

セレクタ２１６は領域選択有効信号（ＡＳＬＶ［Ｍ：０］）により他マスタ用の優先レベルレジスタ（ＱＬＴ（ＡＭ）～ＱＬＴ（Ａ０））２４５に格納されている優先レベルを選択して、他マスタ用の優先レベル信号（ＰＬＴ［Ｎ：０］）として出力する。領域選択有効信号（ＡＳＬＶ［Ｍ：０］）がすべてロウレベルの場合、「０」が選択される。すなわち、アドレス信号（ＡＤ）が高優先レベル領域（ＨＱＬＡ）内にない場合、ＰＬＴ［Ｎ：０］は０になる。ここで、優先レベル信号（ＰＬＴ［Ｎ：０］）は、図１における優先レベル信号（ＰＬＴａ，ＰＬＴｂ，ＰＬＴｃ）である。

【0057】

比較回路２１７は優先レベル信号（ＰＬ［Ｎ：０］）が示す優先レベルとセレクタ２１５の出力である優先レベルとを比較し、高い方の優先レベルを自マスタ用の優先レベル信号（ＰＬＷ［Ｎ：０］）として出力する。ここで、優先レベル信号（ＰＬＷ［Ｎ：０］）は、図１における優先レベル信号（ＰＬＷａ，ＰＬＷｂ，ＰＬＷｃ）である。

【0058】

優先度判定回路２１０はアクセス要求に含まれるアドレス信号（ＡＤ）に基づいてアクセス要求に含まれる優先レベル信号（ＰＬ［Ｎ：０］）を変更して優先レベル信号（ＰＬＷ［Ｎ：０］）を出力する。また、優先度判定回路２１０はアクセス要求に含まれるアドレス信号（ＡＤ）に基づいて他マスタの帯域を制御する優先レベル信号（ＰＬＴ［Ｎ：０］）を出力する。

【0059】

次に、帯域調整回路２２０の構成例について図５および図６を用いて説明する。図５は帯域調整回路およびその周辺の構成を示すブロック図である。図６は帯域制御レジスタの構成例を示す図である。

【0060】

帯域調整回路２２０はアクセス要求を受けるマスタ（自マスタ）に対応する優先度判定回路２１０からの優先レベル（ＰＬＷ［Ｎ：０］）とその他のマスタ（他マスタ）に対応する優先度判定回路２１０からの優先レベル（ＰＬＴ［Ｎ：０］）を受け付ける。そして、帯域調整回路２２０は、それらの優先レベルを比較していずれかの優先レベルを選択し、その優先レベルに基づいて帯域制御を行う。

【0061】

より具体的には、帯域調整回路２２０は、自マスタからの緊急信号（ＥＭＧ）がロウレベルである場合、他マスタからの優先レベル（ＰＬＴ［Ｎ：０］）が１以上のとき、入力された自マスタの優先レベル（ＰＬＷ［Ｎ：０］）と他マスタの優先レベル（ＰＬＴ［Ｎ：０］）を比較して最も低い優先レベルを選択する。他マスタからの優先レベル（ＰＬＴ［Ｎ：０］）が０のとき、自マスタの優先レベル（ＰＬＷ［Ｎ：０］）を選択する。帯域調整回路２２０は、選択された優先レベルに基づいて帯域制御を行う。

【0062】

帯域調整回路２２０は、自マスタからの緊急信号（ＥＭＧ）がハイレベルである場合、自マスタの優先レベル（ＰＬＷ［Ｎ：０］）を選択する。帯域調整回路２２０は、選択された優先レベル（自マスタの優先レベル（ＰＬＷ［Ｎ：０］））に基づいて帯域制御を行う。

【0063】

帯域調整回路２２０は、選択された自マスタ用の優先レベル信号（ＰＬＷ［Ｎ：０］）または他マスタ用の優先レベル信号（ＰＬＴ［Ｎ：０］）に基づいて単位時間当たりのリクエスト転送数をバリッド信号（ＶＬＤ）およびレディ信号（ＲＤＹ）をマスクすることで帯域制御する。

【0064】

ここで、半導体装置１０におけるバスプロトコルではデータ転送要求をするのは常にマスタ１００であるが、実際のデータはマスタ１００からスレーブ３００へ送られることも、スレーブ３００からマスタ１００へも送られることもある。このバスプロトコルにおけるデータ転送の基本となるのは、データ信号、バリッド信号（ＶＬＤ）およびレディ信号（ＲＤＹ）を用いた以下のようなプロトコルになる。

【0065】

バリッド信号（ＶＬＤ）は送信側がデータ信号に有効なデータを提示していることを示す。レディ信号（ＲＤＹ）は受信側がデータ信号のデータを受け取れることを示す。バリッド信号（ＶＬＤ）およびレディ信号（ＲＤＹ）が同時にハイレベルになった時点で送受信が成立する。なお、図５においては、データがマスタ１００からスレーブ３００へ送られる場合について説明する。

【0066】

図５に示すように、帯域調整回路２２０は、選択回路（ＭＵＸ）２２１と、周期カウンタ（ＰＣＮＴ）２２２と、マスク生成回路（ＭＧＮＲ）２２３と、論理積回路２２４と、論理積回路２２５と、を備える。

【0067】

図６に示すように、帯域制御レジスタ２５０は、（ｎ＋１）個の周期レジスタ（ＰＱＬ０～ＰＱＬｎ）２５１を備える。ここで、ｎ＝１～（２^Ｎ＋１－１）である。周期レジスタ（ＰＱＬ０）は通常優先レベル（優先レベル値が０）の周期を格納するレジスタである。周期レジスタ（ＰＱＬ１）は優先レベル値が１の周期を格納するレジスタである。周期レジスタ（ＰＱＬｎ）は優先レベル値がｎの周期を格納するレジスタである。

【0068】

選択回路２２１は、緊急信号（ＥＭＧ）、自マスタ用の優先レベル信号（Ｍｘ）、第一の他マスタ用の優先レベル信号（Ｍｙ）、第二の他マスタ用の優先レベル信号（Ｍｚ）に基づいて（ｎ＋１）個の周期レジスタ２５１の何れかを一つを選択する。ここで、自マスタ用の優先レベル信号（Ｍｘ）、第一の他マスタ用の優先レベル信号（Ｍｙ）および第二の他マスタ用の優先レベル信号（Ｍｚ）について説明する。

【0069】

帯域調整回路２２０ａにおいて、優先度判定回路２１０ａからの優先レベル信号（ＰＬＷ［Ｎ：０］）は自マスタ用の優先レベル信号（Ｍｘ）である。優先度判定回路２１０ｂからの優先レベル信号（ＰＬＴ［Ｎ：０］）は第一の他マスタ用の優先レベル信号（Ｍｙ）ある。優先度判定回路２１０ｃからの優先レベル信号（ＰＬＴ［Ｎ：０］）は第二の他マスタ用の優先レベル信号（Ｍｚ）ある。

【0070】

帯域調整回路２２０ｂにおいて、優先度判定回路２１０ｂからの優先レベル信号（ＰＬＷ［Ｎ：０］）は自マスタ用の優先レベル信号（Ｍｘ）である。優先度判定回路２１０ａからの優先レベル信号（ＰＬＴ［Ｎ：０］）は第一の他マスタ用の優先レベル信号（Ｍｙ）ある。優先度判定回路２１０ｃからの優先レベル信号（ＰＬＴ［Ｎ：０］）は第二の他マスタ用の優先レベル信号（Ｍｚ）ある。

【0071】

帯域調整回路２２０ｃにおいて、優先度判定回路２１０ｃからの優先レベル信号（ＰＬＷ［Ｎ：０］）は自マスタ用の優先レベル信号（Ｍｘ）である。優先度判定回路２１０ａからの優先レベル信号（ＰＬＴ［Ｎ：０］）は第一の他マスタ用の優先レベル信号（Ｍｙ）ある。優先度判定回路２１０ｂからの優先レベル信号（ＰＬＴ［Ｎ：０］）は第二の他マスタ用の優先レベル信号（Ｍｚ）ある。

【0072】

選択回路２２１は、緊急信号（ＥＭＧ）がハイレベルの場合（緊急時の優先レベル（Ｅ－ＱｏＳ）の場合）、優先レベル信号（Ｍｘ）が示す優先レベル値に対応する周期レジスタ２５１を選択する。自マスタが緊急時の優先レベルの場合、他マスタからの干渉は受け付けない。

【0073】

選択回路２２１は、緊急信号（ＥＭＧ）がロウレベルの場合（通常時の優先レベル（Ｎ－ＱｏＳ）の場合）、優先レベル信号（Ｍｘ）と優先レベル信号（ＭｙＭｚ）とを比較して下記（ａ）から（ｃ）に示すように周期レジスタが選択する。ここで、優先レベル信号（ＭｙＭｚ）は、優先レベル信号（Ｍｙ）と優先レベル信号（Ｍｚ）が示す優先レベルのうち小さい方の優先レベルであって、「１」以上である。すなわち、他マスタの優先レベル信号（ＭｙＭｚ）が示す優先レベル以下になるように選択される。

【0074】

（ａ）優先レベル信号（Ｍｘ）が示す優先レベルが、優先レベル信号（ＭｙＭｚ）が示す優先レベルより大きいとき、優先レベル信号（ＭｙＭｚ）が示す優先レベル値に対応する周期レジスタ２５１が選択される。

【0075】

（ｂ）優先レベル信号（Ｍｘ）が示す優先レベルと優先レベル信号（ＭｙＭｚ）が示す優先レベルとが同じとき、優先レベル信号（Ｍｘ）または優先レベル信号（ＭｙＭｚ）が示す優先レベル値に対応する周期レジスタ２５１が選択される。

【0076】

（ｃ）優先レベル信号（Ｍｘ）が示す優先レベルが、優先レベル信号（ＭｙＭｚ）が示す優先レベルより小さいとき、優先レベル信号（Ｍｘ）が示す優先レベル値に対応する周期レジスタ２５１が選択される。

【0077】

なお、他マスタからの優先レベル信号（ＭｙＭｚ）が１以上のとき、他マスタは緊急時の優先レベル（Ｅ－ＱｏＳ）である。優先レベル信号（ＭｙＭｚ）が０のとき、他マスタは通常時の優先レベル（Ｎ－ＱｏＳ）である。選択回路２２１は他マスタからの緊急信号（ＥＭＧ）がなくても判別可能である。

【0078】

優先レベル信号（Ｍｙ）および優先レベル信号（Ｍｚ）が示す優先レベルの両方が「０」のときは、優先レベル信号（ＭｙＭｚ）は「０」とされる。この場合は、優先レベル信号（Ｍｘ）が示す優先レベルに対応する周期レジスタ（ＰＱＬ０～ＰＱＬｎ）が選択される。他マスタも通常時の優先レベル（Ｎ－ＱｏＳ）であり、干渉してこない。

【0079】

周期カウンタ２２２は、例えば、プリセットされた数をクロックのパルス数を計数するごとにダウン（－１）するダウンカウンタで構成される。周期カウンタ２２２には選択回路２２１により選択された周期レジスタに格納されている値（マスク期間）がバリッド出力信号（ＶＬＤ＿ＯＵＴ）およびレディ出力信号（ＲＤＹ＿ＯＵＴ）がハイレベルになるタイミングでプリセット（設定）される。周期カウンタ２２２は計数値が１以上の場合、バス停止要求信号（ＢＳＲ）をハイレベルにし、計数値が０の場合はバス停止要求信号（ＢＳＲ）をロウレベルにする。周期カウンタ２２２は、バリッド入力信号（ＶＬＤ＿ＩＮ）およびレディ入力信号（ＲＤＹ＿ＩＮ）をマスクする期間を計数する。

【0080】

マスク生成回路（ＭＧＮＲ）２２３はバス停止要求信号（ＢＳＲ）、バリッド入力信号（ＶＬＤ＿ＩＮ）およびレディ入力信号（ＲＤＹ＿ＩＮ）がハイレベルの場合、次のサイクルでマスク信号（ＭＳＫ）をハイレベルにする。マスク信号（ＭＳＫ）がハイレベルのとき、論理積回路２２４はバリッド入力信号（ＶＬＤ＿ＩＮ）をマスクして、その出力信号であるバリッド出力信号（ＶＬＤ＿ＯＵＴ）をロウレベルにする。マスク信号（ＭＳＫ）がロウレベルのとき、論理積回路２２４はバリッド入力信号（ＶＬＤ＿ＩＮ）を出力する。マスク信号（ＭＳＫ）がハイレベルのとき、論理積回路２２５はレディ入力信号（ＲＤＹ＿ＩＮ）をマスクして、その出力信号であるレディ出力信号（ＲＤＹ＿ＯＵＴ）をロウレベルにする。マスク信号（ＭＳＫ）がロウレベルのとき、論理積回路２２５はレディ入力信号（ＲＤＹ＿ＩＮ）を出力する。

【0081】

帯域制御動作について図７から図９を用いて説明する。図７は高優先レベル領域において帯域制限の緩和がされない場合の動作例を示すタイミングチャートである。図８は高優先レベル領域において自マスタの帯域制限の緩和がされる場合の動作例を示すタイミングチャートである。図９は低優先レベル領域において他マスタの帯域制限の強化がされる場合の動作例を示すタイミングチャートである。

【0082】

図７から図９において、ＡＤ＝０ｘ１０１０～０ｘ１０２０は通常の優先レベル領域（ＮＱＬＡ）である。また、ＡＤ＝０ｘ３０１０～０ｘ３０１ｃは高優先レベル領域（ＨＱＬＡ）である。

【0083】

図７においては、通常の優先レベル領域（ＮＱＬＡ）と同様に高優先レベル領域（ＨＱＬＡ）において帯域制限は緩和されない。すなわち、アクセス要求に含まれる優先レベルは「０」であり、優先度制御レジスタ２４０の優先レベルレジスタ（ＱＬＷ）＝０である。これにより、自マスタの優先レベル（ＰＬＷ）は「０」であり、帯域制御レジスタ２５０の周期レジスタ（ＰＱＬ０）が選択される。また、図７に示すように、ＰＱＬ０＝３であり、マスク期間（インターバル期間）は４サイクル（ＣＹＣ）である。

【0084】

これにより、高優先レベル領域（ＨＱＬＡ）へのアクセスであっても、アクセス間に一律のインターバル期間（ＰＥＲＩＯＤ）が挿入される。その結果、高優先レベル領域（ＨＱＬＡ）における四つのアクセスは１８サイクル（１８ＣＹＣ）かかる。

【0085】

図８においては、高優先レベル領域（ＨＱＬＡ）において自マスタの帯域制限が緩和される。すなわち、アクセス要求に含まれる優先レベルが「ｉ」または優先度制御レジスタ２４０の優先レベルレジスタ（ＱＬＷ）＝ｉであり、自マスタの優先レベル（ＰＬＷ）は「ｉ」である。ここで、ｉ＞０である。これにより、Ｍｘ＝ｉとなり、帯域制御レジスタ２５０の周期レジスタ（ＰＱＬｉ）が選択される。図８に示すように、ＰＱＬｉ＝０であり、マスク期間（インターバル期間）は０サイクル（０ＣＹＣ）である。なお、通常の優先レベル領域（ＮＱＬＡ）では、図７と同様に、ＰＱＬ０＝３であり、マスク期間（インターバル期間）は４サイクル（４ＣＹＣ）である。なお、ＡＤ＝０ｘ１０１０へのアクセスにおいては、その後のアクセスが高優先レベル領域（ＨＱＬＡ）であり、そのアクセスを早く始めるため、マスク期間は２サイクルで終了する。

【0086】

これにより、自マスタが高優先レベル領域（ＨＱＬＡ）にアクセス中、インターバル無しの設定がされる。その結果、高優先レベル領域（ＨＱＬＡ）における四つのアクセスは７サイクル（７ＣＹＣ）かかる。

【0087】

図９においては、自マスタが高優先レベル領域（ＨＱＬＡ）にアクセスする間は、他マスタの帯域制限が強化される。すなわち、優先度制御レジスタ２４０の優先レベルレジスタ（ＱＬＴ）＝ｋであり、自マスタの優先レベル（ＰＬＷ）は「ｉ」である。ここで、ｉ＞ｋ＞０である。これにより、Ｍｘ＝ｉ、Ｍｙ＝ｋとなり、帯域制御レジスタ２５０の周期レジスタ（ＰＱＬｋ）が選択される。図９に示すように、ＰＱＬｋ＝６であり、マスク期間（インターバル期間）は７サイクル（７ＣＹＣ）である。また、通常の優先レベル領域（ＮＱＬＡ）では、図７と同様に、ＰＱＬ０＝３であり、マスク期間（インターバル期間）は４サイクル（ＣＹＣ）である。なお、他マスタにおけるＡＤ＝０ｘ１０１０へのアクセスにおいては、その後の自マスタのアクセスが高優先レベル領域（ＨＱＬＡ）であり、そのアクセスを早く始めるため、マスク期間は２サイクルで終了する。

【0088】

これにより、他マスタにおけるＡＤ＝０ｘ１０１４へのアクセスは、自マスタが高優先レベル領域（ＨＱＬＡ）にアクセス中のアクセスであり、インターバル期間が延びる。その結果、他マスタにおけるＡＤ＝０ｘ１０１４へのアクセスは、８サイクル（８ＣＹＣ）かかる。なお、図９における「７ＣＹＣ」はマスク期間である。

【0089】

バス調停回路２３０の構成について図１０を用いて説明する。図１０は調停回路の構成を示すブロック図である。

【0090】

バス調停回路２３０は、優先度判定回路２１０ａ，２１０ｂ，２１０ｃから優先レベル信号（ＰＬＷ［Ｎ：０］）を受け取る。また、バス調停回路２３０は、受け取った優先レベル信号（ＰＬＷ［Ｎ：０］）を用いてアクセス要求の調停を行う。優先レベル値が大きいアクセス要求が優先的に調停される。

【0091】

そのため、バス調停回路２３０は、デコード回路（ＭＵＸ）２３１ａ，２３１ｂ．２３１ｃと、（ｎ＋１）個の調停回路（ＲＲＡ）２３２と、調停回路（ＦＲＡ）２３３と、を備える。調停回路（ＲＲＡ）２３２は、通常優先レベル（ＮＰＬ０）、高優先レベル１（ＨＰＬ１）、・・・、高優先レベルｎ（ＨＰＬｎ）用のラウンドロビン方式の調停回路を有する。調停回路（ＦＲＡ）２３３は固定優先方式の調停回路である。

【0092】

デコード回路（ＭＵＸ）２３１ａ，２３１ｂ．２３１ｃは優先レベル信号（ＰＬ［Ｎ：０］）をデコードし、優先レベルに対応する調停回路（ＲＲＡ）２３２を選択する。すなわち、調停回路（ＲＲＡ）２３２は同じ優先レベル間をラウンドロビンで調停する。調停回路（ＦＲＡ）２３３は（ｎ＋１）個の調停回路（ＲＲＡ）２３２の出力を固定優先で優先付けする。

【0093】

実施形態をより明確にするため、実施形態とは異なる構成（比較例）のバス制御回路における問題点について図１１から図１３を用いて説明する。図１１は実施形態および比較例におけるバス構成を示す図である。図１２はマスタのメモリマップを示す図である。図１３は実施形態および比較例におけるエラー処理の時間を示す図である。

【0094】

図１１に示すように、マスタ１００ａ～１００ｈごとに制御タスク（ＴＳＫａ～ＴＳＫｈ）がそれぞれ割り当てられる。制御タスク（ＴＳＫａ～ＴＳＫｈ）ごとに優先レベルが異なる。エラー発生時はマスタ１００ａ～１００ｈごとにエラー処理を行う。

【0095】

優先レベルの管理を適切に行わないと、緊急性の高い処理（例えばエラー処理など）においても帯域制限されたり、優先度を下げられたりする。すなわち、バス制御回路２００において優先レベルの管理が適切に行われないと、エラー処理が所定の時間内に完了しない可能性がある。

【0096】

例えば、図１２に示すように、あるマスタが通常状態においてメインルーチン（ＭＲ）により処理を行っているときに、エラー（ＥＲＲ）が発生すると、ハンドラアドレス（ＨＡＤ）に格納されているエラー処理ルーチン（ＥＨＲ）によりエラー処理が行われる。

【0097】

図１３に示すように、マスタの優先レベルの設定変更を行わず、通常時の優先レベル（Ｎ－ＱｏＳ）のまま、ハードウエア制御（ＨＷＣ）に任せる場合、マスタの優先レベルが低いと、ワーストケースでは、他のマスタとのアクセス競合時に待ち合わせが発生する。これは、非特許文献１における制御の場合、エラー処理であっても過去から現在のアクセス状況に応じて優先レベルが変更されるので、優先レベルは急峻な変化はしないためである。よって、期待した時間（ｔＥ）内でエラー処理ルーチン（ＥＨＲ）の処理を完了できないことがある（ｔｂ＞ｔＥ）。ここで、ｔｂはエラー処理ルーチン（ＥＨＲ）の処理時間である。

【0098】

図１３に示すように、ソフトウエア制御（ＳＷＣ）で優先レベルレジスタの設定変更を行う処理ルーチン（ＱＬＳＲ）により通常時の優先レベル（Ｎ－ＱｏＳ）を緊急時の優先レベル（Ｅ－ＱｏＳ）に変更する場合でも、処理ルーチン（ＱＬＳＲ）自体が通常時の優先レベル（Ｎ－ＱｏＳ）下で実行されるので、処理ルーチン（ＱＬＳＲ）に所定の処理時間（ｔｃ）が費やされる。よって、期待した時間（ｔＥ）内でエラー処理ルーチン（ＥＨＲ）の処理を完了できないことがある（（ｔｃ＋ｔｄ）＞ｔＥ）。ここで、ｔｄはエラー処理ルーチン（ＥＨＲ）の処理時間である。

【0099】

実施形態におけるバス制御回路を利用するエラー処理について図１２および図１３を用いて説明する。

【0100】

本実施形態の制御（ＥＣ）では、図１２に示すように、エラー処理ルーチン（ＥＨＲ）など緊急性の高いコードが格納されるアドレス範囲を高優先レベル領域（ＨＱＬＡ）とされる。エラー（ＥＲＲ）が発生すると、ハンドラアドレス（ＨＡＤ）へのアクセスが発生し、高優先レベル領域（ＨＱＬＡ）へのアクセスが検知される。そうすると自動的に通常時の優先レベル（Ｎ－ＱｏＳ）が緊急時の優先レベル（Ｅ－ＱｏＳ）に変更される。また、高優先レベル領域（ＨＱＬＡ）へアクセスするマスタ以外のマスタの優先レベルを下げる。続いて、自マスタのバス帯域制限が緩和され、他マスタのバス帯域制限が強化される。これにより、期待した時間（ｔＥ）内でエラー処理ルーチン（ＥＨＲ）の処理を完了することが可能である（ｔａ＜ｔＥ）。ここで、ｔａはエラー処理ルーチン（ＥＨＲ）の処理時間である。

【0101】

実施形態によれば、下記の一つまたは複数の効果を有する。

【0102】

（１）緊急時に通常時とは異なるＱｏＳ（帯域制御、優先制御)へ切り替わることが可能である。

【0103】

（２）システムエラー等の異常が発生した際のハンドラアドレスに格納されているデータへのトランザクションを検知し、当該異常の処理（エラー処理）を実行するマスタ（ＣＰＵ等）のアクセスの帯域制限を解除し、他マスタの帯域を制限することが可能である。

【0104】

（３）レイテンシを優先させたい緊急のデータアクセスを低レイテンシで行うことが可能である。

【0105】

（４）エラーが発生した場合、素早いエラー処理が可能である。

【0106】

＜変形例＞
以下、実施形態の代表的な変形例について、例示する。以下の変形例の説明において、上述の実施形態にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施形態と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施形態における説明が適宜援用され得るものとする。また、上述の実施形態の一部、および、変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。

【0107】

優先度判定回路２１０の変形例について図１４および図１５を用いて説明する。図１４は図１に示す優先度判定回路およびその周辺の構成の変形例を示すブロック図である。図１５は図１に示す優先度制御レジスタの構成の変形例を示す図である。

【0108】

本構成例の優先度判定回路２１０において、緊急性の高いアクセス要求は、特定のアドレスへのアクセスを検知し、その時点から指定した期間によって決定される。特定のアドレスとは、例えば、図１２に示すエラー処理のためのハンドラアドレス（ＨＡＤ）であり、当該期間とは、例えば、エラー処理時間である。

【0109】

優先度判定回路２１０はアドレス信号（ＡＤ）とサイドバンド信号（ＳＢ）から優先レベルが高いアドレス（高優先レベルアドレス（ＨＱＡＤ））を判定し、その高優先レベルアドレス（ＨＱＡＤ）ごとに優先レベルを設定（更新）する。

【0110】

図１４に示すように、優先度判定回路２１０は、（Ｍ＋１）個の比較回路（ＡＣＭ）２１１と、比較回路（ＳＣＭ）２１２と、（Ｍ＋１）個の論理積回路２１３と、セレクタ（ＰＳＬＷ）２１５と、論理和回路２１４と、セレクタ（ＰＳＬＴ）２１６と、比較回路（ＱＬＣＭ）２１７と、タイマ（ＴＭＲＷ）２１８と、タイマ（ＴＭＲＴ）２１９と、を備える。

【0111】

図１５に示すように、優先度制御レジスタ２４０は、（Ｍ＋１）個のアドレスレジスタ（ＡＤＤ（ＡＤ０）～ＡＤＤ（ＡＤＭ））２４６と、サイドバンドレジスタ（ＰＳ）２４３と、（Ｍ＋１）個の自マスタ用の優先レベルレジスタ（ＱＬＷ）２４７と、（Ｍ＋１）個の他マスタ用の優先レベルレジスタ（ＱＬＴ）２４８と、（Ｍ＋１）個のタイマ閾値レジスタ（ＴＭＲｔｈ）２４９と、を備える。

【0112】

実施形態では優先レベルが高いアドレス領域を設定するが、本変形例では特定のアドレスを設定する。実施形態では自マスタおよび他マスタ用の優先レベルレジスタはアドレス領域に紐づくが、本変形例では自マスタおよび他マスタ用の優先レベルレジスタは特定のアドレスに紐づく。

【0113】

マスタ１００がアクセスする領域の内、高優先レベルアドレス（ＨＱＡＤ）を（Ｍ＋１）個設定可能であり、それらの高優先レベルアドレス（ＨＱＡＤ）をアドレス（ＡＤ０～ＡＤＭ）とする。

【0114】

サイドバンドレジスタ２４３は特定のマスタを設定するレジスタであり、識別情報（ＢＭＩＤ）が設定される。

【0115】

自マスタ用の優先レベルレジスタ（ＱＬＷ（ＡＤ０））２４７はアドレス（ＡＤ０）用の優先レベルレジスタであり、アドレス（ＡＤ０）の優先レベルが設定される。自マスタ用の優先レベルレジスタ（ＱＬＷ（ＡＤＭ））２４７はアドレス（ＡＤＭ）用の優先レベルレジスタであり、アドレス（ＡＤＭ）の優先レベルが設定される。

【0116】

他マスタ用の優先レベルレジスタ（ＱＬＴ（ＡＤ０））２４８はアドレス（ＡＤ０）用の優先レベルレジスタであり、アドレス（ＡＤ０）の優先レベルが設定される。他マスタ用の優先レベルレジスタ（ＱＬＴ（ＡＤＭ））２４８はアドレス（ＡＤＭ）用の優先レベルレジスタであり、アドレス（ＡＤＭ）の優先レベルが設定される。

【0117】

（Ｍ＋１）個の比較回路２１１はアドレス信号（ＡＤ）が高優先レベルアドレス（ＨＱＡＤ）であるかどうかを判定する。アドレス（ＡＤ０）用の比較回路（ＡＣＭ（ＡＤ０））２１１はアドレス信号（ＡＤ）がアドレス（ＡＤ０）であるかどうかを判定する。アドレス（ＡＤＭ）用の比較回路（ＡＣＭ（ＡＤＭ））２１１はアドレス信号（ＡＤ）がアドレス（ＡＤＭ）であるかどうかを判定する。

【0118】

アドレス（ＡＤ０）用の比較回路２１１はアドレス信号（ＡＤ）とアドレス（ＡＤ０）用のアドレスレジスタ２４６に格納されたアドレスとを比較する。アドレス信号（ＡＤ）がアドレス（ＡＤ０）用のアドレスレジスタ２４６のアドレスと一致する場合は、アドレス（ＡＤ０）用の比較回路２１１はアドレス選択信号（ＡＤＳＬ［０］）をハイレベルにする。

【0119】

アドレス（ＡＤＭ）用の比較回路２１１はアドレス信号（ＡＤ）とアドレス（ＡＤＭ）用のアドレスレジスタ２４６に格納されたアドレスとを比較する。アドレス信号（ＡＤ）がアドレス（ＡＤＭ）用のアドレスレジスタ２４６のアドレスと一致する場合は、アドレス（ＡＤＭ）用の比較回路２１１は、例えば、アドレス選択信号（ＡＤＳＬ［Ｍ］）をハイレベルにする。

【0120】

アドレス選択信号（ＡＤＳＬ［０］）からアドレス選択信号（ＡＤＳＬ［Ｍ］）はまとめてアドレス選択信号（ＡＤＳＬ［Ｍ：０］）と表記する。すなわち、アドレス選択信号（ＡＤＳＬ［Ｍ：０］）は（Ｍ＋１）ビットの信号である。

【0121】

比較回路２１２はマスタ１００が特定のマスタかどうかを判定する。比較回路２１２はサイドバンド信号（ＳＢ）に含まれる識別情報（ＢＭＩＤ）とサイドバンドレジスタ（ＰＳ）に格納された識別情報（ＢＭＩＤ）とを比較して、一致する場合は、例えば、一致信号（ＳＢＭＴ）をハイレベルにする。

【0122】

論理積回路２１３はアドレス選択信号（ＡＤＳＬ［Ｍ：０］）のそれぞれと一致信号（ＳＢＭＴ）との論理積を行って、（Ｍ＋１）ビットのアドレス選択有効信号（ＡＤＳＬＶ［Ｍ：０］）を出力する。一致信号（ＳＢＭＴ）がハイレベルの場合、アドレス選択信号（ＡＤＳＬ［Ｍ：０］）の何れかがハイレベルのとき、アドレス選択有効信号（ＡＤＳＬＶ［Ｍ：０］）の何れかがハイレベルになる。

【0123】

論理和回路２１４は（Ｍ＋１）ビットのアドレス選択有効信号（ＡＤＳＬＶ［Ｍ：０］）の論理和を行う。論理和回路２１４はアドレス選択有効信号（ＡＳＬＶ［Ｍ：０］）の何れかがハイレベルである場合、ハイレベルを出力する。特定のマスタが高優先レベルアドレス（ＨＱＡＤ）をアクセスする場合、緊急信号（ＥＭＧ）がハイレベルになる。緊急信号（ＥＭＧ）は、アドレス信号（ＡＤ）が高優先レベルアドレス（ＨＱＡＤ）である場合、ハイレベルになり、優先レベル信号（ＰＬ［Ｎ：０］）が緊急時の優先レベル（Ｅ－ＱｏＳ）であることを示す。緊急信号（ＥＭＧ）がロウレベルの場合、優先レベル信号（ＰＬ［Ｎ：０］）は通常時の優先レベル（Ｎ－ＱｏＳ）であることを示す。

【0124】

セレクタ２１５はアドレス選択有効信号（ＡＤＳＬＶ［Ｍ：０］）により自マスタ用の優先レベルレジスタ（ＱＬＷ（ＡＤ０）～ＱＬＷ（ＡＤＭ））２４７に格納されている優先レベルを選択する。アドレス選択有効信号（ＡＤＳＬＶ［Ｍ：０］）がすべてロウレベルの場合、「０」が選択される。

【0125】

また、セレクタ２１５はアドレス選択有効信号（ＡＤＳＬＶ［Ｍ：０］）によりタイマ閾値レジスタ（ＴＭＲｔｈ（ＡＤ０）～ＴＭＲｔｈ（ＡＤＭ））２４９に格納されているタイマ閾値を選択する。

【0126】

セレクタ２１６はアドレス選択有効信号（ＡＤＳＬＶ［Ｍ：０］）により他マスタ用の優先レベルレジスタ（ＱＬＴ（ＡＤ０）～ＱＬＴ（ＡＤＭ））２４８に格納されている優先レベルを選択して、他マスタ用の優先レベル信号（ＰＬＴ［Ｎ：０］）として出力する。アドレス選択有効信号（ＡＳＬＶ［Ｍ：０］）がすべてロウレベルの場合、「０」が選択される。すなわち、アドレス信号（ＡＤ）が高優先レベルアドレス（ＨＱＡＤ）でない場合、ＰＬＴ［Ｎ：０］は０になる。

【0127】

また、セレクタ２１６はアドレス選択有効信号（ＡＤＳＬＶ［Ｍ：０］）によりタイマ閾値レジスタ（ＴＭＲｔｈ（ＡＤ０）～ＴＭＲｔｈ（ＡＤＭ））２４９に格納されているタイマ閾値を選択する。

【0128】

タイマ２１８は、セレクタ２１５が選択した閾値の期間、セレクタ２１５が選択した優先レベルおよび論理和回路２１４の出力である緊急信号を出力する。

【0129】

タイマ２１９は、セレクタ２１６が選択した閾値の期間、セレクタ２１６が選択した優先レベルを出力する。

【0130】

比較回路２１７は優先レベル信号（ＰＬ［Ｎ：０］）が示す優先レベルとタイマ２１８の出力である優先レベルとを比較し、高い方の優先レベルが自マスタ用の優先レベル信号（ＰＬＷ［Ｎ：０］）として出力する。

【0131】

優先度判定回路２１０はアクセス要求に含まれるアドレス信号（ＡＤ）に基づいてアクセス要求に含まれる優先レベル信号（ＰＬ［Ｎ：０］）を変更して優先レベル信号（ＰＬＷ［Ｎ：０］）を出力すると共に、他マスタの帯域を制御する優先レベル信号（ＰＬＴ［Ｎ：０］）を出力する。

【0132】

優先度の高い処理が複数のアドレス領域に渡る場合、実施形態では各アドレス領域とそれぞれの領域の優先度を設定する必要がある。本変形例では優先度の高い処理の最初のアドレスを設定して、当該アドレスへのアクセスを検知すると指定した期間をタイマで計測し、その期間優先レベルを高くする。当該アドレスは、例えば、エラー発生時のハンドラアドレスなどである。本変形例によれば、実施形態における複数のアドレス領域とそれぞれの優先度を設定するより簡単に設定が行える。

【0133】

以上、本件開示者によってなされた開示を実施の形態に基づき具体的に説明したが、本開示は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【0134】

例えば、実施形態では、アドレス信号およびサイドバンド信号に基づいて緊急性の高いアクセス要求を決定する例を説明したが、サイドバンド信号を用いなくてアドレス信号に基づいて緊急性の高いアクセス要求を決定するようにしてもよい。

【0135】

また、実施形態では、サイドバンド信号（ＳＢ）に含まれる識別情報（ＢＭＩＤ）に基づいて優先レベル値を決定する例を説明したが、特殊なモードを示す情報をサイドバンド信号（ＳＢ）に含めて、この情報に基づいて優先レベル値を決定するようにしてもよい。ここで、特殊なモードとは、例えば、スーパーバイザーモードやデバッグモード、セキュアモードである。

【符号の説明】

【0136】

１０・・・半導体装置
１００，１００ａ，１００ｂ，１００ｃ・・・マスタ
２００・・・バス制御回路
２１０，２１０ａ，２１０ｂ，２１０ｃ・・・優先度判定回路
３００，３００ａ，３００ｂ・・・スレーブ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】