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▶ インベンション アンド コラボレーション ラボラトリー プロプライエタリー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024059096
(43)【公開日】2024-04-30
(54)【発明の名称】正確な幾何学的形状を有する３Ｄトランジスタ構造
(51)【国際特許分類】
H01L 21/336 20060101AFI20240422BHJP
H01L 21/3065 20060101ALI20240422BHJP
H01L 29/41 20060101ALI20240422BHJP
H01L 29/417 20060101ALI20240422BHJP
【ＦＩ】
H01L29/78 301Z
H01L29/78 301H
H01L29/78 301S
H01L29/78 301P
H01L21/302 105A
H01L29/44 S
H01L29/78 301X
H01L29/50 M
【審査請求】有
【請求項の数】35
【出願形態】ＯＬ
(21)【出願番号】P 2023177141
(22)【出願日】2023-10-13
(31)【優先権主張番号】63/416,616
(32)【優先日】2022-10-17
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/984,225
(32)【優先日】2022-11-09
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】521531148
【氏名又は名称】インベンション アンド コラボレーション ラボラトリー プロプライエタリー リミテッド
(74)【代理人】
【識別番号】110002871
【氏名又は名称】弁理士法人坂本国際特許商標事務所
(72)【発明者】
【氏名】盧 超群
【テーマコード（参考）】
4M104
5F004
5F140
【Ｆターム（参考）】
4M104AA01
4M104BB01
4M104BB18
4M104BB30
4M104CC01
4M104DD50
4M104EE02
4M104EE03
4M104EE14
4M104EE17
4M104FF09
4M104FF18
4M104FF22
4M104FF27
4M104GG09
4M104GG20
4M104HH15
5F004DB01
5F004EA07
5F004EA28
5F004EA37
5F140AA39
5F140BA01
5F140BB05
5F140BC15
5F140BD04
5F140BD11
5F140BF04
5F140BF07
5F140BF42
5F140BG01
5F140BG09
5F140BG12
5F140BG14
5F140BH05
5F140BH06
5F140BJ07
5F140BJ10
5F140BJ17
5F140BJ20
5F140BJ25
5F140BJ29
5F140BK18
5F140CB04
(57)【要約】
【課題】単位面積当たりのトランジスタ数の増加及びトランジスタ当たりのコストの低減というムーアの法則からの要求に適合させる。
【解決手段】本発明は、正確で良好に制御された幾何学的形状を有するフィン構造トランジスタを提供する。かかるフィン構造トランジスタは、元の表面を有する半導体基板と、半導体基板上に形成された活性領域とを備え、活性領域はフィン構造を有する。シャロートレンチ分離領域が活性領域を取り囲み、トランジスタのゲート構造がフィン構造の上を横切り、シャロートレンチ分離領域の第１の部分を覆う。フィン構造は、ゲート構造によって覆われたフィン本体と、ゲート構造によって覆われていないフィンベース部分とを含み、フィン本体とフィンベースとの間に階段状移行部がある。
【選択図】図１
【解決手段】本発明は、正確で良好に制御された幾何学的形状を有するフィン構造トランジスタを提供する。かかるフィン構造トランジスタは、元の表面を有する半導体基板と、半導体基板上に形成された活性領域とを備え、活性領域はフィン構造を有する。シャロートレンチ分離領域が活性領域を取り囲み、トランジスタのゲート構造がフィン構造の上を横切り、シャロートレンチ分離領域の第１の部分を覆う。フィン構造は、ゲート構造によって覆われたフィン本体と、ゲート構造によって覆われていないフィンベース部分とを含み、フィン本体とフィンベースとの間に階段状移行部がある。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体トランジスタであって、
元の表面を有する半導体基板と、
前記半導体基板上に形成された活性領域であって、前記活性領域は、フィン構造を有する、活性領域と、
前記活性領域を囲むシャロートレンチ分離領域と、
前記フィン構造の上を横切る前記トランジスタのゲート構造と、
前記トランジスタの第１の導電性構造及び第２の導電性構造と、
前記ゲート構造の側壁に接触し、前記フィン構造の上にあるスペーサと、
を備え、
前記スペーサの下の前記フィン構造の幅は、前記ゲート構造の下の前記フィン構造の幅よりも広い、半導体トランジスタ。
元の表面を有する半導体基板と、
前記半導体基板上に形成された活性領域であって、前記活性領域は、フィン構造を有する、活性領域と、
前記活性領域を囲むシャロートレンチ分離領域と、
前記フィン構造の上を横切る前記トランジスタのゲート構造と、
前記トランジスタの第１の導電性構造及び第２の導電性構造と、
前記ゲート構造の側壁に接触し、前記フィン構造の上にあるスペーサと、
を備え、
前記スペーサの下の前記フィン構造の幅は、前記ゲート構造の下の前記フィン構造の幅よりも広い、半導体トランジスタ。
【請求項2】
前記第１の導電性構造は、前記シャロートレンチ分離領域によって制限され、前記第１の導電性構造の幅は、前記ゲート構造の下の前記フィン構造の幅よりも広い、請求項１に記載の半導体トランジスタ。
【請求項3】
前記フィン構造は、フィン本体及びフィンベースを含み、前記フィン構造は、前記元の表面に対して実質的に垂直な方向に沿った垂直プロファイルを有し、前記垂直プロファイルは、前記フィン本体と前記フィンベースとの間に階段状移行部を含む、請求項１に記載の半導体トランジスタ。
【請求項4】
前記フィン構造は、前記元の表面に実質的に平行な方向に沿った横方向プロファイルを有し、前記フィン構造の前記横方向プロファイルは、別の階段状移行部を提供する、請求項３に記載の半導体トランジスタ。
【請求項5】
前記第１の導電性構造は、前記フィン構造の第１の端部に接触し、前記第２の導電性構造は、前記フィン構造の第２の端部に接触し、前記第１の導電性構造及び前記第２の導電性構造は、前記フィン構造から独立している、請求項１に記載の半導体トランジスタ。
【請求項6】
前記シャロートレンチ分離領域上の前記ゲート構造の底部は、前記第１の導電性構造及び／又は前記第２の導電性構造の底部よりも低い、請求項１に記載の半導体トランジスタ。
【請求項7】
前記第１の導電性構造又は前記第２の導電性構造の少なくとも２つの側面は、金属含有領域に接触している、請求項１に記載の半導体トランジスタ。
【請求項8】
半導体トランジスタであって、
元の表面を有する半導体基板と、
前記半導体基板上に形成された活性領域であって、前記活性領域は、フィン構造を有する、活性領域と、
前記活性領域を囲むシャロートレンチ分離領域と、
前記フィン構造の上を横切り、前記シャロートレンチ分離領域の第１の部分を覆う前記トランジスタのゲート構造と、
を備え、
前記フィン構造は、前記ゲート構造によって覆われたフィン本体と、前記ゲート構造によって覆われていないフィンベース部分と、を含み、前記フィン本体と前記フィンベースとの間には、階段状移行部又は非漸進的移行部がある、半導体トランジスタ。
元の表面を有する半導体基板と、
前記半導体基板上に形成された活性領域であって、前記活性領域は、フィン構造を有する、活性領域と、
前記活性領域を囲むシャロートレンチ分離領域と、
前記フィン構造の上を横切り、前記シャロートレンチ分離領域の第１の部分を覆う前記トランジスタのゲート構造と、
を備え、
前記フィン構造は、前記ゲート構造によって覆われたフィン本体と、前記ゲート構造によって覆われていないフィンベース部分と、を含み、前記フィン本体と前記フィンベースとの間には、階段状移行部又は非漸進的移行部がある、半導体トランジスタ。
【請求項9】
前記活性領域内に位置する前記トランジスタの第１の導電性構造及び第２の導電性構造を更に備え、前記第１の導電性構造及び前記第２の導電性構造は、前記フィン構造から独立しており、前記シャロートレンチ分離領域の上にはない、請求項８に記載の半導体トランジスタ。
【請求項10】
前記第１の導電性構造又は前記第２の導電性構造の少なくとも２つの側面は、金属含有領域に接触している、請求項８に記載の半導体トランジスタ。
【請求項11】
半導体トランジスタであって、
元の表面を有する半導体基板と、
前記半導体基板上に形成された活性領域であって、前記活性領域は、フィン構造を有する、活性領域と、
前記活性領域を囲むシャロートレンチ分離領域と、
前記フィン構造、前記活性領域内に位置する前記トランジスタの第１の導電性構造及び第２の導電性構造の上を横切る前記トランジスタのゲート構造と、
を備え、
前記フィン構造は、前記元の表面に対して実質的に垂直な方向に沿って垂直プロファイルを有し、前記フィン構造の前記垂直プロファイルは、第１の非漸進的移行部又は階段状移行部を提供する、半導体トランジスタ。
元の表面を有する半導体基板と、
前記半導体基板上に形成された活性領域であって、前記活性領域は、フィン構造を有する、活性領域と、
前記活性領域を囲むシャロートレンチ分離領域と、
前記フィン構造、前記活性領域内に位置する前記トランジスタの第１の導電性構造及び第２の導電性構造の上を横切る前記トランジスタのゲート構造と、
を備え、
前記フィン構造は、前記元の表面に対して実質的に垂直な方向に沿って垂直プロファイルを有し、前記フィン構造の前記垂直プロファイルは、第１の非漸進的移行部又は階段状移行部を提供する、半導体トランジスタ。
【請求項12】
前記フィン構造は、前記ゲート構造によって覆われたフィン本体と、前記ゲート構造によって覆われていないフィンベース部分と、を含み、前記第１の非漸進的移行部又は階段状移行部は、前記フィン本体と前記フィンベースとの間にある、請求項１１に記載の半導体トランジスタ。
【請求項13】
前記ゲート構造によって覆われた前記シャロートレンチ分離領域の一部分の上面は、前記ゲート構造によって覆われていない前記シャロートレンチ分離領域の他の部分の上面よりも低い、請求項１１に記載の半導体トランジスタ。
【請求項14】
前記フィン構造は、前記元の表面に実質的に沿った方向に沿って横方向プロファイルを有し、前記フィン構造の前記横方向プロファイルは、第２の非漸進的移行部又は階段状移行部を提供する、請求項１１に記載の半導体トランジスタ。
【請求項15】
前記第２の非漸進的移行部又は階段状移行部は、前記ゲート構造と前記第１の導電性構造との間にある、請求項１４に記載の半導体トランジスタ。
【請求項16】
前記フィン構造の前記横方向プロファイルは、前記ゲート構造と前記第２の導電性構造との間にある第３の非漸進的移行部又は階段状移行部を更に提供する、請求項１５に記載の半導体トランジスタ。
【請求項17】
前記第１の導電性構造及び／又は前記第２の導電性構造は、前記シャロートレンチ分離領域によって制限される、請求項１１に記載の半導体トランジスタ。
【請求項18】
前記第１の導電性構造は、前記フィン構造の第１の端部に接触し、前記第２の導電性構造は、前記フィン構造の第２の端部に接触し、前記第１の導電性構造及び前記第２の導電性構造は、前記フィン構造から独立している、請求項１７に記載の半導体トランジスタ。
【請求項19】
前記シャロートレンチ分離領域上の前記ゲート領域の底部は、前記第１の導電性構造及び／又は前記第２の導電性構造の底部よりも低い、請求項１１に記載の半導体トランジスタ。
【請求項20】
前記第１の導電性構造の少なくとも２つの側面は、金属含有領域に接触している、請求項１１に記載の半導体トランジスタ。
【請求項21】
前記ゲート構造によって覆われた前記フィン構造の前記垂直プロファイルは、２つの非漸進的移行部又は階段状移行部を含む、請求項１１に記載の半導体トランジスタ。
【請求項22】
半導体デバイスの製造方法であって、
半導体基板上に、複数のエッチングプロセスによって、フィン本体及びフィンベースを含むフィン構造を形成することと、
前記フィン構造の上にゲート領域を形成することと、
前記ゲート領域における前記フィン本体の幅が、前記ゲート領域の外側における前記フィン本体の前記幅よりも狭くなるように、前記ゲート領域における前記フィン本体の幅を制御することと、
を含む、製造方法。
半導体基板上に、複数のエッチングプロセスによって、フィン本体及びフィンベースを含むフィン構造を形成することと、
前記フィン構造の上にゲート領域を形成することと、
前記ゲート領域における前記フィン本体の幅が、前記ゲート領域の外側における前記フィン本体の前記幅よりも狭くなるように、前記ゲート領域における前記フィン本体の幅を制御することと、
を含む、製造方法。
【請求項23】
複数のエッチングプロセスによって前記フィン構造を形成する前記工程は、
パッドカバー層によって前記フィン構造を画定することと、
前記パッドカバー層上に、第１のエッチングプロセスを使用して前記半導体基板をエッチングして前記フィン本体を形成することと、
スペーサ層を形成して前記フィン本体の側壁を覆うことと、
前記パッドカバー層及び前記スペーサ層上に、第２のエッチングプロセスを使用して前記半導体基板を更にエッチングして前記フィンベースを形成することと、
を含む、請求項２２に記載の製造方法。
パッドカバー層によって前記フィン構造を画定することと、
前記パッドカバー層上に、第１のエッチングプロセスを使用して前記半導体基板をエッチングして前記フィン本体を形成することと、
スペーサ層を形成して前記フィン本体の側壁を覆うことと、
前記パッドカバー層及び前記スペーサ層上に、第２のエッチングプロセスを使用して前記半導体基板を更にエッチングして前記フィンベースを形成することと、
を含む、請求項２２に記載の製造方法。
【請求項24】
前記フィン本体の深さは、前記フィンベースの深さより浅い、請求項２３に記載の製造方法。
【請求項25】
前記ゲート領域を形成する前記工程は、
前記フィン構造を囲むようにＳＴＩ領域を形成することであって、前記ＳＴＩ領域の上面は、前記半導体基板の元の表面よりも高い、ことと、
パターニングされたフォトレジストによって前記ゲート領域を画定することと、
前記画定されたゲート領域内の前記ＳＴＩ領域をエッチングして、前記フィンベースの部分側壁を露出させることと、
前記画定されたゲート領域内の前記フィン本体の前記側壁を覆う前記スペーサ層を除去することと、
を含む、請求項２３に記載の製造方法。
前記フィン構造を囲むようにＳＴＩ領域を形成することであって、前記ＳＴＩ領域の上面は、前記半導体基板の元の表面よりも高い、ことと、
パターニングされたフォトレジストによって前記ゲート領域を画定することと、
前記画定されたゲート領域内の前記ＳＴＩ領域をエッチングして、前記フィンベースの部分側壁を露出させることと、
前記画定されたゲート領域内の前記フィン本体の前記側壁を覆う前記スペーサ層を除去することと、
を含む、請求項２３に記載の製造方法。
【請求項26】
前記フィン本体の前記幅を制御する前記工程は、
前記フィン本体の前記側壁及び前記フィンベースの前記部分側壁をエッチングすること
を含む、請求項２５に記載の製造方法。
前記フィン本体の前記側壁及び前記フィンベースの前記部分側壁をエッチングすること
を含む、請求項２５に記載の製造方法。
【請求項27】
前記画定されたゲート領域内の前記パッドカバー層を除去することと、
前記画定されたゲート領域内の前記フィン本体の前記側壁及び前記フィンベースの前記部分側壁を覆うようにゲート構造を形成することと、
を更に含み、
前記ゲート構造は、前記画定されたゲート領域内の前記フィン本体、前記フィンベース、及び前記ＳＴＩ領域の上にゲート導電層を含む、請求項２６に記載の製造方法。
前記画定されたゲート領域内の前記フィン本体の前記側壁及び前記フィンベースの前記部分側壁を覆うようにゲート構造を形成することと、
を更に含み、
前記ゲート構造は、前記画定されたゲート領域内の前記フィン本体、前記フィンベース、及び前記ＳＴＩ領域の上にゲート導電層を含む、請求項２６に記載の製造方法。
【請求項28】
前記画定されたゲート領域の外側の前記パッドカバー層を除去し、前記ゲート構造の側壁を覆うスペース構造を形成して、前記半導体基板の前記元の表面の第１の部分を露出させることと、
前記元の表面の前記第１の部分に基づいて、前記半導体基板をエッチングして、第１のトレンチを形成することと、
前記第１のトレンチに基づいて、前記半導体デバイスの第１の導電性構造を形成することと、
を更に含む、請求項２７に記載の製造方法。
前記元の表面の前記第１の部分に基づいて、前記半導体基板をエッチングして、第１のトレンチを形成することと、
前記第１のトレンチに基づいて、前記半導体デバイスの第１の導電性構造を形成することと、
を更に含む、請求項２７に記載の製造方法。
【請求項29】
前記第１の導電性構造を形成する前記工程は、
前記第１のトレンチの前記表面上に被覆酸化物層を形成することと、
前記半導体基板の露出した側壁を形成するために前記被覆酸化物層の一部分をエッチングすることと、
前記半導体基板の前記露出した側壁に基づいてドープ半導体構造を形成することであって、前記ドープ半導体構造は、前記ＳＴＩ領域によって閉じ込められる、ことと、
前記第１のトレンチを充填し、前記ドープ半導体構造に接触するために金属構造を形成することと、
を含む、請求項２８に記載の製造方法。
前記第１のトレンチの前記表面上に被覆酸化物層を形成することと、
前記半導体基板の露出した側壁を形成するために前記被覆酸化物層の一部分をエッチングすることと、
前記半導体基板の前記露出した側壁に基づいてドープ半導体構造を形成することであって、前記ドープ半導体構造は、前記ＳＴＩ領域によって閉じ込められる、ことと、
前記第１のトレンチを充填し、前記ドープ半導体構造に接触するために金属構造を形成することと、
を含む、請求項２８に記載の製造方法。
【請求項30】
前記ドープ半導体構造は、低濃度ドープ半導体領域及び高濃度ドープ半導体領域を含む、請求項２９に記載の製造方法。
【請求項31】
半導体デバイスの製造方法であって、
半導体基板上に、前記半導体基板の元の表面に対して実質的に垂直な方向に沿って垂直プロファイルを有するフィン構造を形成することと、
前記フィン構造の上にゲート構造を形成することと、を含み、前記垂直プロファイルは、２つの階段状移行部又は非漸進的移行部を有する、製造方法。
半導体基板上に、前記半導体基板の元の表面に対して実質的に垂直な方向に沿って垂直プロファイルを有するフィン構造を形成することと、
前記フィン構造の上にゲート構造を形成することと、を含み、前記垂直プロファイルは、２つの階段状移行部又は非漸進的移行部を有する、製造方法。
【請求項32】
前記フィン構造は、フィン本体とフィンベースとを含み、前記フィン本体と前記フィンベースとの間に１つの階段状移行部又は非漸進的移行部がある、請求項３１に記載の製造方法。
【請求項33】
前記フィン構造を形成する前記工程は、
パッドカバー層によって前記フィン構造を画定することと、
前記パッドカバー層上に、第１のエッチングプロセスを使用して前記半導体基板をエッチングして前記フィン本体を形成することと、
スペーサ層を形成して前記フィン本体の側壁を覆うことと、
前記パッドカバー層及び前記スペーサ層上に、第２のエッチングプロセスを使用して前記半導体基板を更にエッチングして前記フィンベースを形成することと、
を含む、請求項３２に記載の製造方法。
パッドカバー層によって前記フィン構造を画定することと、
前記パッドカバー層上に、第１のエッチングプロセスを使用して前記半導体基板をエッチングして前記フィン本体を形成することと、
スペーサ層を形成して前記フィン本体の側壁を覆うことと、
前記パッドカバー層及び前記スペーサ層上に、第２のエッチングプロセスを使用して前記半導体基板を更にエッチングして前記フィンベースを形成することと、
を含む、請求項３２に記載の製造方法。
【請求項34】
半導体デバイスの製造方法であって、
半導体基板上に、フィン構造を形成することと、
前記フィン構造の上にゲート領域を形成することと、
前記ゲート領域内に前記フィン構造を形成することと、
を含み、
前記ゲート領域内の前記フィン構造は、前記半導体基板の元の表面に対して実質的に垂直な方向に沿って第１の垂直プロファイルを有し、前記第１の垂直プロファイルは、２つの階段状移行部又は非漸進的移行部を有し、
前記ゲート領域の外側の前記フィン構造は、前記半導体基板の前記元の表面に対して実質的に垂直な前記方向に沿って第２の垂直プロファイルを有し、前記第２の垂直プロファイルは、１つの階段状移行部又は非漸進的移行部を有する、製造方法。
半導体基板上に、フィン構造を形成することと、
前記フィン構造の上にゲート領域を形成することと、
前記ゲート領域内に前記フィン構造を形成することと、
を含み、
前記ゲート領域内の前記フィン構造は、前記半導体基板の元の表面に対して実質的に垂直な方向に沿って第１の垂直プロファイルを有し、前記第１の垂直プロファイルは、２つの階段状移行部又は非漸進的移行部を有し、
前記ゲート領域の外側の前記フィン構造は、前記半導体基板の前記元の表面に対して実質的に垂直な前記方向に沿って第２の垂直プロファイルを有し、前記第２の垂直プロファイルは、１つの階段状移行部又は非漸進的移行部を有する、製造方法。
【請求項35】
前記フィン構造は、前記半導体基板の前記元の表面に実質的に平行な方向に沿った横方向プロファイルを有し、前記横方向プロファイルは、前記ゲート領域内の前記フィン構造と前記ゲート領域の外側の前記フィン構造との間に階段状移行部又は非漸進的移行部を有する、請求項３４に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２２年１０月１７日に出願された米国仮特許出願第６３／４１６，６１６号の利益を主張する。本出願の内容は、参照により本明細書に組み込まれる。
発明の属する技術分野
本発明は、トランジスタ構造に関し、特に、正確かつ良好に制御された幾何学的形状（フィン構造の形状又は寸法、フィン幅、ソース／ドレイン構造、及び／又はソース／ドレイン構造に接続する金属プラグなど）を有するトランジスタに関し、したがって、トランジスタの面積を低減し、フィン構造の崩壊を防止することに関する。
本出願は、２０２２年１０月１７日に出願された米国仮特許出願第６３／４１６，６１６号の利益を主張する。本出願の内容は、参照により本明細書に組み込まれる。
発明の属する技術分野
本発明は、トランジスタ構造に関し、特に、正確かつ良好に制御された幾何学的形状（フィン構造の形状又は寸法、フィン幅、ソース／ドレイン構造、及び／又はソース／ドレイン構造に接続する金属プラグなど）を有するトランジスタに関し、したがって、トランジスタの面積を低減し、フィン構造の崩壊を防止することに関する。
【背景技術】
【0002】
先行技術の説明
２０ｎｍから５ｎｍまでの種々のプロセスノードで最も広く使用されている半導体ＭＯＳＦＥＴ構造は、いわゆるフィン電界効果トランジスタ（ＦｉｎＦＥＴ）又はＴｒｉｄｅゲートＦＥＴである。この種の３Ｄ ＦＥＴは、ムーアの法則を満たすために要求される、その平面エリアの効果的な小型化及び性能の向上を可能にしている。しかしながら、表１は、様々な製造技術の最新のトランジスタ集積密度（単位：ミリオントランジスタ／ｍｍ２；ＭＴｒ／ｍｍ２）と、ムーアの法則に従う場合の製造業者Ａの１６ｎｍノードのトランジスタ集積密度（２８．８８ＭＴｒ／ｍｍ２）に基づく本発明者らの計算とを示しており、プロセスノードが１６ｎｍから３ｎｍに微細化される間、単位面積当たりのトランジスタ数の増加は、ムーアの法則からの要求を全く満たすことができないことが明らかとなっている。例えば、表１において、７ｎｍ及び５ｎｍのプロセスノードでは、トランジスタの数の理想的な目標は、それぞれ１５０．８８ＭＴｒ／ｍｍ２及び２９５．７３ＭＴｒ／ｍｍ２であるが、最先端の製造能力のほとんどでは、１ｍｍ＾２当たりのトランジスタの現実的な数は、本来あるべき数よりもはるかに低いことが分かる。
２０ｎｍから５ｎｍまでの種々のプロセスノードで最も広く使用されている半導体ＭＯＳＦＥＴ構造は、いわゆるフィン電界効果トランジスタ（ＦｉｎＦＥＴ）又はＴｒｉｄｅゲートＦＥＴである。この種の３Ｄ ＦＥＴは、ムーアの法則を満たすために要求される、その平面エリアの効果的な小型化及び性能の向上を可能にしている。しかしながら、表１は、様々な製造技術の最新のトランジスタ集積密度（単位：ミリオントランジスタ／ｍｍ２；ＭＴｒ／ｍｍ２）と、ムーアの法則に従う場合の製造業者Ａの１６ｎｍノードのトランジスタ集積密度（２８．８８ＭＴｒ／ｍｍ２）に基づく本発明者らの計算とを示しており、プロセスノードが１６ｎｍから３ｎｍに微細化される間、単位面積当たりのトランジスタ数の増加は、ムーアの法則からの要求を全く満たすことができないことが明らかとなっている。例えば、表１において、７ｎｍ及び５ｎｍのプロセスノードでは、トランジスタの数の理想的な目標は、それぞれ１５０．８８ＭＴｒ／ｍｍ２及び２９５．７３ＭＴｒ／ｍｍ２であるが、最先端の製造能力のほとんどでは、１ｍｍ＾２当たりのトランジスタの現実的な数は、本来あるべき数よりもはるかに低いことが分かる。
【0003】
【表1】
【0004】
ＦｉｎＦＥＴの平面エリアを微細化する効果を制限する理由の１つは、フィン本体のピッチ（フィン幅＋フィン間スペース）を微細化することにある。例えば、最先端技術ノード１４ｎｍのＦｉｎＦＥＴの断面寸法を図１に示すが、フィン本体は、特有の鋭い形状、すなわち、小さい上部エリア（約２ｎｍ～３ｎｍ）、中央の広い本体幅（約５ｎｍ～８ｎｍ）、ゲートの底部と同じ高さにされるフィン本体の底部のより広い幅（約９ｎｍ～１３ｎｍ）、及び２つの隣接するＦｉｎＦＥＴ間のＳＴＩ（通常は酸化物材料のシャロートレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））の底部の距離が非常に広くなっている。したがって、ピッチは、個々の製造／工場の能力に応じて約４８ｎｍ、約３．５Ｆとすることができ、ここで、Ｆは、個々の製造によって宣言された最小フィーチャサイズ又はプロセスノードを表す。いくつかの弱点がここで明らかとなる。
（１）ＦｉｎＦＥＴの性能及び品質に影響を及ぼす最も重要なパラメータは、フィン本体の幅であることに間違いないが、最先端のＦｉｎＦＥＴ技術に示されているように、その変動は大きく、正確に制御することが困難である。
（２）このフィン「ヒル」の形状は、その一貫性を維持し、その変動を最小化することが非常に困難である。
（３）この「ヒル」に起因して、ＳＴＩの幅及び深さの両方は、最適化されることが困難である。
（４）ピッチは、少なくとも＞３Ｆ～５Ｆを占め、これは、トランジスタの平面エリアの微細化に支障をきたす。
（５）性能及びリーク電流の重要なパラメータは、この鋭い形状のフィンの形状及びサイズによって影響され、それらの変動を最小化することが困難である。
（６）フィン本体は、微細化によって寸法がより狭くなるにつれて、容易に曲がるか、又は脱落する可能性があり、あるいは、より大きく複雑なダイ上に、より多くのＦｉｎＦＥＴを製造しなければならないため、この種の「ヒル」フィンの数は著しく増加している。
（１）ＦｉｎＦＥＴの性能及び品質に影響を及ぼす最も重要なパラメータは、フィン本体の幅であることに間違いないが、最先端のＦｉｎＦＥＴ技術に示されているように、その変動は大きく、正確に制御することが困難である。
（２）このフィン「ヒル」の形状は、その一貫性を維持し、その変動を最小化することが非常に困難である。
（３）この「ヒル」に起因して、ＳＴＩの幅及び深さの両方は、最適化されることが困難である。
（４）ピッチは、少なくとも＞３Ｆ～５Ｆを占め、これは、トランジスタの平面エリアの微細化に支障をきたす。
（５）性能及びリーク電流の重要なパラメータは、この鋭い形状のフィンの形状及びサイズによって影響され、それらの変動を最小化することが困難である。
（６）フィン本体は、微細化によって寸法がより狭くなるにつれて、容易に曲がるか、又は脱落する可能性があり、あるいは、より大きく複雑なダイ上に、より多くのＦｉｎＦＥＴを製造しなければならないため、この種の「ヒル」フィンの数は著しく増加している。
【発明の概要】
【発明が解決しようとする課題】
【0005】
したがって、単位面積当たりのトランジスタ数の増加及びトランジスタ当たりのコストの低減というムーアの法則からの要求に適合させるために、前述の問題をどのように解決するかが課題である。
【課題を解決するための手段】
【0006】
本発明は、新しいフィン構造トランジスタ及びその処理方法を開示し、その発明原理を導入して、上述の欠点を改善又は排除し、正確で良好に制御された幾何学的形状（フィン構造の形状又は寸法、Ｆｉｎ幅、ソース／ドレイン構造、及び／又はソース／ドレイン構造に接続するメタルプラグなどの）を有し得る新しい３Ｄ ＦＥＴ構造を達成し、それにより、単位面積当たりのトランジスタ数の増加及びトランジスタ当たりのコストの低減という要求に近づくようにトランジスタの平面を縮小する。
【0007】
本発明の一実施形態は、正確で制御可能な幾何学的形状を有する半導体トランジスタを提供する。半導体トランジスタは、元の表面を有する半導体基板と、活性領域と、シャロートレンチ分離領域と、ゲート構造と、第１の導電性構造及び第２の導電性構造と、スペーサとを含む。活性領域は、半導体基板上に形成される。活性領域は、フィン構造を有する。シャロートレンチ分離領域は、活性領域を囲む。トランジスタのゲート構造は、フィン構造と交差する。スペーサは、ゲート構造の側壁に接触し、フィン構造の上にある。スペーサの下のフィン構造の幅は、ゲート構造の下のフィン構造の幅よりも広い。
【0008】
本発明の一態様によれば、第１の導電性構造は、シャロートレンチ分離領域によって制限され、第１の導電性構造の幅は、ゲート構造の下のフィン構造の幅よりも広い。
【0009】
本発明の一態様によれば、フィン構造は、フィン本体及びフィンベースを含み、フィン構造は、元の表面に対して実質的に垂直な方向に沿った垂直プロファイルを有し、垂直プロファイルは、フィン本体とフィンベースとの間に階段状移行部を含む。
【0010】
本発明の一態様によれば、フィン構造は、元の表面に実質的に平行な方向に沿った横方向プロファイルを有する。フィン構造の横方向プロファイルは、別の階段状移行部を提供する。
【0011】
本発明の一態様によれば、第１の導電性構造は、フィン構造の第１の端部に接触し、第２の導電性構造は、フィン構造の第２の端部に接触し、第１の導電性構造及び第２の導電性構造は、フィン構造から独立している。
【0012】
本発明の一態様によれば、シャロートレンチ分離領域上のゲート構造の底部は、第１の導電性構造及び／又は第２の導電性構造の底部よりも低い。
【0013】
本発明の一態様によれば、第１の導電性構造又は第２の導電性構造の少なくとも２つの側面は、金属含有領域に接触している。
【0014】
本発明の別の実施形態によれば、半導体トランジスタは、元の表面を有する半導体基板と、活性領域と、シャロートレンチ分離領域と、ゲート構造とを含む。活性領域は、半導体基板上に形成され、活性領域は、フィン構造を有する。シャロートレンチ分離領域は、活性領域を囲む。トランジスタのゲート構造は、フィン構造を横切り、シャロートレンチ分離領域の第１の部分を覆う。フィン構造は、ゲート構造によって覆われたフィン本体と、ゲート構造によって覆われていないフィンベース部分とを含み、フィン本体とフィンベースとの間に階段状移行部又は非漸進的移行部がある。
【0015】
本発明の一態様によれば、半導体トランジスタは、活性領域内に配置されたトランジスタの第１の導電性構造及び第２の導電性構造を更に備える。第１の導電性構造及び第２の導電性構造は、フィン構造から独立しており、シャロートレンチ分離領域の上にはない。
【0016】
本発明の一態様によれば、第１の導電性構造又は第２の導電性構造の少なくとも２つの側面は、金属含有領域に接触している。
【0017】
本発明の別の実施形態によれば、半導体トランジスタは、元の表面を有する半導体基板と、活性領域と、シャロートレンチ分離領域と、ゲート構造とを含む。活性領域は、半導体基板上に形成され、活性領域は、フィン構造を有する。シャロートレンチ分離領域は、活性領域を囲む。トランジスタのゲート構造は、フィン構造と交差する。トランジスタの第１の導電性構造及び第２の導電性構造は、活性領域内に位置する。フィン構造は、元の表面に対して実質的に垂直な方向に沿った垂直プロファイルを有する。フィン構造の垂直プロファイルは、第１の非漸進的移行部又は階段状移行部を提供する。
【0018】
本発明の一態様によれば、フィン構造は、ゲート構造によって覆われたフィン本体と、ゲート構造によって覆われていないフィンベース部分と、を含み、第１の非漸進的移行部又は階段状移行部は、フィン本体とフィンベースとの間にある。
【0019】
本発明の一態様によれば、ゲート構造によって覆われたシャロートレンチ分離領域の一部分の上面は、ゲート構造によって覆われていないシャロートレンチ分離領域の他の部分の上面よりも低い。
【0020】
本発明の一態様によれば、フィン構造は、元の表面に実質的に沿った方向に沿って横方向プロファイルを有し、フィン構造の横方向プロファイルは、第２の非漸進的移行部又は階段状移行部を提供する。
【0021】
本発明の一態様によれば、第２の非漸進的移行部又は階段状移行部は、ゲート構造と第１の導電性構造との間にある。
【0022】
本発明の一態様によれば、フィン構造の横方向プロファイルは、ゲート構造と第２の導電性構造との間にある第３の非漸進的移行部又は階段状移行部を更に提供する。
【0023】
本発明の一態様によれば、第１の導電性構造及び／又は第２の導電性構造は、シャロートレンチ分離領域によって制限される。
【0024】
本発明の一態様によれば、第１の導電性構造は、フィン構造の第１の端部に接触し、第２の導電性構造は、フィン構造の第２の端部に接触し、第１の導電性構造及び第２の導電性構造は、フィン構造から独立している。
【0025】
本発明の一態様によれば、シャロートレンチ分離領域上のゲート領域の底部は、第１の導電性構造及び／又は第２の導電性構造の底部よりも低い。
【0026】
本発明の一態様によれば、第１の導電性構造の少なくとも２つの側面（上面及び１つの側壁など）は、金属含有領域に接触している。
【0027】
本発明の一態様によれば、ゲート構造によって覆われたフィン構造の垂直プロファイルは、２つの非漸進的移行部又は階段状移行部を含む。
【0028】
本発明のこれら及び他の目的は、種々の図及び図面に示される好ましい実施形態の以下の詳細な説明を読めば、当業者には疑いなく明らかになるであろう。
【図面の簡単な説明】
【0029】
【図1】テクノロジーノード１４ｎｍに基づく従来のＦｉｎＦＥＴの断面図を示す図である。
【図2A】本発明の一実施形態によるフィン構造トランジスタの製造方法を示すフローチャートである。
【図3】パッド酸化物層が形成され、パッド窒化物層が堆積され、第１の掘り込みエッチングプロセスによって予備トレンチが形成され、酸化物スペーサ層ＯＳ１及び窒化物スペーサ層ＮＳ１が形成されることを示す図である。
【図4】第２の掘り込みエッチングプロセスによって更に除去される半導体材料を示す図である。
【図4-2】他の実施形態による別の仮構造のＹ方向切断線に沿った断面図である。
【図5】シャロートレンチ分離（ＳＴＩ）領域が形成されることを示す図である。
【図6】フィン構造の側壁を露出させるために形成されているフィン構造を横切るゲートエリア又はゲート領域を示す図である。
【図7】ゲート領域において薄層化された又は成形されたフィン本体及びフィンベースを示す図である。
【図8】ゲート領域において除去されるパッド酸化物及びパッド窒化物を示す図である。
【図9】ゲート誘電体材料及びゲート導電性材料が形成され、複合キャップ層が堆積されることを示す図である。
【図10】形成されるソース及びドレイン構造を示す図である。
【図10A】本発明の他の実施形態によって形成されるソース及びドレイン構造を示す図である。
【図11】形成されるソース及びドレイン構造を示す図である。
【図11A】本発明の他の実施形態によって形成されるソース及びドレイン構造を示す図である。
【図11B】本発明の他の実施形態によって形成されるソース及びドレイン構造を示す図であり、ゲート構造の縁部上にスペーサを形成するシミュレーション結果である。
【図12】形成されるソース及びドレイン構造を示す図である。
【図12A】本発明の他の実施形態によって形成されるソース及びドレイン構造を示す図である。
【図13】形成されるソース及びドレイン構造を示す図である。
【図13A】本発明の他の実施形態によって形成されるソース及びドレイン構造を示す図である。
【図14】形成されるソース及びドレイン構造を示す図である。
【図14A】本発明の他の実施形態によって形成されるソース及びドレイン構造を示す図である。
【図15】形成されるソース及びドレイン構造を示す図である。
【図15A】本発明の他の実施形態によって形成されるソース及びドレイン構造を示す図である。
【図16】形成されるソース及びドレイン構造を示す図である。
【図16A】本発明の他の実施形態によって形成されるソース及びドレイン構造を示す図である。
【図17】形成されるソース及びドレイン構造を示す図である。
【図17-1】形成されるソース及びドレイン構造を示す図である。
【図17A】本発明の他の実施形態によって形成されるソース及びドレイン構造を示す図である。
【図17B】本発明の別の実施形態による形成されているソース及びドレイン構造を示す図である。
【発明を実施するための形態】
【0030】
図２Ａを参照すると、図２Ａは、本発明の一実施形態によるフィン構造トランジスタ（ＦｉｎＦＥＴ又はＴｒｉｄｅ－ゲートＦＥＴなど）の製造方法、及び正確で良好に制御された幾何学的形状を有し、したがって、トランジスタの平面を縮小し、フィン構造の崩壊を防止する本明細書に記載のフィン構造トランジスタ（より小さいフィンピッチ及びより正確／良好に制御されたフィン幅を有するフィン構造トランジスタなど）の製造方法を示すフロー図である。以下、本発明の一実施形態による提案された新しいＦｉｎＦＥＴ又はＴｒｉ－ゲートＦＥＴは、ＲＢ－ＦｉｎＦＥＴ又はＲＢ－Ｔｒｉ－ゲートＦＥＴ（ＲＢ：矩形本体（Ｒｅｃｔａｎｇｕｌａｒ Ｂｏｄｙ））と称され、これは、以下に説明される例示的な処理方法によって達成され得る。詳細な工程は以下の通りである。
【0031】
工程１０：開始。
【0032】
工程２０：半導体基板上に、フィン本体とフィンベースとを有するフィン構造を形成する。
【0033】
工程３０：フィン構造の上にゲート領域を画定し、ゲート領域内のフィン構造を薄層化する。
【0034】
工程４０：ゲート領域にゲート構造を形成する。
【0035】
工程５０：ソース構造及びドレイン構造を形成する。
【0036】
工程６０：終了。
【0037】
【0038】
工程１０２：カバー層（酸化物層及び窒化物層を有する複合層など）によって活性領域を画定する。
【0039】
工程１０４：カバー層上に、第１のエッチングプロセスを使用して、半導体基板をエッチングして、フィン構造のフィン本体を形成する。
【0040】
工程１０６：フィン本体の側壁を覆うようにスペーサ層（酸化物層及び窒化物層を有する複合層など）を形成する。
【0041】
工程１０８：カバー層及びスペーサ層上に、第２のエッチングプロセスを使用して、半導体基板を更にエッチングして、フィン構造のフィンベースを形成する。
【0042】
【0043】
工程１１０：フィン構造を囲むようにシャロートレンチ分離（ＳＴＩ）領域を形成し、ＳＴＩ領域の上面は、半導体基板の元の表面（ＯＳＳ）よりも高い。
【0044】
工程１１２：パターニングされたフォトレジストによって、活性領域とＳＴＩ領域とにわたってゲート領域を画定する。
【0045】
工程１１４：ゲート領域内のＳＴＩ領域をエッチングして、フィンベースの側壁を露出させる。
【0046】
工程１１６：フィン本体の側壁が露出されるように、フィン本体を囲むスペーサ層を除去する。
【0047】
工程１１８：ゲート領域のフィン本体及びフィンベースを薄層化する。
【0048】
工程１２０：ゲート領域のカバー層を除去し、次にパターニングされたフォトレジストを除去する。
【0049】
【0050】
工程１２２：ゲート領域内の薄層化されたフィン本体の上にゲート誘電体層を形成する。
【0051】
工程１２４：ゲート誘電体層の上にゲート導電層を形成する。
【0052】
工程１２６：ゲート導電層の上にゲートキャップ層を形成する。
【0053】
【0054】
工程１２８：ゲート領域の外側のカバー層を除去し、ゲート構造の側壁を覆うスペース構造を形成して、半導体基板の元の表面の部分を露出させる。
【0055】
工程１３０：元の表面の露出された部分に基づいて、半導体基板をエッチングして２つのトレンチを形成する。
【0056】
工程１３２：２つのトレンチ上に、２つのトレンチのソース構造及びドレイン構造をそれぞれ形成する。
【0057】
ウェル設計されたドープｐ型ウェル２０２から開始し、ｐ型ウェル２０２は、ｐ型基板２００内に設置され（本発明の別の実施形態では、ｐ型ウェル２０２から開始するのではなく、ｐ型基板２００から開始することができる）、一例では、ｐ型基板２００は、５×１０＾１５ドーパント／ｃｍ＾３に近い濃度を有し、ｐ型基板電圧（通常、接地、すなわち、０Ｖである）は、ＦｉｎＦＥＴの本体の大部分にわたって供給され得る。
【0058】
工程１０２において、図３に示すように、シリコンウェハ上に熱酸化物の層を成長させて、ＯＳＳ（元のシリコン表面）上にパッド酸化物層２０４を形成し、次いで、パッド窒化物層２０６の層を堆積させる。フォトリソグラフィ技術を用いて、将来のトランジスタのフィン本体が割り当てられる活性領域を画定する。その後、異方性エッチング技術を用いて、活性領域からパッド窒化物層２０６及びパッド酸化物層２０４を除去する。次に、工程１０４において、異方性エッチング（反応性イオンエッチング、ＲＩＥなど）を使用して、シリコンを除去又は掘り込み、約５０ｎｍの深さを有するトレンチをシリコンウェハに形成する。一実施形態において、Ｙ方向に沿った活性領域上のパッド窒化物層２０６の幅は、Ｆ＝５ｎｍのプロセスノードにおいて約９ｎｍであり、２つの活性領域間の間隔は９ｎｍであり、その結果、ピッチは１８ｎｍ＝３．６Ｆとなる。別の実施形態では、Ｙ方向に沿ったパッド窒化物の幅は、Ｆ＝１０ｎｍのプロセスノードにおいて１０ｎｍとすることができ、２つの活性領域間の間隔は１０ｎｍであり、その結果、ピッチは２０ｎｍ＝２Ｆとなる。前述の数は、例示の目的で列挙されており、本発明は、これらの寸法に限定されない。
【0059】
次に、工程１０６において、露出されたシリコン側壁に沿って熱酸化が行われ、フィン本体の垂直方向外側に薄い酸化物スペーサ層２０８（ＯＳ－１）を形成し、かかる垂直酸化物スペーサ層２０８の外側に垂直窒化物スペーサ層２１０（ＮＳ－１）を形成する（図３）。この仮構造のＹ方向切断線に沿った断面図を図３－１に示している。薄い酸化物スペーサ層２０８及び窒化物スペーサ層２１０は、フィン本体の構造を保護することができる。一例では、薄い酸化物スペーサ層２０８は非常に薄く、フィン幅の幅にほとんど影響を及ぼさないことに留意されたい。更に、別の例では、酸化物スペーサ層２０８及び窒化物スペーサ層２１０は、活性領域又はフィン構造、特にフィン構造の側壁をクランプするための中実壁（solid wall）を形成することができる。
【0060】
工程１０８において、図４に示すように、パッド窒化物層２０６をマスクとし、窒化物スペーサ２１０に基づいて、異方性エッチング技術を使用して、シリコン（例えば、１００ｎｍの深さのシリコン）を再び除去又は掘り込んで、より深いトレンチを形成し、ＯＳＳの上部からのより深いトレンチの深さは、約１５０ｎｍ～２００ｎｍであり、この仮構造のＹ方向切断線に沿った断面図が図４－１に示されている。図４－１に示すように、酸化物スペーサ層２０８及び窒化物スペーサ２１０の存在により、本発明のフィン構造の垂直プロファイル（元の表面に対して実質的に垂直な方向（Ｚ軸）に沿った）は、第１の掘り込みエッチング工程によって形成されたフィン構造の部分と第２の掘り込みエッチング工程によって形成されたフィン構造の部分との間に階段状移行部を有する。本発明のフィン構造の垂直プロファイルは、第１の掘り込みエッチング工程によって形成されたフィン構造の部分と第２の掘り込みエッチング工程によって形成されたフィン構造の部分との間に非漸進的移行部を有することが可能である。
【0061】
当然ながら、第１の掘り込みエッチング工程及び第２の掘り込みエッチング工程後のフィン構造の形状は、図４及び図４－１に示す構造に限定されず、他の所望の形状もまた、利用可能なエッチングプロセスによって行われ得る。例えば、図４－２は、本発明の他の実施形態による別の仮構造のＹ方向切断線に沿った断面図を示し、第１の掘り込みエッチングプロセスによって生じるフィン形状は、台形又は台形様形状である。
【0062】
更に、工程１１０において、パッド窒化物層２０６の上のトレンチを充填するのに十分な厚みの酸化物層を堆積させる。図５に示すように、ＣＭＰ（化学機械研磨）技術を用いて、パッド窒化物層２０６の表面上の余分な堆積酸化物を除去して、シャロートレンチ分離（ＳＴＩ）領域２１２と称される領域を形成する。この仮構造のＹ方向切断線に沿った断面図を図５－１に示している。ＳＴＩ領域２１２は、フィン構造をクランプし、フィン構造が後続のプロセスで崩壊するのを防止することができる。
【0063】
したがって、酸化物スペーサ層２０８、窒化物スペーサ２１０、及び隆起したＳＴＩ酸化物２１２を通して、第１の掘り込みエッチング工程及び第２の掘り込みエッチング工程（図４－１を参照）によって形成されたフィン構造は、十分に保護される。従来のＦｉｎＦＥＴでは、フィン構造は、１つのエッチング工程のみによって形成され、フィン本体は、垂直プロファイル（図１）において漸進的移行部を有する鋭い形状のように見え、フィン本体の幅は、制御することが困難であり、フィン本体は、容易に崩壊する。本発明による複数のシリコンエッチング工程及び保護プロセスによって、エッチングプロセス中のフィン構造の崩壊を防止することができ、フィン構造の形状、特に第１のエッチング工程によって形成されたフィン構造の部分を、矩形状又は他の好ましい形状にすることができる。
【0064】
以下に、狭いフィン本体を有するＲＢ構造を形成する方法を説明する。工程１１２では、フォトリソグラフィ技術を使用して、フォトレジストエリアによって保護されていないゲートエリア又は領域を画定する。もちろん、底面反射防止コーティング（ＢＡＲＣ）層（図示せず）をフォトレジスト層の下に堆積して、光の反射を低減し、フォトリソグラフィ露光中の精度を高めることができる。次に、工程１１４において、パッド窒化物層２０６及び窒化物スペーサ層２１０の側壁を保護マスクとして使用し、ＯＳＳの上部から約６０ｎｍのゲート領域内の露出されたＳＴＩ領域２１２内の酸化物を異方性エッチングし、フィンベースの側壁の一部分を露出させる。（将来の垂直ゲート構造は、ソース領域及びドレイン領域の両方よりも深くすることができるため、露出したＳＴＩ領域のある程度のオーバーエッチングが望ましいことに留意されたい）。
【0065】
その後、工程１１６において、ゲート領域内のフィン本体を囲むスペーサ層を除去して、図６に示すように、単結晶フィン本体の側壁が画定されたゲート領域の内側のみに露出されるようにする。この仮構造のＹ方向切断線に沿った断面図を図６－１に示している。この場合も、この工程では、ゲート領域のフィン本体が露出されても、活性領域の２つの端部まで横方向に延在するフィン本体の残りの部分は、酸化物スペーサ層２０８、窒化物スペーサ層２１０、及び隆起したＳＴＩ酸化物２１２によって依然として保護され、フィンベースも保護される。また、図４－１で述べたように、フィン本体の深さは第１の掘り込みエッチングプロセスで決定され、フィンベースの深さは第２の掘り込みエッチングプロセスで決定される。
【0066】
次に、工程１１８において、薄層化技術又は成形技術（等方性エッチング及び異方性エッチングと組み合わせた適切に設計されたドライエッチング技術など）を使用して、ゲート領域におけるフィン本体（及びフィンベース）の幅を正確に薄層化する。例えば、フィン本体の元の幅は１０ｎｍ～１２ｎｍであり、ゲート領域における薄層化されたフィン本体の幅は、図７に示すように、６ｎｍであり得る。この仮構造のＹ方向切断線に沿った断面図を図７－１に示している。したがって、ゲートエリア内の残りのシリコンフィン本体は、約６ｎｍの幅を有し、一実施形態では、フィン本体は、適切に設計されたドライエッチング技術によって囲まれた直線状の側壁を有する適切に画定された矩形形状とすることができる（したがって、ＲＢという名称は矩形本体を指す）。フィン本体は、他の適切に設計されたドライエッチング技術によって他の好ましい形状に薄層化することができ、フィン構造の垂直プロファイルにおける破線の角部Ａ又は破線の角部Ｂ（図７－１に示す）は、階段状移行部ではなく、依然として非漸進的移行部であってもよい。
【0067】
その後、工程１２０において、図８に示すように、露出したパッド窒化物層２０６及びゲート領域の窒化物スペーサ層２１０を除去し、次いでフォトレジストを除去する。異なるＹ方向切断線（ゲート領域又はエリアに対するＹ１軸、及び将来のソース／ドレイン領域又はエリアに対するＹ２軸）に沿ったこの仮構造の断面図が図８－１に示されている。図８－１に示すように、フィン本体とフィンベースとの間には、階段状又は非漸進的なギャップが示されている。ゲート領域におけるフィン構造の垂直プロファイルには、２つの階段状移行部又は非漸進的移行部が存在し得ることに留意されたい。
【0068】
更に、ソース及びドレインの両方のための領域として使用されることになるフィン本体エリアは、図８－１の右下の図に示されているように、フィン本体の幅を有し、前述の良好に設計されたドライエッチング技術において消費されることなく変化しない。図８－１に示すように、ソース／ドレイン領域におけるフィン構造の垂直プロファイルには１つの階段状移行部又は非漸進的移行部があり、ゲート領域におけるフィン構造の垂直プロファイルには２つの階段状移行部又は非漸進的移行部があることに留意されたい。
【0069】
本明細書に記載されるような本発明のプロセス及び構造に従うことによって、フィン本体は、２つの別個の部分を有し、チャネル領域又はゲートエリア内で使用される狭い部分は、狭い本体幅（図８－１の左下の図に示すように、チャネルとしてのフィン本体、例えば６ｎｍ）を有し、他方の広い部分は、ソース／ドレインに使用される（図８－１の右下の図に示すように、ソース／ドレインエリア内のフィン本体、例えば１０ｎｍ～１２ｎｍ）。チャネル領域又はゲートエリアにおけるフィン本体の幅は、適切に設計されたドライエッチング技術によって制御される。したがって、画定されたゲートエリアとソース／ドレインエリアとの間の本発明のフィン本体の（元の表面ＯＳＳに実質的に平行な方向（Ｘ軸）に沿った）横方向プロファイルは、図８－１の上の図に示すように、階段状移行部又は非漸進的移行部を有する。更に、本発明のフィン構造の（元の表面ＯＳＳに実質的に垂直な方向（Ｚ軸）に沿った）垂直プロファイルは、図８－１の左下の図に示すように、フィン本体の部分とフィンベースとの間に階段状移行部又は非漸進的移行部を有する。同様に、この工程では、ゲートエリア内のフィン本体が露出され、薄層化されても、活性領域の２つの端部に横方向に延在するフィン本体の残りの部分は、酸化物スペーサ層２０８、窒化物スペーサ層２１０、及び隆起したＳＴＩ酸化物２１２によって依然として保護され（したがって、フィンベースも保護され）、したがって、ほとんど崩壊しない。
【0070】
以下、ゲート構造を形成する例について説明する。工程１２２において、Ｈｉ－ｋゲート誘電体材料２１６又は酸化物誘電体材料が、画定されたゲート領域に形成され、工程１２４において、ゲート導電性材料としてのＮ＋ポリシリコン２１８（又はタングステンなどの他の導電性材料）が堆積され、次いで、堆積されたＮ＋ポリシリコン層２１８をＣＭＰ／エッチバックする。その後、工程１２６において、ゲートキャップ層（窒化物キャップ層２２０及びハードマスク酸化物（ＨＭ＿Ｏｘｉｄｅ）層２２２を含む複合構造など）を堆積し、次いで、図９に示すように、ＨＭ＿Ｏｘｉｄｅ層２２２の上部がパッド－窒化物層２０６と位置合わせされるように、ＨＭ＿Ｏｘｉｄｅ層２２２及び窒化物キャップ層２２０をＣＭＰする。Ｙ方向切断線に沿ったこの仮構造の断面図を図９－１に示している。
【0071】
以下、ソース／ドレイン構造を形成する例について説明する。工程１２８において、パッド窒化物層２０６及びパッド酸化物層２０４をエッチングして、ゲート領域（図１０）の外側の元のシリコン表面を露出させ、一部のＳＴＩ酸化物２１２及びＨＭ＿Ｏｘｉｄｅ層２２２も除去することができる。ＳＴＩ酸化物２１２の上部はＯＳＳよりも高く、かかるより高いＳＴＩ領域２１２は、後述する選択的成長によるソース／ドレイン構造の形成を制限するのに役立ち得ることに留意されたい。次に、ゲート構造の縁部上に酸化物－２スペーサ２２４及び窒化物－２スペーサ２２６を形成する（図１１）。図８－１で述べたように、酸化物－２スペーサ２２４及び窒化物－２スペーサ２２６（ソース／ドレインエリア内に位置する）の下のフィン本体の幅（～９ｎｍ）は、ゲートの下のフィン本体の幅（～６ｎｍ）よりも大きくなることに留意されたい。更に、工程１３０において、一部の露出されたシリコンエリアをエッチング除去して、例えば約８０ｎｍの深さのソース及びドレイン領域のためのトレンチ２２８を作成する（図１２）。
【0072】
以下は、工程１３２においてソース及びドレイン構造を形成する方法を説明する。最初に、酸化－３と称される熱酸化プロセスを使用して、トランジスタ本体の垂直側壁を貫通する酸化物－３Ｖ層２３０（鋭い結晶配向＜１１０＞を有すると仮定する）と、ソース及びドレイントレンチ２２８の両方の底部の上の酸化物－３Ｂ層２３２との両方を成長させ、酸化－３プロセスは、これらの壁上に酸化物をほとんど成長させず、それにより、活性なソース／ドレイン領域の幅が実際に影響を受けない（図１３）。ここで、図１３及び以下の図に描かれた酸化物－３Ｖ層２３０及び酸化物－３Ｂ層２３２の厚みは、例示の目的のためだけに示されており、その幾何学的形状は、それらの図に示されたＳＴＩ酸化物２１２の寸法に比例していない。例えば、酸化物－３Ｖ層２３０及び酸化物－３Ｂ層２３２の厚みは、約１０ｎｍ～２０ｎｍであるが、ＳＴＩ酸化物の垂直高さは、約１５０ｎｍ～２００ｎｍであり得る。しかし、酸化物－３Ｖ層２３０の厚みが、精密に制御された熱酸化温度、タイミング及び成長速度の両方の下で非常に正確に制御されるように、この酸化－３プロセスを設計することが非常に重要である。適切に画定されたシリコン表面上の熱酸化は、酸化物－３Ｖ層２３０の厚みの４０％がトランジスタ本体の垂直壁内の露出された＜１１０＞シリコン表面の厚みを除去し、酸化物－３Ｖ層２３０の厚みの残りの６０％がトランジスタ本体の垂直壁の外側の追加としてカウントされるという結果をもたらし得る。
【0073】
その後、図１４に示すように、ＣＶＤ窒化物堆積を使用し、次にエッチバックして、酸化物－３Ｂ層２３２の上部に窒化物層２３４を形成する。（別の例では、タングステンを更に堆積させ、エッチバックして、ＣＶＤ堆積された窒化物層２３４の上部にタングステン層を形成することは任意である。次に、ＴｉＮ層を堆積し、エッチバックして、ＴｉＮ層の上部がＯＳＳよりも約２０ｎｍ～４０ｎｍ低くなるように、タングステン層の上にＴｉＮ層を形成する。）次に、図１５に示すように、エッチングプロセスを実行して、熱酸化物－３、特に酸化物－３Ｖ層２３０をエッチングし、シリコン領域の結晶配向＜１１０＞を露出させる。図１５に示すように、ソース／ドレイン領域の下にＬ字型アイソレータ（（１）ゲート構造及び酸化物－３Ｂ層２３２の下にあるシリコンエリアに近い酸化物－３Ｖ層２３０を含むＬ字型酸化物－３、及び（２）窒化物層２３４を含む）を有する部分分離があり、かかるＬ字型アイソレータを有する部分分離は、ＰＩＬＩと略すことができる。
【0074】
一実施形態では、Ｙ方向に沿った露出した結晶配向＜１１０＞シリコンの幅は、ゲートの下のフィン本体の幅（約６ｎｍ）よりも大きい約１０ｎｍ～１２ｎｍであり得ることに留意されたい。
【0075】
その後、図１６に示すように、選択的成長技術（例えば、選択的エピタキシー成長）を用いて、ｎ型ＬＤＤ（低濃度ドープドレイン）領域２３６を形成し、次いで、ｎ＋ドープされたソース及びドレイン領域２３８を、それぞれ、シリコン領域の露出した結晶配向＜１１０＞から形成する。ＬＤＤ２３６とｐ型基板材料との間の界面がより狭いチャネル領域に近接するように、成長したｎ型ＬＤＤ２３６及び／又はｎ＋ドープされたソース及びドレイン領域２３８をアニールすることが可能である。言及すべきこととして、チャネル、ドレイン及びソース領域の全てを形成するためのイオン注入は必要とされず、これらの領域を形成するための強い衝撃による損傷を除去するための高温及び長時間の熱アニールは必要とされない。更に、ＳＴＩ酸化物２１２の上部がＯＳＳより高いため、選択的に成長したｎ型ＬＤＤ２３６及びｎ＋ドープされたソース及びドレイン領域２３８は、ＳＴＩ領域２１２の上に成長することなく、より高いＳＴＩ領域２１２によって制限され、十分に成長した＜１１０＞結晶シリコン構造を有する。
【0076】
最後に、ＴｉＮ層２４０を堆積し、次にタングステン層２４２を堆積して、ソース／ドレイントレンチを充填する（図１７）。ここで、ｎ＋ドープされたソース及びドレイン２３８の高さは、約４０ｎｍ～５０ｎｍであり、ｎ＋ドープされたソース及びドレインは、少なくとも２つの側面（上面及び１つの側壁）でＴｉＮ層２４０及びタングステン層２４２によって囲まれているため、接触抵抗は劇的に低減される。タングステン層２４２は、ＯＳＳの下のトレンチを充填するだけでなく、ＳＴＩ領域２１２によって囲まれたＯＳＳの上のトレンチも充填する。
【0077】
更に、ゲートエリアに対応するＳＴＩ領域２１２は、ＯＳＳの上部から約６０ｎｍ～８０ｎｍエッチングされるため、（ＳＴＩ領域の上の）ゲート構造の底部は、約１０ｎｍ～２０ｎｍのｎ＋ドープされたソース及びドレインの底部よりも低くすることができ、その結果、Ｉｏｆｆも同様に低減することができる。異なるＹ方向切断線（ゲート領域のＹ１軸及びソース／ドレイン領域のＹ２軸）に沿った本発明のＦｉｎＦＥＴ構造の断面図が図１７－１に示されており、ゲート領域内のフィン本体はより狭い幅（例えば、図１７－１の左下の図に示すように６ｎｍ）を有し、ｎ＋ドープソース／ドレイン領域２３８はより広い幅（例えば、図１７－１の右下の図に示すように１０ｎｍ～１２ｎｍ）を有することが明らかである。高濃度にドープされたソース／ドレイン領域２３８の幅は、ゲート領域内のフィン本体の幅よりも広いため、ソース／ドレイン領域の抵抗は、許容可能な範囲内で制御することができ、より広いソース／ドレイン領域は、金属コンタクトにも有用である。
【0078】
以前の実施形態では、図１１のＳＴＩ酸化物２１２の側壁を囲む酸化物－２スペーサ２２４及び窒化物－２スペーサ２２６は、図１０に示す露出されたシリコンエリアの一部分を占める場合があり、図１２で作成されたトレンチ２２８の面積を低減する可能性がある。そこで、以下では、上記の問題を回避するために、ソース／ドレイン構造を形成する本発明の別の実施形態を紹介する。
【0079】
同様に、工程１２８において、パッド窒化物層２０６及びパッド酸化物層２０４をエッチングして、ゲート領域の外側の元のシリコン表面を露出させ、図１０Ａに示すように、ＳＴＩ酸化物２１２の上部がＯＳＳよりもほんの少しだけ高くなるように、ほとんどのＳＴＩ酸化物２１２も除去される。かかるより高いＳＴＩ領域２１２はフェンスとなり得、後述する選択成長によるソース／ドレイン構造の形成を制限又は限定するのに役立つ。次に、図１１Ａに示すように、ゲート構造の縁部上に酸化物－２スペーサ２２４及び窒化物－２スペーサ２２６を形成するが、ＳＴＩ酸化物２１２及びＯＳＳ上の酸化物－２スペーサ２２４及び窒化物－２スペーサ２２６は全て除去される。図１１Ｂは、ゲート構造の縁部上にスペーサを形成するシミュレーション結果であり、ゲート構造の高さは４０ｎｍ（１０ｎｍのポリシリコン、１０ｎｍのＳｉ３Ｎ４、及び２０ｎｍのＨＭ酸化物を含む）であり、ソース／ドレイン領域を囲むＳＴＩ酸化物の高さは１０ｎｍである。図１１Ｂの左上の図は、１ｎｍのスペーサ－酸化物及び７ｎｍのスペーサ－窒化物が形成されたときのａａ’断面図であり、図１１Ｂの左下の図は、１ｎｍのスペーサ－酸化物及び７ｎｍのスペーサ－窒化物が形成されたときのｂｂ’断面図である。スペーサ酸化物及びスペーサ窒化物がエッチングされて除去された後、スペーサ酸化物及びスペーサ窒化物の約３０ｎｍの高さが、スペーサ酸化物及びスペーサ窒化物がエッチングされた後にゲート構造の側壁上に依然として残されることが示されている（ｂｂ’断面図である図１１Ｂの右下の図）。したがって、ソース／ドレインを取り囲むより高いＳＴＩ領域２１２（ＯＳＳよりも８ｎｍ～１０ｎｍ高い）は、より高いＳＴＩ領域２１２の縁部上のゲートスペーサの存在を防止するのに役立ち得る。
【0080】
この時点で、図１０Ａに示す露出されたシリコンエリアの大部分は、ゲート構造の縁部上の酸化物－２スペーサ２２４及び窒化物－２スペーサ２２６の下の領域を除いて、まだブロックされていない。更に、図１１Ａのブロックされていないシリコンエリアをエッチング除去して、例えば約８０ｎｍの深さのソース及びドレイン領域のためのトレンチ２２８を形成する（図１２Ａ）。
【0081】
その後、酸化物－３Ｖ層２３０及び酸化物－３Ｂ層２３２の両方を、ソーストレンチ及びドレイントレンチ２２８の両方に成長させる（図１３Ａ）。この場合も、酸化物－３Ｖ層２３０の厚みは、正確な熱酸化温度、タイミング、及び成長速度の下で非常に正確に制御することができている。その後、図１４Ａに示すように、ＣＶＤ窒化物堆積を使用し、次いでエッチバックして、酸化物－３Ｂ層２３２の上部に窒化物層２３４を形成する。次に、図１５Ａに示すように、エッチングプロセスを実行して、トレンチ２２８内の成長した熱酸化物、特に酸化物－３Ｖ層２３０をエッチングして、シリコン領域の結晶配向＜１１０＞を露出させる。したがって、露出した結晶配向＜１１０＞シリコンの縁部は、良好に制御される。それは、ゲート構造の縁部、ゲート構造の下、又はゲート構造の側壁を覆うスペーサ（すなわち、酸化物－２スペーサ２２４及び窒化物－２スペーサ２２６）の下に位置合わせすることができる。
【0082】
その後、図１６Ａに示すように、選択成長技術（例えば、選択エピタキシー成長）を用いて、ｎ型ＬＤＤ（低濃度ドープドレイン）領域２３６を形成し、次に、ｎ＋ドープされたソース及びドレイン領域２３８を、それぞれ、シリコン領域の露出した結晶配向＜１１０＞から形成する。成長したｎ型ＬＤＤ２３６及び／又はｎ＋ドープされたソース及びドレイン領域２３８をアニールすることが可能である。更に、ＳＴＩ酸化物２１２の上部は依然としてＯＳＳよりも高いため、選択的に成長されたｎ型ＬＤＤ２３６並びにｎ＋ドープされたソース及びドレイン領域２３８は、より高いＳＴＩ領域２１２によって制限され得る。最後に、ＴｉＮ層２４０を堆積し、次いでタングステン層２４２を堆積して、ソース／ドレイントレンチ２２８を充填する（図１７Ａ）。別の実施形態では、図１７Ｂに示すように、ドレイン構造及びソース構造のうちの一方のみが、その下にＰＩＬＩ（Ｌ字形アイソレータを伴う部分分離）を有するが、他方は、ＰＩＬＩを有さず、ＴｉＮ層２４０及びタングステン層２４２は、ＶＤＤ、接地電圧、又は他の好ましい電圧を供給され得る基板に直接接触されることが可能である。
【0083】
先の実施形態では、ゲート構造は、ソース／ドレイン領域の形成前に最初に形成されるが、「ゲートラスト」プロセスは、本発明において困難なく実施することができ、ここで詳述する必要はないことは周知である。
【0084】
要約すると、正確な幾何学的形状を有する３Ｄトランジスタ構造が開示される。フィン本体は中実（solid）であり得、微細化のために寸法が狭くなるにつれて容易に曲げられない場合がある。更に、新しい３Ｄ ＦＥＴ構造は、形成中にソース／ドレイン領域が良好に閉じ込められるため、より小さいフィンピッチを有することができ、したがって、単位面積当たりのより多くのトランジスタのムーアの法則及びトランジスタ当たりのより低いコストからの要求を満たすように近づくように、トランジスタのエリアを低減する。金属プラグを有するソース／ドレイン領域の接触抵抗は、ｎ＋ドープされたソース及びドレインが少なくとも３つの側でタングステン層によって囲まれるため、同様により低い。更に、本発明のフィン構造の垂直プロファイル（Ｚ方向）は、階段状移行部又は非漸進的移行部を有し、フィン本体領域は、矩形形状又は他の所望の形状であり得る。チャネル領域又はゲートエリア内のフィン本体の幅は、前述のフィン薄層化プロセスによって良好に制御され、したがって、チャネル領域内には、狭い本体幅（チャネルとしてのフィン本体、例えば、６ｎｍ）と、ソース／ドレイン領域のために確保される他の広い本体幅（Ｓ／Ｄとしてのフィン本体、例えば、９ｎｍ）とが存在する。したがって、本発明のフィン本体の横方向プロファイル（Ｘ方向）は、階段状移行部又は非漸進的移行部も有する。
【0085】
従来のＦｉｎＦＥＴ構造と比較して、本発明による提案されたＦｉｎＦＥＴ構造は、以下の利点を有する。
（１）従来のＦｉｎＦＥＴ構造におけるフィン本体の形状及び寸法は、制御するのが困難である。しかしながら、ゲート領域におけるフィン本体の寸法及び形状は、良好に制御される。ゲート領域におけるフィン本体の幅は、良好に制御され（例えば、技術ノードが９ｎｍ～１２ｎｍであっても、フィン本体の幅は、３ｎｍ～６ｎｍ内で容易に制御され得る）、ゲート領域におけるフィン本体の深さも、図４－１において言及される第１の掘り込みエッチングプロセスによって容易に制御される。したがって、ゲート領域における本発明のフィン本体は、矩形形状又は他の好ましい形状であり得る。
（２）従来のＦｉｎＦＥＴ構造におけるフィン構造は、特にテクノロジーノードが１０ｎｍ以下になると、容易に崩壊する。それにもかかわらず、本発明では、フィン本体及びフィンベースは、別個のエッチング工程によって形成又は画定され、ゲートエリア内のフィン本体が薄層化されても、活性領域の２つの端部まで横方向に延在するフィン本体の残りは、酸化物スペーサ層ＯＳ－１、窒化物スペーサＮｓ－１、及びＳＴＩ酸化物によって依然として保護されるため、ほとんど崩壊しない。更に、フィン本体の下のフィンベースは、フィンベースが中実のベースとなるように、ＳＴＩ酸化物によって完全に囲まれる。
（３）従来のＦｉｎＦＥＴのソース／ドレインの結晶構造及び寸法（イオン注入又は選択成長によるかどうかにかかわらず）は、制御することが困難である。一方、本発明では、ｎ型ＬＤＤ及びｎ＋ドープされたソース及びドレイン領域は、＜１１０＞結晶構造上に選択的に成長するだけである。更に、ＳＴＩ酸化物の上部がＯＳＳよりも高いため、選択的に成長したｎ型ＬＤＤ及びｎ＋ドープされたソース及びドレイン領域は、ＳＴＩ酸化物領域の上に成長することなく、より高いＳＴＩ酸化物領域によって制限又は閉じ込められ得る。本発明では、ソース／ドレイン領域の幅がゲート領域内のフィン本体の幅よりも広いため、ソース／ドレイン領域の抵抗を許容範囲内に制御することができ、より広いソース／ドレイン領域は金属コンタクトにも有用である。
（１）従来のＦｉｎＦＥＴ構造におけるフィン本体の形状及び寸法は、制御するのが困難である。しかしながら、ゲート領域におけるフィン本体の寸法及び形状は、良好に制御される。ゲート領域におけるフィン本体の幅は、良好に制御され（例えば、技術ノードが９ｎｍ～１２ｎｍであっても、フィン本体の幅は、３ｎｍ～６ｎｍ内で容易に制御され得る）、ゲート領域におけるフィン本体の深さも、図４－１において言及される第１の掘り込みエッチングプロセスによって容易に制御される。したがって、ゲート領域における本発明のフィン本体は、矩形形状又は他の好ましい形状であり得る。
（２）従来のＦｉｎＦＥＴ構造におけるフィン構造は、特にテクノロジーノードが１０ｎｍ以下になると、容易に崩壊する。それにもかかわらず、本発明では、フィン本体及びフィンベースは、別個のエッチング工程によって形成又は画定され、ゲートエリア内のフィン本体が薄層化されても、活性領域の２つの端部まで横方向に延在するフィン本体の残りは、酸化物スペーサ層ＯＳ－１、窒化物スペーサＮｓ－１、及びＳＴＩ酸化物によって依然として保護されるため、ほとんど崩壊しない。更に、フィン本体の下のフィンベースは、フィンベースが中実のベースとなるように、ＳＴＩ酸化物によって完全に囲まれる。
（３）従来のＦｉｎＦＥＴのソース／ドレインの結晶構造及び寸法（イオン注入又は選択成長によるかどうかにかかわらず）は、制御することが困難である。一方、本発明では、ｎ型ＬＤＤ及びｎ＋ドープされたソース及びドレイン領域は、＜１１０＞結晶構造上に選択的に成長するだけである。更に、ＳＴＩ酸化物の上部がＯＳＳよりも高いため、選択的に成長したｎ型ＬＤＤ及びｎ＋ドープされたソース及びドレイン領域は、ＳＴＩ酸化物領域の上に成長することなく、より高いＳＴＩ酸化物領域によって制限又は閉じ込められ得る。本発明では、ソース／ドレイン領域の幅がゲート領域内のフィン本体の幅よりも広いため、ソース／ドレイン領域の抵抗を許容範囲内に制御することができ、より広いソース／ドレイン領域は金属コンタクトにも有用である。
【0086】
本発明は、実施形態を参照して図示及び説明されたが、本発明は、開示される実施形態に限定されるものではなく、逆に、添付の特許請求の範囲の精神及び範囲内に含まれる種々の変更及び均等な構成を包含することが意図されることを理解されたい。
【符号の説明】
【0087】
２００ ｐ型基板
２０２ ｐ型ウェル
２０４ パッド酸化物層
２０６ パッド窒化物層
２０８ 酸化物スペーサ層
２１０ 窒化物スペーサ層、窒化物スペーサ
２１２ ＳＴＩ領域、ＳＴＩ酸化物
２１６ Ｈｉ－ｋゲート誘電体材料
２１８ Ｎ＋ポリシリコン層、Ｎ＋ポリシリコン
２２０ 窒化物キャップ層
２２２ ハードマスク酸化物（ＨＭ＿Ｏｘｉｄｅ）層
２２４ 酸化物－２スペーサ
２２６ 窒化物－２スペーサ
２２８ トレンチ
２３０ 酸化物－３Ｖ層
２３２ 酸化物－３Ｂ層
２３４ 窒化物層
２３６ ｎ型ＬＤＤ（低濃度ドープドレイン）領域、ｎ型ＬＤＤ
２３８ ソース及びドレイン領域
２４０ ＴｉＮ層
２４２ タングステン層
２０２ ｐ型ウェル
２０４ パッド酸化物層
２０６ パッド窒化物層
２０８ 酸化物スペーサ層
２１０ 窒化物スペーサ層、窒化物スペーサ
２１２ ＳＴＩ領域、ＳＴＩ酸化物
２１６ Ｈｉ－ｋゲート誘電体材料
２１８ Ｎ＋ポリシリコン層、Ｎ＋ポリシリコン
２２０ 窒化物キャップ層
２２２ ハードマスク酸化物（ＨＭ＿Ｏｘｉｄｅ）層
２２４ 酸化物－２スペーサ
２２６ 窒化物－２スペーサ
２２８ トレンチ
２３０ 酸化物－３Ｖ層
２３２ 酸化物－３Ｂ層
２３４ 窒化物層
２３６ ｎ型ＬＤＤ（低濃度ドープドレイン）領域、ｎ型ＬＤＤ
２３８ ソース及びドレイン領域
２４０ ＴｉＮ層
２４２ タングステン層
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3】
【図3-1】
【図4】
【図4-1】
【図4-2】
【図5】
【図5-1】
【図6】
【図6-1】
【図7】
【図7-1】
【図8】
【図8-1】
【図9】
【図9-1】
【図10】
【図10A】
【図11】
【図11A】
【図11B】
【図12】
【図12A】
【図13】
【図13A】
【図14】
【図14A】
【図15】
【図15A】
【図16】
【図16A】
【図17】
【図17-1】
【図17A】
【図17B】
