特開 2024-59155 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024059155

(43)【公開日】2024-05-01

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/06 20060101AFI20240423BHJP

   H01L 21/8249 20060101ALI20240423BHJP

   H01L 21/336 20060101ALI20240423BHJP

   H01L 29/06 20060101ALI20240423BHJP

【ＦＩ】

H01L27/06 311C

H01L27/06 321D

H01L27/06 321E

H01L29/78 301D

H01L29/78 301K

H01L29/06 301D

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2022166658

(22)【出願日】2022-10-18

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】上西 顕寛

【テーマコード（参考）】

5F048

5F140

【Ｆターム（参考）】

5F048AA03

5F048AB10

5F048AC01

5F048AC06

5F048AC10

5F048BA01

5F048BA12

5F048BA14

5F048BC03

5F048BC07

5F048BE02

5F048BE05

5F048BE06

5F048BG12

5F048CC09

5F048CC10

5F048CC15

5F140AA17

5F140AA31

5F140AA38

5F140AB06

5F140AC22

5F140BA01

5F140BA02

5F140BA04

5F140BA06

5F140BA16

5F140BF42

5F140BF54

5F140BH04

5F140BH30

5F140CB01

5F140CD08

(57)【要約】

【課題】外来ノイズに起因する寄生素子の動作を抑制することができ、破壊を防止することができる半導体装置を提供する。
【解決手段】第１導電型の半導体基体１０と、半導体基体１０に設けられた第２導電型の第１ウェル領域１１と、第１ウェル領域１１に設けられたハイサイド回路１０１の一部である少なくとも１つの第１導電型の第２ウェル領域１２と、第１ウェル領域１１の底部に設けられ、第１ウェル領域１１よりも高不純物濃度で第２導電型の埋込層１３と、第１ウェル領域１１の周囲に設けられる第２導電型の耐圧領域１４と、第１ウェル領域１１に、第２ウェル領域１２に対向し、ハイサイド回路１０１の周囲の少なくとも一部に、第２ウェル領域１２よりも深く設けられた第１導電型の引抜領域３１とを備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１導電型の半導体基体と、
前記半導体基体に設けられた第２導電型の第１ウェル領域と、
前記第１ウェル領域に設けられるハイサイド回路の一部である少なくとも１つの第１導電型の第２ウェル領域と、
前記第１ウェル領域の底部に設けられ、前記第１ウェル領域よりも高不純物濃度で第２導電型の埋込層と、
前記第１ウェル領域の周囲に設けられる第２導電型の耐圧領域と、
前記第１ウェル領域に、前記第２ウェル領域に対向し、前記ハイサイド回路の周囲の少なくとも一部に、前記第２ウェル領域よりも深く設けられた第１導電型の引抜領域と、
を備える半導体装置。

【請求項2】

前記引抜領域の底部が、前記埋込層に接する
請求項１に記載の半導体装置。

【請求項3】

前記引抜領域は、前記ハイサイド回路の周囲を囲むように環状の平面パターンを有する
請求項１又は２に記載の半導体装置。

【請求項4】

前記耐圧領域の一部にレベルシフタが設けられている
請求項１又は２に記載の半導体装置。

【請求項5】

前記引抜領域が、前記第１ウェル領域と電気的に接続されている
請求項１又は２に記載の半導体装置。

【請求項6】

前記第１ウェル領域の深さが、前記耐圧領域の深さよりも深い
請求項１又は２に記載の半導体装置。

【請求項7】

前記耐圧領域の周囲に設けられた第１導電型の分離領域を更に備える
請求項１又は２に記載の半導体装置。

【請求項8】

前記引抜領域の深さが、前記分離領域の深さと同一である
請求項７に記載の半導体装置。

【請求項9】

前記耐圧領域の上部に設けられた第１導電型のベース領域を更に備える
請求項１又は２に記載の半導体装置。

【請求項10】

前記耐圧領域の上部に前記ベース領域から離間して設けられた第２導電型の担体受領領域と、
前記ベース領域の上部に設けられた第２導電型の担体供給領域と、
を更に備える請求項９に記載の半導体装置。

【請求項11】

前記引抜領域が、前記ハイサイド回路から前記耐圧領域に向かう方向において互いに離間して複数設けられている
請求項１又は２に記載の半導体装置。

【請求項12】

前記引抜領域の底部が、前記埋込層から離間する
請求項１又は２に記載の半導体装置。

【請求項13】

前記引抜領域が、前記ハイサイド回路の周囲のうち前記レベルシフタに対向する一部に選択的に設けられている
請求項４に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、高耐圧集積回路装置（ＨＶＩＣ）等の半導体装置に関する。

【背景技術】

【0002】

従来、電力変換用ブリッジ回路を構成する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体パワースイッチング素子のゲート駆動には、電気的絶縁のためにトランスやフォトカプラが用いられてきた。しかし、近年では主に小容量の用途において、低コスト化のために電気的な絶縁を行わない高耐圧集積回路装置（以下、「ＨＶＩＣ」と称す）が用いられている。

【0003】

特許文献１は、従来のＨＶＩＣを開示する。ＨＶＩＣは、半導体パワースイッチング素子のゲートを駆動するゲート駆動回路と、ゲート駆動回路を制御する制御回路と、ゲート駆動回路と制御回路の間で信号伝達を行うレベルシフタを備える。ゲート駆動回路は、高耐圧分離構造により制御回路側と分離された高電位領域に形成されている。

【0004】

高電位領域には、ｐ型基板をコレクタ、ｐ型基板に形成されたｎ型ウェル領域をベース、ｎ型ウェル領域に形成されたｐ型ウェル領域をエミッタとする寄生ｐｎｐトランジスタが存在する。ＨＶＩＣの通常動作時には、ｎ型ウェル領域に印加されるＶＢ電位は、ｐ型ウェル領域に印加されるＶＳ電位よりも１５Ｖ程度高く保たれる。このため、寄生ｐｎｐトランジスタのベース・エミッタ間は逆バイアス状態にあり、寄生ｐｎｐトランジスタに電流は流れない。しかし、雷等に起因する外来ノイズによりＶＢ電位がＶＳ電位を０．６Ｖ以上下回ると、寄生ｐｎｐトランジスタのベース・エミッタ間が順バイアス状態となる。このとき、寄生ｐｎｐトランジスタがターンオンし、寄生ｐｎｐトランジスタのコレクタ電流がｐ型基板に流れ、ＨＶＩＣの破壊に繋がる。

【0005】

外来ノイズに起因するＨＶＩＣの破壊を防止するため、従来のＨＶＩＣでは、ｎ型ウェル領域の底部に高不純物濃度のｎ^＋型埋込層を配置している。これにより、ｐ型ウェル領域の直下の寄生ｐｎｐトランジスタについては増幅率ｈＦＥが抑制される。しかし、ｐ型ウェル領域からｎ^＋型埋込層の端部近傍にかけて斜め方向に形成される寄生ｐｎｐトランジスタについては、ベース層にｎ^＋型埋込層が存在しないため、増幅率ｈＦＥが抑制されず、コレクタ電流がｐ型基板に流れるという課題がある。

【0006】

上記課題を解決するため、特許文献２は、ｎ^＋型埋込層に達する高不純物濃度の深いｎ型拡散層をｎ^＋型埋込層の端部に配置し、ｐ型ウェル領域からｎ^＋型埋込層の端部近傍にかけて斜め方向に形成される寄生ｐｎｐトランジスタの増幅率ｈＦＥを抑制する構造を開示する。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特許第４６２０４３７号明細書

【特許文献2】特開２００２－３２４８４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかし、特許文献２に記載のように、高不純物濃度の深いｎ型拡散層を配置する方法では、高不純物濃度の深いｎ型拡散層を形成するための工程を追加する必要があるため、プロセスコストが増大する。

【0009】

本発明は、外来ノイズに起因する寄生素子の動作を抑制することができ、破壊を防止することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

上記目的を達成するために、本発明の一態様は、（ａ）第１導電型の半導体基体と、（ｂ）半導体基体に設けられた第２導電型の第１ウェル領域と、（ｃ）第１ウェル領域に設けられるハイサイド回路の一部である少なくとも１つの第１導電型の第２ウェル領域と、（ｄ）第１ウェル領域の底部に設けられ、第１ウェル領域よりも高不純物濃度で第２導電型の埋込層と、（ｅ）第１ウェル領域の周囲に設けられる第２導電型の耐圧領域と、（ｆ）第１ウェル領域に、第２ウェル領域に対向し、ハイサイド回路の周囲の少なくとも一部に、第２ウェル領域よりも深く設けられた第１導電型の引抜領域とを備える半導体装置であることを要旨とする。

【発明の効果】

【0011】

本発明によれば、外来ノイズに起因する寄生素子の動作を抑制することができ、破壊を防止することができる半導体装置を提供できる。

【図面の簡単な説明】

【0012】

【図1】第１実施形態に係る半導体装置の平面図である。

【図2】第１実施形態に係る半導体装置の回路図である。

【図3】第１実施形態に係る半導体装置の断面図である。

【図4】比較例に係る半導体装置の断面図である。

【図5】第１実施形態に係る半導体装置の他の断面図である。

【図6】外来ノイズが入った際の電圧Ｖｂｓの時間変化を示すグラフである。

【図7】外来ノイズが入った際の電流Ｉｓｕｂの時間変化を示すグラフである。

【図8】第２実施形態に係る半導体装置の断面図である。

【図9】第３実施形態に係る半導体装置の断面図である。

【図10】第４実施形態に係る半導体装置の平面図である。

【発明を実施するための形態】

【0013】

以下、図面を参照して、本発明の第１～第４実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第４実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

【0014】

本明細書において、「担体供給領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域等の主電流を構成する多数キャリアを供給する半導体領域を意味する。また、静電誘導（ＳＩ）サイリスタやゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域が担体供給領域となる。また、「担体受領領域」とは、ＦＥＴやＳＩＴのドレイン領域、ＩＧＢＴのコレクタ領域等の主電流を構成する多数キャリアを受領する半導体領域を意味する。ＳＩサイリスタやＧＴＯサイリスタにおいてはカソード領域が担体受領領域として機能する。また、「制御電極」とは、ＦＥＴ、ＳＩＴ、ＩＧＢＴ、ＳＩサイリスタやＧＴＯサイリスタのゲート電極を意味し、上記担体供給領域と担体受領領域の間を流れる主電流の流れを制御する機能を有する。

【0015】

また、本明細書において、上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

【0016】

また、本明細書において、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味する。

【0017】

（第１実施形態）
第１実施形態に係る半導体装置であるＨＶＩＣ１００は、図１に示すように、ハイサイド回路１０１と、ローサイド回路１０２と、レベルシフタ１０４ａ，１０４ｂを同一の半導体チップに備える。ハイサイド回路１０１は、高電位領域１０５に形成されている。高電位領域１０５は、高電位領域１０５の周囲を囲むように設けられた高耐圧接合終端領域（ＨＶＪＴ）である高耐圧分離構造１０３により、ローサイド回路１０２側と分離されている。レベルシフタ１０４ａ，１０４ｂは、高耐圧分離構造１０３の一部に、高耐圧分離構造１０３と一体的に設けられている。

【0018】

ハイサイド回路１０１は、電力変換用ブリッジ回路を構成するＩＧＢＴ等の半導体パワースイッチング素子のゲートを駆動する回路を備える。ハイサイド回路１０１は、ｎチャネルＭＯＳＦＥＴやｐチャネルＭＯＳＦＥＴを備えている。ハイサイド回路１０１は、ＶＢ端子１１１、ＨＯ端子１１２、ＶＳ端子１１３を備える。ハイサイド回路１０１は、ＶＳ端子１１３に接続される浮遊電位であるＶＳ電位を基準電位とし、ＶＢ端子１１１に接続され、ＶＳ電位よりも高いＶＢ電位を電源電位として動作する。

【0019】

ＶＢ電位はＨＶＩＣ１００に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、半導体パワースイッチング素子のスイッチング動作に応じて、０Ｖ程度から数百Ｖ程度までの間で変動する。

【0020】

ローサイド回路１０２はローサイド回路領域に対応する。ローサイド回路１０２は、ハイサイド回路１０１を制御する。ローサイド回路１０２は、ＶＣＣ端子１２１、ＨＩＮ端子１２２、ＧＮＤ端子１２３を備える。ローサイド回路１０２は、ＧＮＤ端子１２３に接続され、ＧＮＤ電位（接地電位）を基準電位とし、ＶＣＣ端子１２１に接続され、ＧＮＤ電位よりも高いＶＣＣ電位を電源電位として動作する。

【0021】

レベルシフタ１０４ａ，１０４ｂは、例えば高耐圧のｎチャネルＭＯＳＦＥＴで構成されている。レベルシフタ１０４ａ，１０４ｂは、ゲートのオン／オフにより、ローサイド回路１０２からのＧＮＤ電位基準の信号をＶＳ電位基準の信号に変換して、ハイサイド回路１０１に伝達する。一方のレベルシフタ１０４ａがセット用であり、他方のレベルシフタ１０４ｂがリセット用である。

【0022】

図２は、図１に示した第１実施形態に係る半導体装置の等価回路図である。セット用のレベルシフタ１０４ａのゲートには、ローサイド回路１０２の出力端子１２４が接続されている。レベルシフタ１０４ａのドレインにはレベルシフト抵抗Ｒ１及びハイサイド回路１０１の入力端子１１４が接続されている。レベルシフタ１０４ａのソースにはローサイド回路１０２のＧＮＤ端子１２３が接続されている。

【0023】

リセット用のレベルシフタ１０４ｂのゲートにはローサイド回路１０２の出力端子１２５が接続されている。レベルシフタ１０４ｂのドレインにはレベルシフト抵抗Ｒ２及びハイサイド回路１０１の入力端子１１５が接続されている。レベルシフタ１０４ｂのソースにはローサイド回路１０２のＧＮＤ端子１２３が接続されている。ローサイド回路１０２のＶＣＣ端子１２１には、ローサイド回路１０２の電源電位であるＶＣＣ電位が印加される。

【0024】

レベルシフト抵抗Ｒ１，Ｒ２には、電源１０６の高電位（ＶＢ電位）側が接続されている。ハイサイド回路１０１のＶＢ端子１１１には、電源１０６の高電位（ＶＢ電位）側が接続されている。ハイサイド回路１０１のＶＳ端子１１３には、電源１０６の低電位（ＶＳ電位）側及び半導体パワースイッチング素子であるＩＧＢＴのソースが接続されている。ハイサイド回路１０１のＨＯ端子１１２には、半導体パワースイッチング素子であるＩＧＢＴのゲートが接続されている。

【0025】

次に、図２を参照して、第１実施形態に係る半導体装置のスイッチング動作の一例を説明する。ローサイド回路１０２のＨＩＮ端子１２２に入力される入力信号ＨＩＮがロー（Ｌ）レベルからハイ（Ｈ）レベルに変化した時、ローサイド回路１０２は、レベルシフタ１０４ａを一定時間ターンオンし、ＧＮＤ電位を基準とするターンオン信号ＳＥＴをレベルシフタ１０４ａに伝達する。レベルシフタ１０４ａは、ローサイド回路１０２からのＧＮＤ電位を基準とするターンオン信号ＳＥＴを、ＶＳ電位を基準とするターンオン信号ＳＥＴに変換して、ハイサイド回路１０１に伝達する。ハイサイド回路１０１は、レベルシフタ１０４ａからのＶＳ電位を基準とするターンオン信号ＳＥＴに応じて、ハイサイド回路１０１の出力ＨＯをＬレベルからＨレベルに変化させ、半導体パワースイッチング素子であるＩＧＢＴのゲートを駆動する。

【0026】

一方、ローサイド回路１０２のＨＩＮ端子１２２に入力される入力信号ＨＩＮがＨレベルからＬレベルに変化した時、ローサイド回路１０２は、レベルシフタ１０４ｂを一定時間ターンオンし、ＧＮＤ電位を基準とするターンオフ信号ＲＥＳＥＴをレベルシフタ１０４ｂに伝達する。レベルシフタ１０４ｂは、ローサイド回路１０２からのＧＮＤ電位を基準とするターンオフ信号ＲＥＳＥＴを、ＶＳ電位を基準とするターンオフ信号ＲＥＳＥＴに変換して、ハイサイド回路１０１に伝達する。ハイサイド回路１０１は、レベルシフタ１０４ｂからのＶＳ電位を基準とするターンオフ信号ＲＥＳＥＴに応じて、ハイサイド回路１０１の出力ＨＯをＨレベルからＬレベルに変化させる。

【0027】

図３は、図１の高電位領域１０５及びレベルシフタ１０４ａ，１０４ｂを通るＡ－Ａ´線で切断した断面図である。第１実施形態に係る半導体装置は、高電位領域１０５及びレベルシフタ１０４ａ，１０４ｂが形成されたｐ型の半導体基体１０を備える。半導体基体１０の上面には、第１絶縁膜４１及び第２絶縁膜４２が設けられている。

【0028】

半導体基体１０は、例えばシリコン（Ｓｉ）基板で構成されるが、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）、ダイヤモンド（Ｃ）又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）基板で構成されていてもよい。半導体基体１０は、ｐ型の半導体基板と、半導体基板上にエピタキシャル成長させたｐ型のエピタキシャル成長層で構成されていてもよい。図３では、半導体基体１０は、ｐ型の半導体基板１０ａと、半導体基板１０ａ上にエピタキシャル成長させたｐ型のエピタキシャル成長層１０ｂで構成されている。半導体基体１０の下面は、電位固定されていなくてもよく、ＧＮＤ電位に固定されていてもよい。

【0029】

半導体基体１０の上部にはｎ型のウェル領域１１が設けられている。ウェル領域１１は、高電位領域１０５を構成する。ウェル領域１１の深さは、例えば５μｍ以上、１５μｍ以下程度である。ウェル領域１１の不純物濃度は、例えば１０^１６ｃｍ^－３程度である。ウェル領域１１には、ハイサイド回路１０１のｐチャネルＭＯＳＦＥＴ（不図示）が形成されている。

【0030】

ウェル領域１１の上部には、ｐ型のウェル領域１２が設けられている。ウェル領域１２の深さは、例えば２μｍ以上、５μｍ以下程度である。ウェル領域１２の不純物濃度は、例えば１０^１７ｃｍ^－３程度である。ウェル領域１２は、複数個設けられてもよい。

【0031】

ウェル領域１２はハイサイド回路１０１の一部であり、ハイサイド回路１０１のｎチャネルＭＯＳＦＥＴが形成されている。ウェル領域１２の上部には、ｎチャネルＭＯＳＦＥＴのｎ型のドレイン領域（担体受領領域）２０が設けられている。ドレイン領域２０の上部には、ドレイン領域２０よりも高不純物濃度のｎ^＋型のコンタクト領域２１が設けられている。コンタクト領域２１には、第１絶縁膜４１及び第２絶縁膜４２の開口部を介してドレイン電極５２が接続されている。

【0032】

ウェル領域１２の上部には、ｎ型のドレイン領域２０から離間して、ｎチャネルＭＯＳＦＥＴのｎ^＋型のソース領域（担体供給領域）２２及びｐ^＋型のコンタクト領域２３が設けられている。ソース領域２２及びコンタクト領域２３は互いに接している。コンタクト領域２３の不純物濃度は、ウェル領域１２の不純物濃度よりも高い。ソース領域２２及びコンタクト領域２３には、第１絶縁膜４１及び第２絶縁膜４２の開口部を介してソース電極（ＶＳ電極）５１が接続されている。ＶＳ電極５１には、電源１０６の低電位（ＶＳ電位）側が接続されている。ウェル領域１２は、コンタクト領域２３を介してＶＳ電極５１と電気的に接続されている。

【0033】

ドレイン領域２０とソース領域２２の間のウェル領域１２の上方には、第２絶縁膜４２の一部であるゲート絶縁膜を介して、ｎチャネルＭＯＳＦＥＴのゲート電極５０が設けられている。

【0034】

ウェル領域１１の底部には、ウェル領域１１よりも高不純物濃度のｎ^＋型の埋込層１３が設けられている。埋込層１３は、ウェル領域１１の下面に接する平坦な上面を有し、ウェル領域１１の下面に沿って一様に設けられている。埋込層１３の不純物濃度は、例えば１０^１８ｃｍ^－３以上、１０^２０ｃｍ^－３以下程度である。埋込層１３の厚さは、例えば５μｍ以上、２０μｍ以下程度である。埋込層１３は、例えば、半導体基板１０ａの表面にヒ素イオンなどのｎ型不純物のイオンをイオン注入し、エピタキシャル成長層１０ｂを形成した後、アニール処理を行うことにより形成することができる。

【0035】

ウェル領域１１には、ウェル領域１２に対向して、ハイサイド回路１０１の周囲を囲むようにｐ型の引抜領域３１が設けられている。図３の断面ではウェル領域１２を挟んで一対の引抜領域３１が現れているが、一対の引抜領域３１は図３の手前側及び奥側で互いに接続されている。図１では、引抜領域３１の平面パターンを破線で模式的に示している。引抜領域３１は環状の平面パターンを有する。

【0036】

図３に示すように、引抜領域３１の深さは、ウェル領域１２の深さよりも深い。引抜領域３１の深さは、ウェル領域１１と略同一である。引抜領域３１の底部（下端）は、埋込層１３の上面に接している。なお、引抜領域３１の底部は、埋込層１３の上面から離間していてもよい。

【0037】

引抜領域３１は、後述するｐ型の分離領域３０と同一工程で同時に形成可能である。引抜領域３１を分離領域３０と同時に形成することにより、引抜領域３１を形成するための工程を追加しなくてよいため、プロセスコストの増大を抑制することができる。引抜領域３１の深さは、分離領域３０の深さと略同一である。引抜領域３１の不純物濃度は、分離領域３０の不純物濃度と略同一である。

【0038】

引抜領域３１を分離領域３０と同時に形成する場合には、引抜領域３１の不純物濃度は、例えば１０^１６ｃｍ^－３以上、１０^１７ｃｍ^－３以下程度であるが、特に限定されない。引抜領域３１の不純物濃度は高いほど好ましい。引抜領域３１の幅は、例えば１０μｍ以上、１００μｍ以下程度である。

【0039】

なお、引抜領域３１は、分離領域３０とは異なる工程で形成してもよい。その場合、引抜領域３１の深さは、分離領域３０の深さよりも浅くてもよく、或いは深くてもよい。また、引抜領域３１の不純物濃度は、分離領域３０の不純物濃度よりも高くてよく、或いは低くてもよい。

【0040】

ウェル領域１１の上部には、ｎ^＋型のコンタクト領域２４、ｐ^＋型のコンタクト領域２５及びｎ^＋型のコンタクト領域２６が設けられている。図３の断面ではウェル領域１２を挟んで一対のコンタクト領域２４、コンタクト領域２５及びコンタクト領域２６が現れているが、一対のコンタクト領域２４、コンタクト領域２５及びコンタクト領域２６は、図３の手前側及び奥側でそれぞれ互いに接続されている。コンタクト領域２４、コンタクト領域２５及びコンタクト領域２６は、環状の平面パターンをそれぞれ有し、引抜領域３１の環状の平面パターンに沿って設けられている。

【0041】

コンタクト領域２５は、引抜領域３１の上端に接している。コンタクト領域２４及びコンタクト領域２６は、コンタクト領域２５を挟み、コンタクト領域２５にそれぞれ接している。コンタクト領域２４は、引抜領域３１の内周側のウェル領域１１に接している。コンタクト領域２６は、引抜領域３１の外周側のウェル領域１１に接している。コンタクト領域２４、コンタクト領域２５及びコンタクト領域２６には、第１絶縁膜４１及び第２絶縁膜４２の開口部を介してＶＢ電極５３が接続されている。ＶＢ電極５３には、電源１０６の高電位（ＶＢ電位）側が接続されている。

【0042】

引抜領域３１は、コンタクト領域２５を介してＶＢ電極５３と電気的に接続されている。引抜領域３１の内周側のウェル領域１１は、コンタクト領域２４を介してＶＢ電極５３と電気的に接続されており、引抜領域３１と同電位となる。引抜領域３１の外周側のウェル領域１１は、コンタクト領域２６を介してＶＢ電極５３と電気的に接続されており、引抜領域３１と同電位となる。

【0043】

引抜領域３１の外周側のウェル領域１１の周囲を囲むように、ウェル領域１１よりも低不純物濃度のｎ^－型の耐圧領域１４が設けられている。図３の断面ではウェル領域１１を挟んで一対の耐圧領域１４が現れているが、一対の耐圧領域１４は、図３の手前側及び奥側で互いに接続されている。耐圧領域１４は、ウェル領域１１の外周を囲むように環状の平面パターンを有しており、図１に示した高耐圧分離構造１０３を構成する。耐圧領域１４の一部には、レベルシフタ１０４ａ，１０４ｂが一体的に形成されている。耐圧領域１４は、レベルシフタ１０４ａ，１０４ｂのドレイン・ドリフト領域として機能する。

【0044】

図３の左側には、レベルシフタ１０４ａが設けられている。耐圧領域１４のウェル領域１１側には、ウェル領域１１と接合分離するためのｐ^－型のスリット領域１９ａが設けられている。耐圧領域１４の上部には、レベルシフタ１０４ａのｎ型のドレイン領域１８ａが設けられている。ドレイン領域１８ａの上部には、ドレイン領域１８ａよりも高不純物濃度のｎ^＋型のコンタクト領域２７ａが設けられている。コンタクト領域２７ａには、第１絶縁膜４１及び第２絶縁膜４２の開口部を介してドレイン電極５６ａが接続されている。

【0045】

耐圧領域１４の上部には、レベルシフタ１０４ａのｐ型のベース領域１５ａが設けられている。ベース領域１５ａの上部には、レベルシフタ１０４ａのｎ型のソース領域１６ａが設けられている。ソース領域１６ａの上部には、ソース領域１６ａよりも高不純物濃度のｎ^＋型のコンタクト領域２８ａが設けられている。ベース領域１５ａの上部には、ベース領域１５ａよりも高不純物濃度のｐ^＋型のコンタクト領域２９ａが設けられている。コンタクト領域２８ａ及びコンタクト領域２９ａには、第１絶縁膜４１及び第２絶縁膜４２の開口部を介してソース電極５４ａが接続されている。

【0046】

耐圧領域１４とソース領域１６ａの間のベース領域１５ａの上方には、第２絶縁膜４２の一部であるゲート絶縁膜を介して、レベルシフタ１０４ａのゲート電極５７ａが設けられている。ゲート電極５７ａには、第２絶縁膜４２の開口部を介してゲート配線５５ａが接続されている。ベース領域１５ａとドレイン領域１８ａに挟まれた耐圧領域１４の上方の第２絶縁膜４２の内部には、フィールドプレート５８ａが設けられている。

【0047】

図３の右側には、レベルシフタ１０４ｂが設けられている。耐圧領域１４のウェル領域１１側には、ウェル領域１１と接合分離するためのｐ^－型のスリット領域１９ｂが設けられている。耐圧領域１４の上部には、レベルシフタ１０４ｂのｎ型のドレイン領域１８ｂが設けられている。ドレイン領域１８ｂの上部には、ドレイン領域１８ｂよりも高不純物濃度のｎ^＋型のコンタクト領域２７ｂが設けられている。コンタクト領域２７ｂには、第１絶縁膜４１及び第２絶縁膜４２の開口部を介してドレイン電極５６ｂに接続されている。

【0048】

耐圧領域１４の上部には、レベルシフタ１０４ｂのｐ型のベース領域１５ｂが設けられている。ベース領域１５ｂの上部には、レベルシフタ１０４ｂのｎ型のソース領域１６ｂが設けられている。ソース領域１６ｂの上部には、ソース領域１６ｂよりも高不純物濃度のｎ^＋型のコンタクト領域２８ｂが設けられている。ベース領域１５ｂの上部には、ベース領域１５ｂよりも高不純物濃度のｐ^＋型のコンタクト領域２９ｂが設けられている。コンタクト領域２８ｂ及びコンタクト領域２９ｂには、第１絶縁膜４１及び第２絶縁膜４２の開口部を介してソース電極５４ｂが接続されている。

【0049】

耐圧領域１４とソース領域１６ｂの間のベース領域１５ｂの上方には、第２絶縁膜４２の一部であるゲート絶縁膜を介して、レベルシフタ１０４ｂのゲート電極５７ｂが設けられている。ゲート電極５７ｂには、第２絶縁膜４２の開口部を介して、ゲート配線５５ｂが接続されている。ベース領域１５ｂとドレイン領域１８ｂに挟まれた耐圧領域１４の上方の第２絶縁膜４２の内部には、フィールドプレート５８ｂが設けられている。

【0050】

耐圧領域１４の外周側には、耐圧領域１４及びベース領域１５ａ，１５ｂに接して、前述のｐ型の分離領域３０が設けられている。図３の断面では耐圧領域１４の外側に一対の分離領域３０が現れているが、一対の分離領域３０は、図３の手前側及び奥側で互いに接続されている。分離領域３０は、分離領域３０の外周を囲むように環状の平面パターンを有する。分離領域３０の深さは、耐圧領域１４の深さよりも深い。ベース領域１５ａとベース領域１５ｂ、コンタクト領域２９ａとコンタクト領域２９ｂおよびソース電極５４ａとソース電極５４ｂもそれぞれ、図３の手前側及び奥側で互いに接続されてよい。ベース領域（１５ａ，１５ｂ）、コンタクト領域（２９ａ，２９ｂ）およびソース電極（５４ａ，５４ｂ）はそれぞれ、環状の平面パターンを有してよい。ｎ型の耐圧領域１４とｐ型の分離領域３０のｐｎ接合により高耐圧ダイオードが形成されている。この高耐圧ダイオードにより、図１に示した高耐圧分離構造１０３が構成されている。

【0051】

図３では、寄生ｐｎｐトランジスタ７０～７４及び寄生ｎｐｎトランジスタ７５，７６を回路記号で模式的に示している。寄生ｐｎｐトランジスタ７０は、ｐ型のウェル領域１２をエミッタ、ｎ型のウェル領域１１及びｎ^＋型の埋込層１３をベース、ｐ型の半導体基体１０をコレクタとする。寄生ｐｎｐトランジスタ７１，７２は、ｐ型のウェル領域１２をエミッタ、引抜領域３１の内周側のｎ型のウェル領域１１をベース、ｐ型の引抜領域３１をコレクタとする。寄生ｐｎｐトランジスタ７３，７４は、ｐ型の引抜領域３１をエミッタ、引抜領域３１の外周側のｎ型のウェル領域１１をベース、ｐ型の半導体基体１０をコレクタとする。

【0052】

図３の左側のレベルシフタ１０４ａに形成される寄生ｎｐｎトランジスタ７５は、ｎ型のソース領域１６ａをエミッタ、ｐ型のベース領域１５ａをベース、ｎ^－型の耐圧領域１４をコレクタとする。図３の右側のレベルシフタ１０４ｂに形成される寄生ｎｐｎトランジスタ７６は、ｎ型のソース領域１６ｂをエミッタ、ｐ型のベース領域１５ｂをベース、ｎ^－型の耐圧領域１４をコレクタとする。寄生ｐｎｐトランジスタ７０，７３，７４及び寄生ｎｐｎトランジスタ７５，７６により、寄生サイリスタが形成されている。

【0053】

ここで、比較例に係る半導体装置を説明する。比較例に係る半導体装置は、図４に示すように、ｎ型のウェル領域１１にｐ型の引抜領域３１と、引抜領域３１の上端と接するｎ^＋型のコンタクト領域２４が設けられていない点が、図３に示した第１実施形態に係る半導体装置と異なる。

【0054】

図４では、寄生ｐｎｐトランジスタ７０，７９，８０及び寄生ｎｐｎトランジスタ７５，７６を回路記号で模式的に示している。寄生ｐｎｐトランジスタ７０及び寄生ｎｐｎトランジスタ７５，７６は、図３に示した第１実施形態に係る半導体装置と同様である。寄生ｐｎｐトランジスタ７９，８０は、ｐ型のウェル領域１２をエミッタ、ｎ型のウェル領域１１をベース、ｐ型の半導体基体１０をコレクタとする。寄生ｐｎｐトランジスタ７０，７９，８０及び寄生ｎｐｎトランジスタ７５，７６により、寄生サイリスタが形成されている。

【0055】

ＨＶＩＣ１００の通常動作時には、電源１０６の高電位（ＶＢ電位）側に接続されたＶＢ電極５３には、電源１０６の低電位（ＶＳ電位）側に接続されたＶＳ電極５１のＶＳ電位を基準として＋１５Ｖ程度のＶＢ電位が印加される。このため、寄生ｐｎｐトランジスタ７０，７９，８０のベース・エミッタ間は逆バイアス状態にあり、寄生ｐｎｐトランジスタ７０，７９，８０に電流は流れない。しかし、雷等に起因する外来ノイズによりＶＢ電極５３のＶＢ電位がＶＳ電極５１のＶＳ電位を０．６Ｖ以上下回ると、寄生ｐｎｐトランジスタ７０，７９，８０のベース・エミッタ間が順バイアス状態となり、寄生ｐｎｐトランジスタ７０，７９，８０がターンオンする。図４では、外来ノイズが入った場合の寄生ｐｎｐトランジスタ７０，７９，８０に流れる電流経路Ｉ１０，Ｉ１１，Ｉ１２を破線の矢印で模式的に示す。

【0056】

寄生ｐｎｐトランジスタ７０，７９，８０のコレクタ電流Ｉ１０，Ｉ１１，Ｉ１２はＶＳ電極５１からｐ型の半導体基体１０に流れ、半導体基体１０の電位を部分的に上昇させる。この電位上昇により寄生ｎｐｎトランジスタ７５，７６のベースであるベース領域１５ａ，１５ｂの電位が０．６Ｖを超えると、寄生ｎｐｎトランジスタ７５，７６がターンオンし、寄生サイリスタ動作が始まる。これにより、数百Ｖの電位差があるＶＳ電極５１から半導体基体１０の間に１Ａ以上の電流が流れ、激しく発熱し破壊に至る。

【0057】

上記のメカニズムによる破壊を防止するため、ｎ型のウェル領域１１の底部に高不純物濃度のｎ^＋型の埋込層１３を配置している。これにより、ｐ型のウェル領域１２の直下の寄生ｐｎｐトランジスタ７０については増幅率ｈＦＥが抑制される。しかし、ｐ型のウェル領域１２から埋込層１３の端部近傍にかけて斜め方向に形成される寄生ｐｎｐトランジスタ７９，８０については、ベース層に埋込層１３が存在しないため、増幅率ｈＦＥが抑制されない。このため、寄生ｐｎｐトランジスタ７９，８０と寄生ｎｐｎトランジスタ７５，７６による寄生サイリスタ動作は防止することができず、ＨＶＩＣの破壊が発生する。

【0058】

これに対して、第１実施形態に係る半導体装置では、図３に示すように、ｎ型のウェル領域１１にｐ型の引抜領域３１が設けられている。これにより、図３に示した比較例に係る半導体装置の寄生ｐｎｐトランジスタ７９，８０が分割されて、寄生ｐｎｐトランジスタ７１～７４が形成されている。

【0059】

図５は、第１実施形態に係る半導体装置において、外来ノイズが入った場合の寄生ｐｎｐトランジスタ７０，７１，７２（図３参照）に流れる電流経路Ｉ１０，Ｉ１１，Ｉ１２を破線の矢印で模式的に示す。寄生ｐｎｐトランジスタ７１，７２のエミッタ・コレクタ間電流Ｉ１１，Ｉ１２は、引抜領域３１に引き抜かれて、引抜領域３１を介してＶＢ電極５３に流れる。エミッタ・コレクタ間電流Ｉ１１，Ｉ１２による引抜領域３１の電位上昇が０．６Ｖ以下である場合、寄生ｐｎｐトランジスタ７３，７４は外来ノイズ下でもターンオフ状態を維持するため、寄生ｐｎｐトランジスタ７３，７４による電流はほとんど流れない。この場合、寄生サイリスタ動作の原因となる半導体基体１０への電流は、寄生ｐｎｐトランジスタ７０のエミッタ・コレクタ間電流Ｉ１０のみとなる。

【0060】

前述の寄生ｐｎｐトランジスタ７１，７２のエミッタ・コレクタ間電流Ｉ１１，Ｉ１２による引抜領域３１の電位上昇ΔＶは、引抜領域３１の底部からＶＢ電極５３までの抵抗Ｒと、引抜領域３１を介してＶＢ電極５３に流れる電流Ｉの積、すなわちＩＲにより決定される。また、抵抗Ｒは、引抜領域３１の不純物濃度Ｎと幅Ｗに反比例する。従って、比例係数をＡとすると、抵抗Ｒは、下記式（１）で表される。

【0061】

Ｒ＝Ａ／（Ｎ×Ｗ）…（１）

【0062】

以上から、引抜領域３１の電位上昇ΔＶは、下記式（２）で表される。

【0063】

ΔＶ＝ＡＩ／（Ｎ×Ｗ）…（２）

【0064】

よって、引抜領域３１の電位上昇ΔＶが０．６Ｖ以下となるように、引抜領域３１の濃度Ｎと幅Ｗを設計することにより、引抜領域３１の電位上昇ΔＶを０．６Ｖ以下に抑えることができる。

【0065】

図６は、ＶＢ電極５３とＶＳ電極５１の間の電圧Ｖｂｓの時間変化を示すグラフである。通常動作時は、電圧Ｖｂｓが１５Ｖとなっているが、外来ノイズ印加期間Ｔにおいて、電圧Ｖｂｓが例えば－１Ｖとなる。図７は、ＶＢ電極５３とＶＳ電極５１の間に外来ノイズが入った際のＶＳ電極５１から半導体基体１０への電流Ｉｓｕｂの時間変化を示すグラフである。図７の「本発明」が第１実施形態に係る半導体装置に対応し、「比較例」が図４に示した比較例に係る半導体装置に対応する。「比較例」では寄生サイリスタ動作による大電流が流れるのに対して、「本発明」では寄生サイリスタ動作が発生しない。

【0066】

以上説明したように、第１実施形態に係る半導体装置によれば、ｎ型のウェル領域１１にｐ型の引抜領域３１を設けることにより、寄生ｐｎｐトランジスタ７１，７２のエミッタ・コレクタ間電流Ｉ１１，Ｉ１２が半導体基体１０へ流れることを抑制することができる。よって、寄生ｐｎｐトランジスタ７０～７４と、レベルシフタ１０４ａ，１０４ｂに形成された寄生ｎｐｎトランジスタ７５，７６との寄生サイリスタ動作を抑制することができ、ＨＶＩＣ１００の破壊を防止することができる。

【0067】

また、引抜領域３１を埋込層１３に接するように深く設けることにより、寄生ｐｎｐトランジスタ７１，７２のエミッタ・コレクタ間電流Ｉ１１，Ｉ１２が半導体基体１０へ流れることを抑制する効果を高めることができる。

【0068】

（第２実施形態）
第２実施形態に係る半導体装置は、図８に示すように、ｎ型のウェル領域１１に複数のｐ型の引抜領域３１，３２が設けられている点が、図３に示した第１実施形態に係る半導体装置と異なる。引抜領域３１，３２はウェル領域１１を挟んでハイサイド回路１０１から耐圧領域１４に向かう方向において互いに離間している。図７の断面ではウェル領域１２を挟んで一対の引抜領域３１，３２が現れているが、一対の引抜領域３１，３２は図８の手前側及び奥側で互いに接続されている。引抜領域３１，３２は、ｐ型のウェル領域１２の周囲を囲む環状の平面パターンを有し、ｐ型のウェル領域１２の中央を中心として同心状に設けられている。

【0069】

引抜領域３１，３２のそれぞれの幅は、例えば１０μｍ以上、５０μｍ以下程度である。引抜領域３１，３２のそれぞれの幅は、互いに同一であってもよく、異なっていてもよい。引抜領域３１に挟まれたウェル領域１１の幅は、例えば１０μｍ以上、５０μｍ以下程度である。なお、図８では、ｎ型のウェル領域１１にｐ型の引抜領域３１，３２を二重に設けた場合を例示するが、ｎ型のウェル領域１１にｐ型の引抜領域を三重以上に設けてもよい。

【0070】

引抜領域３１の内周側のウェル領域１１は、ｎ^＋型のコンタクト領域２４に接している。引抜領域３１の上端は、ｐ^＋型のコンタクト領域２５に接している。引抜領域３１，３２に挟まれたウェル領域１１は、ｎ^＋型のコンタクト領域２６に接している。引抜領域３２の上端は、ｐ^＋型のコンタクト領域８１に接している。引抜領域３２の外周側のウェル領域１１は、ｎ^＋型のコンタクト領域８２に接している。コンタクト領域２４～２６，８１，８２には、ＶＢ電極５３が接続されている。

【0071】

図８では、寄生ｐｎｐトランジスタ７０～７４，７７，７８及び寄生ｎｐｎトランジスタ７５，７６を回路記号で模式的に示している。寄生ｐｎｐトランジスタ７０～７２及び寄生ｎｐｎトランジスタ７５，７６は、第１実施形態に係る寄生ｐｎｐトランジスタ７０～７２及び寄生ｎｐｎトランジスタ７５，７６と同様である。

【0072】

寄生ｐｎｐトランジスタ７３，７４は、ｐ型の引抜領域３１をエミッタ、引抜領域３１，３２に挟まれたｎ型のウェル領域１１をベース、ｐ型の引抜領域３２をコレクタとする。寄生ｐｎｐトランジスタ７７，７８は、ｐ型の引抜領域３２をエミッタ、引抜領域３２の外周側のｎ型のウェル領域１１をベース、ｐ型の半導体基体１０をコレクタとする。図８の左側の寄生ｐｎｐトランジスタ７３，７７は、寄生ｐｎｐトランジスタ７３のコレクタが寄生ｐｎｐトランジスタ７７のエミッタに接続されるように直列接続されている。図８の右側の寄生ｐｎｐトランジスタ７４，７８は、寄生ｐｎｐトランジスタ７４のコレクタが寄生ｐｎｐトランジスタ７８のエミッタに接続されるように直列接続されている。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。

【0073】

第２実施形態に係る半導体装置によれば、寄生ｐｎｐトランジスタ７３，７７及び寄生ｐｎｐトランジスタ７４，７８がそれぞれ直列接続されることで、寄生ｐｎｐトランジスタ７３，７７及び寄生ｐｎｐトランジスタ７４，７８のインピーダンスが高くなる。このため、第１実施形態に係る半導体装置と比較して、寄生ｐｎｐトランジスタ７１，７２のエミッタ・コレクタ間電流がＶＳ電極５１から半導体基体１０に流れることをより抑制することができ、寄生サイリスタ動作をより防止することができる。

【0074】

（第３実施形態）
第３実施形態に係る半導体装置は、図９に示すように、ｐ型の引抜領域３１が浅く設けられ、引抜領域３１の底部（下端）がｎ^＋型の埋込層１３から離間する点が、図３に示した第１実施形態に係る半導体装置と異なる。引抜領域３１の深さは、ｐ型のウェル領域１２の深さよりも深い。引抜領域３１の深さは、ｎ型のウェル領域１１の深さの半分よりも深いことが好ましい。

【0075】

第３実施形態に係る半導体装置において、引抜領域３１の内周側のウェル領域１１が、引抜領域３１の外周側のウェル領域１１と繋がるため、ｎ^＋型のコンタクト領域２４及びｎ^＋型のコンタクト領域２６のいずれかが設けられていなくてもよい。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。

【0076】

第３実施形態に係る半導体装置によれば、引抜領域３１の底部（下端）がｎ^＋型の埋込層１３から離間していてもよい。引抜領域３１の底部（下端）がｎ^＋型の埋込層１３から離間している場合でも、寄生ｐｎｐトランジスタ７１，７２のエミッタ・コレクタ間電流がＶＳ電極５１から半導体基体１０に流れることを抑制することができ、寄生サイリスタ動作を防止できる。

【0077】

（第４実施形態）
図１０は、第４実施形態に係る半導体装置の平面図であり、引抜領域３１ａ，３１ｂの平面パターンを破線で模式的に示している。図１０に示すように、第４実施形態に係る半導体装置は、引抜領域３１ａ，３１ｂが環状ではなく、分割された平面パターンを有する点が、図１に示した第１実施形態に係る半導体装置と異なる。引抜領域３１ａ，３１ｂは、レベルシフタ１０４ａ，１０４ｂに対向する位置に選択的に設けられている。

【0078】

図１０のＡ－Ａ´線で切断した断面は、図３と同様である。引抜領域３１ａ，３１ｂは、ウェル領域１２の周囲の一部を囲むように設けられている。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。

【0079】

第４実施形態に係る半導体装置によれば、引抜領域３１ａ，３１ｂは、ウェル領域１２の周囲の少なくとも一部を囲むように設けられていればよい。そして、引抜領域３１ａ，３１ｂが、レベルシフタ１０４ａ，１０４ｂに対向する位置に選択的に設けられているので、寄生ｐｎｐトランジスタ７３，７４及びレベルシフタ１０４ａ，１０４ｂに形成された寄生ｎｐｎトランジスタ７５，７６による寄生サイリスタ動作を抑制することができる。

【0080】

（その他の実施形態）
上記のように第１～第４実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

【0081】

例えば、第１～第４実施形態に係る半導体装置では、レベルシフタ１０４ａ，１０４ｂが高耐圧分離構造１０３の一部に一体化された構造を例示したが、レベルシフタが高耐圧分離構造１０３とは個別に設けられた構造であってもよい。その場合、半導体基体１０の下面がＧＮＤ電位に固定されている場合に特に有効である。

【0082】

また、第１～第４実施形態に係る半導体装置がＨＶＩＣである場合を例示したが、ＨＶＩＣ以外の例えば数十Ｖ以上の高電圧が印加される半導体装置にも適用可能である。また、レベルシフタが無い半導体装置にも適用可能であり、その場合でも、寄生ｐｎｐトランジスタのエミッタ・コレクタ電流が半導体基体１０へ流れることを抑制することができ、寄生ｐｎｐトランジスタのエミッタ・コレクタ電流に起因する半導体装置の破壊を防止することができる。

【0083】

また、第１～第４実施形態が開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0084】

１０…半導体基体
１０ａ…半導体基板
１０ｂ…エピタキシャル成長層
１１，１２…ウェル領域
１３…埋込層
１４…耐圧領域
１５ａ，１５ｂ…ベース領域
１６ａ，１６ｂ，２２…ソース領域
１８ａ，１８ｂ，２０…ドレイン領域
１９ａ，１９ｂ…スリット領域
２１，２３，２４～２６，２７ａ，２７ｂ，２８ａ，２８ｂ，２９ａ，２９ｂ…コンタクト領域
３０…分離領域
３１，３１ａ，３１ｂ，３２…引抜領域
５０…ゲート電極
５１…ソース電極（ＶＳ電極）
５２…ドレイン電極
５３…ＶＢ電極
５４ａ，５４ｂ…ソース電極
５５ａ，５５ｂ…ゲート配線
５６ａ，５６ｂ…ドレイン電極
５７ａ，５７ｂ…ゲート電極
７０～７４，７７，７８，７９，８０…寄生ｐｎｐトランジスタ
７５，７６…寄生ｎｐｎトランジスタ
８１，８２…コンタクト領域
１０１…ハイサイド回路
１０２…ローサイド回路
１０３…高耐圧分離構造
１０４ａ，１０４ｂ…レベルシフタ
１０５…高電位領域
１０６…電源
１１１…ＶＢ端子
１１２…ＨＯ端子
１１３…ＶＳ端子
１１４，１１５…入力端子
１２１…ＶＣＣ端子
１２２…ＨＩＮ端子
１２３…ＧＮＤ端子
１２４，１２５…出力端子
Ｒ１，Ｒ２…レベルシフト抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【手続補正書】

【提出日】2023-07-13

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正の内容】

【0050】

耐圧領域１４の外周側には、耐圧領域１４及びベース領域１５ａ，１５ｂに接して、前述のｐ型の分離領域３０が設けられている。図３の断面では耐圧領域１４の外側に一対の分離領域３０が現れているが、一対の分離領域３０は、図３の手前側及び奥側で互いに接続されている。分離領域３０は、耐圧領域１４の外周を囲むように環状の平面パターンを有する。分離領域３０の深さは、耐圧領域１４の深さよりも深い。ベース領域１５ａとベース領域１５ｂ、コンタクト領域２９ａとコンタクト領域２９ｂおよびソース電極５４ａとソース電極５４ｂもそれぞれ、図３の手前側及び奥側で互いに接続されてよい。ベース領域（１５ａ，１５ｂ）、コンタクト領域（２９ａ，２９ｂ）およびソース電極（５４ａ，５４ｂ）はそれぞれ、環状の平面パターンを有してよい。ｎ型の耐圧領域１４とｐ型の分離領域３０のｐｎ接合により高耐圧ダイオードが形成されている。この高耐圧ダイオードにより、図１に示した高耐圧分離構造１０３が構成されている。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００５８

【補正方法】変更

【補正の内容】

【0058】

これに対して、第１実施形態に係る半導体装置では、図３に示すように、ｎ型のウェル領域１１にｐ型の引抜領域３１が設けられている。これにより、図４に示した比較例に係る半導体装置の寄生ｐｎｐトランジスタ７９，８０が分割されて、寄生ｐｎｐトランジスタ７１～７４が形成されている。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００６８

【補正方法】変更

【補正の内容】

【0068】

（第２実施形態）
第２実施形態に係る半導体装置は、図８に示すように、ｎ型のウェル領域１１に複数のｐ型の引抜領域３１，３２が設けられている点が、図３に示した第１実施形態に係る半導体装置と異なる。引抜領域３１，３２はウェル領域１１を挟んでハイサイド回路１０１から耐圧領域１４に向かう方向において互いに離間している。図８の断面ではウェル領域１２を挟んで一対の引抜領域３１，３２が現れているが、一対の引抜領域３１，３２は図８の手前側及び奥側で互いに接続されている。引抜領域３１，３２は、ｐ型のウェル領域１２の周囲を囲む環状の平面パターンを有し、ｐ型のウェル領域１２の中央を中心として同心状に設けられている。