特開 2024-6014 印刷装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024006014

(43)【公開日】2024-01-17

(54)【発明の名称】印刷装置

(51)【国際特許分類】

   B41J 2/01 20060101AFI20240110BHJP

【ＦＩ】

B41J2/01 301

B41J2/01 451

B41J2/01 401

【審査請求】有

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022106545

(22)【出願日】2022-06-30

(71)【出願人】

【識別番号】000005267

【氏名又は名称】ブラザー工業株式会社

(74)【代理人】

【識別番号】100114557

【弁理士】

【氏名又は名称】河野 英仁

(74)【代理人】

【識別番号】100078868

【弁理士】

【氏名又は名称】河野 登夫

(72)【発明者】

【氏名】堀江 翼

(72)【発明者】

【氏名】鶸田 周平

【テーマコード（参考）】

2C056

【Ｆターム（参考）】

2C056EA23

2C056EB06

2C056EB39

2C056EC06

2C056EC28

2C056FA04

2C056FA10

2C056HA51

2C056HA60

(57)【要約】

【課題】駆動波形を増幅する増幅回路の大型化を抑制することができる印刷装置を提供する。
【解決手段】印刷装置は、増幅回路、増幅回路にて増幅された駆動波形によってノズルから液体を吐出させるエネルギー付与素子を備え、増幅回路は、駆動波形がプラス入力端子に入力される両電源コンパレータと、両電源コンパレータの出力電圧のレベルを変更するレベルシフタと、レベルが変更された出力電圧が入力される両電源ゲートドライバと、両電源ゲートドライバによって駆動される第１Ｎ型ＭＯＳＦＥＴ及び第２Ｎ型ＭＯＳＦＥＴとを備え、第１Ｎ型ＭＯＳＦＥＴのドレインは正電源に接続され、第１Ｎ型ＭＯＳＦＥＴのソースは第２Ｎ型ＭＯＳＦＥＴのドレインに接続され、第２Ｎ型ＭＯＳＦＥＴのソースは負電源に接続され、両電源コンパレータのマイナス入力端子と、第１Ｎ型ＭＯＳＦＥＴのソース及び第２Ｎ型ＭＯＳＦＥＴのドレインとを接続する負帰還配線を備える。
【選択図】図８

【特許請求の範囲】

【請求項1】

駆動波形を増幅する増幅回路と、
前記増幅回路にて増幅された前記駆動波形によって駆動し、液体にエネルギーを付与してノズルから吐出させるエネルギー付与素子と
を備え、
前記増幅回路は、
前記駆動波形がプラス入力端子に入力される両電源コンパレータと、
前記両電源コンパレータの出力電圧のレベルを変更するレベルシフタと、
前記レベルシフタにてレベルが変更された出力電圧が入力される両電源ゲートドライバと、
前記両電源ゲートドライバによって駆動される第１Ｎ型ＭＯＳＦＥＴと、
前記両電源ゲートドライバによって駆動される第２Ｎ型ＭＯＳＦＥＴと、
を備え、
前記第１Ｎ型ＭＯＳＦＥＴのドレインは正電源に接続され、
前記第１Ｎ型ＭＯＳＦＥＴのソースは前記第２Ｎ型ＭＯＳＦＥＴのドレインに接続され、
前記第２Ｎ型ＭＯＳＦＥＴのソースは負電源に接続され、
前記両電源コンパレータのマイナス入力端子と、前記第１Ｎ型ＭＯＳＦＥＴのソース及び前記第２Ｎ型ＭＯＳＦＥＴのドレインとを接続する負帰還配線を備える
印刷装置。

【請求項2】

前記負帰還配線は、ローパスフィルタを介して前記第１Ｎ型ＭＯＳＦＥＴのソース及び前記第２Ｎ型ＭＯＳＦＥＴのドレインに接続される
請求項１に記載の印刷装置。

【請求項3】

前記増幅回路の出力電圧を検知する電圧検知部と、
制御部と
を備え、
前記両電源ゲートドライバは、前記両電源コンパレータの出力に応じた出力を行う有効状態と、前記両電源コンパレータの出力に応じた出力を行わない無効状態とを切り替え可能であり、
前記電圧検知部が、０ボルトを基準とした第１電圧を検知した場合、前記制御部は前記両電源ゲートドライバを無効状態にする
請求項１又は２に記載の印刷装置。

【請求項4】

前記増幅回路の出力端子とグランドとを接続するスイッチを備え、
前記電圧検知部が、０ボルトを基準とした第１電圧を検知した場合、前記制御部は前記両電源ゲートドライバを無効状態とし、且つ、前記スイッチを閉じる
請求項３に記載の印刷装置。

【請求項5】

制御部を備え、
前記正電源は供給電圧を変更可能な電源であり、
前記増幅回路から出力されるべき目標電圧を示す信号が前記制御部に入力され、
前記目標電圧が０ボルトよりも高い電圧である場合、前記制御部は前記正電源の供給電圧を、前記目標電圧であって、前記両電源コンパレータのプラス端子に入力される電圧と前記増幅回路の増幅率との積よりも低い電圧に変更する
請求項１又は２に記載の印刷装置。

【請求項6】

前記増幅回路の出力電圧を検知する電圧検知部と、
制御部と
を備え、
前記正電源は供給電圧を変更可能な電源であり、
前記電圧検知部が、０ボルト以外の電圧を基準とした第２電圧を検知した場合、前記制御部は前記正電源の供給電圧を、前記増幅回路から出力されるべき目標電圧であって、前記両電源コンパレータのプラス端子に入力される電圧と前記増幅回路の増幅率との積よりも低い電圧に変更する
請求項１又は２に記載の印刷装置。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、ノズルから液体を吐出する印刷装置に関する。

【背景技術】

【0002】

圧電素子を駆動させてノズルから液体を吐出する印刷装置が提案されている。圧電素子は駆動回路によって駆動される。駆動回路はデジタルアンプを備える。デジタルアンプは、駆動波形信号と帰還信号とに基づいて誤差信号を出力する演算回路と、演算回路からの誤差信号をパルス変調して変調信号に変換する変調回路とを備える。変調回路は、誤差信号と三角波とを比較する。即ち前記デジタルアンプは他励式のデジタルアンプである。

【0003】

デジタルアンプはパルス波状のまま増幅しているため、誤差信号をアナログ波形のまま増幅する場合に比べて電力損失を抑制することができる（特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３－１４００８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、他励式のデジタルアンプは演算回路及び変調回路等、多数の回路を必要とし、回路規模が大きくなりやすい。

【0006】

本開示は斯かる事情に鑑みてなされたものであり、駆動波形を増幅する増幅回路の大型化を抑制することができる印刷装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本開示の一実施形態に係る印刷装置は、駆動波形を増幅する増幅回路と、前記増幅回路にて増幅された前記駆動波形によって駆動し、液体にエネルギーを付与してノズルから吐出させるエネルギー付与素子とを備え、前記増幅回路は、前記駆動波形がプラス入力端子に入力される両電源コンパレータと、前記両電源コンパレータの出力電圧のレベルを変更するレベルシフタと、前記レベルシフタにてレベルが変更された出力電圧が入力される両電源ゲートドライバと、前記両電源ゲートドライバによって駆動される第１Ｎ型ＭＯＳＦＥＴと、前記両電源ゲートドライバによって駆動される第２Ｎ型ＭＯＳＦＥＴとを備え、前記第１Ｎ型ＭＯＳＦＥＴのドレインは正電源に接続され、前記第１Ｎ型ＭＯＳＦＥＴのソースは前記第２Ｎ型ＭＯＳＦＥＴのドレインに接続され、前記第２Ｎ型ＭＯＳＦＥＴのソースは負電源に接続され、前記両電源コンパレータのマイナス入力端子と、前記第１Ｎ型ＭＯＳＦＥＴのソース及び前記第２Ｎ型ＭＯＳＦＥＴのドレインとを接続する負帰還配線を備える。

【発明の効果】

【0008】

本開示の一実施形態に係る印刷装置にあっては、増幅回路の構成が簡素化され、増幅回路の大型化を抑制することができる。

【図面の簡単な説明】

【0009】

【図1】実施の形態１に係る印刷装置を略示する平面図である。

【図2】インクジェットヘッドの略示部分拡大断面図である。

【図3】制御装置のブロック図である。

【図4】駆動波形の一例を説明する説明図である。

【図5】時系列データ、アナログ信号及び時分割多重信号の一例を説明する説明図である。

【図6】時分割多重信号と、同期信号との関係を説明する説明図である。

【図7】第ｎスイッチの開閉によってアクチュエータに入力される駆動波形の模式図である。

【図8】アンプの構成を略示する回路図である。

【図9】ゲートドライバ回路、ＮＭＯＳ回路及びブートストラップ回路の構成を略示する回路図である。

【図10】実施の形態２に係る印刷装置のアンプ、制御回路及び検知回路の構成を略示する回路図である。

【図11】第１処理を実行しない場合におけるアンプの出力電圧を示すグラフである。

【図12】第１処理を実行する場合におけるアンプの出力電圧を示すグラフである。

【図13】実施の形態３に係る印刷装置のアンプ、制御回路及び検知回路の構成を略示する回路図である。

【図14】実施の形態４に係る印刷装置のアンプ及び制御回路の構成を略示する回路図である。

【図15】第２処理及び第３処理を実行しない場合におけるアンプの出力電圧を示すグラフである。

【図16】第２処理及び第３処理を実行する場合におけるアンプの出力電圧を示すグラフである。

【図17】実施の形態５に係る印刷装置のアンプ、制御回路及び検知回路の構成を略示する回路図である。

【発明を実施するための形態】

【0010】

（実施の形態１）
以下本発明を実施の形態１に係る印刷装置を示す図面に基づいて説明する。図１は、印刷装置を略示する平面図である。以下の説明では、図１に示す前後左右を使用する。前後方向は搬送方向に対応し、左右方向は走査方向に対応する。また図１の表側が上側に対応し、裏側が下側に対応し、上下も使用する。

【0011】

図１に示すように、印刷装置１は、プラテン２と、インク吐出装置３と、搬送ローラ４、５等を備える。プラテン２の上面には、記録媒体である記録用紙２００が載置される。インク吐出装置３は、プラテン２に載置された記録用紙２００に対してインクを吐出して画像を記録する。インク吐出装置３は、キャリッジ６と、サブタンク７と、四つのインクジェットヘッド８と、循環ポンプ（図示略）等を備える。

【0012】

プラテン２の上側には、キャリッジ６を案内する左右に延びた２本のガイドレール１１、１２が設けられている。キャリッジ６には、左右に延びた無端ベルト１３が連結されている。無端ベルト１３は、キャリッジ駆動モータ１４によって駆動される。無端ベルト１３の駆動によって、キャリッジ６は、ガイドレール１１、１２に案内され、プラテン２に対向する領域において、走査方向に往復移動される。より具体的には、キャリッジ６は、四つのインクジェットヘッド８を支持した状態で、走査方向において、左方から右方へとある位置から他の位置へ前記ヘッドを移動させる第１移動と、走査方向において、右方か
ら左方へと他の位置からある位置へ前記ヘッドを移動させる第２移動とを行う。

【0013】

ガイドレール１１、１２の間に、キャップ２０及びフラッシング受け２１が設けられている。キャップ２０及びフラッシング受け２１は、インク吐出装置３よりも下側に配置されている。キャップ２０はガイドレール１１、１２の右端部に配置され、フラッシング受け２１はガイドレール１１、１２の左端部に配置されている。なお、キャップ２０及びフラッシング受け２１は、左右逆に配置されてもよい。

【0014】

サブタンク７及び四つのインクジェットヘッド８はキャリッジ６に搭載され、キャリッジ６と共に走査方向に往復移動する。サブタンク７はカートリッジホルダ１５とチューブ１７を介して接続されている。カートリッジホルダ１５には、一又は複数色（本実施例においては４色）のインクカートリッジ１６が装着される。４色としては、例えばブラック、イエロー、シアン及びマゼンタが挙げられる。

【0015】

サブタンク７の内部には、四つのインク室（図示略）が形成されている。四つのインク室には、四つのインクカートリッジ１６から供給された４色のインクがそれぞれ貯留される。

【0016】

四つのインクジェットヘッド８は、サブタンク７の下側において、走査方向に並んでいる。各インクジェットヘッド８の下面には、複数のノズル８０（図２参照）が形成されている。一つのインクジェットヘッド８は、１色のインクに対応し、一つのインク室に接続されている。すなわち、四つのインクジェットヘッド８は、４色のインクにそれぞれ対応し、四つのインク室にそれぞれ接続されている。

【0017】

インクジェットヘッド８には、インク供給口と、インク排出口とが設けられている。インク供給口及びインク排出口は、チューブ等を介してインク室に接続されている。インク供給口及びインク室の間には、循環ポンプが介装されている。

【0018】

循環ポンプによってインク室から送出されたインクは、インク供給口を通ってインクジェットヘッド８に流入し、ノズル８０から吐出される。ノズル８０から吐出されないインクは、インク排出口を通って、インク室に戻る。インクは、インク室及びインクジェットヘッド８の間を循環する。四つのインクジェットヘッド８は、キャリッジ６と共に走査方向に移動しながら、サブタンク７から供給された４色のインクを記録用紙２００に吐出する。

【0019】

図１に示すように、搬送ローラ４は、プラテン２よりも搬送方向上流側（後側）に配置されている。搬送ローラ５は、プラテン２よりも搬送方向下流側（前側）に配置されている。二つの搬送ローラ４、５は、モータ（図示略）によって、同期して駆動する。二つの搬送ローラ４、５は、プラテン２に載置された記録用紙２００を、走査方向と直交する搬送方向に搬送する。印刷装置１は制御装置５０を備える。制御装置５０は、ＣＰＵ又はロジック回路（例えばＦＰＧＡ）を有する制御回路５１（図３参照）、不揮発性メモリ及びＲＡＭ等のメモリ５５、ネットワークインターフェース５６等を備える。ネットワークインターフェース５６は外部装置１００から印刷ジョブ及び駆動波形データを受信し、メモリ５５は受信した印刷ジョブ及び駆動波形データを記憶する。制御装置５０は、印刷ジョブに基づいて、インク吐出装置３及び搬送ローラ４等の駆動を制御し、印刷処理を実行する。制御回路５１は制御部に対応し、ネットワークインターフェース５６は受信部に対応する。

【0020】

図２は、インクジェットヘッド８の略示部分拡大断面図である。インクジェットヘッド８は、複数の圧力室８１を備える。圧力室８１の上側には振動板８２が形成されている。振動板８２の上側には、層状の圧電体８３が形成されている。各圧力室８１の上側であって、圧電体８３と振動板８２との間に第１共通電極８４が形成されている。

【0021】

圧電体８３の内部に第２共通電極８６が設けられている。第２共通電極８６は各圧力室８１の上側且つ第１共通電極８４よりも上側に配置されている。第２共通電極８６は、第１共通電極８４と対向しない位置に配置されている。各圧力室８１の上側であって、圧電体８３の上面に個別電極８５が形成されている。個別電極８５と、第１共通電極８４及び第２共通電極８６とは圧電体８３を挟んで上下に対向する。振動板８２、圧電体８３、第１共通電極８４、個別電極８５及び第２共通電極８６はアクチュエータ８８を構成する。

【0022】

各圧力室８１の下部にノズルプレート８７が設けられている。ノズルプレート８７には、上下に貫通した複数のノズル８０が形成されている。各ノズル８０は、各圧力室８１の下側に配置されている。

【0023】

第１共通電極８４はＣＯＭ端子、本実施例ではグランドに接続され、第２共通電極８６は、ＶＣＯＭ端子に接続される。ＶＣＯＭ電圧はＣＯＭ電圧よりも高い。個別電極８５は、スイッチ群５４（図３参照）に接続される。個別電極８５にＨＩｇｈ又はＬｏｗ電圧が印加され、圧電体８３が変形し、振動板８２が振動する。振動板８２の振動によって、ノズル８０を介して、圧力室８１からインクが吐出される。

【0024】

個別電極８５は第１電極に対応し、第２共通電極８６は第２電極に対応し、第１共通電極８４は第３電極に対応する。また圧電体８３における個別電極８５と第２共通電極８６との間の第１部分８３ａは第１圧電層に対応し、圧電体８３における第２共通電極８６と第１共通電極８４との間の第２部分８３ｂは第２圧電層に対応する。振動板８２は第３圧電層に対応する。即ちアクチュエータ８８は３層構造を有する。

【0025】

図３は、制御装置５０のブロック図である。制御装置５０は、制御回路５１、Ｄ／Ａコンバータ５２、アンプ５３、スイッチ群５４及びメモリ５５を備える。メモリ５５には、駆動波形データが記憶されている。駆動波形データは、個別電極８５に印加される電圧波形、即ちアクチュエータ８８を駆動させる駆動波形を示すデータであり、量子化されたデータである。本実施例においては、駆動波形データＤａ、Ｄｂ、Ｄｃがメモリ５５に記憶されている。

【0026】

Ｄ／Ａコンバータ５２はデジタル信号をアナログ信号に変換する。アンプ５３はアナログ信号を増幅する増幅回路である。スイッチ群５４は、複数の第ｎスイッチ５４（ｎ）（ｎ＝１、２、・・・）を備える。第ｎスイッチ５４（ｎ）は、例えばアナログスイッチＩＣによって構成される。複数の第ｎスイッチ５４（ｎ）の一端は、共通バスを介して、アンプ５３に接続される。各第ｎスイッチ５４（ｎ）の他端は、複数のノズル８０に対応した各個別電極８５に接続される。つまり、第ｎスイッチ５４（ｎ）は、１つのアクチュエータ８８に対して、１つ設けられている。

【0027】

個別電極８５、第１共通電極８４、及び圧電体８３によって第１コンデンサ８９ａが構成されている。個別電極８５、第２共通電極８６、及び圧電体８３によって第２コンデンサ８９ｂが構成されている。

【0028】

図４は、駆動波形Ａ、Ｂ、Ｃの一例を説明する説明図である。駆動波形Ａ、Ｂ、Ｃは、圧電体８３を変形させ、振動板８２が振動し、振動板８２の振動によって、ノズル８０を介して、圧力室８１にあるインクを、ディセンダーを通過させてから吐出させるための波形である。例えば、駆動波形Ａは、大玉を吐出するための波形であり、駆動波形Ｂは、中玉を吐出するための波形であり、駆動波形Ｃは、大玉を吐出するための波形であるが、駆動波形Ａとは吐出タイミングが異なる。図４において、右側は左側よりも過去の状態を示す。図５～図７も同様である。駆動波形データＤａは、駆動波形Ａの量子化データであり、駆動波形データＤｂは、駆動波形Ｂの量子化データであり、駆動波形データＤｃは、駆動波形Ｃの量子化データである。駆動波形データＤａは量子化されたデータＡｋ（ｋ＝０、１、２、・・・）を有し、駆動波形データＤｂは量子化されたデータＢｋを有し、駆動波形データＤｃは量子化されたデータＣｋを有する。

【0029】

図５は、時系列データ、アナログ信号及び時分割多重信号の一例を説明する説明図である。図５において、Ａ、Ｂ、Ｃは、駆動波形Ａ、Ｂ、Ｃにそれぞれ対応することを示す。アクチュエータ８８を駆動させる場合、制御回路５１はメモリ５５にアクセスして、駆動波形データＤａ、Ｄｂ、Ｄｃを取得し、時系列データを作成する。時系列データは、データＡｋ、Ｂｋ、Ｃｋを時間間隔Δｔを設けて順に並べたものであり、Ａ０、Ｂ０、Ｃ０、Ａ１、Ｂ１、Ｃ１、・・・、Ａｋ、Ｂｋ、Ｃｋの順に並べたものである。時系列データはデジタル信号である。なお、時間間隔Δｔは、所定のサンプリング周波数の逆数である。量子化されたデータＡｋ、Ｂｋ、Ｃｋは、所定のサンプリング周波数の逆数に対応する時間ごとに、Ａ０、Ｂ０、Ｃ０、Ａ１、Ｂ１、Ｃ１、・・・、Ａｋ、Ｂｋ、Ｃｋの順に並べられる。言い換えると、量子化されたデータＡｋ、Ｂｋ、Ｃｋのデータ長は、所定のサンプリング周波数の逆数に対応する長さ以下である。また、量子化されたデータＡ０と量子化されたデータＢ０とは連続し、量子化されたデータＢ０と量子化されたデータＣ０とは連続し、量子化されたデータＣ０と量子化されたデータＡ１とは連続する。つまり、量子化されたデータＡ０と量子化されたデータＢ０との間に、量子化されたデータＣ０、その他の量子化されたデータ及びその他の波形のデータがない。また、量子化されたデータＢ０と量子化されたデータＣ０との間に、量子化されたデータＡ０、その他の量子化されたデータ及びその他の波形のデータがない。また、量子化されたデータＣ０と量子化されたデータＡ１との間に、量子化されたデータＢ０、その他の量子化されたデータ及びその他の波形のデータがない。なお、サンプリング周波数は、２４ＭＨｚであり、量子化されたデータＡｋ、Ｂｋ、Ｃｋのデータ長は、約４１ｎＳである。

【0030】

制御回路５１は時系列データをＤ／Ａコンバータ５２に出力する。図５に示すように、Ｄ／Ａコンバータ５２は時系列データをアナログ信号に変換し、アンプ５３に出力する。アンプ５３は、入力されたアナログ信号を増幅させて、スイッチ群５４に出力する。図５に示すように、アンプ５３にて増幅されたアナログ信号は時分割多重信号を構成する。つまり、時分割多重信号は、データＡｋのみに対応するアナログ信号、データＢｋのみに対応するアナログ信号、データＣｋのみに対応するアナログ信号ではない。また、時分割多重信号は、少なくとも、１つのデータＡｋ、１つのデータＢｋ、１つのデータＣｋの合計３つのデータの組に対応するアナログ信号、１つのデータＡｋ＋１、１つのデータＢｋ＋１、１つのデータＣｋ＋１の合計３つのデータの組に対応するアナログ信号、が時系列で連続する信号である。例えば、時分割多重信号は、図５において、１つである。図５において、データＣ０に対応するアナログ信号が孤立しているように見えるが、データＡ０、データＢ０、データＣ０の合計３つのデータの組に対応するアナログ信号であってデータＡ０及びデータＢ０が０の状態のアナログ信号が、データＡ１、データＢ１、データＣ１の合計３つのデータの組に対応するアナログ信号であってデータＡ１が０の状態のアナログ信号に時系列的に連続する結果である。また、データＡｋ及びデータＢｋの組に対応するアナログ信号が孤立しているように見えるが、データＡｋ―１、データＢｋ―１、データＣｋ―１の合計３つのデータの組に対応するアナログ信号であってデータＣｋ―１が０の状態のアナログ信号が、データＡｋ、データＢｋ、データＣｋの合計３つのデータの組に対応するアナログ信号に時系列的に連続する結果である。また、データＡｋ―１及びデータＢｋ―１の組に対応するアナログ信号が孤立しているように見える理由も同様である。よって、図５のアナログ信号を、１つの時分割多重信号として取り扱うことができる。時分割多重信号において、データＡｋ－１に対応する部分を第１部分、データＡｋに対応する部分を第２部分、データＢｋ－１に対応する部分を第３部分、データＢｋに対応する部分を第４部分とすると、第１部分と第２部分との間に第３部分があり、第３部分と第４部分との間に第２部分がある。言い換えると、第１部分と第３部分とは連続し、第３部分と第２部分とは連続し、第２部分と第４部分とは連続する。つまり、時分割多重信号において、第１部分と第３部分との間には、第２部分、第４部分及び他の波形はない。また、時分割多重信号において、第３部分と第２部分との間には、第１部分、第４部分及び他の波形はない。また、時分割多重信号において、第２部分と第４部分との間には、第１部分、第３部分及び他の波形はない。なお、データＡｋ及びＣｋとの間でも同様な関係が成立し、データＢｋ及びＣｋとの間でも同様な関係が成立する。１つの時分割多重信号は、１つの吐出駆動周期に収まる。例えば、吐出駆動周波数（噴射周波数）が１００ｋＨｚであれば、１つの吐出駆動周期（噴射周期）は、１０μＳであり、１つの時分割多重信号は、１０μＳ未満の長さである。データＡｋ、データＢｋ及びデータＣｋは、１つの時分割多重信号に各々３個以上あることが好ましい。理由を後述する。

【0031】

制御回路５１は、複数の第ｎスイッチ５４（ｎ）の開閉を制御するスイッチ制御信号Ｓ１と、駆動波形Ａに対応した同期信号Ｓ２ａと、駆動波形Ｂに対応した同期信号Ｓ２ｂと、駆動波形Ｃに対応した同期信号Ｓ２ｃとをスイッチ群５４に出力する。なお三つの同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃを単に同期信号Ｓ２とも表す（図３参照）。スイッチ制御信号Ｓ１は、複数の第ｎスイッチ５４（ｎ）のいずれかを選択することを示す第一選択情報と、三つの同期信号Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃのいずれかを選択することを示す第二選択情報とを含む。第一選択情報及び第二選択情報は紐づけられている。

【0032】

なお３つの同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃを生成する同期信号生成回路を制御装置５０に設け、制御回路５１からトリガ信号を受信した場合に、同期信号生成回路からスイッチ群５４に３つの同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃを出力してもよい。またスイッチ群５４が同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃを生成してもよい。また制御回路５１からトリガ信号を受信した場合に、スイッチ群５４が同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃを生成してもよい。

【0033】

図６は、時分割多重信号と、同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃとの関係を説明する説明図である。同期信号Ｓ２ａ、Ｓ２ｂ及びＳ２ｃはパルス波である。同期信号Ｓ２ａのパルスの立ち上がり時点と、同期信号Ｓ２ｂのパルスの立ち上がり時点との間には時間間隔Δｔが設けられている。また同期信号Ｓ２ｂのパルスの立ち上がり時点と、同期信号Ｓ２ｃのパルスの立ち上がり時点との間に時間間隔Δｔが設けられ、同期信号Ｓ２ｃのパルスの立ち上がり時点と、同期信号Ｓ２ａのパルスの立ち上がり時点との間に時間間隔Δｔが設けられている。前述したように、時系列データを構成するデータＡｋ、Ｂｋ、Ｃｋは時間間隔Δｔを設けて順に並べられている。そのため、同期信号Ｓ２ａのパルスの立ち上がり時点において、時分割多重信号にアクセスした場合、データＡｋに対応し、駆動波形Ａを示す駆動波形信号Ｐａを取得することができる。同期信号Ｓ２ｂのパルスの立ち上がり時点において、時分割多重信号にアクセスした場合、データＢｋに対応し、駆動波形Ｂを示す駆動波形信号Ｐｂを取得することができる。同期信号Ｓ２ｃのパルスの立ち上がり時点において、時分割多重信号にアクセスした場合、データＣｋに対応し、駆動波形Ｃを示す駆動波形信号Ｐｃを取得することができる。換言すれば、１つの第ｎスイッチ５４（ｎ）は、１種類の時分割多重信号を入力され、駆動波形Ａを示す駆動波形信号Ｐａ、駆動波形Ｂを示す駆動波形信号Ｐｂ、駆動波形Ｃを示す駆動波形信号Ｐｃのいずれか１つを分離する。

【0034】

スイッチ群５４は、選択された同期信号Ｓ２ａ～Ｓ２ｃが示す開閉タイミングで、選択された第ｎスイッチ５４（ｎ）を開閉させる。換言すれば、スイッチ群５４は、所定のサンプリング周波数によって、第ｎスイッチ５４（ｎ）を開閉させる。

【0035】

図７は、第ｎスイッチ５４（ｎ）の開閉によってアクチュエータ８８に入力される駆動波形の模式図である。同期信号Ｓ２ａが選択された場合、スイッチ群５４は、同期信号Ｓ２ａのパルスがハイレベル区間の場合、第ｎスイッチ５４（ｎ）を閉じ、同期信号Ｓ２ａのパルスがローレベル区間の場合、第ｎスイッチ５４（ｎ）を開ける。第１コンデンサ８９ａ及び第２コンデンサ８９ｂによって、第ｎスイッチ５４（ｎ）を閉じたときに個別電極８５に印加された電荷が保持され、図７に示すように、駆動波形Ａ１がアクチュエータ８８に入力される。換言すれば、所定のサンプリング周波数によって、時分割多重信号か
ら駆動波形信号Ｐａが分離されて、駆動波形信号Ｐａによってアクチュエータ８８が駆動される。なお、駆動波形信号Ｐａの凹凸を表すために、データＡｋを３個以上必要とする。

【0036】

同期信号Ｓ２ｂが選択された場合、スイッチ群５４は、同期信号Ｓ２ｂのパルスがハイレベル区間の場合、第ｎスイッチ５４（ｎ）を閉じ、同期信号Ｓ２ｂのパルスがローレベル区間の場合、第ｎスイッチ５４（ｎ）を開ける。第１コンデンサ８９ａ及び第２コンデンサ８９ｂによって、第ｎスイッチ５４（ｎ）を閉じたときに個別電極８５に印加された電荷が保持され、図７に示すように、駆動波形Ｂ１がアクチュエータ８８に入力される。換言すれば、所定のサンプリング周波数によって、時分割多重信号から駆動波形信号Ｐｂが分離されて、駆動波形信号Ｐｂによってアクチュエータ８８が駆動される。なお、駆動波形信号Ｐｂの凹凸を表すために、データＢｋを３個以上必要とする。

【0037】

同期信号Ｓ２ｃが選択された場合、スイッチ群５４は、同期信号Ｓ２ｃのパルスがハイレベル区間の場合、第ｎスイッチ５４（ｎ）を閉じ、同期信号Ｓ２ｃのパルスがローレベル区間の場合、第ｎスイッチ５４（ｎ）を開ける。第１コンデンサ８９ａ及び第２コンデンサ８９ｂによって、第ｎスイッチ５４（ｎ）を閉じたときに個別電極８５に印加された電荷が保持され、図７に示すように、駆動波形Ｃ１がアクチュエータ８８に入力される。換言すれば、所定のサンプリング周波数によって、時分割多重信号から駆動波形信号Ｐｃが分離されて、駆動波形信号Ｐｃによってアクチュエータ８８が駆動される。なお、駆動波形信号Ｐｃの凹凸を表すために、データＣｋを３個以上必要とする。

【0038】

前記所定のサンプリング周波数は、インクジェットヘッド８の共振周波数以上である。インクジェットヘッド８の共振周波数は、圧力室８１にインク（液体）を充填していない場合における共振周波数であるか、又は圧力室８１にインクを充填している場合における共振周波数である。例えば、圧力室８１にインクを充填していない場合におけるインクジェットヘッド８の共振周波数が１００ｋＨｚである場合、圧力室８１にインクを充填している場合におけるインクジェットヘッド８の共振周波数が１００ｋＨｚ未満となる。具体的には、圧力室８１にインクを充填している場合におけるインクジェットヘッド８の共振
周波数が９０ｋＨｚとなる。つまり、圧力室８１にインクを充填していない場合におけるインクジェットヘッド８の共振周波数は、圧力室８１にインクを充填している場合におけるインクジェットヘッド８の共振周波数よりも大きい。

【0039】

図８は、アンプ５３の構成を略示する回路図である。アンプ５３は自励式のデジタルアンプである。アンプ５３は、コンパレータ５３ａと、レベルシフタ５３ｍと、ゲートドライバ回路５３ｂと、ＮＭＯＳ回路５３ｃと、ブートストラップ回路５３ｄと、ローパスフィルタ５３ｅと、負帰還配線５３ｈとを備える。

【0040】

コンパレータ５３ａには、正電源ＶＤＤ１と、負電源ＶＳＳ１とが接続されている。つまり、コンパレータ５３ａは、正電源ＶＤＤ１と、負電源ＶＳＳ１と接続されるので、両電源構成である。ＮＭＯＳ回路５３ｃには、正電源ＶＤＤ２と、負電源ＶＳＳ２とが接続されている（図９参照）。レベルシフタ５３ｍは、例えばツェナーダイオードを有し、負電源ＶＳＳ１及び負電源ＶＳＳ２の基準電圧の差を補正するために、コンパレータ５３ａから入力された信号のレベルを変更する。

【0041】

コンパレータ５３ａのプラス入力端子はＤ/Ａコンバータ５２に接続され、コンパレータ５３ａのプラス入力端子にはＤ/Ａコンバータ５２からのアナログ信号が入力される。コンパレータ５３ａの出力端子はレベルシフタ５３ｍを介してゲートドライバ回路５３ｂに接続され、コンパレータ５３ａの出力信号はレベルシフタ５３ｍにて信号レベルを変更され、ゲートドライバ回路５３ｂに入力される。ゲートドライバ回路５３ｂはＮＭＯＳ回路５３ｃに接続され、コンパレータ５３ａからの出力信号に基づいて、ＮＭＯＳ回路５３ｃにオン又はオフ信号を出力する。ＮＭＯＳ回路５３ｃは、ゲートドライバ回路５３ｂからのオン又はオフ信号によって駆動され、ローパスフィルタ（ＬＰＦ）５３ｅに信号を出力する。

【0042】

ローパスフィルタ５３ｅは、インダクタ５３ｆと、コンデンサ５３ｇとを備える。インダクタ５３ｆの一端はＮＭＯＳ回路５３ｃに接続され、他端はコンデンサ５３ｇの一端に接続される。コンデンサ５３ｇの他端はグランドに接続される。インダクタ５３ｆの他端及びコンデンサ５３ｇの一端は、スイッチ群５４（ｎ）に接続される。即ち、ローパスフィルタ５３ｅはスイッチ群５４（ｎ）に信号、即ちアナログ信号を増幅させて生成された時分割多重信号を出力する。負帰還配線５３ｈの一端は、インダクタ５３ｆの他端及びコンデンサ５３ｇの一端に接続され、負帰還配線５３ｈの他端は、コンパレータ５３ａのマイナス入力端子に接続される。ブートストラップ回路５３ｄはゲートドライバ回路５３ｂと、ＮＭＯＳ回路５３ｃとに接続される。

【0043】

図９は、ゲートドライバ回路５３ｂ、ＮＭＯＳ回路５３ｃ及びブートストラップ回路５３ｄの構成を略示する回路図である。ゲートドライバ回路５３ｂは第１ゲートドライバ５３ｂ１と、第２ゲートドライバ５３ｂ２とを備える。ＮＭＯＳ回路５３ｃは、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１と、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２とを備える。第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートに接続される。第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートに接続される。第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のドレインは正電源ＶＤＤ２に接続される。第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースは第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のドレインに接続される。第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のソースは負電源ＶＳＳ２に接続される。第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースと、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のドレインとは、ローパスフィルタ（ＬＰＦ）５３ｅ、即ちインダクタ５３ｆの一端に接続される。即ち、負帰還配線５３ｈは、ローパスフィルタ５３ｅを介して第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソース及び第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のドレインに接続される。ゲートドライバ回路５３ｂは負電源ＶＳＳ２に接続される。

【0044】

ブートストラップ回路５３ｄは、正電源５３ｄ１と、ダイオード５３ｄ２と、ブートストラップコンデンサ５３ｄ３とを備える。正電源５３ｄ１のマイナス端子はグランドに接続され、正電源５３ｄ１のプラス端子はダイオード５３ｄ２のアノードに接続される。ダイオード５３ｄ２のカソードはブートストラップコンデンサ５３ｄ３の一端に接続される。ブートストラップコンデンサ５３ｄ３の他端は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースと、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のドレインとに接続される。またダイオード５３ｄ２のカソードと、ブートストラップコンデンサ５３ｄ３の一端とは、第１ゲートドライバ５３ｂ１に接続される。即ち、第１ゲートドライバ５３ｂ１はダイオード５３ｄ２を介して正電源５３ｄ１に接続される。上述のように、ゲートドライバ回路５３ｂは負電源ＶＳＳ２に接続され、第１ゲートドライバ５３ｂ１は正電源５３ｄ１に接続されるので、ゲートドライバ回路５３ｂは両電源構成である。

【0045】

コンパレータ５３ａのプラス入力端子に入力された電圧が、マイナス入力端子に入力された電圧よりも小さい場合、コンパレータ５３ａはゲートドライバ回路５３ｂにＬｏｗ信号を出力する。ゲートドライバ回路５３ｂにＬｏｗ信号が入力された場合、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートにオン信号を出力し、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力しない。即ち、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２は導通し、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１は導通しない。そのため、ブートストラップコンデンサ５３ｄ３の他端はグランドに接続され、ブートストラップコンデンサ５３ｄ３は正電源５３ｄ１によって充電される。換言すれば、ブートストラップコンデンサ５３ｄ３は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２の導通によって充電される。

【0046】

ブートストラップコンデンサ５３ｄ３の充電完了後に、コンパレータ５３ａのプラス入力端子に入力された電圧が、マイナス入力端子に入力された電圧よりも大きくなった場合、コンパレータ５３ａはゲートドライバ回路５３ｂにＨｉｇｈ信号を出力する。ゲートドライバ回路５３ｂにＨｉｇｈ信号が入力された場合、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートにオン信号を出力し、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２のゲートにオン信号を出力しない。即ち、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１は導通し、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２は導通しない。

【0047】

第２Ｎ型ＭＯＳＦＥＴ５３ｃ２の非導通時における第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースの電圧をＶＳとし、充電されたブートストラップコンデンサ５３ｄ３の両端に印加される電圧をＶＣとすると、ブートストラップコンデンサ５３ｄ３の一端の電圧は、ＶＳ＋ＶＣとなる。そのため、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のゲートに、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１のソースの電圧ＶＳよりも高い電圧の信号、即ちオン信号を出力することができる。即ち、第１ゲートドライバ５３ｂ１はブートストラップコンデンサ５３ｄ３の充電後の電圧により、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１を導通させる。換言すれば、ブートストラップコンデンサ５３ｄ３の充電後でなければ、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１を導通させることはできない。第１Ｎ型ＭＯＳＦＥＴ５３ｃ１の導通によって、電源ＶＤＤ２の電圧に基づく信号がローパスフィルタ５３ｅに出力される。

【0048】

印刷ジョブをネットワークインターフェース５６が受信した場合、即ちネットワークインターフェース５６を介して印刷ジョブを受信し、当該印刷ジョブをメモリ５５に記憶させた場合、制御回路５１は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２を導通させて、ブートストラップコンデンサ５３ｄ３を充電させる。即ち、制御回路５１は、印刷を開始する前に、ブートストラップコンデンサ５３ｄ３を充電させることができる。

【0049】

実施の形態１に係る印刷装置１にあっては、アンプ５３（増幅回路）は自励式のデジタルアンプであり、他励式のデジタルアンプに比べて、その構成が簡素化される。そのため、増幅回路の大型化を抑制することができる。

【0050】

（実施の形態２）
以下本発明を実施の形態２に係る印刷装置１を示す図面に基づいて説明する。図１０は、アンプ５３、制御回路５１及び検知回路５７の構成を略示する回路図である。実施の形態２の構成のうち、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。

【0051】

実施の形態２において、ゲートドライバ回路５３ｂはイネーブル機能を有する。ゲートドライバ回路５３ｂのイネーブル機能がオンになっている場合、即ちゲートドライバ回路５３ｂがコンパレータ５３ａの出力に応じた出力を行う有効状態にある場合、コンパレータ５３ａの出力に応じて、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１をオン又はオフにすることができ、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２をオン又はオフにすることができる。

【0052】

ゲートドライバ回路５３ｂのイネーブル機能がオフになっている場合、即ちゲートドライバ回路５３ｂがコンパレータ５３ａの出力に応じた出力を行わない無効状態にある場合、第１ゲートドライバ５３ｂ１は第１Ｎ型ＭＯＳＦＥＴ５３ｃ１を強制的にオフにし、第２ゲートドライバ５３ｂ２は第２Ｎ型ＭＯＳＦＥＴ５３ｃ２を強制的にオフにする。制御回路５１はゲートドライバ回路５３ｂのイネーブル機能をオン又はオフにする。即ち、ゲートドライバ回路５３ｂは有効状態と無効状態とを切り替えることができ、制御回路５１はゲートドライバ回路５３ｂを有効状態又は無効状態にすることができる。

【0053】

印刷装置１は検知回路５７を備える。検知回路５７はアンプ５３の出力電圧を検出し、制御回路５１に出力する。検知回路５７は電圧検知部に対応する。検知回路５７が０ボルトを基準とした第１電圧を検知した場合、制御回路５１はゲートドライバ回路５３ｂのイネーブル機能をオフにする。即ち、制御回路５１はゲートドライバ回路５３ｂを無効状態にする。第１電圧は、０ボルトを基準とした所定範囲内の電圧であり、例えば０～０．５Ｖの範囲内の電圧である。

【0054】

検知回路５７が０ボルト以外の電圧を基準とした第２電圧を検知した場合、制御回路５１はゲートドライバ回路５３ｂのイネーブル機能をオフにする。即ち、制御回路５１はゲートドライバ回路５３ｂを無効状態にする。第２電圧は、所定期間アンプ５３が出力すべき略一定の電圧であり、例えばコンパレータ５３ａのプラス入力端子に所定期間入力される最大電圧値Ｖｓを基準とした所定範囲内の電圧である。例えばＶｓ－０．５～Ｖｓ＋０．５Ｖの範囲内の電圧である。なお最大値Ｖｓは予めメモリ５５に記憶されている。第２電圧は、最大電圧値Ｖｓを基準とした所定範囲内の電圧に限定されず、０ボルト以外の電圧を基準とした所定範囲内の電圧であってもよい。以下、ゲートドライバ回路５３ｂのイネーブル機能をオフにする処理を第１処理という。

【0055】

図１１は、第１処理を実行しない場合におけるアンプ５３の出力電圧を示すグラフである。図１１の横軸は時間を示し、右側が過去、左側が未来を示す。後述する図１２、図１５及び図１６においても同様である。第１処理を実行しない場合、制御回路５１はゲートドライバ回路５３ｂのイネーブル機能を常時オンにする。換言すれば、第１処理を実行しない場合、ゲートドライバ回路５３ｂがイネーブル機能を備えていないのと同じ状態である。

【0056】

図１１のＡに示すように、アンプ５３の出力波形はＶｓ付近において、脈動するように波打つ。図１１のＢに示すように、アンプ５３の出力波形は０ボルト付近において、脈動するように波打つ。即ち、アンプ５３が略一定の電圧を出力すべき場合に、アンプ５３の出力波形は波打つ。これは以下の理由による。

【0057】

アンプ５３のプラス入力端子に略一定の電圧が入力される。コンパレータ５３ａのマイナス入力端子に入力される電圧が、プラス入力端子に入力される電圧よりも高くなった場合、コンパレータ５３ａはＬｏｗ信号を出力する。第２Ｎ型ＭＯＳＦＥＴ５３ｃ２がオンになり、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１がオフになり、ＮＭＯＳ回路５３ｃの出力電圧が下降する。負帰還配線５３ｈを介してコンパレータ５３ａのマイナス入力端子に入力される電圧が下降し、プラス入力端子に入力される電圧よりも低くなる。コンパレータ５３ａはＨｉｇｈ信号を出力し、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２がオフになり、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１がオンになることによって、ＮＭＯＳ回路５３ｃの出力電圧が上昇する。負帰還配線５３ｈを介してコンパレータ５３ａのマイナス入力端子に入力される電圧が上昇し、プラス入力端子に入力される電圧よりも高くなる。再び、コンパレータ５３ａがＬｏｗ信号を出力し、第２Ｎ型ＭＯＳＦＥＴ５３ｃ２がオンになり、第１Ｎ型ＭＯＳＦＥＴ５３ｃ１がオフになることによって、ＮＭＯＳ回路５３ｃの出力電圧が下降する。

【0058】

ＮＭＯＳ回路５３ｃにおける上述の動作によって生成される波形は、ローパスフィルタ５３ｅを通じて平均化され、出力される。そのため、アンプ５３の出力波形は脈動するように波打つ形状となる。アンプ５３が略一定の電圧を出力すべき場合に、アンプ５３の出力波形が波打つので、正確な駆動波形の生成が阻害され、インクの吐出精度及び記録用紙２００に形成される画像の精度が悪化するおそれがある。

【0059】

図１２は、第１処理を実行する場合におけるアンプ５３の出力電圧を示すグラフである。制御回路５１は第１処理を実行する。検知回路５７が第１電圧又は第２電圧を検知した場合、ゲートドライバ回路５３ｂのイネーブル機能をオフにし、検知回路５７が第１電圧又は第２電圧を検知していない場合、ゲートドライバ回路５３ｂのイネーブル機能をオンにする。

【0060】

図１２のＡ′に示すように、検知回路５７が第２電圧を所定時間検知した場合、ゲートドライバ回路５３ｂのイネーブル機能を所定時間オフにするので、負帰還配線５３ｈを介してコンパレータ５３ａのマイナス入力端子に入力される電圧は所定時間略一定となり、アンプ５３の出力波形は、Ｖｓ付近において、直線的な形状を有する。

【0061】

図１２のＢ′に示すように、検知回路５７が第１電圧を所定時間検知した場合、ゲートドライバ回路５３ｂのイネーブル機能を所定時間オフにするので、負帰還配線５３ｈを介してコンパレータ５３ａのマイナス入力端子に入力される電圧は所定時間略一定となり、アンプ５３の出力波形は、０Ｖ付近において、直線的な形状を有する。即ち、アンプ５３が略一定の電圧を出力すべき場合に、アンプ５３は略一定の電圧を出力する。そのため、正確な駆動波形の生成を実現することができる。

【0062】

（実施の形態３）
以下本発明を実施の形態３に係る印刷装置１を示す図面に基づいて説明する。実施の形態３に係る構成の内、実施の形態１又は２と同様な構成については同じ符号を付し、その詳細な説明を省略する。図１３は、アンプ５３、制御回路５１及び検知回路５７の構成を略示する回路図である。

【0063】

実施の形態３においては、実施の形態２と異なり、アンプ５３はスイッチ５３ｎを備える。スイッチ５３ｎは、ローパスフィルタ５３ｅの出力側、即ちアンプ５３の出力端子とグランドとの接続又は接続の解除を行う。制御回路５１はスイッチ５３ｎの開閉を制御する。なおスイッチ５３ｎはアンプ５３に含まれなくてもよく、アンプ５３以外の部品として使用してもよい。実施の形態３に係る印刷装置１は、スイッチ５３ｎを備える以外は、実施の形態２と同様な構成である。

【0064】

検知回路５７が第１電圧を検知した場合、制御回路５１はスイッチ５３１を閉じ、検知回路５７が第１電圧を検知していない場合、制御回路５１はスイッチ５３１を開く。検知回路５７が第２電圧を検知した場合、ゲートドライバ回路５３ｂのイネーブル機能をオフにし、検知回路５７が第２電圧を検知していない場合、ゲートドライバ回路５３ｂのイネーブル機能をオンにする。

【0065】

検知回路５７が第１電圧を所定時間検知した場合、制御回路５１はゲートドライバ回路５３ｂのイネーブル機能をオフにし、スイッチ５３ｎを所定時間閉じる。アンプ５３の出力波形は、０Ｖ付近において、直線的な形状を有する。即ち、アンプ５３が略一定の電圧を出力すべき場合に、アンプ５３は略一定の電圧を出力する。そのため、正確な駆動波形の生成を実現することができる。

【0066】

実施の形態２の場合、検知回路５７が第１電圧を所定時間検知し、制御回路５１が第１処理を実行しても、換言すれば、ゲートドライバ回路５３ｂのイネーブル機能をオフにしても、０Ｖ付近において、オフセット電圧が残るおそれがある。しかし、実施の形態３においては、スイッチ５３ｎを閉じるので、オフセット電圧の発生を防止することができる。

【0067】

（実施の形態４）
以下本発明を実施の形態４に係る印刷装置１を示す図面に基づいて説明する。実施の形態４に係る構成の内、実施の形態１～３と同様な構成については同じ符号を付し、その詳細な説明を省略する。図１４はアンプ５３及び制御回路５１の構成を略示する回路図である。ゲートドライバ回路５３ｂはイネーブル機能を有する。制御回路５１はゲートドライバ回路５３ｂのイネーブル機能をオン又はオフにする。Ｄ/Ａコンバータ５２は、Ｄ/Ａコンバータ５２から出力される信号のレベル、即ちアンプ５３に入力される信号のレベルを変更することができる。

【0068】

ＮＭＯＳ回路５３ｃの正電源ＶＤＤ２の電圧は可変である。制御回路５１は正電源ＶＤＤ２の電圧を変更することができる。アンプ５３はスイッチ５３ｎを備える。スイッチ５３ｎは、ローパスフィルタ５３ｅの出力とグランドとの接続又は接続の解除を行う。制御回路５１はスイッチ５３ｎの開閉を制御する。制御回路５１は、メモリ５５に記憶されている駆動波形データを読み出し、駆動波形データをデジタルデータとしてＤ/Ａコンバータ５２に出力する。駆動波形データは複数の信号レベルを示す情報を含む。Ｄ/Ａコンバータ５２は、いずれかの信号レベルのアナログ信号を出力する。アンプ５３の増幅率は可変値であり、例えば１０倍である。ユーザは、アンプ５３の増幅率を事前に設定可能である。

【0069】

制御回路５１はメモリ５５から駆動波形データを取得し、取得した駆動波形データが０ボルトを示す信号である場合、即ち、アンプ５３から出力されるべき目標電圧を示す信号として、０ボルトを示す信号が制御回路５１に入力された場合、制御回路５１は、ゲートドライバ回路５３ｂのイネーブル機能をオフにし、スイッチ５３ｎを所定時間閉じる。そのためアンプ５３の出力波形は、０Ｖ付近において、直線的な形状を有する。以下、ゲートドライバ回路５３ｂのイネーブル機能をオフにし、スイッチ５３ｎを所定時間閉じる処理を第２処理という。

【0070】

制御回路５１がメモリ５５から駆動波形データを取得し、取得した駆動波形データが０ボルトよりも高い電圧であって、所定期間アンプ５３が出力すべき略一定の電圧を示す場合、例えばコンパレータ５３ａのプラス入力端子に所定期間入力される最大電圧値Ｖｓを示す場合、制御回路５１は電源ＶＤＤ２の供給電圧を目標電圧Ｖｓに変更する。

【0071】

また、コンパレータ５３ａのプラス端子に入力される電圧とアンプ５３の増幅率との積が目標電圧Ｖｓ、即ち供給電圧よりも高くなるように、制御回路５１はＤ/Ａコンバータ５２に、Ｄ/Ａコンバータ５２から出力される信号のレベルを選択させる。換言すれば、目標電圧が０ボルトよりも高い電圧である場合、制御回路５１は電源ＶＤＤ２の供給電圧を、目標電圧であって、コンパレータ５３ａのプラス端子に入力される電圧とアンプ５３の増幅率との積よりも低い電圧に変更する。以下、供給電圧を目標電圧に変更する処理及びコンパレータ５３ａのプラス端子に入力される電圧とアンプ５３の増幅率との積が目標電圧よりも高くなるようにする処理を第３処理という。

【0072】

図１５は、第２処理及び第３処理を実行しない場合におけるアンプ５３の出力電圧を示すグラフである。第２処理を実行しない場合、制御回路５１はゲートドライバ回路５３ｂのイネーブル機能を常時オンにし、スイッチ５３ｎを常時開く。換言すれば、第２処理を実行しない場合、アンプ５３がスイッチ５３ｎを備えず、ゲートドライバ回路５３ｂがイネーブル機能を備えていないのと同じ状態である。第３処理を実行しない場合、制御回路５１は常時電源ＶＤＤ２の供給電圧を変更せず、Ｄ/Ａコンバータ５２から出力される信号のレベルを変更しない。換言すれば、第３処理を実行しない場合、電源ＶＤＤ２の電圧は可変ではなく、Ｄ/Ａコンバータ５２は出力信号のレベルを変更する機能を有さないのと同じ状態である。

【0073】

図１５のＣに示すように、アンプ５３の出力波形は０ボルト付近において、脈動するように波打つ。図１５のＤに示すように、アンプ５３の出力波形はＶｓ付近において、脈動するように波打つ。即ち、アンプ５３が略一定の電圧を出力すべき場合に、アンプ５３の出力波形は波打つ。その理由は実施の形態２で述べた理由と同じである。なお図１５において、電源ＶＤＤ２の供給電圧Ｖｋは最大電圧値Ｖｓよりも大きい。

【0074】

図１６は、第２処理及び第３処理を実行する場合におけるアンプ５３の出力電圧を示すグラフである。０ボルトを示す信号が制御回路５１に入力された場合、制御回路５１は第２処理を実行する。制御回路５１はゲートドライバ回路５３ｂのイネーブル機能をオフにし、スイッチ５３ｎを所定時間閉じる。図１６のＣ′に示すように、アンプ５３の出力波形は、０Ｖ付近において、直線的な形状を有する。

【0075】

取得した駆動波形データが０ボルトよりも高い電圧であって、所定期間アンプ５３が出力すべき略一定の電圧を示す場合、例えばコンパレータ５３ａのプラス入力端子に所定期間入力される最大電圧値Ｖｓを示す場合、制御回路５１は第３処理を実行する。図１６に示すように、制御回路５１は電源ＶＤＤ２の供給電圧Ｖｋを目標電圧Ｖｓに変更する。また図１６の一点鎖線で示すように、制御回路５１はＤ/Ａコンバータ５２の出力信号のレベルを変更し、コンパレータ５３ａのプラス端子に入力される電圧とアンプ５３の増幅率との積Ｖｐが目標電圧Ｖｓ、即ち供給電圧Ｖｋよりも高くなるようにする。図１６のＤ′に示すように、アンプ５３は供給電圧Ｖｋを超える増幅はできないので、アンプ５３の出力電圧は供給電圧Ｖｋに固定される。上述のように第２処理を実行することによって、アンプ５３が略一定の電圧を出力すべき場合に、アンプ５３は略一定の電圧を出力する。そのため、正確な駆動波形の生成を実現することができる。

【0076】

（実施の形態５）
以下本発明を実施の形態５に係る印刷装置１を示す図面に基づいて説明する。図１７は、アンプ５３、制御回路５１及び検知回路５７の構成を略示する回路図である。実施の形態５に係る構成の内、実施の形態１～４と同様な構成については同じ符号を付し、その詳細な説明を省略する。実施の形態５において、印刷装置１は検知回路５７を備える。検知回路５７はアンプ５３の出力電圧を検出し、制御回路５１に出力する。ＮＭＯＳ回路５３ｃの正電源ＶＤＤ２の電圧は可変である。制御回路５１は正電源ＶＤＤ２の電圧を変更することができる。

【0077】

検知回路５７が０ボルトを基準とした前記第１電圧（実施の形態２参照）を検知した場合、制御回路５１は、ゲートドライバ回路５３ｂのイネーブル機能をオフにし、スイッチ５３ｎを所定時間閉じる。そのためアンプ５３の出力波形は、０Ｖ付近において、直線的な形状を有する。即ち、検知回路５７の検知結果に基づいて、前記第２処理（実施の形態４参照）を実行する。

【0078】

検知回路５７が０ボルト以外の電圧を基準とした前記第２電圧（実施の形態２参照）を検知した場合、制御回路５１は第１電源５３ｋの供給電圧を目標電圧Ｖｓに変更する。また制御回路５１はＤ/Ａコンバータ５２の出力信号のレベルを変更し、コンパレータ５３ａのプラス端子に入力される電圧とアンプ５３の増幅率との積が目標電圧Ｖｓ、即ち供給電圧よりも高くなるようにする。換言すれば、目標電圧が０ボルトよりも高い電圧である場合、制御回路５１は第１電源５２ｋの供給電圧を、目標電圧であって、コンパレータ５３ａのプラス端子に入力される電圧とアンプ５３の増幅率との積よりも低い電圧に変更する。即ち、検知回路５７の検知結果に基づいて、前記第３処理（実施の形態４参照）を実行する。

【0079】

実施の形態１～５では、振動板８２、圧電体８３、第１共通電極８４、個別電極８５及び第２共通電極８６はアクチュエータ８８を構成したが、これに限られない。共通電極は１つであってもよい。即ち、２層材であってもよい。２層材は、振動板８２、圧電体８３、共通電極及び個別電極８５から構成される。

【0080】

今回開示した実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、特許請求の範囲内での全ての変更及び特許請求の範囲と均等の範囲が含まれることが意図される。各実施形態に記載した事項は相互に組み合わせることが可能である。また、特許請求の範囲に記載した独立請求項及び従属請求項は、引用形式に関わらず全てのあらゆる組み合わせにおいて、相互に組み合わせることが可能である。さらに、特許請求の範囲には他の２以上のクレームを引用するクレームを記載する形式（マルチクレーム形式）を用いているが、これに限るものではない。マルチクレームを少なくとも一つ引用するマルチクレーム（マルチマルチクレーム）を記載する形式を用いて記載してもよい。

【符号の説明】

【0081】

１ 印刷装置
５１ 制御回路（制御部）
５３ アンプ（増幅回路）
５３ａ コンパレータ（両電源コンパレータ）
５３ｂ ゲートドライバ回路（両電源ゲートドライバ）
５３ｃ ＮＭＯＳ回路
５３ｃ１ 第１Ｎ型ＭＯＳＦＥＴ
５３ｃ２ 第２Ｎ型ＭＯＳＦＥＴ
５３ｍ レベルシフタ
５３ｎ スイッチ
５３ｈ 負帰還配線
５７ 検知回路（電圧検知部）
８８ アクチュエータ（エネルギー付与素子）
ＶＤＤ２ 正電源
ＶＳＳ２ 負電源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】