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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024060182
(43)【公開日】2024-05-02
(54)【発明の名称】半導体装置、電子機器、車両
(51)【国際特許分類】
H03K 17/06 20060101AFI20240424BHJP
H01L 21/8234 20060101ALI20240424BHJP
H01L 21/822 20060101ALI20240424BHJP
【ＦＩ】
H03K17/06 063
H01L27/06 102A
H01L27/04 C
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022167365
(22)【出願日】2022-10-19
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】ジョイタ エイドリアン
(72)【発明者】
【氏名】宅間 徹
(72)【発明者】
【氏名】奥田 肇
【テーマコード（参考）】
5F038
5F048
5J055
【Ｆターム（参考）】
5F038AC03
5F038AC05
5F038AC10
5F038BG05
5F048AA05
5F048AB10
5F048AC03
5F048AC06
5F048AC10
5F048BB19
5J055AX34
5J055BX16
5J055CX28
5J055DX22
5J055DX53
5J055EX07
5J055EY01
5J055EY10
5J055EY12
5J055EY13
5J055EY21
5J055EY29
5J055EZ03
5J055EZ04
5J055EZ11
5J055EZ28
5J055EZ55
5J055EZ57
5J055GX01
5J055GX02
5J055GX05
5J055GX07
5J055GX09
(57)【要約】
【課題】素子耐圧を確保する。
【解決手段】半導体装置１は、電源電圧ＶＢの印加端と出力電圧ＶＯＵＴの印加端との間に接続されて制御電圧ＶＧにより駆動される出力トランジスタ９と、電源電圧ＶＢよりも高い昇圧電圧ＶＣＰを生成するように構成された昇圧回路と、昇圧電圧ＶＣＰの印加端と制御電圧ＶＧの印加端との間に接続された第１電流源２４Ｘと、制御電圧ＶＧの印加端と出力電圧ＶＯＵＴの印加端との間に接続された第２電流源２４Ｙと、昇圧電圧ＶＣＰと出力電圧ＶＯＵＴとの間の中間電圧ＶＭを生成する中間電圧生成回路４０と、第１電流源２４Ｘに掛かる印加電圧を昇圧電圧ＶＣＰと中間電圧ＶＭとの差分電圧以下に制限するとともに第２電流源２４Ｙに掛かる印加電圧を中間電圧ＶＭと出力電圧ＶＯＵＴとの差分電圧以下に制限する電圧クランプ回路５０と、を備える。
【選択図】図４
【解決手段】半導体装置１は、電源電圧ＶＢの印加端と出力電圧ＶＯＵＴの印加端との間に接続されて制御電圧ＶＧにより駆動される出力トランジスタ９と、電源電圧ＶＢよりも高い昇圧電圧ＶＣＰを生成するように構成された昇圧回路と、昇圧電圧ＶＣＰの印加端と制御電圧ＶＧの印加端との間に接続された第１電流源２４Ｘと、制御電圧ＶＧの印加端と出力電圧ＶＯＵＴの印加端との間に接続された第２電流源２４Ｙと、昇圧電圧ＶＣＰと出力電圧ＶＯＵＴとの間の中間電圧ＶＭを生成する中間電圧生成回路４０と、第１電流源２４Ｘに掛かる印加電圧を昇圧電圧ＶＣＰと中間電圧ＶＭとの差分電圧以下に制限するとともに第２電流源２４Ｙに掛かる印加電圧を中間電圧ＶＭと出力電圧ＶＯＵＴとの差分電圧以下に制限する電圧クランプ回路５０と、を備える。
【選択図】図４
【特許請求の範囲】
【請求項1】
電源電圧の印加端と出力電圧の印加端との間に接続されて制御電圧により駆動されるように構成された出力トランジスタと、
前記電源電圧よりも高い昇圧電圧を生成するように構成された昇圧回路と、
前記昇圧電圧の印加端と前記制御電圧の印加端との間に接続された第１電流源と、
前記制御電圧の印加端と前記出力電圧の印加端との間に接続された第２電流源と、
前記昇圧電圧と前記出力電圧との間の中間電圧を生成するように構成された中間電圧生成回路と、
前記第１電流源に掛かる印加電圧を前記昇圧電圧と前記中間電圧との差分電圧以下に制限するとともに前記第２電流源に掛かる印加電圧を前記中間電圧と前記出力電圧との差分電圧以下に制限するように構成された電圧クランプ回路と、
を備える、半導体装置。
前記電源電圧よりも高い昇圧電圧を生成するように構成された昇圧回路と、
前記昇圧電圧の印加端と前記制御電圧の印加端との間に接続された第１電流源と、
前記制御電圧の印加端と前記出力電圧の印加端との間に接続された第２電流源と、
前記昇圧電圧と前記出力電圧との間の中間電圧を生成するように構成された中間電圧生成回路と、
前記第１電流源に掛かる印加電圧を前記昇圧電圧と前記中間電圧との差分電圧以下に制限するとともに前記第２電流源に掛かる印加電圧を前記中間電圧と前記出力電圧との差分電圧以下に制限するように構成された電圧クランプ回路と、
を備える、半導体装置。
【請求項2】
前記第１電流源、前記第２電流源及び前記電圧クランプ回路をそれぞれ形成する素子の耐圧は、前記出力トランジスタのオン期間に印加される前記制御電圧と前記出力電圧との差分電圧よりも低い、請求項１に記載の半導体装置。
【請求項3】
前記中間電圧生成回路は、前記昇圧電圧の印加端と前記出力電圧の印加端との間に接続されて前記中間電圧を生成するように構成された抵抗分圧回路を含む、請求項１に記載の半導体装置。
【請求項4】
前記電圧クランプ回路は、前記第１電流源と前記制御電圧の印加端との間に接続された第１トランジスタと、前記制御電圧の印加端と前記第２電流源との間に接続された第２トランジスタと、を含み、前記第１トランジスタ及び前記第２トランジスタそれぞれの制御端には、前記中間電圧が印加されるように構成されている、請求項１に記載の半導体装置。
【請求項5】
前記第１電流源及び第２電流源は、所定の基準電流を生成するように構成された基準電流源と、前記基準電流に応じて第１電流を生成するように構成された第１カレントミラーと、前記基準電流に応じて第２電流を生成するように構成された第２カレントミラーと、を含み、前記第１電流を前記第１電流源の出力とし、前記第２電流を前記第２電流源の出力とするように構成されている、請求項４に記載の半導体装置。
【請求項6】
前記電圧クランプ回路は、前記基準電流源と前記第１カレントミラーとの間に接続された第３トランジスタをさらに含み、前記第３トランジスタの制御端には、前記中間電圧が印加されるように構成されている、請求項５に記載の半導体装置。
【請求項7】
前記昇圧回路は、キャパシタを駆動して前記昇圧電圧を生成するように構成されたチャージポンプを含む、請求項１に記載の半導体装置。
【請求項8】
前記キャパシタは、縦型トランジスタのゲート・ボディ間容量を含む、請求項７に記載の半導体装置。
【請求項9】
請求項１～８のいずれか一項に記載の半導体装置と、
前記半導体装置から電力供給を受けるように構成された負荷と、
を備える、電子機器。
前記半導体装置から電力供給を受けるように構成された負荷と、
を備える、電子機器。
【請求項10】
請求項９に記載の電子機器を備える、車両。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置、並びに、これを用いた電子機器及び車両に関する。
【背景技術】
【0002】
本願出願人は、車載ＩＰＤ［intelligent power device］などの半導体装置に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０１７／１８７７８５号
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来の半導体装置は、素子耐圧の確保について検討の余地があった。
【課題を解決するための手段】
【0005】
本明細書中に開示されている半導体装置は、電源電圧の印加端と出力電圧の印加端との間に接続されて制御電圧により駆動されるように構成された出力トランジスタと、前記電源電圧よりも高い昇圧電圧を生成するように構成された昇圧回路と、前記昇圧電圧の印加端と前記制御電圧の印加端との間に接続された第１電流源と、前記制御電圧の印加端と前記出力電圧の印加端との間に接続された第２電流源と、前記昇圧電圧と前記出力電圧との間の中間電圧を生成するように構成された中間電圧生成回路と、前記第１電流源に掛かる印加電圧を前記昇圧電圧と前記中間電圧との差分電圧以下に制限するとともに前記第２電流源に掛かる印加電圧を前記中間電圧と前記出力電圧との差分電圧以下に制限するように構成された電圧クランプ回路と、を備える。
【0006】
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
【発明の効果】
【0007】
本開示によれば、素子耐圧を確保することのできる半導体装置、並びに、これを用いた電子機器及び車両を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
＜電子機器＞
図１は、半導体装置を備えた電子機器の一構成例を示す図である。本構成例の電子機器Ａは、半導体装置１と、直流電源２と、負荷３とを備える。直流電源２は、車載バッテリであってもよい。負荷３は、エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器などであってもよい。
図１は、半導体装置を備えた電子機器の一構成例を示す図である。本構成例の電子機器Ａは、半導体装置１と、直流電源２と、負荷３とを備える。直流電源２は、車載バッテリであってもよい。負荷３は、エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器などであってもよい。
【0010】
半導体装置１は、直流電源２と負荷３との間を導通／遮断するハイサイドスイッチＩＣ（ＩＰＤの一種）であり、出力トランジスタ９（例えばＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）と、コントローラ１０と、を集積化して成る。
【0011】
また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、複数の外部電極を備える。本図に即して述べると、半導体装置１は、ドレイン電極１１（＝電源電極ＶＢＢに相当）と、ソース電極１２（＝出力電極ＯＵＴに相当）と、入力電極１３（＝入力電極ＩＮに相当）と、基準電圧電極１４（＝接地電極ＧＮＤに相当）を備える。
【0012】
出力トランジスタ９は、絶縁ゲート型パワートランジスタの一例である。本図に即して述べると、出力トランジスタ９は、ドレイン電極１１（＝電源電圧ＶＢの印加端）と、ソース電極１２（＝出力電圧ＶＯＵＴの印加端）との間に接続されている。出力トランジスタ９は、ゲートに入力される制御電圧ＶＧに応じて駆動される。このように接続された出力トランジスタ９は、ドレイン電極１１とソース電極１２との間を導通／遮断するハイサイドスイッチ素子として機能する。
【0013】
コントローラ１０は、種々の機能を実現する複数種の機能回路を含む。例えば、複数種の機能回路は、外部からの電気信号に基づいて出力トランジスタ９を駆動制御するための制御電圧ＶＧを生成する回路を含む。
【0014】
ドレイン電極１１は、出力トランジスタ９のドレインとコントローラ１０の各種回路に電源電圧ＶＢを伝える。ソース電極１２は、出力トランジスタ９のソースに接続されており、出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴを負荷３に供給する。なお、ソース電極１２と負荷３との間に敷設される信号線（例えばワイヤーハーネス）には、一般にインダクタンス成分Ｌ（及び抵抗成分）が付随する。入力電極１３は、コントローラ１０を駆動するための入力電圧（＝入力信号ＩＮ）を伝達する。基準電圧電極１４は、コントローラ１０に基準電圧（例えば接地電圧）を伝達する。基準電圧電極１４と接地端との間には、一般に抵抗成分Ｒが付随する。
【0015】
＜半導体装置（全体構成）＞
図２は、半導体装置１の全体構成（特にコントローラ１０の具体的な内部構成の一例）を示す図である。
図２は、半導体装置１の全体構成（特にコントローラ１０の具体的な内部構成の一例）を示す図である。
【0016】
本構成例の半導体装置１において、コントローラ１０は、制御ロジック２０と、駆動電圧生成回路２１と、発振回路２２と、チャージポンプ２３と、ゲート制御回路２４と、アクティブクランプ回路２５と、入力回路２６と、内部電源回路２７と、電源逆接続保護回路２８と、センス電流生成回路２９と、低入力保護回路３０及び３１と、温度保護回路３２と、負荷オープン保護回路３３と、電圧監視回路３４と、過電流保護回路３５と、クランプ回路３６と、電流検出回路３７と、を備える。
【0017】
制御ロジック２０は、入力回路２６で受け付けられる入力信号ＩＮ及びイネーブル信号ＳＥＮと各種の異常保護信号（低入力保護信号、温度保護信号、負荷オープン保護信号など）に応じて、駆動電圧生成回路２１の動作可否を制御する。
【0018】
駆動電圧生成回路２１は、電源電圧ＶＢに応じたハイ電圧ＶＨ（≒電源電圧ＶＢ）と、ハイ電圧ＶＨよりも定電圧ＶＲＥＦ（＝例えば３Ｖ）だけ低いロー電圧ＶＬ（≒ＶＢ－ＶＲＥＦ）とを生成して発振回路２２及びチャージポンプ２３に供給する。
【0019】
本図に即して述べると、駆動電圧生成回路２１は、電流源２１Ａと、トランジスタ２１Ｂ（例えばＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、ツェナーダイオード２１Ｃと、ダイオード２１Ｄと、負電圧保護回路２１Ｅと、カレントミラー回路２１Ｆを含む。
【0020】
電流源２１Ａは、カレントミラー回路２１Ｆに定電流を出力する。
【0021】
トランジスタ２１Ｂのソース及びバッグゲートは、電源電圧ＶＢの印加端に接続されている。トランジスタ２１Ｂのドレインとツェナーダイオード２１Ｃのカソードは、いずれもハイ電圧ＶＨの印加端に接続されている。ツェナーダイオード２１Ｃのアノードは、ダイオード２１Ｄのアノードに接続されている。ダイオード２１Ｄのカソードは、ロー電圧ＶＬの印加端に接続されている。なお、トランジスタ２１Ｂは、制御ロジック２０からの指示に応じてオン／オフされる。
【0022】
負電圧保護回路２１Ｅは、ロー電圧ＶＬの印加端とカレントミラー回路２１Ｆとの間に接続されている。負電圧保護回路２１Ｅは、出力電圧ＶＯＵＴが負電圧（＜ＧＮＤ）であるときに、基準電圧電極１４（＝接地電極ＧＮＤ）からソース電極１２（＝出力電極ＯＵＴ）に至る電流経路を遮断する。
【0023】
カレントミラー回路２１Ｆは、電流源２１Ａから出力される定電流をミラーして、トランジスタ２１Ｂ、ツェナーダイオード２１Ｃ、ダイオード２１Ｄ及び負電圧保護回路２１Ｅに流れる駆動電流を生成する。なお、カレントミラー回路２１Ｆは、制御ロジック２０からの指示に応じて動作可否が制御されてもよい。
【0024】
発振回路２２は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ２３に出力する。なお、クロック信号ＣＬＫは、ハイ電圧ＶＨとロー電圧ＶＬとの間でパルス駆動される矩形波信号である。
【0025】
チャージポンプ２３は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作する昇圧回路の一種である。チャージポンプ２３は、クロック信号ＣＬＫを用いてキャパシタを駆動することにより、ハイ電圧ＶＨ（≒電源電圧ＶＢ）よりも高い昇圧電圧ＶＣＰ及びＶＣＰ２（ただしＶＣＰ＞ＶＣＰ２）を生成する。昇圧電圧ＶＣＰは、ゲート制御回路２４に供給される。昇圧電圧ＶＣＰ２は、過電流保護回路３５に供給される。
【0026】
ゲート制御回路２４は、昇圧電圧ＶＣＰの印加端と出力電圧ＶＯＵＴの印加端との間に設けられており、制御電圧ＶＧを生成して出力トランジスタ９のゲートに出力する。制御電圧ＶＧは、基本的に、入力信号ＩＮがハイレベルであるときにハイレベル（＝ＶＣＰ）となり、入力信号ＩＮがローレベルであるときにローレベル（＝ＶＯＵＴ）となる。
【0027】
アクティブクランプ回路２５は、電源電圧ＶＢの印加端と出力トランジスタ９のゲートとの間に設けられる。ソース電極１２（＝出力電極ＯＵＴ）に誘導性の負荷３が接続されるアプリケーションでは、出力トランジスタ９がオン状態からオフ状態に切り替わる際、負荷３の逆起電力により出力電圧ＶＯＵＴが負電圧となり得る。そのため、エネルギー吸収用にアクティブクランプ回路２５が設けられている。
【0028】
入力回路２６は、シュミットトリガ２６Ａ及び２６Ｂを含む。シュミットトリガ２６Ａは、入力電極１３に入力される入力信号ＩＮを受け付けて制御ロジック２０に伝達する。シュミットトリガ２６Ｂは、イネーブル電極１５に入力されるイネーブル信号ＳＥＮを受け付けて制御ロジック２０に伝達する。
【0029】
内部電源回路２７は、電源電圧ＶＢから内部電源電圧ＶＲＥＧを生成して半導体装置１の各部（例えば温度保護回路３２）に供給する。
【0030】
本図に即して述べると、内部電源回路２７は、電流源２７Ａと、カレントミラー回路２７Ｂと、ツェナーダイオード２７Ｃと、ダイオード２７Ｄと、を含む。
【0031】
電流源２７Ａは、カレントミラー回路２７Ｂに定電流を出力する。なお、電流源２７Ａは、イネーブル信号ＳＥＮに応じて動作可否が制御されてもよい。
【0032】
カレントミラー回路２７Ｂは、電流源２７Ａから出力される定電流をミラーして、ツェナーダイオード２７Ｃ及びダイオード２７Ｄに流れる駆動電流を生成する。カレントミラー回路２７Ｂは、電源電圧ＶＢの供給を受けて動作する。
【0033】
カレントミラー回路２７Ｂの出力端とツェナーダイオード２７Ｃのカソードは、いずれも内部電源電圧ＶＲＥＧの印加端に接続されている。ツェナーダイオード２７Ｃのアノードは、ダイオード２７Ｄのアノードに接続されている。ダイオード２７Ｄのカソードは、電源逆接続保護回路２８に接続されている。
【0034】
電源逆接続保護回路２８は、半導体装置１に直流電源２が逆接続されたとき、つまり、ドレイン電極１１（＝電源電極ＶＢＢ）と基準電圧電極１４（＝接地電極ＧＮＤ）との間に逆バイアス電圧が印加されたときに内部回路を保護する。本図に即して述べると、電源逆接続保護回路２８は、駆動電圧生成回路２１と基準電圧電極１４（＝接地電極ＧＮＤ）との間に設けられている。電源逆接続保護回路２８は、電源電圧ＶＢが接地電圧ＧＮＤよりも低いときに基準電圧電極１４（＝接地電極ＧＮＤ）からドレイン電極１１（＝電源電極ＶＢＢ）に至る電流経路を遮断する。
【0035】
センス電流生成回路２９は、センストランジスタ２９Ａ及び２９Ｂ（例えばＮＭＯＳＦＥＴ）を含む。センストランジスタ２９Ａ及び２９Ｂそれぞれのドレインは、いずれもドレイン電極１１（＝電源電極ＶＢＢ）に接続されている。センストランジスタ２９Ａ及び２９Ｂそれぞれのゲートは、いずれも出力トランジスタ９のゲート（＝制御電圧ＶＧの印加端）に接続されている。センストランジスタ２９Ａ及び２９Ｂは、それぞれ、出力トランジスタ９に流れる出力電流ＩＯＵＴに応じたセンス電流Ｉｓ１及びＩｓ２を生成する。出力トランジスタ９とセンストランジスタ２９Ａ及び２９Ｂとのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ１及びＩｓ２は、出力電流ＩＯＵＴを１／ｍに減じた大きさとなる。なお、センストランジスタ２９Ａ及び２９Ｂは、それぞれ、出力トランジスタ９と同期して、制御電圧ＶＧがハイレベルであるときにオン状態となり、制御電圧ＶＧがローレベルであるときにオフ状態となる。
【0036】
低入力保護回路３０は、いわゆるＵＶＬＯ［under voltage lock out］回路である。低入力保護回路３０は、内部電源電圧ＶＲＥＧが低入力状態であるか否かを検出し、その検出結果を制御ロジック２０に伝達する。
【0037】
低入力保護回路３１は、いわゆるＵＶＬＯ回路である。低入力保護回路３１は、ハイ電圧ＶＨとロー電圧ＶＬとの電位差（＝定電圧ＶＲＥＦ）が低入力状態であるか否かを検出し、その検出結果を制御ロジック２０に伝達する。
【0038】
温度保護回路３２は、半導体装置１の異常発熱が生じているか否かを検出し、その検出結果を制御ロジック２０に伝達する。温度保護回路３２の監視対象は、出力トランジスタ９の素子温度Ｔｊであってもよい。また、温度保護回路３２の監視対象は、出力トランジスタ９とその他の回路ブロック（例えば制御ロジック２０）との温度差ΔＴｊであってもよい。なお、温度保護回路３２は、内部電源電圧ＶＲＥＧの供給を受けて動作する。
【0039】
負荷オープン保護回路３３は、ソース電極１２（＝出力電極ＯＵＴ）がオープン状態であるか否かを検出し、その検出結果を制御ロジック２０に伝達する。
【0040】
電圧監視回路３４は、ハイ電圧ＶＨを監視する。
【0041】
過電流保護回路３５は、センス電流Ｉｓ１を監視して出力電流ＩＯＵＴが過電流状態であるか否かを検出する。なお、過電流保護回路３５は、昇圧電圧ＶＣＰ２の供給を受けて動作する。
【0042】
クランプ回路３６は、センストランジスタ２９Ｂのソース電圧と出力電圧ＶＯＵＴとを一致させる。このようなクランプ動作（バイアス動作）によれば、センス電流Ｉｓ２の生成精度が高められる。
【0043】
電流検出回路３７は、センス電流Ｉｓ２を監視して出力電流ＩＯＵＴに関する情報を検出し、その検出結果を制御ロジック２０に伝達する。
【0044】
＜半導体装置（比較例）＞
図３は、半導体装置１の比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例の半導体装置１において、ゲート制御回路２４は、トランジスタ２４Ａ、２４Ｂ及び２４Ｃ（例えばＰＭＯＳＦＥＴ）と、トランジスタ２４Ｄ及び２４Ｅ（例えばＮＭＯＳＦＥＴ）と、基準電流源２４Ｆと、スイッチ２４Ｇ及び２４Ｈと、を含む。
図３は、半導体装置１の比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例の半導体装置１において、ゲート制御回路２４は、トランジスタ２４Ａ、２４Ｂ及び２４Ｃ（例えばＰＭＯＳＦＥＴ）と、トランジスタ２４Ｄ及び２４Ｅ（例えばＮＭＯＳＦＥＴ）と、基準電流源２４Ｆと、スイッチ２４Ｇ及び２４Ｈと、を含む。
【0045】
トランジスタ２４Ａ、２４Ｂ及び２４Ｃそれぞれのソースは、いずれも昇圧電圧ＶＣＰの印加端（＝チャージポンプ２３の出力端）に接続されている。トランジスタ２４Ａ、２４Ｂ及び２４Ｃそれぞれのゲートは、いずれもトランジスタ２４Ａのドレインに接続されている。トランジスタ２４Ａのドレインは、基準電流源２４Ｆの第１端（＝基準電流ＩＲＥＦの出力端）に接続されている。トランジスタ２４Ｂのドレインは、トランジスタ２４Ｄのドレインに接続されている。トランジスタ２４Ｃのドレインは、スイッチ２４Ｇの第１端に接続されている。トランジスタ２４Ｄ及び２４Ｅそれぞれのゲートは、いずれもトランジスタ２４Ｄのドレインに接続されている。基準電流源２４Ｆの第２端とトランジスタ２４Ｄ及び２４Ｅそれぞれのソースは、いずれもソース電極１２（＝出力電圧ＶＯＵＴの印加端）に接続されている。トランジスタ２４Ｅのドレインは、スイッチ２４Ｈの第１端に接続されている。スイッチ２４Ｇ及び２４Ｈそれぞれの第２端は、いずれも出力トランジスタ９のゲート（＝制御電圧ＶＧの印加端）に接続されている。
【0046】
基準電流源２４Ｆは、所定の基準電流ＩＲＥＦを生成する。
【0047】
トランジスタ２４Ａ、２４Ｂ及び２４Ｃとスイッチ２４Ｇは、昇圧電圧ＶＣＰの印加端と制御電圧ＶＧの印加端との間に接続された第１電流源２４Ｘとして機能する。特に、トランジスタ２４Ａ、２４Ｂ及び２４Ｃは、基準電流ＩＲＥＦに応じて第１電流ＩＸ（＝ゲート充電電流に相当）を生成する第１カレントミラーとして機能する。第１電流ＩＸは、第１電流源２４Ｘの出力となる。
【0048】
トランジスタ２４Ｄ及び２４Ｅとスイッチ２４Ｈは、制御電圧ＶＧの印加端と出力電圧ＶＯＵＴの印加端との間に接続された第２電流源２４Ｙとして機能する。特に、トランジスタ２４Ｄ及び２４Ｅは、基準電流ＩＲＥＦ（より正確にはそのミラー電流）に応じて第２電流ＩＹを生成する第２カレントミラーとして機能する。第２電流ＩＹ（＝ゲート放電電流に相当）は、第２電流源２４Ｙの出力となる。
【0049】
例えば、入力信号ＩＮがハイレベルであるときには、スイッチ２４Ｇがオン状態になってスイッチ２４Ｈがオフ状態になる。このとき、第１電流ＩＸを用いて出力トランジスタ９のゲート容量が充電される。従って、制御電圧ＶＧがハイレベル（≒ＶＣＰ）に立ち上げられる。その結果、出力トランジスタ９がオン状態となる。
【0050】
一方、入力信号ＩＮがローレベルであるときには、スイッチ２４Ｇがオフ状態になってスイッチ２４Ｈがオン状態になる。このとき、第２電流ＩＹを用いて出力トランジスタ９のゲート容量が放電される。従って、制御電圧ＶＧがローレベル（≒ＶＯＵＴ）に立ち下げられる。その結果、出力トランジスタ９がオフ状態となる。
【0051】
＜考察＞
ＮＭＯＳＦＥＴは、同じ素子面積のＰＭＯＳＦＥＴと比べて２～３倍優れたオン抵抗を示す。そのため、出力トランジスタ９としては、ＮＭＯＳＦＥＴが好適である。ただし、ＮＭＯＳＦＥＴを完全にオン状態とするためには、電源電圧ＶＢよりも高い昇圧電圧ＶＣＰが必要となる。そこで、半導体装置１には、比較的に低コストで昇圧電圧ＶＣＰを生成するための手段としてチャージポンプ２３が組み込まれている。
ＮＭＯＳＦＥＴは、同じ素子面積のＰＭＯＳＦＥＴと比べて２～３倍優れたオン抵抗を示す。そのため、出力トランジスタ９としては、ＮＭＯＳＦＥＴが好適である。ただし、ＮＭＯＳＦＥＴを完全にオン状態とするためには、電源電圧ＶＢよりも高い昇圧電圧ＶＣＰが必要となる。そこで、半導体装置１には、比較的に低コストで昇圧電圧ＶＣＰを生成するための手段としてチャージポンプ２３が組み込まれている。
【0052】
また、高電圧及び大電流を取り扱う半導体装置１では、出力トランジスタ９として、縦型構造のＶＤＭＯＳＦＥＴ［vertical double diffused MOSFET］が好適に用いられる。特に、高性能で低コストなデバイスを開発する上では、ｎ型基板技術の採用が望ましい。
【0053】
ところで、ほぼ全てのモノリシック実装では、低耐圧素子（例えば３Ｖ耐圧又は５Ｖ耐圧）と高耐圧素子（４０Ｖ耐圧）の組み合わせが使用され得る。高耐圧素子が用いられることにより、システムの堅牢性が高められる。ただし、システム全体のコストを削減するためには、低耐圧素子をできるだけ多く用いて回路設計を行うことが望ましい。
【0054】
また、出力トランジスタ９のオン抵抗を引き下げるためには、出力トランジスタ９のゲート・ソース間電圧Ｖｇｓ（＝ＶＧ－ＶＯＵＴ）ができるだけ高い方が良い。例えば、出力トランジスタ９が５Ｖ駆動される場合を考える。この場合、単純に考えると、ゲート制御回路２４は、５Ｖ耐圧素子で形成されている必要がある。ただし、ゲート制御回路２４の回路面積が大きくなる。
【0055】
一方、例えば、ゲート制御回路２４が３Ｖ耐圧素子で形成されている場合を考える。この場合、単純に考えると、出力トランジスタ９は３Ｖ駆動せざるを得ない。ただし、出力トランジスタ９のオン抵抗を十分に引き下げることができなくなる。
【0056】
上記の考察に鑑み、以下では、ゲート制御回路２４の回路面積を抑えつつ素子耐圧を確保することのできる半導体装置１を提案する。
【0057】
＜半導体装置（第１実施形態）＞
図４は、半導体装置１の第１実施形態を示す図である。本実施形態の半導体装置１は、先出の比較例（図３）を基本としつつ、中間電圧生成回路４０と、電圧クランプ回路５０と、をさらに備える。
図４は、半導体装置１の第１実施形態を示す図である。本実施形態の半導体装置１は、先出の比較例（図３）を基本としつつ、中間電圧生成回路４０と、電圧クランプ回路５０と、をさらに備える。
【0058】
中間電圧生成回路４０は、昇圧電圧ＶＣＰと出力電圧ＶＯＵＴとの間の中間電圧ＶＭ１及びＶＭ２を生成する。
【0059】
本図に即して述べると、中間電圧生成回路４０は、電圧源４１及び４２を含む。電圧源４１は、昇圧電圧ＶＣＰよりも所定値Ｖ１だけ低い中間電圧ＶＭ１を生成する。電圧源４２は、出力電圧ＶＯＵＴよりも所定値Ｖ２だけ高い中間電圧ＶＭ２を生成する。なお、Ｖ１＝Ｖ２＝（ＶＣＰ－ＶＯＵＴ）／２であってもよい。この場合、ＶＭ１＝ＶＭ２＝（ＶＣＰ＋ＶＯＵＴ）／２となる。例えば、ＶＯＵＴ基準（ＶＯＵＴ＝０Ｖ）において、ＶＣＰ＝５Ｖである場合には、ＶＭ１＝ＶＭ２＝２．５Ｖとなる。
【0060】
電圧クランプ回路５０は、第１電流源２４Ｘに掛かる印加電圧を昇圧電圧ＶＣＰと中間電圧ＶＭ１との差分電圧以下（≦ＶＣＰ－ＶＭ１）に制限する。また、電圧クランプ回路５０は、第２電流源２４Ｙに掛かる印加電圧を中間電圧ＶＭ２と出力電圧ＶＯＵＴとの差分電圧以下（≦ＶＭ２－ＶＯＵＴ）に制限する。
【0061】
本図に即して述べると、電圧クランプ回路５０は、トランジスタ５１（例えばＰＭＯＳＦＥＴ）と、トランジスタ５２（例えばＮＭＯＳＦＥＴ）と、を含む。
【0062】
トランジスタ５１のソースは、第１電流源２４Ｘに接続されている。トランジスタ５１のドレインは、制御電圧ＶＧの印加端に接続されている。トランジスタ５１のゲートは、中間電圧ＶＭ１の印加端に接続されている。トランジスタ５１のバックゲートは、昇圧電圧ＶＣＰの印加端に接続されている。このように接続されたトランジスタ５１は、第１電流源２４Ｘと制御電圧ＶＧの印加端との間に接続された第１トランジスタに相当する。
【0063】
トランジスタ５２のソースは、第２電流源２４Ｙに接続されている。トランジスタ５２のドレインは、制御電圧ＶＧの印加端に接続されている。トランジスタ５２のゲートは、中間電圧ＶＭ２の印加端に接続されている。トランジスタ５２のバックゲートは、出力電圧ＶＯＵＴの印加端に接続されている。このように接続されたトランジスタ５２は、制御電圧ＶＧの印加端と第２電流源２４Ｙとの間に接続された第２トランジスタに相当する。
【0064】
このように、本実施形態の半導体装置１では、昇圧電圧ＶＣＰの印加端と出力電圧ＶＯＵＴの印加端との間に、少なくとも４つのトランジスタ（第１電流源２４Ｘ、トランジスタ５１、トランジスタ５２及び第２電流源２４Ｙ）が縦積みされている。
【0065】
例えば、出力トランジスタ９が５Ｖ駆動される場合を考える。この場合、ＶＯＵＴ基準（ＶＯＵＴ＝０Ｖ）において、ＶＣＰ＝５Ｖである場合には、ＶＭ１＝ＶＭ２＝２．５Ｖとなる。従って、本図から分かるように、上記４つのトランジスタ（第１電流源２４Ｘ、トランジスタ５１、トランジスタ５２及び第２電流源２４Ｙ）それぞれのゲート・ソース間、ゲート・ドレイン間及びソース・ドレイン間にそれぞれ印加される電圧は、いずれも３Ｖ未満となる。
【0066】
すなわち、第１電流源２４Ｘ、第２電流源２４Ｙ及び電圧クランプ回路５０をそれぞれ形成する素子の耐圧は、いずれも出力トランジスタ９のオン期間に印加される制御電圧ＶＧ（＝ＶＣＰ）と出力電圧ＶＯＵＴとの差分電圧（＝５Ｖ）より低くても足りる。
【0067】
上記の例に即して述べると、第１電流源２４Ｘ、第２電流源２４Ｙ及び電圧クランプ回路５０をそれぞれ形成する素子としては、いずれも３Ｖ耐圧素子が使用可能である。
【0068】
従って、本実施形態の半導体装置１であれば、３Ｖ耐圧素子で形成される小規模なゲート制御回路２４を用いて出力トランジスタ９を５Ｖ駆動することにより、出力トランジスタ９のオン抵抗を引き下げることが可能となる。
【0069】
なお、上記４つのトランジスタ（第１電流源２４Ｘ、トランジスタ５１、トランジスタ５２及び第２電流源２４Ｙ）それぞれのボディからドレインへの降伏電圧は、ゲート酸化物の厚さではなく、ｐｎ接合の最大許容電界によって決まる。そのため、出力トランジスタ９の５Ｖ駆動は問題とならない。
【0070】
＜半導体装置（第２実施形態）＞
図５は、半導体装置１の第２実施形態を示す図である。本実施形態の半導体装置１は、先出の第１実施形態（図４）を基本としつつ、中間電圧生成回路４０に変更が加えられている。本図に即して述べると、中間電圧生成回路４０は、先出の電圧源４１及び４２に代えて、抵抗４３及び４４とキャパシタ４５を含む。
図５は、半導体装置１の第２実施形態を示す図である。本実施形態の半導体装置１は、先出の第１実施形態（図４）を基本としつつ、中間電圧生成回路４０に変更が加えられている。本図に即して述べると、中間電圧生成回路４０は、先出の電圧源４１及び４２に代えて、抵抗４３及び４４とキャパシタ４５を含む。
【0071】
抵抗４３の第１端は、昇圧電圧ＶＣＰの印加端に接続されている。抵抗４３の第２端と抵抗４４の第１端は、いずれも中間電圧ＶＭの印加端に接続されている。抵抗４４の第２端は、出力電圧ＶＯＵＴの印加端に接続されている。
【0072】
このように接続された抵抗４３及び４４は、昇圧電圧ＶＣＰの印加端と出力電圧ＶＯＵＴの印加端との間に直列に接続されて中間電圧ＶＭを生成する抵抗分圧回路として機能する。なお、抵抗４３及び４４それぞれの抵抗値をＲ１及びＲ２とすると、ＶＭ＝（Ｒ１・ＶＣＰ＋Ｒ２・ＶＯＵＴ）／（Ｒ１＋Ｒ２）となる。特に、Ｒ１＝Ｒ２である場合には、ＶＭ＝（ＶＣＰ＋ＶＯＵＴ）／２となる。
【0073】
なお、中間電圧生成回路４０及び電圧クランプ回路５０については、その他の回路形式も採用され得る。例えば、電圧レギュレータ又は負帰還オペアンプが用いられてもよい。
【0074】
また、本図で示すように、抵抗４４にはキャパシタ４５が並列に接続されてもよい。このような構成であれば、昇圧電圧ＶＣＰに重畳するリップル成分の影響を受け難くなる。
【0075】
また、本図で示すように、出力トランジスタ９のゲート及びソースには、静電保護素子として抵抗Ｒ１及びＲ２が接続されてもよい。
【0076】
図６は、第２実施形態における各部電圧の挙動を示す図である。なお、本図の上段には入力信号ＩＮが描写されている。また、本図の下段には、出力電圧ＶＯＵＴ（実線）、制御電圧ＶＧ（小破線）、昇圧電圧ＶＣＰ（大破線）、及び、中間電圧ＶＭ（一点鎖線）が描写されている。
【0077】
入力信号ＩＮがハイレベルに立ち上げられると、昇圧電圧ＶＣＰ及び中間電圧ＶＭが出力電圧ＶＯＵＴに対して上昇する。その後、ゲート制御回路２４によるゲート充電が行われて制御電圧ＶＧが上昇する。従って、出力トランジスタ９に出力電流ＩＯＵＴが流れ始めるので、出力電圧ＶＯＵＴが上昇する。出力電圧ＶＯＵＴが所定値（＝ＶＢ－Ｖｘ、例えばＶｘ＝４Ｖ）まで上昇すると、チャージポンプ２３が起動される。その結果、昇圧電圧ＶＣＰ及び中間電圧ＶＭが電源電圧ＶＢよりも高い電圧値まで昇圧される。その後、出力電圧ＶＯＵＴが電源電圧ＶＢに達すると、出力トランジスタ９がフルオン状態となる。一方、入力信号ＩＮがローレベルに立ち下げられると、内部電源電圧ＶＲＥＧが確保されつつ、ゲート制御回路２４によるゲート放電が行われて制御電圧ＶＧが低下する。
【0078】
＜半導体装置（第３実施形態）＞
図７は、半導体装置１の第３実施形態を示す図である。本実施形態の半導体装置１は、先出の比較例（図３）と第２実施形態（図５）を基本としつつ、電圧クランプ回路５０の構成要素として、トランジスタ５３（例えばＮＭＯＳＦＥＴ）が追加されている。
図７は、半導体装置１の第３実施形態を示す図である。本実施形態の半導体装置１は、先出の比較例（図３）と第２実施形態（図５）を基本としつつ、電圧クランプ回路５０の構成要素として、トランジスタ５３（例えばＮＭＯＳＦＥＴ）が追加されている。
【0079】
トランジスタ５３のドレインは、トランジスタ２４Ａのドレインに接続されている。トランジスタ５３のソースは、基準電流源２４Ｆの第１端（＝基準電流ＩＲＥＦの出力端）に接続されている。トランジスタ５３のゲートは、中間電圧ＶＭの印加端に接続されている。トランジスタ５３のバックゲートは、出力電圧ＶＯＵＴの印加端に接続されている。このように接続されたトランジスタ５３は、基準電流源２４Ｆと第１カレントミラー（特にトランジスタ２４Ａ）との間に接続された第３トランジスタに相当する。
【0080】
このようなトランジスタ５３の導入により、トランジスタ２４Ａのゲート・ソース間、ゲート・ドレイン間及びソース・ドレイン間にそれぞれ印加される電圧は、いずれも３Ｖ未満となる。従って、トランジスタ２４Ａとしては、３Ｖ耐圧素子が使用可能となる。
【0081】
また、本図では、チャージポンプ２３の回路構成が例示されている。本図に即して述べると、チャージポンプ２３は、キャパシタＣ１～Ｃ３と、ダイオードＤ１～Ｄ３と、インバータＩＮＶと、を含む。
【0082】
ダイオードＤ１のアノードは、ハイ電圧ＶＨ（≒ＶＢ）の印加端に接続されている。ダイオードＤ１のカソードとダイオードＤ２のアノードは、いずれもキャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端とインバータＩＮＶの入力端は、いずれも発振回路２２の出力端（＝クロック信号ＣＬＫの印加端）に接続されている。
【0083】
ダイオードＤ２のカソードとダイオードＤ３のアノードは、いずれもキャパシタＣ２の第１端に接続されている。キャパシタＣ２の第２端は、インバータＩＮＶの出力端（＝反転クロック信号ＣＬＫＢの印加端）に接続されている。なお、反転クロック信号ＣＬＫＢは、クロック信号ＣＬＫの論理レベルを反転させた信号である。ダイオードＤ３のカソードとキャパシタＣ３の第１端は、いずれも昇圧電圧ＶＣＰの印加端に接続されている。キャパシタＣ３の第２端は、出力電圧ＶＯＵＴの印加端に接続されている。
【0084】
ダイオードＤ１～Ｄ３は、いずれも電荷転送スイッチとして使用される整流器である。ダイオードＤ１～Ｄ３としては、ｐｎ接合ダイオード又はＭＯＳダイオードが使用され得る。また、ダイオードＤ１～Ｄ３に代えてＭＯＳスイッチが用いられてもよい。
【0085】
キャパシタＣ１及びＣ２は、いずれもフライングキャパシタに相当する。キャパシタＣ３は、平滑キャパシタに相当する。
【0086】
チャージポンプ２３の動作は、次の通りである。第１フェイズφ１では、クロック信号ＣＬＫがローレベル（ＶＬ＝ＶＨ－ＶＲＥＦ）となり、反転クロック信号ＣＬＫＢがハイレベル（ＶＨ）となる。
【0087】
このとき、キャパシタＣ１には、ハイ電圧ＶＨの印加端からダイオードＤ１を介して充電電流が流れる。従って、ダイオードＤ１の順方向降下電圧Ｖｆを無視した場合、キャパシタＣ１は、その両端間電圧が定電圧ＶＲＥＦ（＝ＶＨ－ＶＬ）となるまで充電される。
【0088】
また、キャパシタＣ２は、直前の第２フェイズφ２において、その両端間電圧が定電圧ＶＲＥＦの２倍（＝２ＶＲＥＦ）となるまで充電されている。従って、第２フェイズφ２から第１フェイズφ１への遷移により、キャパシタＣ２の第２端がハイレベル（ＶＨ）に引き上げられると、キャパシタＣ２の第１端は、キャパシタＣ２の電荷保存則に従い、第２端よりも両端間電圧分だけ高い電圧（＝ＶＨ＋２ＶＲＥＦ）に引き上げられる。
【0089】
このとき、キャパシタＣ２とキャパシタＣ３との間では、ダイオードＤ３を介して電荷の転送が行われる。その結果、ダイオードＤ３の順方向降下電圧Ｖｆを無視した場合、キャパシタＣ３は、その両端間電圧が定電圧ＶＲＥＦの２倍（＝２ＶＲＥＦ）となるまで充電される。
【0090】
なお、第１フェイズφ１では、ダイオードＤ２が逆バイアス状態となる。従って、ダイオードＤ２を介する経路で電流が逆流することはない。
【0091】
一方、第２フェイズφ２では、クロック信号ＣＬＫがハイレベル（ＶＨ）となり、反転クロック信号ＣＬＫＢがローレベル（ＶＬ＝ＶＨ－ＶＲＥＦ）となる。
【0092】
キャパシタＣ１は、直前の第１フェイズφ１において、その両端間電圧が定電圧ＶＲＥＦとなるまで充電されている。従って、第２フェイズφ２への遷移により、キャパシタＣ１の第２端がハイレベル（＝ＶＨ）に引き上げられると、キャパシタＣ１の第１端は、キャパシタＣ１の電荷保存則に従い、第２端よりも両端間電圧分だけ高い電圧（＝ＶＨ＋ＶＲＥＦ＝２ＶＲＥＦ）に引き上げられる。
【0093】
このとき、キャパシタＣ１とキャパシタＣ２との間では、ダイオードＤ２を介して電荷の転送が行われる。その結果、ダイオードＤ２の順方向降下電圧Ｖｆを無視した場合、キャパシタＣ２は、その両端間電圧が定電圧ＶＲＥＦの２倍（＝２ＶＲＥＦ）となるまで充電される。
【0094】
また、キャパシタＣ３は、直前の第２フェイズφ２において、その両端間電圧が定電圧ＶＲＥＦの２倍（＝２ＶＲＥＦ）となるまで充電されている。
【0095】
なお、第２フェイズφ２では、ダイオードＤ１及びＤ３がいずれも逆バイアス状態となる。従って、ダイオードＤ１及びＤ３を介する経路で電流が逆流することはない。
【0096】
チャージポンプ２３では、クロック信号ＣＬＫのパルス駆動に同期して上記の第１フェイズφ１と第２フェイズφ２が交互に繰り返される。その結果、キャパシタＣ３の両端間から、定電圧ＶＲＥＦの２倍に相当する昇圧電圧ＶＣＰ（＝２ＶＲＥＦ）が出力される。
【0097】
このように、チャージポンプ２３では、２段のディクソンチャージポンプトポロジーが採用されている。ただし、チャージポンプ２３の段数及びトポロジーは、何らこれに限定されるものではない。
【0098】
ところで、先にも述べたように、キャパシタＣ２及びＣ３それぞれの両端間には、定電圧ＶＲＥＦの２倍に相当する電圧が印加される。例えば、定電圧ＶＲＥＦが３Ｖである場合には、キャパシタＣ２及びＣ３として、少なくとも６Ｖ耐圧素子（ダイオードＤ１～Ｄ３それぞれの順方向降下電圧Ｖｆを考慮した場合であれば５Ｖ耐圧素子）が必要となる。
【0099】
図８は、先出のキャパシタＣ２及びＣ３として好適に用いられるキャパシタＣの一構成例を示す図である。
【0100】
本構成例のキャパシタＣは、Ｎ型基板ｓｕｂをドレインとするＶＤＭＯＳＦＥＴ（縦型トランジスタの一種）のゲート・ボディ間容量に相当する。すなわち、ＶＤＭＯＳＦＥＴのゲートＧは、キャパシタＣの第１端（トッププレート）として機能する。また、ＶＤＭＯＳＦＥＴのボディＢ（＝高濃度Ｐ型半導体領域）は、キャパシタＣの第２端（ボトムプレート）として機能する。このように、ＶＤＭＯＳＦＥＴのゲート・ボディ間容量を利用することにより、比較的低コストで耐圧の高いキャパシタＣが得られる。
【0101】
また、本構成例のＶＤＭＯＳＦＥＴでは、一般的なＶＤＭＯＳＦＥＴと異なり、ソースＳとなる高濃度Ｎ型半導体領域が省略されている。このようなソースレスのＶＤＭＯＳＦＥＴでは、チャネルの形成が防止される。従って、一般的なＶＤＭＯＳＦＥＴよりも理論的なオン閾値電圧が高くなる。その結果、Ｎ型基板ｓｕｂとボディＢとのソフト短絡が防止され得る。なお、ソースレスのＶＤＭＯＳＦＥＴは、ソースＳが省略されている以外、一般的なＶＤＭＯＳＦＥＴと同様の製造プロセス（マスク処理）で形成され得る。
【0102】
＜車両への適用＞
図９は、車両の外観を示す図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。
図９は、車両の外観を示す図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。
【0103】
車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。
【0104】
なお、先に説明した半導体装置１は、車両Ｘに搭載される電子機器のいずれにも組み込むことが可能である。
【0105】
＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。
以下では、上記で説明した種々の実施形態について総括的に述べる。
【0106】
本明細書中に開示されている半導体装置は、電源電圧の印加端と出力電圧の印加端との間に接続されて制御電圧により駆動されるように構成された出力トランジスタと、前記電源電圧よりも高い昇圧電圧を生成するように構成された昇圧回路と、前記昇圧電圧の印加端と前記制御電圧の印加端との間に接続された第１電流源と、前記制御電圧の印加端と前記出力電圧の印加端との間に接続された第２電流源と、前記昇圧電圧と前記出力電圧との間の中間電圧を生成するように構成された中間電圧生成回路と、前記第１電流源に掛かる印加電圧を前記昇圧電圧と前記中間電圧との差分電圧以下に制限するとともに前記第２電流源に掛かる印加電圧を前記中間電圧と前記出力電圧との差分電圧以下に制限するように構成された電圧クランプ回路と、を備える構成（第１の構成）とされている。
【0107】
なお、上記第１の構成による半導体装置において、前記第１電流源、前記第２電流源及び前記電圧クランプ回路をそれぞれ形成する素子の耐圧は、前記出力トランジスタのオン期間に印加される前記制御電圧と前記出力電圧の差分電圧よりも低い構成（第２の構成）としてもよい。
【0108】
また、上記第１又は第２の構成による半導体装置において、前記中間電圧生成回路は、前記昇圧電圧の印加端と前記出力電圧の印加端との間に接続されて前記中間電圧を生成するように構成された抵抗分圧回路を含む構成（第３の構成）としてもよい。
【0109】
また、上記第１～第３いずれかの構成による半導体装置において、前記電圧クランプ回路は、前記第１電流源と前記制御電圧の印加端との間に接続された第１トランジスタと、前記制御電圧の印加端と前記第２電流源との間に接続された第２トランジスタとを含み、前記第１トランジスタ及び前記第２トランジスタそれぞれの制御端には、前記中間電圧が印加されるように構成されている構成（第４の構成）としてもよい。
【0110】
また、上記第４の構成による半導体装置において、前記第１電流源及び第２電流源は、所定の基準電流を生成するように構成された基準電流源と、前記基準電流に応じて第１電流を生成するように構成された第１カレントミラーと、前記基準電流に応じて第２電流を生成するように構成された第２カレントミラーとを含み、前記第１電流を前記第１電流源の出力とし、前記第２電流を前記第２電流源の出力とするように構成されている構成（第５の構成）としてもよい。
【0111】
また、上記第５の構成による半導体装置において、前記電圧クランプ回路は、前記基準電流源と前記第１カレントミラーとの間に接続された第３トランジスタをさらに含み、前記第３トランジスタの制御端には、前記中間電圧が印加されるように構成されている構成（第６の構成）としてもよい。
【0112】
また、上記第１～第６いずれかの構成による半導体装置において、前記昇圧回路は、キャパシタを駆動して前記昇圧電圧を生成するように構成されたチャージポンプを含む構成（第７の構成）としてもよい。
【0113】
また、上記第７の構成による半導体装置において、前記キャパシタは、縦型トランジスタのゲート・ボディ間容量を含む構成（第８の構成）としてもよい。
【0114】
また、本明細書中に開示されている電子機器は、上記第１～第８いずれかの構成による半導体装置と、前記半導体装置から電力供給を受けるように構成された負荷と、を備える構成（第９の構成）とされている。
【0115】
また、本明細書中に開示されている車両は、上記第９の構成による電子機器を備える構成（第１０の構成）とされている。
【0116】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【符号の説明】
【0117】
１ 半導体装置（ハイサイドスイッチＩＣ）
２ 直流電源
３ 負荷
９ 出力トランジスタ（ＮＭＯＳＦＥＴ）
１０ コントローラ
１１ ドレイン電極（電源電極）
１２ ソース電極（出力電極）
１３ 入力電極
１４ 基準電圧電極
１５ イネーブル電極
２０ 制御ロジック
２１ 駆動電圧生成回路
２１Ａ 電流源
２１Ｂ トランジスタ（ＰＭＯＳＦＥＴ）
２１Ｃ ツェナーダイオード
２１Ｄ ダイオード
２１Ｅ 負電圧保護回路
２１Ｆ カレントミラー回路
２２ 発振回路
２３ チャージポンプ
２４ ゲート制御回路
２４Ａ、２４Ｂ、２４Ｃ トランジスタ（ＰＭＯＳＦＥＴ）
２４Ｄ、２４Ｅ トランジスタ（ＮＭＯＳＦＥＴ）
２４Ｆ 基準電流源
２４Ｇ、２４Ｈ スイッチ
２４Ｘ 第１電流源
２４Ｙ 第２電流源
２５ アクティブクランプ回路
２６ 入力回路
２６Ａ、２６Ｂ シュミットトリガ
２７ 内部電源回路
２７Ａ 電流源
２７Ｂ カレントミラー回路
２７Ｃ ツェナーダイオード
２７Ｄ ダイオード
２８ 電源逆接続保護回路
２９ センス電流生成回路
２９Ａ、２９Ｂ センストランジスタ
３０、３１ 低入力保護回路
３２ 温度保護回路
３３ 負荷オープン保護回路
３４ 電圧監視回路
３５ 過電流保護回路
３６ クランプ回路
３７ 電流検出回路
４０ 中間電圧生成回路
４１、４２ 電圧源
４３、４４ 抵抗
４５ キャパシタ
５０ 電圧クランプ回路
５１ トランジスタ（ＰＭＯＳＦＥＴ）
５２、５３ トランジスタ（ＮＭＯＳＦＥＴ）
Ａ 電子機器
Ｃ、Ｃ１、Ｃ２、Ｃ３ キャパシタ
Ｄ１、Ｄ２、Ｄ３ ダイオード
ＩＮＶ インバータ
Ｌ インダクタンス成分
Ｒ 抵抗成分
Ｘ 車両
２ 直流電源
３ 負荷
９ 出力トランジスタ（ＮＭＯＳＦＥＴ）
１０ コントローラ
１１ ドレイン電極（電源電極）
１２ ソース電極（出力電極）
１３ 入力電極
１４ 基準電圧電極
１５ イネーブル電極
２０ 制御ロジック
２１ 駆動電圧生成回路
２１Ａ 電流源
２１Ｂ トランジスタ（ＰＭＯＳＦＥＴ）
２１Ｃ ツェナーダイオード
２１Ｄ ダイオード
２１Ｅ 負電圧保護回路
２１Ｆ カレントミラー回路
２２ 発振回路
２３ チャージポンプ
２４ ゲート制御回路
２４Ａ、２４Ｂ、２４Ｃ トランジスタ（ＰＭＯＳＦＥＴ）
２４Ｄ、２４Ｅ トランジスタ（ＮＭＯＳＦＥＴ）
２４Ｆ 基準電流源
２４Ｇ、２４Ｈ スイッチ
２４Ｘ 第１電流源
２４Ｙ 第２電流源
２５ アクティブクランプ回路
２６ 入力回路
２６Ａ、２６Ｂ シュミットトリガ
２７ 内部電源回路
２７Ａ 電流源
２７Ｂ カレントミラー回路
２７Ｃ ツェナーダイオード
２７Ｄ ダイオード
２８ 電源逆接続保護回路
２９ センス電流生成回路
２９Ａ、２９Ｂ センストランジスタ
３０、３１ 低入力保護回路
３２ 温度保護回路
３３ 負荷オープン保護回路
３４ 電圧監視回路
３５ 過電流保護回路
３６ クランプ回路
３７ 電流検出回路
４０ 中間電圧生成回路
４１、４２ 電圧源
４３、４４ 抵抗
４５ キャパシタ
５０ 電圧クランプ回路
５１ トランジスタ（ＰＭＯＳＦＥＴ）
５２、５３ トランジスタ（ＮＭＯＳＦＥＴ）
Ａ 電子機器
Ｃ、Ｃ１、Ｃ２、Ｃ３ キャパシタ
Ｄ１、Ｄ２、Ｄ３ ダイオード
ＩＮＶ インバータ
Ｌ インダクタンス成分
Ｒ 抵抗成分
Ｘ 車両
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】