特開 2024-603 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000603

(43)【公開日】2024-01-09

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/41 20060101AFI20231226BHJP

   H01L 21/338 20060101ALI20231226BHJP

   H01L 21/288 20060101ALI20231226BHJP

   H01L 29/417 20060101ALI20231226BHJP

【ＦＩ】

H01L29/44 L

H01L29/80 H

H01L29/80 U

H01L21/288 E

H01L29/50 J

H01L29/44 S

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2022099360

(22)【出願日】2022-06-21

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】堤 優也

(72)【発明者】

【氏名】江森 正臣

【テーマコード（参考）】

4M104

5F102

【Ｆターム（参考）】

4M104AA04

4M104AA07

4M104BB04

4M104BB05

4M104BB08

4M104BB09

4M104BB13

4M104BB36

4M104CC01

4M104DD37

4M104DD52

4M104FF02

4M104FF06

4M104HH20

5F102GB01

5F102GB02

5F102GC01

5F102GD01

5F102GJ02

5F102GL04

5F102GM04

5F102GQ01

5F102GV08

5F102HC01

(57)【要約】

【課題】材料コストを低減しても放熱性の低下を抑制できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、第１主面と、前記第１主面とは反対の第２主面とを有する基板と、前記第２主面を覆い、デンドライトを含む第１導電体層と、を有し、前記基板に、前記基板を貫通し、内壁面を有するビアホールが形成されており、前記第１導電体層は、前記内壁面を覆う。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１主面と、前記第１主面とは反対の第２主面とを有する基板と、
前記第２主面を覆い、デンドライトを含む第１導電体層と、
を有し、
前記基板に、前記基板を貫通し、内壁面を有するビアホールが形成されており、
前記第１導電体層は、前記内壁面を覆う半導体装置。

【請求項2】

前記第１主面の上に設けられ、前記ビアホールに露出する第１面を有する第２導電体層を有し、
前記第１導電体層は、前記第１面を直接覆う請求項１に記載の半導体装置。

【請求項3】

前記第１導電体層の前記第１面を覆う第１部分の平均厚さは０．２μｍ以上である請求項２に記載の半導体装置。

【請求項4】

前記第２主面は、
中央領域と、
前記中央領域の周辺に設けられ、一定の幅を有する環状の周辺領域と、
を有し、
前記環状の周辺領域の幅は４０μｍ以内であり、
前記第１導電体層の前記中央領域において前記第２主面を覆う第２部分の平均厚さは、前記第１部分の平均厚さよりも大きい請求項３に記載の半導体装置。

【請求項5】

前記第２部分の算術平均表面粗さは、１．５μｍ以上である請求項４に記載の半導体装置。

【請求項6】

前記第２部分の算術平均表面粗さは、前記第１部分の算術平均表面粗さの５倍以上である請求項４または請求項５に記載の半導体装置。

【請求項7】

前記第２導電体層に接続されたソース電極を備えたトランジスタを有する請求項２または請求項３に記載の半導体装置。

【請求項8】

前記第１導電体層は、銅を含有する請求項１または請求項２に記載の半導体装置。

【請求項9】

前記基板は、
前記第２主面を構成する炭化珪素基板と、
前記炭化珪素基板の上に設けられ、前記第１主面を構成する半導体層と、
を有する請求項１または請求項２に記載の半導体装置。

【請求項10】

第３導電体層を有する実装基板と、
前記第１導電体層を前記第３導電体層に接合する接合材と、
を有する請求項１または請求項２に記載の半導体装置。

【請求項11】

第１主面と、前記第１主面とは反対の第２主面とを有する基板に、前記基板を貫通し、内壁面を有するビアホールを形成する工程と、
前記第２主面および前記内壁面を覆い、デンドライトを含む第１導電体層を形成する工程と、
を有する半導体装置の製造方法。

【請求項12】

前記ビアホールを形成する工程の前に、前記第１主面に接する第１面を有する第２導電体層を形成する工程を有し、
前記ビアホールは、前記第１面が前記ビアホールに露出するように形成され、
前記第１導電体層は、前記第１面を直接覆うように形成される請求項１１に記載の半導体装置の製造方法。

【請求項13】

前記第１導電体層を形成する工程は、
電気めっき法により第１電流密度で第１めっき層を形成する工程と、
電気めっき法により前記第１電流密度よりも高い第２電流密度で前記第１めっき層の上にデンドライトを含む第２めっき層を形成する工程と、
を有する請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記第１導電体層を形成する工程は、
電気めっき法により第２電流密度でデンドライトを含む第２めっき層を形成する工程と、
電気めっき法により前記第２電流密度よりも低い第１電流密度で前記第２めっき層の上に第１めっき層を形成する工程と、
を有する請求項１２に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

電界効果トランジスタのソース電極に接続される導電体層がエピタキシャル基板の上面に形成され、エピタキシャル基板に導電体層に達するビアホールが形成され、エピタキシャル基板の下面にビアホールを通じて導電体層に接続される金めっき層が形成された半導体装置が知られている。このような半導体装置では、銀ペーストを用いて、金めっき層が実装基板の導電体層に接続され、電界効果トランジスタで発生した熱が金めっき層を介して実装基板に放出される。また、実装基板の導電体層が接地されると、銀ペースト、金めっき層および導電体層を通じてソース電極も接地される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第０１／０７６８７号

【特許文献2】特開２０１９－１４５５４６号公報

【特許文献3】特開２０２０－１７６４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

材料コストの低減のために、めっき層に金よりも安価な材料を用いることが考えられる。しかしながら、金より安価な材料を用いると、放熱性が低下するおそれがある。

【0005】

本開示は、材料コストを低減しても放熱性の低下を抑制できる半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の半導体装置は、第１主面と、前記第１主面とは反対の第２主面とを有する基板と、前記第２主面を覆い、デンドライトを含む第１導電体層と、を有し、前記基板に、前記基板を貫通し、内壁面を有するビアホールが形成されており、前記第１導電体層は、前記内壁面を覆う。

【発明の効果】

【0007】

本開示によれば、材料コストを低減しても放熱性の低下を抑制できる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態に係る半導体装置を示す断面図である。

【図2】図２は、基板の第２主面の概要を示す図である。

【図3】図３は、実施形態に係る半導体装置の使用例を示す断面図である。

【図4】図４は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その１）である。

【図5】図５は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その２）である。

【図6】図６は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その３）である。

【図7】図７は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その４）である。

【図8】図８は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その５）である。

【図9】図９は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その６）である。

【図10】図１０は、実施形態に係る半導体装置の製造方法の第１例を示す断面図（その７）である。

【図11】図１１は、実施形態に係る半導体装置の製造方法の第２例を示す断面図（その１）である。

【図12】図１２は、実施形態に係る半導体装置の製造方法の第２例を示す断面図（その２）である。

【発明を実施するための形態】

【0009】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。

【0010】

〔１〕 本開示の一態様に係る半導体装置は、第１主面と、前記第１主面とは反対の第２主面とを有する基板と、前記第２主面を覆い、デンドライトを含む第１導電体層と、を有し、前記基板に、前記基板を貫通し、内壁面を有するビアホールが形成されており、前記第１導電体層は、前記内壁面を覆う。

【0011】

第１導電体層が第２主面を覆い、デンドライトを含むため、半導体装置が接合材を用いて実装基板に実装されたときに第１導電体層と接合材との間に大きな接触面積が得られる。このため、第１導電体層から接合材へと熱を伝達しやすい。従って、第１導電体層に金よりも安価な材料を用いて材料コストを低減しても、放熱性の低下を抑制できる。また、大きな接触面積が得られることで、第１導電体層と実装基板との間に優れた接合強度が得られる。

【0012】

〔２〕 〔１〕において、前記第１主面の上に設けられ、前記ビアホールに露出する第１面を有する第２導電体層を有し、前記第１導電体層は、前記第１面を直接覆ってもよい。この場合、第１導電体層を通じて第２導電体層へと電位を付与することができる。

【0013】

〔３〕 〔２〕において、前記第１導電体層の前記第１面を覆う第１部分の平均厚さは０．２μｍ以上であってもよい。この場合、第１導電体層を通じて第２導電体層へとより安定して電位を付与することができる。

【0014】

〔４〕 〔３〕において、前記第２主面は、中央領域と、前記中央領域の周辺に設けられ、一定の幅を有する環状の周辺領域と、を有し、前記環状の周辺領域の幅は４０μｍ以内であり、前記第１導電体層の前記中央領域において前記第２主面を覆う第２部分の平均厚さは、前記第１部分の平均厚さよりも大きくてもよい。第１導電体層を通じて第２導電体層へと安定して電位を付与するためには、第１導電体層の第２主面を覆う部分が第１部分よりも厚いことが好ましい。ただし、第１導電体層の第２主面を覆う部分が第１部分よりも厚くても、中央領域で第１導電体層が薄い場合には、安定して電位を付与しにくくなるおそれがある。第２部分の平均厚さが第１部分の平均厚さより大きいことで、安定した電位の付与を実現しやすい。

【0015】

〔５〕 〔４〕において、前記第２部分の算術平均表面粗さは、１．５μｍ以上であってもよい。この場合、放熱性の低下を抑制しやすく、また、第１導電体層と実装基板との間に優れた接合強度を得やすい。

【0016】

〔６〕 〔４〕または〔５〕において、前記第２部分の算術平均表面粗さは、前記第１部分の算術平均表面粗さの５倍以上であってもよい。この場合、放熱性の低下を抑制しやすく、また、第１導電体層と実装基板との間に優れた接合強度を得やすい。

【0017】

〔７〕 〔２〕から〔６〕のいずれかにおいて、前記第２導電体層に接続されたソース電極を備えたトランジスタを有してもよい。この場合、第１導電体層および第２導電体層を通じてソース電極に接地電位等の電位を付与できる。

【0018】

〔８〕 〔１〕から〔７〕のいずれかにおいて、前記第１導電体層は、銅を含有してもよい。この場合、材料コストを低減しやすい。

【0019】

〔９〕 〔１〕から〔８〕のいずれかにおいて、前記基板は、前記第２主面を構成する炭化珪素基板と、前記炭化珪素基板の上に設けられ、前記第１主面を構成する半導体層と、を有してもよい。この場合、優れた耐圧を得やすい。

【0020】

〔１０〕 〔１〕から〔９〕のいずれかにおいて、第３導電体層を有する実装基板と、前記第１導電体層を前記第３導電体層に接合する接合材と、を有してもよい。この場合、第１導電体層から第３導電体層へと熱を伝達できる。

【0021】

〔１１〕 本開示の一態様に係る半導体装置の製造方法は、第１主面と、前記第１主面とは反対の第２主面とを有する基板に、前記基板を貫通し、内壁面を有するビアホールを形成する工程と、前記第２主面および前記内壁面を覆い、デンドライトを含む第１導電体層を形成する工程と、を有する。

【0022】

第１導電体層が第２主面を覆い、デンドライトを含むため、半導体装置が接合材を用いて実装基板に実装されたときに第１導電体層と接合材との間に大きな接触面積が得られる。このため、第１導電体層から接合材へと熱を伝達しやすい。従って、第１導電体層に金よりも安価な材料を用いて材料コストを低減しても、放熱性の低下を抑制できる。また、大きな接触面積が得られることで、第１導電体層と実装基板との間に優れた接合強度が得られる。

【0023】

〔１２〕 〔１１〕において、前記ビアホールを形成する工程の前に、前記第１主面に接する第１面を有する第２導電体層を形成する工程を有し、前記ビアホールは、前記第１面が前記ビアホールに露出するように形成され、前記第１導電体層は、前記第１面を直接覆うように形成されてもよい。この場合、第１導電体層を通じて第２導電体層へと電位を付与することができる。

【0024】

〔１３〕 〔１２〕において、前記第１導電体層を形成する工程は、電気めっき法により第１電流密度で第１めっき層を形成する工程と、電気めっき法により前記第１電流密度よりも高い第２電流密度で前記第１めっき層の上にデンドライトを含む第２めっき層を形成する工程と、を有してもよい。この場合、第１導電体層にデンドライトを含ませながら、第１導電体層の第２導電体層を覆う部分を厚く形成しやすい。第１導電体層の第２導電体層を覆う部分を厚く形成することで、第１導電体層を通じて第２導電体層へと安定して電位を付与しやすくなる。

【0025】

〔１４〕 〔１２〕において、前記第１導電体層を形成する工程は、電気めっき法により第２電流密度でデンドライトを含む第２めっき層を形成する工程と、電気めっき法により前記第２電流密度よりも低い第１電流密度で前記第２めっき層の上に第１めっき層を形成する工程と、を有してもよい。この場合も、第１導電体層にデンドライトを含ませながら、第１導電体層の第２導電体層を覆う部分を厚く形成しやすい。第１導電体層の第２導電体層を覆う部分を厚く形成することで、第１導電体層を通じて第２導電体層へと安定して電位を付与しやすくなる。

【0026】

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

【0027】

（半導体装置の構成）
図１は、実施形態に係る半導体装置を示す断面図である。図１に示すように、実施形態に係る半導体装置１００は、主として、基板１０と、ソース電極３１と、ドレイン電極３２と、ゲート電極３３とを有する。

【0028】

基板１０はエピタキシャル基板であり、炭化珪素（ＳｉＣ）基板１１と、半導体層１２とを有する。半導体層１２は炭化珪素基板１１の上に設けられている。半導体層１２は、例えばガリウム（Ｇａ）を含む窒化物半導体層である。窒化物半導体層は、電子走行層（チャネル層）および電子供給層（バリア層）等の高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）１０１の一部を構成する。基板１０は、第１主面１と、第１主面１とは反対の第２主面２とを有する。第１主面１は基板１０の上面であり、第２主面２は基板１０の下面である。炭化珪素基板１１が第２主面２を構成し、半導体層１２が第１主面１を構成する。

【0029】

ソース電極３１、ドレイン電極３２およびゲート電極３３が半導体層１２の上に設けられている。ソース電極３１およびドレイン電極３２は、例えば、順に積層された、タンタル（Ｔａ）層と、アルミニウム（Ａｌ）層とを有する。ソース電極３１およびドレイン電極３２は半導体層１２にオーミック接触する。ゲート電極３３は、例えば、順に積層された、ニッケル（Ｎｉ）層と、パラジウム（Ｐｄ）層と、金（Ａｕ）層とを有する。ゲート電極３３は半導体層１２にショットキー接触する。

【0030】

ソース電極３１、ドレイン電極３２、ゲート電極３３および半導体層１２を覆う絶縁膜４１が設けられている。絶縁膜４１は、例えば窒化シリコン（ＳｉＮ）膜である。

【0031】

基板１０に、基板１０を貫通するビアホール６０が形成されている。ビアホール６０は内壁面６１を有する。ビアホール６０はソース電極３１に達する。ソース電極３１は、ビアホール６０に露出する第１面３４を有する。第１面３４はビアホール６０の底面ともいえる。ソース電極３１は第２導電体層の一例である。

【0032】

第１導電体層５０は、めっき下地層５１と、めっき層５２とを有する。めっき下地層５１は、基板１０の第２主面２と、ビアホール６０の内壁面６１と、ビアホール６０の第１面３４とを直接覆う。めっき層５２は、めっき下地層５１を覆う。めっき下地層５１は、例えば、順に積層されたニッケルクロム合金（ＮｉＣｒ）層と、金（Ａｕ）層とを有する。金層に代えて銅層が用いられてもよい。めっき層５２はめっき下地層５１を覆う。めっき層５２の材料は、例えば金よりも安価な材料である。めっき層５２は、例えば銅層である。めっき層５２はデンドライトを含み、めっき層５２の表面には大きな凹凸が存在する。

【0033】

ここで、第１導電体層５０について詳細に説明する。図２は、基板１０の第２主面２の概要を示す図である。図２に示すように、第２主面２の外形は、例えば長方形状である。第２主面２は、中央領域２Ａと、周辺領域２Ｂとを有する。中央領域２Ａは第２主面２の外形と相似の形状を有する。周辺領域２Ｂは、中央領域２Ａの周辺に設けられ、一定の幅を有する。周辺領域２Ｂの幅は、例えば４０μｍ以内である。周辺領域２Ｂの幅が４０μｍであってもよい。図１に示すように、第１導電体層５０は、第１部分５０Ａと、第２部分５０Ｂとを有する。第１部分５０Ａは第１面３４を覆う。第２部分５０Ｂは中央領域２Ａにおいて第２主面２を覆う。

【0034】

第１部分５０Ａの平均厚さは、例えば０．２μｍ以上である。第１部分５０Ａの平均厚さとは、第１面３４を基準とした第１導電体層５０の厚さの平均値である。

【0035】

第２部分５０Ｂの平均厚さは、第１部分５０Ａの平均厚さよりも大きく、例えば１．０μｍ以上である。第２部分５０Ｂの平均厚さとは、第２主面２を基準とした第１導電体層５０の厚さの平均値である。

【0036】

第２部分５０Ｂの算術平均表面粗さＲａは、例えば１．５μｍ以上である。また、第２部分５０Ｂの算術平均表面粗さは、第１部分５０Ａの算術平均表面粗さＲａよりも大きく、例えば５倍以上である。

【0037】

（半導体装置の使用例）
次に、実施形態に係る半導体装置１００の使用例について説明する。図３は、実施形態に係る半導体装置１００の使用例を示す断面図である。

【0038】

例えば、半導体装置１００は、図３に示すように、実装基板７０に実装されて使用される。実装基板７０は、基部７１と、基部７１の上に設けられた第３導電体層７２とを有する。第１導電体層５０が接合材７３により第３導電体層７２に接合されている。接合材７３は、例えば銀を含む。接合材７３はビアホール６０内にも存在する。接合材７３は、第１導電体層５０の第３導電体層７２に対向する面と、第３導電体層７２の第１導電体層５０に対向する面とに接する。

【0039】

第３導電体層７２には、接地電位等の電位が付与される。この電位は、接合材７３および第１導電体層５０を通じてソース電極３１に付与される。従って、第３導電体層７２の電位がソース電極３１に付与される。

【0040】

本実施形態では、第１導電体層５０が第２主面２を覆い、デンドライトを含む。このため、実装基板７０に実装されたときに第１導電体層５０と接合材７３との間に大きな接触面積が得られる。従って、第１導電体層５０から接合材７３へと熱を伝達しやすい。このため、めっき層５２に金よりも安価な材料、例えば銅を用いて材料コストを低減しても、放熱性の低下を抑制できる。

【0041】

また、第１導電体層５０と接合材７３との間に大きな接触面積が得られることで、第１導電体層５０と実装基板７０との間に優れた接合強度が得られる。すなわち、いわゆるアンカー効果が得られることで優れた接合強度が得られる。

【0042】

第１導電体層５０がソース電極３１の第１面３４を直接覆うことで、第１導電体層５０を通じてソース電極３１へと電位を付与することができる。

【0043】

第１部分５０Ａの平均厚さが０．２μｍ以上であることで、第１導電体層５０を通じてソース電極３１へとより安定して電位を付与することができる。第１部分５０Ａの平均厚さは、好ましくは０．５μｍ以上であり、より好ましくは１．０μｍ以上である。

【0044】

第２部分の平均厚さ５０Ｂが第１部分５０Ａの平均厚さより大きいことで、ソース電極３１への安定した電位の付与を実現しやすい。第１導電体層５０を通じてソース電極３１へと安定して電位を付与するためには、第１導電体層５０の第２主面２を覆う部分が第１部分５０Ａよりも厚いことが好ましい。ただし、第１導電体層５０の第２主面２を覆う部分が第１部分５０Ａよりも厚くても、第１導電体層５０が周辺領域２Ｂでのみ厚く、中央領域２Ａで薄い場合には、安定して電位を付与しにくくなるおそれがある。

【0045】

第２部分５０Ｂの算術平均表面粗さＲａが１．５μｍ以上であることで、放熱性の低下を抑制しやすく、また、第１導電体層５０と実装基板７０との間に優れた接合強度を得やすい。第２部分５０Ｂの算術平均表面粗さＲａは、好ましくは２．０μｍ以上であり、より好ましくは３．０μｍ以上である。

【0046】

第２部分５０Ｂの算術平均表面粗さＲａが第１部分５０Ａの算術平均表面粗さＲａの５倍以上であることで、放熱性の低下を抑制しやすく、また、第１導電体層５０と実装基板７０との間に優れた接合強度を得やすい。第２部分５０Ｂの算術平均表面粗さＲａは第１部分５０Ａの算術平均表面粗さＲａの、好ましくは７倍以上であり、より好ましくは１０倍以上である。

【0047】

ソース電極３１を備えたＨＥＭＴ１０１が構成されていることで、ソース電極３１には、第１導電体層５０を通じて接地電位等の電位を付与できる。本実施形態では、ソース電極３１が第２導電体層の一例であるが、ソース電極３１が第２導電体層から離れて設けられ、ソース電極３１が第２導電体層に電気的に接続されていてもよい。

【0048】

第１導電体層５０が銅を含有することで、材料コストを低減しやすい。

【0049】

基板１０が炭化珪素基板１１および半導体層１２を有することで、優れた耐圧を得やすい。例えば、半導体装置１００を高耐圧が要求される用途に用いることができる。

【0050】

（半導体装置の製造方法の第１例）
次に、実施形態に係る半導体装置１００の製造方法の第１例について説明する。図４から図１０は、実施形態に係る半導体装置１００の製造方法の第１例を示す断面図である。

【0051】

第１例では、まず、図４に示すように、例えば有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法により、炭化珪素基板１１の上に半導体層１２を形成する。この結果、エピタキシャル基板である基板１０が得られる。

【0052】

次に、図５に示すように、ソース電極３１、ドレイン電極３２およびゲート電極３３を半導体層１２の上に形成する。

【0053】

次に、図６に示すように、ソース電極３１、ドレイン電極３２、ゲート電極３３および半導体層１２を覆う絶縁膜４１を形成する。

【0054】

次に、図７に示すように、基板１０に、基板１０を貫通するビアホール６０を形成する。ビアホール６０は内壁面６１を有する。ビアホール６０はソース電極３１に達するように形成する。ソース電極３１の第１面３４がビアホール６０に露出する。第１面３４はビアホール６０の底面ともいえる。

【0055】

次に、図８に示すように、基板１０の第２主面２と、ビアホール６０の内壁面６１と、ビアホール６０の第１面３４とを覆うめっき下地層５１を形成する。めっき下地層５１の形成では、例えばスパッタ法により、ニッケルクロム合金層と、金層とをこの順で積層する。金層に代えて銅層を形成してもよい。

【0056】

次に、図９に示すように、電気めっき法により、めっき下地層５１を覆う第１めっき層５３を形成する。第１めっき層５３は、その算術平均表面粗さＲａが比較的小さくなる条件で形成する。第１めっき層５３の材料は、例えば金よりも安価な材料である。第１めっき層５３は、例えば銅層である。

【0057】

次に、図１０に示すように、電気めっき法により、第１めっき層５３の上に第２めっき層５４を形成することで、第１めっき層５３および第２めっき層５４を含むめっき層５２を形成する。第２めっき層５４の材料は、例えば金よりも安価な材料である。第２めっき層５４は、例えば銅層である。第２めっき層５４はデンドライトを含むように形成する。第２めっき層５４は、その算術平均表面粗さＲａが第１めっき層５３の算術平均表面粗さＲａよりも大きくなる条件で形成する。例えば、第２めっき層５４の形成時の第２電流密度を、第１めっき層５３の形成時の第１電流密度よりも高くする。電気めっき法では、電流密度が高いほど、対極に近い部分でのめっき速度が高くなり、対極から遠い部分でのめっき速度が低くなる。このため、第２めっき層５４の基板１０の第２主面２を覆う部分上での局所的な析出が促進される一方で、ビアホール６０の内側では析出が生じにくい。この結果、デンドライトを含む第２めっき層５４を形成できる。

【0058】

このようにして、実施形態に係る半導体装置１００を製造できる。

【0059】

第１例によれば、第１導電体層５０にデンドライトを含ませながら、第１導電体層５０の第１部分５０Ａを厚く形成しやすい。第１部分５０Ａを厚く形成することで、第１導電体層５０を通じてソース電極３１へと安定して電位を付与しやすくなる。

【0060】

（半導体装置の製造方法の第２例）
次に、実施形態に係る半導体装置１００の製造方法の第２例について説明する。図１１から図１２は、実施形態に係る半導体装置１００の製造方法の第２例を示す断面図である。

【0061】

第２例では、まず、第１例と同じ手順でめっき下地層５１の形成までの処理を行う（図８参照）。次に、図１１に示すように、電気めっき法により、めっき下地層５１を覆う第２めっき層５４を形成する。第２めっき層５４の材料は、例えば金よりも安価な材料である。第２めっき層５４は、例えば銅層である。第２めっき層５４はデンドライトを含むように形成する。第２めっき層５４は、その算術平均表面粗さＲａが比較的大きくなる条件で形成する。

【0062】

次に、図１２に示すように、電気めっき法により、第２めっき層５４の上に第１めっき層５３を形成することで、第１めっき層５３および第２めっき層５４を含むめっき層５２を形成する。第１めっき層５３の材料は、例えば金よりも安価な材料である。第１めっき層５３は、例えば銅層である。第１めっき層５３は、第１めっき層５３自体の厚さのばらつきが第２めっき層５４の厚さのばらつきよりも小さくなる条件で形成する。例えば、第１めっき層５３の形成時の第１電流密度を、第２めっき層５４の形成時の第２電流密度よりも低くする。

【0063】

このようにして、実施形態に係る半導体装置１００を製造できる。

【0064】

第２例によっても、第１導電体層５０にデンドライトを含ませながら、第１導電体層５０の第１部分５０Ａを厚く形成しやすい。第１部分５０Ａを厚く形成することで、第１導電体層５０を通じてソース電極３１へと安定して電位を付与しやすくなる。

【0065】

なお、算術平均表面粗さは、原子間力顕微鏡（atomic force microscope：ＡＦＭ）を用いて測定できる。

【0066】

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形および変更が可能である。

【符号の説明】

【0067】

１：第１主面
２：第２主面
２Ａ：中央領域
２Ｂ：周辺領域
１０：基板
１１：炭化珪素基板
１２：半導体層
３１：ソース電極
３２：ドレイン電極
３３：ゲート電極
３４：第１面
４１：絶縁膜
５０：第１導電体層
５０Ａ：第１部分
５０Ｂ：第２部分
５１：下地層
５２：めっき層
５３：第１めっき層
５４：第２めっき層
６０：ビアホール
６１：内壁面
７０：実装基板
７１：基部
７２：第３導電体層
７３：接合材
１００：半導体装置
１０１：高電子移動度トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】