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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024060384
(43)【公開日】2024-05-02
(54)【発明の名称】半導体集積回路及び半導体記憶装置
(51)【国際特許分類】
G11C 16/10 20060101AFI20240424BHJP
G11C 7/10 20060101ALI20240424BHJP
H03K 5/08 20060101ALI20240424BHJP
【ＦＩ】
G11C16/10 170
G11C7/10 460
G11C7/10 505
H03K5/08 E
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022167716
(22)【出願日】2022-10-19
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】清水 優
(72)【発明者】
【氏名】平嶋 康伯
(72)【発明者】
【氏名】藤沢 公
(72)【発明者】
【氏名】バーグハート マイケル
(72)【発明者】
【氏名】張 原倫
【テーマコード（参考）】
5B225
5J039
【Ｆターム（参考）】
5B225BA08
5B225CA15
5B225EA05
5B225EF11
5B225FA02
5J039DA09
5J039KK16
5J039KK19
5J039MM03
(57)【要約】
【課題】高速に動作する半導体集積回路及び半導体記憶装置を提供する。
【解決手段】入力回路のアンプは、ゲートがデータ信号を入力する第１のノードに接続され、ソースが第２のノードに接続され、ドレインが第３のノードに接続された第１のＰＭＯＳトランジスタと、ゲートが参照信号を入力する第４のノードに接続され、ソースが第２のノードに接続され、ドレインが第５のノードに接続された第２のＰＭＯＳトランジスタと、電源電圧と第２のノードとの間に接続された電流源と、第３のノード及び第５のノードと接地電圧との間に接続された負荷回路と、ゲートが第１のノードに接続され、ドレインが電源電圧に接続され、ソースが第５のノードに接続された第１のＮＭＯＳトランジスタと、ゲートが第４のノードに接続され、ドレインが電源電圧に接続され、ソースが第３のノードに接続された第２のＮＭＯＳトランジスタと、を備える。
【選択図】図１０Ａ
【解決手段】入力回路のアンプは、ゲートがデータ信号を入力する第１のノードに接続され、ソースが第２のノードに接続され、ドレインが第３のノードに接続された第１のＰＭＯＳトランジスタと、ゲートが参照信号を入力する第４のノードに接続され、ソースが第２のノードに接続され、ドレインが第５のノードに接続された第２のＰＭＯＳトランジスタと、電源電圧と第２のノードとの間に接続された電流源と、第３のノード及び第５のノードと接地電圧との間に接続された負荷回路と、ゲートが第１のノードに接続され、ドレインが電源電圧に接続され、ソースが第５のノードに接続された第１のＮＭＯＳトランジスタと、ゲートが第４のノードに接続され、ドレインが電源電圧に接続され、ソースが第３のノードに接続された第２のＮＭＯＳトランジスタと、を備える。
【選択図】図１０Ａ
【特許請求の範囲】
【請求項1】
アンプを有する入力回路を備え、
前記アンプは、
電源電圧に電気的に接続された電流源と、
ゲートがデータ信号を入力する第１のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第２のノードに電気的に接続された第１のＰＭＯＳトランジスタと、
ゲートが参照信号を入力する第３のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第４のノードに電気的に接続された第２のＰＭＯＳトランジスタと、
前記第２のノード及び前記第４のノードと接地電圧との間に電気的に接続された負荷回路と、
ゲートが前記第１のノードに電気的に接続され、ドレインが前記電源電圧に電気的に接続され、ソースが前記第４のノードに電気的に接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第３のノードに電気的に接続され、ドレインが前記電源電圧に電気的に接続され、ソースが前記第２のノードに電気的に接続された第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのドレインと前記電源電圧との間に電気的に接続された第１の電流制限回路と、
前記第２のＮＭＯＳトランジスタのドレインと前記電源電圧との間に電気的に接続された第２の電流制限回路と
を備える
半導体集積回路。
前記アンプは、
電源電圧に電気的に接続された電流源と、
ゲートがデータ信号を入力する第１のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第２のノードに電気的に接続された第１のＰＭＯＳトランジスタと、
ゲートが参照信号を入力する第３のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第４のノードに電気的に接続された第２のＰＭＯＳトランジスタと、
前記第２のノード及び前記第４のノードと接地電圧との間に電気的に接続された負荷回路と、
ゲートが前記第１のノードに電気的に接続され、ドレインが前記電源電圧に電気的に接続され、ソースが前記第４のノードに電気的に接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第３のノードに電気的に接続され、ドレインが前記電源電圧に電気的に接続され、ソースが前記第２のノードに電気的に接続された第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのドレインと前記電源電圧との間に電気的に接続された第１の電流制限回路と、
前記第２のＮＭＯＳトランジスタのドレインと前記電源電圧との間に電気的に接続された第２の電流制限回路と
を備える
半導体集積回路。
【請求項2】
前記負荷回路は、
前記第２のノードと前記接地電圧との間に電気的に接続された第１のインピーダンスと、
前記第４のノードと前記接地電圧との間に電気的に接続された第２のインピーダンスと
を備える
請求項１記載の半導体集積回路。
前記第２のノードと前記接地電圧との間に電気的に接続された第１のインピーダンスと、
前記第４のノードと前記接地電圧との間に電気的に接続された第２のインピーダンスと
を備える
請求項１記載の半導体集積回路。
【請求項3】
前記負荷回路は、
ドレインが前記第２のノードに電気的に接続され、ソースが前記接地電圧に電気的に接続され、ゲートが第５のノードに電気的に接続された第３のＮＭＯＳトランジスタと、
ドレインが前記第４のノードに電気的に接続され、ソースが前記接地電圧に電気的に接続され、ゲートが前記第５のノードに電気的に接続された第４のＮＭＯＳトランジスタと、
前記第２のノードと前記第５のノードとの間に電気的に接続された抵抗素子と、
前記第４のノードと前記第５のノードとの間に電気的に接続された抵抗素子と
を備える
請求項１記載の半導体集積回路。
ドレインが前記第２のノードに電気的に接続され、ソースが前記接地電圧に電気的に接続され、ゲートが第５のノードに電気的に接続された第３のＮＭＯＳトランジスタと、
ドレインが前記第４のノードに電気的に接続され、ソースが前記接地電圧に電気的に接続され、ゲートが前記第５のノードに電気的に接続された第４のＮＭＯＳトランジスタと、
前記第２のノードと前記第５のノードとの間に電気的に接続された抵抗素子と、
前記第４のノードと前記第５のノードとの間に電気的に接続された抵抗素子と
を備える
請求項１記載の半導体集積回路。
【請求項4】
前記第１の電流制限回路及び前記第２の電流制限回路は、ＰＭＯＳトランジスタである
請求項１記載の半導体集積回路。
請求項１記載の半導体集積回路。
【請求項5】
前記第１の電流制限回路及び前記第２の電流制限回路は、抵抗素子である
請求項１記載の半導体集積回路。
請求項１記載の半導体集積回路。
【請求項6】
前記アンプは、
前記電源電圧と前記電流源との間に電気的に接続された第１のスイッチトランジスタと、
前記電源電圧と第１のＮＭＯＳトランジスタとの間に電気的に接続された第２のスイッチトランジスタと、
前記電源電圧と第２のＮＭＯＳトランジスタとの間に電気的に接続された第３のスイッチトランジスタと
を備える
請求項１記載の半導体集積回路。
前記電源電圧と前記電流源との間に電気的に接続された第１のスイッチトランジスタと、
前記電源電圧と第１のＮＭＯＳトランジスタとの間に電気的に接続された第２のスイッチトランジスタと、
前記電源電圧と第２のＮＭＯＳトランジスタとの間に電気的に接続された第３のスイッチトランジスタと
を備える
請求項１記載の半導体集積回路。
【請求項7】
前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタと比較して、ゲート幅が小さく、
前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、前記電流源のトランジスタと比較して、ゲート幅が小さい
請求項１記載の半導体集積回路。
前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、前記電流源のトランジスタと比較して、ゲート幅が小さい
請求項１記載の半導体集積回路。
【請求項8】
メモリセルアレイと、
前記メモリセルアレイの周辺に設けられた請求項１記載の半導体集積回路と
を備えた半導体記憶装置。
前記メモリセルアレイの周辺に設けられた請求項１記載の半導体集積回路と
を備えた半導体記憶装置。
【請求項9】
アンプを有する入力回路を備え、
前記アンプは、
接地電圧に電気的に接続された電流源と、
ゲートがデータ信号を入力する第１のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第２のノードに電気的に接続された第１のＮＭＯＳトランジスタと、
ゲートが参照信号を入力する第３のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第４のノードに電気的に接続された第２のＮＭＯＳトランジスタと、
前記第２のノード及び前記第４のノードと電源電圧との間に電気的に接続された負荷回路と、
ゲートが前記第１のノードに電気的に接続され、ドレインが前記接地電圧に電気的に接続され、ソースが前記第４のノードに電気的に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記第３のノードに電気的に接続され、ドレインが前記接地電圧に電気的に接続され、ソースが前記第２のノードに電気的に接続された第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインと前記接地電圧との間に電気的に接続された第１の電流制限回路と、
前記第２のＰＭＯＳトランジスタのドレインと前記接地電圧との間に電気的に接続された第２の電流制限回路と
を備える
半導体集積回路。
前記アンプは、
接地電圧に電気的に接続された電流源と、
ゲートがデータ信号を入力する第１のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第２のノードに電気的に接続された第１のＮＭＯＳトランジスタと、
ゲートが参照信号を入力する第３のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第４のノードに電気的に接続された第２のＮＭＯＳトランジスタと、
前記第２のノード及び前記第４のノードと電源電圧との間に電気的に接続された負荷回路と、
ゲートが前記第１のノードに電気的に接続され、ドレインが前記接地電圧に電気的に接続され、ソースが前記第４のノードに電気的に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記第３のノードに電気的に接続され、ドレインが前記接地電圧に電気的に接続され、ソースが前記第２のノードに電気的に接続された第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインと前記接地電圧との間に電気的に接続された第１の電流制限回路と、
前記第２のＰＭＯＳトランジスタのドレインと前記接地電圧との間に電気的に接続された第２の電流制限回路と
を備える
半導体集積回路。
【請求項10】
メモリセルアレイと、
前記メモリセルアレイの周辺に設けられた請求項９記載の半導体集積回路と
を備えた半導体記憶装置。
前記メモリセルアレイの周辺に設けられた請求項９記載の半導体集積回路と
を備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体集積回路及び半導体記憶装置に関する。
【背景技術】
【0002】
複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータを入力する入力回路と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／０３３５４０１号明細書
【特許文献2】米国特許出願公開第２０１２／０２５０４２３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
高速に動作する半導体集積回路及び半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体集積回路は、アンプを有する入力回路を備え、アンプは、電源電圧に電気的に接続された電流源と、ゲートがデータ信号を入力する第１のノードに電気的に接続され、ソースが電流源に電気的に接続され、ドレインが第２のノードに電気的に接続された第１のＰＭＯＳトランジスタと、ゲートが参照信号を入力する第３のノードに電気的に接続され、ソースが電流源に電気的に接続され、ドレインが第４のノードに電気的に接続された第２のＰＭＯＳトランジスタと、第２のノード及び第４のノードと接地電圧との間に電気的に接続された負荷回路と、ゲートが第１のノードに電気的に接続され、ドレインが電源電圧に電気的に接続され、ソースが第４のノードに電気的に接続された第１のＮＭＯＳトランジスタと、ゲートが第３のノードに電気的に接続され、ドレインが電源電圧に電気的に接続され、ソースが第２のノードに電気的に接続された第２のＮＭＯＳトランジスタと、第１のＮＭＯＳトランジスタのドレインと電源電圧との間に電気的に接続された第１の電流制限回路と、第２のＮＭＯＳトランジスタのドレインと電源電圧との間に電気的に接続された第２の電流制限回路と、を備える。
【図面の簡単な説明】
【0006】
【図1】メモリシステム１０の構成を示す模式的なブロック図である。
【図2】メモリシステム１０の構成例を示す模式的な側面図である。
【図3】メモリシステム１０の構成例を示す模式的な平面図である。
【図4】メモリダイＭＤの構成を示す模式的なブロック図である。
【図5】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図6】メモリダイＭＤの一部の構成を示す模式的な斜視図である。
【図7】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図8】入出力制御回路Ｉ／Ｏの一部の構成を示す模式的なブロック図である。
【図9】入力回路２１０，２２０及び入力バッファ回路２３０の構成を示す模式的なブロック図である。
【図10A】第１実施形態に係るコンパレータ２１１の構成を示す模式的な回路図である。
【図10B】比較例に係るコンパレータ２１１Ｇの構成を示す模式的な回路図である。
【図11】書き込み動作におけるデータ信号の入力例を示すタイミングチャートである。
【図12】コンパレータ２１１の動作を示す波形図である。
【図13】コンパレータ２１１の動作を示す波形図である。
【図14】コンパレータ２１１の動作を示す波形図である。
【図15】第２実施形態に係るコンパレータ２１１Ａの構成を示す模式的な回路図である。
【図16】第３実施形態に係るコンパレータ２１１Ｂの構成を示す模式的な回路図である。
【図17】第４実施形態に係るコンパレータ２１１Ｃの構成を示す模式的な回路図である。
【図18】第５実施形態に係る第１のアンプ３００の構成を示す模式的な回路図である。
【図19】第６実施形態に係るコンパレータ２１１Ｄの構成を示す模式的な回路図である。
【図20】第７実施形態に係るコンパレータ２１１Ｅの構成を示す模式的な回路図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体集積回路及び半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
【0013】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
【0014】
【0015】
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
【0016】
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
【0017】
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
【0018】
［メモリダイＭＤの構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図８は、入出力制御回路Ｉ／Ｏの一部の構成を示す模式的なブロック図である。図９は、入力回路２１０，２２０及び入力バッファ回路２３０の構成を示す模式的なブロック図である。図１０Ａは、第１実施形態に係るコンパレータ２１１の構成を示す模式的な回路図である。図１０Ｂは、比較例に係るコンパレータ２１１Ｇの構成を示す模式的な回路図である。尚、図１０Ｂのコンパレータ２１１Ｇの第１のアンプ３００Ｇは、図１０Ａのコンパレータ２１１の第１のアンプ３００からソースフォロワ回路３０２を除いた回路である。
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図８は、入出力制御回路Ｉ／Ｏの一部の構成を示す模式的なブロック図である。図９は、入力回路２１０，２２０及び入力バッファ回路２３０の構成を示す模式的なブロック図である。図１０Ａは、第１実施形態に係るコンパレータ２１１の構成を示す模式的な回路図である。図１０Ｂは、比較例に係るコンパレータ２１１Ｇの構成を示す模式的な回路図である。尚、図１０Ｂのコンパレータ２１１Ｇの第１のアンプ３００Ｇは、図１０Ａのコンパレータ２１１の第１のアンプ３００からソースフォロワ回路３０２を除いた回路である。
【0019】
図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0020】
図４に示す複数の制御端子の横には、入出力方向を示す矢印を図示している。図４において、左から右への矢印が付された制御端子は、コントローラダイＣＤからメモリダイＭＤへの、データ又はその他の信号の入力に使用可能である。図４において、右から左への矢印が付された制御端子は、メモリダイＭＤからコントローラダイＣＤへの、データ又はその他の信号の出力に使用可能である。図４において、左右双方向の矢印が付された制御端子は、コントローラダイＣＤからメモリダイＭＤへの、データ又はその他の信号の入力、及び、メモリダイＭＤからコントローラダイＣＤへの、データ又はその他の信号の出力の、双方に使用可能である。
【0021】
【0022】
図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡ０，ＭＣＡ１と、メモリセルアレイＭＣＡ０，ＭＣＡ１に接続された周辺回路ＰＣと、を備える。尚、以下の説明においては、メモリセルアレイＭＣＡ０，ＭＣＡ１を、メモリセルアレイＭＣＡと呼ぶ場合がある。また、メモリセルアレイＭＣＡ０，ＭＣＡ１を、プレーンＰＬＮ０，ＰＬＮ１と呼ぶ場合がある。
【0023】
【0024】
［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0025】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
【0026】
メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0027】
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0028】
メモリセルアレイＭＣＡは、例えば図６に示す様に、半導体基板１００の上方に設けられている。尚、図６の例では、半導体基板１００とメモリセルアレイＭＣＡとの間に、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。
【0029】
メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
【0030】
メモリブロックＢＬＫは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0031】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0032】
また、複数の導電層１１０のうち、最下層に位置する２以上の導電層１１０は、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳ，ＳＴＳｂのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0033】
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0034】
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。
【0035】
導電層１１０の下方には、半導体層１１２が設けられている。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0036】
半導体層１１２は、ソース線ＳＬ（図５）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡに含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
【0037】
半導体柱１２０は、例えば図６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図６に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0038】
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介してビット線ＢＬに接続される。
【0039】
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜を備える。トンネル絶縁膜及びブロック絶縁膜は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜、電荷蓄積膜、及び、ブロック絶縁膜は略円筒状の形状を有し、半導体柱１２０と半導体層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0040】
尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0041】
複数の導電層１１０のＸ方向における端部には、複数のコンタクトＣＣが設けられている。複数の導電層１１０は、これら複数のコンタクトＣＣを介して周辺回路ＰＣに接続されている。図６に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0042】
［周辺回路ＰＣの構成］
周辺回路ＰＣは、例えば図４に示す様に、ロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。違う言い方をすると、メモリダイＭＤにおける、メモリセルアレイＭＣＡ（メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続された）以外の全ての部分が、周辺回路ＰＣとして機能する。
周辺回路ＰＣは、例えば図４に示す様に、ロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。違う言い方をすると、メモリダイＭＤにおける、メモリセルアレイＭＣＡ（メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続された）以外の全ての部分が、周辺回路ＰＣとして機能する。
【0043】
［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
【0044】
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを順次参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
【0045】
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
【0046】
ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
【0047】
尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ，ＳＧＳｂ）及び接地電圧ＶＳＳが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。
【0048】
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
【0049】
［センスアンプＳＡの構成］
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
【0050】
尚、以下の説明においては、センスアンプモジュールＳＡＭ０，ＳＡＭ１を、センスアンプモジュールＳＡＭと呼び、キャッシュメモリＣＭ０，ＣＭ１を、キャッシュメモリＣＭと呼び、ラッチ回路ＸＤＬ０，ＸＤＬ１を、ラッチ回路ＸＤＬと呼ぶ場合がある。
【0051】
センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬにそれぞれ対応するセンス回路と、センス回路に接続された複数のラッチ回路等と、を備える。
【0052】
キャッシュメモリＣＭは、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、それぞれセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータＤａｔ又はメモリセルＭＣから読み出されたユーザデータＤａｔが格納される。
【0053】
キャッシュメモリＣＭには、例えば図７に示す様に、カラムデコーダＣＯＬＤが接続される。より具体的には、センスアンプＳＡ０に含まれるキャッシュメモリＣＭ０にはカラムデコーダＣＯＬＤ０が接続され、センスアンプＳＡ１に含まれるキャッシュメモリＣＭ１にはカラムデコーダＣＯＬＤ１が接続される。カラムデコーダＣＯＬＤは、アドレスレジスタＡＤＲ（図４）に格納されたカラムアドレスＣＡをデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。
【0054】
尚、これら複数のラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、書き込み動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読み出し動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、データアウト動作の際に、カラムデコーダＣＯＬＤ及びマルチプレクサＭＰＸを介して、入出力制御回路Ｉ／Ｏに順次転送される。
【0055】
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。電源電圧ＶＣＣは例えば２．５Ｖであり、接地電圧ＶＳＳは例えば０Ｖである。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。尚、電圧生成回路ＶＧは、後述する電源電圧ＶＤＤも生成する。
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。電源電圧ＶＣＣは例えば２．５Ｖであり、接地電圧ＶＳＳは例えば０Ｖである。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。尚、電圧生成回路ＶＧは、後述する電源電圧ＶＤＤも生成する。
【0056】
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
【0057】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹは、例えば、読み出し動作、書き込み動作、消去動作等、メモリセルアレイＭＣＡに対して電圧を供給する動作の実行中に“Ｌ”状態となり、それ以外の場合には“Ｈ”状態となる。尚、データアウト動作、ステータスリード等、メモリセルアレイＭＣＡに対して電圧を供給しない動作を実行しても、端子ＲＹ／／ＢＹは“Ｌ”状態にはならない。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
【0058】
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
【0059】
尚、アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
【0060】
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
【0061】
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディ／ビジー情報を保持する。
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、書き込み動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディ／ビジー情報を保持する。
【0062】
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、例えば図８に示す様に、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、複数の入力回路２１０と、入力回路２２０と、入力バッファ回路２３０と、複数の出力回路２４０と、出力回路２５０と、出力バッファ回路２６０と、を備える。入力回路２１０，２２０は例えばコンパレータ等のレシーバ（Input Receiver）であり、出力回路２４０，２５０は例えばＯＣＤ（Off Chip Driver）回路等のドライバである。入出力制御回路Ｉ／Ｏの少なくとも一部は、入出力用電源電圧ＶＣＣＱ（図４）が供給される電圧供給線に接続されている。入出力用電源電圧ＶＣＣＱは例えば１．２Ｖである。
入出力制御回路Ｉ／Ｏ（図４）は、例えば図８に示す様に、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、複数の入力回路２１０と、入力回路２２０と、入力バッファ回路２３０と、複数の出力回路２４０と、出力回路２５０と、出力バッファ回路２６０と、を備える。入力回路２１０，２２０は例えばコンパレータ等のレシーバ（Input Receiver）であり、出力回路２４０，２５０は例えばＯＣＤ（Off Chip Driver）回路等のドライバである。入出力制御回路Ｉ／Ｏの少なくとも一部は、入出力用電源電圧ＶＣＣＱ（図４）が供給される電圧供給線に接続されている。入出力用電源電圧ＶＣＣＱは例えば１．２Ｖである。
【0063】
データ信号入出力端子ＤＱ０～ＤＱ７、及びデータストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路（例えば図８の入力バッファ回路２３０）から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路（例えば図８の出力バッファ回路２６０）に入力される。
【0064】
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
【0065】
データ信号入出力端子ＤＱ０～ＤＱ７の各々は、例えば図８に示す様に、入力回路２１０及び出力回路２４０に接続される。データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば図８に示す様に、入力回路２２０及び出力回路２５０に接続される。
【0066】
入力回路２１０は、例えば図９に示す様に、コンパレータ２１１と、信号伝搬回路２１２と、を備える。コンパレータ２１１は、一方の入力端子がデータ信号入出力端子ＤＱ０～ＤＱ７のいずれかに接続され、他方の入力端子が参照電圧（参照信号）ＶＲＥＦを供給する電圧供給線に接続される。信号伝搬回路２１２は、コンパレータ２１１の出力信号を伝搬させる。信号伝搬回路２１２によって伝搬される信号Ｄｉｎは、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータ等に対応する。
【0067】
入力回路２２０は、例えば図９に示す様に、コンパレータ２２１と、信号伝搬回路２２２，２２３と、を備える。コンパレータ２２１は、一方の入力端子がデータストローブ信号入出力端子ＤＱＳに接続され、他方の入力端子がデータストローブ信号入出力端子／ＤＱＳに接続される。信号伝搬回路２２２，２２３は、コンパレータ２２１の出力信号を伝搬させる。信号伝搬回路２２２，２２３は、信号Ｓｉｇ１，Ｓｉｇ２を伝搬する。信号Ｓｉｇ１，Ｓｉｇ２は、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力されたデータストローブ信号である。即ち、信号Ｓｉｇ１，Ｓｉｇ２は、データの取り込みのタイミングを制御するタイミング制御信号であり、いわゆるクロック信号としても機能する。尚、信号Ｓｉｇ２は信号Ｓｉｇ１の反転信号である。
【0068】
入力バッファ回路２３０は、例えば図９に示す様に、ラッチ回路２３０ｅと、ラッチ回路２３０ｏと、を備える。ラッチ回路２３０ｅは、信号Ｄｉｎに含まれる偶数番目のデータをラッチする。ラッチ回路２３０ｏは、信号Ｄｉｎに含まれる奇数番目のデータをラッチする。
【0069】
出力回路２４０，２５０（図８）は、ＯＣＤ回路等を備える。出力バッファ回路２６０は、ラッチ回路等を備える。出力回路２４０，２５０及び出力バッファ回路２６０の詳細な構成については省略する。
【0070】
入力回路２１０のコンパレータ２１１（図９）は、例えば図１０Ａに示す様に、第１のアンプ３００と、第２のアンプ３１０と、を備える。第１のアンプ３００は、シングル入力・差動出力型のアンプである。第１のアンプ３００は、差動回路３０３と、負荷回路３０１と、ソースフォロワ回路３０２と、を備える。
【0071】
差動回路３０３及び負荷回路３０１は、第２のノードＮ２及び第４のノードＮ４を介して互いに電気的に接続されている。差動回路３０３及び負荷回路３０１が差動アンプを構成する。第１のノードＮ１及び第３のノードＮ３は、それぞれ、差動アンプにおけるＰ側及びＮ側の入力端子に接続されている。第２のノードＮ２及び第４のノードＮ４は、それぞれ、差動アンプにおけるＰ側及びＮ側の出力端子に接続されている。Ｐ側の入力端子がデータ信号入出力端子ＤＱ０～ＤＱ７のいずれかに接続され、Ｎ側の入力端子が参照電圧（参照信号）ＶＲＥＦを供給する電圧供給線に接続される。
【0072】
データ信号ＩＮＰ（ＤＱ）は、Ｐ側の入力端子（データ信号入出力端子ＤＱ０～ＤＱ７のいずれか）を介して入力されるデータ信号に対応する。データ信号ＩＮＰ（ＤＱ）は、入出力用電源電圧ＶＣＣＱ（例えば１．２Ｖ）と接地電圧ＶＳＳ（例えば０Ｖ）との間でデータの論理レベルに応じてスウィングする。参照電圧（参照信号）ＶＲＥＦは、Ｎ側の入力端子を介して入力される基準電圧に対応する。参照電圧ＶＲＥＦは、データ信号ＩＮＰ（ＤＱ）の振幅（入出力用電源電圧ＶＣＣＱ、例えば１．２Ｖ）の半分（例えば０．６Ｖ）程度の直流電圧である。Ｐ側信号ＯＵＴＰは、Ｐ側の出力端子を介して出力される出力信号に対応する。Ｎ側信号ＯＵＴＮは、Ｎ側の出力端子を介して出力される出力信号に対応する。第１のアンプ３００は、データ信号ＩＮＰ及び参照電圧ＶＲＥＦを入力し、データ信号ＩＮＰに応じたＰ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮを生成し、第２のノードＮ２及び第４のノードＮ４を介して第２のアンプ３１０に出力する。
【0073】
差動回路３０３は、電源電圧ＶＤＤと負荷回路３０１との間に設けられている。差動回路３０３は、トランジスタＭ１０，Ｍ１１と、電流源ＣＳと、を備える。トランジスタＭ１０，Ｍ１１は、ＰＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ）で構成されている。トランジスタＭ１０，Ｍ１１は、差動対を構成する。
【0074】
トランジスタＭ１０は、ゲート電極がデータ信号ＩＮＰを入力する第１のノードＮ１に電気的に接続され、ソース電極がノードＮＣに電気的に接続され、ドレイン電極が第２のノードＮ２に電気的に接続されている。また、トランジスタＭ１１は、ゲート電極が参照電圧ＶＲＥＦを入力する第３のノードＮ３に電気的に接続され、ソース電極がノードＮＣに電気的に接続され、ドレイン電極が第４のノードＮ４に電気的に接続されている。
【0075】
電流源ＣＳは、電源電圧ＶＤＤとノードＮＣとの間に電気的に接続されている。電流源ＣＳは、例えばトランジスタＭ１で構成される。トランジスタＭ１は、ＰＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ）で構成されている。トランジスタＭ１は、ゲート電極が信号ＰＢＩＡＳ（バイアス信号）を入力する信号線に電気的に接続され、ソース電極が電源電圧ＶＤＤに電気的に接続され、ドレイン電極がノードＮＣに電気的に接続されている。
【0076】
負荷回路３０１は、差動回路３０３と接地電圧ＶＳＳとの間に設けられている。負荷回路３０１は、第１のインピーダンスＺ０と、第２のインピーダンスＺ１と、を備える。第１のインピーダンスＺ０は、第２のノードＮ２と接地電圧ＶＳＳとの間に電気的に接続されている。第２のインピーダンスＺ１は、第４のノードＮ４と接地電圧ＶＳＳとの間に電気的に接続されている。尚、第１のインピーダンスＺ０及び第２のインピーダンスＺ１は、それぞれ、抵抗素子で構成されても良い。
【0077】
ソースフォロワ回路３０２は、差動回路３０３と並列に接続されている。ソースフォロワ回路３０２は、トランジスタＭ２０，Ｍ３０と、第１の電流制限回路ＣＬ１と、第２の電流制限回路ＣＬ２と、を備える。
【0078】
第１の電流制限回路ＣＬ１は、例えばトランジスタＭ２で構成されている。第２の電流制限回路ＣＬ２は、例えばトランジスタＭ３で構成されている。トランジスタＭ２，Ｍ３は、ＰＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ）で構成されている。トランジスタＭ２は、ゲート電極が信号ＰＢＩＡＳを入力する信号線に電気的に接続され、ソース電極が電源電圧ＶＤＤに電気的に接続され、ドレイン電極がトランジスタＭ２０のドレイン電極に電気的に接続されている。トランジスタＭ３は、ゲート電極が信号ＰＢＩＡＳを入力する信号線に電気的に接続され、ソース電極が電源電圧ＶＤＤに電気的に接続され、ドレイン電極がトランジスタＭ３０のドレイン電極に電気的に接続されている。
【0079】
トランジスタＭ２０，Ｍ３０は、ＮＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ）で構成されている。トランジスタＭ２０は、ゲート電極がデータ信号ＩＮＰを入力する第１のノードＮ１に電気的に接続され、ドレイン電極がトランジスタＭ２のドレイン電極に電気的に接続され、ソース電極が第４のノードＮ４に電気的に接続されている。トランジスタＭ３０は、ゲート電極が参照電圧ＶＲＥＦを入力する第３のノードＮ３に電気的に接続され、ドレイン電極がトランジスタＭ３のドレイン電極に電気的に接続され、ソース電極が第２のノードＮ２に電気的に接続されている。
【0080】
第２のアンプ３１０は、差動入力・シングル出力型のアンプである。第２のアンプ３１０は、一方の入力端子が第１のアンプ３００の第２のノードＮ２に電気的に接続され、他方の入力端子が第１のアンプ３００の第４のノードＮ４に電気的に接続されている。第２のアンプ３１０は、差動信号としてのＰ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮを入力し、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮに応じた出力信号ＢＵＦ＿ＯＵＴを生成して信号伝搬回路２１２（図９）に出力する。第２のアンプ３１０の詳細な構成については省略する。
【0081】
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を入力し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を入力し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0082】
【0083】
外部制御端子／ＣＥを介して入力された信号（例えば、チップイネーブル信号）は、メモリダイＭＤの選択に際して用いられる。外部制御端子／ＣＥに“Ｌ”が入力されたメモリダイＭＤは、ユーザデータＤａｔ、コマンドデータＣｍｄ及びアドレスデータＡｄｄ（以下、単に「データ」と呼ぶ場合がある。）の入出力が可能な状態となる。外部制御端子／ＣＥに“Ｈ”が入力されたメモリダイＭＤは、データの入出力が不可能な状態となる。
【0084】
外部制御端子ＣＬＥを介して入力された信号（例えば、コマンドラッチイネーブル信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータがコマンドデータＣｍｄであることを示すために用いられる。外部制御端子ＣＬＥに“Ｈ”が入力された場合、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータはコマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、コマンドレジスタＣＭＲに転送される。
【0085】
外部制御端子ＡＬＥを介して入力された信号（例えば、アドレスラッチイネーブル信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータがアドレスデータＡｄｄであることを示すために用いられる。外部制御端子ＡＬＥに“Ｈ”が入力された場合、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータはアドレスデータＡｄｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、アドレスレジスタＡＤＲに転送される。
【0086】
尚、外部制御端子ＣＬＥ，ＡＬＥの双方に“Ｌ”が入力された場合、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータはユーザデータＤａｔとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納される。ユーザデータＤａｔは、バスＤＢを介してキャッシュメモリＣＭに転送される。
【0087】
外部制御端子／ＷＥを介して入力された信号（例えば、ライトイネーブル信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、外部制御端子／ＷＥの電圧の立ち上がり（入力信号の切り換え）のタイミングで入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
【0088】
尚、データの入力に際しては、外部制御端子／ＷＥを使用しても良いし、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを使用しても良い。
【0089】
外部制御端子／ＲＥ，ＲＥを介して入力された信号（例えば、リードイネーブル信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの出力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７から出力されるデータは、外部制御端子／ＲＥの電圧の立ち下がりエッジ（入力信号の切り換え）及び外部制御端子ＲＥの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミング、並びに、外部制御端子／ＲＥの電圧の立ち上がりエッジ（入力信号の切り換え）及び外部制御端子ＲＥの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミングで切り替わる。
【0090】
［書き込み動作におけるデータ信号の入力例］
図１１は、書き込み動作におけるデータ信号の入力例を示すタイミングチャートである。尚、データ信号入出力端子ＤＱｘの“ｘ”は０～７の数字である。
図１１は、書き込み動作におけるデータ信号の入力例を示すタイミングチャートである。尚、データ信号入出力端子ＤＱｘの“ｘ”は０～７の数字である。
【0091】
図１１のタイミングｔ１において、外部制御端子／ＣＥを介して入力されたチップイネーブル信号が“Ｈ”から“Ｌ”に切り替わる。これにより、メモリダイＭＤは、データの入出力が可能な状態となる。
【0092】
タイミングｔ２において、外部制御端子ＣＬＥを介して入力されたコマンドラッチイネーブル信号が“Ｌ”から“Ｈ”に切り替わる。その後、外部制御端子／ＷＥを介して入力されたライトイネーブル信号の立ち上がりのタイミングにおいて、データ信号入出力端子ＤＱｘを介して入力されたコマンドデータ“８０ｈ”が取り込まれ、コマンドレジスタＣＭＲ（図４）に転送される。コマンドデータ“８０ｈ”は、書き込み動作を指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。
【0093】
タイミングｔ３において、外部制御端子ＣＬＥを介して入力されたコマンドラッチイネーブル信号が“Ｈ”から“Ｌ”に切り替わると共に、外部制御端子ＡＬＥを介して入力されたアドレスラッチイネーブル信号が“Ｌ”から“Ｈ”に切り替わる。その後、外部制御端子／ＷＥを介して入力されたライトイネーブル信号の立ち上がりのタイミングにおいて、データ信号入出力端子ＤＱｘを介して入力されたアドレスデータＡｄｄが取り込まれ、アドレスレジスタＡＤＲ（図４）に転送される。
【0094】
タイミングｔ４において、外部制御端子ＡＬＥを介して入力されたアドレスラッチイネーブル信号が“Ｈ”から“Ｌ”に切り替わり、アドレスデータＡｄｄの取り込みが終了する。尚、図示の例では、タイミングｔ３～ｔ４において、アドレスデータＡｄｄを構成する８ビット×５サイクルのデータが入力されているが、サイクル数は５より少なくても多くても良い。
【0095】
タイミングｔ４～ｔ５は、キャッシュメモリＣＭ（データレジスタ）の準備期間（図１１中“ｔＡＤＬ”と記す期間）である。
【0096】
タイミングｔ５において、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたユーザデータＤａｔが、例えば、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジのタイミングで取り込まれ、キャッシュメモリＣＭに転送される。図示の例では、タイミングｔ５～ｔ６においてユーザデータＤａｔの取り込みが行われる。
【0097】
書き込み動作はページ単位で行われる。１ページが１６ｋバイトである場合、書き込み動作が行われるユーザデータＤａｔの量は１６ｋバイトになる。この場合、タイミングｔ５～ｔ６において、ユーザデータＤａｔを構成する８ビット×１６ｋサイクルのデータが入力される。
【0098】
タイミングｔ７において、外部制御端子ＣＬＥを介して入力されたコマンドラッチイネーブル信号が“Ｌ”から“Ｈ”に切り替わる。その後、外部制御端子／ＷＥを介して入力されたライトイネーブル信号の立ち上がりのタイミングにおいて、データ信号入出力端子ＤＱｘを介して入力されたコマンドデータ“１０ｈ”が取り込まれ、コマンドレジスタＣＭＲ（図４）に転送される。コマンドデータ“１０ｈ”は、書き込み動作を指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。
【0099】
タイミングｔ８において、書き込み動作が開始される。図示の例では、タイミングｔ８～ｔ９の期間（図１１中“ｔＰｒｏｇ”と記す期間）、書き込み動作が行われる。この期間、端子ＲＹ／／ＢＹが“Ｌ”状態に制御される。
【0100】
タイミングｔ１０において、外部制御端子ＣＬＥを介して入力されたコマンドラッチイネーブル信号が“Ｌ”から“Ｈ”に切り替わる。その後、外部制御端子／ＷＥを介して入力されたライトイネーブル信号の立ち上がりのタイミングにおいて、データ信号入出力端子ＤＱｘを介して入力されたコマンドデータ“７０ｈ”が取り込まれ、コマンドレジスタＣＭＲ（図４）に転送される。コマンドデータ“７０ｈ”は、ステータスリードを指示するコマンドデータである。ステータスリードは、ステータスレジスタＳＴＲに含まれるステータスデータＳｔｔをコントローラダイＣＤに出力する動作である。
【0101】
コマンドデータ“７０ｈ”の入力に伴い、タイミングｔ１１において、ステータスリードが行われ、ステータスデータＳｔｔがデータ信号入出力端子ＤＱｘを介して出力される。この場合、ステータスデータＳｔｔには、例えば、書き込み動作において正常にユーザデータＤａｔの書き込みが行われたか否かを示すデータが含まれる。
【0102】
タイミングｔ１２において、外部制御端子／ＣＥを介して入力されたチップイネーブル信号が“Ｌ”から“Ｈ”に切り替わる。これにより、メモリダイＭＤは、データの入出力が不可能な状態となる。
【0103】
【0104】
【0105】
図１２（ａ）は、データ信号ＩＮＰ（ＤＱ）及び参照電圧ＶＲＥＦの波形を示している。図１２（ｂ）は、第２のアンプ３１０に入力される差動信号としてのＰ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮの波形を示している。図１２（ｃ）は、Ｐ側信号ＯＵＴＰとＮ側信号ＯＵＴＮとの差分信号（ＯＵＴＰ－ＯＵＴＮ）の波形を示している。図１２（ｄ）は、出力信号ＢＵＦ＿ＯＵＴの波形を示している。尚、図１２（ａ）では、データ信号ＩＮＰは“Ｈ”と“Ｌ”（即ち、“１”と“０”）を規則的に繰り返すデータ信号ＩＮＰの波形である。また、図１２（ｂ）～図１２（ｄ）において、点線は、差動アンプ（差動回路３０３及び負荷回路３０１）にソースフォロワ回路３０２が付加されていない場合（図１０Ｂ）の各信号の波形を示し、実線は、差動アンプ（差動回路３０３及び負荷回路３０１）にソースフォロワ回路３０２が付加されている場合（図１０Ａ）の各信号の波形を示している。
【0106】
【0107】
図１４（ａ）は、データ信号ＩＮＰ及び参照電圧ＶＲＥＦの波形を示している。図１４（ｂ）は、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮの波形を示している。図１４（ｃ）は、トランジスタＭ２０のドレイン電流ＩＭ２０の波形を示している。図１４（ｄ）は、トランジスタＭ３０のドレイン電流ＩＭ３０の波形を示している。尚、図１４（ａ）～図１４（ｄ）において、実線はデータ信号ＩＮＰの振幅が大きい場合の各信号の波形を示し、点線はデータ信号ＩＮＰの振幅が小さい場合の各信号の波形を示している。また、図１４（ａ）では、“Ｈ”と“Ｌ”が不規則に出現するデータ信号ＩＮＰの波形である。
【0108】
［差動アンプにソースフォロワ回路３０２が付加されていない場合］
ここでは、差動アンプの動作、即ち、図１０Ｂを参照して説明した第１のアンプ３００Ｇの動作について説明する。
ここでは、差動アンプの動作、即ち、図１０Ｂを参照して説明した第１のアンプ３００Ｇの動作について説明する。
【0109】
所定電圧の信号ＰＢＩＡＳがトランジスタＭ１（電流源ＣＳ）のゲート電極に入力されている。これにより、トランジスタＭ１はＯＮ状態となっている。
【0110】
図１２（ａ）に示す様に、データ信号ＩＮＰが立ち上がるとき（即ち、データ信号ＩＮＰが“Ｌ”から“Ｈ”になるとき）、トランジスタＭ１からノードＮＣに供給される電流のうち、トランジスタＭ１０に流れる電流が徐々に小さくなり、トランジスタＭ１１に流れる電流が徐々に大きくなる。トランジスタＭ１０に流れる電流が徐々に小さくなることにより、第１のインピーダンスＺ０における電圧降下が減少して、第２のノードＮ２の電位が徐々に低くなる。従って、図１２（ｂ）の点線の波形に示す様に、Ｐ側信号ＯＵＴＰの電圧が徐々に小さくなる。また、トランジスタＭ１１に流れる電流が徐々に大きくなることにより、第２のインピーダンスＺ１における電圧降下が増大して、第４のノードＮ４の電位が徐々に高くなる。従って、図１２（ｂ）の点線の波形に示す様に、Ｎ側信号ＯＵＴＮの電圧が徐々に大きくなる。
【0111】
また、図１２（ａ）に示す様に、データ信号ＩＮＰが立ち下がるとき（即ち、データ信号ＩＮＰが“Ｈ”から“Ｌ”になるとき）、トランジスタＭ１からノードＮＣに供給される電流のうち、トランジスタＭ１０に流れる電流が徐々に大きくなり、トランジスタＭ１１に流れる電流が徐々に小さくなる。トランジスタＭ１０に流れる電流が徐々に大きくなることにより、第１のインピーダンスＺ０における電圧降下が増大して、第２のノードＮ２の電位が徐々に高くなる。従って、図１２（ｂ）の点線の波形に示す様に、Ｐ側信号ＯＵＴＰの電圧が徐々に大きくなる。また、トランジスタＭ１１に流れる電流が徐々に小さくなることにより、第２のインピーダンスＺ１における電圧降下が減少して、第４のノードＮ４の電位が徐々に低くなる。従って、図１２（ｂ）の点線の波形に示す様に、Ｎ側信号ＯＵＴＮの電圧が徐々に小さくなる。
【0112】
この様に、差動アンプとしての第１のアンプ３００Ｇは、単相デジタル信号としてのデータ信号ＩＮＰを、差動信号としてのＰ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮに変換する。
【0113】
図１２（ｃ）の点線の波形に示す様に、第２のアンプ３１０は、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮに基づいて、Ｐ側信号ＯＵＴＰとＮ側信号ＯＵＴＮの差分信号（ＯＵＴＰ－ＯＵＴＮ）を生成する。そして、図１２（ｄ）の点線の波形に示す様に、第２のアンプ３１０は、その差分信号（ＯＵＴＰ－ＯＵＴＮ）に基づいて、出力信号ＢＵＦ＿ＯＵＴを生成し、生成した出力信号ＢＵＦ＿ＯＵＴを信号伝搬回路２１２に出力する。
【0114】
［差動アンプにおけるデータ信号ＩＮＰの立ち上がり及び立ち下がりの動作の非対称性］
上述した場合と同様、電流源ＣＳを構成するトランジスタＭ１はＯＮ状態となっている。
上述した場合と同様、電流源ＣＳを構成するトランジスタＭ１はＯＮ状態となっている。
【0115】
上述の通り、データ信号ＩＮＰが立ち下がると（即ち、データ信号ＩＮＰが“Ｈ”から“Ｌ”になると）、トランジスタＭ１０に流れる電流が大きくなる。ここで、トランジスタＭ１０のゲート電極は第１のノードＮ１に接続されている。すなわち、トランジスタＭ１０のゲート電極には接地電圧（例えば０Ｖ）が供給されるため、ドライブ量が比較的大きくなる。従って、データ信号ＩＮＰが立ち下がると、トランジスタＭ１０のゲート－ソース間電圧（ゲート電圧から、ソース電圧を減じた値）が、減少する。また、このタイミングでは、ノードＮＣ（トランジスタＭ１０，Ｍ１１のソース電極が共通に接続されているノード）の寄生容量の電荷が、トランジスタＭ１０を通って一気に第２のノードＮ２に流れる。従って、第２のノードＮ２は急速に充電される。従って、図１２（ｂ）及び図１３（ｂ）の点線の波形に示す様に、Ｐ側信号ＯＵＴＰは、データ信号ＩＮＰの立ち下がりに応じて、急速に立ち上がる。
【0116】
また、上述の通り、データ信号ＩＮＰが立ち上がると（即ち、データ信号ＩＮＰが“Ｌ”から“Ｈ”になると）、トランジスタＭ１１に流れる電流が大きくなる。ここで、トランジスタＭ１１のゲート電極は第３のノードＮ３に接続されている。すなわち、トランジスタＭ１１のゲート電極には参照電圧ＶＲＥＦ（例えば０．６Ｖ）が供給されため、ドライブ量が比較的小さくなる。従って、データ信号ＩＮＰが立ち上がると、まず、トランジスタＭ１０に流れる電流が減少し、ノードＮ２が充電され、これによってトランジスタＭ１１のゲート－ソース間電圧が減少する。従って、第４のノードＮ４は、第２のノードＮ２と比較して、ゆっくり充電される。従って、図１２（ｂ）及び図１３（ｂ）の点線の波形に示す様に、Ｎ側信号ＯＵＴＮは、データ信号ＩＮＰの立ち上がりに応じて、ゆっくり立ち上がる。
【0117】
この様に、第４のノードＮ４が充電される速度は、第２のノードＮ２が充電される速度よりも遅い。即ち、差動アンプにおけるデータ信号ＩＮＰの立ち上がり及び立ち下がりの動作が非対称になっている。この様な動作の非対称性は、データ信号ＩＮＰの振幅が大きく、データ信号ＩＮＰのスルーレートが高い場合に、より顕著に生じる。
【0118】
尚、データ信号ＩＮＰが立ち上がるときの、第２のノードＮ２が放電される速度（Ｐ側信号ＯＵＴＰの立ち下がりの速度）は、データ信号ＩＮＰが立ち下がるときの、第４のノードＮ４が放電される速度（Ｎ側信号ＯＵＴＮの立ち下がりの速度）と略同じである。
【0119】
図１２（ｂ）及び図１３（ｂ）の点線の波形に示す様に、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮは、それらの交点（タイミングｔ１０１，ｔ１０２，ｔ１０３，ｔ１０４）で、符号が変化する。タイミングｔ１０１，ｔ１０３におけるＰ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮの電圧値は、タイミングｔ１０２，ｔ１０４におけるＰ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮの電圧値よりも高い。また、タイミングｔ１０１～ｔ１０２の期間は、タイミングｔ１０２～ｔ１０３の期間よりも長い。この様に、差動信号としてのＰ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮにおいて、ジッタ（信号を伝送する際に生じる時間軸方向のズレや揺らぎ）が生じている。その結果、図１２（ｄ）の点線の波形に示す様に、出力信号ＢＵＦ＿ＯＵＴにおいて、パルス幅の大きい部分（Ｈパルス幅）と小さい部分とが生じている。
【0120】
尚、出力信号ＢＵＦ＿ＯＵＴにおいて、パルスの中心電圧よりも大きい電圧の部分をＨパルスと呼び、パルスの中心電圧よりも小さい電圧の部分をＬパルスと呼ぶ場合がある。図１２（ｄ）の点線の波形の例では、Ｈパルスの幅が大きく、Ｌパルスの幅が小さい。
【0121】
［差動アンプにソースフォロワ回路３０２が付加されている場合］
ここでは、図１０Ａを参照して説明した第１のアンプ３００の動作、即ち、差動アンプにソースフォロワ回路３０２が付加されている場合の動作について説明する。
ここでは、図１０Ａを参照して説明した第１のアンプ３００の動作、即ち、差動アンプにソースフォロワ回路３０２が付加されている場合の動作について説明する。
【0122】
上述した場合と同様、電流源ＣＳを構成するトランジスタＭ１はＯＮ状態となっている。また、第１の電流制限回路ＣＬ１を構成するトランジスタＭ２もＯＮ状態となっており、第２の電流制限回路ＣＬ２を構成するトランジスタＭ３もＯＮ状態となっている。
【0123】
図１２（ａ）に示す様に、データ信号ＩＮＰが立ち上がると（即ち、データ信号ＩＮＰが“Ｌ”から“Ｈ”になると）、ある時点でトランジスタＭ１０に流れる電流が減少する。このとき、トランジスタＭ１１のゲート電極には参照電圧ＶＲＥＦ（例えば０．６Ｖ）が供給される。従って、トランジスタＭ１１の駆動力は小さく、トランジスタＭ１１に流れる電流は、あまり急速には増大しない。
【0124】
そこで、ソースフォロワ回路３０２のトランジスタＭ２０の駆動力が、トランジスタＭ１１の駆動力を補完する。即ち、データ信号ＩＮＰが“Ｌ”から“Ｈ”になると、トランジスタＭ２０に流れる電流が大きくなる。ここで、トランジスタＭ２０のゲート電極は第１のノードＮ１に接続されている。すなわち、トランジスタＭ２０のゲート電極には入出力用電源電圧ＶＣＣＱ（例えば１．２Ｖ）が供給される。従って、データ信号ＩＮＰが立ち上がると、トランジスタＭ２０のゲート－ソース間電圧が、増大する。従って、トランジスタＭ２０の電流は、比較的急速に増大する。図１３（ｃ）に示す様に、トランジスタＭ２０のドレイン電流ＩＭ２０は、大きなピーク値を持つ電流である。このドレイン電流ＩＭ２０が第４のノードＮ４に供給される。このとき、第２のインピーダンスには、トランジスタＭ１１からの電流とトランジスタＭ２０からのドレイン電流ＩＭ２０と、が流れる。従って、第４のノードＮ４は、急速に充電される。図１２（ｂ）及び図１３（ｂ）の実線の波形に示す様に、Ｎ側信号ＯＵＴＮは急速に立ち上がる。
【0125】
ここで、トランジスタＭ３０のゲート電極は第３のノードＮ３に接続されている。すなわち、トランジスタＭ３０のゲート電極には参照電圧ＶＲＥＦ（例えば０．６Ｖ）が供給される。データ信号ＩＮＰが立ち上がり始める段階においては、Ｐ側信号ＯＵＴＰの電圧レベルが大きいため、トランジスタＭ３０のゲート－ソース間電圧が大きくならない。従って、トランジスタＭ３０は、少なくともＰ側信号ＯＵＴＰとＮ側信号ＯＵＴＮとが交差するタイミングまでは、Ｐ側信号ＯＵＴＰの立ち下がりを阻害しない。
【0126】
図１２（ａ）に示す様に、データ信号ＩＮＰが立ち下がると（即ち、データ信号ＩＮＰが“Ｈ”から“Ｌ”になると）、ある時点でトランジスタＭ１０に流れる電流が増大する。それに伴って、トランジスタＭ１１に流れる電流が減少する。このとき、トランジスタＭ１０のゲート電極には入出力用電源電圧ＶＣＣＱ（例えば１．２Ｖ）が供給される。従って、トランジスタＭ１０の駆動力は大きく、トランジスタＭ１０に流れる電流は、急速に増大する。
【0127】
上記の様に、トランジスタＭ１０の駆動力は大きく、第２のノードＮ２は急速に充電されるので、本来ならトランジスタＭ１０の駆動力を補完する必要はない。しかしながら、本実施形態においては、トランジスタＭ３０がソースフォロワ回路３０２に設けられている。
【0128】
データ信号ＩＮＰとして参照電圧ＶＲＥＦと同じ電圧が入力されたときに、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮの差が０Ｖである必要がある。Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮの差が０Ｖからずれた場合、そのずれをＤＣオフセットという。ここで、ソースフォロワ回路３０２にトランジスタＭ２０だけが設けられている場合、Ｎ側信号ＯＵＴＮがＰ側信号ＯＵＴＰよりも大きくなり、ＤＣオフセットが生じてしまう。この様に、ＤＣオフセットを無くすために、ソースフォロワ回路３０２にトランジスタＭ３０が設けられている。
【0129】
尚、ソースフォロワ回路３０２のトランジスタＭ３０のゲート電極には、参照電圧ＶＲＥＦ（例えば０．６Ｖ）が印加されている。従って、トランジスタＭ３０の駆動力は小さい。図１３（ｃ）に示す様に、トランジスタＭ３０のドレイン電流ＩＭ３０は、小さなピーク値を持つ電流である。このドレイン電流ＩＭ３０が第２のノードＮ２に供給される。このとき、第２のノードＮ２には、トランジスタＭ１０からの電流とトランジスタＭ３０からのドレイン電流ＩＭ３０によって急速に充電される。図１２（ｂ）及び図１３（ｂ）の実線の波形に示す様に、Ｐ側信号ＯＵＴＰは急速に立ち上がる。
【0130】
この様な構成によって、図１２（ｂ）及び図１３（ｂ）の実線の波形に示す様に、タイミングｔ１０１´，ｔ１０３´におけるＰ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮの電圧値は、タイミングｔ１０２´，ｔ１０４´におけるＰ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮの電圧値と近い値になっている。また、タイミングｔ１０１´～ｔ１０２´の期間は、タイミングｔ１０２´～ｔ１０３´の期間と近い長さになっている。この様に、差動信号としてのＰ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮにおいて、ジッタが低減されている。その結果、図１２（ｄ）の実線の波形に示す様に、出力信号ＢＵＦ＿ＯＵＴにおいて、パルス幅が略均等になっている。
【0131】
尚、電流制限回路を構成するトランジスタＭ２，Ｍ３は、トランジスタＭ２０，Ｍ３０によってノードＮ５，Ｎ３に供給される電流の量を制限する。トランジスタＭ２０，Ｍ３０がノードＮ５，Ｎ３に過剰に電流を供給してしまうことを防止するためである。
【0132】
［データ信号ＩＮＰが不規則なデータの場合］
図１２（ａ）に示す様に、第１のアンプ３００は、データ信号ＩＮＰが“Ｈ”と“Ｌ”を規則的に繰り返すデータ信号ＩＮＰを入力する場合だけでなく、図１４（ａ）に示す様に、“Ｈ”と“Ｌ”が不規則に出現するデータ信号ＩＮＰを入力する場合にも適用可能である。
図１２（ａ）に示す様に、第１のアンプ３００は、データ信号ＩＮＰが“Ｈ”と“Ｌ”を規則的に繰り返すデータ信号ＩＮＰを入力する場合だけでなく、図１４（ａ）に示す様に、“Ｈ”と“Ｌ”が不規則に出現するデータ信号ＩＮＰを入力する場合にも適用可能である。
【0133】
［データ信号ＩＮＰの振幅が大きい場合及び小さい場合］
図１４（ａ），（ｂ），（ｃ），（ｄ）の実線の波形に示す様に、データ信号ＩＮＰの振幅が大きい場合、図１２（ａ），（ｂ），（ｃ），（ｄ）及び図１３（ａ），（ｂ），（ｃ）を参照して説明した場合と同様に、トランジスタＭ２０，Ｍ３０のドレイン電流ＩＭ２０，ＩＭ３０が、それぞれノードＮ５，Ｎ３に供給されることにより、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮのいずれも急速に立ち上がる。従って、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮにおいてジッタが低減され、出力信号ＢＵＦ＿ＯＵＴにおいてパルス幅が略均等になる。
図１４（ａ），（ｂ），（ｃ），（ｄ）の実線の波形に示す様に、データ信号ＩＮＰの振幅が大きい場合、図１２（ａ），（ｂ），（ｃ），（ｄ）及び図１３（ａ），（ｂ），（ｃ）を参照して説明した場合と同様に、トランジスタＭ２０，Ｍ３０のドレイン電流ＩＭ２０，ＩＭ３０が、それぞれノードＮ５，Ｎ３に供給されることにより、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮのいずれも急速に立ち上がる。従って、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮにおいてジッタが低減され、出力信号ＢＵＦ＿ＯＵＴにおいてパルス幅が略均等になる。
【0134】
一方、図１４（ａ），（ｂ）の点線の波形に示す様に、データ信号ＩＮＰの振幅が小さい場合、データ信号ＩＮＰに応じて第４のノードＮ４が充電及び放電される速度は、データ信号ＩＮＰに応じて第２のノードＮ２が充電及び放電される速度と略同じである。即ち、差動アンプにおけるデータ信号ＩＮＰの立ち上がり及び立ち下がりの動作が対称になっている。
【0135】
また、図１４（ｃ），（ｄ）の点線の波形に示す様に、データ信号ＩＮＰの振幅が小さい場合、トランジスタＭ２０のゲート電極に入力されるデータ信号ＩＮＰの電圧が小さいので、ドレイン電流ＩＭ２０も小さくなる。また、トランジスタＭ３０のゲート電極に入力される電圧は参照電圧ＶＲＥＦであるので、トランジスタＭ３０のドレイン電流ＩＭ３０も小さい。この様に、データ信号ＩＮＰの振幅が小さい場合、ドレイン電流ＩＭ２０，ＩＭ３０をノードＮ５，Ｎ３に供給する必要がない。この場合、ドレイン電流ＩＭ２０，ＩＭ３０のいずれも小さい値に抑制される。
【0136】
［効果］
半導体記憶装置のインターフェースの高速化に伴い、入力されるデータ信号ＩＮＰを増幅する入力回路２１０で生じるジッタの低減が必要とされる。入力回路２１０において単相デジタル信号（データ信号ＩＮＰ）を増幅する場合、差動アンプにおける単相デジタル信号の立ち上がりと立ち下がりに対する応答（Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮ）の非対称性から、ＤＣＤ（Duty Cycle distortion）が生じ、ジッタの発生とパルス幅の減少という問題が生じる。特に、高速インターフェース用の入力回路２１０では、様々な振幅及びスルーレートのデータ信号ＩＮＰを広帯域に増幅する必要があり、ＤＣＤの対策が重要となる。
半導体記憶装置のインターフェースの高速化に伴い、入力されるデータ信号ＩＮＰを増幅する入力回路２１０で生じるジッタの低減が必要とされる。入力回路２１０において単相デジタル信号（データ信号ＩＮＰ）を増幅する場合、差動アンプにおける単相デジタル信号の立ち上がりと立ち下がりに対する応答（Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮ）の非対称性から、ＤＣＤ（Duty Cycle distortion）が生じ、ジッタの発生とパルス幅の減少という問題が生じる。特に、高速インターフェース用の入力回路２１０では、様々な振幅及びスルーレートのデータ信号ＩＮＰを広帯域に増幅する必要があり、ＤＣＤの対策が重要となる。
【0137】
第１実施形態では、ソースフォロワ回路３０２が差動アンプと並列に接続され、ソースフォロワ回路３０２に含まれるトランジスタＭ２０，Ｍ３０のゲート電極への入力信号（ＩＮＰ，ＶＲＥＦ）と、差動アンプに含まれるトランジスタＭ１０，Ｍ１１のゲート電極への入力信号とが共通に接続されている。そして、差動アンプの立ち上がりと立ち下がりの応答差を補完するようにソースフォロワがＢ級増幅動作を実行する。この様な構成によれば、ＤＣＤを抑制することができると共に、ジッタを防止することができ、パルス幅の減少を防止することができる。
【0138】
［第２実施形態］
次に、図１５を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。
次に、図１５を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。
【0139】
図１５は、第２実施形態に係るコンパレータ２１１Ａの構成を示す模式的な回路図である。尚、図１５の第２実施形態に係るコンパレータ２１１Ａの構成は、基本的に、図１０Ａの第１実施形態に係るコンパレータ２１１の構成と同じである。ただし、第２実施形態に係るコンパレータ２１１Ａでは、負荷回路３０１（図１０Ａ）に代えて、負荷回路３０１Ａが設けられている。また、第１のアンプ３００に代えて、第１のアンプ３００Ａとしている。
【0140】
負荷回路３０１Ａは、トランジスタＭ４１，Ｍ４２と、抵抗素子ｒ１，ｒ２と、を備えている。トランジスタＭ４１，Ｍ４２は、ＮＭＯＳトランジスタで構成されている。トランジスタＭ４１は、ドレイン電極が第２のノードＮ２に電気的に接続され、ソース電極が接地電圧ＶＳＳに電気的に接続され、ゲート電極が第５のノードＮ５に電気的に接続されている。トランジスタＭ４２は、ドレイン電極が第４のノードＮ４に電気的に接続され、ソース電極が接地電圧ＶＳＳに電気的に接続され、ゲート電極が第５のノードＮ５に電気的に接続されている。抵抗素子ｒ１は、第２のノードＮ２と第５のノードＮ５との間に電気的に接続されている。抵抗素子ｒ２は、第４のノードＮ４と第５のノードＮ５との間に電気的に接続されている。
【0141】
この様な構成によれば、第２のノードＮ２及び第４のノードＮ４の電圧は、トランジスタＭ４１，Ｍ４２の電圧ＶＧＳ（ゲート－ソース電圧）で決定されるので、第２のノードＮ２及び第４のノードＮ４に流れる電流の大きさに影響を受けにくく、第２のノードＮ２及び第４のノードＮ４の電圧が安定しやすい。また、第２のノードＮ２及び第４のノードＮ４の電圧が安定することにより、トランジスタＭ２０，Ｍ３０のソース電極の電圧が安定し、トランジスタＭ２０，Ｍ３０の電圧ＶＧＳ（ゲート－ソース電圧）が安定する。これにより、トランジスタＭ２０，Ｍ３０がトランジスタＭ１０，Ｍ１１の駆動力を確実に補完することができる。
【0142】
［第３実施形態］
次に、図１６を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。
次に、図１６を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。
【0143】
図１６は、第３実施形態に係るコンパレータ２１１Ｂの構成を示す模式的な回路図である。尚、図１６の第３実施形態に係るコンパレータ２１１Ｂの構成は、基本的に、図１０Ａの第１実施形態に係るコンパレータ２１１の構成と同じである。ただし、第３実施形態に係るコンパレータ２１１Ｂでは、差動回路３０３に代えて、差動回路３０３Ｂとしている。差動回路３０３Ｂでは、電流源ＣＳを構成するトランジスタＭ１が抵抗素子ｒ１１に置き換えられ、第１の電流制限回路ＣＬ１を構成するトランジスタＭ２が抵抗素子ｒ１２に置き換えられ、第２の電流制限回路ＣＬ２を構成するトランジスタＭ３が抵抗素子ｒ１３に置き換えられている。また、ソースフォロワ回路３０２に代えて、ソースフォロワ回路３０２Ｂとしている。また、第１のアンプ３００に代えて、第１のアンプ３００Ｂとしている。
【0144】
この様な構成によっても、ＤＣＤを抑制することができると共に、ジッタを防止することができ、パルス幅の減少を防止することができる。
【0145】
［第４実施形態］
次に、図１７を参照して、第４実施形態に係る半導体記憶装置の構成について説明する。
次に、図１７を参照して、第４実施形態に係る半導体記憶装置の構成について説明する。
【0146】
図１７は、第４実施形態に係るコンパレータ２１１Ｃの構成を示す模式的な回路図である。尚、図１７の第４実施形態に係るコンパレータ２１１Ｃの構成は、基本的に、図１０Ａの第１実施形態に係るコンパレータ２１１の構成と同じである。ただし、第４実施形態に係るコンパレータ２１１Ｂでは、第１のアンプ３００Ｃは、電源電圧ＶＤＤと電流源ＣＳとの間に電気的に接続された第１のスイッチトランジスタＭ５１と、電源電圧ＶＤＤと第１の電流制限回路ＣＬ１との間に電気的に接続された第２のスイッチトランジスタＭ５２と、電源電圧ＶＤＤと第２の電流制限回路ＣＬ２との間に電気的に接続された第３のスイッチトランジスタＭ５３と、を備える。
【0147】
スイッチトランジスタＭ５１，Ｍ５２，Ｍ５３は、それぞれ、ＰＭＯＳトランジスタで構成されている。また、スイッチトランジスタＭ５１，Ｍ５２，Ｍ５３のゲート電極は、それぞれ、信号ＥＮＡＢＬＥＸを入力する信号線に電気的に接続されている。
【0148】
この様な構成によれば、信号ＥＮＡＢＬＥＸを切り替えることにより、差動アンプ（差動回路３０３及び負荷回路３０１）のＯＮ・ＯＦＦ状態の制御、トランジスタＭ２，Ｍ２０のＯＮ・ＯＦＦ状態の制御、及びトランジスタＭ３，Ｍ３０のＯＮ・ＯＦＦ状態の制御を行うことができる。
【0149】
［第５実施形態］
次に、図１８を参照して、第５実施形態に係る半導体記憶装置の構成について説明する。
次に、図１８を参照して、第５実施形態に係る半導体記憶装置の構成について説明する。
【0150】
図１８は、第５実施形態に係る第１のアンプ３００の構成を示す模式的な回路図である。図１８では、第１のアンプ３００を構成するトランジスタのサイズを表記している。尚、図１８の第５実施形態に係る第１のアンプ３００の構成は、図１０Ａの第１実施形態に係る第１のアンプ３００の構成と同じである。
【0151】
図１８において、第１のアンプ３００に含まれる各トランジスタＭ１，Ｍ２，Ｍ３，Ｍ１０，Ｍ１１，Ｍ２０，Ｍ３０は、超低電圧トランジスタ（Very Low Voltage Transistor）で構成されている。図１８の各トランジスタの横に付している数字は、各トランジスタのゲート領域の幅（ゲート幅）の比率を示している。トランジスタＭ２，Ｍ３，Ｍ２０，Ｍ３０のゲート領域の幅の比率は“１”である。トランジスタＭ１０，Ｍ１１のゲート領域の幅の比率は“４”である。トランジスタＭ１のゲート領域の幅の比率は“８”である。
【0152】
尚、図１８の各トランジスタの横に付している数字は、各トランジスタのフィンガー数であっても良い。フィンガー数は、超低電圧トランジスタを並列につなぐ数のことを言う。トランジスタＭ２，Ｍ３，Ｍ２０，Ｍ３０のフィンガー数は“１”である。トランジスタＭ１０，Ｍ１１のフィンガー数は“４”である。トランジスタＭ１のフィンガー数は“８”である。
【0153】
［第６実施形態］
次に、図１９を参照して、第６実施形態に係る半導体記憶装置の構成について説明する。
次に、図１９を参照して、第６実施形態に係る半導体記憶装置の構成について説明する。
【0154】
図１９は、第６実施形態に係るコンパレータ２１１Ｄの構成を示す模式的な回路図である。図１９の第６実施形態に係るコンパレータ２１１Ｄにおける各トランジスタＭ１´，Ｍ２´，Ｍ３´，Ｍ１０´，Ｍ１１´，Ｍ２０´，Ｍ３０´は、図１０Ａの第１実施形態に係るコンパレータ２１１における各トランジスタＭ１，Ｍ２，Ｍ３，Ｍ１０，Ｍ１１，Ｍ２０，Ｍ３０のＰＭＯＳ／ＮＭＯＳを反転させたものである。トランジスタＭ１´，Ｍ２´，Ｍ３´，Ｍ１０´，Ｍ１１´は、ＮＭＯＳトランジスタで構成されている。トランジスタＭ２０´，Ｍ３０´は、ＰＭＯＳトランジスタで構成されている。
【0155】
コンパレータ２１１Ｄは、第１のアンプ３００Ｄと、第２のアンプ３１０と、を備える。第１のアンプ３００Ｄは、差動回路３０３Ｄと、負荷回路３０１Ｄと、ソースフォロワ回路３０２Ｄと、を備える。差動回路３０３Ｄは、トランジスタＭ１０´，Ｍ１１´と、電流源ＣＳ´を構成するトランジスタＭ１´と、を備える。
【0156】
トランジスタＭ１０´は、ゲート電極がデータ信号ＩＮＰを入力する第１のノードＮ１´に電気的に接続され、ソース電極がノードＮＣ´に電気的に接続され、ドレイン電極が第２のノードＮ２´に電気的に接続されている。トランジスタＭ１１´は、ゲート電極が参照電圧ＶＲＥＦを入力する第３のノードＮ３´に電気的に接続され、ソース電極がノードＮＣ´に電気的に接続され、ドレイン電極が第４のノードＮ４´に電気的に接続されている。電流源ＣＳ´を構成するトランジスタＭ１´は、接地電圧ＶＳＳとノードＮＣ´との間に電気的に接続されている。
【0157】
負荷回路３０１Ｄは、第２のノードＮ２´及び第４のノードＮ４´と電源電圧ＶＤＤとの間に電気的に接続されている。負荷回路３０１Ｄは、負荷回路３０１（図１０Ａ）と同様に、第１のインピーダンスＺ０と、第２のインピーダンスＺ１と、を有する。
【0158】
ソースフォロワ回路３０２Ｄは、トランジスタＭ２０´，Ｍ３０´と、第１の電流制限回路ＣＬ１´と、第２の電流制限回路ＣＬ２´と、を備える。トランジスタＭ２０´は、ゲート電極が第１のノードＮ１´に電気的に接続され、ドレイン電極が接地電圧ＶＳＳに電気的に接続され、ソース電極が第４のノードＮ４´に電気的に接続されている。トランジスタＭ３０´は、ゲート電極が第３のノードＮ３´に電気的に接続され、ドレイン電極が接地電圧ＶＳＳに電気的に接続され、ソース電極が第２のノードＮ２´に電気的に接続されている。
【0159】
第１の電流制限回路ＣＬ１´を構成するトランジスタＭ２´は、トランジスタＭ２０´のドレイン電極と接地電圧ＶＳＳとの間に電気的に接続され、第２の電流制限回路ＣＬ２´を構成するトランジスタＭ３´は、トランジスタＭ３０´のドレイン電極と接地電圧ＶＳＳとの間に電気的に接続されている。
【0160】
この様な構成によっても、ＤＣＤを抑制することができると共に、ジッタを防止することができ、パルス幅の減少を防止することができる。
【0161】
［第７実施形態］
次に、図２０を参照して、第７実施形態に係る半導体記憶装置の構成について説明する。
次に、図２０を参照して、第７実施形態に係る半導体記憶装置の構成について説明する。
【0162】
図２０は、第７実施形態に係るコンパレータ２１１Ｅの構成を示す模式的な回路図である。尚、図２０の第７実施形態に係るコンパレータ２１１Ｅの構成は、基本的に、図１０Ａの第１実施形態に係るコンパレータ２１１の構成と同じである。ただし、第７実施形態に係るコンパレータ２１１Ｅでは、差動回路３０３に代えて、差動回路３０３Ｅとしている。尚、差動回路３０３Ｅ及び負荷回路３０１は、伝送線路の周波数特性を補正したい場合に使用される差動アンプである。
【0163】
差動回路３０３Ｅは、電源電圧ＶＤＤと負荷回路３０１との間に設けられている。差動回路３０３Ｅは、トランジスタＭ１０，Ｍ１１と、周波数特性補正回路３０４と、電流源ＣＳＥと、を備える。トランジスタＭ１０，Ｍ１１は、ＰＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ）で構成されている。トランジスタＭ１０，Ｍ１１は、差動対を構成する。
【0164】
トランジスタＭ１０は、ゲート電極がデータ信号ＩＮＰを入力する第１のノードＮ１に電気的に接続され、ソース電極がノードＮＣａに電気的に接続され、ドレイン電極が第２のノードＮ２に電気的に接続されている。また、トランジスタＭ１１は、ゲート電極が参照電圧ＶＲＥＦを入力する第３のノードＮ３に電気的に接続され、ソース電極がノードＮＣｂに電気的に接続され、ドレイン電極が第４のノードＮ４に電気的に接続されている。
【0165】
周波数特性補正回路３０４は、ノードＮＣａとノードＮＣｂとの間に設けられている。周波数特性補正回路３０４は、抵抗素子ＲＳと、キャパシタＣＳと、を備えている。抵抗素子ＲＳ及びキャパシタＣＳは、ノードＮＣａとノードＮＣｂとの間に並列に接続されている。
【0166】
電流源ＣＳＥは、電源電圧ＶＤＤとノードＮＣａ，ＮＣｂとの間に電気的に接続されている。電流源ＣＳＥは、例えばトランジスタＭ１ａ，Ｍ１ｂで構成される。トランジスタＭ１ａ，Ｍ１ｂは、ＰＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ）で構成されている。トランジスタＭ１ａは、ゲート電極が信号ＰＢＩＡＳ（バイアス信号）を入力する信号線に電気的に接続され、ソース電極が電源電圧ＶＤＤに電気的に接続され、ドレイン電極がノードＮＣａに電気的に接続されている。トランジスタＭ１ｂは、ゲート電極が信号ＰＢＩＡＳ（バイアス信号）を入力する信号線に電気的に接続され、ソース電極が電源電圧ＶＤＤに電気的に接続され、ドレイン電極がノードＮＣｂに電気的に接続されている。
【0167】
この様な構成によっても、ＤＣＤを抑制することができると共に、ジッタを防止することができ、パルス幅の減少を防止することができる。
【0168】
［その他の実施形態］
以上、第１実施形態～第７実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
以上、第１実施形態～第７実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
【0169】
例えば、図１８において、トランジスタＭ２０，Ｍ３０（又はトランジスタＭ２，Ｍ３，Ｍ２０，Ｍ３０）のゲート領域の幅の比率を“１”としていたが、その比率を“２”としても良い。この場合、ドレイン電流ＩＭ２０，ＩＭ３０が大きくなり、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮが急峻に立ち上がるようになる。尚、トランジスタＭ２０，Ｍ３０（又はトランジスタＭ２，Ｍ３，Ｍ２０，Ｍ３０）のフィンガー数を“１”としていたのを、“２”としても良い。この場合も、ドレイン電流ＩＭ２０，ＩＭ３０が大きくなり、Ｐ側信号ＯＵＴＰ及びＮ側信号ＯＵＴＮが急峻に立ち上がるようになる。
【0170】
また、第２実施形態～第４実施形態及び第７実施形態に係るコンパレータ２１１Ａ～２１１Ｃ，２１１Ｅに含まれるトランジスタのＰＭＯＳ／ＮＭＯＳを反転させても良い。
【0171】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0172】
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路、２１１，２１１Ａ，２１１Ｂ，２１１Ｃ，２１１Ｄ…コンパレータ、３００，３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ…第１のアンプ、３１０…第２のアンプ、Ｚ０，Ｚ１…インピーダンス、Ｍ１，Ｍ２，Ｍ３，Ｍ１０，Ｍ１１，Ｍ２０，Ｍ３０，Ｍ４１，Ｍ４２，Ｍ５１，Ｍ５２，Ｍ５３…トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】