特開 2024-60498 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024060498

(43)【公開日】2024-05-02

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240424BHJP

   H01L 29/12 20060101ALI20240424BHJP

【ＦＩ】

H01L29/78 652F

H01L29/78 652T

H01L29/78 652S

H01L29/78 653A

H01L29/78 652J

H01L29/78 657D

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022167906

(22)【出願日】2022-10-19

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】辻 崇

(57)【要約】

【課題】バイポーラ劣化を抑制することができる炭化珪素半導体装置を提供すること。
【解決手段】活性領域４０のｎ^-型ドリフト領域２に、正孔注入領域２ａと正孔非注入領域２ｂとが＜１－１００＞方向に交互に繰り返し隣接して配置される。活性領域４０のうち正孔注入領域２ａが配置された部分は、ボディダイオード２０の順方向電流Ｉｆが流れる有効領域４１ａである。活性領域４０のうち正孔非注入領域２ｂが配置された部分は、ボディダイオード２０の順方向電流Ｉｆが流れない無効領域４１ｂである。活性領域４０の無効領域４１ｂのｐ⁺⁺型コンタクト領域６は、層間絶縁膜１１によってソース電極１２と電気的に絶縁されている。活性領域４０の無効領域４１ｂのｐ型ベース領域４およびｐ⁺型領域２１，２２は、電気的に浮遊している。
【選択図】図２

【特許請求の範囲】

【請求項1】

炭化珪素からなる半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、を有し、前記半導体基板の第１主面に平行な方向に隣接して配置された複数のセルと、
前記第４半導体領域、前記第３半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
複数の前記セルのうちの一部の第１セルを含み、前記第２電極に対して正の電圧が前記第１電極に印加されたときに正孔が注入される第１領域と、
複数の前記セルのうちの前記第１セルを除く第２セルを含み、前記第２電極に対して正の電圧が前記第１電極に印加されたときに正孔が注入されない第２領域と、
を備え、
前記半導体基板の第１主面は、＜１１－２０＞方向に所定のオフ角を有する（０００１）面であり、
前記第１領域と前記第２領域とが＜１－１００＞方向に交互に繰り返し隣接して配置されていることを特徴とする炭化珪素半導体装置。

【請求項2】

前記半導体基板の第１主面に設けられ、前記ゲート電極を覆う層間絶縁膜を備え、
前記第１電極は、
前記層間絶縁膜の第１コンタクトホールを介して前記第１セルの前記第４半導体領域に接し、
前記層間絶縁膜によって前記第２セルの前記第４半導体領域と電気的に絶縁されていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記第１電極は、前記層間絶縁膜の第２コンタクトホールを介して前記第２セルの前記第３半導体領域に接することを特徴とする請求項２に記載の炭化珪素半導体装置。

【請求項4】

前記第４半導体領域は、前記第１セルのみに設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項5】

前記半導体基板の第１主面に設けられ、前記ゲート電極を覆う層間絶縁膜を備え、
前記第１電極は、
前記層間絶縁膜の第１コンタクトホールを介して前記第１セルの前記第４半導体領域および前記第３半導体領域に接し、
前記層間絶縁膜の第２コンタクトホールを介して前記第２セルの前記第３半導体領域のみに接することを特徴とする請求項４に記載の炭化珪素半導体装置。

【請求項6】

前記半導体基板の第１主面に設けられ、前記ゲート電極を覆う層間絶縁膜を備え、
前記第１電極は、
前記層間絶縁膜の第１コンタクトホールを介して前記第１セルの前記第４半導体領域および前記第３半導体領域に接し、
前記層間絶縁膜の第２コンタクトホールを介して前記第２セルの前記第２半導体領域および前記第３半導体領域に接することを特徴とする請求項４に記載の炭化珪素半導体装置。

【請求項7】

前記第２半導体領域の不純物濃度は、１×１０¹⁸／ｃｍ³以下であることを特徴とする請求項６に記載の炭化珪素半導体装置。

【請求項8】

前記第２半導体領域と前記第１半導体領域との間において、前記トレンチの底面よりも前記半導体基板の前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域を備え、
前記第２セルの前記第２導電型高濃度領域は電気的に浮遊していることを特徴とする請求項１～５のいずれか一つに記載の炭化珪素半導体装置。

【請求項9】

前記第２半導体領域と前記第１半導体領域との間において、前記トレンチの底面よりも前記半導体基板の前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い複数の第２導電型高濃度領域を備え、
互いに隣り合う前記第１セルと前記第２セルとは、複数の前記第２導電型高濃度領域のうち、当該第１セルと当該第２セルとの間の第１の第２導電型高濃度領域と、当該第２セルの前記トレンチの底面に対向する第２の第２導電型高濃度領域と、前記第１の第２導電型高濃度領域と前記第２の第２導電型高濃度領域との間の前記第１半導体領域と、で形成される寄生抵抗を介して接続されていることを特徴とする請求項１～５のいずれか一つに記載の炭化珪素半導体装置。

【請求項10】

前記第２領域の幅は、＜１－１００＞方向および＜１１－２０＞方向ともに前記第１半導体領域の厚さの２倍以上であることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項11】

前記第２領域の前記第１半導体領域の正孔密度は、１×１０¹⁵／ｃｍ³未満であることを特徴とする請求項１に記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置に関する。

【背景技術】

【0002】

一般的に、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）は、半導体基板にボディダイオード（ＢＤ：Ｂｏｄｙ Ｄｉｏｄｅ）を内蔵する。ＭＯＳＦＥＴのボディダイオードは、ｐ⁺⁺型コンタクト領域およびｐ型ベース領域とｎ^-型ドリフト領域およびｎ⁺型ドレイン領域とのｐｎ接合で形成される寄生のｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードである。

【0003】

炭化珪素（ＳｉＣ）を半導体材料として用いた従来の炭化珪素半導体装置の構造について説明する。図１６は、従来の炭化珪素半導体装置の構造を示す断面図である。図１７は、従来の炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１６には、図１７の切断線ＡＡ－ＡＡ’における断面構造を示す。図１７には、ｐ型ベース領域１０４、ｐ⁺⁺型コンタクト領域１０６およびｐ⁺型領域１２１，１２２のレイアウトを示し、ｎ⁺型ソース領域１０５を図示省略する。

【0004】

図１６，１７に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる半導体基板１３０のおもて面（ｐ型エピタキシャル層１３３側の主面）側にトレンチゲート構造を備えた縦型ＳｉＣ－ＭＯＳＦＥＴである。半導体基板１３０は、炭化珪素からなるｎ⁺型出発基板１３１上にｎ^-型ドリフト領域１０２およびｐ型ベース領域１０４となる各エピタキシャル層１３２，１３３を順にエピタキシャル成長させてなる。ｎ⁺型出発基板１３１のおもて面は、＜１１－２０＞方向に所定のオフ角を有する（０００１）面である。

【0005】

ｎ⁺型出発基板１３１は、ｎ⁺型ドレイン領域１０１である。ｎ^-型エピタキシャル層１３２のうち、ｎ^-型エピタキシャル層１３２にイオン注入により形成されるｐ⁺型領域１２１，１２２およびｎ型電流拡散領域１０３を除く部分がｎ^-型ドリフト領域１０２である。ｐ型エピタキシャル層１３３のうち、ｐ型エピタキシャル層１３３にイオン注入により形成されるｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６を除く部分がｐ型ベース領域１０４である。

【0006】

トレンチゲート構造は、ｐ型ベース領域１０４、ｎ⁺型ソース領域１０５、ｐ⁺⁺型コンタクト領域１０６、ゲートトレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９で構成される。ｐ⁺⁺型コンタクト領域１０６、ｐ型ベース領域１０４および後述するｐ⁺型領域１２１，１２２と、後述するｎ型電流拡散領域１０３、ｎ^-型ドリフト領域１０２およびｎ⁺型ドレイン領域１０１と、のｐｎ接合１３４によって、ＳｉＣ－ＭＯＳＦＥＴのボディダイオード１２０が形成される。

【0007】

ゲートトレンチ１０７は、半導体基板１３０のおもて面に平行な第１方向Ｘにストライプ状に延在する。互いに隣り合うゲートトレンチ１０７間（メサ部）に、ｐ型ベース領域１０４、ｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６が選択的に設けられている。ｐ型ベース領域１０４およびｎ⁺型ソース領域１０５は、ゲートトレンチ１０７の側壁でゲート絶縁膜１０８に接し、第１方向Ｘにゲートトレンチ１０７と同じ長さで途切れることなく延在する。

【0008】

ｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６は、半導体基板１３０のおもて面とｐ型ベース領域１０４との間に、ｐ型ベース領域１０４に接してそれぞれ選択的に設けられ、半導体基板１３０のおもて面でソース電極１１２にオーミック接触する。ｐ⁺⁺型コンタクト領域１０６は、ゲートトレンチ１０７から離れて設けられ、半導体基板１３０のおもて面に平行な方向にｎ⁺型ソース領域１０５に隣接する。ｐ⁺⁺型コンタクト領域１０６は、各メサ部において第１方向Ｘに所定ピッチで点在する。

【0009】

ｐ型ベース領域１０４とｎ^-型ドリフト領域１０２との間において、ゲートトレンチ１０７の底面よりもｎ⁺型ドレイン領域１０１側に深い位置に、ｐ⁺型領域１２１，１２２およびｎ型電流拡散領域１０３がそれぞれ選択的に設けられている。ｎ型電流拡散領域１０３は、ｎ^-型ドリフト領域１０２、ｐ型ベース領域１０４およびｐ⁺型領域１２１，１２２の間に、これらの領域に接して設けられている。ｎ型電流拡散領域１０３は、ゲートトレンチ１０７まで達してゲート絶縁膜１０８に接する。

【0010】

ｐ⁺型領域１２１，１２２は、ソース電極１１２の電位に固定されており、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１１０）のオフ時に空乏化して（もしくはｎ型電流拡散領域１０３を空乏化させて、またはその両方）、ゲートトレンチ１０７の底面のゲート絶縁膜１０８にかかる電界を緩和させる機能を有する。ｐ⁺型領域１２１，１２２は、第１方向Ｘにゲートトレンチ１０７と同じ長さで直線状に途切れることなく延在する。

【0011】

ｐ⁺型領域１２１は、ｐ型ベース領域１０４と離れて設けられ、深さ方向Ｚにゲートトレンチ１０７の底面に対向する。ｐ⁺型領域１２１は、図示省略する部分でｐ⁺型領域１２２または他のｐ⁺型領域を介してソース電極１１２に電気的に接続されている。ｐ⁺型領域１２２は、互いに隣り合うゲートトレンチ１０７間に、ｐ型ベース領域１０４に接し、ゲートトレンチ１０７およびｐ⁺型領域１２１と離れて設けられている。

【0012】

ソース電極１１２は、層間絶縁膜１１１のコンタクトホールにおいて半導体基板１３０のおもて面でｎ⁺型ソース領域１０５およびｐ⁺⁺型コンタクト領域１０６にオーミック接触して、ｎ⁺型ソース領域１０５、ｐ⁺⁺型コンタクト領域１０６、ｐ型ベース領域１０４およびｐ⁺型領域１２１，１２２に電気的に接続されている。ドレイン電極１１３は、半導体基板１３０の裏面（ｎ⁺型出発基板１３１側の主面）の全面に設けられて、ｎ⁺型ドレイン領域１０１に電気的に接続されている。

【0013】

上述した従来の炭化珪素半導体装置１１０では、通常動作時、ソース電極１１２に対して正の電圧Ｖｄｓがドレイン電極１１３に印加（ドレイン・ソース間が順バイアス）され、ｐ⁺⁺型コンタクト領域１０６、ｐ型ベース領域１０４およびｐ⁺型領域１２１，１２２と、ｎ型電流拡散領域１０３、ｎ^-型ドリフト領域１０２およびｎ⁺型ドレイン領域１０１と、のｐｎ接合１３４が逆バイアスされる。この状態で、ゲート電圧Ｖｇｓがゲート閾値電圧Ｖｔｈ未満であると、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。

【0014】

一方、ドレイン・ソース間が順バイアスされた状態でゲート閾値電圧Ｖｔｈ以上のゲート電圧Ｖｇｓが印加されると、ｐ型ベース領域１０４の、ゲートトレンチ１０７の側壁に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ⁺型ドレイン領域１０１からｎ^-型ドリフト領域１０２、ｎ型電流拡散領域１０３およびチャネルを通ってｎ⁺型ソース領域１０５へ向かうドリフト電流（正孔電流）Ｉｄｓが流れ、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１１０）がオンする。

【0015】

また、ＳｉＣ－ＭＯＳＦＥＴの同期整流時のデッドタイム中や、ＳｉＣ－ＭＯＳＦＥＴによる負荷側へのエネルギー回生時には、ドレイン・ソース間が逆バイアスされる。このため、ｐ⁺⁺型コンタクト領域１０６、ｐ型ベース領域１０４およびｐ⁺型領域１２１，１２２と、ｎ型電流拡散領域１０３、ｎ^-型ドリフト領域１０２およびｎ⁺型ドレイン領域１０１と、のｐｎ接合１３４が順バイアスされてボディダイオード１２０が導通し、ボディダイオード１２０に順方向電流Ｉｆが流れる。

【0016】

従来の縦型ＳｉＣ－ＭＯＳＦＥＴとして、複数の単位セル（素子の機能単位）のうちの一部の単位セルに、ボディダイオードの導通時にソース電極からｎ^-型ドリフト領域への正孔の注入を制限する正孔注入制限領域を配置した装置が提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１では、ｎ⁺型ソース領域およびｐ⁺⁺型コンタクト領域を設けないｐ型ベース領域を正孔注入制限領域としている。

【0017】

下記特許文献２では、ｐ型ベース領域に代えて、ショットキー障壁を形成するｐ型領域を配置して正孔注入制限領域としている。下記特許文献１，２では、エピタキシャル成長の出発基板のおもて面を（０００１）面とし、エピタキシャル層のステップフロー成長方向である＜１１－２０＞方向に沿って正孔注入制限領域を配置することで、エピタキシャル層のステップフロー成長方向と直交する方向への積層欠陥の拡張を抑制している。

【0018】

また、従来の別の縦型ＳｉＣ－ＭＯＳＦＥＴとして、半導体基板の中央から端部へ向かうにつれてｐ⁺⁺型コンタクト領域の表面積を小さくすることで、半導体基板の表面積に対するボディダイオードの表面積を小さくした装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ボディダイオードの表面積を小さくして、ボディダイオードの順方向電圧を高くすることで、ボディダイオードを導通しにくくしている。

【0019】

また、従来のトレンチゲート構造の縦型ＳｉＣ－ＭＯＳＦＥＴとして、互いに隣り合うゲートトレンチ間（メサ部）に配置されたゲート絶縁膜にかかる電界を緩和するｐ⁺型領域を一定間隔で間引いた装置が提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、電界緩和用のｐ⁺型領域を配置しないメサ部に、さらにｐ⁺⁺型コンタクト領域およびコンタクトホールも配置しないことで、セルピッチを小さくしている。

【先行技術文献】

【特許文献】

【0020】

【特許文献1】特開２０１３－２３２５７４号公報

【特許文献2】特開２０１７－１６８５６１号公報

【特許文献3】特開２０２０－０２１９１６号公報

【特許文献4】特許第６９１９１５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0021】

しかしながら、上述した従来の炭化珪素半導体装置１１０（図１６，１７参照）では、ボディダイオード１２０が導通（順方向通電）すると、オン電圧Ｖｏｎの増加や順方向電圧Ｖｆの増加などのいわゆるバイポーラ劣化（ボディダイオード１２０による順方向通電劣化）が起きる。ＳｉＣ－ＭＯＳＦＥＴのバイポーラ劣化の要因について説明する。図１３は、図１６の等価回路を示す回路図である。図１３の破線で囲む部分が図１６，１７の炭化珪素半導体装置１１０（半導体基板１３０）に相当する。

【0022】

図１４は、従来の炭化珪素半導体装置のバイポーラ劣化について説明する説明図である。図１４には、図１６の半導体基板１３０の一部（ｐ⁺型領域１２２近傍におけるｎ^-型ドリフト領域１０２およびｎ⁺型ドレイン領域１０１）を拡大して示す。図１４（ａ）はボディダイオード１２０の導通時の状態であり、図１４（ｂ）はボディダイオード１２０の導通により積層欠陥１４１（太線）が＜１－１００＞方向に拡張１４２した状態である。図１５は、図１４（ｂ）の半導体基板全体をおもて面側から見た状態を示す平面図である。

【0023】

ボディダイオード１２０はＭＯＳＦＥＴのドレイン・ソース間に逆並列に接続される（図１３，１６）。ボディダイオード１２０の順方向電流Ｉｆは、ｐ⁺⁺型コンタクト領域１０６からｐ型ベース領域１０４に流れ込み、ｐ型ベース領域１０４を横方向（半導体基板１３０のおもて面に平行な方向）に拡散する。このため、ｐ型ベース領域１０４からｐ⁺型領域１２１，１２２を介して活性領域１５１におけるｎ^-型ドリフト領域１０２の全域に正孔（ｈｏｌｅ：「ｈ」と図示）１３６が注入１３５される（図１４（ａ））。

【0024】

ｎ^-型ドリフト領域１０２に注入１３５された正孔１３６はｎ^-型ドリフト領域１０２内で電子（ｅｌｅｃｔｒｏｎ：「ｅ」と図示）１３７と再結合し、この再結合によって炭化珪素のバンドギャップに近い光等のエネルギーが放出される。このエネルギーを受けて半導体基板１３０の基底面転位（ＢＰＤ：Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ）１４０がｎ^-型エピタキシャル層１３２内を（０００１）面に沿って成長し、積層欠陥（ＳＦ：Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）１４１となる。

【0025】

ＢＰＤ１４０はｎ⁺型出発基板１３１に多く存在し、一般的に、ｎ⁺型出発基板１３１のＢＰＤ１４０は、ｎ^-型エピタキシャル層１３２との界面１３８からｎ^-型ドリフト領域１０２（ｎ^-型エピタキシャル層１３２）内へ（０００１）面に沿って＜１１－２０＞方向にオフ角（通常４度程度）に応じた角度で成長していき積層欠陥１４１となり、ｐ⁺型領域１２１，１２２との界面近傍まで成長する。そして、積層欠陥１４１は、さらにｎ^-型ドリフト領域１０２内を＜１－１００＞方向に拡張１４２する（図１４（ｂ）および図１５のハッチング部分）。

【0026】

上述したようにｎ^-型ドリフト領域１０２のほぼ全域に正孔１３６が注入１３５されることで、活性領域１５１におけるｎ^-型ドリフト領域１０２の全域に臨界濃度１×１０¹⁵／ｃｍ³以上で正孔が存在する。このため、活性領域１５１の全域にわたってｎ⁺型出発基板１３１内の多くのＢＰＤ１４０がｎ^-型ドリフト領域１０２内に成長して積層欠陥１４１に変換され、これらの積層欠陥１４１がｎ^-型ドリフト領域１０２内を＜１－１００＞方向に活性領域１５１とエッジ終端領域１５２との境界まで拡張１４２する。

【0027】

積層欠陥１４１は、電子の流れ（電子電流）に対して抵抗成分となる。このため、積層欠陥１４１が活性領域１５１におけるｎ^-型ドリフト領域１０２に増大および拡張するほど、ＳｉＣ－ＭＯＳＦＥＴがオン時やボディダイオード１２０の導通時に電子の流れ（ドリフト電流Ｉｄｓと逆向きの流れ、順方向電流Ｉｆと逆向きの流れ）の抵抗成分となり、導通損失が大きくなる。これによって、バイポーラ劣化（オン電圧Ｖｏｎの増加や順方向電圧Ｖｆの増加）が起きる。

【0028】

この発明は、上述した従来技術による課題を解消するため、バイポーラ劣化を抑制することができる炭化珪素半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0029】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記第２半導体領域よりも不純物濃度が高い。

【0030】

トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。セルは、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記トレンチおよび前記ゲート電極を有し、前記半導体基板の第１主面に平行な方向に隣接して複数配置されている。第１電極は、前記第４半導体領域、前記第３半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。

【0031】

第１領域は、複数の前記セルのうちの一部の第１セルを含む。前記第１領域には、前記第２電極に対して正の電圧が前記第１電極に印加されたときに正孔が注入される。第２領域は、複数の前記セルのうちの前記第１セルを除く第２セルを含む。前記第２領域には、前記第２電極に対して正の電圧が前記第１電極に印加されたときに正孔が注入されない。前記半導体基板の第１主面は、＜１１－２０＞方向に所定のオフ角を有する（０００１）面である。前記第１領域と前記第２領域とが＜１－１００＞方向に交互に繰り返し隣接して配置されている。

【0032】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板の第１主面に設けられ、前記ゲート電極を覆う層間絶縁膜を備える。前記第１電極は、前記層間絶縁膜の第１コンタクトホールを介して前記第１セルの前記第４半導体領域に接し、前記層間絶縁膜によって前記第２セルの前記第４半導体領域と電気的に絶縁されていることを特徴とする。

【0033】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１電極は、前記層間絶縁膜の第２コンタクトホールを介して前記第２セルの前記第３半導体領域に接することを特徴とする。

【0034】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域は、前記第１セルのみに設けられていることを特徴とする。

【0035】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板の第１主面に設けられ、前記ゲート電極を覆う層間絶縁膜を備える。前記第１電極は、前記層間絶縁膜の第１コンタクトホールを介して前記第１セルの前記第４半導体領域および前記第３半導体領域に接し、前記層間絶縁膜の第２コンタクトホールを介して前記第２セルの前記第３半導体領域のみに接することを特徴とする。

【0036】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板の第１主面に設けられ、前記ゲート電極を覆う層間絶縁膜を備える。前記第１電極は、前記層間絶縁膜の第１コンタクトホールを介して前記第１セルの前記第４半導体領域および前記第３半導体領域に接し、前記層間絶縁膜の第２コンタクトホールを介して前記第２セルの前記第２半導体領域および前記第３半導体領域に接することを特徴とする。

【0037】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、１×１０¹⁸／ｃｍ³以下であることを特徴とする。

【0038】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体領域と前記第１半導体領域との間において、前記トレンチの底面よりも前記半導体基板の前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域を備える。前記第２セルの前記第２導電型高濃度領域は電気的に浮遊していることを特徴とする。

【0039】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体領域と前記第１半導体領域との間において、前記トレンチの底面よりも前記半導体基板の前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い複数の第２導電型高濃度領域を備える。互いに隣り合う前記第１セルと前記第２セルとは、複数の前記第２導電型高濃度領域のうち、当該第１セルと当該第２セルとの間の第１の第２導電型高濃度領域と、当該第２セルの前記トレンチの底面に対向する第２の第２導電型高濃度領域と、前記第１の第２導電型高濃度領域と前記第２の第２導電型高濃度領域との間の前記第１半導体領域と、で形成される寄生抵抗を介して接続されていることを特徴とする。

【0040】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２領域の幅は、＜１－１００＞方向および＜１１－２０＞方向ともに前記第１半導体領域の厚さの２倍以上であることを特徴とする。

【0041】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２領域の前記第１半導体領域の正孔密度は、１×１０¹⁵／ｃｍ³未満であることを特徴とする。

【0042】

上述した発明によれば、積層欠陥の＜１－１００＞方向への成長および拡張を第１領域と第２領域との境界で止めることができ、第１半導体領域の全体にわたって積層欠陥が拡張しない。

【発明の効果】

【0043】

本発明にかかる炭化珪素半導体装置によれば、バイポーラ劣化を抑制することができるという効果を奏する。

【図面の簡単な説明】

【0044】

【図1】実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図１の切断線Ａ１－Ａ１’における断面構造を示す断面図である。

【図3】図１の切断線Ｂ１－Ｂ１’における断面構造を示す断面図である。

【図4】図２の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図5】実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。

【図6】実施の形態３にかかる炭化珪素半導体装置の構造を示す図であり、（ａ）は断面図、（ｂ）は（ａ）の切断線Ｃ１－Ｃ１‘における平面図である。

【図7】実施の形態４にかかる炭化珪素半導体装置の構造の例を示す断面図である。

【図8】実施の形態４にかかる炭化珪素半導体装置の構造の例を示す断面図である。

【図9】実施の形態５にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図10】図９の切断線Ａ２－Ａ２’における断面構造の例を示す断面図である。

【図11】図９の切断線Ａ２－Ａ２’における断面構造の例を示す断面図である。

【図12】実施の形態６にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図13】図１６の等価回路を示す回路図である。

【図14】従来の炭化珪素半導体装置のバイポーラ劣化について説明する説明図である。

【図15】図１４（ｂ）の半導体基板全体をおもて面側から見た状態を示す平面図である。

【図16】従来の炭化珪素半導体装置の構造を示す断面図である。

【図17】従来の炭化珪素半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【発明を実施するための形態】

【0045】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。

【0046】

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、正孔注入領域２ａおよび正孔非注入領域２ｂのレイアウトを示す。図２，３は、それぞれ図１の切断線Ａ１－Ａ１’および切断線Ｂ１－Ｂ１’における断面構造を示す断面図である。図１～３には、正孔注入領域２ａと正孔非注入領域２ｂとの境界を破線で示す。図４は、図２の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図４には、ｐ型ベース領域４、ｐ⁺⁺型コンタクト領域６およびｐ⁺型領域２１，２２のレイアウトを示し、ｎ⁺型ソース領域５を図示省略する。

【0047】

図１～４に示す実施の形態１にかかる炭化珪素半導体装置１０は、活性領域４０において、炭化珪素からなる半導体基板３０のおもて面側にトレンチゲート構造を備えた縦型ＳｉＣ－ＭＯＳＦＥＴである。図１に示すように、半導体基板３０のおもて面は、＜１１－２０＞方向に所定角度（例えば４度程度）のオフ角を有する（０００１）面である。活性領域４０は、炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）のオン時に半導体基板３０のおもて面に垂直な方向に主電流（ドリフト電流Ｉｄｓ）が流れる領域である。活性領域４０には、ＳｉＣ－ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の機能単位）が隣接して配置される。

【0048】

活性領域４０は、例えば５ｍｍ四方程度の略矩形状の平面形状を有し、半導体基板３０の略中央（チップ中央）に設けられる。活性領域４０の第１部分４１において、半導体基板３０のおもて面の略全域にソース電極１２（図２参照）が配置される。活性領域４０の第１部分４１は、例えばチップ中央部を開口した略矩形状の平面形状を有し、活性領域４０のほぼ全域を占める。活性領域４０の第１部分４１におけるｎ^-型ドリフト領域２は、ドレイン・ソース間の逆バイアス時（後述するｐｎ接合３４の順バイアス時）に正孔が注入される正孔注入領域２ａと、ドレイン・ソース間の逆バイアス時に正孔が注入されない正孔非注入領域２ｂと、で構成される。

【0049】

活性領域４０の第１部分４１のｎ^-型ドリフト領域２の正孔注入領域２ａと正孔非注入領域２ｂとは、＜１－１００＞方向に交互に繰り返し隣接して配置され、＜１１－２０＞方向にストライプ状に延在する。活性領域４０の第１部分４１を除く第２部分４２には、半導体基板３０のおもて面上に絶縁層（フィールド酸化膜１４）を介してゲート電極９およびゲートパッド１５（図３参照）が配置される。フィールド酸化膜１４に代えて層間絶縁膜１１としてもよい。活性領域４０の第２部分４２は、例えば、略矩形状の平面形状を有し、チップ中央に配置されて周囲を第１部分４１に囲まれている。活性領域４０の第２部分４２におけるｎ^-型ドリフト領域２は、正孔非注入領域２ｂである。

【0050】

エッジ終端領域４３は、活性領域４０と半導体基板３０の端部（チップ端部）との間の領域であり、活性領域４０の周囲を略矩形状に囲む。エッジ終端領域４３は、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、炭化珪素半導体装置１０が使用電圧で誤動作や破壊を起こさない限界の電圧である。エッジ終端領域４３には、例えば、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の一般的な耐圧構造（不図示）が配置される。

【0051】

図２，３に示すように、半導体基板３０は、炭化珪素からなるｎ⁺型出発基板（エピタキシャル成長の出発基板）３１のおもて面上にｎ^-型ドリフト領域（第１半導体領域）２およびｐ型ベース領域（第２半導体領域）４となる各エピタキシャル層３２，３３を順にエピタキシャル成長させてなる。半導体基板３０は、ｐ型エピタキシャル層３３側の第１主面をおもて面とし、ｎ⁺型出発基板３１側の第２主面（ｎ⁺型出発基板３１の裏面）を裏面とする。半導体基板３０のおもて面および裏面には、それぞれｎ⁺型出発基板３１のおもて面および裏面と同じ結晶面が露出される。

【0052】

ｎ⁺型出発基板３１は、ｎ⁺型ドレイン領域１である。トレンチゲート構造は、ｐ型ベース領域４、ｎ⁺型ソース領域（第３半導体領域）５、ｐ⁺⁺型コンタクト領域（第４半導体領域）６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で構成され、活性領域４０の第１部分４１に配置される。ゲートトレンチ７は、半導体基板３０のおもて面から深さ方向Ｚにｐ型エピタキシャル層３３を貫通してｎ^-型エピタキシャル層３２に達し、後述するｎ型電流拡散領域３（ｎ型電流拡散領域３を設けない場合はｎ^-型ドリフト領域２）の内部で終端する。

【0053】

ゲートトレンチ７は、活性領域４０の第１部分４１の全域にわたって半導体基板３０のおもて面に平行な第１方向Ｘにストライプ状に延在している。ゲートトレンチ７の長手方向（第１方向Ｘ）は＜１１－２０＞方向であり、ゲートトレンチ７の短手方向（半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙ）は＜１－１００＞方向である。ゲートトレンチ７の長手方向の端部は、エッジ終端領域４３に達するか、またはエッジ終端領域４３内で終端している。図１には、活性領域４０の第１部分４１の全域に設けられた複数のゲートトレンチ７のうちの４つのゲートトレンチ７を実線で示す。

【0054】

ゲートトレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９（図４にはトレンチゲートと図示）が設けられている。ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、半導体基板３０のおもて面とｎ^-型ドリフト領域２との間において、すべての互いに隣り合うゲートトレンチ７間（メサ部）に配置される。互いに隣り合うメサ部の第２方向Ｙの略中心間の部分で１つの単位セルが構成される。ｐ型ベース領域４は、第１方向Ｘにゲートトレンチ７と略同じ長さ（長手方向の長さ）で直線状に途切れることなく延在し、第２方向Ｙに互いに隣り合う両ゲートトレンチ７の側壁まで達する。

【0055】

活性領域４０の第１部分４１の後述する無効領域（第２領域）４１ｂのｐ型ベース領域４は、電気的に浮遊（フローティング）している。活性領域４０の第１部分４１のうち無効領域４１ｂを除く後述する有効領域（第１領域）４１ａのｐ型ベース領域４は、ソース電極１２に電気的に接続される。活性領域４０の第１部分４１の有効領域４１ａのｐ型ベース領域４は、各メサ部から活性領域４０とエッジ終端領域４３の耐圧構造との間に延在して連結され、活性領域４０の周囲を囲む（不図示）。また、ｐ型ベース領域４は、活性領域４０の第２部分４２の全域に延在する（図３参照）。

【0056】

ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、ｐ型エピタキシャル層３３の内部にイオン注入により形成された拡散領域である。ｐ型エピタキシャル層３３のうち、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６および後述するｐ⁺⁺型コンタクト領域２５を除く部分がｐ型ベース領域４である。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、半導体基板３０のおもて面とｐ型ベース領域４との間に、ｐ型ベース領域４に接して設けられている。同一のメサ部に設けられたｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は第２方向Ｙに隣接する。

【0057】

ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、活性領域４０の第１部分４１の有効領域４１ａにおいて層間絶縁膜１１のコンタクトホール（第１コンタクトホール）１１ａを介してソース電極１２にオーミック接触し、活性領域４０の第１部分４１の無効領域４１ｂにおいて層間絶縁膜１１によってソース電極１２と電気的に絶縁されている。ｎ⁺型ソース領域５は、ゲートトレンチ７の側壁でゲート絶縁膜８に接する。ｎ⁺型ソース領域５は、ゲートトレンチ７に隣接して設けられ、第１方向Ｘにゲートトレンチ７と略同じ長さで途切れることなく延在する（不図示）。

【0058】

ｐ⁺⁺型コンタクト領域６は、メサ部の第２方向Ｙの略中心にゲートトレンチ７から離れて設けられ、第１方向Ｘに所定ピッチで点在する（図４参照）。ｐ⁺⁺型コンタクト領域６は、半導体基板３０のおもて面に平行な方向にｎ⁺型ソース領域５に隣接し、ｎ⁺型ソース領域５に周囲を囲まれている。したがって、半導体基板３０のおもて面側から見て、ｐ⁺⁺型コンタクト領域６はメサ部に島状に配置され、ｎ⁺型ソース領域５はｐ⁺⁺型コンタクト領域６の周囲を囲む梯子状（格子状）に配置される。ｐ⁺⁺型コンタクト領域６を島状に配置することで、セルピッチを縮小することができる。

【0059】

ｐ型ベース領域４とｎ^-型ドリフト領域２との間において、ゲートトレンチ７の底面よりもｎ⁺型ドレイン領域１側（半導体基板３０の裏面側）に深い位置に、ｐ⁺型領域（第２導電型高濃度領域）２１，２２およびｎ型電流拡散領域３がそれぞれ選択的に設けられている。ｐ⁺型領域２１，２２およびｎ型電流拡散領域３は、ｎ^-型エピタキシャル層３２の内部にイオン注入により形成された拡散領域である。ｐ⁺型領域２１，２２は、ＳｉＣ－ＭＯＳＦＥＴのオフ時に空乏化して（もしくはｎ型電流拡散領域３を空乏化させて、またはその両方）、ゲート絶縁膜８にかかる電界を緩和させる機能を有する。

【0060】

ｐ⁺型領域２１，２２は、ｎ⁺型ドレイン領域１側にｎ型電流拡散領域３と同じ深さ位置で終端し、下面（ｎ⁺型ドレイン領域１側の面）でｎ^-型ドリフト領域２に接する。ｐ⁺型領域２１，２２は、ｎ型電流拡散領域３よりもｎ⁺型ソース領域５側（半導体基板３０のおもて面側）に浅い位置で終端してもよい。この場合、ｐ⁺型領域２１，２２とｎ^-型ドリフト領域２との間にｎ型電流拡散領域３が介在し、⁺型領域２１，２２は深さ方向Ｚにｎ型電流拡散領域３を介してｎ^-型ドリフト領域２に対向する。ｐ⁺型領域２１，２２は、第１方向Ｘにゲートトレンチ７と略同じ長さで直線状に途切れることなく延在する。

【0061】

ｐ⁺型領域２１，２２は、活性領域４０の第１部分４１の有効領域４１ａにおいてｐ型ベース領域４のうちの活性領域４０の周囲を囲む外周部（不図示）に直接接続または電気的に接続され、活性領域４０の第１部分４１の無効領域４１ｂおいて当該ｐ型ベース領域４の外周部と離れてチップ中央側で終端している。したがって、活性領域４０の第１部分４１の有効領域４１ａに配置されたｐ⁺型領域２１，２２は、ソース電極１２の電位に固定されている。活性領域４０の第１部分４１の無効領域４１ｂに配置されたｐ⁺型領域２１，２２は、ソース電極１２の電位に固定されておらず、電気的に浮遊している。

【0062】

活性領域４０の第１部分４１の有効領域４１ａに配置されたｐ⁺型領域２１，２２同士は、活性領域４０の外周以外の部分で電気的に接続されてもよい。活性領域４０の第１部分４１の有効領域４１ａに配置されたｐ⁺型領域２１，２２は、下面でｎ^-型ドリフト領域２の正孔注入領域２ａに接する。活性領域４０の第１部分４１の無効領域４１ｂに配置されたｐ⁺型領域２１，２２同士は電気的に接続されて同電位に固定されることが好ましいが、個々に電気的に浮遊していてもよい。活性領域４０の第１部分４１の無効領域４１ｂに配置されたｐ⁺型領域２１，２２は、下面でｎ^-型ドリフト領域２の正孔非注入領域２ｂに接する。

【0063】

ｐ⁺型領域２１は、ｐ型ベース領域４と離れて設けられ、深さ方向Ｚにゲートトレンチ７の底面に対向する。ｐ⁺型領域２１は、ゲートトレンチ７の底面でゲート絶縁膜８に接してもよいし、ゲートトレンチ７から離れていてもよい。ｐ⁺型領域２２は、互いに隣り合うゲートトレンチ７間（メサ部）に、ゲートトレンチ７およびｐ⁺型領域２１と離れて設けられている。ｐ⁺型領域２２は、メサ部の第２方向Ｙの略中心に設けられ、深さ方向Ｚにｐ⁺⁺型コンタクト領域６に対向する。ｐ⁺型領域２２は、上面（ｎ⁺型ソース領域５側の面）でｐ型ベース領域４に接する。

【0064】

ｐ⁺型領域２１，２２同士を活性領域４０の外周以外の部分で電気的に接続する場合、例えば、互いに隣り合うｐ⁺型領域２１，２２間に、第２方向Ｙにｐ⁺型領域２１からｐ⁺型領域２２まで達して当該ｐ⁺型領域２１，２２同士を連結するｐ⁺型連結部（不図示）を選択的に設ければよい。具体的には、例えば、電気的に接続されるすべてのｐ⁺型領域２１，２２を含む領域（すなわち有効領域４１ａもしくは無効領域４１ｂ）に、半導体基板３０のおもて面側から見てマトリクス状（島状）に複数のｐ⁺型連結部が配置される。ｐ⁺型領域２１とｐ⁺型領域２２とは、第２方向Ｙに対向して設けられた当該複数のｐ⁺型連結部が第１方向Ｘに例えば等間隔で設けられ繋げられる。

【0065】

ｐ⁺型領域２２の第２方向Ｙの幅は、互いに隣り合うｐ⁺型領域２１，２２間のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）部の第２方向Ｙの幅に応じて適宜設定され、ｐ⁺⁺型コンタクト領域６の第２方向Ｙの幅以上であってもよいし、ｐ⁺⁺型コンタクト領域６の第２方向Ｙの幅よりも狭くてもよい。ｐ⁺型領域２２は、ｎ⁺型ドレイン領域１側の部分（下部）とｎ⁺型ソース領域５側の部分（上部）とが略同じ不純物濃度であってもよいし、ｎ⁺型ドレイン領域１側の部分とｎ⁺型ソース領域５側の部分とを異なる不純物濃度で積層した２層構造であってもよい。

【0066】

ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域３は、ｐ⁺型領域２１，２２に隣接し、上面でｐ型ベース領域４に接し、下面でｎ^-型ドリフト領域２に接する。また、ｎ型電流拡散領域３は、第２方向Ｙにゲートトレンチ７まで達してゲート絶縁膜８に接する。ｎ型電流拡散領域３は設けられていなくてもよい。この場合、ｎ型電流拡散領域３に代えて、ｎ^-型ドリフト領域２がｐ型ベース領域４まで達し、第２方向Ｙにゲートトレンチ７まで達してゲート絶縁膜８に接する。

【0067】

ｎ^-型エピタキシャル層３２のうち、ｐ⁺型領域２１，２２、ｎ型電流拡散領域３および後述するｐ⁺型領域２３を除く部分がｎ^-型ドリフト領域２である。ｐ⁺⁺型コンタクト領域６、ｐ型ベース領域４およびｐ⁺型領域２１，２２と、ｎ型電流拡散領域３、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、のｐｎ接合３４でＳｉＣ－ＭＯＳＦＥＴのボディダイオード２０が形成される。ボディダイオード２０の順方向電流Ｉｆは、活性領域４０の第１部分４１の有効領域４１ａのｐ⁺⁺型コンタクト領域６からｐｎ接合３４を通ってｎ⁺型ドレイン領域１へ向かう経路で流れる。

【0068】

上述したように活性領域４０の第１部分４１におけるｎ^-型ドリフト領域２は、＜１－１００＞方向に交互に繰り返し配置された正孔注入領域２ａと正孔非注入領域２ｂとで構成される。この正孔注入領域２ａと正孔非注入領域２ｂとの繰り返しパターンの最もエッジ終端領域４３側は例えば正孔注入領域２ａである。活性領域４０の第１部分４１のうち正孔注入領域２ａが配置された部分は、ボディダイオード２０の順方向電流Ｉｆが流れる有効領域４１ａである。活性領域４０の第１部分４１のうち正孔非注入領域２ｂが配置された部分は、ボディダイオード２０の順方向電流Ｉｆが流れない無効領域４１ｂである。

【0069】

ｎ^-型ドリフト領域２の正孔注入領域２ａは、ｎ^-型ドリフト領域２のうち、ソース電極１２の電位に固定されたｐ⁺型領域２１，２２の直下（ｎ⁺型ドレイン領域１側）の領域である。ｎ^-型ドリフト領域２の正孔注入領域２ａは、活性領域４０の第１部分４１の互いに隣り合う無効領域４１ｂ間（もしくはエッジ終端領域４３の＜１１－２０＞方向に平行な１辺と、＜１－１００＞方向に当該エッジ終端領域４３に最も近い無効領域４１ｂと、の間）のｐ⁺型領域２１，２２およびｎ型電流拡散領域３との接触面を上底とし、ｎ⁺型ドレイン領域１との接触面を下底とする錐台（切頭錐体）状をなす。

【0070】

ｎ^-型ドリフト領域２の正孔注入領域２ａは、側面（錐体面：図２，３のｎ^-型ドリフト領域２内の斜めの破線）が半導体基板３０のおもて面に対して所定角度θ（例えば４５度程度）をなし、ｎ⁺型ドレイン領域１側へ向かうにしたがって幅が広くなっている。ｎ^-型ドリフト領域２の正孔注入領域２ａは、ドレイン・ソース間の逆バイアス時にボディダイオード２０の順方向電流Ｉｆが流れ込んで正孔が注入される領域である。ｎ^-型ドリフト領域２の正孔注入領域２ａには、ドレイン・ソース間の逆バイアス時に正孔が注入され、臨界濃度（正孔密度）１×１０¹⁵／ｃｍ³以上で正孔が存在する。

【0071】

活性領域４０の第１部分４１におけるｎ^-型ドリフト領域２の正孔非注入領域２ｂは、ｎ^-型ドリフト領域２のうち、ソース電極１２の電位に固定されていないｐ⁺型領域２１，２２の直下の領域であり、上面で当該ｐ⁺型領域２１，２２およびｎ型電流拡散領域３に接し、下面でｎ⁺型ドレイン領域１に接する。活性領域４０の第１部分４１におけるｎ^-型ドリフト領域２の正孔非注入領域２ｂは、側面が半導体基板３０のおもて面に対して所定角度θ（例えば４５度程度）をなして、ｎ⁺型ドレイン領域１側へ向かうにしたがって幅を狭くした逆錐台状をなす。

【0072】

活性領域４０の第１部分４１の無効領域４１ｂは、活性領域４０の第１部分４１のうち、層間絶縁膜１１で全域を覆われた隣接するメサ部（または１つのメサ部）と、当該メサ部の直下のｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、で構成される。活性領域４０の第１部分４１の無効領域４１ｂにおいては、ｐ⁺⁺型コンタクト領域６がソース電極１２と電気的に絶縁され、かつｐ⁺型領域２１，２２がソース電極１２の電位に固定されていないことで、ｎ^-型ドリフト領域２にボディダイオード２０の順方向電流Ｉｆが流れ込まないため、ｎ^-型ドリフト領域２は正孔非注入領域２ｂとなる。ｎ^-型ドリフト領域２の正孔非注入領域２ｂの正孔密度は１×１０¹⁵／ｃｍ³未満である。

【0073】

具体的には、活性領域４０の第１部分４１の無効領域４１ｂは、層間絶縁膜１１によって全域を覆われた隣接するメサ部のうち、当該メサ部を形成する互いに隣り合う２つ以上のゲートトレンチ７の最も有効領域４１ａ側の両ゲートトレンチ７の直下のｐ⁺型領域２１間の部分である。活性領域４０の第１部分４１の無効領域４１ｂのメサ部を形成するゲートトレンチ７のうち、最も有効領域４１ａ側のゲートトレンチ７の直下のｐ⁺型領域２１は、ソース電極１２の電位に固定されている。活性領域４０の第１部分４１の無効領域４１ｂは、ｎ⁺型ソース領域５が層間絶縁膜１１によってソース電極１２と電気的に絶縁されてＳｉＣ－ＭＯＳＦＥＴとして機能しない。

【0074】

活性領域４０の第１部分４１の無効領域４１ｂの幅Ｌ１，Ｌ２は、ｎ^-型ドリフト領域２の正孔非注入領域２ｂの上面の幅であり、＜１－１００＞方向および＜１１－２０＞方向ともにｎ^-型ドリフト領域２の厚さｄの２倍以上程度である（Ｌ１≧２ｄ、Ｌ２≧２ｄ）。無効領域４１ｂの＜１－１００＞方向の幅Ｌ１は、無効領域４１ｂのメサ部を形成するゲートトレンチ７のうち、最も有効領域４１ａ側の両ゲートトレンチ７の直下のｐ⁺型領域２１間の間隔に相当し、例えば３０μｍ程度である。無効領域４１ｂの＜１１－２０＞方向の幅Ｌ２は、活性領域４０の＜１１－２０＞方向の幅に相当し、例えば５ｍｍ程度である。ｎ^-型ドリフト領域２の厚さｄとは、ｎ型電流拡散領域３（ｎ型電流拡散領域３を設けない場合はｐ⁺型領域２１，２２）からｎ⁺型ドレイン領域１までの深さ方向Ｚの長さであり、例えば１０μｍ程度である。

【0075】

活性領域４０の第２部分４２において半導体基板３０のおもて面とｎ^-型ドリフト領域２との間の全域に、ｐ型ベース領域２４が設けられている。ｐ型ベース領域２４は、活性領域４０の第１部分４１のｐ型ベース領域４と同時に形成されるが第１部分４１からゲートトレンチ７によって分離されている。ｐ型ベース領域２４とｎ^-型ドリフト領域２との間の全域に、これらの領域に接してｐ⁺型領域２３が設けられている。ｐ⁺型領域２３は、例えばｐ⁺型領域２１，２２と同時にｎ^-型エピタキシャル層３２の内部にイオン注入により形成され、かつｐ⁺型領域２１，２２と分離された拡散領域である。ｐ⁺型領域２３は、深さ方向Ｚに、活性領域４０の第２部分４２に隣り合うゲートトレンチ７の底面に対向する。

【0076】

半導体基板３０のおもて面とｐ型ベース領域２４との間に、ｐ型ベース領域２４に接して複数のｐ⁺⁺型コンタクト領域２５が選択的に設けられている。ｐ⁺⁺型コンタクト領域２５は、例えばｐ⁺⁺型コンタクト領域６と同時にｐ型エピタキシャル層３３の内部にイオン注入により形成された拡散領域である。具体的には、活性領域４０の第２部分４２において半導体基板３０のおもて面に、活性領域４０の第１部分４１からソース電極１２が延在して終端している。半導体基板３０のおもて面とｐ型ベース領域２４との間には、深さ方向Ｚにソース電極１２の端部（延在部）に対向するｐ⁺⁺型コンタクト領域２５と、深さ方向Ｚにゲートパッド１５に対向するｐ⁺⁺型コンタクト領域２５と、が互いに離れて設けられている。

【0077】

ソース電極１２の直下のｐ⁺⁺型コンタクト領域２５は、活性領域４０の第１部分４１と第２部分４２との境界近傍に配置され、層間絶縁膜１１のコンタクトホール１１ｂを介してソース電極１２にオーミック接触する。ゲートパッド１５の直下のｐ⁺⁺型コンタクト領域２５は、ｐ型ベース領域２４を介してソース電極１２に電気的に接続されており、ソース電極１２に直接接続されていない。ゲートパッド１５の直下のｐ⁺⁺型コンタクト領域２５は、活性領域４０の第２部分４２の略中央に配置されて深さ方向Ｚにゲートパッド１５の全面に対向し、活性領域４０の第２部分４２の面積（表面積）の大半を占める。ｐ⁺型領域２３、ｐ型ベース領域２４およびｐ⁺⁺型コンタクト領域２５は、活性領域４０の第２部分４２に隣り合うゲートトレンチ７までの間に形成される。

【0078】

ｐ⁺⁺型コンタクト領域２５、ｐ型ベース領域２４およびｐ⁺型領域２３は、ソース電極１２の電位に固定され、活性領域４０の第２部分４２における半導体基板３０のおもて面の面内での電界を均一にする機能を有する。ｐ⁺⁺型コンタクト領域２５、ｐ型ベース領域２４およびｐ⁺型領域２３がソース電極１２の電位に固定されていても、ドレイン・ソース間の逆バイアス時、活性領域４０の第２部分４２におけるｎ^-型ドリフト領域２には正孔が注入されない。このため、活性領域４０の第２部分４２におけるｎ^-型ドリフト領域２の全域が正孔非注入領域２ｂとなる（図１，３参照）。

【0079】

活性領域４０の第２部分４２におけるｎ^-型ドリフト領域２には正孔が注入されない理由は、次の通りである。活性領域４０の第２部分４２の大半を覆うゲートパッド１５の直下には、ソース電極１２に接するｐ⁺⁺型コンタクト領域２５が存在せず、ｐ型ベース領域２４およびｐ⁺型領域２３から、ソース電極１２に接するｐ⁺⁺型コンタクト領域２５までの距離が長くなる。このため、活性領域４０の第２部分４２においては、活性領域４０の第１部分４１に比べてｐ型ベース領域２４およびｐ⁺型領域２３の拡散抵抗が大きくなり、電圧降下が大きくなる。その結果、活性領域４０の第２部分４２のゲートパッド１５直下の後述するｐｎ接合３５が順バイアスとならないため、活性領域４０の第２部分４２におけるｎ^-型ドリフト領域２に正孔が注入されない。

【0080】

活性領域４０の第２部分４２の正孔非注入領域２ｂは、活性領域４０の第１部分４１の正孔注入領域２ａまたは正孔非注入領域２ｂに隣接するか、その両方に隣接する（図１参照）。活性領域４０の第１，２部分４１，４２の正孔非注入領域２ｂには、ドレイン・ソース間の逆バイアス時に正孔が注入されないことで、正孔が存在しないか、または正孔がほぼ存在しない。活性領域４０の第２部分４２の配置は、ゲートパッド１５の配置に応じて適宜設定可能である。活性領域４０の第２部分４２は、例えば活性領域４０とエッジ終端領域４３との境界近傍に配置されてもよい。

【0081】

活性領域４０の第２部分４２の正孔非注入領域２ｂは、第２部分４２に隣接するゲートトレンチ７間のソース電極１２と接するｐ⁺⁺型コンタクト領域２５の内側（活性領域４０の第２部分４２の中央側）においてｐ⁺型領域２３に接する上面を有し、下面でｎ⁺型ドレイン領域１に接する。活性領域４０の第２部分４２の正孔非注入領域２ｂは、側面（錐体面：図３のｎ^-型ドリフト領域２内の斜めの破線）が半導体基板３０（図３ではｎ⁺型出発基板３１の上面で角度θを図示）のおもて面に対して所定角度θ（例えば４５度程度）をなして、ｎ⁺型ドレイン領域１側へ向かうにしたがって幅を狭くした逆錐台状をなす。活性領域４０の第２部分４２は、ＳｉＣ－ＭＯＳＦＥＴとして機能しない。

【0082】

層間絶縁膜１１は、半導体基板３０のおもて面の全面に設けられ、ゲート電極９を覆う。層間絶縁膜１１は、活性領域４０の第１部分４１の有効領域４１ａと第２部分４２とにそれぞれコンタクトホール１１ａ，１１ｂを有する。層間絶縁膜１１は、活性領域４０の第１部分４１の無効領域４１ｂにおいて、半導体基板３０のおもて面の全面を覆う。コンタクトホール１１ａには、活性領域４０の第１部分４１の有効領域４１ａのｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６が露出される。コンタクトホール１１ｂには、活性領域４０の第２部分４２のｐ⁺⁺型コンタクト領域２５が露出される。

【0083】

ソース電極（第１電極）１２は、層間絶縁膜１１上にコンタクトホール１１ａ，１１ｂを埋め込むように設けられている。ソース電極１２は、コンタクトホール１１ａを介して活性領域４０の第１部分４１の有効領域４１ａのｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６にオーミック接触し、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、ｐ型ベース領域４およびｐ⁺型領域２１，２２に電気的に接続される。ソース電極１２は、活性領域４０の第２部分４２に延在して、コンタクトホール１１ｂを介して一部のｐ⁺⁺型コンタクト領域２５にオーミック接触し、ｐ型ベース領域２４、ｐ⁺型領域２３およびすべてのｐ⁺⁺型コンタクト領域２５に電気的に接続される。

【0084】

活性領域４０の第２部分４２において、半導体基板３０のおもて面にフィールド酸化膜１４が設けられ、半導体基板３０のおもて面上にフィールド酸化膜１４を介してゲート電極９およびゲートパッド１５がこの順に積層されている。フィールド酸化膜１４上のゲート電極９は、活性領域４０の第１部分４１のゲートトレンチ７内から延在するゲート電極９の延在部である。ゲートパッド１５の全面が、深さ方向Ｚにフィールド酸化膜１４を介してｐ⁺⁺型コンタクト領域２５、ｐ型ベース領域２４およびｐ⁺型領域２３に対向する。このゲートパッド１５下のｐ⁺⁺型コンタクト領域２５は、ソース電極１２に直接接続されない。ドレイン電極（第２電極）１３は、半導体基板３０の裏面の全面に設けられ、ｎ⁺型ドレイン領域１（ｎ⁺型出発基板３１）に電気的に接続される。

【0085】

実施の形態１にかかる炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）の動作について説明する。ＳｉＣ－ＭＯＳＦＥＴの通常動作時、ソース電極１２に対して正の電圧Ｖｄｓがドレイン電極１３に印加（ドレイン・ソース間が順バイアス）され、ｐ⁺⁺型コンタクト領域６、ｐ型ベース領域４およびｐ⁺型領域２１，２２と、ｎ型電流拡散領域３、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、のｐｎ接合３４が逆バイアスされる。この状態で、ゲート電極９への印加電圧Ｖｇｓがゲート閾値電圧Ｖｔｈ未満であると、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。

【0086】

一方、ドレイン・ソース間が順バイアスされた状態でゲート電極９にゲート閾値電圧Ｖｔｈ以上のゲート電圧Ｖｇｓが印加されると、活性領域４０の第１部分４１の有効領域４１ａにおいてｐ型ベース領域４の、ゲートトレンチ７の側壁に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、活性領域４０の第１部分４１の有効領域４１ａにおいてｎ⁺型ドレイン領域１からｎ^-型ドリフト領域２の正孔注入領域２ａ、ｎ型電流拡散領域３およびチャネルを通ってｎ⁺型ソース領域５へ向かうドリフト電流Ｉｄｓが流れ、ＳｉＣ－ＭＯＳＦＥＴがオンする。

【0087】

また、ＳｉＣ－ＭＯＳＦＥＴの同期整流時のデッドタイム中や、ＳｉＣ－ＭＯＳＦＥＴによる負荷側へのエネルギー回生時には、ドレイン・ソース間が逆バイアスされる。ドレイン・ソース間が逆バイアスされることで、ｐ⁺⁺型コンタクト領域６、ｐ型ベース領域４およびｐ⁺型領域２１，２２と、ｎ型電流拡散領域３、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、のｐｎ接合３４が順バイアスされてボディダイオード２０が導通し、当該ボディダイオード２０に順方向電流Ｉｆが流れる。これによって、活性領域４０の第１部分４１の有効領域４１ａのｐ⁺⁺型コンタクト領域６からｐ型ベース領域４およびｐ⁺型領域２１，２２を通ってｎ^-型ドリフト領域２の正孔注入領域２ａに正孔が注入される。

【0088】

具体的には、ドレイン・ソース間が逆バイアスされると、活性領域４０の第１部分４１の有効領域４１ａのｐ⁺⁺型コンタクト領域６に正孔が注入され、当該ｐ⁺⁺型コンタクト領域６からｐ型ベース領域４、ｐ⁺型領域２１，２２およびｎ^-型ドリフト領域２（正孔注入領域２ａ）を通ってｎ⁺型ドレイン領域１へ向かう経路でボディダイオード２０の順方向電流Ｉｆが流れる。ｎ^-型ドリフト領域２（正孔注入領域２ａ）へ流れ込んだ順方向電流Ｉｆは、ｎ^-型ドリフト領域２内を半導体基板３０のおもて面に対して所定角度θの広がり角度で下方（ｎ⁺型ドレイン領域１側）へ向かって流れ、横方向（半導体基板３０のおもて面に平行な方向）に拡散されない。

【0089】

活性領域４０の第１部分４１の無効領域４１ｂのｐ⁺⁺型コンタクト領域６はソース電極１２と電気的に絶縁されているため、当該ｐ⁺⁺型コンタクト領域６からｐ型ベース領域４およびｐ⁺型領域２１，２２に正孔は注入されない。活性領域４０の第１部分４１の無効領域４１ｂのｐ⁺型領域２１，２２は電気的に浮遊しているため、当該ｐ⁺型領域２１，２２およびｎ^-型ドリフト領域２（正孔非注入領域２ｂ）に活性領域４０の第１部分４１の有効領域４１ａのｐ⁺型領域２１，２２からボディダイオード２０の順方向電流Ｉｆは流れ込まない。すなわち、活性領域４０の第１部分４１の無効領域４１ｂにおけるｎ^-型ドリフト領域２（正孔非注入領域２ｂ）に正孔は注入されない。

【0090】

活性領域４０の第２部分４２において、ｐ⁺⁺型コンタクト領域２５、ｐ型ベース領域２４およびｐ⁺型領域２３と、ｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、のｐｎ接合３５で形成されるボディダイオードは導通しない。このため、活性領域４０の第２部分４２におけるｎ^-型ドリフト領域２（正孔非注入領域２ｂ）に正孔は注入されない。したがって、活性領域４０の第１部分４１の無効領域４１ｂおよび第２部分４２のｎ^-型ドリフト領域２は正孔非注入領域２ｂとなる。活性領域４０の第１部分４１の有効領域４１ａのｎ^-型ドリフト領域２は正孔注入領域２ａとなり、臨界濃度１×１０¹⁵／ｃｍ³以上で正孔が存在する。

【0091】

そして、ｎ^-型ドリフト領域２の正孔注入領域２ａ内でのみ正孔と電子との再結合が起きる。この再結合によって炭化珪素のバンドギャップに近い光等のエネルギーが放出され、当該再結合によるエネルギーを受けて、半導体基板３０の基底面転位がｎ^-型ドリフト領域２の正孔注入領域２ａ内を（０００１）面に沿って＜１１－２０＞方向にオフ角に応じた角度で成長していき積層欠陥となり、ｐ⁺型領域２１，２２との界面近傍まで成長する。そして、積層欠陥は、さらに正孔注入領域２ａ内を＜１－１００＞方向に拡張する。＜１－１００＞方向に正孔注入領域２ａに隣接する正孔非注入領域２ｂには正孔が存在しないため、積層欠陥の拡張は正孔注入領域２ａと正孔非注入領域２ｂとの境界で止まる。

【0092】

以上、説明したように、実施の形態１によれば、ｎ^-型ドリフト領域に＜１－１００＞方向に正孔非注入領域（正孔が注入されない領域）を挟んで正孔注入領域（正孔が注入される領域）が分離して配置されるように、活性領域にＳｉＣ－ＭＯＳＦＥＴのボディダイオードの順方向電流が流れない無効領域を配置する。活性領域の無効領域は、メサ部（ゲートトレンチ間）を層間絶縁膜で覆って、当該メサ部に配置されたｐ⁺⁺型コンタクト領域を層間絶縁膜によってソース電極と電気的に絶縁することで容易に形成可能である。ゲート絶縁膜にかかる電界緩和用のｐ⁺型領域は、活性領域の無効領域においてはソース電極の電位に固定せずに電気的に浮遊させる。

【0093】

活性領域の無効領域においては、ソース電極と電気的に絶縁されたｐ⁺⁺型コンタクト領域に正孔が注入されないとともに、電気的に浮遊した電界緩和用のｐ⁺型領域にボディダイオードの順方向電流は流れ込まない。活性領域のうち無効領域を除く有効領域においてｎ^-型ドリフト領域に流れ込んだボディダイオードの順方向電流は、ｎ^-型ドリフト領域内を所定の広がり角度で下方へ向かって流れ、横方向に拡散しない。このため、活性領域の無効領域におけるｎ^-型ドリフト領域にボディダイオードの順方向電流は流れ込まない。したがって、活性領域に所定パターンで無効領域を配置することで、ｎ^-型ドリフト領域に局所的に正孔非注入領域を形成することができる。

【0094】

これによって、ｎ^-型ドリフト領域の正孔注入領域内でのみ積層欠陥が成長および拡張するため、積層欠陥の拡張を正孔注入領域と正孔非注入領域との境界で止めることができ、活性領域のｎ^-型ドリフト領域の全体にわたって積層欠陥が拡張しない。したがって、従来構造（図１６，１７参照）と比べて、活性領域のｎ^-型ドリフト領域において電子の流れに対して抵抗成分となる積層欠陥を少なくすることができ、導通損失を抑制することができるため、バイポーラ劣化を抑制することができる。また、活性領域の無効領域の配置をパターン化することで、オン電圧Ｖｏｎの増加や順方向電圧Ｖｆの増加などのいわゆるバイポーラ劣化（ボディダイオードによる順方向通電劣化）を抑制することができる。

【0095】

また、一般的に、スクリーニング検査では、積層欠陥を＜１－１００＞方向に完全に拡張させて半導体チップ（半導体基板）のバイポーラ劣化不良の有無を判定する。従来構造では、活性領域のｎ^-型ドリフト領域の全域に正孔が注入されて、活性領域のｎ^-型ドリフト領域の全体に積層欠陥が成長および拡張するため、活性領域の＜１１－２０＞方向に平行な一組の対辺間にわたってｎ^-型ドリフト領域の全体に積層欠陥を完全に拡張させる必要があり、スクリーニング時間が長くなる。一方、実施の形態１によれば、ｎ^-型ドリフト領域の＜１－１００＞方向に互いに隣り合う無効領域間にわたって当該無効領域間に挟まれた正孔注入領域の全体に積層欠陥を拡張させればよいため、従来構造と比べてスクリーニング時間を短縮することができ、検査コストを低減させることができる。

【0096】

（実施の形態２）
実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図５は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置５０を半導体基板３０のおもて面側から見たレイアウトは図１の符号４１ｂを符号５１に変えたものである。図５には、図１の切断線Ａ１－Ａ１’における断面構造を示す。実施の形態２にかかる炭化珪素半導体装置５０が実施の形態１にかかる炭化珪素半導体装置１０（図２参照）と異なる点は、活性領域４０の第１部分４１の無効領域５１のｎ⁺型ソース領域５をソース電極１２と電気的に接続した点である。

【0097】

実施の形態２においては、活性領域４０の第１部分４１の無効領域５１において、ｐ⁺⁺型コンタクト領域６は層間絶縁膜１１によって完全に覆われ、ｎ⁺型ソース領域５は層間絶縁膜１１のコンタクトホール（第２コンタクトホール）１１ｃに露出されている。ソース電極１２は、活性領域４０の第１部分４１の無効領域５１において、コンタクトホール１１ｃを介してｎ⁺型ソース領域５にオーミック接触し、層間絶縁膜１１によってｐ⁺⁺型コンタクト領域６と電気的に絶縁されている。活性領域４０の第１部分４１の無効領域５１の各メサ部においてｎ⁺型ソース領域５とソース電極１２との接触面積が大きいほど好ましいが、ｎ⁺型ソース領域５の少なくとも一部がソース電極１２にオーミック接触すればよい。

【0098】

活性領域４０の第１部分４１の無効領域５１において、実施の形態１と同様に、ｐ⁺⁺型コンタクト領域６がソース電極１２と電気的に絶縁され、かつｐ⁺型領域２１，２２は電気的に浮遊していることで、ｎ^-型ドリフト領域２にボディダイオード２０の順方向電流Ｉｆが流れ込まない。このため、実施の形態２においても、実施の形態１と同様に、活性領域４０の第１部分４１の無効領域５１におけるｎ^-型ドリフト領域２は正孔非注入領域２ｂとなる。一方、活性領域４０の第１部分４１の無効領域５１においてｎ⁺型ソース領域５がソース電極１２と電気的に接続されることで、活性領域４０の第１部分４１の全域がＳｉＣ－ＭＯＳＦＥＴとして機能する。

【0099】

活性領域４０の第１部分４１の全域がＳｉＣ－ＭＯＳＦＥＴとして機能するため、ＳｉＣ－ＭＯＳＦＥＴがオン状態のとき、すべてのゲートトレンチ７の側壁に沿った部分にチャネルが形成される。それによって、活性領域４０の第１部分４１においてｎ⁺型ドレイン領域１からｎ^-型ドリフト領域２（正孔注入領域２ａおよび正孔非注入領域２ｂ）、ｎ型電流拡散領域３およびチャネルを通ってｎ⁺型ソース領域５へ向かうドリフト電流Ｉｄｓが流れ、炭化珪素半導体装置５０（ＳｉＣ－ＭＯＳＦＥＴ）がオンする。ＳｉＣ－ＭＯＳＦＥＴのオフ動作や、ＳｉＣ－ＭＯＳＦＥＴの同期整流時のデッドタイム中、ＳｉＣ－ＭＯＳＦＥＴによる負荷側へのエネルギー回生時の動作は実施の形態１と同様である。

【0100】

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、活性領域の第１部分の無効領域においてｎ⁺型ソース領域がソース電極と電気的に接続されることで、活性領域の第１部分の全体をＳｉＣ－ＭＯＳＦＥＴとして機能させることができる。

【0101】

（実施の形態３）
実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図６は、実施の形態３にかかる炭化珪素半導体装置の構造を示す図であり、（ａ）は図１の切断線Ａ１－Ａ１’における断面構造を示す断面図であり、（ｂ）は（ａ）の切断線Ｃ１－Ｃ１‘における断面構造を示す平面図である。実施の形態３にかかる炭化珪素半導体装置６０を半導体基板３０のおもて面側から見たレイアウトは図１の符号４１ｂ，Ｌ１をそれぞれ符号６１，Ｌ１１に変えたものである。実施の形態３にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置１０（図２参照）と異なる点は、活性領域４０の第１部分４１の無効領域６１のｐ⁺型領域２１，２２が所定抵抗値の抵抗成分（寄生抵抗Ｒｂ）を有してソース電極１２に電気的に接続されている点である。

【0102】

実施の形態３においては、活性領域４０の第１部分４１のすべての隣接する単位セル（すなわち互いに隣り合うｐ⁺型領域２１，２２）同士が、寄生抵抗Ｒｂを介して電気的に接続される。つまり、図６の（ｂ）の平面図に示すように、ｐ⁺型領域２１とｐ⁺型領域２２とは部分的に接続されており（ハッチング部分）、ｎ型電流拡散領域３が第１方向Ｘに所定のピッチＬｐで分散して配置される。この場合、第１方向Ｘに互いに隣り合うｎ型
電流拡散領域３間のｐ⁺型領域（第２方向Ｙに互いに隣り合うｐ⁺型領域２１，２２同士のｐ⁺型連結部）の第１方向Ｘの幅Ｗｐを適宜設定することで所定抵抗値の寄生抵抗Ｒｂ
が形成される。

【0103】

寄生抵抗Ｒｂの抵抗値は、第１方向Ｘに互いに隣り合うｎ型電流拡散領域３間のｐ⁺型
領域の第１方向Ｘの幅Ｗｐを適宜変えて設定しているが、この第１方向Ｘの幅Ｗｐの部分
（ｐ⁺型連結部）でｐ⁺型領域２１，２２の不純物濃度を部分的に低くして寄生抵抗Ｒｂの抵抗値を変えてもよいし、ｎ型電流拡散領域３の配置のピッチＬｐを長くして寄生抵抗Ｒｂの抵抗値を変えてもよい。この寄生抵抗Ｒｂにより、横方向に単位セル間に電流が流れた時に電圧降下を大きくすることができ、隣接する単位セルで積極的にｐｎ接合３４が順バイアスされないようにすることができる。

【0104】

具体的には、ドレイン・ソース間が逆バイアスされると、ソース電極１２に電気的に接続されたｐ⁺⁺型コンタクト領域６の直下の部分でｐｎ接合３４が最も高電位となる。このため、活性領域４０の第１部分４１の有効領域４１ａに形成される寄生抵抗Ｒｂは、活性領域４０の第１部分４１の有効領域４１ａのｐ⁺型領域（第１の第２導電型高濃度領域）２２およびｐ⁺型領域（第２の第２導電型高濃度領域）２１の拡散抵抗で形成される。活性領域４０の第１部分４１の無効領域６１に形成される寄生抵抗Ｒｂは、活性領域４０の第１部分４１の無効領域６１のｐ⁺型領域２２，２１の拡散抵抗で形成される。

【0105】

活性領域４０の第１部分４１の有効領域４１ａと無効領域６１との間（互いに隣り合う有効領域４１ａの単位セル（第１セル）と無効領域６１の単位セル（第２セル）との間）に形成される寄生抵抗Ｒｂは、活性領域４０の第１部分４１の無効領域６１のｐｎ接合３４（３４ｂ）に印加される順方向電圧ＶｆがＳｉＣの内蔵電位Ｖｂｉを超えない程度に高抵抗に設定される。具体的には、ドレイン電極１３に対して正の電圧Ｖｓｄがソース電極１２に印加されると（ドレイン・ソース間の逆バイアス時）、活性領域４０の第１部分４１の有効領域４１ａのｐｎ接合３４（３４ａ）には、ソース電極１２に電気的に接続されたｐ⁺⁺型コンタクト領域６の直下の部分に、ソース電極１２への印加電圧Ｖｓｄとほぼ同じ順方向電圧Ｖｆが印加される。

【0106】

一方、活性領域４０の第１部分４１の無効領域６１のｐｎ接合３４ｂには、活性領域４０の第１部分４１の有効領域４１ａの最も無効領域６１側の単位セル（第１セル）と、活性領域４０の第１部分４１の有効領域４１ａと無効領域６１との間に形成された寄生抵抗Ｒｂと、を介して順方向電圧Ｖｆが印加される。このため、活性領域４０の第１部分４１の無効領域６１のｐｎ接合３４ｂに印加される順方向電圧Ｖｆは、ソース電極１２への印加電圧Ｖｓｄよりも当該寄生電流Ｉｂによる寄生抵抗Ｒｂでの電圧降下分だけ低くなる（＝［ソース電極１２への印加電圧Ｖｓｄ］－［電流Ｉｂの電流値×寄生抵抗Ｒｂの抵抗値］）。

【0107】

活性領域４０の第１部分４１の無効領域６１のｐｎ接合３４ｂに印加される順方向電圧ＶｆがＳｉＣの内蔵電位Ｖｂｉを超えると、無効領域６１のｎ^-型ドリフト領域２に正孔が注入される。このため、少なくとも活性領域４０の第１部分４１の有効領域４１ａと無効領域６１との間に形成される寄生抵抗Ｒｂは、無効領域６１のｐｎ接合３４ｂに印加される順方向電圧ＶｆがＳｉＣの内蔵電位Ｖｂｉを超えない程度に高抵抗に設定される。これによって、活性領域４０の第１部分４１の無効領域６１のｐｎ接合３４ｂで形成されるボディダイオード２０が導通しないため、活性領域４０の第１部分４１の無効領域６１におけるｎ^-型ドリフト領域２は正孔非注入領域２ｂとなる。

【0108】

また、活性領域４０の第１部分４１の無効領域６１のｐｎ接合３４ｂに印加される順方向電圧Ｖｆは、無効領域６１の互いに隣り合うｐ⁺型領域２２，２１間に形成される寄生抵抗Ｒｂでの電圧降下によって、活性領域４０の第１部分４１の有効領域４１ａから離れるほど低くなる。互いに隣り合うｐ⁺型領域２２，２１間に形成される寄生抵抗Ｒｂの抵抗値は、例えば第１方向Ｘに互いに隣り合うｎ型電流拡散領域３間に設けられて第１方向
Ｘに周期的に存在するｐ⁺型領域（ｐ⁺型連結部）のピッチ（＝ピッチＬｐ）や第１方向
Ｘの幅Ｗｐ、その不純物濃度によって適宜設定可能である。活性領域４０の第１，２部分
４１，４２（図３参照）間に形成される寄生抵抗は、互いに隣り合うｐ⁺型領域２１，２２間に形成される寄生抵抗と同様に設定される。

【0109】

活性領域４０の第１部分４１の無効領域６１は、層間絶縁膜１１で全域を覆われた隣接するメサ部（または１つのメサ部）のうち、当該メサ部を形成する互いに隣り合う２つ以上のゲートトレンチ７の最も有効領域４１ａ側の両ゲートトレンチ７の直下のｐ⁺型領域２１の有効領域４１ａ側の端部間の部分である。すなわち、実施の形態３において、活性領域４０の第１部分４１の無効領域６１は、活性領域４０の第１部分４１の無効領域６１のメサ部を形成するゲートトレンチ７のうち、最も有効領域４１ａ側のゲートトレンチ７を含む。活性領域４０の第１部分４１の無効領域６１は、ｎ⁺型ソース領域５が層間絶縁膜１１によってソース電極１２と電気的に絶縁されてＳｉＣ－ＭＯＳＦＥＴとして機能しない。

【0110】

活性領域４０の第１部分４１の無効領域６１の幅Ｌ１１，Ｌ２は、実施の形態１と同様に、ｎ^-型ドリフト領域２の正孔非注入領域２ｂの上面の幅であり、＜１－１００＞方向および＜１１－２０＞方向ともにｎ^-型ドリフト領域２の厚さｄの２倍以上程度である（Ｌ１１≧２ｄ、Ｌ２≧２ｄ）。無効領域６１の＜１－１００＞方向の幅Ｌ１１は、無効領域６１のメサ部を形成するゲートトレンチ７のうち、最も有効領域４１ａ側の両ゲートトレンチ７の直下のｐ⁺型領域２１の有効領域４１ａ側の端部間の間隔に相当する。無効領域６１の＜１１－２０＞方向の幅Ｌ２は、実施の形態１と同様に、活性領域４０の＜１１－２０＞方向の幅に相当する。

【0111】

炭化珪素半導体装置６０（ＳｉＣ－ＭＯＳＦＥＴ）のオン・オフ動作は実施の形態１と同様である。ＳｉＣ－ＭＯＳＦＥＴのドレイン・ソース間が逆バイアスされるＳｉＣ－ＭＯＳＦＥＴの同期整流時のデッドタイム中やＳｉＣ－ＭＯＳＦＥＴによる負荷側へのエネルギー回生時、活性領域４０の第１部分４１の有効領域４１ａにおける動作は実施の形態１と同様である。活性領域４０の第１部分４１の無効領域６１においては、ドレイン・ソース間の逆バイアス時、実施の形態１と同様に、ｐ⁺⁺型コンタクト領域６がソース電極１２と電気的に絶縁されているため、当該ｐ⁺⁺型コンタクト領域６からｐ型ベース領域４およびｐ⁺型領域２１，２２に正孔は注入されない。

【0112】

活性領域４０の第１部分４１のすべてのｐ⁺型領域２１，２２が電気的に接続されているが、ドレイン・ソース間の逆バイアス時、互いに隣り合うｐ⁺型領域２２，２１間に形成される寄生抵抗Ｒｂでの電圧降下によって、活性領域４０の第１部分４１の無効領域６１のｐｎ接合３４ｂに印加される順方向電圧ＶｆがＳｉＣの内蔵電位Ｖｂｉ未満となり、当該ｐｎ接合３４ｂで形成されるボディダイオード２０は導通しない。したがって、実施の形態１と同様に、活性領域４０の第１部分４１の無効領域６１におけるｎ^-型ドリフト領域２（正孔非注入領域２ｂ）にボディダイオード２０の順方向電流Ｉｆは流れない。

【0113】

以上、説明したように、実施の形態３によれば、ゲート絶縁膜の電界緩和用のｐ⁺型領域の活性領域の無効領域の部分と有効領域の部分とが寄生抵抗Ｒｂで形成される所定抵抗値の抵抗成分を介して接続されることで、実施の形態１と同様の効果を得ることができる。

【0114】

（実施の形態４）
実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図７，８は、実施の形態４にかかる炭化珪素半導体装置の構造の例を示す断面図である。実施の形態４にかかる炭化珪素半導体装置７０を半導体基板３０のおもて面側から見たレイアウトは図１の符号４１ｂを符号７１に変えたものである。図７，８には、図１の切断線Ａ１－Ａ１’における断面構造を示す。実施の形態４にかかる炭化珪素半導体装置７０が実施の形態１にかかる炭化珪素半導体装置１０（図２参照）と異なる点は、活性領域４０の第１部分４１の無効領域７１に、ソース電極１２とのオーミック接触部となるｐ⁺⁺型コンタクト領域（図２の符号６に相当）を設けない点である。

【0115】

実施の形態４においては、図７に示すように、活性領域４０の第１部分４１の無効領域７１の互いに隣り合うゲートトレンチ７間（メサ部）において、半導体基板３０のおもて面とｐ型ベース領域４との間の全域にｎ⁺型ソース領域５が配置されてもよい。この場合、ソース電極１２は、活性領域４０の第１部分４１の無効領域７１において、層間絶縁膜１１のコンタクトホール（第２コンタクトホール）１１ｄを介してｎ⁺型ソース領域５にオーミック接触する。このため、実施の形態２と同様に、活性領域４０の第１部分４１の全域がＳｉＣ－ＭＯＳＦＥＴとして機能する。活性領域４０の第１部分４１の無効領域７１のｐ型ベース領域４およびｐ⁺型領域２１，２２は、実施の形態１と同様に電気的に浮遊している。

【0116】

図８に示すように、活性領域４０の第１部分４１の無効領域７１においてメサ部の第２方向Ｙの略中心に、半導体基板３０のおもて面までｐ型ベース領域４を延在させてもよい。この場合、ソース電極１２は、活性領域４０の第１部分４１の無効領域７１において、層間絶縁膜１１のコンタクトホール１１ｄを介して、ｐ型ベース領域４にショットキー接触するとともに、ｎ⁺型ソース領域５にオーミック接触する。ｐ型ベース領域４がソース電極１２の電位に固定されるため、活性領域４０の第１部分４１の無効領域７１がＳｉＣ－ＭＯＳＦＥＴとして安定動作する。ｐ型ベース領域４の不純物濃度は、例えば１×１０¹⁸／ｃｍ³以下程度であり、例えば３．５×１０¹⁵／ｃｍ³程度である。

【0117】

このように、活性領域４０の第１部分４１の無効領域７１のｐ型ベース領域４およびｐ⁺型領域２１，２２は、電気的に浮遊しているか（図７）、またはソース電極１２とｐ型ベース領域４とのショットキー接触で形成される空乏層容量Ｃに応じた抵抗成分ｒ_cを介してソース電極１２に電気的に接続される（図８）。このため、ドレイン・ソース間の逆バイアス時、活性領域４０の第１部分４１の無効領域７１のｐ型ベース領域４に正孔は注入されない。

【0118】

また、活性領域４０の第１部分４１の無効領域７１のｐ⁺型領域２１，２２は、実施の形態１と同様に、活性領域４０の第１部分４１の有効領域４１ａのｐ⁺型領域２１，２２に連結されていない（図７，８）。このため、ドレイン・ソース間の逆バイアス時、活性領域４０の第１部分４１の無効領域７１のｐ⁺型領域２１，２２に活性領域４０の第１部分４１の有効領域４１ａのｐ⁺型領域２１，２２からボディダイオード２０の順方向電流Ｉｆは流れ込まない。したがって、活性領域４０の第１部分４１の無効領域７１におけるｎ^-型ドリフト領域２は正孔非注入領域２ｂとなる。

【0119】

上述したように活性領域４０の第１部分４１の全域がＳｉＣ－ＭＯＳＦＥＴとして機能するため、ＳｉＣ－ＭＯＳＦＥＴがオン状態のとき、すべてのゲートトレンチ７の側壁に沿った部分にチャネルが形成される。それによって、活性領域４０の第１部分４１においてｎ⁺型ドレイン領域１からｎ^-型ドリフト領域２（正孔注入領域２ａおよび正孔非注入領域２ｂ）、ｎ型電流拡散領域３およびチャネルを通ってｎ⁺型ソース領域５へ向かうドリフト電流Ｉｄｓが流れ、炭化珪素半導体装置７０（ＳｉＣ－ＭＯＳＦＥＴ）がオンする。ＳｉＣ－ＭＯＳＦＥＴのオフ動作や、ＳｉＣ－ＭＯＳＦＥＴの同期整流時のデッドタイム中、ＳｉＣ－ＭＯＳＦＥＴによる負荷側へのエネルギー回生時の動作は実施の形態１と同様である。

【0120】

実施の形態４にかかる炭化珪素半導体装置７０に実施の形態３（図６参照）を適用して、活性領域４０の第１部分４１の隣接する単位セル（互いに隣り合うｐ⁺型領域２１，２２）同士を寄生抵抗Ｒｂで形成される所定抵抗値の抵抗成分を介して電気的に接続してもよい。上述したように、実施の形態４においても、ドレイン・ソース間の逆バイアス時に活性領域４０の第１部分４１の無効領域７１のｐ型ベース領域４およびｐ⁺型領域２１，２２に正孔が注入されない。このため、実施の形態３と同様に寄生抵抗Ｒｂでの電圧降下によって活性領域４０の第１部分４１の無効領域７１のｐｎ接合３４で形成されるボディダイオード２０が導通しない。

【0121】

以上、説明したように、実施の形態４によれば、活性領域の第１部分の無効領域において、ソース電極とのオーミック接触部となるｐ⁺⁺型コンタクト領域を設けず、かつソース電極と半導体基板のおもて面とを電気的に接続した場合においても、実施の形態１～３と同様の効果を得ることができる。また、実施の形態４によれば、活性領域の第１部分の無効領域においてｎ⁺型ソース領域がソース電極と電気的に接続されることで、活性領域の第１部分の全体をＳｉＣ－ＭＯＳＦＥＴとして機能させることができる。

【0122】

（実施の形態５）
実施の形態５にかかる炭化珪素半導体装置の構造について説明する。図９は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図９には、活性領域４０の第１部分４１の全域に設けられた複数のゲートトレンチ７のうちの４つのゲートトレンチ７を実線で示す。図１０，１１は、図９の切断線Ａ２－Ａ２’における断面構造の例を示す断面図である。図９の切断線Ａ２－Ａ２’は、互いに隣り合うゲートトレンチ７間（メサ部）の第２方向Ｙの略中心を通り、かつ＜１－１００＞方向に平行な切断線である。図９の切断線Ｂ２－Ｂ２’における断面構造は図３の奥行方向（ゲートトレンチ７の長手方向）を＜１－１００＞とし、横方向（ゲートトレンチ７の短手方向）を＜１１－２０＞としたものと同様である。

【0123】

実施の形態５にかかる炭化珪素半導体装置８０が実施の形態１にかかる炭化珪素半導体装置１０（図１参照）と異なる点は、ゲートトレンチ７の長手方向（第１方向Ｘ）を＜１－１００＞方向とし、短手方向（第２方向Ｙ）を＜１１－２０＞方向とした点である。すなわち、実施の形態５においては、活性領域４０の第１部分４１の有効領域８１ａ（ｎ^-型ドリフト領域２が正孔注入領域２ａとなる部分）および活性領域４０の第１部分４１の無効領域８１ｂ（ｎ^-型ドリフト領域２が正孔非注入領域２ｂとなる部分）がストライプ状に延在する方向（すなわち＜１１－２０＞方向）と、ゲートトレンチ７がストライプ状に延在する第１方向Ｘ（すなわち＜１－１００＞方向）と、が直交している。

【0124】

活性領域４０の第１部分４１の無効領域８１ｂは、層間絶縁膜８２で覆われ同一メサ部において第１方向Ｘに互いに隣り合うｐ⁺⁺型コンタクト領域６（または１つのｐ⁺⁺型コンタクト領域６）と、当該層間絶縁膜８２で覆われた部分の直下のｎ^-型ドリフト領域２およびｎ⁺型ドレイン領域１と、を含む。活性領域４０の第１部分４１の無効領域８１ｂは、ｎ⁺型ソース領域５が層間絶縁膜８２によってソース電極１２と電気的に絶縁されてＳｉＣ－ＭＯＳＦＥＴとして機能しない。層間絶縁膜８２は、＜１－１００＞方向にストライプ状に延在するゲート電極９（図２参照）と、＜１１－２０＞方向にストライプ状に延在する正孔非注入領域２ｂに対応する部分と、を覆う格子状の平面形状に配置される。

【0125】

層間絶縁膜８２のコンタクトホール８２ａは、各メサ部において第１方向Ｘに点在して、ｎ^-型ドリフト領域２の正孔注入領域２ａに対応する部分を露出する。活性領域４０の第１部分４１の無効領域８１ｂの幅Ｌ２１，Ｌ２２は、実施の形態１と同様に、ｎ^-型ドリフト領域２の正孔非注入領域２ｂの上面の幅であり、＜１－１００＞方向および＜１１－２０＞方向ともにｎ^-型ドリフト領域２の厚さｄの２倍以上程度である（Ｌ２１≧２ｄ、Ｌ２≧２ｄ）。無効領域８１ｂの＜１－１００＞方向の幅Ｌ２１は、コンタクトホール８２ａが第１方向Ｘに点在する間隔（メサ部上における層間絶縁膜８２の第１方向Ｘの長さ）に相当する。無効領域８１ｂの＜１１－２０＞方向の幅Ｌ２２は、実施の形態１と同様に、活性領域４０の＜１１－２０＞方向の幅に相当する。

【0126】

図１０に示すように、ｐ型ベース領域４およびｐ⁺型領域２１，２２は、ｎ⁺型ソース領域５まで達するようにｎ⁺型ソース領域５側に延在するｎ^-型ドリフト領域２によって、活性領域４０の第１部分４１の無効領域８１ｂの部分が同一箇所で有効領域８１ａの部分から分離されている。これによって、ｐ型ベース領域４およびｐ⁺型領域２１，２２は、活性領域４０の第１部分４１の有効領域８１ａの部分でソース電極１２の電位に固定され、活性領域４０の第１部分４１の無効領域８１ｂの部分で電気的に浮遊している。すなわち、ｐ型ベース領域４およびｐ⁺型領域２１，２２は、第１方向Ｘにｎ^-型ドリフト領域２の延在部２ｃを挟んで点在している。

【0127】

ｎ^-型ドリフト領域２の延在部２ｃは、活性領域４０の第１部分４１の無効領域８１ｂ内に位置し、正孔非注入領域２ｂとなる。ｎ^-型ドリフト領域２の延在部２ｃは、ｐ⁺型領域２１，２２による電界緩和効果が損なわれない程度の幅（第１方向Ｘの幅）Ｌ２３を有する。このように活性領域４０の第１部分４１の無効領域８１ｂにおけるｐ型ベース領域４、ｐ⁺型領域２１，２２が電気的に浮遊していることで、実施の形態１と同様に、活性領域４０の第１部分４１の無効領域８１ｂにおけるｐ型ベース領域４、ｐ⁺型領域２１，２２およびｎ^-型ドリフト領域２（正孔非注入領域２ｂ）にボディダイオード２０の順方向電流Ｉｆが流れ込まない。

【0128】

ｎ^-型ドリフト領域２の延在部２ｃによってｐ型ベース領域４およびｐ⁺型領域２１，２２を局所的に分離する場合、例えばｐ型ベース領域４はイオン注入によって形成される。すなわち、半導体基板３０は、ｎ⁺型出発基板３１のおもて面上にｎ^-型ドリフト領域２となるｎ^-型エピタキシャル層３７をエピタキシャル成長させてなる。半導体基板３０は、ｎ^-型エピタキシャル層３７側の第１主面をおもて面とし、ｎ⁺型出発基板３１側の第２主面を裏面とする。ｎ^-型エピタキシャル層３７のうち、ｎ型電流拡散領域３、ｐ型ベース領域４、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、ｐ⁺型領域２１，２２、を除く部分が活性領域４０の第１部分４１のｎ^-型ドリフト領域２である。

【0129】

図１１に示すように、ｐ型ベース領域４およびｐ⁺型領域２１，２２は、実施の形態３（図６参照）と同様に寄生抵抗Ｒｂで形成される所定抵抗値の抵抗成分を介して、活性領域４０の第１部分４１の無効領域８１ｂの部分が有効領域８１ａの部分と接続されてもよい。実施の形態３と同様に寄生抵抗Ｒｂでの電圧降下によって活性領域４０の第１部分４１の無効領域８１ｂのｐｎ接合３４（３４ｂ）で形成されるボディダイオード２０が導通しない。このため、活性領域４０の第１部分４１の無効領域８１ｂにおけるｐ型ベース領域４、ｐ⁺型領域２１，２２およびｎ^-型ドリフト領域２（正孔非注入領域２ｂ）にボディダイオード２０の順方向電流Ｉｆは流れない。

【0130】

実施の形態５にかかる炭化珪素半導体装置８０に実施の形態２（図５参照）を適用して、活性領域４０の第１部分４１の無効領域８１ｂのｎ⁺型ソース領域５をソース電極１２と電気的に接続してもよい。

【0131】

実施の形態５にかかる炭化珪素半導体装置８０に実施の形態４（図７，８参照）を適用して、活性領域４０の第１部分４１の無効領域８１ｂにｐ⁺⁺型コンタクト領域６を設けない構成としてもよい。

【0132】

以上、説明したように、実施の形態５によれば、ゲートトレンチが＜１－１００＞方向にストライプ状に延在する場合においても、実施の形態１～４と同様の効果を得ることができる。

【0133】

（実施の形態６）
実施の形態６にかかる炭化珪素半導体装置の構造について説明する。図１２は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態６にかかる炭化珪素半導体装置９０は、活性領域４０の第１部分９１の無効領域９１ｂのレイアウトが実施の形態１にかかる炭化珪素半導体装置１０（図１参照）と異なる。ここでは、活性領域４０の第１部分９１における有効領域９１ａの面積（表面積）に対する無効領域９１ｂの好適な面積比率（＝無効領域９１ｂの面積／有効領域９１ａの面積）について説明する。

【0134】

実施の形態６において、活性領域４０の第１部分９１は、例えば一部をチップ中央側に凹ませた略矩形状の平面形状を有し、活性領域４０のほぼ全域を占める。活性領域４０の第２部分９２は、例えば、略矩形状の平面形状を有し、活性領域４０の第１部分９１の一部凹んだ凹部内に配置される。活性領域４０の第１部分９１には、ボディダイオード２０の順方向電流Ｉｆが流れない無効領域９１ｂ（正孔非注入領域２ｂ：ハッチング部分）が活性領域４０にマトリクス状に配置され、ボディダイオード２０の順方向電流Ｉｆが流れる有効領域９１ａ（正孔注入領域２ａ）が無効領域９１ｂの周囲を囲む格子状に配置されている。

【0135】

活性領域４０の第１部分９１の全域にわたってゲートトレンチ７がストライプ状に延在する第１方向Ｘは、実施の形態１～４（図１，２,５～８参照）と同様に＜１１－２０＞方向であってもよいし、実施の形態５と同様に＜１－１００＞方向であってもよい（図９～１１参照）。活性領域４０の第１部分９１の無効領域９１ｂの幅Ｌ３１，Ｌ３２は、実施の形態１と同様に、ｎ^-型ドリフト領域２の正孔非注入領域２ｂの上面の幅であり、＜１－１００＞方向および＜１１－２０＞方向ともにｎ^-型ドリフト領域２の厚さｄの２倍以上程度である（Ｌ３１≧２ｄ、Ｌ３２≧２ｄ）。

【0136】

ｎ^-型ドリフト領域２中の積層欠陥の成長および拡張の方向は、＜１－１００＞方向である。このため、活性領域４０の第１部分９１の無効領域９１ｂの＜１１－２０＞方向の幅Ｌ３２は、活性領域４０の第１部分９１の無効領域９１ｂの＜１－１００＞方向の幅Ｌ３１よりも広いことがよい（Ｌ３２≧Ｌ３１）。活性領域４０の第１部分９１の無効領域９１ｂの長手方向（すなわち＜１１－２０＞方向）の端部が＜１－１００＞方向に有効領域９１ａを挟んで他の無効領域９１ｂと対向する幅（＜１１－２０＞方向の幅）Ｌ３３は、ｎ^-型ドリフト領域２の厚さｄの２倍以上程度である（Ｌ３３≧２ｄ）。

【0137】

半導体基板３０のおもて面は、＜１１－２０＞方向にオフ角φを有する（０００１）面である。活性領域４０の面積（表面積）をＳ［ｃｍ²］とし、ｎ^-型ドリフト領域２の厚さｄ［μｍ］とし、活性領域４０の第１部分９１の無効領域９１ｂ（正孔非注入領域２ｂ）を＜１－１００＞方向および＜１１－２０＞方向ともにＷ［ｃｍ］のピッチで配置した場合に下記（１）式を満たすことがよい。活性領域４０の第１部分９１の無効領域９１ｂの＜１－１００＞方向および＜１１－２０＞方向の個数ｎ，ｍともに２個以上である（ｎ≧２、ｍ≧２、ただし、ｎ，ｍは正数）。

【0138】

Ｗ≦０．０１×（Ｓ／ｄ）ｔａｎφ ・・・（１）

【0139】

上記（１）式を満たすことで、例えば２５℃程度の常温下において、ボディダイオード２０のオン電圧Ｖｏｎの増加が半導体基板３０中に成長および拡張した積層欠陥の１個数当たり１％以下となることが発明者により確認されている。例えば、半導体基板３０のおもて面のオフ角φが４°であり、活性領域４０の面積Ｓが０．２５［ｃｍ²］であり、ｎ^-型ドリフト領域２の厚さｄを１０［μｍ］とした場合、Ｗ≦１７４８［μｍ］となる。活性領域４０の第１部分９１の無効領域９１ｂの断面構造として、実施の形態１～５（図２，５～８，１０，１１）を適用可能である。

【0140】

以上、説明したように、実施の形態６によれば、活性領域の第１部分の無効領域を半導体基板のおもて面側から見てマトリクス状に配置した場合においても、実施の形態１～５と同様の効果を得ることができる。

【0141】

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ｎ^-型ドリフト領域の正孔注入領域の側面が半導体基板のおもて面に対して４５度程度の角度をなす場合を例に説明しているが、正孔注入領域の側面が半導体基板のおもて面に対する角度は、ｐ⁺⁺型コンタクト領域の不純物濃度が低くなるほど広くなる（すなわち正孔の横方向の拡散が小さくなる）と想定されるため、ｐ⁺⁺型コンタクト領域の不純物濃度に応じて適宜設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としている。

【産業上の利用可能性】

【0142】

以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

【符号の説明】

【0143】

１ ｎ⁺型ドレイン領域
２ ｎ^-型ドリフト領域
２ａ ｎ^-型ドリフト領域の正孔注入領域
２ｂ ｎ^-型ドリフト領域の正孔非注入領域
２ｃ ｎ^-型ドリフト領域の延在部
３ ｎ型電流拡散領域
４，２４ ｐ型ベース領域
５ ｎ⁺型ソース領域
６，２５ ｐ⁺⁺型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０，５０，６０、７０，８０，９０ 炭化珪素半導体装置
１１，８２ 層間絶縁膜
１１ａ，１１ｂ，１１ｃ，１１ｄ，８２ａ 層間絶縁膜のコンタクトホール
１２ ソース電極
１３ ドレイン電極
１４ フィールド酸化膜
１５ ゲートパッド
２０，３６ ボディダイオード
２１ ゲートトレンチ直下のｐ⁺型領域
２２ ゲートトレンチ間のｐ⁺型領域
２３ 活性領域の第２部分のｐ⁺型領域
３０ 半導体基板
３１ ｎ⁺型出発基板
３２，３７ ｎ^-型エピタキシャル層
３３ ｐ型エピタキシャル層
３４，３４ａ，３４ｂ，３５ ｐｎ接合
４０ 活性領域
４１，９１ 活性領域の第１部分
４１ａ，８１ａ，９１ａ 活性領域の第１部分の有効領域
４１ｂ，５１，６１，７１，８１ｂ，９１ｂ 活性領域の第１部分の無効領域
４２，９２ 活性領域の第２部分
４３ エッジ終端領域
Ｃ ソース電極とｐ型ベース領域とのショットキー接触で形成される空乏層容量
Ｒｂ 単位セル間の寄生抵抗
Ｌ１，Ｌ２，Ｌ１１，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２ 活性領域の第１部分の無効領域の幅
Ｌ２３ ｎ^-型ドリフト領域の延在部の幅
Ｌ３３ 活性領域の第１部分の無効領域同士が＜１－１００＞方向に対向する幅
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
ｄ ｎ^-型ドリフト領域の厚さ
ｒ ソース電極とｐ型ベース領域とのショットキー接触で形成される空乏層容量に応じた抵抗成分
θ 半導体基板のおもて面に対してｎ^-型ドリフト領域の正孔注入領域の側面がなす角度

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】