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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024060759
(43)【公開日】2024-05-07
(54)【発明の名称】撮像装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20240425BHJP
【ＦＩ】
H01L27/146 C
H01L27/146 D
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022168241
(22)【出願日】2022-10-20
(71)【出願人】
【識別番号】303018827
【氏名又は名称】Ｔｉａｎｍａ Ｊａｐａｎ株式会社
(74)【代理人】
【識別番号】110001678
【氏名又は名称】藤央弁理士法人
(72)【発明者】
【氏名】奈良 修平
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA05
4M118AB01
4M118BA05
4M118CA03
4M118CA05
4M118CA06
4M118CB06
4M118CB11
4M118CB14
4M118EA14
4M118FA38
4M118FB03
4M118FB08
4M118FB09
4M118FB13
4M118FB16
4M118FB24
4M118GB11
4M118GB15
4M118HA26
(57)【要約】
【課題】撮像装置のノイズを低減する。
【解決手段】撮像装置は、基板と、基板上のフォトダイオード半導体層と、フォトダイオード半導体層を挟む上部電極及び下部電極と、基板を最下層として上部電極より上層の遮光性配線とを含む。フォトダイオード半導体層は、第１半導体層と、第１半導体層と下部電極との間の第２半導体層とを含む。フォトダイオード半導体層は、平面視において遮光性配線に覆われた領域において、第１半導体層が除かれた凹部を含む。平面視において凹部と重なる領域から、上部電極が除外されている。平面視において凹部と重なる領域に、第２半導体層の一部及び下部電極の一部が存在する。
【選択図】図３Ｂ
【解決手段】撮像装置は、基板と、基板上のフォトダイオード半導体層と、フォトダイオード半導体層を挟む上部電極及び下部電極と、基板を最下層として上部電極より上層の遮光性配線とを含む。フォトダイオード半導体層は、第１半導体層と、第１半導体層と下部電極との間の第２半導体層とを含む。フォトダイオード半導体層は、平面視において遮光性配線に覆われた領域において、第１半導体層が除かれた凹部を含む。平面視において凹部と重なる領域から、上部電極が除外されている。平面視において凹部と重なる領域に、第２半導体層の一部及び下部電極の一部が存在する。
【選択図】図３Ｂ
【特許請求の範囲】
【請求項1】
撮像装置であって、
基板と、
前記基板上の、フォトダイオード半導体層と、
前記フォトダイオード半導体層を挟む上部電極及び下部電極と、
前記基板を最下層として、前記上部電極より上層の遮光性配線と、
を含み、
前記フォトダイオード半導体層は、
第１半導体層と、
前記第１半導体層と前記下部電極との間の第２半導体層と、
を含み、
前記フォトダイオード半導体層は、平面視において前記遮光性配線に覆われた領域において、前記第１半導体層が除かれた、凹部を含み、
前記平面視において前記凹部と重なる領域から、前記上部電極が除外され、
前記平面視において前記凹部と重なる領域に、前記第２半導体層の一部及び前記下部電極の一部が存在する、
撮像装置。
基板と、
前記基板上の、フォトダイオード半導体層と、
前記フォトダイオード半導体層を挟む上部電極及び下部電極と、
前記基板を最下層として、前記上部電極より上層の遮光性配線と、
を含み、
前記フォトダイオード半導体層は、
第１半導体層と、
前記第１半導体層と前記下部電極との間の第２半導体層と、
を含み、
前記フォトダイオード半導体層は、平面視において前記遮光性配線に覆われた領域において、前記第１半導体層が除かれた、凹部を含み、
前記平面視において前記凹部と重なる領域から、前記上部電極が除外され、
前記平面視において前記凹部と重なる領域に、前記第２半導体層の一部及び前記下部電極の一部が存在する、
撮像装置。
【請求項2】
請求項１に記載の撮像装置であって、
前記フォトダイオード半導体層は、前記第１半導体層及び前記第２半導体層の間に、第３半導体層を含み、
前記凹部の底面は前記第３半導体層の一部で構成されている、
撮像装置。
前記フォトダイオード半導体層は、前記第１半導体層及び前記第２半導体層の間に、第３半導体層を含み、
前記凹部の底面は前記第３半導体層の一部で構成されている、
撮像装置。
【請求項3】
請求項２に記載の撮像装置であって、
前記第３半導体層は、前記凹部の一部を構成する凹部を有する、
撮像装置。
前記第３半導体層は、前記凹部の一部を構成する凹部を有する、
撮像装置。
【請求項4】
請求項１に記載の撮像装置であって、
前記遮光性配線は、前記上部電極を介して前記フォトダイオード半導体層に対してバイアス電位を与えるバイアス線である、
撮像装置。
前記遮光性配線は、前記上部電極を介して前記フォトダイオード半導体層に対してバイアス電位を与えるバイアス線である、
撮像装置。
【請求項5】
請求項１に記載の撮像装置であって、
前記遮光性配線は、前記平面視において前記第２半導体層の端を横切り、
前記凹部の端は、平面視において前記第２半導体層の端と一致する、
撮像装置。
前記遮光性配線は、前記平面視において前記第２半導体層の端を横切り、
前記凹部の端は、平面視において前記第２半導体層の端と一致する、
撮像装置。
【請求項6】
請求項１に記載の撮像装置であって、
前記遮光性配線は、前記第２半導体層の端に沿って延び、前記端を覆い、
前記凹部は前記端に沿って延び、
前記凹部の端は、平面視において前記第２半導体層の端と一致する、
撮像装置。
前記遮光性配線は、前記第２半導体層の端に沿って延び、前記端を覆い、
前記凹部は前記端に沿って延び、
前記凹部の端は、平面視において前記第２半導体層の端と一致する、
撮像装置。
【請求項7】
請求項１に記載の撮像装置であって、
前記上部電極を覆う、前記上部電極と相似又は合同なパターン形状の絶縁層をさらに含む、
撮像装置。
前記上部電極を覆う、前記上部電極と相似又は合同なパターン形状の絶縁層をさらに含む、
撮像装置。
【請求項8】
請求項１に記載の撮像装置であって、
前記遮光性配線の幅は、前記凹部の幅より小さく、
前記平面視において、前記遮光性配線の幅を画定する両端が前記凹部内に存在するように、前記遮光性配線は前記凹部の一部を覆う、
撮像装置。
前記遮光性配線の幅は、前記凹部の幅より小さく、
前記平面視において、前記遮光性配線の幅を画定する両端が前記凹部内に存在するように、前記遮光性配線は前記凹部の一部を覆う、
撮像装置。
【請求項9】
請求項１に記載の撮像装置であって、
前記遮光性配線は前記フォトダイオード半導体層からの信号を伝送するデータ線である、
撮像装置。
前記遮光性配線は前記フォトダイオード半導体層からの信号を伝送するデータ線である、
撮像装置。
【請求項10】
請求項１に記載の撮像装置であって、
前記下部電極に接続されているトランジスタをさらに含み、
前記平面視において、前記凹部は、前記トランジスタと前記下部電極とのコンタクト部の少なくとも一部を覆う、
撮像装置。
前記下部電極に接続されているトランジスタをさらに含み、
前記平面視において、前記凹部は、前記トランジスタと前記下部電極とのコンタクト部の少なくとも一部を覆う、
撮像装置。
【請求項11】
請求項５に記載の撮像装置であって、
前記凹部の底面は、前記第２半導体層の前記端に向かって段階的に低くなっている、
撮像装置。
前記凹部の底面は、前記第２半導体層の前記端に向かって段階的に低くなっている、
撮像装置。
【請求項12】
請求項１に記載の撮像装置であって、
前記フォトダイオード半導体層からの信号を伝送するデータ線をさらに含み、
前記遮光性配線は、前記上部電極を介して前記フォトダイオード半導体層に対してバイアス電位を与えるバイアス線であり、
前記データ線及び前記バイアス線は共通方向に沿って延び、
前記データ線は、前記バイアス線より下層側に配置されている、
撮像装置。
前記フォトダイオード半導体層からの信号を伝送するデータ線をさらに含み、
前記遮光性配線は、前記上部電極を介して前記フォトダイオード半導体層に対してバイアス電位を与えるバイアス線であり、
前記データ線及び前記バイアス線は共通方向に沿って延び、
前記データ線は、前記バイアス線より下層側に配置されている、
撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像装置に関する。
【背景技術】
【0002】
例えばＰ－Ｎ接合又はＰ－Ｉ－Ｎ接合を有するフォトダイオードを搭載した撮像素子では、Ｐ側に負電圧を、Ｎ側に正電圧を印加した逆バイアス状態で保持することで、入射光から生成された電荷を効果的にドリフトさせる。ドリフトした電荷は検出回路によって電気信号として読み出される。この撮像素子を１次元又は２次元に配列することで、光信号から像を出力する撮像装置として活用することができる。
【0003】
このような撮像装置は、例えば、Ｘ線センサのＦｌａｔ Ｐａｎｅｌ Ｄｅｔｅｃｔｏｒ（ＦＰＤ）として使用される。Ｘ線センサに利用されるＦＰＤは、一般に、直接変換型と間接変換型に分類される。直接変換型のＦＰＤは、アモルファスセレンやＣｄＴｅ等によりＸ線を直接電気信号に変換する光電変換素子を使用する。間接変換型のＦＰＤは、Ｘ線検出パネルにＸ線を光、例えば可視光や紫外光に変換する蛍光体（シンチレータ）と、光を電気信号に変換するフォトダイオードアレイを用いている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第１１０２４６６５号
【発明の概要】
【発明が解決しようとする課題】
【0005】
撮像素子又は撮像素子を使用する撮像装置の感度特性の指標として、ＳＮ比が用いられる。高ＳＮ比を実現するためには、高感度化やノイズの低減が求められる。
【課題を解決するための手段】
【0006】
本開示の一態様の撮像装置は、基板と、前記基板上の、フォトダイオード半導体層と、前記フォトダイオード半導体層を挟む上部電極及び下部電極と、前記基板を最下層として、前記上部電極より上層の遮光性配線と、を含む。前記フォトダイオード半導体層は、第１半導体層と、前記第１半導体層と前記下部電極との間の第２半導体層と、を含む。前記フォトダイオード半導体層は、平面視において前記遮光性配線に覆われた領域において、前記第１半導体層が除かれた、凹部を含む。前記平面視において前記凹部と重なる領域から、前記上部電極が除外されている。前記平面視において前記凹部と重なる領域に、前記第２半導体層の一部及び前記下部電極の一部が存在する。
【発明の効果】
【0007】
本開示の一態様によれば、撮像装置のノイズを改善できる。
【図面の簡単な説明】
【0008】
【図1】実施形態のイメージセンサの構成を示したブロック図である。
【図2】実施形態のイメージセンサの画素の等価回路を示した回路図である。
【図3A】画素、ゲート線、データ線、及びバイアス線を含む構造を模式的に示す平面図である。
【図3C】画素、ゲート線、データ線及びバイアス線を含む構造例を模式的に示す他の平面図である。
【図4A】製造方法における工程での絶縁基板上の積層構造を模式的に示す。
【図4B】製造方法における工程での絶縁基板上の積層構造を模式的に示す。
【図4C】製造方法における工程での絶縁基板上の積層構造を模式的に示す。
【図4D】製造方法における工程での絶縁基板上の積層構造を模式的に示す。
【図4E】製造方法における工程での絶縁基板上の積層構造を模式的に示す。
【図4F】製造方法における工程での絶縁基板上の積層構造を模式的に示す。
【図4G】製造方法における工程での絶縁基板上の積層構造を模式的に示す。
【図5A】画素、ゲート線、データ線及びバイアス線を含む他の構造例を模式的に示す平面図である。
【図6】画素、ゲート線、データ線及びバイアス線を含む他の構造例を模式的に示す平面図である。
【図7】画素を含む領域の断面図である。
【図8】画素を含む領域の断面図である。
【図9A】画素、ゲート線、データ線及びバイアス線を含む他の構造例を模式的に示す平面図である。
【図10A】画素、ゲート線、データ線及びバイアス線を含む他の構造例を模式的に示す平面図である。
【図11A】画素、ゲート線、データ線及びバイアス線を含む他の構造例を模式的に示す平面図である。
【図12】画素、ゲート線、データ線及びバイアス線を含む他の構造例を模式的に示す平面図である。
【発明を実施するための形態】
【0009】
以下において、本開示の実施形態を、図面を参照して詳細に説明する。各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。また、スイッチング素子あるいは増幅素子として用いられる非線形素子についてトランジスタという呼称を用いるが、トランジスタはＴｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ）を含む。
【0010】
本明細書の一実施形態は、撮像素子である。本開示の撮像素子は、例えば撮像装置に使用することができ、医療、産業用非破壊検査分野における放射線撮影装置等に利用可能である。撮像素子により検出される光は、任意の周波数を有する電磁波であり、赤外線や可視光のほか、Ｘ線を含むことができる。
【0011】
例えばＰ－Ｎ接合又はＰ－Ｉ－Ｎ接合を有するフォトダイオードを搭載した撮像素子では、一般に、Ｐ側に負電圧を、Ｎ側に正電圧を印加した逆バイアス状態で保持することで、入射光から生成された電荷を効果的にドリフトさせる。逆バイアスに保持するためには、Ｐ側とＮ側に別々の電位を印加する必要があるため、それぞれ電極または配線が必要になる。
【0012】
フォトダイオードのＰ側またはＮ側のうちどちらかは、光が入射される窓層になる。しかし逆バイアス保持期間中、配線層などで覆われるとフォトダイオード部は影となるため光電変換には寄与しない。
【0013】
撮像素子の感度特性の指標として、ＳＮ比が用いられる。高ＳＮ比を実現するためには、高感度化やノイズの低減が求められる。Ｐ層－Ｎ層間にはその面積に応じた接合容量が存在するが、逆バイアス状態で保持すると容量に比例したｋＴＣノイズが生じ、映像品質を低下させる。この接合容量およびｋＴＣノイズは、配線層に覆われているかどうかに関わらない。したがって、配線層で覆われた領域は、他の領域と比べ、撮像素子として得られる効果よりもノイズの悪影響が大きいと考えられる。
【0014】
本明細書の一実施形態は、例えばＰ－Ｎ層またはＰ－Ｉ－Ｎ層からなるフォトダイオードの半導体層の、配線が架かる領域において、上層の不純物ドープ半導体層（例えばｐ－ａＳｉ層）を部分的にエッチングして除去し、接合状態を解除する。接合状態がなくなった領域面積に比例してｋＴＣノイズが低減し、画像品質は改善する。また、フォトダイオード半導体層を跨ぐ配線層の段切れを防ぎ、歩留まりを改善させる。
【0015】
ｋＴＣノイズは画素の容量に比例するが、その大部分はフォトダイオードの接合容量に起因する。そして接合容量は、対向するＰ層とＮ層の面積に比例するため、上層側に位置する層をエッチングで除去することで、接合容量は削減され、ｋＴＣノイズも減る。
【0016】
Ｐ層とＮ層が対向することで生じた電界によって、光で生成した電荷をドリフトさせているため、受光領域でエッチングすると撮像素子としての本来の効果が損なわれてしまう。そのため、配線に覆われ影となった領域において接合状態を解除することで、光電変換効率の低下を抑制する。
【0017】
またフォトダイオードは効果的に光吸収するため、厚く成膜するのが一般的だが、上層の配線にとっては、下層の段差が高くなるため段切れを生じやすい。そこでフォトダイオード半導体層の上層側のみを部分的に除去することで、配線にとってはステップが形成され、段差部での落差が小さくなる。そのため段差被覆性が改善し、段切れの頻度を抑制できる。
【0018】
フォトダイオード半導体層に使用される典型的な材料はアモルファスシリコンである。本実施形態の特徴は、アモルファスシリコンと異なる半導体材料を使用したフォトダイオードに対しても適用することができる。
【0019】
なお本明細書中ではＰ－Ｎ層またはＰ－Ｉ－Ｎ層からなるフォトダイオード半導体層を一実施形態として説明しているが、フォトダイオード半導体層は例えばＰ－Ｉ層やＩ－Ｎ層などと表現可能なショットキーフォトダイオード半導体層や、Ｐ、Ｉ、Ｎ層のいずれかを４層以上積層して形成したアバランシェフォトダイオード半導体層に対しても適用することができる。
【0020】
＜実施形態１＞
［イメージセンサの構成］
図１は、本明細書の一実施形態に係る撮像装置である、イメージセンサの構成例を示したブロック図である。イメージセンサ１０は、センサ基板１１と制御回路を含む。制御回路は、駆動回路１４、信号検出回路１６、主制御回路１８を含む。
［イメージセンサの構成］
図１は、本明細書の一実施形態に係る撮像装置である、イメージセンサの構成例を示したブロック図である。イメージセンサ１０は、センサ基板１１と制御回路を含む。制御回路は、駆動回路１４、信号検出回路１６、主制御回路１８を含む。
【0021】
センサ基板１１は、絶縁基板（たとえばガラス基板）と、絶縁基板上に画素１３が縦横のマトリクス状に配置された検出領域１２を含む。画素１３は、フォトディテクタであるフォトダイオードを含む基板上の素子である。なお、画素１３のレイアウトは図１に示すマトリクスレイアウトに限定されず、例えば、一列の画素１３からなるラインレイアウトでもよい。Ｘ線イメージセンサの例において、検出領域１２には、検出光である放射線を受けて蛍光を発するシンチレータが配置される。
【0022】
画素１３は、図１における縦方向に延び横方向に配列された複数のデータ線１０６と、横方向に延び縦方向に配列された複数のゲート線（走査線）１０５との各交点に配置されている。画素１３は、それぞれ、図１の縦方向に延び横方向に配列されたバイアス線１０７に接続されている。図１において、一つの画素、一つのデータ線、一つのゲート線及び一つのバイアス線のみが、それぞれ、符号１３、１０６、１０５及び１０７で指示されている。
【0023】
データ線１０６は、それぞれ、異なる画素列に接続されている。ゲート線１０５は、それぞれ、異なる画素行に接続されている。データ線１０６は信号検出回路１６に接続され、ゲート線は駆動回路１４に接続される。バイアス線１０７は、共通バイアス線１０８に接続されている。共通バイアス線１０８のパッド１０９にバイアス電位が与えられる。駆動回路１４は、画素１３による光検出のため、画素１３のゲート線１０５を駆動する。信号検出回路１６は、データ線それぞれからの信号を検出する。主制御回路１８は、駆動回路１４及び信号検出回路１６を制御する。
【0024】
［画素の回路構成］
図２は一つの画素１３の等価回路を示した回路図である。画素１３は、光電変換素子であるフォトダイオード１２１と、スイッチング素子である薄膜トランジスタ（ＴＦＴ）１２２とを含む。薄膜トランジスタ１２２のゲート端子は、ゲート線１０５に接続され、ドレイン端子はデータ線１０６に接続され、ソース端子はフォトダイオード１２１のカソード端子に接続されている。図２の例において、フォトダイオード１２１のアノード端子は、バイアス線１０７に接続されている。
図２は一つの画素１３の等価回路を示した回路図である。画素１３は、光電変換素子であるフォトダイオード１２１と、スイッチング素子である薄膜トランジスタ（ＴＦＴ）１２２とを含む。薄膜トランジスタ１２２のゲート端子は、ゲート線１０５に接続され、ドレイン端子はデータ線１０６に接続され、ソース端子はフォトダイオード１２１のカソード端子に接続されている。図２の例において、フォトダイオード１２１のアノード端子は、バイアス線１０７に接続されている。
【0025】
薄膜トランジスタ１２２は、例えば、酸化物半導体薄膜トランジスタである。酸化物半導体の例は、ＩＧＺＯ（ＩｎＧａＺｎＯ）やＺｎＯである。本明細書の一実施形態において、薄膜トランジスタ１２２の導電型はＮ型である。
【0026】
画素１３は、さらに、フォトダイオード１２１の不図示の接合容量を含む。接合容量は、回路的には、フォトダイオード１２１と並列に、薄膜トランジスタ１２２及びバイアス線１０７に接続される。Ｘ線の撮像装置として用いられるイメージセンサ１０は、フォトダイオード１２１への光の照射量に対応する信号電荷を、画素１３の容量成分に蓄積する。
【0027】
主制御回路１８は、画素１３に配置された薄膜トランジスタ１２２を導通させ、画素１３の容量成分に蓄積された電荷を外部に取り出すことにより、信号を読み出す。具体的には、駆動回路１４は、ゲート線１０５を順次選択し、薄膜トランジスタ１２２を導通状態とするパルスを印加する。フォトダイオード１２１のアノード端子はバイアス線１０７に接続されており、データ線１０６には、信号検出回路１６によりリファレンス電位が印加される。そのため、フォトダイオード１２１にはバイアス線１０７のバイアス電位とリファレンス電位との差分電圧が充電される。一般に、この差分電圧は、アノード電位に対しカソード電位の方が高くなる逆バイアス電圧に設定される。
【0028】
フォトダイオード１２１を、この逆バイアス電圧にまで再充電するために必要な電荷は、フォトダイオード１２１に照射された光量に依存する。信号検出回路１６は、フォトダイオード１２１が逆バイアスまで再充電される際に流れる電流を積分することで、信号電荷を読み出す。
【0029】
信号電荷の読出しにおいて、薄膜トランジスタ１２２のデータ線１０６に接続される端子の電圧は、フォトダイオード１２１に接続されている端子の電圧以上である。信号電荷の検出において、薄膜トランジスタ１２２のデータ線１０６に接続される端子がドレインであり、フォトダイオード１２１に接続されている端子がソースである。なお、画素１３は、図２に示す構成要素に不図示の追加構成要素、例えば追加の薄膜トランジスタを含んでもよい。
【0030】
［画素構造例］
以下において、画素１３のデバイス構造のいくつかの例を説明する。図３Ａは、画素１３、ゲート線１０５、データ線１０６、及びバイアス線１０７を含む構造例を模式的に示す平面図である。図３Ａにおいて、データ線１０６は縦方向（Ｙ方向）に延び、ゲート線１０５は横方向（Ｘ方向）に延びており、その交差位置に薄膜トランジスタ１２２が配置されている。
以下において、画素１３のデバイス構造のいくつかの例を説明する。図３Ａは、画素１３、ゲート線１０５、データ線１０６、及びバイアス線１０７を含む構造例を模式的に示す平面図である。図３Ａにおいて、データ線１０６は縦方向（Ｙ方向）に延び、ゲート線１０５は横方向（Ｘ方向）に延びており、その交差位置に薄膜トランジスタ１２２が配置されている。
【0031】
画素１３は、下部電極３０１及び上部電極３０５を含む。図３Ａの構成例において、上部電極３０５の全域が、平面視において（積層方向において見て）、下部電極３０１と重なっている。つまり、平面視において、上部電極３０５の全域が、下部電極３０１の領域内に含まれている。
【0032】
フォトダイオード１２１は、例えばＰ－Ｎ層またはＰ－Ｉ－Ｎ層からなるフォトダイオード半導体層と、それを挟む上部電極及び下部電極を含む。図３Ａの構成例に上部電極３０５とフォトダイオード１２１のアモルファスシリコン層の平面視での外径は一致してもよく、上部電極３０５と、半導体層の平面視でも外形は一致していない、例えば、上部電極３０５の面積が小さくてもよい。下部電極３０１におけるフォトダイオード半導体層と接触する部分が、フォトダイオード１２１の下部電極を構成する。
【0033】
画素１３は、薄膜トランジスタ１２２、及びバイアス線１０７を含む。薄膜トランジスタ１２２は、ゲート電極２５１、島状の半導体部２５２、ソース電極２５３及びドレイン電極２５４を含む。
【0034】
バイアス線１０７は、図３Ａの縦方向（Ｙ方向）において延びている。バイアス線１０７は、上部電極３０５より上層であり、複数の画素１３の上部電極３０５それぞれに、コンタクト部３２３を介して接続されている。バイアス線１０７は、上部電極３０５の上を、上部電極３０５の端から反対側の端まで通過している。バイアス線１０７は、バイアス電位を伝送し、フォトダイオード１２１の上部電極３０５にバイアス電位を与える。
【0035】
図３Ａの構成例において、下部電極３０１及び上部電極３０５は、平面視において、ゲート線１０５及びデータ線１０６と重なることなく、それらから離間している。下部電極３０１及び上部電極３０５も、平面視において、半導体部２５２と重なることなく、それから離間している。なお、図３Ａは画素構造の一例を示すものであって、画素１３は他の構造を有することができる。
【0036】
図３Ｂは、図３ＡのＩＩＩＢ－ＩＩＩＢ´切断線における断面図を示す。なお、以下において、図面において一部要素の符号が省略されていることがある。図３Ｂを参照して、薄膜トランジスタ１２２は、絶縁性の基板２７１上に形成されているゲート電極２５１、ゲート電極２５１上のゲート絶縁層２７２、ゲート絶縁層２７２上の半導体部２５２を含む。二つの層の関係は、基板２７１に近い層が下層、基板２７１から遠い層を上層と呼ぶ。
【0037】
図３Ａに示すように、ゲート電極２５１は、横方向（Ｘ方向）に延びるゲート線１０５から上方向に突出する。ゲート電極２５１及びゲート線１０５は絶縁基板（絶縁層）２７１上に形成され、それらは同一の導体層に含まれる。なお、絶縁基板２７１とゲート電極２５１及びゲート線１０５との間に、シリコン絶縁層が存在してもよい。
【0038】
同一導体層に含まれている連続する又は分離された導体部は、同一絶縁層上に、当該絶縁層と直接接触して、同一材料で構成されている。製造において、同一導体層の導体部は同一工程において形成される。導体層は、単一層構造又は積層構造を有し得る。
【0039】
本構成例において、薄膜トランジスタ１２２は、ボトムゲート構造を有しており、ゲート電極２５１は、半導体部２５２の下側に存在する。薄膜トランジスタ１２２は、さらに、ゲート絶縁層２７２上のソース電極２５３及びドレイン電極２５４を含む。ソース電極２５３及びドレイン電極２５４は、同一の導体層に含まれる。なお、薄膜トランジスタはトップゲート構造であってもよい。
【0040】
フォトダイオード１２１の電荷の検出におけるキャリアの流れに応じて、電極２５３はソース電極となり、電極２５４はドレイン電極となる。ソース電極２５３及びドレイン電極２５４は、それぞれ、導体膜の半導体部２５２と平面視において重なる。ソース電極２５３及びドレイン電極２５４は、それぞれ、半導体部２５２に直接接触している。島状の半導体部２５２の側面、及び、上面の一部に接するようにソース電極２５３及びドレイン電極２５４が形成されている。
【0041】
ゲート絶縁層２７２は、ゲート電極２５１の全面を覆うように形成されている。ゲート絶縁層２７２は、ゲート電極２５１と半導体部２５２との間に形成されている。第１層間絶縁層２７３は、薄膜トランジスタ１２２の全体を覆う。具体的には、第１層間絶縁層２７３は、半導体部２５２の上面、及び、ソース電極２５３及びドレイン電極２５４の上面を覆っている。
【0042】
基板２７１は、例えば、ガラス又は樹脂で形成されている。ゲート電極２５１は導体であり、Ａｌ、Ｍｏ、Ｃｒ、Ｔｉ、Ｃｕ等の金属、それらの合金、又はそれらの積層体で形成することができる。ゲート絶縁層２７２は、例えば、ＳｉＮｘＯｙで記載される絶縁材料（ｘ、ｙは０を含む）、又はＡｌ2Ｏ3等の絶縁材料で形成されてよく、それらの積層体であってもよい。
【0043】
半導体部２５２を構成する半導体は、例えば、酸化物半導体である。酸化物半導体は、例えば、Ｉｎ、Ｇａ、およびＺｎの少なくともいずれかを含み、その例は、アモルファスＩｎＧａＺｎＯ（ａ－ＩｎＧａＺｎＯ）や微結晶ＩｎＧａＺｎＯである。半導体は、例えば、アモルファスシリコン又はポリシリコンでもよい。
【0044】
ソース電極２５３及びドレイン電極２５４は、それぞれ導体であり、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔｉ、Ｃｕ等の金属、それらの合金、又はそれらの積層体で形成することができる。第１層間絶縁層２７３は、無機又は有機絶縁体である。第１層間絶縁層２７３は、例えば、ＳｉＮｘＯｙで記載される絶縁材料（ｘ、ｙは０を含む）、又はＡｌ2Ｏ3等の絶縁材料で構成されてよく、それらの積層体であってもよい。
【0045】
下部電極３０１は、第１層間絶縁層２７３のビアホール内のコンタクト部２２７を介して、薄膜トランジスタ１２２のソース電極２５３を含む導体膜に接続されている。下部電極３０１は、導体であり、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔｉ、Ｃｕ等の金属、それらの合金、又はそれらの積層体で形成することができる。
【0046】
フォトダイオード１２１は、下部電極３０１及び上部電極３０５の間の光電変換部と、当該光電変換部と接触している下部電極３０１及び上部電極３０５の部分で構成されている。図３Ｂに示すフォトダイオード１２１の例は、ＰＩＮダイオードである。ＰＩＮダイオードは、膜厚方向に広い空乏層が形成されることにより、効率的に光を検出することができる。上部電極３０５はシンチレータからの光に対して透明な電極であり、例えば、ＩＴＯである。
【0047】
フォトダイオード１２１の光電変換部は、下部電極３０１上のＮ型アモルファスシリコン層（膜）２０２（第２半導体層）、Ｎ型アモルファスシリコン層２０２上の真性アモルファスシリコン層（膜）２０３（第２又は第３半導体層）、真性アモルファスシリコン層２０３上のＰ型アモルファスシリコン層（膜）２０４（第１半導体層）を含む。本例において、フォトダイオード半導体層は、積層された三つの半導体層２０２、２０３、２０４で構成されている。Ｎ型アモルファスシリコン層及びＰ型アモルファスシリコン層は、不純物ドープ半導体層の例である。なお、Ｎ型アモルファスシリコン層２０２とＰ型アモルファスシリコン層２０４との位置が逆でもよい。
【0048】
Ｎ型アモルファスシリコン層２０２は、例えば、リンがドープされた水素化アモルファスシリコンで構成される。Ｐ型アモルファスシリコン層２０４は、例えば、ホウ素がドープされた水素化アモルファスシリコンで構成される。なお、Ｎ型アモルファスシリコン層及びＰ型アモルファスシリコン層を、単にＮ層及びＰ層と呼ぶことがある。
【0049】
本構成例において、Ｎ型アモルファスシリコン層２０２は、下部電極３０１に直接接触している。上部電極３０５はＰ型アモルファスシリコン層２０４上に形成されている。本構成例において、上部電極２０５はＰ型アモルファスシリコン層２０４に直接接触している。検出する光は、上部電極３０５側からフォトダイオード１２１に入射する。なお、Ｎ型アモルファスシリコン層２０２とＰ型アモルファスシリコン層２０４の位置が逆でもよく、真性アモルファスシリコン層２０３が省略されてもよい。
【0050】
第２層間絶縁層２７５が、下部電極３０１、シリコン層２０２－２０４、及び上部電極３０５を覆うように形成されている。第２層間絶縁層２７５は、無機又は有機絶縁体である。第２層間絶縁層２７５は、例えば、ＳｉＮｘＯｙ（ｘ、ｙは０を含む）、又はアクリル樹脂、フェノール樹脂若しくはエポキシ樹脂で形成でき、またはそれらの積層体であってもよい。
【0051】
バイアス線１０７及びデータ線１０６が、第２層間絶縁層２７５上に形成されている。本例において、バイアス線１０７及びデータ線１０６は、第２層間絶縁層２７５に直接接触している。データ線１０６は、第２層間絶縁層２７５及び第１層間絶縁層２７３のビアホール内のコンタクト部２２８を介して、薄膜トランジスタ１２２のドレイン電極２５４を含む導体膜に接続されている。
【0052】
バイアス線１０７は、第２層間絶縁層２７５のビアホールに形成されているコンタクト部３２３によって、上部電極３０５に接続されている。バイアス線１０７及びデータ線１０６は、導体であり、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔｉ、Ｃｕ等の金属、それらの合金、又はそれらの積層体で形成することができる。バイアス線１０７は、フォトダイオード１２１が光電変換を行う光に対して遮光性（非透明）である。データ線１０６は、ＩＴＯ等の透過材料で形成されてもよい。遮光性金属材料は、好ましい特性を有する様々な材料を含み、設計の幅が広がる。
【0053】
データ線１０６、バイアス線１０７及び第２層間絶縁層２７５を覆うようにパッシベーション層２７６が形成されている。パッシベーション層２７６は、検出領域１２の全域を覆う。パッシベーション層２７６は、無機又は有機絶縁体である。パッシベーション層２７６は、例えば、ＳｉＮｘＯｙ（ｘ、ｙは０を含む）、又はアクリル樹脂、フェノール樹脂若しくはエポキシ樹脂で形成でき、またはそれらの積層体であってもよい。
パッシベーション層２７６上に不図示のシンチレータが配置される。
パッシベーション層２７６上に不図示のシンチレータが配置される。
【0054】
不図示のシンチレータは、検出領域１２の全域を覆う。シンチレータは、放射線に励起されることにより発光する。具体的には、シンチレータは、入射したＸ線をフォトダイオード１２１が検出する波長の光に変換する。フォトダイオード１２１は、シンチレータからの光に応じて、信号電荷を生成し、画素１３の容量成分に蓄積する。
【0055】
本明細書の一実施形態において、フォトダイオード半導体層の上層側部分に、凹部２１０Ａが形成されている。凹部２１０Ａにおいて、平面視において、Ｐ型アモルファスシリコン層２０４の一部が除去されている。図３Ｂの例においては、積層方向において真性アモルファスシリコン層２０３の一部も除去されている。真性アモルファスシリコン層２０３は除去されていなくてもよい。平面視において、凹部２１０Ａと重なる領域から上部電極３０５は除外されており、存在しない。つまり、凹部２１０Ａは、上部電極３０５が覆う範囲の外側に形成されている。
【0056】
凹部２１０Ａにおいて、積層方向において、上部電極３０５の全て及びＰ型アモルファスシリコン層２０４の全てが除去されており、真性アモルファスシリコン層２０３の一部が除去されている。凹部２１０Ａは、バイアス線１０７の長手方向（Ｙ方向）に沿って延び、短手方向において対向する二つの内側面を有する。
【0057】
内側面は、上部電極３０５の側面、Ｐ型アモルファスシリコン層２０４の側面及び真性アモルファスシリコン層２０３の凹部の内側面の積層で構成されている。凹部２１０Ａの底面は、真性アモルファスシリコン層２０３の上面の一部で構成されている。真性アモルファスシリコン層２０３に凹部を形成することで、Ｐ型アモルファスシリコン層２０４を確実に除去できる。
【0058】
言い換えると、凹部２１０Ａ内において、上部電極３０５の側面及びＰ型アモルファスシリコン層２０４の側面が露出している。また、真性アモルファスシリコン層２０３の凹部の内側面及び真性アモルファスシリコン層２０３の上面の一部（凹部の底面）が露出している。なお、凹部２１０Ａは、第２層間絶縁層２７５で埋められている。
【0059】
凹部２１０Ａの少なくとも一部は、平面視において、バイアス線１０７に覆われている。図３Ｂに示す例において、バイアス線１０７の左右端は、凹部２１０Ａの左右端（左右の内側壁）と一致している。凹部２１０Ａの幅、つまり、図３Ｂにおける横方向のサイズは、バイアス線１０７の幅より小さくとも大きくともよい。また、凹部２１０Ａとバイアス線１０７の左右端の一方のみが平面視において一致し、他方がずれていていてもよい。平面視において、バイアス線１０７の左右端の双方が凹部２１０Ａ内に位置してもよく、双方又は一方のみが凹部２１０Ａ外に位置してもよい。
【0060】
図３Ｂの例において、Ｐ－Ｉ－Ｎ層からなる厚いアモルファスシリコン層（フォトダイオード半導体層）の、バイアス線１０７が覆う領域において、上層のドープシリコン層（図３ＢにおいてＰ型アモルファスシリコン層２０４）が部分的に除去されている。ｋＴＣノイズの大部分は、フォトダイオード１２１の接合容量に起因する。そして接合容量は、対向するＰ層とＮ層の面積に比例するため、上層側に位置する層を除去することで、接合容量は削減され、ｋＴＣノイズが減少する。
【0061】
凹部２１０Ａの少なくとも一部または全部は、非透過のバイアス線１０７の下層に形成され、バイアス線１０７により覆われている。そのため、凹部２１０Ａを形成することによる光電変換効率の低下を抑制できる。図３Ｂに示す例において、積層方向において真性アモルファスシリコン層２０３の一部が残され、その上面が凹部２１０Ａの底面を形成する。これにより、真性アモルファスシリコン層２０３の全て、さらには、下層のＮ型アモルファスシリコン層２０２も除去する構成と比較して、凹部２１０Ａを浅くすることができる。浅い凹部２１０Ａは、深い凹部のためにバイアス線の落差が大きくなり、例えば断線などバイアス線１０７の形状に望ましくない影響を与える可能性を、低減できる。
【0062】
図３Ｃは、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む構造例を模式的に示す他の平面図である。図３Ｃにおいて、バイアス線１０７の外形のみが破線で示されており、バイアス線１０７の下側の凹部２１０Ａ、２１０Ｂ及び真性アモルファスシリコン層２０３が、バイアス線１０７を透過して描かれている。他の部分は、図３Ａと同様である。
【0063】
図３Ｃにおいて、コンタクト部３２３を挟む二つの凹部２１０Ａ、２１０Ｂが存在する。なお、一方の凹部２１０は省略されていてもよい。図３Ｂを参照して説明したように、凹部２１０Ａ、２１０Ｂにおいて、Ｐ型アモルファスシリコン層２０４が除去され、真性アモルファスシリコン層２０３が露出している。
【0064】
凹部２１０Ａ、２１０Ｂのそれぞれは、バイアス線１０７と重なるように、図３ＣにおけるＹ方向に延びている。本例において、凹部２１０Ａ、２１０Ｂの幅（Ｘ方向のサイズ）はバイアス線１０７の幅と一致し、それらの両端は、平面視において一致している。凹部２１０ＢのＹ方向の端（図３Ｃにおける上側端）は、フォトダイオード半導体層の端２１５Ｂと一致している。凹部２１０ＡのＹ方向の端（図３Ｃにおける下側端）は、上部電極３０５及びフォトダイオード１２１のフォトダイオード半導体層の端２１５Ａと一致している。
【0065】
このように、バイアス線１０７は、平面視においてＮ型アモルファスシリコン層２０２の一つの端部（図３Ｃにおける上側）を横切り、凹部２１０Ａの一部は、平面視においてその端部と重なる。また、バイアス線１０７は、平面視においてＮ型アモルファスシリコン層２０２の他の一つの端部（図３Ｃにおける下側）を横切り、凹部２１０Ｂの一部は、平面視においてその端部と重なる。
【0066】
図３Ｄは、図３ＣのＩＩＩＤ－ＩＩＩＤ´切断線における断面図を示す。バイアス線１０７は、コンタクト部３２３を介して上部電極３０５と接続されている。二つの凹部２１０Ａ、２１０Ｂは、それぞれ、フォトダイオード半導体層の端、つまり、残されているＮ型アモルファスシリコン層２０２及び真性アモルファスシリコン層２０３の端２１５Ａ、２１５Ｂに達している。図３Ｄにおいて、フォトダイオード半導体層の左右端２１５Ａ、２１５Ｂの上側が部分的に除去され、左右端２１５Ａ、２１５Ｂは、凹部２１０Ａ、２１０Ｂ内に存在する。
【0067】
図３Ｄにおいて、凹部２１０Ａ、２１０Ｂが形成されている部分のフォトダイオード１２１厚み、つまり、フォトダイオード半導体層の端の厚みＤ２は、凹部２１０Ａ、２１０Ｂが形成されておらず、Ｐ型アモルファスシリコン層２０４が残されているコンタクト部３２３近傍の厚みＤ１より小さい。
【0068】
フォトダイオード半導体層は、効果的に光吸収するために、厚く成膜される。そのため、フォトダイオード半導体層の端において、フォトダイオード半導体層に架かるバイアス線１０７にとって、その下側の段差が高くなる。これにより、バイアス線１０７の段切れが生じやすい。フォトダイオード半導体層の上層側のみを部分的に除去して凹部２１０Ａ、２１０Ｂを形成することで、バイアス線１０７にとってステップが形成され、フォトダイオード半導体層端での段差が小さくなる。そのため段差被覆性が改善し、バイアス線１０７の段切れの頻度を抑制できる。
【0069】
なお、設計によっては、フォトダイオード半導体層の凹部において、真性アモルファスシリコン層が、積層方向において全除去されていてもよい。
【0070】
［製造方法例］
以下において、センサ基板１１（画素１３）の製造方法の例を説明する。図４Ａから４Ｇは、製造方法における異なる工程での絶縁基板２７１上の積層構造を模式的に示す。図４Ａを参照して、製造方法は、絶縁基板２７１上にゲート電極２５１（図４Ａで不図示のゲート線を含む）を、例えばスパッタ及びエッチングにより形成し、さらに、絶縁基板２７１のゲート電極２５１を覆うように、ゲート絶縁層２７２を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。次に、半導体部２５２を例えばスパッタ又はＣＶＤ及びエッチングにより形成し、さらに、ソース電極２５３及びドレイン電極２５４を例えばスパッタ及びエッチングにより形成する。
以下において、センサ基板１１（画素１３）の製造方法の例を説明する。図４Ａから４Ｇは、製造方法における異なる工程での絶縁基板２７１上の積層構造を模式的に示す。図４Ａを参照して、製造方法は、絶縁基板２７１上にゲート電極２５１（図４Ａで不図示のゲート線を含む）を、例えばスパッタ及びエッチングにより形成し、さらに、絶縁基板２７１のゲート電極２５１を覆うように、ゲート絶縁層２７２を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。次に、半導体部２５２を例えばスパッタ又はＣＶＤ及びエッチングにより形成し、さらに、ソース電極２５３及びドレイン電極２５４を例えばスパッタ及びエッチングにより形成する。
【0071】
図４Ｂを参照して、製造方法は、ＴＦＴを覆うように第１層間絶縁層２７３を例えばＣＶＤにより成膜して、エッチングによりコンタクト用のホールを形成する。次に、下部電極３０１を含む金属層４０１を例えばスパッタにより形成する。コンタクト部２２７が、第１層間絶縁層２７３のホールを埋めて、ソース電極２５３と直接接触する。
【0072】
図４Ｃを参照して、製造方法は、Ｎ型アモルファスシリコン層４０２、真性アモルファスシリコン層４０３及びＰ型アモルファスシリコン層４０４を積層する。Ｎ型アモルファスシリコン層４０２の形成は、例えば、ＣＶＤによりアモルファスシリコン層を形成した後に、リンをドープする。Ｐ型アモルファスシリコン層４０４の形成は、例えば、ＣＶＤによりアモルファスシリコン層を形成した後に、ホウ素をドープする。これらアモルファスシリコン層４０２、４０３、４０４の一部が、フォトダイオード１２１に含まれる。
【0073】
次に、製造方法は、Ｐ型アモルファスシリコン層４０４上に、上部電極３０５を例えばスパッタ及びエッチングにより形成する。フォトダイオード１２１の凹部２１０Ａ、２１０Ｂを形成するため、上部電極３０５はエッチング除去された部分の開口を有している。
【0074】
図４Ｄを参照して、製造方法は、上部電極３０５をマスクとして使用して、エッチングにより、Ｐ型アモルファスシリコン層４０４の一部及び、真性アモルファスシリコン層４０３の一部を除去する。または上部電極３０５の上層にパターン形成された、不図示のフォトレジストをマスクとして使用してもよい。Ｐ型アモルファスシリコン層４０４の除去部分は、積層方向において完全に除去される。真性アモルファスシリコン層４０３の除去部分は、積層方向における一部である。なお、図４Ｄに示す例において、上部電極３０５の幅と、残されたＰ型アモルファスシリコン層４０４および真性アモルファスシリコン層４０３の残された内面側の幅は一致しているが、幅が一致していなくてもよい。
【0075】
図４Ｅを参照して、製造方法は、フォトリソグラフィを使用したエッチングにより、真性アモルファスシリコン層４０３、Ｎ型アモルファスシリコン層４０２及び金属層４０１の不要な部分を除去して、下部電極３０１及びフォトダイオード１２１のアモルファスシリコン層２０２、２０３及び２０４を形成する。
【0076】
図４Ｆを参照して、製造方法は、フォトダイオード１２１及び第１層間絶縁層２７３を覆うように、第２層間絶縁層２７５を例えばＣＶＤにより形成する。図４Ｇを参照して、製造方法は、第２層間絶縁層２７５にエッチングによりコンタクト用のホールを形成した後、例えば、スパッタ及びエッチングによってバイアス線１０７及びデータ線１０６を形成する。データ線１０６は、コンタクト部２２８を介してドレイン電極２５４に接続される。バイアス線１０７は、図４Ｇにおいて不図示のコンタクト部３２３を介して上部電極３０５に接続される。次に、製造方法は、例えば検出領域１２全域を覆うように、ＣＶＤによってパッシベーション層２７６を形成する。
【0077】
＜実施形態２＞
検出領域１２の他の構造例を説明する。図５Ａは、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。図５Ａにおいて、バイアス線１０７の外形のみが破線で示されており、バイアス線１０７の下側の凹部２１０Ｃ、２１０Ｄ、及び真性アモルファスシリコン層２０３が、バイアス線１０７を透過して描かれている。以下において、図３Ａから３Ｄを参照して説明した構成との相違点を主に説明する。
検出領域１２の他の構造例を説明する。図５Ａは、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。図５Ａにおいて、バイアス線１０７の外形のみが破線で示されており、バイアス線１０７の下側の凹部２１０Ｃ、２１０Ｄ、及び真性アモルファスシリコン層２０３が、バイアス線１０７を透過して描かれている。以下において、図３Ａから３Ｄを参照して説明した構成との相違点を主に説明する。
【0078】
図５Ａに示す構造例のバイアス線１０７の位置が、図３Ａに示す位置と異なる。図５Ａに示す構造例において、バイアス線１０７は、フォトダイオード（半導体層）１２１の右端２１６に沿って、右端２１６を覆うようにＹ方向において延びている。コンタクト部３２３をＹ方向において挟む二つの凹部２１０Ｃ、２１０Ｄが、バイアス線１０７の下層側に形成されている。なお、凹部２１０Ｃ、２１０Ｄの一方が省略されていてもよい。平面視において、凹部２１０Ｃ、２１０Ｄと重なる領域から、上部電極３０５は除外され、存在しない。凹部２１０Ｃ、２１０Ｄは、上部電極３０５が覆う範囲の外側に形成されている。
【0079】
凹部２１０Ｃの長手方向（Ｙ方向）の一端は、フォトダイオード半導体層の端２１５Ａと一致し、また、短手方向（Ｘ方向）の一端は、フォトダイオード半導体層の端２１６と一致している。このように、凹部２１０Ｃの一部は、平面視においてフォトダイオード半導体層の端２１５Ａと重なり、他の一部は端２１６と重なる。
【0080】
凹部２１０Ｄの長手方向（Ｙ方向）の一端は、フォトダイオード半導体層の端２１５Ｂと一致し、また、短手方向（Ｘ方向）の一端は、フォトダイオード半導体層の端２１６と一致している。凹部２１０Ｄの一部は、平面視においてフォトダイオード半導体層の端２１５Ｂと重なり、他の一部は端２１６と重なる。
【0081】
フォトダイオード半導体層の端は、上述のように、残されたＮ型アモルファスシリコン層２０２と真性アモルファスシリコン層２０３の積層で構成されている。凹部２１０Ｃ、２１０Ｄは、例えば、同一の幅及び深さを有する。
【0082】
図５Ｂは、図５ＡのＶＢ－ＶＢ´切断線における断面図を示す。凹部２１０Ｃは、フォトダイオード１２１におけるフォトダイオード半導体層の端に達している。図５Ｂにおいて、フォトダイオード１２１の右端の上側が部分的に除去され、凹部２１０Ｃが形成されている。
【0083】
凹部２１０Ｃは、バイアス線１０７の長手方向に沿って延び、短手方向において一方側のみに内側面を有する。内側面は、上部電極３０５の側面、Ｐ型アモルファスシリコン層２０４の側面及び真性アモルファスシリコン層２０３の凹部の内側面の積層で構成されている。凹部２１０Ｃの内側面の反対側は、オープンである。
【0084】
凹部２１０Ｃは、それぞれ、フォトダイオード１２１の右端及びその近傍を除去することで形成されている。そのため、フォトダイオード１２１の右端の高さが、他の部分より低くなっている。なお、凹部２１０Ｃは、第２層間絶縁層２７５で埋められている。なお、図５Ｂを参照した凹部２１０Ｃの説明は凹部２１０Ｄにも適用できる。
【0085】
凹部２１０Ｃ、２１０Ｄの少なくとも一部または全部は、非透過のバイアス線１０７の下層側に形成され、バイアス線１０７により覆われている。そのため、凹部２１０Ｃ、２１０Ｄを形成することによる光電変換効率の低下を抑制できる。
【0086】
図５Ｂに示すように、凹部２１０Ｃ、２１０Ｄの一方の内側壁は存在せず、短手方向における一端はオープンである。また、凹部２１０Ｃ、２１０Ｄが形成されているフォトダイオード半導体層の端（側壁）２１６の高さは、凹部２１０Ｃ、２１０Ｄにより低くなっている。
【0087】
このように、凹部をフォトダイオード半導体層端に沿って形成することで、エッチングによりダメージを受けるフォトダイオード側壁が露出する面積はより小さくなる。エッチングダメージによるフォトダイオードの欠陥準位の生成が抑えられるため、暗電流の増加を抑えられる。
【0088】
検出領域１２の他の構造例を説明する。図６は、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。図６において、バイアス線１０７の外形のみが破線で示されており、バイアス線１０７の下側の凹部２１０及び真性アモルファスシリコン層２０３が、バイアス線１０７を透過して描かれている。以下において、図５Ａ及び５Ｂを参照して説明した構成との相違点を主に説明する。
【0089】
フォトダイオード半導体層は、突出部２１３を含む。上部電極３０５の突出部が、突出部２１３の一部と重なり、その部分でコンタクト部３２３が形成されている。バイアス線１０７は、突出部２１３の少なくとも一部を覆い、突出部２１３以外のフォトダイオード半導体層の部分を覆っていない。突出部の面内の一部の上層側は除去されて、コンタクト部３２３を挟む凹部２１０Ｅ、２１０Ｆが形成されている。なお、凹部２１０Ｅ、２１０Ｆの一方は省略されていてもよい。平面視において凹部２１０Ｅ、２１０Ｆと重なる領域から、上部電極３０５は除外されており、存在しない。凹部２１０Ｅ、２１０Ｆは、上部電極３０５が覆う範囲の外側に形成されている。凹部２１０Ｅ、２１０Ｆの長手方向（Ｙ方向）における長さは、図５Ａに示す凹部２１０Ｃ、２１０Ｄの長手方向における長さより短い。
【0090】
＜実施形態３＞
検出領域１２の他の構造例を説明する。図７は、画素１３を含む領域の断面図であって、図３Ｂに対応する。以下において、図３Ｂに示す構造例との相違点を主に説明する。本実施形態は、上部電極３０５の上にエッチング保護層３０７を含む。エッチング保護層３０７は、例えば、上部電極３０５と同一のパターン形状を有し、その全域を覆う。なお、図７に示す例において、エッチング保護層３０７と上部電極３０５の形状および寸法が一致、すなわち合同になっているが、パターン形状は同じで寸法のみ一方が大きい相似形であってもよい。エッチング保護層３０７は、例えば、シリコン窒化物又はシリコン酸化物で形成できる。
検出領域１２の他の構造例を説明する。図７は、画素１３を含む領域の断面図であって、図３Ｂに対応する。以下において、図３Ｂに示す構造例との相違点を主に説明する。本実施形態は、上部電極３０５の上にエッチング保護層３０７を含む。エッチング保護層３０７は、例えば、上部電極３０５と同一のパターン形状を有し、その全域を覆う。なお、図７に示す例において、エッチング保護層３０７と上部電極３０５の形状および寸法が一致、すなわち合同になっているが、パターン形状は同じで寸法のみ一方が大きい相似形であってもよい。エッチング保護層３０７は、例えば、シリコン窒化物又はシリコン酸化物で形成できる。
【0091】
本実施形態は、凹部の形成のため、少なくとも上部電極３０５とアモルファスシリコン層のうちの上層をエッチングで除去する。アモルファスシリコンをエッチングする手法として、例えば、ドライエッチングが考えられる。アモルファスシリコン層にパターンを形成するためにはレジストでマスクするか、上部電極３０５をマスクにアモルファスシリコンをエッチングする。
【0092】
アモルファスシリコンのエッチングは、上部電極３０５にダメージを与え、それにより膜質や膜密着性が変化し、例えば第２層間絶縁層２７５との間で膜剥がれが起こる可能性がある。本実施形態は、上部電極３０５をエッチングから保護するためのエッチング保護層３０７を上部電極３０５より上層、例えば、上部電極３０５と直接接触して設け、これらをマスクとしてアモルファスシリコン層をエッチングする。これにより、上部電極３０５のエッチングダメージを低減できる。
【0093】
検出領域１２の他の構造例を説明する。図８は、画素１３を含む領域の断面図であって、図３Ｂに対応する。以下において、図３Ｂに示す構造例との相違点を主に説明する。図８に示す構造例において、凹部２１０Ｇの幅Ｗ１、つまり、短手方向のサイズは、バイアス線１０７の幅Ｗ２より大きい。さらに、平面視において、バイアス線１０７の短手方向の端は、フォトダイオード半導体層の凹部２１０Ｇの端より内側に存在する。面視において、バイアス線１０７の幅を画定する両端が凹部２１０Ｇ内に存在するように、バイアス線１０７は、凹部２１０Ｇの一部を覆う。
【0094】
凹部２１０Ｇがバイアス線幅よりも狭く、かつ凹部の形状に追従して第２層間絶縁層２７５が被覆される場合、バイアス線の断面形状が第２層間絶縁層２７５の形状に追従してＶ字状になり、広範囲でボイドが生じる可能性がある。ボイドはマイグレーションによって進行し、断線を招く可能性がある。凹部２１０Ｇの領域をバイアス線幅より大きくして、平面視において凹部２１０Ｇが上層側のバイアス線１０７を含むようにバイアス線１０７及び凹部２１０Ｇを配置することで、バイアス線１０７の形状を平坦に近づけ、ボイドを抑制できる。
【0095】
＜実施形態４＞
検出領域１２の他の構造例を説明する。図９Ａは、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。図９Ａにおいて、データ線１０６の外形のみが破線で示されており、データ線１０６の下側の構造が、データ線１０６を透過して描かれている。また、上部電極３０５が下部電極３０１の全域を覆い、下部電極３０１の外形は破線で示されている。なお、下部電極３０１は、例えば、一部が上部電極３０５に覆われていなくてもよい。図９Ｂは、図９ＡにおけるＩＸＢ－ＩＸＢ´切断線での断面図を示す。以下において、図３Ａから３Ｄを参照して説明した構成との相違点を主に説明する。
検出領域１２の他の構造例を説明する。図９Ａは、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。図９Ａにおいて、データ線１０６の外形のみが破線で示されており、データ線１０６の下側の構造が、データ線１０６を透過して描かれている。また、上部電極３０５が下部電極３０１の全域を覆い、下部電極３０１の外形は破線で示されている。なお、下部電極３０１は、例えば、一部が上部電極３０５に覆われていなくてもよい。図９Ｂは、図９ＡにおけるＩＸＢ－ＩＸＢ´切断線での断面図を示す。以下において、図３Ａから３Ｄを参照して説明した構成との相違点を主に説明する。
【0096】
データ線１０６は、フォトダイオード１２１が光電変換を行う光に対して遮光性を有する。バイアス線１０７は、遮光性でも透過性であってもよい。図９Ａ、９Ｂに示す構造例において、平面視においてデータ線１０６と重なる領域において、凹部２１０Ｈが形成されている。凹部２１０の底面は、真性アモルファスシリコン層２０３が露出している。凹部２１０Ｈは、平面視において下部電極３０１の外側に形成されている。なお、下部電極３０１は平面視において凹部２１０Ｈと一部または全部重なってもよい。また、凹部２１０Ｈは、上部電極３０５が覆う範囲の外側に形成されている。
【0097】
本実施形態において、データ線１０６と平面視で重なる領域において、フォトダイオード半導体層の上層部分が除去されている。この構造にすることで、ｋＴＣノイズが低減する。また、データ線１０６と上部電極３０５又は上層側の不純物ドープアモルファスシリコン層が形成する寄生容量が低減できるため、データ線ノイズを低減できる。
【0098】
凹部２１０Ｈは、データ線１０６が横切るフォトダイオード半導体層の端に達している。つまり、Ｙ方向の凹部２１０Ｈの端は、フォトダイオード半導体層の端（側壁）と一致する。そのため、データ線１０６の断線リスクを低減できる。また図９Ａ、９Ｂに示す構造例において、凹部２１０Ｈの短手方向（Ｘ方向）の内側面は上部電極３０５の側面、Ｐ型アモルファスシリコン層２０４の側面及び真性アモルファスシリコン層２０３の凹部の内側面の積層で構成されているが、実施形態２で説明したように、凹部２１０Ｈの一端がオープンになっていてもよい。
【0099】
図９Ａ、９Ｂを参照して説明したように、フォトダイオード半導体層の凹部が形成される領域は、バイアス線と異なる配線と平面視において重なり得る。なお、上記他の実施形態で説明したように、バイアス線１０７の下にもフォトダイオード半導体層の凹部が形成されていてよい。
【0100】
＜実施形態５＞
検出領域１２の他の構造例を説明する。図１０Ａは、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。図１０Ａにおいて、バイアス線１０７の外形のみが破線で示されており、バイアス線１０７の下側の構造が、バイアス線１０７を透過して描かれている。図１０Ｂは、図１０ＡにおけるＸＢ－ＸＢ´切断線での断面図を示す。以下において、図３Ａから３Ｄを参照して説明した構成との相違点を主に説明する。
検出領域１２の他の構造例を説明する。図１０Ａは、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。図１０Ａにおいて、バイアス線１０７の外形のみが破線で示されており、バイアス線１０７の下側の構造が、バイアス線１０７を透過して描かれている。図１０Ｂは、図１０ＡにおけるＸＢ－ＸＢ´切断線での断面図を示す。以下において、図３Ａから３Ｄを参照して説明した構成との相違点を主に説明する。
【0101】
平面視においてバイアス線１０７により覆われている領域に、フォトダイオード半導体層の凹部２１０Ｉ及び２１０Ｊが形成されている。凹部２１０Ｉ及び２１０Ｊにおいて、真性アモルファスシリコン層２０３が露出し、凹部２１０Ｉ及び２１０Ｊは、上部電極３０５が覆う領域の外側に形成されている。
【0102】
平面視において、凹部２１０Ｉは、ソース電極２５３と下部電極３０１とのコンタクト部２２７の少なくとも一部を覆う。平面視において、コンタクト部２２７の平面視における中心を含む一部のみが凹部２１０Ｉと重なっていてもよい。
【0103】
アモルファスシリコン層の領域の下層側に高い段差が存在すると、段差に架かるアモルファスシリコン層の膜質が悪化し、平坦な場所より欠陥準位を生じやすい。薄膜トランジスタ１２２のソース電極２５３と下部電極３０１とのコンタクト部２２７が、平面視においてアモルファスシリコン層と重なる領域の下層側に存在する場合、段差が存在し得る。段差は、その上層に位置するフォトダイオード１２１の暗電流特性を悪化させる。特性が悪化しやすい段差の上の不純物ドープアモルファスシリコン層を除去し、上下不純物ドープアモルファスシリコン層間での縦方向の電界をなくすことで、暗電流の増加を抑えることができる。
【0104】
＜実施形態６＞
検出領域１２の他の構造例を説明する。図１１Ａは、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。図１１Ａにおいて、バイアス線１０７の外形のみが破線で示されており、バイアス線１０７の下側の構造が、バイアス線１０７を透過して描かれている。図１１Ｂは、図１１ＡにおけるＸＩＢ－ＸＩＢ´切断線での断面図を示す。以下において、図３Ａから３Ｄを参照して説明した構成との相違点を主に説明する。
検出領域１２の他の構造例を説明する。図１１Ａは、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。図１１Ａにおいて、バイアス線１０７の外形のみが破線で示されており、バイアス線１０７の下側の構造が、バイアス線１０７を透過して描かれている。図１１Ｂは、図１１ＡにおけるＸＩＢ－ＸＩＢ´切断線での断面図を示す。以下において、図３Ａから３Ｄを参照して説明した構成との相違点を主に説明する。
【0105】
図３Ａ～３Ｄに示す凹部２１０Ａ、２１０Ｂに代えて、凹部２１０Ｋ、２１０Ｌが形成されている。凹部２１０Ｋの底面は、フォトダイオード半導体層の端２１５Ａに向かって、段階的に低くなっている。凹部２１０Ｌの底面は、フォトダイオード半導体層の端２１５Ｂに向かって、段階的に低くなっている。
【0106】
図１１Ｂに示す例において、凹部２１０Ｋの底面は、高さの異なる二つのステップ面２１７Ａ、２１７Ｂで構成されている。ステップ面２１７Ｂの下部電極３０１からの高さは、ステップ面２１７Ａの下部電極３０１からの高さより低い。ステップ面２１７Ａは、コンタクト部３２３とステップ面２１７Ｂとの間に存在する。ステップ面２１７Ｂは、フォトダイオード半導体層（Ｎ型アモルファスシリコン層２０２及び真性アモルファスシリコン層２０３）の端２１５Ａに達している。
【0107】
凹部２１０Ｌの底面は、高さの異なる二つのステップ面２１７Ｃ、２１７Ｄで構成されている。ステップ面２１７Ｄの下部電極３０１からの高さは、ステップ面２１７Ｃの下部電極３０１からの高さより低い。ステップ面２１７Ｃは、コンタクト部３２３とステップ面２１７Ｄとの間に存在する。ステップ面２１７Ｄは、フォトダイオード半導体層（Ｎ型アモルファスシリコン層２０２及び真性アモルファスシリコン層２０３）の端２１５Ｂに達している。
【0108】
このように、凹部の底面が複数段のステップ面で構成され、高さが端に向かって減少することで、上層バイアス線１０７の段切れの可能性を低減できる。なお、底面のステップ面数は、３以上であってもよい。図５Ａ、５Ｂ又は図６に示す構成例において、凹部２１０Ｌの底面は、フォトダイオード半導体層の端２１５Ｂに向かって、段階的に低くなっていてもよい。
【0109】
＜実施形態７＞
検出領域１２の他の構造例を説明する。図１２は、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。以下において、図５Ａを参照して説明した構成との相違点を主に説明する。
検出領域１２の他の構造例を説明する。図１２は、画素１３、ゲート線１０５、データ線１０６及びバイアス線１０７を含む他の構造例を模式的に示す平面図である。以下において、図５Ａを参照して説明した構成との相違点を主に説明する。
【0110】
図５Ａを参照して説明した構成例において、データ線１０６をバイアス線１０７とは、同層に形成されている。本実施形態において、データ線１０６は、バイアス線１０７よりも下層に配置される。一例において、データ線１０６は、薄膜トランジスタ１２２のソース電極２５３、ドレイン電極２５４と同層に形成される。
【0111】
例えばバイアス線１０７を、フォトダイオード半導体層端に配置する場合、隣接画素のデータ線１０６と近接するため、データ線１０６とバイアス線１０７との間でノイズが生じやすい。データ線１０６を、ソース電極２５３、ドレイン電極２５４と同層に配置することで、データ線１０６とバイアス線１０７との間の距離を大きくして、データ線のノイズを低減することができる。
【0112】
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
【符号の説明】
【0113】
１０ イメージセンサ
１１ センサ基板
１３ 画素
１４ 駆動回路
１６ 信号検出回路
１８ 主制御回路
１０５ ゲート線
１０６、１６１ データ線
１０７ バイアス線
１２１ フォトダイオード
１２２ 薄膜トランジスタ
２０２ Ｎ型アモルファスシリコン層
２０３ 真性アモルファスシリコン層
２０４ Ｐ型アモルファスシリコン層
２１０ 凹部
２５１ ゲート電極
２５２ 半導体部
２５３ ソース電極
２５４ ドレイン電極
２７１ 絶縁基板
２７２－２７６ 絶縁層
３０１ 下部電極
３０５ 上部電極
１１ センサ基板
１３ 画素
１４ 駆動回路
１６ 信号検出回路
１８ 主制御回路
１０５ ゲート線
１０６、１６１ データ線
１０７ バイアス線
１２１ フォトダイオード
１２２ 薄膜トランジスタ
２０２ Ｎ型アモルファスシリコン層
２０３ 真性アモルファスシリコン層
２０４ Ｐ型アモルファスシリコン層
２１０ 凹部
２５１ ゲート電極
２５２ 半導体部
２５３ ソース電極
２５４ ドレイン電極
２７１ 絶縁基板
２７２－２７６ 絶縁層
３０１ 下部電極
３０５ 上部電極
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12】