特開 2024-60938 炭化珪素ウェハおよびそれを用いた炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024060938

(43)【公開日】2024-05-07

(54)【発明の名称】炭化珪素ウェハおよびそれを用いた炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240425BHJP

   H01L 29/12 20060101ALI20240425BHJP

   H01L 29/872 20060101ALI20240425BHJP

   C30B 29/36 20060101ALI20240425BHJP

【ＦＩ】

H01L29/78 652G

H01L29/78 652T

H01L29/86 301F

H01L29/78 652H

H01L29/78 653C

H01L29/86 301D

C30B29/36 A

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022168533

(22)【出願日】2022-10-20

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】上東 秀幸

【テーマコード（参考）】

4G077

【Ｆターム（参考）】

4G077AA03

4G077AB01

4G077AB06

4G077BE08

4G077DB01

4G077HA06

(57)【要約】

【課題】ＢＰＤがＳＦに拡張することを抑制する。
【解決手段】ＳｉＣで構成される基板と、ＳｉＣで構成され、基板上に配置されたエピタキシャル層と、を備え、基板側からエピタキシャル層に向かって炭素空孔の濃度が連続的に減少しており、基板は、炭素空孔の濃度が３．０×１０^１５ｃｍ^－３以上となるように構成される。
【選択図】図８

【特許請求の範囲】

【請求項1】

炭化珪素で構成される炭化珪素ウェハであって、
炭化珪素で構成される基板（１０）と、
炭化珪素で構成され、前記基板上に配置されたエピタキシャル層（２０）と、を備え、
前記基板側から前記エピタキシャル層に向かって炭素空孔（Ｖ_Ｃ）の濃度が連続的に減少しており、
前記基板は、炭素空孔の濃度が３．０×１０^１５ｃｍ^－３以上とされている炭化珪素ウェハ。

【請求項2】

前記基板には、ボロン、アルミニウム、チタン、バナジウム、硫黄、鉄、ニオブ、およびタンタルの少なくともいずれか１つを含む不純物が含まれている請求項１に記載の炭化珪素ウェハ。

【請求項3】

前記エピタキシャル層は、膜厚が４～４０μｍとされ、ドナー濃度が１．０×１０^１５～１．０×１０^１９ｃｍ－３とされている部分を有する請求項１または２に記載の炭化珪素ウェハ。

【請求項4】

前記エピタキシャル層は、前記基板側に位置するバッファ層（２１）と、前記バッファ層上に位置するドリフト層（２２）と、を有し、
前記バッファ層は、１．０×１０^１８～１．０×１０^１９ｃｍ^－３とされ、
前記ドリフト層は、１．０×１０^１５～５×１０^１６ｃｍ^－３とされている請求項３に記載の炭化珪素ウェハ。

【請求項5】

前記基板は、比抵抗が３０ｍ・Ωｃｍ以下とされている請求項１に記載の炭化珪素ウェハ。

【請求項6】

炭化珪素半導体装置であって、
請求項１に記載の炭化珪素ウェハを備え、
前記基板は、第１導電型とされ、
前記エピタキシャル層は、前記基板側に配置された第１導電型のドリフト層（２２）と、前記ドリフト層上に配置されたベース層（２３）と、を少なくとも有し、
前記ベース層の表層部には、第１導電型のソース領域（２４）が形成されている炭化珪素半導体装置。

【請求項7】

炭化珪素半導体装置であって、
請求項１に記載の炭化珪素ウェハを備え、
第１導電型とされた前記基板を含むダイオードが構成された炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、炭化珪素（以下では、ＳｉＣともいう）で構成されるＳｉＣウェハおよびそれを用いたＳｉＣ半導体装置に関するものである。

【背景技術】

【0002】

従来より、ＳｉＣで構成されるＳｉＣ半導体装置が提案されており、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されたＳｉＣ半導体装置が提案されている。具体的には、このようなＳｉＣ半導体装置は、ｎ^＋型の基板上に、基板よりも低不純物濃度とされたｎ^－型のバッファ層が形成され、バッファ層上に、バッファ層よりも低不純物濃度とされたｎ^－型のドリフト層が形成されている。ドリフト層上には、ｐ型のベース層が配置されている。なお、バッファ層およびドリフト層は、エピタキシャル層で構成されている。

【0003】

ベース層の表層部には、ｎ^＋型のソース領域が形成されている。そして、ソース領域およびベース層を貫通してドリフト層に達するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造が形成されている。

【0004】

そして、上記のようなＳｉＣ半導体装置は、ベース層等とドリフトとのｐｎ接合によって寄生ダイオードが構成される。

【0005】

ところで、このようなＳｉＣ半導体装置では、基板に基底面転位（basal plane dislocation：以下では、単にＢＰＤともいう）が存在する場合がある。そして、上記のようなＳｉＣ半導体装置では、寄生ダイオードが動作する際に注入されるホールがＢＰＤに達することにより、ＢＰＤが積層欠陥（stacking fault：以下では、単にＳＦともいう）に拡張する可能性があることが報告されている（例えば、非特許文献１参照）。

【先行技術文献】

【特許文献】

【0006】

【非特許文献1】M.Skowronski and S.Ha,「Degradation of hexagonal silicon-carbide-based bipolar devices」, Applied Physics Reviews 2006

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記のようなＳｉＣ半導体装置では、ＢＰＤは、線状欠陥であるために素子動作に及ぼす影響が小さいが、ＳＦは、面状欠陥となるために抵抗成分となり、素子動作に及ぼす影響が大きくなる。したがって、上記のようなＳｉＣ半導体装置では、オン電圧が高くなる可能性がある。

【0008】

本発明は上記点に鑑み、ＢＰＤがＳＦに拡張することを抑制できるＳｉＣウェハおよびそれを用いたＳｉＣ半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するための請求項１は、ＳｉＣで構成されるＳｉＣウェハであって、ＳｉＣで構成される基板（１０）と、ＳｉＣで構成され、基板上に配置されたエピタキシャル層（２０）と、を備え、基板側からエピタキシャル層に向かって炭素空孔（Ｖ_Ｃ）の濃度が連続的に減少しており、基板は、炭素空孔の濃度が３．０×１０^１５ｃｍ^－３以上とされている。

【0010】

これによれば、ＭＯＳＦＥＴ等を形成した際、炭素空孔によってＢＰＤがＳＦに拡張することを抑制できる。

【0011】

また、請求項６は、ＳｉＣ半導体装置であって、請求項１に記載のＳｉＣウェハを備え、基板は、第１導電型とされ、エピタキシャル層は、基板側に配置された第１導電型のドリフト層（２２）と、ドリフト層上に配置されたベース層（２３）と、を少なくとも有し、ベース層の表層部には、第１導電型のソース領域（２４）が形成されている。

【0012】

請求項７は、ＳｉＣ半導体装置であって、請求項１に記載のＳｉＣウェハを備え、第１導電型とされた基板を含むダイオードが構成されている。

【0013】

これらのように、上記のＳｉＣウェハを用いてＳｉＣ半導体装置を構成することにより、ＢＰＤがＳＦに拡張することを抑制したＳｉＣ半導体装置とできる。

【0014】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0015】

【図1】第１実施形態におけるＳｉＣ半導体装置の断面図である。

【図2A】ＳｉＣ半導体装置の製造工程を示す断面図である。

【図2B】図２Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図2C】図２Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図3】加熱処理を行う前の深さと炭素空孔の濃度との関係を示す図である。

【図4】加熱処理を行った後の深さと炭素空孔の濃度との関係を示す図である。

【図5】加熱処理を行った後の深さと炭素空孔の濃度との関係を示す図である。

【図6】加熱処理を行った後の深さと炭素空孔の濃度との関係を示す図である。

【図7】シミュレーションに用いたＳｉＣ半導体装置の模式図である。

【図8】加熱処理を行った後の深さと炭素空孔の濃度との関係を示す図である。

【図9】基板の炭素空孔の濃度が３．０×１０^１５ｃｍ^－３である場合の順方向電流と順方向電圧の変化量との関係を示す図である。

【図10】基板の炭素空孔の濃度が１．０×１０^１４ｃｍ^－３である場合の順方向電流と順方向電圧の変化量との関係を示す図である。

【図11】基板の炭素空孔の濃度が３．０×１０^１５ｃｍ^－３である場合のフォトルミネッセンス画像で、光学フィルタにより４２０±１０ｎｍの蛍光を撮影した図である。

【図12】基板の炭素空孔の濃度が１．０×１０^１４ｃｍ^－３である場合のフォトルミネッセンス画像で、光学フィルタにより４２０±１０ｎｍの蛍光を撮影した図である。

【図13】基板の炭素空孔の濃度が１．０×１０^１４ｃｍ^－３である場合の順方向電流と順方向電圧の変化量との関係を示す図である。

【図14】第２実施形態における、基板の炭素空孔の濃度が１．０×１０^１４ｃｍ^－３である場合のフォトルミネッセンス画像で、光学フィルタにより４２０±１０ｎｍの蛍光を撮影した図である。

【発明を実施するための形態】

【0016】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0017】

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態では、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されたＳｉＣ半導体装置を例に挙げて説明する。なお、ＳｉＣ半導体装置は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、図１に示すＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されている。

【0018】

ＳｉＣ半導体装置は、ＳｉＣで構成されるｎ^＋型の基板１０を用いて構成されている。基板１０の表面上には、ＳｉＣで構成されるエピタキシャル層２０が配置されている。本実施形態のエピタキシャル層２０は、ｎ^－型のバッファ層２１、ｎ^－型のドリフト層２２、およびｐ型のベース層２３が順に配置された構成とされている。なお、本実施形態では、基板１０とエピタキシャル層２０とを含んでＳｉＣウェハ１が構成されている。また、本実施形態のエピタキシャル層２０は、基板１０の面方向に対する法線方向に沿った長さを膜厚とすると、膜厚が４～４０μｍ程度とされている。

【0019】

そして、ベース層２３の表層部には、ｎ^＋型のソース領域２４が形成されている。なお、ソース領域２４は、ベース層２３の表層部にイオン注入をするか、またはベース層２３に溝を形成すると共に当該溝にｎ型のエピタキシャル層を配置することで構成される。

【0020】

基板１０は、例えば、比抵抗が３０ｍΩ・ｃｍ以下（例えば、２０ｍΩ・ｃｍ）とされ、表面が（０００１）Ｓｉ面とされ、（０００１）Ｓｉ面に対して０．５～５°のオフ角が設けられたものが用いられる。また、基板１０は、後述するように、炭素空孔の濃度が規定されることにより、少数キャリアのライフタイムτが２．５ｎｓ以下とされている。バッファ層２１は、例えば、ｎ型不純物濃度が１．０×１０^１８～１０^１９ｃｍ^－３とされている。ドリフト層２２は、例えば、ｎ型不純物濃度が１．０×１０^１５～５．０×１０^１６／ｃｍ^３とされている。なお、本実施形態では、基板１０がＭＯＳＦＥＴにおけるドレイン層を構成する。

【0021】

ベース層２３は、チャネル領域が形成される部分であり、例えば、ｐ型不純物濃度が３．０×１０^１７ｃｍ^－３程度とされ、厚さが０．５～２μｍとされている。ソース領域２４は、ドリフト層２２よりも高不純物濃度とされ、例えば、表層部におけるｎ型不純物濃度が２．５×１０^１８～１．０×１０^１９ｃｍ^－３程度とされ、厚さが０．５～２μｍとされている。なお、ドリフト層２２、ベース層２３およびソース領域２４の膜厚等は、任意であり、上記に限定されるものではない。

【0022】

また、ベース層２３およびソース領域２４を貫通してドリフト層２２に達するようにトレンチ３０が形成されている。そして、このトレンチ３０の側面と接するように、上記のベース層２３およびソース領域２４が配置されている。なお、図１では、１本のトレンチ３０のみを図示しているが、実際のトレンチ３０は、複数本が紙面左右方向に等間隔に配置されたストライプ状に形成されている。

【0023】

トレンチ３０の内壁面には、ゲート絶縁膜３１が形成されている。ゲート絶縁膜３１の表面には、ドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極３２が形成されている。そして、トレンチ３０は、これらゲート絶縁膜３１およびゲート電極３２によって埋め尽くされている。本実施形態では、このようにしてトレンチゲート構造が構成されている。

【0024】

エピタキシャル層２０上には、ゲート電極３２と絶縁され、ベース層２３およびソース領域２４と接続されるソース電極としての上部電極４１が配置されている。本実施形態では、上部電極４１は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域２４）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、ベース層２３）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。

【0025】

基板１０の裏面側には、基板１０と電気的に接続されるドレイン電極としての下部電極４２が形成されている。本実施形態では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数配置されることでセル領域が構成されている。

【0026】

以上が本実施形態におけるＳｉＣ半導体装置の基本的な構成である。なお、特に図示していないが、基板１０には、ＢＰＤが含まれる場合がある。そして、上記のようなＭＯＳＦＥＴが形成されたＳｉＣ半導体装置では、寄生ダイオードが動作する際に注入されるホールがＢＰＤに達することにより、ＢＰＤがＳＦに拡張する可能性がある。

【0027】

ここで、ＳｉＣで構成される基板１０には真性欠陥である炭素空孔が含まれ、炭素空孔は、禁制帯中にＺ_１／２という少数キャリアキラーとなる欠陥準位を形成することが報告されている。また、炭素空孔Ｖ_Ｃの濃度とＺ_１／２濃度は、ほぼ１：１の関係にあることも報告されている。このため、本発明者らは、炭素空孔の影響について鋭意検討を行った。

【0028】

まず、本発明者らは、鋭意検討を行い、加熱することにより、基板１０に含まれる炭素空孔がエピタキシャル層２０に拡散することを見出した。このため、本実施形態のＳｉＣ半導体装置は、次のように製造される。

【0029】

まず、図２Ａに示されるように、基板１０を用意する。なお、基板１０は、炭素空孔（すなわち、Carbon Vacancy）Ｖ_Ｃを含有するＳｉＣインゴットを切断することで用意される。ＳｉＣインゴットは、一般的に２０００℃以上の高温で製造されるため、基板１０には、炭素空孔Ｖ_Ｃが含まれる。また、特に図示しないが、基板１０には、ＢＰＤも含まれ得る。

【0030】

次に、図２Ｂに示されるように、１６００～１７００℃程度でエピタキシャル層２０を成長させてＳｉＣウェハ１を構成する。この際、１６００～１７００℃程度でエピタキシャル層２０を成長させるため、基板１０に含まれる炭素空孔Ｖ_Ｃは、エピタキシャル層２０に拡散する。

【0031】

その後、図２Ｃに示されるように、エピタキシャル層２０を成長させる温度よりも高い温度で加熱処理を行い、基板１０に含まれる炭素空孔Ｖ_Ｃをエピタキシャル層２０側にさらに拡散させる。具体的には、加熱処理を行うことにより、図３および図４に示されるように、エピタキシャル層２０に含まれる炭素空孔Ｖ_Ｃの濃度を高くできる。なお、図３および図４は、基板１０上に９μｍのエピタキシャル層２０を成長させた際の結果を示し、エピタキシャル層２０の表面（すなわち、エピタキシャル層２０における基板１０と反対側の面）を０μｍとしている。すなわち、図３および図４は、エピタキシャル層２０内の炭素空孔Ｖ_Ｃの濃度を示している。また、図３および図４は、ＤＬＴＳ（Deep Level Transient Spectroscopyの略）法でＺ_１／２濃度の分布を測定した結果に基づくものであり、Ｚ_１／２濃度と炭素空孔Ｖ_Ｃの濃度とがほぼ等しくなるため、炭素空孔Ｖ_Ｃを測定した結果となる。そして、後述する炭素空孔Ｖ_Ｃの濃度についても、ＤＬＴＳ法で確認している。さらに、加熱処理を行う際には、表面の荒れを抑制するために炭素キャップを配置した状態で行ってもよい。

【0032】

なお、ベース層２３やソース領域２４は、エピタキシャル層２０に適宜イオン注入を行うことで構成されるが、加熱処理を行う前に形成されてもよいし、加熱処理を行った後に形成されてもよい。加熱処理を行う際の温度は、エピタキシャル層２０を成長させる温度より高い温度であって、ＳｉＣの昇華温度未満の温度とされる。

【0033】

そして、このように、炭素空孔Ｖ_Ｃを拡散させることにより、図５および図６に示されるように、炭素空孔Ｖ_Ｃは、基板１０側からエピタキシャル層２０側に向かって連続的に減少した濃度分布となる。図５および図６は、基板１０の厚さを変更しつつ、基板１０上に９μｍのエピタキシャル層２０を成長させた際の結果を示している。そして、図５および図６に示されるように、エピタキシャル層２０の炭素空孔Ｖ_Ｃの濃度は、基板１０の厚さに依存しないことが確認される。

【0034】

なお、図３～図６は、図７に示されるように、基板１０上にｎ型の不純物濃度が１．０×１０^１５ｃｍ^－３であるエピタキシャル層２０を配置し、エピタキシャル層２０側にショットキー電極５０を配置すると共に基板１０側に下部電極４２を配置してショットキーダイオードを構成した際の模式図である。なお、ＭＯＳＦＥＴを作成した後に図４に示す結果を得るため、ＭＯＳＦＥＴの寄生ダイオードで同様の評価をすることもできる。

【0035】

そして、図８に示されるように、エピタキシャル層２０側における炭素空孔Ｖ_Ｃの濃度は、基板１０の炭素空孔Ｖ_Ｃの濃度が高くなるほど高くなることが確認される。

【0036】

本発明者らは、さらに、炭素空孔Ｖ_Ｃの濃度と順方向電流との関係について鋭意検討を行い、図９および図１０に示される結果を得た。なお、図９および図１０は、図７中のエピタキシャル層２０をｐ型に変更すると共にショットキー電極５０を上部電極４１に変更してｐｎダイオードを構成した際の結果を示している。また、図９は、基板１０の炭素空孔Ｖ_Ｃの濃度が３．０×１０^１５ｃｍ^－３である場合の順方向電圧の変化量を示し、図１０は、基板１０の炭素空孔Ｖ_Ｃの濃度が１．０×１０^１４ｃｍ^－３である場合の順方向電圧の変化量を示している。また、図９および図１０では、順方向電流を４０Ａとした場合の順方向電圧を基準値（すなわち、図中ではInitial）とし、基準値に対する変化量を順方向電圧の変化量としている。

【0037】

図９に示されるように、基板１０における炭素空孔Ｖ_Ｃの濃度が３．０×１０^１５ｃｍ^－３である場合、順方向電流を大きくしても、順方向電圧の変化量が小さいことが確認される。一方、図１０に示されるように、基板１０における炭素空孔Ｖ_Ｃの濃度が１．０×１０^１４ｃｍ^－３である場合、順方向電流を大きくすることにより、順方向電圧の変化量が大きくなることが確認される。

【0038】

そして、本発明者らは、このような半導体装置について、順方向電流を流した後にフォトルミネッセンス（以下では、単にＰＬともいう）画像を取得したところ、図１１および図１２に示される結果を得た。なお、図１１および図１２は、光学フィルタを用いて４２０±１０ｎｍの光のみを検出器に映したＰＬ画像である。また、図１１は、順方向電流を２５００Ａ／ｃｍ^２まで流した後の図である。図１２は、順方向電流を２０００Ａ／ｃｍ^２まで流した後の図である。

【0039】

図１１に示されるように、基板１０における炭素空孔Ｖ_Ｃの濃度が３．０×１０^１５ｃｍ^－３である場合、順方向電流を流したとしても、ＳＦ等の欠陥が確認されない。一方、図１２に示されるように、基板１０における炭素空孔の濃度が１．０×１０^１４ｃｍ^－３である場合、複数のＳＦが発生していることが確認される。

【0040】

このため、本実施形態では、基板１０における炭素空孔Ｖ_Ｃの濃度が３．０×１０^１５ｃｍ^－３以上となるようにしている。具体的には、基板１０は、ＳｉＣインゴットを切断することで得られ、ＳｉＣインゴットには炭素空孔Ｖ_Ｃが含まれている。そして、ＳｉＣインゴットは、高温ＣＶＤ法によって得られ、製造時の温度によって炭素空孔Ｖ_Ｃの濃度が変化する。詳しくは、ＳｉＣインゴットは、製造時の温度が高くなるほど、炭素空孔Ｖ_Ｃの濃度が高くなる。このため、本実施形態では、約２５００℃以上の条件で高温ＣＶＤ法を行い、加熱処理を行った後に３．０×１０^１５ｃｍ^－３以上の炭素空孔Ｖ_Ｃが含まれる基板１０となるようにしている。すなわち、本実施形態の基板１０は、加熱処理を行った後に炭素空孔Ｖ_Ｃの濃度が３．０×１０^１５ｃｍ^－３以上となる高炭素空孔含有基板であるともいえる。

【0041】

以上説明した本実施形態によれば、基板１０は、３．０×１０^１５ｃｍ^－３以上の炭素空孔Ｖ_Ｃが含まれ、炭素空孔Ｖ_Ｃは、基板１０側からエピタキシャル層２０側に向かって徐々に減少する構成とされている。このため、ＢＰＤがＳＦを拡張し難くできる。したがって、例えば、ＭＯＳＦＥＴを形成した場合には、オン電圧が高くなることを抑制できる。

【0042】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、基板１０に不純物を添加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0043】

本実施形態では、基板１０に、ボロン（Ｂ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、硫黄（Ｓ）、鉄（Ｆｅ）、ニオブ（Ｎｂ）、およびタンタル（Ｔａ）の少なくともいずれか１つの不純物が含まれるようにしている。これによれば、不純物も少数キャリアキラーとして機能するため、さらにＢＰＤがＳＦに拡張することを抑制できる。

【0044】

具体的には、図１３に示されるように、基板１０における炭素空孔Ｖ_Ｃの濃度が１．０×１０^１４ｃｍ^－３である場合、図１０と比較すると、炭素空孔Ｖ_Ｃの濃度が同じであるが、不純物を含有させたことによって順方向電圧の変化量が小さくなっていることが確認される。また、図１４に示されるように、図１３と比較すると、ＳＦが確認されるが、数が少なくなっていることが確認される。なお、図１３順方向電流を２５００Ａ／ｃｍ^２まで流した後のＰＬ画像を二値化して示した図である。

【0045】

以上説明した本実施形態によれば、基板１０は、３．０×１０^１５ｃｍ^－３以上の炭素空孔Ｖ_Ｃが含まれ、炭素空孔Ｖ_Ｃは、基板１０側からエピタキシャル層２０側に向かって徐々に減少する構成とされている。したがって、上記第１実施形態と同様の効果を得ることができる。

【0046】

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0047】

上記各実施形態では、ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置について説明した。しかしながら、ＳｉＣ半導体装置は、上記図７のようなショットキーダイオードが構成されていてもよいし、図７のエピタキシャル層２０をｐ型に変更すると共にショットキー電極５０を上部電極４１に変更したｐｎダイオードが構成されていてもよい。

【0048】

また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を説明した。しかしながら、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置とされていてもよい。

【0049】

（本発明の特徴）
［請求項１］
炭化珪素で構成される炭化珪素ウェハであって、
炭化珪素で構成される基板（１０）と、
炭化珪素で構成され、前記基板上に配置されたエピタキシャル層（２０）と、を備え、
前記基板側から前記エピタキシャル層に向かって炭素空孔（Ｖ_Ｃ）の濃度が連続的に減少しており、
前記基板は、炭素空孔の濃度が３．０×１０^１５ｃｍ^－３以上とされている炭化珪素ウェハ。
［請求項２］
前記基板には、ボロン、アルミニウム、チタン、バナジウム、硫黄、鉄、ニオブ、およびタンタルの少なくともいずれか１つを含む不純物が含まれている請求項１に記載の炭化珪素ウェハ。
［請求項３］
前記エピタキシャル層は、膜厚が４～４０μｍとされ、ドナー濃度が１．０×１０^１５～１．０×１０^１９ｃｍ－３とされている部分を有する請求項１または２に記載の炭化珪素ウェハ。
［請求項４］
前記エピタキシャル層は、前記基板側に位置するバッファ層（２１）と、前記バッファ層上に位置するドリフト層（２２）と、を有し、
前記バッファ層は、１．０×１０^１８～１．０×１０^１９ｃｍ^－３とされ、
前記ドリフト層は、１．０×１０^１５～５×１０^１６ｃｍ^－３とされている請求項３に記載の炭化珪素ウェハ。
［請求項５］
前記基板は、比抵抗が３０ｍ・Ωｃｍ以下とされている請求項１ないし４のいずれか１つに記載の炭化珪素ウェハ。
［請求項６］
炭化珪素半導体装置であって、
請求項１に記載の炭化珪素ウェハを備え、
前記基板は、第１導電型とされ、
前記エピタキシャル層は、前記基板側に配置された第１導電型のドリフト層（２２）と、前記ドリフト層上に配置されたベース層（２３）と、を少なくとも有し、
前記ベース層の表層部には、第１導電型のソース領域（２４）が形成されている炭化珪素半導体装置。
［請求項７］
炭化珪素半導体装置であって、
請求項１に記載の炭化珪素ウェハを備え、
第１導電型とされた前記基板を含むダイオードが構成された炭化珪素半導体装置。

【符号の説明】

【0050】

１０ 基板
２０ エピタキシャル層
Ｖ_Ｃ 炭素空孔

【図1】

【図2A】

【図2B】

【図2C】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】