特開 2024-61362 半導体モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024061362

(43)【公開日】2024-05-07

(54)【発明の名称】半導体モジュール

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240425BHJP

   H02M 7/48 20070101ALI20240425BHJP

【ＦＩ】

H01L25/04 C

H02M7/48 Z

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022169264

(22)【出願日】2022-10-21

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】弁理士法人扶桑国際特許事務所

(72)【発明者】

【氏名】小宮山 典宏

(72)【発明者】

【氏名】佐々木 雅浩

【テーマコード（参考）】

5H770

【Ｆターム（参考）】

5H770AA21

5H770DA44

5H770JA10X

5H770JA19X

5H770QA01

5H770QA02

5H770QA05

5H770QA06

5H770QA08

(57)【要約】

【課題】ゲート発振の抑制を図る。
【解決手段】半導体モジュール１－１は、ＩＧＢＴ１１、１２がそれぞれ配置された回路基板ｂ１、ｂ２、補助エミッタ端子ＡＥ１、回路基板ｂ１、ｂ２上でＩＧＢＴ１１、２１の各エミッタと電気的に接続される接続部１３、２３、および補助エミッタ配線を有する。補助エミッタ配線は、共通配線部１ａおよび個別配線部１ｂ、１ｃを含む。共通配線部１ａは、補助エミッタ端子ＡＥ１と分岐点とを結ぶ。個別配線部１ｂは、分岐点と接続部１３とを結び、共通配線部１ａのインダクタンスの１０％より小さいインダクタンスをもつ。個別配線部１ｃは、分岐点と接続部２３とを結び、共通配線部１ａのインダクタンスの１０％より小さいインダクタンスをもつ。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１スイッチング素子が配置された第１回路基板と、
前記第１スイッチング素子と並列に接続された第２スイッチング素子が配置された第２回路基板と、
補助エミッタ端子と、
前記第１回路基板において前記第１スイッチング素子のエミッタ電極と電気的に接続される第１接続部と、前記第２回路基板において前記第２スイッチング素子のエミッタ電極と電気的に接続される第２接続部と、前記補助エミッタ端子と電気的に接続される補助エミッタ配線と、を有し、
前記補助エミッタ配線は、
前記補助エミッタ端子と分岐点とを結ぶ共通配線部と、
前記分岐点と前記第１接続部とを結び、前記共通配線部のインダクタンスの１０％より小さいインダクタンスをもつ第１個別配線部と、
前記分岐点と前記第２接続部とを結び、前記共通配線部のインダクタンスの１０％より小さいインダクタンスをもつ第２個別配線部と、を有する、
半導体モジュール。

【請求項2】

前記第１個別配線部と前記第１接続部、または前記第２個別配線部と前記第２接続部は、複数本の導電性ワイヤにより電気的に接続されている、請求項１に記載の半導体モジュール。

【請求項3】

前記第１個別配線部と前記第１接続部、または前記第２個別配線部と前記第２接続部は、導電パターンにより直接接続されている、請求項１に記載の半導体モジュール。

【請求項4】

前記第１個別配線部または前記第２個別配線部の配線幅は、前記共通配線部の配線幅よりも広く形成されている、請求項１に記載の半導体モジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数のスイッチング素子を有する半導体モジュールに関する。

【背景技術】

【0002】

ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子を含む半導体モジュールは、高電圧、大電流を用いる電力変換装置などに用いられている。

【0003】

例えば、ＩＧＢＴを含む電力変換用の半導体モジュールは、ＩＧＢＴとダイオード（ＦＷＤ（Free Wheeling Diode）として機能する）による上アームと下アームを有する。上アームのＩＧＢＴと下アームのＩＧＢＴとは直列に接続される。そして、上アームおよび下アームそれぞれにおいて、ＩＧＢＴとダイオードのセットを並列接続することで、半導体モジュールとしての電流容量の拡大が図られている。

【0004】

スイッチング素子を並列接続する構成では、スイッチング動作時やアーム短絡時にゲート電圧に発振現象（以下、ゲート発振という）が観測されることがある。ゲート発振は、スイッチング素子のゲート容量、並列接続したスイッチング素子間のインダクタンス、ゲート間のインダクタンスなどに起因して生じる。ゲート発振が発生すると、スイッチング素子のゲート端子に耐圧を超える電圧が印加される可能性があるため、種々の対策が採られている。

【0005】

関連技術として例えば、並列に接続されたＩＧＢＴのエミッタ電極（端子）と合流点との間の主電流が流れる経路のインダクタンスを、基板のインダクタンスなどのエミッタ電極間のインダクタンスよりも小さくすることでゲート発振を抑制する技術が提案されている（特許文献１）。また、複数のＩＧＢＴ間のエミッタに接続されるワイヤの長さや本数を調整することで、インダクタンスを揃えて電流のアンバランスや発振を抑える（段落番号００５２など）技術が提案されている（特許文献２）。

【0006】

一方、同一アームに属する複数のＩＧＢＴが異なる基板上に配置され、導電パターンなどを介して並列接続されている半導体装置がある。このような半導体装置では、エミッタ電極間を接続する導電パターンなどに起因するインダクタンスが増大して、発振現象を十分抑制できないことがある。このため同一アームに属する複数のＩＧＢＴのエミッタ電極同士を導体ワイヤで直接接続しエミッタ電極間の電位を均一化させることで、ゲート発振を抑制する技術が提案されている（特許文献３）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１７－１６２８８４号公報

【特許文献2】特開２０１７－１３５３２１号公報

【特許文献3】国際公開第２０２０／０５４８０６号

【発明の概要】

【発明が解決しようとする課題】

【0008】

上記のような半導体モジュールでは、ＩＧＢＴとダイオードのセットをＤＣＢ（Direct Copper Bonding）基板に実装し、ＤＣＢ基板を並列接続した構成を有している。しかし、ＤＣＢ基板の構成数が増えるほど、ＩＧＢＴのスイッチング時または短絡状態時にゲート発振の現象が起きやすくなる。

【0009】

このような構成に対して、ＩＧＢＴのゲート配線上にチップ抵抗を接続してゲート発振を抑制することが考えられる。しかし、チップ抵抗を接続すると、ゲート信号の立ち上がりが遅くなってスイッチング時間に遅延が生じ、ターンオン損失が増加してしまう。また、部品点数も増加するため製品コストが上昇することになる。

【0010】

ゲート発振は、ノイズの発生やゲート酸化膜の破壊につながる危険性があるため、複数のＤＣＢ基板を有する半導体モジュールに対して、ターンオン損失やコスト上昇を抑えつつ、ゲート発振の現象を精度よく抑制する技術が望まれている。
１つの側面では、本発明は、ゲート発振の抑制を図った半導体モジュールを提供することを目的とする。

【課題を解決するための手段】

【0011】

上記課題を解決するために、半導体モジュールが提供される。半導体モジュールは、第１スイッチング素子が配置された第１回路基板と、第１スイッチング素子と並列に接続された第２スイッチング素子が配置された第２回路基板と、補助エミッタ端子と、第１回路基板において第１スイッチング素子のエミッタ電極と電気的に接続される第１接続部と、第２回路基板において第２スイッチング素子のエミッタ電極と電気的に接続される第２接続部と、補助エミッタ端子と電気的に接続される補助エミッタ配線とを有する。
ここで、補助エミッタ配線は、補助エミッタ端子と分岐点とを結ぶ共通配線部と、分岐点と第１接続部とを結び、共通配線部のインダクタンスの１０％より小さいインダクタンスをもつ第１個別配線部と、分岐点と第２接続部とを結び、共通配線部のインダクタンスの１０％より小さいインダクタンスをもつ第２個別配線部とを有する。

【発明の効果】

【0012】

１側面によれば、ゲート発振を抑制することが可能になる。

【図面の簡単な説明】

【0013】

【図1】本発明の半導体モジュールの構成の一例を示す図である。

【図2】上アーム側の補助エミッタ配線の配線構成の一例を示す図である。

【図3】上アーム側の半導体モジュールの等価回路を示す図である。

【図4】位相余裕を説明するための図である。

【図5】個別配線部のインダクタンスを変化させたときの位相余裕の変化の一例を示す図である。

【図6】相対値と位相余裕の変化との関係の一例を示す図である。

【図7】相対値と位相余裕の傾きとの関係の一例を示す図である。

【図8】位相余裕の改善結果の一例を示す図である。

【図9】上アーム側の個別配線部と接続部との接続状態の一例を示す図である。

【図10】上アーム側の個別配線部と接続部との接続状態の一例を示す図である。

【図11】上アーム側の個別配線部と接続部との接続状態の一例を示す図である。

【発明を実施するための形態】

【0014】

以下、本実施の形態について図面を参照して説明する。なお、本明細書および図面において実質的に同一の構成を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。

【0015】

図１は本発明の半導体モジュールの構成の一例を示す図である。本発明の半導体モジュール１－１の平面図を示している。半導体モジュール１－１は、ベース板３の上アーム側に回路基板ｂ１、ｂ２が搭載され、下アーム側に回路基板ｂ１１、ｂ１２が搭載される。さらに、ベース板３には、補助エミッタ端子ＡＥ１、ＡＥ２およびゲート端子Ｇ１、Ｇ２が搭載される。回路基板ｂ１、ｂ２、ｂ１１、ｂ１２は、例えば、ＤＣＢ基板である。

【0016】

回路基板ｂ１の主面に配設された導電パターン１０には、スイッチング素子であるＩＧＢＴ１１、１２が配置される。また、回路基板ｂ１の導電パターン１０には、ＩＧＢＴ１１に対してＦＷＤとして機能するダイオードＤ１１と、ＩＧＢＴ１２に対してＦＷＤとして機能するダイオードＤ１２が配置される。

【0017】

回路基板ｂ２の主面に配設された導電パターン２０には、スイッチング素子であるＩＧＢＴ２１、２２が配置される。また、回路基板ｂ２の導電パターン２０には、ＩＧＢＴ２１に対してＦＷＤとして機能するダイオードＤ２１と、ＩＧＢＴ２２に対してＦＷＤとして機能するダイオードＤ２２が配置される。

【0018】

回路基板ｂ１１の主面に配設された導電パターン３０には、スイッチング素子であるＩＧＢＴ３１、３２が配置される。また、回路基板ｂ１１の導電パターン３０には、ＩＧＢＴ３１に対してＦＷＤとして機能するダイオードＤ３１と、ＩＧＢＴ３２に対してＦＷＤとして機能するダイオードＤ３２が配置される。

【0019】

回路基板ｂ１２の主面に配設された導電パターン４０には、スイッチング素子であるＩＧＢＴ４１、４２が配置される。また、回路基板ｂ１２の導電パターン４０には、ＩＧＢＴ４１に対してＦＷＤとして機能するダイオードＤ４１と、ＩＧＢＴ４２に対してＦＷＤとして機能するダイオードＤ４２が配置される。

【0020】

一方、回路基板ｂ１には、導電パターン１０の一部を切り欠いて形成されたスペースに別の導電パターンである接続部１３が配設され、回路基板ｂ２には、導電パターン２０の一部を切り欠いて形成されたスペースに別の導電パターンである接続部２３が配設される。

【0021】

また、回路基板ｂ１１には、導電パターン３０の一部を切り欠いて形成されたスペースに別の導電パターンである接続部３３が配設され、回路基板ｂ１２には、導電パターン４０の一部を切り欠いて形成されたスペースに別の導電パターンである接続部４３が配設される。

【0022】

回路基板ｂ１の導電パターン１０上に配置されたＩＧＢＴ１１、１２は、各々のエミッタが導体ワイヤｗ１１を介して、隣接するダイオードＤ１１、Ｄ１２のアノードに接続され、さらに導体ワイヤｗ１１を介して接続部１３に接続される。また、接続部１３は、導体ワイヤｗ１２を介して回路基板ｂ１１の導電パターン３０に接続される。

【0023】

回路基板ｂ２の導電パターン２０上に配置されたＩＧＢＴ２１、２２は、各々のエミッタが導体ワイヤｗ２１を介して隣接するダイオードＤ２１、Ｄ２２のアノードに接続され、さらに導体ワイヤｗ２１を介して接続部２３に接続される。また、接続部２３は、導体ワイヤｗ２２を介して回路基板ｂ１２の導電パターン４０に接続される。

【0024】

回路基板ｂ１１の導電パターン３０上に配置されたＩＧＢＴ３１、３２は、各々のエミッタが導体ワイヤｗ３１を介して隣接するダイオードＤ３１、Ｄ３２のアノードに接続され、さらに導体ワイヤｗ３１を介して接続部３３に接続される。

【0025】

回路基板ｂ１２の導電パターン４０上に配置されたＩＧＢＴ４１、４２は、各々のエミッタが導体ワイヤｗ４１を介して隣接するダイオードＤ４１、Ｄ４２のアノードに接続され、さらに導体ワイヤｗ４１を介して接続部４３に接続される。

【0026】

図２は上アーム側の補助エミッタ配線の配線構成の一例を示す図である。半導体モジュール１－１において、補助エミッタ端子ＡＥ１は、回路基板ｂ１に配設される導電パターンｐｔ１に導体ワイヤｗ５１を介して接続される。

【0027】

導電パターンｐｔ１は、回路基板ｂ１に配設される導電パターンｐｔ２に導体ワイヤｗ５２を介して接続される。導電パターンｐｔ２は、回路基板ｂ１に配設される導電パターンｐｔ３に導体ワイヤｗ５３を介して接続される。導電パターンｐｔ３は、回路基板ｂ２に配設される導電パターンｐｔ４に導体ワイヤｗ５４を介して接続される。

【0028】

また、回路基板ｂ１に配設される接続部１３は、導電パターンｐｔ３に導体ワイヤｗ５５を介して接続され、回路基板ｂ２に配設される接続部２３は、導電パターンｐｔ４に導体ワイヤｗ５６を介して接続される。

【0029】

ここで、上アーム側における、補助エミッタ端子ＡＥ１に接続される補助エミッタ配線は、共通配線部１ａおよび個別配線部１ｂ、１ｃを有する。共通配線部１ａは、補助エミッタ端子ＡＥ１と分岐点ｐ１とを結ぶ配線部である。また、個別配線部１ｂは、分岐点ｐ１と接続部１３とを結ぶ配線部であり、個別配線部１ｃは、分岐点ｐ１と接続部２３とを結ぶ配線部である。

【0030】

この場合、共通配線部１ａは、補助エミッタ端子ＡＥ１から、導電パターンｐｔ１、ｐｔ２および導体ワイヤｗ５１、ｗ５２、ｗ５３を介して、導電パターンｐｔ３上の分岐点ｐ１に繋がる配線部である。また、個別配線部１ｂは、分岐点ｐ１から、導電パターンｐｔ３および導体ワイヤｗ５５を介して、接続部１３に繋がる配線部である。さらに、個別配線部１ｃは、分岐点ｐ１から、導電パターンｐｔ４および導体ワイヤｗ５６を介して、接続部２３に繋がる配線部である。

【0031】

なお、上記では、スイッチング素子にＩＧＢＴを用いたが、ＩＧＢＴ以外のスイッチング素子を用いることができる。例えば、ＩＧＢＴの代わりに、ＭＯＳＦＥＴであってもよい。またＳｉＣ（Silicon carbide）などのワイドバンドギャップ半導体基板に形成された素子を適用してもよい。ＭＯＳＦＥＴの場合は、エミッタがソース、コレクタがドレインと読み替えられる。またスイッチング素子内部にダイオードを設けたＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）を適用するなどして、個別のダイオードを省略してもよい。

【0032】

回路基板ｂ１、ｂ２、ｂ１１、ｂ１２に配設される導電パターン１０、２０、３０、４０、導電パターンｐｔ１、ｐｔ２、ｐｔ３、ｐｔ４および接続部１３、２３、３３、４３は、導電性に優れた材質により構成されている。このような材質は、例えば、銅、アルミニウム、または、少なくともこれらの１種を含む合金等により構成されており、これら導電パターンおよび接続部の厚さは、例えば、０．２ｍｍである。

【0033】

また、導電パターン１０、２０、３０、４０には、スイッチング素子やダイオード以外に、他の電子部品を適宜配置することができる。なお、導電パターン１０、２０、３０、４０、導電パターンｐｔ１、ｐｔ２、ｐｔ３、ｐｔ４および接続部１３、２３、３３、４３の配置位置並びに形状は、適宜設計により選択することができる。

【0034】

配線部材である、導体ワイヤｗ１１、ｗ１２、ｗ２１、ｗ２２、ｗ３１、ｗ４１、ｗ５１、ｗ５２、ｗ５３、ｗ５４、ｗ５５、ｗ５６は、金、銅、アルミニウム、金合金、銅合金、アルミニウム合金のいずれか１つ又はそれらの組み合わせを用いることができる。導体ワイヤによる接合としては、超音波および荷重によるワイヤボンディングが行われる。

【0035】

図３は上アーム側の半導体モジュールの等価回路を示す図である。この等価回路は、ＩＧＢＴ１１、１２、２１、２２、ダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２および抵抗Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２を備える。

【0036】

また、導電パターンおよび導体ワイヤのインダクタンス（寄生インダクタンス）をインダクタＬ１～Ｌ２４とし、共通配線部１ａのインダクタンスをインダクタＬａｍ、個別配線部１ｂのインダクタンスをインダクタＬａｅ１１、個別配線部１ｃのインダクタンスをインダクタＬａｅ１２とする。

【0037】

ＩＧＢＴ１１のエミッタは、インダクタＬ５の一端に接続され、ダイオードＤ１１のアノードは、インダクタＬ７の一端に接続される。ＩＧＢＴ１２のエミッタは、インダクタＬ９の一端に接続され、ダイオードＤ１２のアノードは、インダクタＬ１１の一端に接続される。

【0038】

補助エミッタ端子ＡＥ１は、インダクタＬａｍの一端に接続される。インダクタＬａｍの他端は、インダクタＬａｅ１１の一端およびインダクタＬａｅ１２の一端に接続される。インダクタＬａｅ１１の他端は、インダクタＬ５の他端、インダクタＬ７の他端、インダクタＬ９の他端およびインダクタＬ１１の他端に接続される。

【0039】

ＩＧＢＴ２１のエミッタは、インダクタＬ１６の一端に接続され、ダイオードＤ２１のアノードは、インダクタＬ１８の一端に接続される。ＩＧＢＴ２２のエミッタは、インダクタＬ２１の一端に接続され、ダイオードＤ２２のアノードは、インダクタＬ２３の一端に接続される。インダクタＬａｅ１２の他端は、インダクタＬ１６の他端、インダクタＬ１８の他端、インダクタＬ２１の他端およびインダクタＬ２３の他端に接続される。

【0040】

以降では、共通配線部１ａのインダクタＬａｍのインダクタンスをインダクタンスＬａｍ、個別配線部１ｂ、１ｃそれぞれのインダクタＬａｅ１１、Ｌａｅ１２のインダクタンスを総称してインダクタンスＬａｅと呼ぶ場合がある。

【0041】

図４は位相余裕を説明するための図である。ゲート発振の起きやすさを確認する方法として、オペアンプ等の安定性解析で用いられるＡＣ解析を用いることができる。図４では半導体モジュールのＡＣ解析結果の一例を示しており、横軸は周波数［Ｈｚ］、縦軸は利得［ｄＢ］および位相［ｄｅｇ］である。

【0042】

ここで、ゲート発振の起きやすさを判定する特性値として位相余裕がある。位相余裕Ｐｍは、利得０ｄＢ（増幅率が１）の周波数における位相から－３６０°を引いた値である。位相余裕Ｐｍが大きいほど、ゲート発振が生じにくくなり安定する特性を有する。

【0043】

図５は個別配線部のインダクタンスを変化させたときの位相余裕の変化の一例を示す図である。共通配線部のインダクタンスＬａｍを６５ｎＨとし、個別配線部のインダクタンスＬａｅを変化させたときのＡＣ解析のシミュレーション結果を示しており、横軸は周波数［Ｈｚ］、縦軸は利得［ｄＢ］および位相［ｄｅｇ］である。また、インダクタンスＬａｅが２６ｎＨのときの利得および位相の波形を実線で示し、インダクタンスＬａｅが６ｎＨのときの利得および位相の波形を点線で示す。

【0044】

ここで、シミュレーションによって、インダクタンスＬａｅが２６ｎＨのときの位相余裕は３７［ｄｅｇ］となり、インダクタンスＬａｅが６ｎＨのときの位相余裕は４９［ｄｅｇ］となる結果が得られた。

【0045】

図６は相対値と位相余裕の変化との関係の一例を示す図である。横軸は共通配線部のインダクタンスＬａｍと個別配線部のインダクタンスＬａｅとの相対値（Ｌａｅ／Ｌａｍ）であり、縦軸は位相余裕［ｄｅｇ］である。相対値（Ｌａｅ／Ｌａｍ）が小さいほど位相余裕が増加することがわかる。また、ゲート発振の安定性に寄与するためには、４５［ｄｅｇ］以上の位相余裕が求められる。

【0046】

図７は相対値と位相余裕の傾きとの関係の一例を示す図である。横軸は共通配線部のインダクタンスＬａｍと個別配線部のインダクタンスＬａｅとの相対値（Ｌａｅ／Ｌａｍ）であり、縦軸は位相余裕の傾きである。

【0047】

図７で示されるように、相対値（Ｌａｅ／Ｌａｍ）が小さくなるにつれて位相余裕が大きくなっている。また、相対値（Ｌａｅ／Ｌａｍ）が概ね０．１０で位相余裕の傾き（位相余裕の増加の変化）が大きくなっており、相対値（Ｌａｅ／Ｌａｍ）を０．１０より小さくすることにより４５［ｄｅｇ］以上の位相余裕が得られることがわかる。０．１０より小さい、とする相対値は、個別配線部のインダクタンスＬａｅが共通配線部のインダクタンスＬａｍの１０％より小さい相対値に該当する。

【0048】

このように、個別配線部のインダクタンスＬａｅを共通配線部のインダクタンスＬａｍの１０％より小さい値になるように調整することで、位相余裕の増加の変化が大きくなり、また、位相余裕を４５［ｄｅｇ］以上とすることができ、ゲート発振を精度よく抑制することができる。

【0049】

図８は位相余裕の改善結果の一例を示す図である。半導体モジュール１－１における、共通配線部１ａのインダクタンスＬａｍと、個別配線部１ｂ、１ｃのインダクタンスＬａｅとの相対値（Ｌａｅ／Ｌａｍ）を変化させたときのＡＣ解析のシミュレーション結果を示している。横軸は周波数［Ｈｚ］、縦軸は利得［ｄＢ］および位相［ｄｅｇ］である。また、改善前の利得および位相の波形を実線で示し、改善後の利得および位相の波形を点線で示す。

【0050】

ここで、改善前では、共通配線部１ａのインダクタンスＬａｍは６５ｎＨであり、個別配線部１ｂ、１ｃのインダクタンスＬａｅは１３ｎＨであり、このときの位相余裕は４１［ｄｅｇ］であった。

【0051】

これに対し、改善後では、共通配線部１ａのインダクタンスＬａｍを７３ｎＨとし、個別配線部１ｂ、１ｃのインダクタンスＬａｅを７３ｎＨの１０％より小さい５ｎＨとした場合、このときの位相余裕は５１［ｄｅｇ］の結果が得られた。

【0052】

このように、個別配線部のインダクタンスＬａｅを共通配線部のインダクタンスＬａｍの１０％より小さくすることで位相余裕の増加度合いを大きくして位相余裕を４５［ｄｅｇ］以上とすることができ、ゲート発振を精度よく抑制することができる。

【0053】

図９は上アーム側の個別配線部と接続部との接続状態の一例を示す図である。個別配線部１ｂにおいて、導電パターンｐｔ３と接続部１３とは、複数本の導体ワイヤｗ５５ａで接続され、個別配線部１ｃにおいて、導電パターンｐｔ４と接続部２３とは、複数本の導体ワイヤｗ５６ａで接続される。

【0054】

このような構成により、導体ワイヤｗ５５ａの接続本数を変えることで、個別配線部１ｂのインダクタンスＬａｅ１１を共通配線部１ａのインダクタンスＬａｍの１０％より小さくするように調整することができる。また、導体ワイヤｗ５６ａの接続本数を変えることで、個別配線部１ｃのインダクタンスＬａｅ１２を共通配線部１ａのインダクタンスＬａｍの１０％より小さくするように調整することができる。したがって、位相余裕を増加することができ、ゲート発振を抑制することが可能になる。

【0055】

図１０は上アーム側の個別配線部と接続部との接続状態の一例を示す図である。個別配線部１ｂにおいて、導電パターンｐｔ３は接続部１３に直接接続され、個別配線部１ｃにおいて、導電パターンｐｔ４は接続部２３に直接接続される。

【0056】

このような構成により、個別配線部１ｂを接続部１３に導電パターンで直接接続することにより、個別配線部１ｂのインダクタンスＬａｅ１１を共通配線部１ａのインダクタンスＬａｍの１０％より小さくするように調整することができる。また、個別配線部１ｃを接続部２３に導電パターンで直接接続することにより、個別配線部１ｃのインダクタンスＬａｅ１２を共通配線部１ａのインダクタンスＬａｍの１０％より小さくするように調整することができる。したがって、位相余裕を増加することができ、ゲート発振を抑制することが可能になる。

【0057】

図１１は上アーム側の個別配線部と接続部との接続状態の一例を示す図である。個別配線部１ｂに含まれる導電パターンｐｔ３の幅は、共通配線部１ａに含まれる導電パターンｐｔ１、ｐｔ２の幅よりも広く形成され、個別配線部１ｃに含まれる導電パターンｐｔ４の幅は、共通配線部１ａに含まれる導電パターンｐｔ１、ｐｔ２の幅よりも広く形成される。

【0058】

このような構成により、個別配線部１ｂに含まれる導電パターンの幅を共通配線部１ａの導電パターンの幅より広く形成することにより、個別配線部１ｂのインダクタンスＬａｅ１１を共通配線部１ａのインダクタンスＬａｍの１０％より小さくするように調整することができる。また、個別配線部１ｃに含まれる導電パターンの幅を共通配線部１ａの導電パターンの幅より広く形成することにより、個別配線部１ｃのインダクタンスＬａｅ１２を共通配線部１ａのインダクタンスＬａｍの１０％より小さくするように調整することができる。したがって、位相余裕を増加することができ、ゲート発振を抑制することが可能になる。

【0059】

以上説明したように、本発明の半導体モジュールでは、補助エミッタ端子から各回路基板へ分岐する分岐点までの共通配線部と、分岐点から各回路基板に配置される接続部までの個別配線部と、を含む補助エミッタ配線を有し、ゲート発振への感度の高い個別配線部のインダクタンスの値を減少させる調整を行う構成とした。この場合、個別配線部は、共通配線部のインダクタンスの１０％より小さいインダクタンスをもつように調整される。これにより、ターンオン損失やコスト上昇を抑えつつ、位相余裕を増加させてゲート発振を抑制して、動作の安定性を向上させることができる。なお、上記では上アーム側に対する補助エミッタ配線の構成について説明したが、下アーム側に対する補助エミッタ配線についても同様の構成にすることができる。

【0060】

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに、前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。

【符号の説明】

【0061】

１－１ 半導体モジュール
１ａ 共通配線部
１ｂ、１ｃ 個別配線部
３ ベース板
１０、２０、３０、４０ 導電パターン
１１、１２、２１、２２、３１、３２、４１、４２ ＩＧＢＴ
１３、２３、３３、４３ 接続部
ＡＥ１、ＡＥ２ 補助エミッタ端子
Ｇ１、Ｇ２ ゲート端子
ｂ１、ｂ２、ｂ１１、ｂ１２ 回路基板
Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２、Ｄ４１、Ｄ４２ ダイオード
ｗ１１、ｗ１２、ｗ２１、ｗ２２、ｗ３１、ｗ４１、ｗ５１、ｗ５２、ｗ５３、ｗ５４、ｗ５５、ｗ５６、ｗ５５ａ、ｗ５６ａ 導体ワイヤ
ｐｔ１、ｐｔ２、ｐｔ３、ｐｔ４ 導電パターン
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４、Ｌ１５、Ｌ１６、Ｌ１７、Ｌ１８、Ｌ１９、Ｌ２０、Ｌ２１、Ｌ２２、Ｌ２３、Ｌ２４ インダクタ
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２ 抵抗
Ｌａｍ インダクタ（共通配線部）
Ｌａｅ１１、Ｌａｅ１２、Ｌａｅ インダクタ（個別配線部）
ｐ１ 分岐点
Ｐｍ 位相余裕

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】