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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024061521
(43)【公開日】2024-05-07
(54)【発明の名称】判定装置、試験システムおよび生成装置
(51)【国際特許分類】
H04L 25/02 20060101AFI20240425BHJP
G01R 31/3193 20060101ALI20240425BHJP
G01R 31/28 20060101ALI20240425BHJP
【ＦＩ】
H04L25/02 301J
G01R31/3193
G01R31/28 D
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022169515
(22)【出願日】2022-10-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】白石 幹雄
【テーマコード（参考）】
2G132
5K029
【Ｆターム（参考）】
2G132AA01
2G132AC03
2G132AD06
5K029KK00
5K029LL14
5K029LL19
(57)【要約】
【課題】クロックライクパターンであるか否かを簡易に判定する。
【解決手段】判定装置は、推定回路と、判定回路とを備える。推定回路は、第ｎサイクルより前に含まれる入力データと、第１生成多項式とに基づき、第ｎサイクルにおける入力データを推定した推定データを生成する。判定回路は、入力データと推定データとが一致するか否かを判定する。第１生成多項式は、第ｎサイクルにおける推定データを、第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第１期間に含まれる全ての入力データに対する論理和が０、または、第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第２期間に含まれる全ての入力データに対する論理積が１である場合、第（ｎ－１）サイクルにおける入力データの反転値とし、論理和が０ではなく、且つ、論理積が１ではない場合、第（ｎ－１）サイクルにおける入力データと同一の値とする、演算式である。
【選択図】図２
【解決手段】判定装置は、推定回路と、判定回路とを備える。推定回路は、第ｎサイクルより前に含まれる入力データと、第１生成多項式とに基づき、第ｎサイクルにおける入力データを推定した推定データを生成する。判定回路は、入力データと推定データとが一致するか否かを判定する。第１生成多項式は、第ｎサイクルにおける推定データを、第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第１期間に含まれる全ての入力データに対する論理和が０、または、第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第２期間に含まれる全ての入力データに対する論理積が１である場合、第（ｎ－１）サイクルにおける入力データの反転値とし、論理和が０ではなく、且つ、論理積が１ではない場合、第（ｎ－１）サイクルにおける入力データと同一の値とする、演算式である。
【選択図】図２
【特許請求の範囲】
【請求項1】
０または１を示す入力データをクロックサイクル毎に含む入力信号における、第ｎサイクル（ｎは２以上の整数）より前に含まれる前記入力データと、予め定められた第１生成多項式とに基づき、前記第ｎサイクルにおける前記入力データを推定した推定データを生成する推定回路と、
前記第ｎサイクルにおける前記入力データと、前記第ｎサイクルにおける前記推定データとが一致するか否かを判定する判定回路と、
を備え、
前記第１生成多項式は、前記第ｎサイクルにおける前記推定データを、
第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第１期間に含まれる全ての前記入力データに対する論理和が０、または、前記第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第２期間に含まれる全ての前記入力データに対する論理積が１である場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値とし、
前記論理和が０ではなく、且つ、前記論理積が１ではない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値とする、演算式である
判定装置。
前記第ｎサイクルにおける前記入力データと、前記第ｎサイクルにおける前記推定データとが一致するか否かを判定する判定回路と、
を備え、
前記第１生成多項式は、前記第ｎサイクルにおける前記推定データを、
第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第１期間に含まれる全ての前記入力データに対する論理和が０、または、前記第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第２期間に含まれる全ての前記入力データに対する論理積が１である場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値とし、
前記論理和が０ではなく、且つ、前記論理積が１ではない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値とする、演算式である
判定装置。
【請求項2】
前記判定回路は、前記クロックサイクル毎に前記入力データと前記推定データとが一致するか否かを判定する
請求項１に記載の判定装置。
請求項１に記載の判定装置。
【請求項3】
前記推定回路は、
第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの前記入力データを記憶する記憶回路と、
演算回路と、
を含み、
Ｌは、前記第１期間のサイクル数を表し、
前記第ｎサイクルにおいて、前記演算回路は、
前記第（ｎ－１）サイクルから前記第（ｎ－Ｌ）サイクルまでの全ての前記入力データに対する前記論理和が０である場合、または、前記第（ｎ－１）サイクルから前記第（ｎ－Ｌ）サイクルまでの全ての前記入力データに対する前記論理積が１である場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値を前記推定データとして出力し、
前記論理和が０でなく且つ前記論理積が１でない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値を前記推定データとして出力する
請求項２に記載の判定装置。
第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの前記入力データを記憶する記憶回路と、
演算回路と、
を含み、
Ｌは、前記第１期間のサイクル数を表し、
前記第ｎサイクルにおいて、前記演算回路は、
前記第（ｎ－１）サイクルから前記第（ｎ－Ｌ）サイクルまでの全ての前記入力データに対する前記論理和が０である場合、または、前記第（ｎ－１）サイクルから前記第（ｎ－Ｌ）サイクルまでの全ての前記入力データに対する前記論理積が１である場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値を前記推定データとして出力し、
前記論理和が０でなく且つ前記論理積が１でない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値を前記推定データとして出力する
請求項２に記載の判定装置。
【請求項4】
前記推定回路は、
第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの前記入力データを記憶する記憶回路と、
演算回路と、
を含み、
Ｌは、前記第１期間のサイクル数を表し、
前記第ｎサイクルにおいて、前記演算回路は、
前記第（ｎ－１）サイクルから前記第（ｎ－Ｌ）サイクルまでの全ての前記入力データに対する前記論理和が０である場合、または、前記第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての前記入力データに対する前記論理積が１である場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値を前記推定データとして出力し、
前記論理和が０でなく且つ前記論理積が１でない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値を前記推定データとして出力し、
Ｍは、前記第２期間のサイクル数を表し、
Ｍ＜Ｌである
請求項２に記載の判定装置。
第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの前記入力データを記憶する記憶回路と、
演算回路と、
を含み、
Ｌは、前記第１期間のサイクル数を表し、
前記第ｎサイクルにおいて、前記演算回路は、
前記第（ｎ－１）サイクルから前記第（ｎ－Ｌ）サイクルまでの全ての前記入力データに対する前記論理和が０である場合、または、前記第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての前記入力データに対する前記論理積が１である場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値を前記推定データとして出力し、
前記論理和が０でなく且つ前記論理積が１でない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値を前記推定データとして出力し、
Ｍは、前記第２期間のサイクル数を表し、
Ｍ＜Ｌである
請求項２に記載の判定装置。
【請求項5】
前記推定回路は、
第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの前記入力データを記憶する記憶回路と、
演算回路と、
を含み、
Ｌは、前記第２期間のサイクル数を表し、
前記第ｎサイクルにおいて、前記演算回路は、
前記第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての前記入力データに対する前記論理和が０である場合、または、前記第（ｎ－１）サイクルから前記第（ｎ－Ｌ）サイクルまでの全ての前記入力データに対する前記論理積が１である場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値を前記推定データとして出力し、
前記論理和が０でなく且つ前記論理積が１でない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値を前記推定データとして出力し、
Ｍは、前記第１期間のサイクル数を表し、
Ｍ＜Ｌである
請求項２に記載の判定装置。
第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの前記入力データを記憶する記憶回路と、
演算回路と、
を含み、
Ｌは、前記第２期間のサイクル数を表し、
前記第ｎサイクルにおいて、前記演算回路は、
前記第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての前記入力データに対する前記論理和が０である場合、または、前記第（ｎ－１）サイクルから前記第（ｎ－Ｌ）サイクルまでの全ての前記入力データに対する前記論理積が１である場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値を前記推定データとして出力し、
前記論理和が０でなく且つ前記論理積が１でない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値を前記推定データとして出力し、
Ｍは、前記第１期間のサイクル数を表し、
Ｍ＜Ｌである
請求項２に記載の判定装置。
【請求項6】
前記推定回路は、
前記クロックサイクル毎に第１カウント値をカウントアップし、前記入力信号に値１が含まれる場合または前記第１カウント値が前記第１期間を表す値となった場合、前記第１カウント値をリセットする第１カウンタと、
前記クロックサイクル毎に第２カウント値をカウントアップし、前記入力信号に値０が含まれる場合または前記第２カウント値が前記第２期間を表す値となった場合、前記第２カウント値をリセットする第２カウンタと、
出力回路と、
を含み、
前記クロックサイクル毎に、前記出力回路は、
前記第１カウント値が前記第１期間を表す値となった場合、または、前記第２カウント値が前記第２期間を表す値となった場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値を前記推定データとして出力し、
前記第１カウント値が前記第１期間を表す値でない場合、且つ、前記第２カウント値が前記第２期間を表す値でない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値を前記推定データとして出力する
請求項１に記載の判定装置。
前記クロックサイクル毎に第１カウント値をカウントアップし、前記入力信号に値１が含まれる場合または前記第１カウント値が前記第１期間を表す値となった場合、前記第１カウント値をリセットする第１カウンタと、
前記クロックサイクル毎に第２カウント値をカウントアップし、前記入力信号に値０が含まれる場合または前記第２カウント値が前記第２期間を表す値となった場合、前記第２カウント値をリセットする第２カウンタと、
出力回路と、
を含み、
前記クロックサイクル毎に、前記出力回路は、
前記第１カウント値が前記第１期間を表す値となった場合、または、前記第２カウント値が前記第２期間を表す値となった場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値を前記推定データとして出力し、
前記第１カウント値が前記第１期間を表す値でない場合、且つ、前記第２カウント値が前記第２期間を表す値でない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値を前記推定データとして出力する
請求項１に記載の判定装置。
【請求項7】
請求項１から６の何れか１項に記載の判定装置と、
前記入力データに対応する出力データをクロックサイクル毎に含む出力信号を生成する生成装置と、
を備え、
前記出力信号は、伝送デバイスに送信され、
前記判定装置は、前記伝送デバイスを介して前記出力信号を前記入力信号として取得し、
前記出力信号は、前記第１期間に０が連続し、前記第２期間に１が連続するパターンを繰り返す信号である
試験システム。
前記入力データに対応する出力データをクロックサイクル毎に含む出力信号を生成する生成装置と、
を備え、
前記出力信号は、伝送デバイスに送信され、
前記判定装置は、前記伝送デバイスを介して前記出力信号を前記入力信号として取得し、
前記出力信号は、前記第１期間に０が連続し、前記第２期間に１が連続するパターンを繰り返す信号である
試験システム。
【請求項8】
０または１を示す出力データをクロックサイクル毎に含む出力信号を生成する生成装置であって、
第ｎサイクルより前に送信された前記出力データと、予め定められた第２生成多項式とに基づき、前記第ｎサイクルにおける前記出力データを生成し、
前記第２生成多項式は、前記第ｎサイクルにおける前記出力データを、
第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第１期間に含まれる全ての前記出力データに対する論理和が０、または、前記第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第２期間に含まれる全ての前記出力データに対する論理積が１である場合、前記第（ｎ－１）サイクルにおける前記出力データの反転値とし、
前記論理和が０ではなく、且つ、前記論理積が１ではない場合、前記第（ｎ－１）サイクルにおける前記出力データと同一の値とする、演算式である
生成装置。
第ｎサイクルより前に送信された前記出力データと、予め定められた第２生成多項式とに基づき、前記第ｎサイクルにおける前記出力データを生成し、
前記第２生成多項式は、前記第ｎサイクルにおける前記出力データを、
第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第１期間に含まれる全ての前記出力データに対する論理和が０、または、前記第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第２期間に含まれる全ての前記出力データに対する論理積が１である場合、前記第（ｎ－１）サイクルにおける前記出力データの反転値とし、
前記論理和が０ではなく、且つ、前記論理積が１ではない場合、前記第（ｎ－１）サイクルにおける前記出力データと同一の値とする、演算式である
生成装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、判定装置、試験システムおよび生成装置に関する。
【背景技術】
【0002】
０と１とを所定周期で交互に繰り返すクロックライクパターンを表すシリアル信号を用いて、送信回路および受信回路等の伝送試験をする方法が知られている。この伝送試験では、送信回路からクロックライクパターンを含むシリアル信号を送信させ、受信回路にシリアル信号を受信させる。そして、この伝送試験では、受信されたシリアル信号から再生されたデータ列が、クロックライクパターンであるか否かを判定する。これにより、この伝送試験では、クロックライクパターンのシリアル信号を伝送デバイスに送信した場合における特性を試験することができる。
【0003】
しかし、従来、この伝送試験では、受信したシリアル信号に対してビットアライメントをし、ビットアライメントをしたデータに対してクロックライクパターンとのパターンマッチングをすることがあった。この場合、この伝送試験を実行する機能を備える装置は、ビットアライメントをするための回路およびパターンマッチングをするための回路を備える必要があり、回路構成が大きくなってしまっていた。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表平０８－５０２３６５号公報
【特許文献2】特許第４７７８０１４号公報
【特許文献3】特開２０１０－０９６６３５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一つの実施形態は、入力信号がクロックライクパターンであるか否かを簡易に判定することができる判定装置、試験システムおよび生成装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
一つの実施形態によれば判定装置が提供される。前記判定装置は、推定回路と、判定回路とを備える。前記推定回路は、０または１を示す入力データをクロックサイクル毎に含む入力信号における、第ｎサイクル（ｎは２以上の整数）より前に含まれる前記入力データと、予め定められた第１生成多項式とに基づき、前記第ｎサイクルにおける前記入力データを推定した推定データを生成する。前記判定回路は、前記第ｎサイクルにおける前記入力データと、前記第ｎサイクルにおける前記推定データとが一致するか否かを判定する。前記第１生成多項式は、前記第ｎサイクルにおける前記推定データを、第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第１期間に含まれる全ての前記入力データに対する論理和が０、または、前記第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第２期間に含まれる全ての前記入力データに対する論理積が１である場合、前記第（ｎ－１）サイクルにおける前記入力データの反転値とし、前記論理和が０ではなく、且つ、前記論理積が１ではない場合、前記第（ｎ－１）サイクルにおける前記入力データと同一の値とする、演算式である。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係る試験システムの構成図。
【図2】第１実施形態に係る判定装置の構成図。
【図3】第１実施形態に係る推定回路および判定回路の構成図。
【図4】第１実施形態に係る生成装置の構成図。
【図5】第１実施形態に係る出力信号等の波形図。
【図6】第１実施形態に係る検出信号等の波形図。
【図7】第２実施形態に係る試験システムの構成図。
【図8】第２実施形態に係る判定装置の構成図。
【図9】第２実施形態に係る推定回路および判定回路の構成図。
【図10】第２実施形態に係る生成装置の構成図。
【図11】第２実施形態に係る出力信号等の波形図。
【図12】第２実施形態に係る検出信号等の波形図。
【図13】第３実施形態に係る試験システムの構成図。
【図14】第３実施形態に係る判定装置の構成図。
【図15】第３実施形態に係る推定回路および判定回路の構成図。
【図16】第３実施形態に係る生成装置の構成図。
【図17】第３実施形態に係る出力信号等の波形図。
【図18】第３実施形態に係る検出信号等の波形図。
【図19】第４実施形態に係る試験システムの構成図。
【図20】第４実施形態に係る推定回路および判定回路の構成図。
【図21】周期と周期設定値との関係を示す図。
【図22】第１カウンタの構成図。
【図23】第１比較器の構成図。
【図24】第４実施形態に係る生成装置の構成図。
【図25】第４実施形態に係る出力信号等の波形図。
【図26】第４実施形態に係る検出信号等の波形図。
【図27】第５実施形態に係る試験システムの構成図。
【図28】第５実施形態に係る推定回路および判定回路の構成図。
【図29】第１期間と第１期間設定値との関係を示す図。
【図30】第５実施形態に係る生成装置の構成図。
【図31】第５実施形態に係る出力信号等の波形図。
【図32】第５実施形態に係る検出信号等の波形図。
【発明を実施するための形態】
【0008】
以下に添付図面を参照して、実施形態を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【0009】
（第１実施形態）
図１は、第１実施形態に係る試験システム１０の構成を示す図である。第１実施形態に係る試験システム１０は、生成装置１２と、送信装置１４と、受信装置１６と、判定装置１８とを備える。
図１は、第１実施形態に係る試験システム１０の構成を示す図である。第１実施形態に係る試験システム１０は、生成装置１２と、送信装置１４と、受信装置１６と、判定装置１８とを備える。
【0010】
生成装置１２は、出力信号ＳＯを生成する。生成装置１２は、生成した出力信号ＳＯを送信装置１４に与える。
【0011】
出力信号ＳＯは、０または１を示す出力データをクロックサイクル毎に含むシリアル信号である。より詳しくは、出力信号ＳＯは、予め設定されたサイクル数に相当する第１期間に０が連続し、続いて、予め設定されたサイクル数に相当する第２期間に１が連続するパターンを繰り返すクロックライクパターンのシリアル信号である。第１実施形態において、第１期間および第２期間は、ともにＬサイクル（Ｌは、２以上の整数）に相当する期間である。
【0012】
送信装置１４は、生成装置１２から出力信号ＳＯを取得する。送信装置１４は、取得した出力信号ＳＯを増幅等した送信信号を伝送線路２０へと送信する。伝送線路２０は、伝送デバイスの一例である。送信装置１４は、送信信号とともに、後述する動作クロックＣＬＡのタイミングに対応するストローブ信号を、伝送線路２０とは別の線路へと送信してもよい。
【0013】
受信装置１６は、送信装置１４から伝送線路２０を介して送信信号を受信する。受信装置１６は、送信装置１４から受信した送信信号から、入力信号ＳＩを再生する。
【0014】
入力信号ＳＩは、０または１を示す入力データをクロックサイクル毎に含むシリアル信号である。受信装置１６が送信信号をエラー無しで復調した場合には、入力信号ＳＩは、出力信号ＳＯと同一のクロックライクパターンのシリアル信号となる。
【0015】
さらに、受信装置１６は、送信信号から、入力信号ＳＩのクロックタイミングを示す動作クロックＣＬＡを再生する。受信装置１６は、送信信号とともに、伝送線路２０とは別の線路からストローブ信号を受信してもよい。受信装置１６は、送信信号から動作クロックＣＬＡを再生してもよいし、ストローブ信号から動作クロックＣＬＡを再生してもよい。受信装置１６は、再生した入力信号ＳＩおよび動作クロックＣＬＡを判定装置１８に与える。
【0016】
判定装置１８は、受信装置１６から入力信号ＳＩおよび動作クロックＣＬＡを取得する。判定装置１８は、入力信号ＳＩが、生成装置１２により生成された出力信号ＳＯと一致するか否かを判定する。例えば、判定装置１８は、クロックサイクル毎に、入力信号ＳＩに含まれる入力データが、出力信号ＳＯに含まれていた出力データと一致するか否かを判定する。判定装置１８は、入力信号ＳＩが出力信号ＳＯと一致するか否かを表す判定結果を出力する。例えば、判定装置１８は、クロックサイクル毎の判定結果を表す検出信号ＳＤを判定結果として出力してもよいし、一定時間内におけるエラーデータの割合を表すエラーレートを判定結果として出力してもよい。
【0017】
このような試験システム１０は、受信装置１６により再生された入力信号ＳＩが、生成装置１２により生成された出力信号ＳＯと一致するか否かを判定することができる。これにより、試験システム１０は、クロックライクパターンの伝送試験を実施することができる。
【0018】
生成装置１２および判定装置１８は、半導体装置またはモジュールに備えられるＢＩＳＴ（Ｂｕｉｌｔ－Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）装置の一部に組み込まれてもよい。生成装置１２および判定装置１８がＢＩＳＴ装置の一部に組み込まれる場合、半導体装置またはモジュールにおける信号送信端子と信号受信端子とが伝送線路２０によりループバック接続される。これにより、送信装置１４と受信装置１６とが接続され、半導体装置またはモジュールにより試験システム１０を構成することができる。なお、送信装置１４および受信装置１６は、同一の半導体装置またはモジュール内に組み込まれずに、それぞれが別個の半導体装置またはモジュールに組み込まれてもよい。
【0019】
また、試験システム１０は、伝送線路２０に代えてまたは伝送線路２０に加えて、増幅回路またはバッファ回路等の伝送デバイスを備えてもよい。これにより、試験システム１０は、増幅回路またはバッファ回路等の伝送デバイスの伝送試験をすることができる。
【0020】
図２は、第１実施形態に係る判定装置１８の構成を示す図である。判定装置１８は、推定回路３２と、判定回路３４と、解析回路３６とを有する。
【0021】
推定回路３２は、入力信号ＳＩと動作クロックＣＬＡとを取得する。推定回路３２は、０または１を示す推定データをクロックサイクル毎に含む推定信号ＳＥを生成する。推定データは、各クロックサイクルにおいて受信すると推定される入力データの値を表す。
【0022】
推定回路３２は、クロックサイクル毎に、入力信号ＳＩおよび動作クロックＣＬＡと、予め定められた第１生成多項式とに基づき、入力データの値を推定した推定データを生成する。より具体的には、推定回路３２は、入力信号ＳＩにおける第ｎサイクル（ｎは、任意のクロックサイクルを示す２以上の整数）より前のサイクルに含まれる複数の入力データと、第１生成多項式とに基づき、第ｎサイクルにおける入力データを推定した推定データを生成する。推定回路３２は、クロックサイクル毎に推定データを含む推定信号ＳＥを判定回路３４に与える。
【0023】
第１生成多項式は、第ｎサイクルにおける推定データを、第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第１期間に含まれる全ての入力データに対する論理和が０、または、第（ｎ－１）サイクル以前の予め設定されたサイクル数に相当する第２期間に含まれる全ての入力データに対する論理積が１である場合、第（ｎ－１）サイクルにおける入力データの反転値とする、演算式である。さらに、第１生成多項式は、第ｎサイクルにおける推定データを、第（ｎ－１）サイクル以前の第１期間に含まれる全ての入力データに対する論理和が０ではなく、且つ、第（ｎ－１）サイクル以前の第２期間に含まれる全ての入力データに対する論理積が１ではない場合、第（ｎ－１）サイクルにおける入力データと同一の値とする、演算式である。
【0024】
第１実施形態において、第１期間および第２期間におけるサイクル数は、ともにＬである。従って、第１実施形態において、第１生成多項式は、式（１）により表される。
【数1】
【0025】
ｘ（ｍ）は、第ｍサイクルにおける入力データを表す。ｍは、任意のクロックサイクルを示す整数である。ｘ（ｍ）は、０または１を表す。
【0026】
ｘ（ｍ）の上にバーを付けた記号は、ｘ（ｍ）の反転値を表す。すなわち、ｘ（ｍ）の上にバーを付けた記号は、ｘ（ｍ）が１の場合には０を表し、ｘ（ｍ）が０の場合には１を表す。
【0027】
ｙ（ｍ）は、第ｍサイクルにおける推定データを示す。ｙ（ｍ）は、０または１を示す。
【0028】
式（１）において、Ｌは、第１期間および第２期間におけるサイクル数を表す。
【0029】
また、Σは、総和演算を表す記号である。Πは、総乗演算を表す記号である。ｋは、自然数が代入される変数である。そして、式（１）の右辺は、カンマの右の式に示す条件に一致する場合に、カンマの左の値となることを示す。
【0030】
すなわち、式（１）の右辺の上側の式は、ｘ（ｎ－ｋ）をｋを１からＬまで変化させて総和演算をした結果が０である場合、または、ｘ（ｎ－ｋ）をｋを１からＬまで変化させて総乗演算をした結果が１である場合、ｙ（ｎ）がｘ（ｎ－１）の反転値となることを示す。また、式（１）の右辺の下側の式は、ｘ（ｎ－ｋ）をｋを１からＬまで変化させて総和演算をした結果が０でない場合、且つ、ｘ（ｎ－ｋ）をｋを１からＬまで変化させて総乗演算をした結果が１でない場合、ｙ（ｎ）がｘ（ｎ－１）となることを示す。
【0031】
式（１）は、右辺の上側の式に示すように、０がＬサイクル連続した場合、または、１がＬサイクル連続した場合、ｙ（ｎ）を、ｘ（ｎ－１）の反転値とする。また、式（１）は、右辺の下側の式に示すように、０がＬサイクル連続していない場合、且つ、１がＬサイクル連続していない場合、ｙ（ｎ）を、ｘ（ｎ－１）の値とする。従って、推定回路３２は、このような式（１）に示す第１生成多項式を用いることにより、過去の入力信号ＳＩに基づき、入力信号ＳＩが、０がＬサイクル連続し、１がＬサイクル連続するクロックライクパターンである場合に推定される推定データを生成することができる。
【0032】
判定回路３４は、入力信号ＳＩと、動作クロックＣＬＡと、推定回路３２により生成された推定信号ＳＥとを取得する。判定回路３４は、クロックサイクル毎に、入力信号ＳＩに含まれる入力データと、推定信号ＳＥに含まれる推定データとが一致するか否かを判定する。より具体的には、判定回路３４は、入力データに含まれる第ｎサイクルにおける入力データと、第ｎサイクルにおける推定データとが一致するか否かを判定する。判定回路３４は、クロックサイクル毎に、入力データと推定データとが一致するか否かを示す判定データを含む検出信号ＳＤを解析回路３６に与える。
【0033】
解析回路３６は、判定回路３４から検出信号ＳＤを取得する。解析回路３６は、取得した検出信号ＳＤに基づき、伝送試験の結果を示す判定結果を生成して出力する。例えば、解析回路３６は、検出信号ＳＤをそのまま判定結果として出力してもよいし、検出信号ＳＤからエラーレートを算出して判定結果として出力してもよい。
【0034】
図３は、第１実施形態に係る推定回路３２および判定回路３４の構成を示す図である。第１実施形態に係る推定回路３２は、記憶回路４２と、演算回路４４とを含む。
【0035】
記憶回路４２は、クロックサイクル毎に、入力信号ＳＩに含まれる入力データを取得する。そして、記憶回路４２は、第ｎサイクルにおいて、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの、Ｌ個の入力データを記憶する。
【0036】
例えば、記憶回路４２は、Ｌ個のＤフリップフロップ４６を含む。Ｌ個のＤフリップフロップ４６は、Ｌ段のシフトレジスタを構成する。Ｌ個のＤフリップフロップ４６のそれぞれは、クロック端子に動作クロックＣＬＡが与えられる。動作クロックＣＬＡは、入力信号ＳＩに含まれるデータのクロック周期に同期した信号である。Ｌ個のＤフリップフロップ４６のそれぞれは、動作クロックＣＬＡのタイミングにおいて、Ｄ端子に入力されたデータを取得して記憶する。Ｌ個のＤフリップフロップ４６のそれぞれは、記憶しているデータをＱ端子から出力する。
【0037】
Ｌ個のＤフリップフロップ４６のそれぞれは、例えば動作開始のタイミングにおいて、リセット端子に、非同期リセット信号ＲＳＡが与えられる。非同期リセット信号ＲＳＡは、動作クロックＣＬＡとは非同期の信号であり、動作開始時またはリセット時等において外部の装置から与えられる信号である。Ｌ個のＤフリップフロップ４６のそれぞれは、非同期リセット信号ＲＳＡが０となった場合、記憶するデータを１または０の何れかの所定の値にリセットする。
【0038】
Ｌ個のＤフリップフロップ４６は、第１のＤフリップフロップ４６－１から第ＬのＤフリップフロップ４６－Ｌにより構成される。Ｌ個のＤフリップフロップ４６のうちの第１のＤフリップフロップ４６－１は、入力信号ＳＩに含まれる入力データをＤ端子で取得する。Ｌ個のＤフリップフロップ４６のうちの第ｉ（ｉは、２からＬまでの任意の整数）のＤフリップフロップ４６－ｉは、Ｌ個のＤフリップフロップ４６のうちの第（ｉ－１）のＤフリップフロップ４６－（ｉ－１）のＱ端子から出力されたデータを、Ｄ端子で取得する。
【0039】
このようなＬ個のＤフリップフロップ４６は、クロックサイクル毎に入力データを取得し、第ｎサイクルにおいて、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの、Ｌ個の入力データを記憶することができる。
【0040】
演算回路４４は、第ｎサイクルにおいて、記憶回路４２に記憶されている第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの、Ｌ個の入力データを取得する。第ｎサイクルにおいて、演算回路４４は、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０である場合、または、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１である場合、第（ｎ－１）サイクルにおける入力データの反転値を推定データとして出力する。また、第ｎサイクルにおいて、演算回路４４は、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０でなく、且つ、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１でない場合、第（ｎ－１）サイクルにおける入力データと同一の値を推定データとして出力する。
【0041】
例えば、演算回路４４は、第１ＯＲ回路４８と、第１ＮＡＮＤ回路５０と、第２ＮＡＮＤ回路５２と、第１ＥＸ－ＯＲ回路５４とを含む。
【0042】
第１ＯＲ回路４８は、記憶回路４２に記憶されている第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの、全ての入力データの論理和を算出する。第１ＮＡＮＤ回路５０は、記憶回路４２に記憶されている第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの、全ての入力データの論理積の反転値を算出する。
【0043】
第２ＮＡＮＤ回路５２は、第１ＯＲ回路４８により算出された論理和と、第１ＮＡＮＤ回路５０により算出された論理積の反転値とを論理積演算して反転した値を算出する。これにより、第２ＮＡＮＤ回路５２は、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０である場合、または、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１である場合、１を出力することができる。また、第２ＮＡＮＤ回路５２は、第１ＯＲ回路４８による論理和が０でない場合、且つ、第１ＮＡＮＤ回路５０による論理積が１でない場合、０を出力することができる。
【0044】
第１ＥＸ－ＯＲ回路５４は、第２ＮＡＮＤ回路５２により算出されたデータを取得する。さらに、第１ＥＸ－ＯＲ回路５４は、記憶回路４２に含まれる第１のＤフリップフロップ４６－１のＱ端子から、第（ｎ－１）サイクルにおける入力データを取得する。第１ＥＸ－ＯＲ回路５４は、取得した２つのデータの排他的論理和を、推定データとして出力する。すなわち、第ｎサイクルにおいて、第１ＥＸ－ＯＲ回路５４は、第２ＮＡＮＤ回路５２から１が出力された場合、第（ｎ－１）サイクルの入力データの反転値を、推定データとして出力する。また、第ｎサイクルにおいて、第１ＥＸ－ＯＲ回路５４は、第２ＮＡＮＤ回路５２から０が出力された場合、第（ｎ－１）サイクルの入力データと同一の値を、推定データとして出力する。
【0045】
このような構成の推定回路３２は、クロックサイクル毎に、演算回路４４により算出された推定データを判定回路３４へと出力する。
【0046】
判定回路３４は、クロックサイクル毎に、入力信号ＳＩに含まれる入力データ、および、推定回路３２から出力された推定データを取得する。判定回路３４は、クロックサイクル毎に、入力データと推定データとが一致するか否かを判定する。具体的には、第ｎサイクルにおいて、判定回路３４は、第ｎサイクルにおける入力データと、第ｎサイクルにおける推定データとが一致するか否かを判定する。そして、判定回路３４は、入力データと推定データとが一致するか否かをクロックサイクル毎に示す検出信号ＳＤを出力する。
【0047】
例えば、判定回路３４は、ＥＸ－ＮＯＲ回路５６と、判定Ｄフリップフロップ５８とを含む。
【0048】
ＥＸ－ＮＯＲ回路５６は、入力信号ＳＩに含まれる第ｎサイクルの入力データ、および、推定回路３２から出力された第ｎサイクルの推定データを取得する。ＥＸ－ＮＯＲ回路５６は、取得した２つのデータの排他的論理和の反転値を出力する。すなわち、第ｎサイクルにおいて、ＥＸ－ＮＯＲ回路５６は、第ｎサイクルの入力データと第ｎサイクルの推定データとが一致した場合には１、第ｎサイクルの入力データと第ｎサイクルの推定データとが不一致である場合には０を出力する。
【0049】
判定Ｄフリップフロップ５８は、クロック端子に動作クロックＣＬＡが与えられる。判定Ｄフリップフロップ５８は、動作クロックＣＬＡのタイミングにおいて、ＥＸ－ＮＯＲ回路５６から出力されたデータを取得して記憶する。判定Ｄフリップフロップ５８は、記憶しているデータを、Ｑ端子から検出信号ＳＤとして出力する。また、判定Ｄフリップフロップ５８は、リセット端子に、非同期リセット信号ＲＳＡが与えられる。判定Ｄフリップフロップ５８は、非同期リセット信号ＲＳＡが０となった場合、記憶するデータを１または０の何れかの所定の値にリセットする。
【0050】
以上のような構成の推定回路３２は、クロックサイクル毎に、式（１）に示す第１生成多項式の演算を行って、入力データを推定した推定データを生成することができる。また、以上のような構成の判定回路３４は、クロックサイクル毎に、入力信号ＳＩに含まれる入力データと、推定データとが一致するか否かを判定することができる。
【0051】
図４は、第１実施形態に係る生成装置１２の構成を示す図である。
【0052】
生成装置１２は、クロックサイクル毎に、動作クロックＣＬＢと予め定められた第２生成多項式とに基づき、出力データを生成する。動作クロックＣＬＢは、生成装置１２から出力される出力信号ＳＯに含まれるデータが同期するクロック信号である。より具体的には、生成装置１２は、第ｎサイクルより前に生成（又は送信）された出力データと、第２生成多項式とに基づき、第ｎサイクルにおける出力データを生成する。
【0053】
第２生成多項式は、第ｎサイクルにおける出力データを、第（ｎ－１）サイクル以前の第１期間に含まれる全ての出力データに対する論理和が０、または、第（ｎ－１）サイクル以前の第２期間に含まれる全ての出力データに対する論理積が１である場合、第（ｎ－１）サイクルにおける出力データの反転値とする、演算式である。さらに、第２生成多項式は、第ｎサイクルにおける出力データを、第（ｎ－１）サイクル以前の第１期間に含まれる全ての出力データに対する論理和が０ではなく、且つ、第（ｎ－１）サイクル以前の第２期間に含まれる全ての出力データに対する論理積が１ではない場合、第（ｎ－１）サイクルにおける出力データと同一の値とする、演算式である。
【0054】
第１実施形態において、第１期間および第２期間におけるサイクル数は、ともにＬである。従って、第１実施形態において、第２生成多項式は、式（２）により表される。
【数2】
【0055】
ｚ（ｍ）は、第ｍサイクルにおける出力データを表す。ｚ（ｍ）は、０または１を表す。
【0056】
ｚ（ｍ）の上にバーを付けた記号は、ｚ（ｍ）の反転値を表す。すなわち、ｚ（ｍ）の上にバーを付けた記号は、ｚ（ｍ）が１の場合には０を表し、ｚ（ｍ）が０の場合には１を表す。
【0057】
式（２）の右辺の上側の式は、ｚ（ｎ－ｋ）をｋを１からＬまで変化させて総和演算をした結果が０である場合、または、ｚ（ｎ－ｋ）をｋを１からＬまで変化させて総乗演算をした結果が１である場合、ｚ（ｎ）がｚ（ｎ－１）の反転値となることを示す。また、式（２）の右辺の下側の式は、ｚ（ｎ－ｋ）をｋを１からＬまで変化させて総和演算をした結果が０でない場合、且つ、ｚ（ｎ－ｋ）をｋを１からＬまで変化させて総乗演算をした結果が１でない場合、ｚ（ｎ）がｚ（ｎ－１）となることを示す。
【0058】
式（２）は、右辺の上側の式に示すように、０がＬサイクル連続した場合、または、１がＬサイクル連続した場合、ｚ（ｎ）を、ｚ（ｎ－１）の反転値とする。また、式（２）は、右辺の下側の式に示すように、０がＬサイクル連続していない場合、且つ、１がＬサイクル連続していない場合、ｚ（ｎ）を、ｚ（ｎ－１）の値とする。従って、生成装置１２は、このような式（２）に示す第２生成多項式を用いることにより、０がＬサイクル連続し、１がＬサイクル連続するパターンを繰り返すクロックライクパターンの出力信号ＳＯを生成することができる。
【0059】
第１実施形態に係る生成装置１２は、第２生成多項式を用いて出力信号ＳＯを生成する場合、例えば、記憶回路４２と、演算回路４４とを含む。
【0060】
記憶回路４２は、図３に示した記憶回路４２の構成と同一の構成を有する。ただし、生成装置１２に適用される記憶回路４２は、第ｎサイクルにおいて、入力信号ＳＩに含まれる第ｎサイクルの入力データを取得することに代えて、演算回路４４により演算された第ｎサイクルのデータを、第ｎサイクルの入力データとして取得する。
【0061】
演算回路４４は、図３に示した演算回路４４の構成と同一の構成を有する。ただし、生成装置１２に適用される演算回路４４は、推定データを判定回路３４へと出力することに代えて、演算したデータを記憶回路４２へとフィードバックする。
【0062】
そして、生成装置１２は、記憶回路４２に含まれるＬ個のＤフリップフロップ４６の何れかに記憶された出力データを、クロックサイクル毎に出力する。図４に示す例においては、生成装置１２は、第１のＤフリップフロップ４６－１に記憶された出力データを、クロックサイクル毎に出力することにより、出力信号ＳＯを生成する。
【0063】
以上のような構成の生成装置１２は、クロックサイクル毎に、式（２）に示す第２生成多項式の演算を行って、０がＬサイクル連続し、続いて、１がＬサイクル連続するパターンを繰り返すクロックライクパターンの出力信号ＳＯを生成することができる。
【0064】
なお、生成装置１２は、第２生成多項式を用いずに、動作クロックＣＬＢをカウンタによりカウントすることにより、第１期間に０が連続し、第２期間に１が連続するパターンを繰り返す出力信号ＳＯを生成してもよい。第１実施形態においては、第１期間および第２期間がともにＬサイクルであるので、生成装置１２は、動作クロックＣＬＢをカウントすることにより、Ｌサイクル連続して０を発生し、Ｌサイクル連続して１を発生するパターンを繰り返す出力信号ＳＯを生成することができる。
【0065】
図５は、第１実施形態に係る生成装置１２により生成される出力信号ＳＯ等の波形の一例を示す図である。
【0066】
生成装置１２は、非同期リセット信号ＲＳＢが０となった場合、記憶回路４２に記憶されているＬ個のデータがリセットされる。そして、生成装置１２は、非同期リセット信号ＲＳＢが１となったことに応じて、０がＬサイクル連続し、続いて、１がＬサイクル連続するパターンを繰り返すクロックライクパターンの出力信号ＳＯを出力することができる。図５に示す例においては、生成装置１２は、非同期リセット信号ＲＳＢが１となったことに応じて、１がＬサイクル連続した後に、０がＬサイクル連続し、続いて、１がＬサイクル連続するパターンを繰り返す出力信号ＳＯを出力する。具体的には、図５に示す例においては、生成装置１２は、０が５サイクル、１が５サイクルのパターンを繰り返す出力信号ＳＯを出力している。
【0067】
図６は、第１実施形態に係る判定装置１８により生成される検出信号ＳＤ等の波形の一例を示す図である。
【0068】
判定装置１８は、入力信号ＳＩが予め定められたクロックライクパターンに一致するサイクルにおいて連続して１となり、一致しない場合に０となる検出信号ＳＤを出力することができる。図６に示す例においては、判定装置１８は、入力信号ＳＩが、０が５サイクル連続し、１が５サイクル連続するクロックライクパターンに一致する場合に連続して１となり、入力信号ＳＩがこのようなクロックライクパターンに一致しない場合に０となる検出信号ＳＤを出力している。
【0069】
以上のような構成の試験システム１０は、クロックライクパターンのシリアル信号を伝送線路２０に伝送させた場合における、伝送試験を実施することができる。
【0070】
従来、クロックライクパターンのシリアル信号を用いて伝送試験をする場合、クロックライクパターンは、例えば、ジョンソンカウンタを用いて生成されることがあった。また、シリアル信号からクロックライクパターンを検出する場合、シリアル信号に含まれるシリアルデータをシリアル／パラレル変換をし、シリアル／パラレル変換されたデータに対してビットアライメントをし、ビットアライメントをしたデータに対してパターンマッチングをすることがあった。
【0071】
しかし、ビットアライメントは、通常、コンマパターンと呼ばれる特殊なシンボルを用いて行われる。このため、シリアル信号からクロックライクパターンを検出する場合、送信側において、シリアル信号に予めコンマパターンを含める必要があり、送信側の回路が煩雑となっていた。また、通常の通信時においてはビットアライメントを行わない受信回路は、試験のために別途にビットアライメントを実行する回路を搭載しなければならず、受信側の回路の構成も大きくなってしまっていた。
【0072】
これに対して、本実施形態に係る試験システム１０は、第１生成多項式を用いて推定データを生成することにより、ビットアライメントを行わずに、入力信号ＳＩが所定のクロックライクパターンであるか否かを判定することができる。これにより、本実施形態に係る試験システム１０によれば、入力信号ＳＩがクロックライクパターンであるか否かを簡易に判定することができる。
【0073】
（第２実施形態）
第２実施形態に係る試験システム１０ａは、第１実施形態に係る試験システム１０と略同一の機能および構成を有する。第２実施形態に係る試験システム１０ａについては、第１実施形態と略同一の機能および構成を有する装置、回路および信号等に同一の名称および符号を付け、相違点を除き詳細な説明を省略する。
第２実施形態に係る試験システム１０ａは、第１実施形態に係る試験システム１０と略同一の機能および構成を有する。第２実施形態に係る試験システム１０ａについては、第１実施形態と略同一の機能および構成を有する装置、回路および信号等に同一の名称および符号を付け、相違点を除き詳細な説明を省略する。
【0074】
図７は、第２実施形態に係る試験システム１０ａの構成を示す図である。試験システム１０ａは、生成装置１２ａと、送信装置１４と、受信装置１６と、判定装置１８ａとを備える。
【0075】
生成装置１２ａは、第１期間が第２期間よりも長い出力信号ＳＯａを生成する。生成装置１２ａは、生成した出力信号ＳＯａを送信装置１４に与える。第２実施形態において、第１期間はＬサイクル、第２期間はＭサイクル（Ｍは、１以上Ｌ未満の整数）である。すなわち、第２実施形態において、出力信号ＳＯａは、Ｌサイクルの期間に０が連続し、Ｍサイクルの期間に１が連続するパターンを繰り返すクロックライクパターンの信号である。なお、Ｌ＞Ｍである。
【0076】
判定装置１８ａは、受信装置１６から入力信号ＳＩおよび動作クロックＣＬＡを取得する。判定装置１８ａは、クロックサイクル毎に、入力信号ＳＩに含まれる入力データが、出力信号ＳＯａに含まれていた出力データと一致するか否かを判定する。そして、判定装置１８ａは、入力信号ＳＩが出力信号ＳＯａと一致するか否かを表す判定結果を出力する。
【0077】
このような試験システム１０ａは、０が連続する期間が、１が連続する期間よりも長いクロックライクパターンの伝送試験を実施することができる。そして、試験システム１０ａは、このような０が連続する期間が、１が連続する期間よりも長いクロックライクパターンの伝送試験の実施により、例えば、符号化干渉等により発生するエラー特性等も試験することができる。
【0078】
図８は、第２実施形態に係る判定装置１８ａの構成を示す図である。判定装置１８ａは、推定回路３２ａと、判定回路３４と、解析回路３６とを有する。
【0079】
推定回路３２ａは、入力信号ＳＩと動作クロックＣＬＡとを取得する。推定回路３２ａは、０または１を示す推定データをクロックサイクル毎に含む推定信号ＳＥａを生成する。推定回路３２ａは、クロックサイクル毎に、入力信号ＳＩおよび動作クロックＣＬＡと、予め定められた第３生成多項式とに基づき、入力データの値を推定した推定データを生成する。推定回路３２ａは、クロックサイクル毎に、推定データを含む推定信号ＳＥａを判定回路３４に与える。
【0080】
第２実施形態において、第１期間におけるサイクル数はＬ、第２期間におけるサイクル数はＭである。従って、第２実施形態において、第３生成多項式は、式（３）により表される。
【数3】
【0081】
式（３）の右辺の上側の式は、ｘ（ｎ－ｋ）をｋを１からＬまで変化させて総和演算をした結果が０である場合、または、ｘ（ｎ－ｋ）をｋを１からＭまで変化させて総乗演算をした結果が１である場合、ｙ（ｎ）がｘ（ｎ－１）の反転値となることを示す。また、式（３）の右辺の下側の式は、ｘ（ｎ－ｋ）をｋを１からＬまで変化させて総和演算をした結果が０でない場合、且つ、ｘ（ｎ－ｋ）をｋを１からＭまで変化させて総乗演算をした結果が１でない場合、ｙ（ｎ）がｘ（ｎ－１）となることを示す。
【0082】
式（３）は、右辺の上側の式に示すように、０がＬサイクル連続した場合、または、１がＭサイクル連続した場合、ｙ（ｎ）を、ｘ（ｎ－１）の反転値とする。また、式（３）は、右辺の下側の式に示すように、０がＬサイクル連続していない場合、且つ、１がＭサイクル連続していない場合、ｙ（ｎ）を、ｘ（ｎ－１）の値とする。従って、推定回路３２ａは、このような式（３）に示す第３生成多項式を用いることにより、過去の入力信号ＳＩに基づき、入力信号ＳＩが、０がＬサイクル連続し、１がＭサイクル連続するクロックライクパターンである場合に推定される推定データを生成することができる。
【0083】
図９は、第２実施形態に係る推定回路３２ａおよび判定回路３４の構成を示す図である。第２実施形態に係る推定回路３２ａは、記憶回路４２と、演算回路４４ａとを含む。
【0084】
演算回路４４ａは、第ｎサイクルにおいて、記憶回路４２に記憶されている第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの、Ｌ個の入力データを取得する。第ｎサイクルにおいて、演算回路４４ａは、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０である場合、または、第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての入力データに対する論理積が１である場合、第（ｎ－１）サイクルにおける入力データの反転値を推定データとして出力する。また、第ｎサイクルにおいて、演算回路４４ａは、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０でなく、且つ、第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての入力データに対する論理積が１でない場合、第（ｎ－１）サイクルにおける入力データと同一の値を推定データとして出力する。
【0085】
例えば、演算回路４４ａは、第１ＯＲ回路４８と、第１ＮＡＮＤ回路５０ａと、第２ＮＡＮＤ回路５２と、第１ＥＸ－ＯＲ回路５４とを含む。
【0086】
第１ＮＡＮＤ回路５０ａは、記憶回路４２に記憶されている第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの、全ての入力データの論理積の反転値を算出する。第１ＮＡＮＤ回路５０ａは、算出したデータを第２ＮＡＮＤ回路５２に与える。第２ＮＡＮＤ回路５２は、第１ＯＲ回路４８により算出された論理和と、第１ＮＡＮＤ回路５０ａにより算出された論理積の反転値とを論理積演算して反転した値を算出する。このような構成の推定回路３２ａは、クロックサイクル毎に、演算回路４４ａにより算出された推定データを判定回路３４へと出力する。
【0087】
以上のような構成の推定回路３２ａは、クロックサイクル毎に、式（３）に示す第３生成多項式の演算を行って、入力データを推定した推定データを生成することができる。
【0088】
図１０は、第２実施形態に係る生成装置１２ａの構成を示す図である。
【0089】
第２実施形態に係る生成装置１２ａは、クロックサイクル毎に、動作クロックＣＬＢと第４生成多項式とに基づき、出力データを生成する。第２実施形態において、第１期間におけるサイクル数はＬ、第２期間におけるサイクル数はＭである。従って、第２実施形態において、第２生成多項式は、式（４）により表される。
【数4】
【0090】
式（４）の右辺の上側の式は、ｚ（ｎ－ｋ）をｋを１からＬまで変化させて総和演算をした結果が０である場合、または、ｚ（ｎ－ｋ）をｋを１からＭまで変化させて総乗演算をした結果が１である場合、ｚ（ｎ）がｚ（ｎ－１）の反転値となることを示す。また、式（４）の右辺の下側の式は、ｚ（ｎ－ｋ）をｋを１からＬまで変化させて総和演算をした結果が０でない場合、且つ、ｚ（ｎ－ｋ）をｋを１からＭまで変化させて総乗演算をした結果が１でない場合、ｚ（ｎ）がｚ（ｎ－１）となることを示す。
【0091】
式（４）は、右辺の上側の式に示すように、０がＬサイクル連続した場合、または、１がＭサイクル連続した場合、ｚ（ｎ）をｚ（ｎ－１）の反転値とする。また、式（４）は、右辺の下側の式に示すように、０がＬサイクル連続していない場合、且つ、１がＭサイクル連続していない場合、ｚ（ｎ）をｚ（ｎ－１）の値とする。従って、生成装置１２ａは、このような式（４）に示す第４生成多項式を用いることにより、０がＬサイクル連続し、１がＭサイクル連続するパターンを繰り返すクロックライクパターンの出力信号ＳＯａを生成することができる。
【0092】
第２実施形態に係る生成装置１２ａは、第４生成多項式を用いて出力信号ＳＯａを生成する場合、例えば、記憶回路４２と、演算回路４４ａとを含む。
【0093】
記憶回路４２は、図９に示した記憶回路４２の構成と同一の構成を有する。ただし、生成装置１２ａに適用される記憶回路４２は、第ｎサイクルにおいて、入力信号ＳＩに含まれる第ｎサイクルの入力データを取得することに代えて、演算回路４４ａにより演算された第ｎサイクルのデータを、第ｎサイクルの入力データとして取得する。
【0094】
演算回路４４ａは、図９に示した演算回路４４ａの構成と同一の構成を有する。ただし、生成装置１２ａに適用される演算回路４４ａは、推定データを判定回路３４へと出力することに代えて、演算したデータを記憶回路４２へとフィードバックする。
【0095】
そして、生成装置１２ａは、記憶回路４２に含まれるＬ個のＤフリップフロップ４６の何れかに記憶された出力データを、クロックサイクル毎に出力する。図１０に示す例においては、生成装置１２ａは、第１のＤフリップフロップ４６－１に記憶された出力データを、クロックサイクル毎に出力することにより、出力信号ＳＯａを生成する。
【0096】
以上のような構成の生成装置１２ａは、クロックサイクル毎に、式（４）に示す第４生成多項式の演算を行って、Ｌサイクルに０が連続する第１期間と、Ｍサイクルに１が連続する第２期間とを交互に繰り返すクロックライクパターンの出力信号ＳＯａを生成することができる。
【0097】
なお、生成装置１２ａは、第４生成多項式を用いずに、動作クロックＣＬＢをカウンタによりカウントすることにより、第１期間に０が連続し、第２期間に１が連続するパターンを繰り返す出力信号ＳＯａを生成してもよい。第２実施形態においては、第１期間がＬサイクル、第２期間がＭサイクルであるので、生成装置１２ａは、動作クロックＣＬＢをカウントすることにより、Ｌサイクル連続して０を発生し、Ｍサイクル連続して１を発生するパターンを繰り返す出力信号ＳＯａを生成する。
【0098】
図１１は、第２実施形態に係る生成装置１２ａにより生成される出力信号ＳＯａ等の波形の一例を示す図である。
【0099】
生成装置１２ａは、０がＬサイクル連続し、続いて、１がＭサイクル連続するパターンを繰り返すクロックライクパターンの出力信号ＳＯａを出力することができる。図１１に示す例においては、生成装置１２ａは、１がＭサイクル連続した後に、０がＬサイクル連続し、続いて、１がＭサイクル連続するパターンを繰り返す出力信号ＳＯａを出力する。具体的には、図１１に示す例においては、生成装置１２ａは、０が５サイクル連続し、１が３サイクル連続するパターンを繰り返す出力信号ＳＯａを出力している。
【0100】
図１２は、第２実施形態に係る判定装置１８ａにより生成される検出信号ＳＤ等の波形の一例を示す図である。
【0101】
判定装置１８ａは、入力信号ＳＩが予め定められたクロックライクパターンに一致するサイクルにおいて連続して１となり、一致しない場合に０となる検出信号ＳＤを出力することができる。図１２に示す例においては、判定装置１８ａは、入力信号ＳＩが、０が５サイクル連続し、１が３サイクル連続するクロックライクパターンに一致する場合に連続して１となり、一致しない場合に０となる検出信号ＳＤを出力している。
【0102】
（第３実施形態）
第３実施形態に係る試験システム１０ｂは、第１実施形態に係る試験システム１０と略同一の機能および構成を有する。第３実施形態に係る試験システム１０ｂについては、第１実施形態と略同一の機能および構成を有する装置、回路および信号等に同一の名称および符号を付け、相違点を除き詳細な説明を省略する。
第３実施形態に係る試験システム１０ｂは、第１実施形態に係る試験システム１０と略同一の機能および構成を有する。第３実施形態に係る試験システム１０ｂについては、第１実施形態と略同一の機能および構成を有する装置、回路および信号等に同一の名称および符号を付け、相違点を除き詳細な説明を省略する。
【0103】
図１３は、第３実施形態に係る試験システム１０ｂの構成を示す図である。試験システム１０ｂは、生成装置１２ｂと、送信装置１４と、受信装置１６と、判定装置１８ｂとを備える。
【0104】
生成装置１２ｂは、第２期間が第１期間よりも長い出力信号ＳＯｂを生成する。生成装置１２ｂは、生成した出力信号ＳＯｂを送信装置１４に与える。第２実施形態において、第１期間はＭサイクル、第２期間はＬサイクルである。すなわち、第３実施形態において、出力信号ＳＯｂは、Ｍサイクルの期間に０が連続し、Ｌサイクルの期間に１が連続するパターンを繰り返すクロックライクパターンの信号である。なお、Ｌ＞Ｍである。
【0105】
判定装置１８ｂは、受信装置１６から入力信号ＳＩおよび動作クロックＣＬＡを取得する。判定装置１８ｂは、クロックサイクル毎に、入力信号ＳＩに含まれる入力データが、出力信号ＳＯｂに含まれていた出力データと一致するか否かを判定する。そして、判定装置１８ｂは、入力信号ＳＩが出力信号ＳＯｂと一致するか否かを表す判定結果を出力する。
【0106】
このような試験システム１０ｂは、１が連続する期間が、０が連続する期間よりも長いクロックライクパターンの伝送試験を実施することができる。そして、試験システム１０ｂは、このような１が連続する期間が、０が連続する期間よりも長いクロックライクパターンの伝送試験の実施により、例えば、符号化干渉等により発生するエラー特性等も試験することができる。
【0107】
図１４は、第３実施形態に係る判定装置１８ｂの構成を示す図である。判定装置１８ｂは、推定回路３２ｂと、判定回路３４と、解析回路３６とを有する。
【0108】
推定回路３２ｂは、入力信号ＳＩと動作クロックＣＬＡとを取得する。推定回路３２ｂは、推定データをクロックサイクル毎に含む推定信号ＳＥｂを生成する。推定回路３２ｂは、クロックサイクル毎に、入力信号ＳＩおよび動作クロックＣＬＡと、予め定められた第５生成多項式とに基づき推定データを生成する。推定回路３２ｂは、クロックサイクル毎に、推定データを含む推定信号ＳＥｂを判定回路３４に与える。
【0109】
第３実施形態において、第１期間におけるサイクル数はＭ、第２期間におけるサイクル数はＬである。従って、第３実施形態において、第５生成多項式は、式（５）により表される。
【数5】
【0110】
式（５）の右辺の上側の式は、ｘ（ｎ－ｋ）をｋを１からＭまで変化させて総和演算をした結果が０である場合、または、ｘ（ｎ－ｋ）をｋを１からＬまで変化させて総乗演算をした結果が１である場合、ｙ（ｎ）がｘ（ｎ－１）の反転値となることを示す。また、式（５）の右辺の下側の式は、ｘ（ｎ－ｋ）をｋを１からＭまで変化させて総和演算をした結果が０でない場合、且つ、ｘ（ｎ－ｋ）をｋを１からＬまで変化させて総乗演算をした結果が１でない場合、ｙ（ｎ）がｘ（ｎ－１）となることを示す。
【0111】
式（５）は、右辺の上側の式に示すように、０がＭサイクル連続した場合、または、１がＬサイクル連続した場合、ｙ（ｎ）を、ｘ（ｎ－１）の反転値とする。また、式（５）は、右辺の下側の式に示すように、０がＭサイクル連続していない場合、且つ、１がＬサイクル連続していない場合、ｙ（ｎ）を、ｘ（ｎ－１）の値とする。従って、推定回路３２ｂは、このような式（５）に示す第５生成多項式を用いることにより、過去の入力信号ＳＩに基づき、入力信号ＳＩが、０がＭサイクル連続し、１がＬサイクル連続するクロックライクパターンである場合に推定される推定データを生成することができる。
【0112】
図１５は、第３実施形態に係る推定回路３２ｂおよび判定回路３４の構成を示す図である。第３実施形態に係る推定回路３２ｂは、記憶回路４２と、演算回路４４ｂとを含む。
【0113】
演算回路４４ｂは、第ｎサイクルにおいて、記憶回路４２に記憶されている第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの、Ｌ個の入力データを取得する。第ｎサイクルにおいて、演算回路４４ｂは、第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての入力データに対する論理和が０である場合、または、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１である場合、第（ｎ－１）サイクルにおける入力データの反転値を推定データとして出力する。また、第ｎサイクルにおいて、演算回路４４ｂは、第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての入力データに対する論理和が０でなく、且つ、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１でない場合、第（ｎ－１）サイクルにおける入力データと同一の値を推定データとして出力する。
【0114】
例えば、演算回路４４ｂは、第１ＯＲ回路４８ｂと、第１ＮＡＮＤ回路５０と、第２ＮＡＮＤ回路５２と、第１ＥＸ－ＯＲ回路５４とを含む。
【0115】
第１ＯＲ回路４８ｂは、記憶回路４２に記憶されている第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの、全ての入力データの論理和を算出する。第１ＯＲ回路４８ｂは、算出した論理和を第２ＮＡＮＤ回路５２に与える。第２ＮＡＮＤ回路５２は、第１ＯＲ回路４８ｂにより算出された論理和と、第１ＮＡＮＤ回路５０により算出された論理積の反転値とを論理積演算して反転した値を算出する。このような構成の推定回路３２ｂは、クロックサイクル毎に、演算回路４４ｂにより算出された推定データを判定回路３４へと出力する。
【0116】
以上のような構成の推定回路３２ｂは、クロックサイクル毎に、式（５）に示す第５生成多項式の演算を行って、入力データを推定した推定データを生成することができる。
【0117】
図１６は、第３実施形態に係る生成装置１２ｂの構成を示す図である。
【0118】
第３実施形態に係る生成装置１２ｂは、クロックサイクル毎に、動作クロックＣＬＢと第６生成多項式とに基づき、出力データを生成する。第３実施形態において、第１期間におけるサイクル数はＭ、第２期間におけるサイクル数はＬである。従って、第３実施形態において、第６生成多項式は、式（６）により表される。
【数6】
【0119】
式（６）の右辺の上側の式は、ｚ（ｎ－ｋ）をｋを１からＭまで変化させて総和演算をした結果が０である場合、または、ｚ（ｎ－ｋ）をｋを１からＬまで変化させて総乗演算をした結果が１である場合、ｚ（ｎ）がｚ（ｎ－１）の反転値となることを示す。また、式（６）の右辺の下側の式は、ｚ（ｎ－ｋ）をｋを１からＭまで変化させて総和演算をした結果が０でない場合、且つ、ｚ（ｎ－ｋ）をｋを１からＬまで変化させて総乗演算をした結果が１でない場合、ｚ（ｎ）がｚ（ｎ－１）となることを示す。
【0120】
式（６）は、右辺の上側の式に示すように、０がＭサイクル連続した場合、または、１がＬサイクル連続した場合、ｚ（ｎ）をｚ（ｎ－１）の反転値とする。また、式（６）は、右辺の下側の式に示すように、０がＭサイクル連続していない場合、且つ、１がＬサイクル連続していない場合、ｚ（ｎ）をｚ（ｎ－１）の値とする。従って、生成装置１２ｂは、このような式（６）に示す第６生成多項式を用いることにより、０がＭサイクル連続し、１がＬサイクル連続するパターンを繰り返すクロックライクパターンの出力信号ＳＯｂを生成することができる。
【0121】
第３実施形態に係る生成装置１２ｂは、第６生成多項式を用いて出力信号ＳＯｂを生成する場合、例えば、記憶回路４２と、演算回路４４ｂとを含む。
【0122】
記憶回路４２は、図１５に示した記憶回路４２の構成と同一の構成を有する。ただし、生成装置１２ｂに適用される記憶回路４２は、第ｎサイクルにおいて、入力信号ＳＩに含まれる第ｎサイクルの入力データを取得することに代えて、演算回路４４ｂにより演算された第ｎサイクルのデータを、入力データとして取得する。
【0123】
演算回路４４ｂは、図１５に示した演算回路４４ｂの構成と同一の構成を有する。ただし、生成装置１２ｂに適用される演算回路４４ｂは、推定データを判定回路３４へと出力することに代えて、演算したデータを記憶回路４２へとフィードバックする。
【0124】
そして、生成装置１２ｂは、記憶回路４２に含まれるＬ個のＤフリップフロップ４６の何れかに記憶された出力データを、クロックサイクル毎に出力する。図１６に示す例においては、生成装置１２ｂは、第１のＤフリップフロップ４６－１に記憶された出力データを、クロックサイクル毎に出力することにより、出力信号ＳＯｂを生成する。
【0125】
以上のような構成の生成装置１２ｂは、クロックサイクル毎に、式（６）に示す第６生成多項式の演算を行って、Ｍサイクルに０が連続する第１期間と、Ｌサイクルに１が連続する第２期間とを交互に繰り返すクロックライクパターンの出力信号ＳＯｂを生成することができる。
【0126】
なお、生成装置１２ｂは、第６生成多項式を用いずに、動作クロックＣＬＢをカウンタによりカウントすることにより、第１期間に０が連続し、第２期間に１が連続するパターンを繰り返す出力信号ＳＯｂを生成してもよい。第３実施形態においては、第１期間がＭサイクル、第２期間がＬサイクルであるので、生成装置１２ｂは、動作クロックＣＬＢをカウントすることにより、Ｍサイクル連続して０を発生し、Ｌサイクル連続して１を発生するパターンを繰り返す出力信号ＳＯｂを生成する。
【0127】
図１７は、第３実施形態に係る生成装置１２ｂにより生成される出力信号ＳＯｂ等の波形の一例を示す図である。
【0128】
生成装置１２ｂは、０がＭサイクル連続し、続いて、１がＬサイクル連続するパターンを繰り返すクロックライクパターンの出力信号ＳＯｂを出力することができる。図１７に示す例においては、生成装置１２ｂは、１がＬサイクル連続した後に、０がＭサイクル連続し、続いて、１がＬサイクル連続するパターンを繰り返す出力信号ＳＯｂを出力する。具体的には、図１７に示す例においては、生成装置１２ｂは、０が３サイクル連続し、１が５サイクル連続するパターンを繰り返す出力信号ＳＯｂを出力している。
【0129】
図１８は、第３実施形態に係る判定装置１８ｂにより生成される検出信号ＳＤ等の波形の一例を示す図である。
【0130】
判定装置１８ｂは、入力信号ＳＩが予め定められたクロックライクパターンに一致するサイクルにおいて連続して１となり、一致しない場合に０となる検出信号ＳＤを出力することができる。図１８に示す例においては、判定装置１８ｂは、入力信号ＳＩが、０が３サイクル連続し、１が５サイクル連続するクロックライクパターンに一致する場合に連続して１となり、一致しない場合に０となる検出信号ＳＤを出力している。
【0131】
（第４実施形態）
第４実施形態に係る試験システム１０ｃは、第１実施形態に係る試験システム１０と略同一の機能および構成を有する。第４実施形態に係る試験システム１０ｃについては、第１実施形態と略同一の機能および構成を有する装置、回路および信号等に同一の名称および符号を付け、相違点を除き詳細な説明を省略する。
第４実施形態に係る試験システム１０ｃは、第１実施形態に係る試験システム１０と略同一の機能および構成を有する。第４実施形態に係る試験システム１０ｃについては、第１実施形態と略同一の機能および構成を有する装置、回路および信号等に同一の名称および符号を付け、相違点を除き詳細な説明を省略する。
【0132】
図１９は、第４実施形態に係る試験システム１０ｃの構成を示す図である。第４実施形態に係る試験システム１０ｃは、生成装置１２ｃと、送信装置１４と、受信装置１６と、判定装置１８ｃとを備える。
【0133】
生成装置１２ｃは、第１期間と第２期間は同一である出力信号ＳＯｃを生成する。生成装置１２ｃは、生成した出力信号ＳＯｃを送信装置１４に与える。第４実施形態において、第１期間はＬサイクル、第２期間はＬサイクルである。
【0134】
さらに、生成装置１２ｃは、例えば生成装置１２ｃを制御する装置から周期設定値ＰＢが与えられる。周期設定値ＰＢは、例えば第１期間（または第２期間）のサイクル数から１を減算した値によって表される。生成装置１２ｃは、与えられた周期設定値ＰＢに応じて、出力信号ＳＯｃの第１期間（および第２期間）を変更する。
【0135】
判定装置１８ｃは、受信装置１６から入力信号ＳＩおよび動作クロックＣＬＡを取得する。判定装置１８ｃは、クロックサイクル毎に、入力信号ＳＩに含まれる入力データが、出力信号ＳＯｃに含まれていた出力データと一致するか否かを判定する。そして、判定装置１８ｃは、入力信号ＳＩが出力信号ＳＯｃと一致するか否かを表す判定結果を出力する。
【0136】
さらに、判定装置１８ｃは、例えば判定装置１８ｃを制御する装置から、生成装置１２ｃに与えられた周期設定値ＰＢと同一の周期設定値ＰＡが与えられる。判定装置１８ｃは、与えられた周期設定値ＰＡに応じて、推定信号ＳＥｃの第１期間および第２期間を変更する。例えば、判定装置１８ｃは、前述した第１生成多項式における第１期間および第２期間を、周期設定値ＰＡに応じて変更する。より具体的には、判定装置１８ｃは、式（１）に示した第１生成多項式におけるＬ（サイクル数）の値を、周期設定値ＰＡに応じて変更する。
【0137】
このような試験システム１０ｃは、第１期間および第２期間が同一であるクロックライクパターンの伝送試験を、クロックライクパターンの周期を変化させて実施することができる。
【0138】
図２０は、第４実施形態に係る推定回路３２ｃおよび判定回路３４の構成を示す図である。第４実施形態に係る判定装置１８ｃは、第１実施形態に係る判定装置１８と比較し、推定回路３２に代えて、図２０に示す推定回路３２ｃを含む。
【0139】
推定回路３２ｃは、第１カウンタ６２と、第１比較器６４と、第１反転回路６６と、第１ＡＮＤ回路６８と、第２カウンタ７０と、第２比較器７２と、第２ＡＮＤ回路７４と、第１のＤフリップフロップ４６－１と、出力回路７６とを含む。
【0140】
第１カウンタ６２は、クロック端子に動作クロックＣＬＡが与えられる。第１カウンタ６２は、ｎビット幅（ｎは、所定の整数）の第１カウント値を記憶する。ｎは、少なくとも第１期間（および第２期間）の最大値をバイナリで表現可能なビット数である。第１カウンタ６２は、動作クロックＣＬＡが与えられる毎に、第１カウント値を所定値カウントアップする。本実施形態においては、第１カウンタ６２は、動作クロックＣＬＡが与えられる毎に、第１カウント値を１インクリメントする。
【0141】
第１カウンタ６２は、第１リセット端子に、非同期リセット信号ＲＳＡが与えられる。第１カウンタ６２は、非同期リセット信号ＲＳＡが０となった場合、第１カウント値を所定値、例えば０にリセットする。
【0142】
第１カウンタ６２は、第２リセット端子に、第１ＡＮＤ回路６８から出力される第１同期リセット信号が与えられる。第１カウンタ６２は、第１同期リセット信号が０となった場合、動作クロックＣＬＡに同期して第１カウント値を所定値、例えば０にリセットする。
【0143】
第１カウンタ６２は、第１リセット端子および第２リセット端子が共に１の場合、動作クロックＣＬＡに同期して、記憶内容を更新（インクリメント）する。
【0144】
第１比較器６４は、周期設定値ＰＡと、第１カウンタ６２から出力された第１カウント値とを取得する。周期設定値ＰＡおよび第１カウント値のそれぞれは、ｎビット幅で表される２以上の整数である。第１比較器６４は、０または１で表される第１比較結果を出力する。第１比較器６４は、第１カウント値と周期設定値ＰＡとが一致した場合、第１比較結果として０を出力し、第１カウント値と周期設定値ＰＡとが一致しない場合、第１比較結果として１を出力する。
【0145】
すなわち、第１比較器６４は、第１カウント値が第１期間を表す値となった場合、第１比較結果として０を出力する。また、第１比較器６４は、第１カウント値が第１期間を表す値以外の場合、第１比較結果として１を出力する。本実施形態においては、第１比較器６４は、第１カウント値が（Ｌ－１）となった場合、第１比較結果として０を出力し、第１カウント値が（Ｌ－１）以外の場合、第１比較結果として１を出力する。
【0146】
第１反転回路６６は、入力信号ＳＩを反転させ、反転された入力信号ＳＩを出力する。
【0147】
第１ＡＮＤ回路６８は、第１反転回路６６により反転された入力信号ＳＩと、第１比較器６４から出力された第１比較結果とが与えられる。第１ＡＮＤ回路６８は、入力データの反転値が１であり且つ第１比較結果が１である場合、第１同期リセット信号として１を出力し、入力データの反転値および第１比較結果の少なくとも一方が０の場合、第１同期リセット信号として０を出力する。
【0148】
このような第１カウンタ６２は、クロックサイクル毎に、第１カウント値をカウントアップする。そして、第１カウンタ６２は、入力信号ＳＩに１が含まれる場合、または、第１カウント値が第１期間を表す値となった場合、第１カウント値を所定値（例えば０）にリセットする。これにより、第ｎサイクルにおいて、第１カウンタ６２は、第ｎサイクルの直前までの期間において連続する０の個数を表す値を、第１カウント値として記憶することができる。
【0149】
また、第１比較器６４は、第ｎサイクルにおいて、第１期間に相当するサイクル数分の連続した０が入力信号ＳＩに含まれた場合、第１比較結果として０を出力することができる。また、第１比較器６４は、第ｎサイクルにおいて、第１期間に相当するサイクル数分の連続した０が入力信号ＳＩに含まれていない場合、第１比較結果として１を出力することができる。これにより、第１比較器６４は、第１期間に含まれる全ての入力データに対する論理和が０である場合、第１比較結果として０を出力し、第１期間に含まれる全ての入力データに対する論理和が０ではない場合、第１比較結果として１を出力することができる。
【0150】
第２カウンタ７０は、クロック端子に動作クロックＣＬＡが与えられる。第２カウンタ７０は、ｎビット幅の第２カウント値を記憶する。第２カウンタ７０は、動作クロックＣＬＡが与えられる毎に、第２カウント値を所定値カウントアップする。本実施形態においては、第２カウンタ７０は、動作クロックＣＬＡが与えられる毎に、第２カウント値を１インクリメントする。
【0151】
第２カウンタ７０は、第１リセット端子に、非同期リセット信号ＲＳＡが与えられる。第２カウンタ７０は、非同期リセット信号ＲＳＡが０となった場合、第２カウント値を所定値、例えば０にリセットする。
【0152】
第２カウンタ７０は、第２リセット端子に、第２ＡＮＤ回路７４から出力される第２同期リセット信号が与えられる。第２カウンタ７０は、第２同期リセット信号が０となった場合、動作クロックＣＬＡに同期して第２カウント値を所定値、例えば０にリセットする。
【0153】
第２カウンタ７０は、第１リセット端子および第２リセット端子が共に１の場合、動作クロックＣＬＡに同期して、記憶内容を更新（インクリメント）する。
【0154】
第２比較器７２は、周期設定値ＰＡと、第２カウンタ７０から出力された第２カウント値とを取得する。周期設定値ＰＡおよび第２カウント値のそれぞれは、ｎビット幅で表される２以上の整数である。第２比較器７２は、０または１で表される第２比較結果を出力する。第２比較器７２は、第２カウント値と周期設定値ＰＡとが一致した場合、第２比較結果として０を出力し、第２カウント値と周期設定値ＰＡとが一致しない場合、第２比較結果として１を出力する。
【0155】
すなわち、第２比較器７２は、第２カウント値が第２期間を表す値となった場合、第２比較結果として０を出力する。また、第２比較器７２は、第２カウント値が第２期間を表す値以外の場合、第２比較結果として１を出力する。本実施形態においては、第２比較器７２は、第２カウント値が（Ｌ－１）となった場合、第２比較結果として０を出力し、第２カウント値が（Ｌ－１）以外の場合、第２比較結果として１を出力する。
【0156】
第２ＡＮＤ回路７４は、入力信号ＳＩと、第２比較器７２から出力された第２比較結果とが与えられる。第２ＡＮＤ回路７４は、入力データが１であり且つ第２比較結果が１である場合、第２同期リセット信号として１を出力し、入力データおよび第２比較結果の少なくとも一方が０の場合、第２同期リセット信号として０を出力する。
【0157】
このような第２カウンタ７０は、クロックサイクル毎に、第２カウント値をカウントアップする。そして、第２カウンタ７０は、入力信号ＳＩに０が含まれる場合、または、第２カウント値が第２期間を表す値となった場合、第２カウント値を所定値（例えば０）にリセットする。これにより、第ｎサイクルにおいて、第２カウンタ７０は、第ｎサイクルの直前までの期間において連続する１の個数を表す値を、第２カウント値として記憶することができる。
【0158】
また、第２比較器７２は、第ｎサイクルにおいて、第２期間に相当するサイクル数分の連続した１が入力信号ＳＩに含まれた場合、第２比較結果として０を出力することができる。また、第２比較器７２は、第ｎサイクルにおいて、第２期間に相当するサイクル数分の連続した１が入力信号ＳＩに含まれていない場合、第２比較結果として１を出力することができる。これにより、第２比較器７２は、第２期間に含まれる全ての入力データに対する論理積が１である場合、第２比較結果として０を出力し、第２期間に含まれる全ての入力データに対する論理積が１ではない場合、第２比較結果として１を出力することができる。
【0159】
第１のＤフリップフロップ４６－１は、クロック端子に動作クロックＣＬＡが与えられる。第１のＤフリップフロップ４６－１は、入力信号ＳＩに含まれる入力データをＤ端子から取得する。第１のＤフリップフロップ４６－１は、動作クロックＣＬＡのタイミングにおいて、Ｄ端子に入力されたデータを取得して記憶する。第１のＤフリップフロップ４６－１は、動作クロックＣＬＡに応じて、記憶しているデータをＱ端子から出力する。
【0160】
第１のＤフリップフロップ４６－１は、例えば動作開始のタイミングにおいて、リセット端子に、リセット信号が与えられる。第１のＤフリップフロップ４６－１は、リセット信号が０となった場合、記憶するデータを１または０の何れかの所定の値にリセットする。このような第１のＤフリップフロップ４６－１は、第ｎサイクルにおいて、第（ｎ－１）サイクルの入力データをＱ端子から出力することができる。
【0161】
出力回路７６は、第ｎサイクルにおいて、第１のＤフリップフロップ４６－１から、第（ｎ－１）サイクルの入力データを取得する。また、出力回路７６は、第１比較器６４から第１比較結果を取得し、第２比較器７２から第２比較結果を取得する。そして、クロックサイクル毎に、出力回路７６は、第１カウント値が第１期間を表す値となった場合、または、第２カウント値が第２期間を表す値となった場合、第（ｎ－１）サイクルにおける入力データの反転値を、第ｎサイクルにおける推定データとして出力する。また、クロックサイクル毎に、出力回路７６は、第１カウント値が第１期間を表す値でない場合、且つ、第２カウント値が第２期間を表す値でない場合、第（ｎ－１）サイクルにおける入力データと同一の値を、第ｎサイクルにおける推定データとして出力する。
【0162】
例えば、出力回路７６は、第３ＮＡＮＤ回路７８と、第２ＥＸ－ＯＲ回路８０とを含む。
【0163】
第３ＮＡＮＤ回路７８は、第１比較器６４から出力された第１比較結果と、第２比較器７２から出力された第２比較結果とを論理積演算して反転した値を算出する。従って、第ｎサイクルにおいて、第３ＮＡＮＤ回路７８は、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０である場合、または、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１である場合、１を出力する。また、第ｎサイクルにおいて、第３ＮＡＮＤ回路７８は、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０でない場合、且つ、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１でない場合、０を出力する。
【0164】
第２ＥＸ－ＯＲ回路８０は、第３ＮＡＮＤ回路７８により算出されたデータを取得する。さらに、第２ＥＸ－ＯＲ回路８０は、第１のＤフリップフロップ４６－１のＱ端子からのデータを取得する。第２ＥＸ－ＯＲ回路８０は、取得した２つのデータの排他的論理和を、推定データとして出力する。すなわち、第ｎサイクルにおいて、第２ＥＸ－ＯＲ回路８０は、第３ＮＡＮＤ回路７８から１が出力された場合、第（ｎ－１）サイクルの入力データの反転値を、推定データとして出力する。また、第ｎサイクルにおいて、第２ＥＸ－ＯＲ回路８０は、第３ＮＡＮＤ回路７８から０が出力された場合、第（ｎ－１）サイクルの入力データと同一の値を推定データとして出力する。
【0165】
このような構成の推定回路３２ｃは、第ｎサイクルにおいて、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０である場合、または、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１である場合、第（ｎ－１）サイクルにおける入力データの反転値を推定データとして出力することができる。また、第ｎサイクルにおいて、推定回路３２ｃは、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０でなく、且つ、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１でない場合、第（ｎ－１）サイクルにおける入力データと同一の値を推定データとして出力することができる。
【0166】
そして、推定回路３２ｃは、クロックサイクル毎に、算出した推定データを含む推定信号ＳＥｃを判定回路３４へと出力する。
【0167】
以上のような構成の推定回路３２ｃは、クロックサイクル毎に、式（１）に示す第１生成多項式の演算を行って、入力データを推定した推定データを生成することができる。さらに、推定回路３２ｃは、周期設定値ＰＡに応じて、検出すべき入力信号ＳＩの周期を変更することができる。
【0168】
図２１は、検出すべき入力信号ＳＩの周期と、周期設定値ＰＡとの関係を示す図である。周期設定値ＰＡは、出力信号ＳＯｃの周期のサイクル数の１／２から、１を減算した値である。従って、例えば、周期設定値ＰＡは、周期が２サイクルの場合には、０となり、周期が４サイクルの場合には１となり、周期が２Ｌサイクルの場合には、Ｌ－１となる。
【0169】
【0170】
例えば、第１カウンタ６２は、ｎ個のカウンタＤフリップフロップ８２（８２－１～８２－ｎ）と、第２反転回路８４と、（ｎ－２）個の第３ＡＮＤ回路８６（８６－２～８６－（ｎ－１））と、（ｎ－１）個の第３ＥＸ－ＯＲ回路８８（８８－２～８８－ｎ）と、ｎ個の第４ＡＮＤ回路９０（９０－１～９０－ｎ）とを備える。
【0171】
ｎ個のカウンタＤフリップフロップ８２のそれぞれは、クロック端子に動作クロックＣＬＡが与えられる。Ｎ個のカウンタＤフリップフロップ８２のそれぞれは、動作クロックＣＬＡのタイミングにおいて、Ｄ端子に入力されたデータを取得して記憶する。ｎ個のカウンタＤフリップフロップ８２のそれぞれは、動作クロックＣＬＡに応じて、記憶しているデータをＱ端子から出力する。
【0172】
ｎ個のカウンタＤフリップフロップ８２のそれぞれは、例えば動作開始のタイミングにおいて、リセット端子に、非同期リセット信号ＲＳＡが与えられる。ｎ個のカウンタＤフリップフロップ８２のそれぞれは、非同期リセット信号ＲＳＡが０となった場合、記憶するデータを０にリセットする。
【0173】
ｎ個のカウンタＤフリップフロップ８２は、２進数により表された第１カウント値における第１ビットから第ｎビットまでのｎビットに対応する。ｎ個のカウンタＤフリップフロップ８２のうちの第ｊビットに対応するカウンタＤフリップフロップ８２－ｊ（ｊは、１からｎまでの任意の整数）は、ｎ個の第４ＡＮＤ回路９０のうちの第ｊビットに対応する第４ＡＮＤ回路９０－ｊから出力された値を、Ｄ端子を介して取得する。
【0174】
第２反転回路８４は、ｎビットのうちの第１ビットに対応する。第２反転回路８４は、ｎ個のカウンタＤフリップフロップ８２のうちの第１ビットに対応するカウンタＤフリップフロップ８２－１のＱ端子から出力されるデータの反転値を出力する。
【0175】
（ｎ－２）個の第３ＡＮＤ回路８６は、ｎビットのうちの第２ビットから第（ｎ－１）ビットに対応する。（ｎ－２）個の第３ＡＮＤ回路８６のうちの第ｋビット（ｋは、２から（ｎ－１）までの任意の整数）に対応する第３ＡＮＤ回路８６－ｋは、第（ｋ－１）ビットに対応するカウンタＤフリップフロップ８２－（ｋ－１）のＱ端子から出力されるデータと、第ｋビットに対応するカウンタＤフリップフロップ８２－ｋのＱ端子から出力されるデータとをＡＮＤ演算した結果を出力する。
【0176】
（ｎ－１）個の第３ＥＸ－ＯＲ回路８８は、ｎビットのうちの第２ビットから第ｎビットに対応する。（ｎ－１）個の第３ＥＸ－ＯＲ回路８８のうちの第２ビットに対応する第３ＥＸ－ＯＲ回路８８－２は、第１ビットに対応するカウンタＤフリップフロップ８２－１のＱ端子から出力されるデータと、第２ビットに対応するカウンタＤフリップフロップ８２－２のＱ端子から出力されるデータとを排他的論理和演算した結果を出力する。（ｎ－１）個の第３ＥＸ－ＯＲ回路８８のうちの第ｐビット（ｐは、３からｎまでの任意の整数）に対応する第３ＥＸ－ＯＲ回路８８－ｐは、第（ｐ－１）ビットに対応する第３ＡＮＤ回路８６－（ｐ－１）から出力されたデータと、第ｐビットに対応するカウンタＤフリップフロップ８２－ｐのＱ端子から出力されるデータとの排他的論理和演算した結果を出力する。
【0177】
ｎ個の第４ＡＮＤ回路９０は、ｎビットのうちの第１ビットから第ｎビットに対応する。ｎ個の第４ＡＮＤ回路９０のうちの第１ビットに対応する第４ＡＮＤ回路９０－１は、第１ＡＮＤ回路６８から出力される第１同期リセット信号と、第２反転回路８４から出力されるデータとを論理積演算した結果を出力する。ｎ個の第４ＡＮＤ回路９０のうちの第ｒビット（ｒは、２からｎまでの任意の整数）に対応する第４ＡＮＤ回路９０－ｒは、第１同期リセット信号と、第ｒビットに対応する第３ＥＸ－ＯＲ回路８８－ｒから出力されるデータとを論理積演算した結果を出力する。
【0178】
そして、第１カウンタ６２は、ｎ個のカウンタＤフリップフロップ８２のそれぞれが記憶しているデータを、第１カウント値における対応するビットの値として出力する。
【0179】
このような第１カウンタ６２は、ｎ個のカウンタＤフリップフロップ８２に、ｎビットの２進数で表された第１カウント値を記憶し、クロックサイクル毎に第１カウント値を１ずつ増加させることができる。さらに、第１カウンタ６２は、第１同期リセット信号が０となった場合、第１カウント値を０にリセットすることができる。
【0180】
なお、第２カウンタ７０は、第１ＡＮＤ回路６８から出力される第１同期リセット信号に代えて、第２ＡＮＤ回路７４から出力される第２同期リセット信号を取得する。また、第２カウンタ７０は、第１カウント値に代えて第２カウント値を出力する。第２カウンタ７０は、これらの点において、第１カウンタ６２と異なるが、他の構成は第１カウンタ６２と同一である。
【0181】
【0182】
例えば、第１比較器６４は、ｎ個の第２ＥＸ－ＮＯＲ回路９２と、第４ＮＡＮＤ回路９４とを備える。
【0183】
ｎ個の第２ＥＸ－ＮＯＲ回路９２は、ｎビットのうちの第１ビットから第ｎビットに対応する。ｎ個の第２ＥＸ－ＮＯＲ回路９２のうちの第ｊビットに対応する第２ＥＸ－ＮＯＲ回路９２－ｊは、第１カウンタ６２から出力された第１カウント値のｊビット目の値と、周期設定値ＰＡのｊビット目の値とを取得する。第ｊビットに対応する第２ＥＸ－ＮＯＲ回路９２－ｊは、取得した２つのデータが一致した場合に１、一致しない場合に０を出力する。
【0184】
第４ＮＡＮＤ回路９４は、ｎ個の第２ＥＸ－ＮＯＲ回路９２から出力された全てのデータを論理積演算して反転した値を、第１比較結果として出力する。このような構成の第１比較器６４は、第１カウンタ値と周期設定値ＰＡとが一致した場合に０、一致しない場合に１を表す第１比較結果を出力することができる。
【0185】
なお、第２比較器７２は、第１カウンタ６２から出力された第１カウント値に代えて、第２カウンタ７０から出力された第２カウント値を取得する。また、第２比較器７２は、第１比較結果に代えて、第２比較結果を出力する。第２比較器７２は、これらの点において、第１比較器６４と異なるが、他の構成は第１比較器６４と同一である。
【0186】
図２４は、第４実施形態に係る生成装置１２ｃの構成を示す図である。
【0187】
第４実施形態に係る生成装置１２ｃは、図２０に示す推定回路３２ｃの構成と略同一の構成を有する。ただし、生成装置１２ｃは、第ｎサイクルにおいて、入力信号ＳＩに含まれる第ｎサイクルの入力データを取得することに代えて、生成装置１２ｃにより生成された第ｎサイクルのデータを、入力データとして取得する。すなわち、生成装置１２ｃは、第ｎサイクルにおいて、推定データを判定回路３４へと出力することに代えて、生成したデータを自身にフィードバックする。そして、生成装置１２ｃは、第１のＤフリップフロップ４６－１に記憶された出力データを、クロックサイクル毎に出力することにより、出力信号ＳＯｃを生成する。
【0188】
以上のような構成の生成装置１２ｃは、クロックサイクル毎に、式（２）に示す第２生成多項式の演算を行って、Ｌサイクルに０が連続する第１期間と、Ｌサイクルに１が連続する第２期間とを交互に繰り返すクロックライクパターンの出力信号ＳＯｃを生成することができる。なお、生成装置１２ｃは、第２生成多項式を用いずに、動作クロックＣＬＢをカウンタによりカウントすることにより、第１期間に０が連続し、第２期間に１が連続するパターンを繰り返す出力信号ＳＯｃを生成してもよい。
【0189】
図２５は、第４実施形態に係る生成装置１２ｃにより生成される出力信号ＳＯｃ等の波形の一例を示す図である。
【0190】
生成装置１２ｃは、周期設定値ＰＢが与えられる。生成装置１２ｃは、与えられた周期設定値ＰＢに応じて、０がＬサイクル連続し、続いて、１がＬサイクル連続するパターンを繰り返すクロックライクパターンの出力信号ＳＯｃを出力することができる。図２５に示す例においては、生成装置１２ｃは、周期設定値ＰＢとして、１６進数の“０ｂｈ”が与えられている。また、図２５に示す例においては、生成装置１２ｃは、０が１２サイクル連続し、１が１２サイクル連続するパターンを繰り返す出力信号ＳＯｃを出力している。
【0191】
図２６は、第４実施形態に係る判定装置１８ｃにより生成される検出信号ＳＤ等の波形の一例を示す図である。
【0192】
判定装置１８ｃは、周期設定値ＰＡが与えられる。判定装置１８ｃは、入力信号ＳＩが、与えられた周期設定値ＰＡに応じたクロックライクパターンに一致するサイクルにおいて連続して１となり、一致しない場合に０となる検出信号ＳＤを出力することができる。図２６に示す例においては、判定装置１８ｃは、周期設定値ＰＡとして、１６進数の“０ｂｈ”が与えられている。また、図２６に示す例においては、入力信号ＳＩが、０が１２サイクル連続し、１が１２サイクル連続するクロックライクパターンに一致する場合に１、一致しない場合に０となる検出信号ＳＤを出力している。
【0193】
（第５実施形態）
第５実施形態に係る試験システム１０ｄは、第４実施形態に係る試験システム１０ｃと略同一の機能および構成を有する。第５実施形態に係る試験システム１０ｄについては、第４実施形態と略同一の機能および構成を有する装置、回路および信号等に同一の名称および符号を付け、相違点を除き詳細な説明を省略する。
第５実施形態に係る試験システム１０ｄは、第４実施形態に係る試験システム１０ｃと略同一の機能および構成を有する。第５実施形態に係る試験システム１０ｄについては、第４実施形態と略同一の機能および構成を有する装置、回路および信号等に同一の名称および符号を付け、相違点を除き詳細な説明を省略する。
【0194】
図２７は、第５実施形態に係る試験システム１０ｄの構成を示す図である。第５実施形態に係る試験システム１０ｄは、生成装置１２ｄと、送信装置１４と、受信装置１６と、判定装置１８ｄとを備える。
【0195】
生成装置１２ｄは、第１期間と第２期間とが異なる出力信号ＳＯｄを生成する。生成装置１２ｄは、生成した出力信号ＳＯｄを送信装置１４に与える。
【0196】
例えば、第１期間はＬサイクル、第２期間はＭサイクルに対応する。この場合、出力信号ＳＯｄは、Ｌサイクルに０が連続し、Ｍサイクルに１が連続するパターンを繰り返すクロックライクパターンの信号である。
【0197】
また、第１期間はＭサイクル、第２期間はＬサイクルに対応してもよい。この場合、出力信号ＳＯｄは、Ｍサイクルに０が連続し、Ｌサイクルに１が連続するパターンを繰り返すクロックライクパターンの信号である。
【0198】
さらに、生成装置１２ｄは、例えば生成装置１２ｄを制御する装置から第１期間設定値ＴＢ１および第２期間設定値ＴＢ２が与えられる。第１期間設定値ＴＢ１は、例えば第１期間のサイクル数から１を減算した値によって表される。第２期間設定値ＴＢ２は、例えば第２期間のサイクル数から１を減算した値によって表される。生成装置１２ｄは、与えられた第１期間設定値ＴＢ１に応じて、第１期間を変更する。生成装置１２ｄは、与えられた第２期間設定値ＴＢ２に応じて、第２期間を変更する。
【0199】
判定装置１８ｄは、受信装置１６から入力信号ＳＩおよび動作クロックＣＬＡを取得する。判定装置１８ｄは、クロックサイクル毎に、入力信号ＳＩに含まれる入力データが、出力信号ＳＯｄに含まれていた出力データと一致するか否かを判定する。そして、判定装置１８ｄは、入力信号ＳＩが出力信号ＳＯｄと一致するか否かを表す判定結果を出力する。
【0200】
さらに、判定装置１８ｄは、例えば判定装置１８ｄを制御する装置から、生成装置１２ｄに与えられた第１期間設定値ＴＢ１および第２期間設定値ＴＢ２と同一の第１期間設定値ＴＡ１および第２期間設定値ＴＡ２が与えられる。判定装置１８ｄは、与えられた第１期間設定値ＴＡ１および第２期間設定値ＴＡ２に応じて、検出信号ＳＤの第１期間および第２期間を変更する。例えば、判定装置１８ｄは、前述した第３生成多項式または第５生成多項式における第１期間および第２期間を、第１期間設定値ＴＡ１および第２期間設定値ＴＡ２に応じて変更する。
【0201】
より具体的には、判定装置１８ｄは、第１期間が第２期間より長い場合、式（３）に示した第３生成多項式におけるＬ（サイクル数）の値を第１期間設定値ＴＡ１に応じて変更し、Ｍ（サイクル数）の値を第２期間設定値ＴＡ２に応じて変更する。また、判定装置１８ｄは、第２期間が第１期間より長い場合、式（５）に示した第５生成多項式におけるＭ（サイクル数）の値を第１期間設定値ＴＡ１に応じて変更し、Ｌ（サイクル数）の値を第２期間設定値ＴＡ２に応じて変更する。
【0202】
このような試験システム１０ｄは、第１期間と第２期間とが異なるクロックライクパターンの伝送試験を、クロックライクパターンの周期およびデューティ比を変化させて実施することができる。
【0203】
図２８は、第５実施形態に係る推定回路３２ｄおよび判定回路３４の構成を示す図である。第５実施形態に係る判定装置１８ｄは、図２０に示す判定装置１８ｄの構成と略同一の構成を有する。ただし、推定回路３２ｄは、周期設定値ＰＡに代えて、第１期間設定値ＴＡ１および第２期間設定値ＴＡ２が与えられる。第１期間設定値ＴＡ１および第２期間設定値ＴＡ２のそれぞれは、ｎビット幅で表される２以上の整数である。
【0204】
第５実施形態において、第１比較器６４は、周期設定値ＰＡに代えて第１期間設定値ＴＡ１を取得する。第１比較器６４は、第１カウント値と第１期間設定値ＴＡ１とが一致した場合、第１比較結果として０を出力し、第１カウント値と第１期間設定値ＴＡ１とが一致しない場合、第１比較結果として１を出力する。例えば、第１期間のサイクル数がＬであれば、第１比較器６４は、第１カウント値が（Ｌ－１）となった場合、第１比較結果として０を出力し、第１カウント値が（Ｌ－１）以外の場合、第１比較結果として１を出力する。第１期間のサイクル数がＭであれば、第１比較器６４は、第１カウント値が（Ｍ－１）となった場合、第１比較結果として０を出力し、第１カウント値が（Ｍ－１）以外の場合、第１比較結果として１を出力する。
【0205】
第５実施形態において、第２比較器７２は、周期設定値ＰＡに代えて第２期間設定値ＴＡ２を取得する。第２比較器７２は、第２カウント値と第２期間設定値ＴＡ２とが一致した場合、第２比較結果として０を出力し、第２カウント値と第２期間設定値ＴＡ２とが一致しない場合、第２比較結果として１を出力する。例えば、第２期間のサイクル数がＭであれば、第２比較器７２は、第２カウント値が（Ｍ－１）となった場合、第２比較結果として０を出力し、第２カウント値が（Ｍ－１）以外の場合、第２比較結果として１を出力する。第２期間のサイクル数がＬであれば、第２比較器７２は、第２カウント値が（Ｌ－１）となった場合、第２比較結果として０を出力し、第２カウント値が（Ｌ－１）以外の場合、第２比較結果として１を出力する。
【0206】
第１期間のサイクル数がＬであり、第２期間のサイクル数がＭである場合、推定回路３２ｄは、第ｎサイクルにおいて、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０である場合、または、第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての入力データに対する論理積が１である場合、第（ｎ－１）サイクルにおける入力データの反転値を推定データとして出力することができる。また、第ｎサイクルにおいて、推定回路３２ｄは、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理和が０でなく、且つ、第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての入力データに対する論理積が１でない場合、第（ｎ－１）サイクルにおける入力データと同一の値を推定データとして出力することができる。
【0207】
また、第１期間のサイクル数がＭであり、第２期間のサイクル数がＬである場合、推定回路３２ｄは、第ｎサイクルにおいて、第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての入力データに対する論理和が０である場合、または、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１である場合、第（ｎ－１）サイクルにおける入力データの反転値を推定データとして出力することができる。また、第ｎサイクルにおいて、推定回路３２ｄは、第（ｎ－１）サイクルから第（ｎ－Ｍ）サイクルまでの全ての入力データに対する論理和が０でなく、且つ、第（ｎ－１）サイクルから第（ｎ－Ｌ）サイクルまでの全ての入力データに対する論理積が１でない場合、第（ｎ－１）サイクルにおける入力データと同一の値を推定データとして出力することができる。
【0208】
そして、推定回路３２ｄは、クロックサイクル毎に、算出した推定データを含む推定信号ＳＥｄを判定回路３４へと出力する。
【0209】
以上のような構成の推定回路３２ｄは、第１期間のサイクル数がＬであり、第２期間のサイクル数がＭである場合、クロックサイクル毎に、式（３）に示す第３生成多項式の演算を行って、入力データを推定した推定データを生成することができる。また、推定回路３２ｄは、第１期間のサイクル数がＭであり、第２期間のサイクル数がＬである場合、クロックサイクル毎に、式（５）に示す第５生成多項式の演算を行って、入力データを推定した推定データを生成することができる。さらに、推定回路３２ｃは、出すべき入力信号ＳＩの周期およびデューティ比を変更することができる。
【0210】
図２９は、第１期間（または第２期間）と、第１期間設定値ＴＡ１（または第２期間設定値ＴＡ２）との関係を示す図である。第１期間設定値ＴＡ１は、第１期間の周期のサイクル数から１を減算した値である。従って、例えば、第１期間設定値ＴＡ１は、第１期間が１サイクルの場合には０となり、第１期間が２サイクルの場合には１となり、第１期間がＭサイクルの場合にはＭ－１となり、第１期間がＬサイクルの場合にはＬ－１となる。
【0211】
また、第２期間設定値ＴＡ２も、第２期間の周期のサイクル数から１を減算した値である。本実施形態において、第１期間のサイクル数と第２期間のサイクル数とは異なってもよいし、同一であってもよい。
【0212】
図３０は、第５実施形態に係る生成装置１２ｄの構成を示す図である。
【0213】
第５実施形態に係る生成装置１２ｄは、図２８に示す推定回路３２ｄの構成と略同一の構成を有する。ただし、生成装置１２ｄは、第ｎサイクルにおいて、入力信号ＳＩに含まれる第ｎサイクルの入力データを取得することに代えて、生成装置１２ｄにより生成された第ｎサイクルのデータを、入力データとして取得する。すなわち、生成装置１２ｄは、第ｎサイクルにおいて、推定データを判定回路３４へと出力することに代えて、生成したデータを自身にフィードバックする。そして、生成装置１２ｄは、第１のＤフリップフロップ４６－１に記憶された出力データを、クロックサイクル毎に出力することにより、出力信号ＳＯｄを生成する。
【0214】
以上のような構成の生成装置１２ｄは、第１期間のサイクル数がＬであり、第２期間のサイクル数がＭである場合、クロックサイクル毎に、式（４）に示す第４生成多項式の演算を行って、Ｌサイクルに０が連続する第１期間と、Ｍサイクルに１が連続する第２期間とを交互に繰り返すクロックライクパターンの出力信号ＳＯｄを生成することができる。また、生成装置１２ｄは、第１期間のサイクル数がＭであり、第２期間のサイクル数がＬである場合、クロックサイクル毎に、式（６）に示す第２生成多項式の演算を行って、Ｍサイクルに０が連続する第１期間と、Ｌサイクルに１が連続する第２期間とを交互に繰り返すクロックライクパターンの出力信号ＳＯｄを生成することができる。
【0215】
なお、生成装置１２ｄは、第２生成多項式を用いずに、動作クロックＣＬＢをカウンタによりカウントすることにより、第１期間に０が連続し、第２期間に１が連続するパターンを繰り返す出力信号ＳＯｄを生成してもよい。
【0216】
図３１は、第５実施形態に係る生成装置１２ｄにより生成される出力信号ＳＯｄ等の波形の一例を示す図である。
【0217】
生成装置１２ｄは、第１期間設定値ＴＢ１および第２期間設定値ＴＢ２が与えられる。生成装置１２ｄは、与えられた第１期間設定値ＴＢ１および第２期間設定値ＴＢ２に応じた周期およびデューティ比のクロックライクパターンの出力信号ＳＯｄを出力することができる。図３１に示す例においては、生成装置１２ｄは、第１期間設定値ＴＢ１として、１６進数の“１０ｈ”が与えられ、第２期間設定値ＴＢ２として、１６進数の“０６ｈ”が与えられている。また、図３１に示す例においては、生成装置１２ｄは、０が１７サイクル連続し、１が７サイクル連続するパターンを繰り返す出力信号ＳＯｄを出力している。
【0218】
図３２は、第５実施形態に係る判定装置１８ｄにより生成される検出信号ＳＤ等の波形の一例を示す図である。
【0219】
判定装置１８ｄは、第１期間設定値ＴＡ１および第２期間設定値ＴＡ２が与えられる。判定装置１８ｄは、入力信号ＳＩが、与えられた第１期間設定値ＴＡ１および第２期間設定値ＴＡ２に応じたクロックライクパターンに一致するサイクルにおいて連続して１となり、一致しない場合に０となる検出信号ＳＤを出力することができる。図３２に示す例においては、判定装置１８ｄは、第１期間設定値ＴＡ１として、１６進数の“１０ｈ”が与えられ、第２期間設定値ＴＡ２として、１６進数の“０６ｈ”が与えられている。また、図３２に示す例においては、入力信号ＳＩが、０が１７サイクル連続し、１が７サイクル連続するクロックライクパターンに一致する場合に１、一致しない場合に０となる検出信号ＳＤを出力している。
【0220】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0221】
１０，１０ａ，１０ｂ 試験システム
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ 生成装置
１４ 送信装置
１６ 受信装置
１８，１８ａ，１８ｂ，１８ｃ，１８ｄ 判定装置
２０ 伝送線路
３２，３２ａ，３２ｂ，３２ｃ， 推定回路
３４ 判定回路
３６ 解析回路
４２ 記憶回路
４４，４４ａ，４４ｂ 演算回路
４６ Ｄフリップフロップ
４６－１ 第１のＤフリップフロップ
４６－ｉ 第ｉのＤフリップフロップ
４８，４８ｂ 第１ＯＲ回路
５０，５０ａ 第１ＮＡＮＤ回路
５２ 第２ＮＡＮＤ回路
５４ 第１ＥＸ－ＯＲ回路
５６ ＥＸ－ＮＯＲ回路
５８ 判定Ｄフリップフロップ
６２ 第１カウンタ
６４ 第１比較器
６６ 第１反転回路
６８ 第１ＡＮＤ回路
７０ 第２カウンタ
７２ 第２比較器
７４ 第２ＡＮＤ回路
７６ 出力回路
７８ 第３ＮＡＮＤ回路
８０ 第２ＥＸ－ＯＲ回路
８２ カウンタＤフリップフロップ
８４ 第２反転回路
８６ 第３ＡＮＤ回路
８８ 第３ＥＸ－ＯＲ回路
９０ 第４ＡＮＤ回路
９２ 第２ＥＸ－ＮＯＲ回路
９４ 第４ＮＡＮＤ回路
ＳＩ 入力信号
ＣＬＡ，ＣＬＢ 動作クロック
ＳＯ，ＳＯａ，ＳＯｂ，ＳＯｃ，ＳＯｄ 出力信号
ＳＥ，ＳＥａ，ＳＥｂ，ＳＥｃ，ＳＥｄ 推定信号
ＲＳＡ、ＲＳＢ 非同期リセット信号
ＳＤ 検出信号
ＰＡ，ＰＢ 周期設定値
ＴＡ１，ＴＢ１ 第１期間設定値
ＴＡ２，ＴＢ２ 第２期間設定値
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ 生成装置
１４ 送信装置
１６ 受信装置
１８，１８ａ，１８ｂ，１８ｃ，１８ｄ 判定装置
２０ 伝送線路
３２，３２ａ，３２ｂ，３２ｃ， 推定回路
３４ 判定回路
３６ 解析回路
４２ 記憶回路
４４，４４ａ，４４ｂ 演算回路
４６ Ｄフリップフロップ
４６－１ 第１のＤフリップフロップ
４６－ｉ 第ｉのＤフリップフロップ
４８，４８ｂ 第１ＯＲ回路
５０，５０ａ 第１ＮＡＮＤ回路
５２ 第２ＮＡＮＤ回路
５４ 第１ＥＸ－ＯＲ回路
５６ ＥＸ－ＮＯＲ回路
５８ 判定Ｄフリップフロップ
６２ 第１カウンタ
６４ 第１比較器
６６ 第１反転回路
６８ 第１ＡＮＤ回路
７０ 第２カウンタ
７２ 第２比較器
７４ 第２ＡＮＤ回路
７６ 出力回路
７８ 第３ＮＡＮＤ回路
８０ 第２ＥＸ－ＯＲ回路
８２ カウンタＤフリップフロップ
８４ 第２反転回路
８６ 第３ＡＮＤ回路
８８ 第３ＥＸ－ＯＲ回路
９０ 第４ＡＮＤ回路
９２ 第２ＥＸ－ＮＯＲ回路
９４ 第４ＮＡＮＤ回路
ＳＩ 入力信号
ＣＬＡ，ＣＬＢ 動作クロック
ＳＯ，ＳＯａ，ＳＯｂ，ＳＯｃ，ＳＯｄ 出力信号
ＳＥ，ＳＥａ，ＳＥｂ，ＳＥｃ，ＳＥｄ 推定信号
ＲＳＡ、ＲＳＢ 非同期リセット信号
ＳＤ 検出信号
ＰＡ，ＰＢ 周期設定値
ＴＡ１，ＴＢ１ 第１期間設定値
ＴＡ２，ＴＢ２ 第２期間設定値
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】