特開 2024-62004 半導体集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024062004

(43)【公開日】2024-05-09

(54)【発明の名称】半導体集積回路装置

(51)【国際特許分類】

   G06F 12/06 20060101AFI20240430BHJP

   H03K 19/096 20060101ALI20240430BHJP

   H03M 1/36 20060101ALI20240430BHJP

   G11C 8/12 20060101ALI20240430BHJP

【ＦＩ】

G06F12/06 515B

H03K19/096 230

H03M1/36

G11C8/12 200

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022169721

(22)【出願日】2022-10-24

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】今井 丈晴

【テーマコード（参考）】

5B160

5J022

5J056

【Ｆターム（参考）】

5B160AA13

5B160MM13

5J022AA06

5J022BA05

5J022CB01

5J022CD03

5J022CF01

5J056CC29

(57)【要約】

【課題】１つの端子でアドレスを設定することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置（１）は、端子（Ｔ＿Ａ）と、第１端が前記端子に接続され、第２端に第１定電圧が印加されるように構成されたプルアップ抵抗（Ｒ１）、又は、第１端が前記端子に接続され、第２端にグラウンド電圧が印加されるように構成されたプルダウン抵抗（Ｒ２）のいずか一方である内部抵抗と、前記端子の電圧を、２ビット以上のビット数であるデジタルデータに変換するように構成されたＡＤコンバータ（ＣＯＭＰ１～ＣＯＭＰ９、Ｒ＿ＬＤ１～Ｒ＿ＬＤ１０、２）と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

端子と、
第１端が前記端子に接続され、第２端に第１定電圧が印加されるように構成されたプルアップ抵抗、又は、第１端が前記端子に接続され、第２端にグラウンド電圧が印加されるように構成されたプルダウン抵抗のいずか一方である内部抵抗と、
前記端子の電圧を、２ビット以上のビット数であるデジタルデータに変換するように構成されたＡＤコンバータと、
を備える、半導体集積回路装置。

【請求項2】

前記内部抵抗はトリミングが可能であるように構成され、
前記トリミングの設定を記憶するように構成された不揮発性記憶部をさらに備える、請求項１に記載の半導体集積回路装置。

【請求項3】

前記ＡＤコンバータは、
複数の基準電圧を生成するように構成された抵抗ラダー回路と、
前記端子の電圧と前記複数の基準電圧それぞれとを比較するように構成された複数のコンパレータと、
前記複数のコンパレータの各出力を前記デジタルデータに変換するように構成されたエンコーダと、
を含む、請求項１に記載の半導体集積回路装置。

【請求項4】

前記内部抵抗は、前記プルアップ抵抗であり、
前記第１定電圧と、前記抵抗ラダー回路の第１端に印加される第２定電圧とは、同一の電圧値である、請求項３に記載の半導体集積回路装置。

【請求項5】

前記内部抵抗は、前記プルダウン抵抗であり、
前記端子に前記プルアップ抵抗が外付け接続され、
前記第１定電圧と、前記抵抗ラダー回路の第１端に印加される第２定電圧とは、同一の電圧値である、請求項３に記載の半導体集積回路装置。

【請求項6】

前記エンコーダは、前記端子に所定の電圧が印加された場合に、前記所定の電圧に応じた信号を出力するように構成されている、請求項３～５のいずれか一項に記載の半導体集積回路装置。

【請求項7】

前記エンコーダは、前記端子にグラウンド電圧が印加された場合に、前記グラウンド電圧に応じた信号を出力するように構成されている、請求項３～５のいずれか一項に記載の半導体集積回路装置。

【請求項8】

前記複数のコンパレータそれぞれは、チョッパ型コンパレータであり、
前記チョッパ型コンパレータに設けられるＮＭＯＳトランジスタであるスイッチのゲートにブート電圧を供給するように構成されたブートストラップ回路をさらに備える、請求項３～５のいずれか一項に記載の半導体集積回路装置。

【請求項9】

前記端子と前記ＡＤコンバータとの間に設けられるフィルタ回路をさらに備える、請求項３～５のいずれか一項に記載の半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、半導体集積回路装置に関する。

【背景技術】

【0002】

従来、例えば図１に示すメモリシステムが存在する。図１に示す従来のメモリシステムは、マイクロコンピュータ１０１と、半導体集積回路装置であるＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）１０２＿１及び１０２＿２と、を備える。マスター装置であるマイクロコンピュータ１０１と、それぞれスレーブ装置であるＥＥＰＲＯＭ１０２＿１及び１０２＿２とは、Ｉ２Ｃバスによって接続される。なお、マイクロコンピュータ１０１には、Ｉ２Ｃバスによって最大８個のＥＥＰＲＯＭ１０２＿１～１０２＿８（ＥＥＰＲＯＭ１０２＿３～１０２＿８は不図示）が接続可能である。以下の説明では、ＥＥＰＲＯＭ１０２＿１～１０２＿８を区別する必要が無い場合には、ＥＥＰＲＯＭ１０２と称することがある。

【0003】

ＥＥＰＲＯＭ１０２は、自己のアドレス端子Ｔ＿Ａ０～Ｔ＿Ａ２に印加されている電圧のレベル（ＨＩＧＨレベル又はＬＯＥレベル）によって自己のアドレスを認識する。ＥＥＰＲＯＭ１０２は、アドレス端子Ｔ＿Ａ０～Ｔ＿Ａ２以外に、Ｉ２Ｃ通信用の端子Ｔ＿ＳＣＬ及びＴ＿ＳＤＡと、端子Ｔ＿Ｖｃｃ、Ｔ＿ＧＮＤ、及びＴ＿ＷＰと、を備える。マイクロコンピュータ１０１は、Ｉ２Ｃ通信用の端子Ｔ＿ＳＣＬ及びＴ＿ＳＤＡを備える。

【0004】

ＥＥＰＲＯＭ１０２＿１は、自己のアドレス端子Ｔ＿Ａ２にＬＯＷレベルの電圧が印加され、自己のアドレス端子Ｔ＿Ａ１にＬＯＷレベルの電圧が印加され、自己のアドレス端子Ｔ＿Ａ０にＬＯＷレベルの電圧が印加されるため、自己のアドレスを０００と認識する。

【0005】

ＥＥＰＲＯＭ１０２＿２は、自己のアドレス端子Ｔ＿Ａ２にＬＯＷレベルの電圧が印加され、自己のアドレス端子Ｔ＿Ａ１にＬＯＷレベルの電圧が印加され、自己のアドレス端子Ｔ＿Ａ０にＨＩＧＨレベルの電圧が印加されるため、自己のアドレスを００１と認識する。

【0006】

マイクロコンピュータ１０１から出力される通信データに含まれるスレーブアドレス内の３ビットデジタルデータとアドレスが一致するＥＥＰＲＯＭ１０２が、マイクロコンピュータ１０１と通信を行う。すなわち、マイクロコンピュータ１０１は、通信を行うＥＥＰＲＯＭ１０２を、スレーブアドレス内の３ビットデジタルデータによって選択することができる。

【0007】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００５－１７５３２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

例えばＥＥＰＲＯＭがＤＲＡＭ（Dynamic Random Access Memory）モジュールに搭載される場合、ＥＥＰＲＯＭに関する機能以外の機能を割り当てることができるＤＲＡＭモジュールの端子数を増やすために、ＥＥＰＲＯＭの端子数の減少要求がある。

【0010】

ＥＥＰＲＯＭ等の半導体集積回路装置は、端子数が多いパッケージでは基板の実装面積が大きくなってしまうため、端子数の減少要求がある。

【課題を解決するための手段】

【0011】

本明細書中に開示されている半導体集積回路装置は、端子と、第１端が前記端子に接続され、第２端に第１定電圧が印加されるように構成されたプルアップ抵抗、又は、第１端が前記端子に接続され、第２端にグラウンド電圧が印加されるように構成されたプルダウン抵抗のいずか一方である内部抵抗と、前記端子の電圧を、２ビット以上のビット数であるデジタルデータに変換するように構成されたＡＤコンバータと、を備える。

【発明の効果】

【0012】

本明細書中に開示されている半導体集積回路装置によれば、１つの端子でアドレスを設定することができる。

【図面の簡単な説明】

【0013】

【図1】図１は、従来のメモリシステムの一構成例を示す図である。

【図2】図２は、実施形態に係るＥＥＰＲＯＭの構成を示す図である。

【図3】図３は、実施形態に係るＥＥＰＲＯＭの構成を示す図である。

【図4】図４は、実施形態に係るＥＥＰＲＯＭの構成を示す図である。

【図5】図５は、コンパレータの一構成例を示す図である。

【図6】図６は、プルダウン抵抗の抵抗値とアドレスとの関係を示す図である。

【図7】図７は、プルダウン抵抗の抵抗値を図６に示す８種類それぞれに設定した場合における、プルアップ抵抗の抵抗値とアドレス端子の電圧との関係を示す図である。

【図8】図８は、プルアップ抵抗の一構成例を示す図である。

【図9】図９は、プルアップ抵抗の他の構成例を示す図である。

【図10】図１０は、実施形態に係るＥＥＰＲＯＭの起動シーケンスを示す図である。

【図11】図１１は、実施形態に係るＥＥＰＲＯＭの変形例を示す図である。

【発明を実施するための形態】

【0014】

図２～図４は、実施形態に係るＥＥＰＲＯＭの構成を示す図である。図２は、ＥＥＰＲＯＭ１のアドレス端子Ｔ＿Ａにプルダウン抵抗Ｒ２が外付け接続されている状態を示す図である。図３は、ＥＥＰＲＯＭ１のアドレス端子Ｔ＿Ａに所定の電圧ＶＤＤが印加されている状態を示す図である。図４は、ＥＥＰＲＯＭ１のアドレス端子Ｔ＿Ａにグラウンド電圧が印加されている状態を示す図である。

【0015】

ＥＥＰＲＯＭ１は、半導体集積回路装置の一例である。半導体集積回路装置は、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品である。半導体集積回路装置の筐体に複数の端子が露出して設けられている。

【0016】

ＥＥＰＲＯＭ１は、プルアップ抵抗Ｒ１と、フィルタ回路Ｆ１と、ＡＤコンバータＡ１と、データ処理部３と、不揮発性記憶部４と、アドレス端子Ｔ＿Ａと、Ｉ２Ｃ通信用の端子Ｔ＿ＳＣＬ及びＴ＿ＳＤＡと、端子Ｔ＿Ｖｃｃ、Ｔ＿ＧＮＤ、及びＴ＿ＷＰと、を備える。

【0017】

プルアップ抵抗Ｒ１の第１端は、アドレス端子Ｔ＿Ａに接続される。プルアップ抵抗Ｒ１の第２端に、電源電圧Ｖｃｃの分圧ＶＤＤが印加される。図２では、プルダウン抵抗Ｒ２の第１端はアドレス端子Ｔ＿Ａに接続され、プルダウン抵抗Ｒ２の第２端にグラウンド電圧が印加される。

【0018】

ＡＤコンバータＡ１は、アドレス端子Ｔ＿Ａの電圧ＶＡを、３ビットのデジタルデータＤ１に変換する。

【0019】

データ処理部３は、デジタルデータＤ１に基づきＥＥＰＲＯＭ１のアドレスを認識する。データ処理部３は、マイクロコンピュータ等の外部装置と通信を行い、不揮発性記憶部４に対してデータの書き込み及び読み出しを実行する。

【0020】

不揮発性記憶部４は、複数のメモリセル（トランジスタセル）を含み、データを不揮発的に記憶する。

【0021】

フィルタ回路Ｆ１は、アドレス端子Ｔ＿ＡとＡＤコンバータＡ１との間に設けられる。フィルタ回路Ｆ１は、抵抗及びコンデンサによって構成されるローパスフィルタである。フィルタ回路Ｆ１が設けられることで、アドレス端子Ｔ＿Ａに高周波ノイズが流入することでアドレスが誤認識されることを防止することができる。

【0022】

ＥＥＰＲＯＭ１は、１つのアドレス端子Ｔ＿Ａでアドレスを設定することができる。したがって、例えばＥＥＰＲＯＭ１がＤＲＡＭモジュールに搭載される場合、ＥＥＰＲＯＭに関する機能以外の機能を割り当てることができるＤＲＡＭモジュールの端子数を増やすことができる。また、ＥＥＰＲＯＭ１は、アドレス端子Ｔ＿Ａが１つであるため、端子数が少ないパッケージとなり、各内部部品を実装する基板の実装面積を小さくすることができる。

【0023】

本実施形態では、ＡＤコンバータＡ１は、フラッシュ型ＡＤコンバータである。フラッシュ型ＡＤコンバータは、ロジック制御が容易であり、ノイズ及び干渉の影響が少ないという利点を有する。なお、本実施形態とは異なり、ＡＤコンバータＡ１は、フラッシュ型以外の構成であってもよい。

【0024】

フラッシュ型ＡＤコンバータであるＡＤコンバータＡ１は、コンパレータＣＯＭＰ１～ＣＯＭＰ９と、抵抗Ｒ＿ＬＤ１～Ｒ＿ＬＤ１０によって構成される抵抗ラダー回路と、エンコーダ２と、を含む。

【0025】

上記の抵抗ラダー回路の第１端に電源電圧Ｖｃｃの分圧ＶＤＤが印加され、上記の抵抗ラダー回路の第２端にグラウンド電圧が印加される。上記の抵抗ラダー回路は、２つの抵抗間の接続ノードそれぞれにそれぞれ値が異なる複数の基準電圧ＶＲＥＦ１～ＶＲＥＦ９を発生させる。

【0026】

プルアップ抵抗Ｒ１の第１端に印加される電源電圧Ｖｃｃの分圧ＶＤＤと、抵抗Ｒ＿ＬＤ１～Ｒ＿ＬＤ１０によって構成される抵抗ラダー回路の第１端に印加される電源電圧Ｖｃｃの分圧ＶＤＤとは、同一の電圧値である。したがって、例えば電源電圧Ｖｃｃが温度の影響などによって変動したとしても、アドレス端子Ｔ＿Ａの電圧ＶＡと複数の基準電圧ＶＲＥＦ１～ＶＲＥＦ９とが同じように電圧変動の影響を受ける。このため、ＡＤコンバータＡ１は、精度良くプルダウン抵抗Ｒ２の抵抗値を読み取ることができる。したがって、高精度の定電圧回路または定電流回路が不要となり、ＡＤコンバータＡ１を簡単な回路構成で実現することができる。

【0027】

コンパレータＣＯＭＰｋ（ｋは１以上９以下の任意の自然数）は、アドレス端子Ｔ＿Ａの電圧ＶＡと基準電圧ＶＲＥＦｋとを比較する。図５は、コンパレータＣＯＭＰｋの一構成例を示す図である。図５に示す構成例のコンパレータＣＯＭＰｋは、スイッチＳＷ１～ＳＷ３と、インバータＩＮＶ１～ＩＮＶ３と、を含む、チョッパ型コンパレータである。スイッチＳＷ１はクロック信号ＣＬＫ１によって制御され、スイッチＳＷ２はクロック信号ＣＬＫ２によって制御される。クロック信号ＣＬＫ１及びＣＬＫ２は、スイッチＳＷ１及びＳＷ２が同時にオン状態にならないように調整される。スイッチＳＷ３は、Ｎチャネル型のＭＯＳ電界効果トランジスタであり、インバータＩＮＶ１に並列接続される。ＥＥＰＲＯＭ１は、スイッチＳＷ３にゲート信号を供給するブートストラップ回路Ｂ１を備える。ブートストラップ回路Ｂ１は、例えば電源電圧Ｖｃｃの分圧ＶＤＤを受け取り、電源電圧Ｖｃｃの分圧ＶＤＤを昇圧したブート電圧をゲート信号のＨＩＧＨレベルとして用いる。ブートストラップ回路Ｂ１からスイッチＳＷ３にゲート信号を供給することで、スイッチＳＷ３のオン抵抗を小さくすることができる。

【0028】

エンコーダ２は、コンパレータＣＯＭＰ１～ＣＯＭＰ９の各出力を３ビットのデジタルデータＤ１に変換する。図６は、プルダウン抵抗Ｒ２の抵抗値と３ビットのデジタルデータＤ１（アドレス）との関係を示す図である。図６の関係から分かる通り、プルダウン抵抗Ｒ２の抵抗値によってＥＥＰＲＯＭ１のアドレスを設定することができる。

【0029】

図７は、プルダウン抵抗Ｒ２の抵抗値を図６に示す８種類それぞれに設定した場合における、プルアップ抵抗Ｒ１の抵抗値とアドレス端子Ｔ＿Ａの電圧ＶＡとの関係を示す図である。図７の関係から分かる通り、プルアップ抵抗Ｒ１の抵抗値を６０ｋΩに設定すると、プルダウン抵抗Ｒ２の抵抗値の設定を順次切り替えていった場合のアドレス端子Ｔ＿Ａの電圧ＶＡの変化量が等しくなり、アドレスが誤認識され難くなる。したがって、本実施形態では、プルアップ抵抗Ｒ１の抵抗値は６０ｋΩに設定されている。

【0030】

プルダウン抵抗Ｒ２の部品ばらつき或いはプルアップ抵抗Ｒ１の製造プロセスばらつきを補正できるように、プルアップ抵抗Ｒ１は、トリミングが可能な構成である。

【0031】

図８は、プルアップ抵抗Ｒ１の一構成例を示す図である。プルアップ抵抗Ｒ１は、抵抗Ｒ１１～Ｒ１４と、Ｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタＱ１～Ｑ３と、を備える。抵抗Ｒ１１及びＭＯＳ電界効果トランジスタＱ１の直列回路と、抵抗Ｒ１２及びＭＯＳ電界効果トランジスタＱ２の直列回路と、抵抗Ｒ１３及びＭＯＳ電界効果トランジスタＱ３の直列回路とが並列接続されることで、並列回路が構成される。そして、当該並列回路が、抵抗Ｒ１４に直列接続される。

【0032】

不揮発性記憶部４は、プルアップ抵抗Ｒ１のトリミングの設定を記憶する。具体的には、不揮発性記憶部４は、ＭＯＳ電界効果トランジスタＱ１～Ｑ３の各ゲート信号のレベルを記憶する。データ処理部３は、不揮発性記憶部４によって記憶されているプルアップ抵抗Ｒ１のトリミングの設定に基づき、ＭＯＳ電界効果トランジスタＱ１～Ｑ３を制御する。

【0033】

プルアップ抵抗Ｒ１は例えば図９に示すような構成にすることもできるが、図９に示す構成の場合、複数のＭＯＳ電界効果トランジスタがオンになると、プルアップ抵抗Ｒ１の抵抗値に対して複数のＭＯＳ電界効果トランジスタのオン抵抗が及ぼす影響が大きくなってしまう。したがって、プルアップ抵抗Ｒ１は、図８に示すような構成の方が望ましい。

【0034】

エンコーダ２は、図３に示すようアドレス端子Ｔ＿Ａに所定の電圧ＶＤＤが印加された場合に、所定の電圧ＶＤＤに応じた信号Ｓ１を出力する。これにより、ＥＥＰＲＯＭ１の出荷テストが容易になる。図３に示すようアドレス端子Ｔ＿Ａに所定の電圧ＶＤＤが印加された場合、コンパレータＣＯＭＰ１～ＣＯＭＰ９の各出力は全てＬＯＷレベルになる。エンコーダ２は、コンパレータＣＯＭＰ１～ＣＯＭＰ９の各出力は全てＬＯＷレベルであれば、信号Ｓ１を出力する。信号Ｓ１は、例えば電源電圧Ｖｃｃと同一の電圧値であるアナログ電圧信号である。

【0035】

エンコーダ２は、図４に示すようアドレス端子Ｔ＿Ａにグラウンド電圧が印加された場合に、グラウンド電圧に応じた信号Ｓ２を出力する。これにより、ＥＥＰＲＯＭ１の出荷テストが容易になる。図４に示すようアドレス端子Ｔ＿Ａにグラウンド電圧が印加された場合、コンパレータＣＯＭＰ１～ＣＯＭＰ９の各出力は全てＨＩＧＨレベルになる。エンコーダ２は、コンパレータＣＯＭＰ１～ＣＯＭＰ９の各出力は全てＨＩＧＨレベルであれば、信号Ｓ２を出力する。信号Ｓ２は、例えばグラウンド電圧と同一の電圧値であるアナログ電圧信号である。

【0036】

図１０は、ＥＥＰＲＯＭ１の起動シーケンスを示す図である。ＥＥＰＲＯＭ１は、端子Ｔ＿Ｖｃｃへの電源電圧Ｖｃｃの供給が開始されると、電源オフ状態から電源オン状態に移行し、内部の発振器を用いてクロック信号ＣＬＫを生成する。ＥＥＰＲＯＭ１は、クロック信号ＣＬＫに基づき動作する。

【0037】

電源オフ状態から電源オン状態への移行後に、ＥＥＰＲＯＭ１は、まずイネーブル信号ＥＮをＨＩＧＨレベルにする。プルアップ抵抗Ｒ１と電源電圧Ｖｃｃの分圧ＶＤＤが印加される印加端との間、アドレス端子Ｔ＿Ａとグラウンド電位が印加される印加端との間、及び抵抗Ｒ＿ＬＤ１０と電源電圧Ｖｃｃの分圧ＶＤＤが印加される印加端との間それぞれには、イネーブル／ディセーブル切替用スイッチが設けられる。当該イネーブル／ディセーブル切替用スイッチは、イネーブル信号ＥＮがＨＩＧＨレベルであるときにオンになり、イネーブル信号ＥＮがＬＯＷレベルであるときにオフになる。

【0038】

イネーブル信号ＥＮがＨＩＧＨレベルになると、コンパレータＣＯＭＰ１～ＣＯＭＰ９は、アドレス端子Ｔ＿Ａの電圧ＶＡをサンプリングする。その後、コンパレータＣＯＭＰｋは、アドレス端子Ｔ＿Ａの電圧ＶＡと基準電圧ＶＲＥＦｋとを比較する。コンパレータＣＯＭＰｋの比較動作が終了した後、イネーブル信号ＥＮはＨＩＧＨレベルからＬＯＷレベルに切り替わる。

【0039】

＜その他＞
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。これまでに説明してきた各種の実施形態は、矛盾のない範囲で適宜組み合わせて実施してもよい。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。

【0040】

上述した実施形態では、ＥＥＰＲＯＭ１は、プルアップ抵抗Ｒ１が内部抵抗であり、プルダウン抵抗Ｒ２が外付け接続される構成であったが、図１１に示すように、プルダウン抵抗Ｒ２が内部抵抗であり、プルアップ抵抗Ｒ１が外付け接続される構成であってもよい。図１１に示す構成では、プルダウン抵抗Ｒ２はトリミングが可能であり、当該トリミングの設定が不揮発性記憶部４に記憶されることが望ましい。また、プルアップ抵抗Ｒ１の第１端に印加される電圧は、抵抗Ｒ＿ＬＤ１～Ｒ＿ＬＤ１０によって構成される抵抗ラダー回路の第１端に印加される電圧と同一の電圧値であることが望ましい。

【0041】

上述した実施形態では、ＡＤコンバータＡ１は、３ビットのＡＤコンバータであったが、３ビットに限定されることはなく複数ビットのＡＤコンバータであればよい。すなわち、ＡＤコンバータＡ１から出力されるデジタルデータＤ１のビット数は３ビットに限定されることはなく、複数ビットであればよい。

【0042】

上述した実施形態では、ＥＥＰＲＯＭを例に挙げて説明したが、半導体集積回路装置はＥＥＰＲＯＭ以外であってもよい。

【0043】

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0044】

本開示の半導体集積回路装置（１）は、端子（Ｔ＿Ａ）と、第１端が前記端子に接続され、第２端に第１定電圧が印加されるように構成されたプルアップ抵抗（Ｒ１）、又は、第１端が前記端子に接続され、第２端にグラウンド電圧が印加されるように構成されたプルダウン抵抗（Ｒ２）のいずか一方である内部抵抗と、前記端子の電圧を、２ビット以上のビット数であるデジタルデータに変換するように構成されたＡＤコンバータ（ＣＯＭＰ１～ＣＯＭＰ９、Ｒ＿ＬＤ１～Ｒ＿ＬＤ１０、２）と、を備える構成（第１の構成）である。

【0045】

上記第１の構成の半導体集積回路装置において、前記内部抵抗はトリミングが可能であるように構成され、前記トリミングの設定を記憶するように構成された不揮発性記憶部（４）をさらに備える構成（第２の構成）であってもよい。

【0046】

上記第１又は第２の構成の半導体集積回路装置において、前記ＡＤコンバータは、複数の基準電圧を生成するように構成された抵抗ラダー回路（ＣＯＭＰ１～ＣＯＭＰ９）と、前記端子の電圧と前記複数の基準電圧それぞれとを比較するように構成された複数のコンパレータ（Ｒ＿ＬＤ１～Ｒ＿ＬＤ１０）と、前記複数のコンパレータの各出力を前記デジタルデータに変換するように構成されたエンコーダ（２）と、を含む構成（第３の構成）であってもよい。

【0047】

上記第３の構成の半導体集積回路装置において、前記内部抵抗は、前記プルアップ抵抗であり、前記第１定電圧と、前記抵抗ラダー回路の第１端に印加される第２定電圧とは、同一の電圧値である構成（第４の構成）であってもよい。

【0048】

上記第３の構成の半導体集積回路装置において、前記内部抵抗は、前記プルダウン抵抗であり、前記端子に前記プルアップ抵抗が外付け接続され、前記第１定電圧と、前記抵抗ラダー回路の第１端に印加される第２定電圧とは、同一の電圧値である構成（第５の構成）であってもよい。

【0049】

上記第３～第５いずれかの構成の半導体集積回路装置において、前記エンコーダは、前記端子に所定の電圧が印加された場合に、前記所定の電圧に応じた信号を出力するように構成されている構成（第６の構成）であってもよい。

【0050】

上記第３～第６いずれかの構成の半導体集積回路装置において、前記エンコーダは、前記端子にグラウンド電圧が印加された場合に、前記グラウンド電圧に応じた信号を出力するように構成されている構成（第７の構成）であってもよい。

【0051】

上記第３～第７いずれかの構成の半導体集積回路装置において、前記複数のコンパレータそれぞれは、チョッパ型コンパレータであり、前記チョッパ型コンパレータに設けられるＮＭＯＳトランジスタであるスイッチ（ＳＷ３）のゲートにブート電圧を供給するように構成されたブートストラップ回路（Ｂ１）をさらに備える構成（第８の構成）であってもよい。

【0052】

上記第３～第８いずれかの構成の半導体集積回路装置において、前記端子と前記ＡＤコンバータとの間に設けられるフィルタ回路（Ｆ１）をさらに備える構成（第９の構成）であってもよい。

【符号の説明】

【0053】

１、１０２、１０２＿１～１０２＿８ ＥＥＰＲＯＭ
２ エンコーダ
３ データ処理部
４ 不揮発性記憶部
１０１ マイクロコンピュータ１０１
Ａ１ ＡＤコンバータ
Ｂ１ ブートストラップ回路
ＣＯＭＰ１～ＣＯＭＰ９ コンパレータ
Ｆ１ フィルタ回路
ＩＮＶ１～ＩＮＶ３ インバータ
Ｑ１～Ｑ３ ＭＯＳ電界効果トランジスタ
Ｒ１ プルアップ抵抗
Ｒ２ プルダウン抵抗
Ｒ１１～Ｒ１４、Ｒ＿ＬＤ１～Ｒ＿ＬＤ１０ 抵抗
ＳＷ１～ＳＷ３ スイッチ
Ｔ＿Ａ、Ｔ＿Ａ０～Ｔ＿Ａ２ アドレス端子
Ｔ＿ＳＣＬ、Ｔ＿ＳＤＡ、Ｔ＿Ｖｃｃ、Ｔ＿ＧＮＤ、Ｔ＿ＷＰ 端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】