特開 2024-621 半導体装置及び半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000621

(43)【公開日】2024-01-09

(54)【発明の名称】半導体装置及び半導体記憶装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20231226BHJP

   H01L 21/28 20060101ALI20231226BHJP

   H01L 29/417 20060101ALI20231226BHJP

   H10B 12/00 20230101ALI20231226BHJP

【ＦＩ】

H01L29/78 618B

H01L29/78 626A

H01L29/78 616V

H01L29/78 613B

H01L21/28 301R

H01L21/28 301B

H01L29/50 M

H01L27/108 621C

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022099395

(22)【出願日】2022-06-21

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100140486

【弁理士】

【氏名又は名称】鎌田 徹

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100121843

【弁理士】

【氏名又は名称】村井 賢郎

(72)【発明者】

【氏名】安田 かすみ

(72)【発明者】

【氏名】河合 宏樹

【テーマコード（参考）】

4M104

5F083

5F110

【Ｆターム（参考）】

4M104AA03

4M104AA08

4M104AA09

4M104BB04

4M104BB14

4M104BB16

4M104BB18

4M104BB30

4M104BB36

4M104CC01

4M104GG16

5F083AD06

5F083AD24

5F083GA01

5F083GA06

5F083GA09

5F083GA11

5F083JA38

5F083JA39

5F083JA42

5F083JA60

5F083KA01

5F083KA05

5F083KA19

5F083MA06

5F083MA16

5F083MA19

5F083PR33

5F083ZA01

5F110AA01

5F110BB06

5F110CC09

5F110DD05

5F110EE01

5F110EE02

5F110EE04

5F110EE24

5F110FF02

5F110FF03

5F110GG01

5F110GG15

5F110GG58

5F110HK04

5F110HK07

5F110HK21

5F110HK42

5F110NN02

5F110NN23

5F110NN72

5F110NN74

(57)【要約】

【課題】酸素欠損の量を安定に制御し、かつ、キャリアの移動度を良好にすることが可能な半導体装置及び半導体記憶装置を提供する。
【解決手段】半導体装置は、第１電極５０と、第２電極３２と、第１電極５０及び第２電極３２とそれぞれ接する金属酸化物半導体４１と、ゲート電極４２と、金属酸化物半導体４１の少なくとも一部とゲート電極４２との間に設けられる絶縁膜４３と、を備え、金属酸化物半導体４１は、金属元素として、インジウムと、亜鉛と、ニオブと、を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１電極と、
第２電極と、
前記第１電極及び前記第２電極とそれぞれ接する金属酸化物半導体と、
ゲート電極と、
前記金属酸化物半導体の少なくとも一部と前記ゲート電極との間に設けられる絶縁膜と、を備え、
前記金属酸化物半導体は、金属元素として、インジウムと、亜鉛と、ニオブと、を含む、
半導体装置。

【請求項2】

前記金属酸化物半導体は、第１方向に沿って延在し、前記第１方向の両端において前記第１電極及び前記第２電極とそれぞれ接し、
前記ゲート電極は、前記金属酸化物半導体に対して前記第１方向と交わる第２方向に位置し、前記金属酸化物半導体における前記第１電極と前記第２電極との間の第１部分と前記絶縁膜を介して対向する、
請求項１に記載の半導体装置。

【請求項3】

前記金属酸化物半導体は、前記両端のみにおいて前記第１電極及び前記第２電極とそれぞれ接する、
請求項２に記載の半導体装置。

【請求項4】

前記第１電極は、
前記金属酸化物半導体と接し、インジウム、錫及び酸素を含む第１膜と、
前記第１膜に接し、前記第１膜に対する前記金属酸化物半導体の反対側に設けられ、タングステンを含む第２膜と、を含む、
請求項１又は２に記載の半導体装置。

【請求項5】

前記金属酸化物半導体における前記第１電極と前記第２電極との間の第１部分よりも前記第１電極に近い第２部分に含まれるニオブの原子パーセントは、前記第１部分よりも前記第２電極に近い第３部分に含まれるニオブの原子パーセントより大きい、
請求項１又は２に記載の半導体装置。

【請求項6】

前記金属酸化物半導体は、アモルファス構造を有する、
請求項１又は２に記載の半導体装置。

【請求項7】

前記金属酸化物半導体に含まれる前記亜鉛の原子パーセントを、前記金属酸化物半導体に含まれる前記インジウムの原子パーセントで除した値は、０．１５以上０．７５以下である、
請求項１又は２に記載の半導体装置。

【請求項8】

前記金属酸化物半導体は、前記金属元素としてガリウムをさらに含み、
前記金属酸化物半導体に含まれる前記ガリウムの原子パーセントを前記金属元素の原子パーセントで除した値は、０．２５以下である、
請求項７に記載の半導体装置。

【請求項9】

前記金属酸化物半導体に含まれる前記ニオブの原子パーセントを前記金属元素の原子パーセントで除した値は、０．２以下である、
請求項８に記載の半導体装置。

【請求項10】

前記金属酸化物半導体に含まれる前記ニオブの原子パーセントを前記金属元素の原子パーセントで除した値は、０．２以下である、
請求項１又は２に記載の半導体装置。

【請求項11】

前記半導体装置は、
半導体基板をさらに備え、
前記金属酸化物半導体は、前記第２電極に対して前記半導体基板から離れる方向に位置し、
前記第１電極は、前記金属酸化物半導体に対して前記半導体基板から離れる方向に位置する、
請求項１又は２に記載の半導体装置。

【請求項12】

請求項１又は２に記載の前記半導体装置と、
前記第２電極に接続された第１キャパシタ電極と、
前記第１キャパシタ電極と対向する第２キャパシタ電極と、
前記第１キャパシタ電極と前記第２キャパシタ電極との間に設けられた誘電膜と、を備える、
半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置及び半導体記憶装置に関する。

【背景技術】

【0002】

半導体素子の中には、金属酸化物半導体によって形成されたものがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開ＵＳ２０１３／０３０６９６５号明細書

【特許文献2】特開２０１７－８５０７１号公報

【特許文献3】特開２０２２－２０６８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

金属酸化物半導体に接続される部材の種類によらず、当該金属酸化物半導体における酸素欠損の量及びキャリアの移動度を制御しやすい金属酸化物半導体の材料が求められている。

【0005】

本開示は、酸素欠損の量を安定に制御し、かつ、キャリアの移動度を良好にすることが可能な半導体装置及び半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示に係る半導体装置は、第１電極と、第２電極と、前記第１電極及び前記第２電極とそれぞれ接する金属酸化物半導体と、ゲート電極と、前記金属酸化物半導体の少なくとも一部と前記ゲート電極との間に設けられる絶縁膜と、を備え、前記金属酸化物半導体は、金属元素として、インジウムと、亜鉛と、ニオブと、を含む。

【0007】

本開示に係る半導体記憶装置は、前記半導体装置と、前記第２電極に接続された第１キャパシタ電極と、前記第１キャパシタ電極と対向する第２キャパシタ電極と、前記第１キャパシタ電極と前記第２キャパシタ電極との間に設けられた誘電膜と、を備える。

【図面の簡単な説明】

【0008】

【図1】メモリセルアレイの回路構成例を説明するための回路図である。

【図2】半導体記憶装置の構造例を説明するための断面模式図であり、ＹＺ面に平行な断面の一部を示す。

【発明を実施するための形態】

【0009】

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

【0010】

以下、本実施形態に係る半導体記憶装置の構成について説明する。各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸＋側、矢印とは逆方向をＸ軸－側と呼ぶことがあり、その他の軸についても同様である。なお、Ｚ軸＋側及びＺ軸－側を、それぞれ「上側」及び「下側」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。

【0011】

本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。

【0012】

実施形態の半導体記憶装置１０１は、ＯＳ－ＲＡＭ（Oxide Semiconductor-Random Access Memory）であって、メモリセルアレイを備える。

【0013】

図１に示すように、メモリセルアレイは、複数のメモリセルＭＣと、複数のワード線ＷＬと、複数のビット線ＢＬと、を含む。

【0014】

図１には、複数のワード線ＷＬの一例として、ワード線ＷＬｎ、ワード線ＷＬｎ＋１及びワード線ＷＬｎ＋２が示される（ここで、ｎは整数である）。また、図１には、ビット線ＢＬの一例として、ビット線ＢＬｍ、ビット線ＢＬｍ＋１及びビット線ＢＬｍ＋２が示される（ここで、ｍは整数である）。なお、複数のメモリセルＭＣの個数は、図１に示す個数に限定されない。

【0015】

複数のメモリセルＭＣは、例えばマトリクス状に配列されることにより、メモリセルアレイを形成する。メモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を含む。

【0016】

行方向に沿って設けられる一連のメモリセルＭＣは、自己の属する行（例えば第ｎ行）に対応するワード線ＷＬ（例えばワード線ＷＬｎ）に接続される。列方向に沿って設けられる一連のメモリセルＭＣは、自己の属する列（例えば第ｍ＋２列）に対応するビット線ＢＬ（例えばビット線ＢＬｍ＋２）に接続される。

【0017】

詳細には、メモリセルＭＣに含まれるメモリトランジスタＭＴＲのゲートは、当該メモリセルＭＣの属する行に対応するワード線ＷＬに接続される。メモリトランジスタＭＴＲのソース又はドレインの一方は、当該メモリセルＭＣの属する列に対応するビット線ＢＬに接続される。

【0018】

メモリセルＭＣに含まれるメモリキャパシタＭＣＰの一方の電極は、当該メモリセルＭＣに含まれるメモリトランジスタＭＴＲのソース又はドレインの他方に接続される。メモリセルＭＣの他方の電極は、特定の電位を供給する電源線（図示しない）に接続される。

【0019】

メモリセルＭＣは、対応するワード線ＷＬの電位に基づくメモリトランジスタＭＴＲのスイッチングにより、対応するビット線ＢＬを流れる電流によるメモリキャパシタＭＣＰへの電荷の蓄積によってデータを保持可能に構成される。

【0020】

図２に示すように、半導体記憶装置１０１は、半導体基板１０と、回路１１と、キャパシタ２０と、半導体装置３０と、導電体３３と、絶縁層３４、３５、４５及び６３と、を備える。

【0021】

キャパシタ２０は、電気伝導体２１と、絶縁膜２２（誘電膜）と、導電体２３と、電気伝導体２４（第１キャパシタ電極）及び２５（第２キャパシタ電極）と、を含む。

【0022】

半導体装置３０は、電界効果トランジスタ４０（半導体素子）と、導電性酸化物層３２（第２電極）と、第１電極５０と、を含む。

【0023】

電界効果トランジスタ４０は、酸化物半導体層４１（金属酸化物半導体）と、導電層４２（ゲート電極）と、絶縁層４３（絶縁膜）と、を含む。第１電極５０は、導電性酸化物層５１（第１膜）と、導電層５２（第２膜）と、を含む。

【0024】

回路１１は、半導体記憶装置１０１の複数のメモリセルＭＣ（半導体装置３０）のうち、所定のメモリセルＭＣを選択するためのデコーダ、ビット線ＢＬに接続されるセンスアンプ、ＳＲＡＭから構成されるレジスタなどの周辺回路を構成する。回路１１は、ＣＭＯＳプロセスで形成されたＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）及びＮチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）の電界効果トランジスタを有するＣＭＯＳ回路を含んでよい。

【0025】

回路１１の電界効果トランジスタは、例えば単結晶シリコン基板などの半導体基板１０を用いて形成可能である。Ｐｃｈ－ＦＥＴ及びＮｃｈ－ＦＥＴは、半導体基板１０にチャネル領域とソース領域とドレイン領域とを有し、半導体基板１０の表面に近接した領域において半導体基板１０の表面と略平行なＸ軸方向又はＹ軸方向にキャリアを流すためのチャネルを有する、いわゆる、横型の電界効果トランジスタである。なお、半導体基板１０はＰ型乃至Ｎ型の導電型を有していてもよい。なお、図２は、便宜のため、回路１１の電界効果トランジスタの一例を図示する。

【0026】

キャパシタ２０は、メモリセルＭＣに含まれるメモリキャパシタＭＣＰである（図１参照）。図２には、４つのキャパシタ２０を図示しているが、キャパシタ２０の個数は、４つに限定されない。

【0027】

本実施形態では、キャパシタ２０は、半導体基板１０の上側（半導体基板１０の表面よりも上方の領域）に設けられる。キャパシタ２０における第１キャパシタ電極に相当する電気伝導体２４は、導電性酸化物層３２に接続される。キャパシタ２０における第２キャパシタ電極に相当する電気伝導体２５は、電気伝導体２４と対向する。絶縁膜２２は、電気伝導体２４と電気伝導体２５との間に設けられる。

【0028】

キャパシタ２０は、ピラー型キャパシタ及びシリンダー型キャパシタなどの３次元キャパシタである。電気伝導体２４は、電気伝導体２１と絶縁膜２２との間に設けられる。電気伝導体２５は、絶縁膜２２と絶縁層３４との間及び絶縁膜２２と導電体２３との間に設けられる。

【0029】

電気伝導体２１は、アモルファスシリコンなどの材料を含んでよい。絶縁膜２２は、酸化ハフニウムなどの材料を含んでよい。導電体２３、電気伝導体２４及び電気伝導体２５は、タングステン（Ｗ）及び窒化チタン（ＴｉＮ）などの材料を含んでよい。

【0030】

導電体３３は、回路１１と半導体装置３０とを電気的に接続する配線を含む。導電体３３は、ビア配線を含んでよく、例えば図２に示されるようにＺ軸方向に延伸してワード線ＷＬと半導体基板１０上に設けられる回路１１とを接続するビア配線を有する。導電体３３は、例えば銅を含む。

【0031】

絶縁層３４は、複数のキャパシタ２０間に設けられる。絶縁層３４は、例えばシリコンと酸素とを含有するシリコン酸化膜である。

【0032】

絶縁層３５は、絶縁層３４の上側に設けられる。絶縁層３５は、例えばシリコンと窒素とを含有するシリコン窒化膜である。

【0033】

半導体装置３０は、キャパシタ２０の上側に設けられる。半導体装置３０における導電性酸化物層３２は、電気伝導体２１の上側に設けられる。導電性酸化物層３２は、インジウム－錫－酸化物（ＩＴＯ）などの金属酸化物を含む。

【0034】

電界効果トランジスタ４０は、メモリセルＭＣのメモリトランジスタＭＴＲに相当する。電界効果トランジスタ４０は、導電性酸化物層３２の上側に設けられる。

【0035】

電界効果トランジスタ４０における酸化物半導体層４１は、第１電極５０及び導電性酸化物層３２とそれぞれ当接する。酸化物半導体層４１は、導電性酸化物層３２に対して半導体基板１０から離れる方向（Ｚ軸＋方向に相当し、上方と呼んでもよい）に位置する。第１電極５０は、酸化物半導体層４１に対して半導体基板１０から離れる方向（Ｚ軸＋方向に相当し、上方と呼んでもよい）に位置することにより、半導体基板１０の表面に略垂直なＺ軸方向（第１方向）に延伸するチャネルを有する、いわゆる、縦型のトランジスタである。

【0036】

酸化物半導体層４１は、Ｚ軸方向（第１方向）に延在する柱状体である。酸化物半導体層４１は、電界効果トランジスタ４０のチャネルを形成する。酸化物半導体層４１は、アモルファス構造を有する。

【0037】

また、酸化物半導体層４１は、酸素欠損がドナーとなる半導体であり、金属元素として、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、ニオブ（Ｎｂ）と、ガリウム（Ｇａ）と、を含む。詳細には、酸化物半導体層４１は、インジウム、ガリウム及び亜鉛の酸化物すなわちＩＧＺＯ（ＩｎＧａＺｎＯ）に５価のニオブの酸化物（Ｎｂ_２Ｏ_５）が添加されたものである。

【0038】

酸化物半導体層４１に含まれるガリウムの原子パーセントを、金属元素の原子パーセントすなわちインジウム、亜鉛、ニオブ及びガリウムの各々の原子パーセントの合計で除した値は、０．２５以下である。酸化物半導体層４１に含まれる亜鉛の原子パーセントを、酸化物半導体層４１に含まれるインジウムの原子パーセントで除した値は、０．１５以上０．７５以下である。酸化物半導体層４１に含まれるニオブの原子パーセントを、酸化物半導体層４１に含まれる金属元素の原子パーセントすなわちインジウム、亜鉛、ニオブ及びガリウムの各々の原子パーセントの合計で除した値は、０．２以下である。

【0039】

酸化物半導体層４１は、Ｚ軸方向の両端のみにおいて（例えば、Ｚ軸方向を向いた２つの端面において）第１電極５０及び導電性酸化物層３２とそれぞれ接する。酸化物半導体層４１のＺ軸＋側の一端は、導電性酸化物層５１を介して導電層５２に接続され、電界効果トランジスタ４０のソースまたはドレインの一方として機能する。酸化物半導体層４１のＺ軸－側の他端は、導電性酸化物層３２に接続され、電界効果トランジスタ４０のソースまたはドレインの他方として機能する。なお、酸化物半導体層４１は、自己の側面において第１電極５０及び導電性酸化物層３２の少なくとも一方と接する構成であってもよい。

【0040】

導電性酸化物層３２は、キャパシタ２０における電気伝導体２１と、電界効果トランジスタ４０における酸化物半導体層４１との間に設けられ、電界効果トランジスタ４０のソース電極またはドレイン電極の他方として機能する。導電性酸化物層３２は、電界効果トランジスタ４０における酸化物半導体層４１と同様に金属酸化物を含むため、電界効果トランジスタ４０と導電性酸化物層３２との接続抵抗を低減できる。

【0041】

導電層４２は、酸化物半導体層４１と対向して設けられる。酸化物半導体層４１と導電層４２との間に絶縁層４３が設けられる。導電層４２は、酸化物半導体層４１に対してＺ軸方向と交わる第２方向に位置する。酸化物半導体層４１における第１電極５０と導電性酸化物層３２との間の第１部分４１ａは絶縁層４３と接し、絶縁層４３は導電層４２と接する。

【0042】

本実施形態では、導電層４２は、Ｙ軸方向に延在する。導電層４２は、ＸＹ面において絶縁層４３を挟んで酸化物半導体層４１に重畳する。導電層４２は、電界効果トランジスタ４０のゲート電極を構成するとともに、ワード線ＷＬとして機能する。導電層４２は、例えば金属、金属化合物、又は、半導体を含む。導電層４２は、例えば、タングステン、チタン（Ｔｉ）、窒化チタン、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む。導電層４２は導電体３３に接続される。

【0043】

絶縁層４３は、ＸＹ面において、酸化物半導体層４１と導電層４２との間に設けられる。絶縁層４３は、電界効果トランジスタ４０のゲート絶縁膜を形成する。絶縁層４３は、例えば、シリコンと、酸素または窒素と、を含む。

【0044】

電界効果トランジスタ４０は、ゲート電極がチャネルを囲んで配置される、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。ＳＧＴにより半導体記憶装置の面積を小さくできる。

【0045】

酸化物半導体を含むチャネル層を有する電界効果トランジスタは、半導体基板１０に設けられた電界効果トランジスタよりもオフリーク電流が低い。よって、例えばメモリセルＭＣに保持されたデータを長く保持できるため、リフレッシュ動作の回数を減らすことができる。また、酸化物半導体を含むチャネル層を有する電界効果トランジスタは、低温プロセスで形成可能であるため、キャパシタ２０に熱ストレスを与えることを抑制できる。

【0046】

絶縁層４５は、例えば複数の電界効果トランジスタ４０の間に設けられる。絶縁層４５は、例えばシリコンと酸素とを含有するシリコン酸化膜である。

【0047】

第１電極５０は、酸化物半導体層４１と当接する。第１電極５０における導電性酸化物層５１は、インジウム、錫及び酸素を含む。具体的には、導電性酸化物層５１は、インジウム及び錫の酸化物（ＩＴＯ）を含む。導電性酸化物層５１は、酸化物半導体層４１の上側の端面に当接する。

【0048】

導電性酸化物層５１は、電界効果トランジスタ４０のソース電極またはドレイン電極の一方として機能する。導電性酸化物層５１は、酸化物半導体層４１と同様に金属酸化物を含むため、電界効果トランジスタ４０と導電性酸化物層５１との接続抵抗を低減できる。

【0049】

導電層５２は、導電性酸化物層５１の少なくとも一部の上側に設けられ、導電性酸化物層５１に当接する。導電層５２は、図示しないビット線ＢＬに電気的に接続される電極を形成する。導電層５２はビット線ＢＬを介して回路１１中のセンスアンプに電気的に接続される。導電層５２は、金属元素を含む。本実施形態では、導電層５２は、タングステンを含む。なお、導電層５２は、タングステン以外の他の金属元素を含んでもよい。

【0050】

絶縁層６３は、例えば導電性酸化物層５１と導電層５２とを含む積層の間に設けられる。絶縁層６３は、例えばシリコンと酸素とを含有するシリコン酸化膜である。

【0051】

半導体装置３０を形成するプロセスでは、酸化性雰囲気下で加熱処理が行われることによって、導電性酸化物層５１を介して酸化物半導体層４１に酸素を導入することができる。酸化性雰囲気は、例えば酸素、オゾン又は水蒸気等を含む。さらに、窒素雰囲気下で加熱処理が行われてもよい。なお、半導体装置３０を形成するプロセスでは、還元性雰囲気下で加熱処理が行われてもよい。

【0052】

導電層５２には、還元性を有するタングステンが含まれる。酸化物半導体層４１、導電性酸化物層５１及び導電層５２の加熱処理を行う場合、導電層５２に含まれるタングステンは、導電性酸化物層５１に含まれるＩＴＯから酸素を奪い、自らが酸化することがある。

【0053】

そして、導電性酸化物層５１に含まれるＩＴＯが、酸化物半導体層４１に含まれるＩＧＺＯから酸素を奪うことによって、酸化物半導体層４１に酸素欠損が生成される。

【0054】

酸化物半導体層４１における酸素欠損はドナーとして機能するので、酸化物半導体層４１に酸素欠損が過剰に生成されると、酸化物半導体層４１の電気的性質が金属に近づき半導体性が失われてしまう。ガリウムと酸素との結合が強いので、酸化物半導体層４１におけるガリウムの濃度を大きくすると、酸素欠損が抑制される。しかしながら、酸化物半導体層４１におけるキャリアの移動度が低下する問題がある。

【0055】

発明者らは、価数の大きい金属陽イオンの電気的引力が強いことに着目し、ＩＧＺＯに含まれるガリウムの代わりに価数の大きい金属陽イオンを配置させるか、又は価数の大きい金属陽イオンをＩＧＺＯにさらに加えることによって酸素欠損の抑制が期待できることを着想した。

【0056】

具体的には、発明者らは、価数の大きい金属陽イオンとして、５価の金属陽イオンとなり得るバナジウム（Ｖ）、ニオブ及びタンタル（Ｔａ）並びに６価の金属陽イオンとなり得るモリブデン、タングステン及びレニウム（Ｒｅ）について検討した。

【0057】

これらのうち、６価の金属陽イオンとなり得るＲｅの酸化物には昇華性があるため、安定性に乏しく、好ましくない。また、他の６価の金属陽イオンとなり得るＭｏ及びＷは、酸化物の結晶化温度が低いため、多結晶化しやすい。多結晶化すると、結晶粒界がランダムに生成されるため、チャネルごとの抵抗値にばらつきが生じてしまう。このため、Ｍｏ及びＷよりも酸化物の結晶化温度の高いＶ、Ｎｂ及びＴａが好ましい。

【0058】

Ｖ、Ｎｂ及びＴａのうち、Ｖ、Ｎｂ及びＴａの順に酸化物の結晶化温度が高くなる。また、Ｖ、Ｎｂ及びＴａのうち、Ｖ、Ｎｂ及びＴａの順に酸化物のバンドギャップが大きくなる。

【0059】

Ｖを添加する場合、酸化物の原子の再配置による結晶化が低い温度で起こるため、Ｖと酸素との結合が弱いことが推測される。つまり、Ｖが添加された金属酸化物半導体では、酸素欠損が発生しやすいので、金属酸化物半導体の電気的性質が金属に近づく。また、Ｖを添加したときの酸化物のバンドギャップが小さいことによっても、金属酸化物半導体の電気的性質が金属に近づく。このため、当該金属酸化物半導体におけるリーク電流が増大してしまう。

【0060】

一方、Ｔａを添加する場合、Ｔａを添加したときの酸化物のバンドギャップが大きいことによって金属酸化物半導体の電気的性質が絶縁体に近づくため、当該金属酸化物半導体におけるキャリアの移動度が低下する。

【0061】

金属元素としてＮｂを金属酸化物半導体に添加する場合、結晶化温度が高いので、当該金属酸化物半導体をアモルファス構造にしやすくすることができる。このようにアモルファス構造にすることにより、粒界のばらつきが小さくすることができるので、チャネルごとの電気的特性のばらつきを抑制することができる。

【0062】

また、Ｎｂと酸素との結合が強いので、酸素欠損が過剰に生成されることを抑制することができる。さらに、Ｎｂを添加したときには、当該金属酸化物半導体のバンドギャップをその電気的性質が良好な半導体性となるように適切な値にすることができる。したがって、チャネルごとの電気的特性のばらつきを抑制し、酸素欠損の量を安定に制御し、かつ、キャリアの移動度を良好にすることができる。

【0063】

（変形例１）
図２に示すように、酸化物半導体層４１において、第１部分４１ａよりも第１電極５０に近い第２部分４１ｂに含まれるニオブの原子パーセントは、第１部分４１ａよりも導電性酸化物層３２に近い第３部分４１ｃに含まれるニオブの原子パーセントより大きい。

【0064】

このように、Ｗを含む導電層５２に近い第２部分４１ｂにおいて、酸素と強く結合するニオブの原子パーセントを大きくする構成により、第２部分４１ｂにおいて顕著な酸素の引き抜きをＮｂによって効果的に妨げることができるので、酸素欠損を抑制することができる。

【0065】

（ａ）本実施形態では、ＩＧＺＯにＮｂを添加する構成について説明したが、これに限定するものではない。インジウムの酸化物（Ｉｎ_２Ｏ_３）及び亜鉛の酸化物（ＺｎＯ）の二元系酸化物すなわちＩＺＯ（ＩｎＺｎＯ）にＮｂの酸化物（Ｎｂ_２Ｏ_５）を添加する構成であってもよい。この場合、酸化物半導体層４１に含まれる亜鉛の原子パーセントを、酸化物半導体層４１に含まれるインジウムの原子パーセントで除した値が、０．１５以上０．７５以下である構成が好ましい。また、酸化物半導体層４１に含まれるＮｂの原子パーセントを、酸化物半導体層４１に含まれる金属元素の原子パーセントすなわちインジウム、亜鉛及びニオブの各々の原子パーセントの合計で除した値が、０．２以下である構成が好ましい。

【0066】

（ｂ）本実施形態では、電界効果トランジスタ４０がＳＧＴである構成について説明したが、これに限定するものではない。電界効果トランジスタ４０は、ボトムゲート型構造などの他の構造を有する構成であってもよい。

【0067】

（ｃ）本実施形態では、電界効果トランジスタ４０がＯＳ－ＲＡＭに用いられる構成について説明したが、これに限定するものではない。電界効果トランジスタ４０は、ＯＳ－ＲＡＭ以外の半導体装置に適用することも可能である。

【0068】

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

【符号の説明】

【0069】

１０…半導体基板
１１…回路
２０…キャパシタ
２１…電気伝導体
２２…絶縁膜
２３…導電体
２４、２５…電気伝導体
３０…半導体装置
３２…導電性酸化物層
３３…導電体
３４、３５…絶縁層
４０…電界効果トランジスタ
４１…酸化物半導体層
４１ａ…第１部分
４１ｂ…第２部分
４１ｃ…第３部分
４２…導電層
４３、４５…絶縁層
５０…第１電極
５１…導電性酸化物層
５２…導電層
６３…絶縁層
１０１…半導体記憶装置

【図1】

【図2】