特開 2024-6231 半導体装置の製造方法及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024006231

(43)【公開日】2024-01-17

(54)【発明の名称】半導体装置の製造方法及び半導体装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240110BHJP

   H01L 21/336 20060101ALI20240110BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022106936

(22)【出願日】2022-07-01

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】碇山 理究

(72)【発明者】

【氏名】奥田 真也

(72)【発明者】

【氏名】今野 拓也

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA10

5F083GA25

5F083GA27

5F083JA04

5F083JA19

5F083JA39

5F083JA40

5F083MA05

5F083MA06

5F083MA16

5F083PR03

5F083PR21

5F083PR22

5F083PR40

5F101BA46

5F101BA47

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH14

(57)【要約】

【目的】絶縁層の撓み及び反りを抑制可能な半導体装置の製造方法を提供する。
【構成】実施形態の半導体装置の製造方法は、第１の犠牲膜層と第２の犠牲膜層とが交互に積層された積層膜を形成する工程と、前記積層膜の各層の前記第１の犠牲膜層を除去する工程と、各層の前記第１の犠牲膜層が除去された後に、前記積層膜の各層の前記第２の犠牲膜層をそれぞれ絶縁層に置換する工程と、各層の前記第２の犠牲膜層がそれぞれ前記絶縁層に置換された後に、各層の前記第１の犠牲膜層が除去されたことにより形成された各層の空間にそれぞれ導電層を形成する工程と、を備えたことを特徴とする。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１の犠牲膜層と第２の犠牲膜層とが交互に積層された積層膜を形成する工程と、
前記積層膜の各層の前記第１の犠牲膜層を除去する工程と、
各層の前記第１の犠牲膜層が除去された後に、前記積層膜の各層の前記第２の犠牲膜層をそれぞれ絶縁層に置換する工程と、
各層の前記第２の犠牲膜層がそれぞれ前記絶縁層に置換された後に、各層の前記第１の犠牲膜層が除去されたことにより形成された各層の空間にそれぞれ導電層を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。

【請求項2】

前記第２の犠牲膜層として、カーボン膜層が用いられることを特徴とする請求項１記載の半導体装置の製造方法。

【請求項3】

各層の前記第１の犠牲膜層が除去されたことにより形成された各層の前記空間を介して、成膜ガスとエッチングガスとを交互に供給することにより、前記積層膜の各層の前記第２の犠牲膜層はそれぞれ前記絶縁層に置換されることを特徴とする請求項１又は２記載の半導体装置の製造方法。

【請求項4】

前記絶縁層の材料として、酸化シリコンが用いられることを特徴とする請求項１又は２記載の半導体装置の製造方法。

【請求項5】

互いに離間して積層され、その積層方向と交差する方向に延びる板状に形成された複数の導電層と、
前記複数の導電層の各導電層間に形成された複数の絶縁層と、
前記複数の導電層の各導電層と同じ高さ位置に各層が形成された複数の窒化膜層と、
前記複数の絶縁層の各絶縁層と同じ高さ位置に各層が形成された複数のカーボン膜層と、
前記複数の導電層と前記複数の絶縁層とを貫通する半導体を含むチャネルボディと、
前記複数の導電層と、前記チャネルボディの間に設けられた、電荷蓄積膜を含むメモリ膜と、
を備えたことを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。

【背景技術】

【0002】

半導体装置、特に、半導体記憶装置の開発において、大容量化、低コスト化等を達成すべく、メモリセルの微細化が進められている。例えば、メモリセルを３次元的に配置した３次元ＮＡＮＤ型フラッシュメモリ装置の開発が進められている。３次元ＮＡＮＤ型フラッシュメモリ装置では、絶縁層を介して積層されたワード線層に、ワード線層面に垂直な方向（いわゆる縦方向）にメモリセルを繋げたＮＡＮＤストリングが形成される。これにより、２次元状にメモリセルを配置する場合に比べて高集積化を達成している。

【0003】

３次元ＮＡＮＤ型フラッシュメモリ装置において、上述した構造を形成する手法として、例えば、犠牲膜層と絶縁層とを積層した積層膜を形成する。そして、かかる積層膜の犠牲膜層を除去した後、除去されたことにより形成された空間にワード線層を形成することが行われる。その際、犠牲膜層が除去されたことにより梁状となった絶縁層に撓みや反りが生じてしまう場合があるといった問題があった。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１２－００４２４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施形態は、絶縁層の撓み及び反りを抑制可能な半導体装置の製造方法及び半導体装置を提供する。

【課題を解決するための手段】

【0006】

実施形態の半導体装置の製造方法は、第１の犠牲膜層と第２の犠牲膜層とが交互に積層された積層膜を形成する工程と、前記積層膜の各層の前記第１の犠牲膜層を除去する工程と、各層の前記第１の犠牲膜層が除去された後に、前記積層膜の各層の前記第２の犠牲膜層をそれぞれ絶縁層に置換する工程と、各層の前記第２の犠牲膜層がそれぞれ前記絶縁層に置換された後に、各層の前記第１の犠牲膜層が除去されたことにより形成された各層の空間にそれぞれ導電層を形成する工程と、を備えたことを特徴とする。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態における半導体装置の構成の一部を示す上面図である。

【図2】第１の実施形態における半導体装置の構成の一例を示す断面図である。

【図3】第１の実施形態における半導体装置の構成の他の一例を示す断面図である。

【図4】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。

【図5】第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。

【図6】第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。

【図7】第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。

【図8】第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。

【図9】第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。

【図10】第１の実施形態におけるメモリセル領域の構成の一例を示す断面図である。

【図11】第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。

【図12】第１の実施形態の比較例における積層膜の犠牲膜を除去した状態の一例を示す図である。

【図13】第１の実施形態における積層膜の犠牲膜を除去した状態の一例を示す図である。

【図14】第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。

【図15】第１の実施形態における犠牲膜Ｂ層／絶縁層置換工程の内部工程の一例を示すフローチャート図である。

【図16】第１の実施形態における犠牲膜Ｂ層／絶縁層置換工程の内部工程を示す断面図である。

【図17】第１の実施形態におけるメモリセル領域の構成の他の一例を示す断面図である。

【図18】第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。

【図19】第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。

【図20】第１の実施形態におけるエッチングレートの一例を示す図である。

【発明を実施するための形態】

【0008】

以下、実施形態では、半導体装置の一例として、３次元ＮＡＮＤ型フラッシュメモリ装置について図面を参照して説明する。以下において、基板面に平行であって互いに直交する２方向をｘ方向とｙ方向とする。また、基板面に直交する方向をｚ方向とする。よって、ｘ，ｙ，ｚ方向は互いに直交する方向同士となる。

【0009】

（第１の実施形態）
図１は、第１の実施形態における半導体装置の構成の一部を示す上面図である。図１の例では、メモリセルアレイの一部を示している。図１の例では、メモリセルアレイの一部として、例えば、２つのセルブロック（メモリセル領域）と、ビット線（ＢＬ）コンタクト領域と、２つの無効領域と、ワード線（ＷＬ）コンタクト領域と、が配置される構成を示している。２つのセルブロックはｙ方向に離間して配置される。２つのセルブロックの間にＢＬコンタクト領域がそれぞれ無効領域を介して配置される。各セルブロック内には、複数のメモリセルが配置される。ＢＬコンタクト領域には、メモリセルアレイの周辺回路とビット線とを電気的に接続するための貫通コンタクトを配置する。また、各セルブロックのｘ方向端部（或いはｘ方向中央部）にはＷＬコンタクト領域が配置される。ＷＬコンタクト領域には、ワード線を周辺回路へと引き出すためのコンタクトを配置する。

【0010】

図２は、第１の実施形態における半導体装置の構成の一例を示す断面図である。図２の例では、図１のＡＡ断面の一例を示している。図２において、第１の実施形態における半導体装置では、下層配線２００上に、半導体記憶装置におけるワード線となる互いに離間して積層された複数の導電層１０の各層の導電層１０と、ｚ方向に隣接する導電層１０同士間を絶縁する複数の絶縁層１２の各層の絶縁層１２とが交互に積層されている。各層の導電層１０は、ＷＬコンタクト領域とメモリセル領域とに跨がるように、複数の導電層１０の積層方向と交差するｘ方向に延びる板状の層である。図２の例では、下層配線２００上に、まず絶縁層１３が配置され、絶縁層１３上に第１層目の導電層１０が配置される。以降、絶縁層１２と導電層１０の積層膜が形成される。最上層の導電層１０上は絶縁層１９で覆われる。

【0011】

図２において、複数のコンタクト１６が、ＷＬコンタクト領域内における複数の導電層１０が積層された位置で、複数の導電層１０のうち下層配線２００とは反対側から互いに異なる数の導電層１０を貫通する。そして、複数のコンタクト１６は、複数の導電層１０のうち互いに異なる導電層１０と接続する。このように、複数の導電層１０と複数の絶縁層１２との積層体は、ＷＬコンタクト領域内で各テラスを構成する階段形状には加工されず、各コンタクト１６が接続する位置において、同じ層数の積層状態を維持している。各コンタクト１６の側壁及び底面には、窒化チタン（ＴｉＮ）等を用いたバリアメタル膜５２が配置される。各コンタクト１６は、底面に配置されるバリアメタル膜５２を介して、導電層１０と接続する。図２の例では、例えば４層の導電層１０が示されており、各導電層１０にそれぞれコンタクト１６が接続する様子が示されている。導電層１０の数はこれに限るものではない。さらに多くの導電層がｚ方向に積層されると好適である。下層側から５層目以降の各導電層１０についてもそれぞれコンタクト１６が接続することは言うまでもない。

【0012】

例えば、下層側から１層目の導電層１０に接続するコンタクト１６は、上層側の３つの導電層１０を貫通する。下層側から２層目の導電層１０に接続するコンタクト１６は、上層側の２つの導電層１０を貫通する。下層側から３層目の導電層１０に接続するコンタクト１６は、上層側の１つの導電層１０を貫通する。各コンタクト１６の側面には、バリアメタル膜５２を介して絶縁膜２３が配置され、それぞれのコンタクト１６が貫通している導電層１０との間が絶縁されている。各コンタクト１６の材料として、タングステン（Ｗ）等の導電性の材料が用いられることは言うまでもない。

【0013】

第１の実施形態では、各コンタクト１６の側壁側に形成された絶縁膜２３と貫通する導電層１０との間に絶縁層１２と一体となって形成される絶縁膜（Ｄ部）が配置される。絶縁膜（Ｄ部）が配置されることにより、絶縁膜２３だけの場合と比べて、絶縁膜全体での膜厚を大きくできるので、各コンタクト１６と貫通する導電層１０との間の絶縁性を向上できる。

【0014】

ここで、図２の例では、各コンタクト１６が、自身が接続する導電層１０よりも上層の導電層１０を貫通する構成を示したが、これに限るものではない。ＷＬコンタクト領域において、複数の導電層１０と複数の絶縁層１２との積層体が、各テラスを構成する階段形状に加工されても構わない。

【0015】

また、メモリセル領域内で、複数の導電層１０と複数の絶縁層１２，１３，１９との積層体を積層方向（ｚ方向）に貫通する柱状のチャネルボディ２１が配置される。チャネルボディ２１の材料として、半導体材料が用いられる。そして、メモリセル領域内で、各導電層１０と、チャネルボディ２１の間に、電荷蓄積膜を含むメモリ膜２０が配置される。メモリ膜２０は、チャネルボディ２１側面全体を取り囲むように、複数の導電層１０と複数の絶縁層１２，１３，１９との積層体を積層方向に貫通する筒状に配置される。ワード線となる導電層１０と、メモリ膜２０と、メモリ膜２０に囲まれるチャネルボディ２１と、の組合せによって、１つのメモリセルを構成する。なお、柱状のチャネルボディ２１は、半導体材料を用いて底部を有する筒状の構造が形成され、その内部に絶縁材料を用いたコア部が配置されたものであっても良い。

【0016】

第１の実施形態では、メモリ膜２０と導電層１０との間に絶縁層１２と一体となって形成される絶縁膜（Ｃ部）が配置される。絶縁膜（Ｃ部）は、メモリ膜２０を構成するブロック絶縁膜の一部として機能する。

【0017】

同じチャネルボディ２１とメモリ膜２０が貫通する各層の導電層１０に形成されたメモリセルを繋げた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。また、１層の導電層１０には、複数のチャネルボディ２１と、各チャネルボディ２１を取り囲むメモリ膜２０とが配置される。図２の例では、３つのチャネルボディ２１とメモリ膜２０との組合せが示されている。

【0018】

各チャネルボディ２１の一端は、例えば、積層体より上層で、図示しないビット線コンタクト及びビット線にそれぞれ接続される。各チャネルボディ２１の他端は、例えば、積層体より下層で、半導体装置におけるソース線（ＳＬ）となる下層配線２００に共通に接続される。

【0019】

なお、複数の導電層１０において、最下層の導電層１０を含む下層側の１層以上、及び最上層の導電層１０を含む上層側の１層以上が、選択ゲート線となる導電層１０を構成してもよい。

【0020】

図３は、第１の実施形態における半導体装置の構成の他の一例を示す断面図である。図３の例では、図１のＢＢ断面の一例を示している。図３では、セルブロックの端部と無効領域とＢＬコンタクト領域の一部を示している。セルブロック内の構成は上述した通りである。セルブロックと無効領域との境界には絶縁膜１５２の壁（分離領域）が配置され、両領域を分離する。

【0021】

図３の例では、分離領域が絶縁膜１５２で埋め込まれている場合を示したが、これに限るものではない。絶縁膜１５２をスペーサとして、内部に導電部材が埋め込まれるように構成しても好適である。かかる導電部材の側部は絶縁膜１５２によって各層の導電層１０と電気的に分離される。そして、導電部材の底部は下層配線２００と電気的に接続されて、半導体記憶装置におけるソース線コンタクトとしての機能も担う。

【0022】

無効領域には、複数の導電層１０と複数の絶縁層１２との積層体と、複数の犠牲膜３０層と複数の犠牲膜３２層との積層体とがｙ方向に隣接する。複数の導電層１０と複数の絶縁層１２との積層体がメモリセル領域側に配置される。複数の犠牲膜３０層と複数の犠牲膜３２層との積層体がＢＬコンタクト領域側に配置される。犠牲膜３０層（窒化膜層の一例）の材料として、例えば、窒化シリコン（ＳｉＮ）が用いられると好適である。犠牲膜３２層（カーボン膜層の一例）の材料として、例えば、カーボン（Ｃ）が用いられると好適である。複数の犠牲膜３０層は、各層が複数の導電層１０の各導電層１０と同じ高さ位置に形成される。複数の犠牲膜３２層は、各層が複数の絶縁層１２の各絶縁層１２と同じ高さ位置に形成される。

【0023】

ＢＬコンタクト領域には、ｘ方向に並ぶ複数のコンタクト４０が配置される。複数のコンタクト４０は、複数の犠牲膜３０層と複数の犠牲膜３２層との積層膜と絶縁膜１３，１９と下層配線２００を貫通する。そして、下層配線２００の下方に形成される図示しない周辺回路に接続される。例えば、下層配線２００の下方の図示しない半導体基板及び半導体基板と下層配線２００の間の絶縁層内には、配線、及びトランジスタを含む各種素子が形成され、これらは、メモリセルアレイの周辺回路の一部として機能する。各コンタクト４０の側壁及び底面には、ＴｉＮ等を用いたバリアメタル膜４２が配置される。各コンタクト４０の側壁には、バリアメタル膜４２を介して絶縁膜４４が配置される。犠牲膜３２がカーボン膜等の導電膜である場合、絶縁膜４４によって、それぞれのコンタクト４０が貫通している犠牲膜３２との間が絶縁されている。各コンタクト４０の材料として、Ｗ等の導電性の材料が用いられることは言うまでもない。

【0024】

また、各絶縁層１２，１３，１９は、隣接する導電層１０との間に、後述するように例えば酸化アルミニウム膜（Ａｌ_２Ｏ_３）を介在させる構成にしても好適である。かかるケースでは、酸化アルミニウム膜は、メモリ膜２０側面の絶縁膜（Ｃ部）及びコンタクト１６側壁の絶縁膜（Ｄ部）と各導電層１０との間にも形成される。図２及び図３では、酸化アルミニウム膜の図示は省略している。

【0025】

図４は、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図４において、第１の実施形態における半導体装置の製造方法では、犠牲膜Ａ層と犠牲膜Ｂ層の積層膜形成工程（Ｓ１０２）と、ホール形成工程（Ｓ１０４）と、絶縁膜形成工程（Ｓ１０６）と、犠牲膜Ｃ埋め込み工程（Ｓ１０８）と、メモリ膜形成工程（Ｓ１１０）と、チャネル膜形成工程（Ｓ１１１）と、開口部形成工程（Ｓ１１２）と、犠牲膜Ａ層エッチング工程（Ｓ１１４）と、犠牲膜Ｂ層／絶縁層置換工程（Ｓ１１６）と、導電層埋め込み工程（Ｓ１１８）と、犠牲膜Ｃ除去工程（Ｓ１２０）と、スペーサエッチング工程（Ｓ１２２）と、コンタクト形成工程（Ｓ１２４）と、いう一連の工程を実施する。

【0026】

図５は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図５では、図４の犠牲膜Ａ層と犠牲膜Ｂ層の積層膜形成工程（Ｓ１０２）を示している。それ以降の工程は後述する。

【0027】

図５において、犠牲膜Ａ層と犠牲膜Ｂ層の積層膜形成工程（Ｓ１０２）として、下層配線２００上に、例えば、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ）法若しくは化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を用いて、犠牲膜３０（犠牲膜Ａ）層と犠牲膜３２（犠牲膜Ｂ）層とを交互に積層する。図５の例では、まず、図示しない半導体基板上に絶縁層を介して形成された下層配線２００上に絶縁層１３を形成した後、犠牲膜３０層と犠牲膜３２層とを交互に積層する場合を示している。半導体基板として、例えば、直径３００ミリのシリコンウェハが用いられる。そして、最上層の犠牲膜３０層上には絶縁層１９を形成する。絶縁層１３，１９の材料として、酸化シリコン（ＳｉＯ_２）を用いると好適である。かかる工程により、複数の犠牲膜３０層の各層の犠牲膜３０と、複数の犠牲膜３２層の各層の犠牲膜３２とが交互に積層された積層膜（積層体）が形成される。犠牲膜３０層に用いる犠牲膜として、例えば、ＳｉＮ膜を用いると好適である。また、犠牲膜３２層に用いる犠牲膜として、例えば、カーボン膜を用いると好適である。

【0028】

図６は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図６では、図４のホール形成工程（Ｓ１０４）を示している。それ以降の工程は後述する。

【0029】

図６において、ホール形成工程（Ｓ１０４）として、積層膜上の例えば絶縁層１９上から上述した犠牲膜３０と犠牲膜３２の積層膜を貫通する例えば断面円形の開口部（ホール）を形成する。ここでは、後にＷＬコンタクト領域となる領域にコンタクト形成用の複数のホール１５０ａ～１５０ｄが形成される。また、図示していないが、メモリセル領域に、同時に複数のメモリホールを形成しても好適である。コンタクト形成用の複数のホール１５０ａ～１５０ｄと複数のメモリホールは、一括して形成する場合に限るものではなく、別々に形成しても構わない。以下、別々に形成する場合を説明する。

【0030】

具体的には、図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁層１９上にレジスト膜が形成された状態に対し、露出した絶縁層１９とその下層に位置する犠牲膜３０層と犠牲膜３２層との積層膜を異方性エッチング法により除去することで、絶縁層１９の表面に対し、略垂直にコンタクトホールを形成することができる。例えば、一例として、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法によりコンタクトホール１５０ａ～１５０ｄを形成すればよい。

【0031】

例えば、各導電層１０のコンタクト用のコンタクトホール１５０ａ～１５０ｄの位置が開口するようにレジストパターンを形成する。そして、絶縁層１９をエッチングする。次に、最下層の導電層１０に接続するコンタクトホール１５０ａと下層側から３層目の導電層１０に接続するコンタクトホール１５０ｃの位置が開口するようにレジストパターンを形成する。そして、コンタクトホール１５０ａ，１５０ｃについて積層膜の上層側から１層分の犠牲膜３０をエッチングする。そして、レジストパターンをアッシングにより除去する。次に、コンタクトホール１５０ａと下層側から２層目の導電層１０に接続するコンタクトホール１５０ｂの位置が開口するようにレジストパターンを形成する。そして、コンタクトホール１５０ａ，１５０ｂについて上層側から２層分の犠牲膜３０とその間の犠牲膜３２とをエッチングする。そして、レジストパターンを除去する。これによりコンタクトホール１５０ａでは最下層の犠牲膜３０上に隣接する犠牲膜３２に到達するまで開口できる。コンタクトホール１５０ｂでは下層側から２層目の犠牲膜３０上に隣接する犠牲膜３２に到達するまで開口できる。コンタクトホール１５０ｃでは下層側から３層目の犠牲膜３０上に隣接する犠牲膜３２に到達するまで開口できる。コンタクトホール１５０ｄでは下層側から４層目の犠牲膜３０に到達するまで開口できる。このように、絶縁層１９のエッチングと、積層膜に対する２回のエッチングにより、４層分のコンタクトホール１５０ａ～１５０ｄを形成できる。よって、各導電層１０用のコンタクトホールを個別に開口する場合よりも少ないエッチング回数で各導電層１０用のコンタクトホール１５０ａ～１５０ｄを形成できる。

【0032】

図７は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図７では、図４の絶縁膜形成工程（Ｓ１０６）を示している。それ以降の工程は後述する。

【0033】

図７において、絶縁膜形成工程（Ｓ１０６）として、例えば、ＣＶＤ法を用いて、絶縁層１９表面と、コンタクトホール１５０ａ～１５０ｄの側壁及び底面に絶縁膜２３を形成する。絶縁膜２３の材料として、ＳｉＯ_２を用いると好適である。側壁に形成された絶縁膜２３は、最終的にコンタクト１６と貫通する導電層１０との間の絶縁膜２３として機能する。

【0034】

図８は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図８では、図４の犠牲膜Ｃ埋め込み工程（Ｓ１０８）を示している。それ以降の工程は後述する。

【0035】

図８において、犠牲膜Ｃ埋め込み工程（Ｓ１０８）として、例えば、ＣＶＤ法を用いて、コンタクトホール１５０ａ～１５０ｄ内を犠牲膜１７（犠牲膜Ｃ）で埋め込む。犠牲膜１７の材料として、例えば、アモルファスシリコン（α－Ｓｉ）を用いると好適である。犠牲膜１７の材料として、絶縁膜２３に対してエッチング耐性がある材料を用いる。

【0036】

図９は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図９では、図４のメモリ膜形成工程（Ｓ１１０）と、チャネル膜形成工程（Ｓ１１１）とを示している。それ以降の工程は後述する。

【0037】

図９において、メモリ膜形成工程（Ｓ１１０）として、メモリセル領域において、まず、絶縁膜２３と一体となった絶縁層１９から絶縁層１３まで貫通する図示しない複数のメモリホールを形成する。

【0038】

具体的には、図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁層１９上にレジスト膜が形成された状態に対し、露出した絶縁層１９とその下層に位置する犠牲膜３０層と犠牲膜３２層との積層膜と絶縁層１３とを異方性エッチング法により除去することで、絶縁層１９の表面に対し、略垂直にメモリホールを形成することができる。例えば、一例として、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法によりメモリホールを形成すればよい。

【0039】

そして、形成された各メモリホール内にそれぞれメモリ膜２０を形成する。

【0040】

図１０は、第１の実施形態におけるメモリセル領域の構成の一例を示す断面図である。図１０では、犠牲膜３０層が導電層１０（バリアメタル膜１１と金属膜）に置換された後の状態を示している。また、犠牲膜３２層が絶縁層１２に置換された後の状態を示している。メモリ膜２０は、ブロック絶縁膜２８と、電荷蓄積膜２６と、トンネル絶縁膜２４と、を有する。以下、具体的に、内部工程を説明する。

【0041】

ブロック膜形成工程として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホールの側壁面に沿ってブロック絶縁膜２８を形成する。ブロック絶縁膜２８は、電荷蓄積膜２６と導電層１０との間に電荷が流れることを抑制する膜である。ブロック絶縁膜２８の材料として、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）、或いはＳｉＯ_２膜を用いると好適である。これにより、メモリ膜２０の一部として、メモリホールの側壁面に沿って筒状に配置されたブロック絶縁膜２８が形成できる。

【0042】

次に、電荷蓄積膜形成工程として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホール内のブロック絶縁膜２８の側壁面に沿って電荷蓄積膜２６を形成する。電荷蓄積膜２６は、電荷を蓄積することが出来る材料を含む膜である。電荷蓄積膜２６の材料として、例えば、ＳｉＮを用いると好適である。これにより、メモリ膜２０の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６が形成できる。

【0043】

次に、トンネル絶縁膜形成工程として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホール内の電荷蓄積膜２６の側壁面に沿ってトンネル絶縁膜２４を形成する。トンネル絶縁膜２４は、絶縁性であるが、所定の電圧の印加により電流を流す絶縁膜である。トンネル絶縁膜２４の材料として、例えば、ＳｉＯ_２、或いはＳｉＯＮを用いると好適である。これにより、メモリ膜２０の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４が形成できる。

【0044】

上述した例では、ブロック絶縁膜２８を電荷蓄積膜２６の形成前に形成する場合を示しているが、これに限るものではない。メモリ膜形成工程（Ｓ１１０）では、電荷蓄積膜２６とトンネル絶縁膜２４とを形成しておき、後述する導電層埋め込み工程（Ｓ１１８）の際に、バリアメタル膜および導電性材料を埋め込む前に、後述する置換用溝を介して、ブロック絶縁膜２８を形成しても良い。

【0045】

或いは／及び、メモリ膜形成工程（Ｓ１１０）では、電荷蓄積膜２６とトンネル絶縁膜２４とを形成しておき、後述する犠牲膜Ｂ層／絶縁層置換工程（Ｓ１１６）の際に形成される絶縁膜（Ｃ部）をブロック絶縁膜２８として用いても良い。

【0046】

次に、チャネル膜形成工程（Ｓ１１１）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホール内のトンネル絶縁膜２４の内側壁面に沿って柱状にチャネルボディ２１となるチャネル膜を形成する。チャネル膜の材料として、半導体材料が用いられる。例えば不純物がドーピングされたシリコン（Ｓｉ）を用いると好適である。これにより、トンネル絶縁膜２４の内側壁面全周に沿って柱状にチャネルボディ２１が形成できる。

【0047】

メモリ膜２０とチャネルボディ２１が形成された積層体上を化学機械研磨（ＣＭＰ）法により平坦化した後に保護膜５１を形成すると好適である。保護膜５１の材料として、例えば、ＳｉＯ_２を用いると好適である。保護膜５１は、メモリセル領域だけではなくＷＬコンタクト領域についても形成されると好適である。

【0048】

開口部形成工程（Ｓ１１２）として、ｙ方向に各層の板状の導電層１０を分離するための溝状の図示しない複数の開口部を形成する。複数の開口部（溝）は、保護膜５１上から絶縁層１３まで貫通するように形成される。例えば、図３においてメモリセル領域と無効領域とを分離する分離領域を構成する絶縁膜１５２が埋め込まれる前の溝がかかる複数の開口部の１つに相当する。

【0049】

具体的には、図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て保護膜５１上にレジスト膜が形成された状態に対し、露出した保護膜５１とその下層に位置する絶縁層１９と犠牲膜３０層と犠牲膜３２層との積層膜と絶縁層１３とを異方性エッチング法により除去することで、保護膜５１の表面に対し、略垂直に溝（トレンチ）を形成することができる。例えば、一例として、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法により複数の開口部を形成すればよい。

【0050】

図１１は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１１では、図４の犠牲膜Ａ層エッチング工程（Ｓ１１４）を示している。それ以降の工程は後述する。

【0051】

図１１において、犠牲膜Ａ層エッチング工程（Ｓ１１４）として、積層膜の各層の犠牲膜３０層（第１の犠牲膜層）を除去する。具体的には、メモリセル領域内とＷＬコンタクト領域内の積層膜の各層の犠牲膜３０層をエッチングにより除去する。かかる構成は、犠牲膜３０層を導電層１０に置換するリプレース工程の一部となる。具体的には、以下のように実施する。まず、ウェットエッチング法（例えばホットリン酸処理）により、開口部形成工程（Ｓ１１２）により形成された図示しない複数の開口部（置換用溝）を介して、各層の犠牲膜３０層をエッチングにより除去する。これにより、各層の犠牲膜３２層間に空間３１が形成される。ＷＬコンタクト領域では、各層の犠牲膜３２層と交差して積層方向に延びる図示しない支柱が支持部材（ピラー）となって、崩れないように各層の犠牲膜３２層を支持することができる。メモリセル領域では、各層の犠牲膜３２層と交差して積層方向に延びるメモリ膜２０とチャネルボディ２１とが支持部材（ピラー）となって、崩れないように各層の犠牲膜３２層を支持することができる。

【0052】

図１２は、第１の実施形態の比較例における積層膜の犠牲膜を除去した状態の一例を示す図である。第１の実施形態の比較例では、犠牲膜３０層とＳｉＯ_２膜層との積層膜を用いる。比較例のかかる積層膜において、犠牲膜３０層をエッチングにより除去すると、図１２に示すように、梁となったＳｉＯ_２膜層に撓みや反りが生じる場合がある。これは、ＳｉＯ_２膜の圧縮応力或いは／及びエッチング時の洗浄液による表面張力にＳｉＯ_２膜の剛性が負けてしまうことに起因すると想定される。そのため、ＳｉＯ_２膜層よりもヤング率（縦弾性係数）が高い材料で梁を形成することが望ましい。

【0053】

図１３は、第１の実施形態における積層膜の犠牲膜を除去した状態の一例を示す図である。第１の実施形態では、上述したように、ＳｉＯ_２膜層の代わりに、例えば、カーボン膜を用いた犠牲膜３２層を積層膜に用いる。カーボン膜のヤング率はＳｉＯ_２膜のヤング率よりも大きい。具体的には、ヤング率が７０ＧＰａのＳｉＯ_２膜に対して、カーボン膜のヤング率は８０～１００ＧＰａかそれ以上が得られる。さらに、カーボンはガラス転移しないため、ガラス転移点以上の温度でのアニールによる応力シフトがない。また、熱膨張係数は、Ｓｉ：３．９，ＳｉＮ：２．６～３．５，ＳｉＯ_２：０．６，Ｃ：３．２である。このように、カーボンは、熱膨張係数がシリコン（Ｓｉ）及びＳｉＮ（犠牲膜３０に使用される材料）と近いため、高温時の反りを小さくできる。その結果、図１３に示すように、犠牲膜３０層をエッチングにより除去した後に、梁となった犠牲膜３２層の撓みや反りを抑制或いは低減できる。

【0054】

ここで、カーボン膜は導電性のため、導電層１０間の層間絶縁膜には適さない。そのため、後述する導電層埋め込み工程（Ｓ１１８）によりバリアメタル膜および導電性材料を埋め込む前に、犠牲膜３２層を絶縁層１２に置換する。

【0055】

図１４は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１４では、図４の犠牲膜Ｂ層／絶縁層置換工程（Ｓ１１６）を示している。それ以降の工程は後述する。

【0056】

図１４において、犠牲膜Ｂ層／絶縁層置換工程（Ｓ１１６）として、ＡＬＤ法を用いて、各層の犠牲膜３０層が除去された後に、積層膜の各層の犠牲膜３２層をそれぞれ絶縁層１２に置換する。具体的には、以下のように実施する。

【0057】

図１５は、第１の実施形態における犠牲膜Ｂ層／絶縁層置換工程の内部工程の一例を示すフローチャート図である。図１５において、第１の実施形態では、犠牲膜Ｂ層／絶縁層置換工程（Ｓ１１６）の内部工程として、成膜ガス供給工程（Ｓ２０２）と、パージ工程（Ｓ２０４）と、エッチングガス供給工程（Ｓ２０６）と、パージ工程（Ｓ２０８）と、の一連の工程を繰り返し実施する。各層の犠牲膜３０層が除去されたことにより形成された各層の空間３１を介して、成膜ガスとエッチングガスとを交互に供給することにより、積層膜の各層の犠牲膜３２層はそれぞれ絶縁層１２に置換される。

【0058】

図１６は、第１の実施形態における犠牲膜Ｂ層／絶縁層置換工程の内部工程を示す断面図である。図１６では、図１５に示す成膜ガス供給工程（Ｓ２０２）と、エッチングガス供給工程（Ｓ２０６）とを示す。

【0059】

図１６において、成膜ガス供給工程（Ｓ２０２）として、ＡＬＤ法を用いて、成膜ガスを犠牲膜３２層に供給する。成膜ガスは、開口部形成工程（Ｓ１１２）により形成された図示しない複数の開口部（置換用溝）を介して、梁となった犠牲膜３２層に供給される。成膜ガスの材料として、例えば、クロロシラン（Ｃｈｌｏｒｏｓｉｌａｎｅｓ）、アルキルアミノシラン（Ａｌｋｙｌ－ａｍｉｎｏｓｉｌａｎｅｓ）、或いは塩素と炭素を含まない前駆体（Ｃｈｌｏｒｉｎｅ－ｆｒｅｅ ａｎｄ ｃａｒｂｏｎ－ｆｒｅｅ ｐｒｅｃｕｒｓｏｒｓ）等を用いると好適である。クロロシランの一例として、例えば、ＳｉＨ_２Ｃｌ_２、或いはＳｉ_２Ｃｌ_６等が好適である。アルキルアミノシランの一例として、例えば、３ＤＭＡＳ（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）、或いはＢＴＢＡＳ（ＳｉＨ_２（ＮＨｔＢｕ）_２）等が好適である。塩素と炭素を含まない前駆体の一例として、ＳｉＨ_４、ＴＳＡ（Ｎ（ＳｉＨ_３）_３）、或いはＮＰＳ（（ＳｉＨ_３）_４Ｓｉ）等が好適である。成膜ガスは、前駆体（プリカーサ）となり、犠牲膜３２層の表面及び裏面に吸着する。

【0060】

図１６において、パージ工程（Ｓ２０４）として、パージガスを供給し、成膜ガスを排出する。パージガスとして、例えば、窒素（Ｎ_２）ガス、或いはアルゴン（Ａｒ）ガスを用いると好適である。

【0061】

図１６において、エッチングガス供給工程（Ｓ２０６）として、ＡＬＤ法を用いて、エッチングガスを供給する。エッチングガスは、犠牲膜３２層をエッチングする。犠牲膜３２として、カーボンを用いる場合、カーボンを酸化させることによりエッチングする。よって、エッチングガスの材料は、酸化剤となる、例えば、酸素（Ｏ_２）、オゾン（Ｏ_３）、水（Ｈ_２Ｏ）、過酸化水素（Ｈ_２Ｏ_２）が好適である。或いは、Ｏ_２、亜酸化窒素（Ｎ_２Ｏ）、二酸化炭素（ＣＯ_２）、或いはＨ_２Ｏを用いたプラズマが好適である。また、エッチングガスは、プリカーサを酸化及び分解させる酸化剤としても機能する。これにより、犠牲膜３２層の表面及び裏面に吸着したプリカーサはＳｉＯ_２膜となり、内側のカーボンはＣＯ_２ガスとなり犠牲膜３２から離脱する。

【0062】

図１６において、パージ工程（Ｓ２０８）として、パージガスを供給し、エッチングガスを排出する。

【0063】

かかる成膜ガス供給工程（Ｓ２０２）と、パージ工程（Ｓ２０４）と、エッチングガス供給工程（Ｓ２０６）と、パージ工程（Ｓ２０８）と、の一連の工程は、同じチャンバ内で続けて実施できる。

【0064】

これらの成膜ガスとエッチングガスとの交互供給の間、真空環境において基板（ウェハ）温度が、例えば、１００～８００℃に設定されると好適である。具体的には、プリカーサを酸化でき、かつ水が蒸発する温度以上でプリカーサが自己分解しない温度未満に設定されると好適である。かかる成膜ガス供給工程（Ｓ２０２）と、パージ工程（Ｓ２０４）と、エッチングガス供給工程（Ｓ２０６）と、パージ工程（Ｓ２０８）と、の一連の工程を繰り返し実施することで、犠牲膜３２層の表面側及び裏面側から絶縁層１２への置換を進行させることができる。

【0065】

絶縁層１２として、ＳｉＯ_２膜の層を形成できる。これにより、図１４に示すように、犠牲膜３２層を絶縁層１２に置換できる。このように、犠牲膜３０が除去された後に犠牲膜３２層から置換されることにより形成された絶縁層１２は、犠牲膜３０をエッチングするためのエッチング液に晒されないので、絶縁層１２には表面張力による撓みが生じない。

【0066】

なお、成膜ガスは、メモリ膜２０の露出面及びコンタクトホール１５０ａ～１５０ｄ側壁の絶縁膜２３の露出面にも合わせて吸着する。同様に、エッチングガスは、メモリ膜２０の露出面及びコンタクトホール１５０ａ～１５０ｄ側壁の絶縁膜２３の露出面に吸着したプリカーサを酸化及び分解させる。これにより、図１４に示すように、メモリ膜２０の側面に絶縁膜（Ｃ部）を形成する。同様に、コンタクトホール１５０ａ～１５０ｄ側壁の絶縁膜２３の側面に絶縁膜（Ｄ部）を形成する。ここで、犠牲膜３２層から絶縁層１２への置換では、犠牲膜３２層の表面側及び裏面側の両側から絶縁層１２への置換が進行するので、メモリ膜２０の側面及びコンタクトホール１５０ａ～１５０ｄ側壁には、例えば、絶縁層１２の膜厚の略１／２の膜厚で絶縁膜（Ｃ部及びＤ部）を形成できる。

【0067】

また、第１の実施形態では、絶縁層１３を最下層の犠牲膜３０の下層に配置し、絶縁層１９を最上層の犠牲膜３０の上層に配置することにより、各犠牲膜３２の表面及び裏面の両面を犠牲膜３０と隣接させることができる。言い換えれば、犠牲膜３０層を除去した場合に、表面側だけが空間３１となる絶縁層１３と裏面側だけが空間３１となる絶縁層１９は、犠牲膜３２ではなく、最初からＳｉＯ_２膜のような絶縁材料により成膜される。これにより、犠牲膜３２層の置換が終了した場合のカーボン残りを防止できる。

【0068】

上述した例では、犠牲膜３２層をＳｉＯ_２膜の層へと置換する場合を説明したが、これに限るものではない。例えば、犠牲膜３２層をＳｉＯＮ膜の層へと置換することもできる。かかる場合、成膜ガスはＳｉＯ_２膜の層へと置換する場合と同じガスを用いることができる。また、エッチングガスの材料として、酸化剤の他に、窒化剤として、アンモニア（ＮＨ_３）を供給する。或いは、ＮＨ_３、Ｎ_２を用いたプラズマを供給しても好適である。

【0069】

図１７は、第１の実施形態におけるメモリセル領域の構成の他の一例を示す断面図である。図１７では、導電層１０が形成された後の状態を示している。導電層１０の形成の前に、犠牲膜Ｂ層／絶縁層置換工程（Ｓ１１６）における絶縁層１２への置換に引き続き、同じチャンバを用いて、置換用溝を介して、ＡＬＤ法を用いて、かかる各層の絶縁層１２間の空間３１内に高誘電率（ｈｉｇｈ－ｋ）膜５３を形成しても好適である。高誘電率膜５３の材料として、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）などの金属酸化膜を用いることができる。これにより、空間３１内に露出した各層の絶縁層１２，１３，１９上と、絶縁膜（Ｃ部）上と、絶縁膜（Ｄ部）上とに、ブロック絶縁膜の一部として機能する高誘電率膜５３が形成される。なお、図２及び図３では、高誘電率膜５３の図示は省略している。

【0070】

図１８は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１８では、図４の導電層埋め込み工程（Ｓ１１８）を示している。それ以降の工程は後述する。

【0071】

図１８において、導電層埋め込み工程（Ｓ１１８）として、各層の犠牲膜３２層がそれぞれ絶縁層１２に置換された後に、各層の犠牲膜３０層が除去されたことにより形成された各層の空間３１にそれぞれ導電層１０を形成する。

【0072】

具体的には、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、開口部形成工程（Ｓ１１２）により形成された図示しない複数の開口部（置換用溝）を介して、各層の絶縁層１２間の空間３１の上下壁面及び側壁に、まずは図１０（或いは図１７）に示したバリアメタル膜１１を形成する。その後、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、かかる各層の絶縁層１２間の空間３１内にワード線となる導電性材料を埋め込み、導電層１０を形成する。バリアメタル膜１１の材料として、例えば、ＴｉＮを用いると好適である。また、導電層１０の導電性材料として、タングステン（Ｗ）を用いると好適である。

【0073】

図１９は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図１９では、図４の犠牲膜Ｃ除去工程（Ｓ１２０）を示している。それ以降の工程は後述する。

【0074】

図１９において、犠牲膜Ｃ除去工程（Ｓ１２０）として、まず、保護膜５１を除去した後、コンタクトホール１５０ａ～１５０ｄに埋め込まれた犠牲膜１７をエッチングにより除去する。

【0075】

次に、スペーサエッチング工程（Ｓ１２２）として、コンタクトホール１５０ａ～１５０ｄの底部に形成された絶縁膜２３（スペーサの一部）をエッチングにより除去し、引き続き、コンタクトホール１５０ａ～１５０ｃの下層の１層分の絶縁層１２をエッチングにより除去する。例えば、一例として、指向性を持った反応性イオンエッチング（ＲＩＥ）法により絶縁膜２３の底面部分及びその下層の絶縁層１２の露出した部分を除去すればよい。これにより、各コンタクトホール１５０ａ～１５０ｄの底面側に導電層１０を覆うバリアメタル膜１１を露出させることができる。

【0076】

次に、コンタクト形成工程（Ｓ１２４）として、まず、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、複数のコンタクトホール１５０ａ～１５０ｄ内の壁面及び底面に、ＴｉＮ等を用いたバリアメタル膜５２を形成する。

【0077】

そして、高さが異なる複数のコンタクトホール１５０ａ～１５０ｄ内に導電性材料を埋め込む。例えば、Ｗを埋め込む。これにより、図２に示したように、各コンタクト１６が、それぞれ対応する導電層１０と底面で接続する。また、各コンタクト１６の側壁に配置された側壁膜となる絶縁膜２３及び絶縁膜（Ｄ部）によって各コンタクト１６が貫通する導電層１０を各コンタクト１６から絶縁する。

【0078】

図２０は、第１の実施形態におけるエッチングレートの一例を示す図である。図２０の例では、絶縁層と犠牲膜３０との積層膜にメモリホールを形成する場合（絶縁膜と表示）とカーボン膜と犠牲膜３０との積層膜にメモリホールを形成する場合（導電膜有と表示）とを示している。メモリホールをＲＩＥ等のプラズマエッチング法により形成する場合、ホール内の絶縁層が帯電する。かかる帯電の影響によりエッチングレート（Ｅ／Ｒ）が低下する。これに対して、第１の実施形態では、積層膜はその間に導電性のカーボン膜を挟んで積層されているため、電荷をカーボン膜を介して逃がすことができる。そのため、帯電が生じにくい。その結果、メモリホールをＲＩＥ等のプラズマエッチング法により形成する場合、エッチングレートを向上できる。図２０の例では、絶縁層と犠牲膜３０との積層膜を加工する場合に比べて、エッチングレートが４倍程度向上することがわかる。コンタクトホールを形成する場合についても、同様に、エッチングレートを向上できる。

【0079】

また、上述した犠牲膜Ａ層エッチング工程（Ｓ１１４）におけるエッチング液の到達距離は、エッチング時間により制御される。そして、メモリセル領域及びＷＬコンタクト領域内の犠牲膜３０層が除去される程度の時間にエッチング時間は制御される。一方、無効領域内には置換用溝が形成されない、或いは形成される場合でも絶縁膜等により埋め込まれている。そのため、無効領域内にはエッチング時間内では除去できなかった犠牲膜３０層が残る。言い換えれば、無効領域内には、図３に示すように、犠牲膜３０層を除去できる限界位置（置換限界）が存在する。かかる限界位置よりもＢＬコンタクト領域側では、犠牲膜３０層が残ることになり、犠牲膜３０層が除去されたことによる各層の空間３１が形成されない。よって、犠牲膜Ｂ層／絶縁層置換工程（Ｓ１１６）において犠牲膜３２層が絶縁層１２に置換されることもない。その結果、図３に示すように、無効領域においては、複数の導電層１０と複数の絶縁層１２との積層体と、複数の犠牲膜３０層と複数の犠牲膜３２層との積層体とがｙ方向に隣接する。

【0080】

なお、図３に示すコンタクト４０の形成工程と絶縁膜１５２の埋め込み工程については説明を省略した。コンタクト４０は、コンタクト１６形成時に、合わせて形成すると好適である。絶縁膜１５２の埋め込みは、導電層１０形成後に実施される。

【0081】

以上のように、第１の実施形態によれば、積層膜の絶縁層１２の撓み及び反りを抑制できる。

【0082】

以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、犠牲膜３０層と犠牲膜３２層の積層体を含む領域は、メモリ領域とＢＬコンタクト領域の間の代わりに、或いは、メモリ領域とＢＬコンタクト領域の間に加えて、メモリ領域やＷＬコンタクト領域を含むメモリセルアレイの端部において犠牲膜３０層のエッチング工程で犠牲膜３０層を除去できる限界位置の、さらに外縁などに配置されていても構わない。

【0083】

また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。

【0084】

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置は、本発明の範囲に包含される。

【0085】

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。

【符号の説明】

【0086】

１０ 導電層、１１，４２，５２ バリアメタル膜、１２，１３，１９ 絶縁層、１６，４０ コンタクト、２３，４４ 絶縁膜、２０ メモリ膜、２１ チャネルボディ、２４ トンネル絶縁膜、２６ 電荷蓄積膜、２８ ブロック絶縁膜、３０，３２ 犠牲膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】