特開 2024-62397 メモリ回路、ダイナミックランダムアクセスメモリ及びその動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024062397

(43)【公開日】2024-05-09

(54)【発明の名称】メモリ回路、ダイナミックランダムアクセスメモリ及びその動作方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240430BHJP

   G11C 11/401 20060101ALI20240430BHJP

【ＦＩ】

H10B12/00 801

H10B12/00 611

G11C11/401

【審査請求】有

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023178860

(22)【出願日】2023-10-17

(31)【優先権主張番号】63/380,745

(32)【優先日】2022-10-24

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】112134946

(32)【優先日】2023-09-13

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】504007741

【氏名又は名称】國立中央大學

【住所又は居所原語表記】ＮＯ．３００， Ｊｈｏｎｇｄａ Ｒｏａｄ， Ｊｈｏｎｇｌｉ Ｄｉｓｔｒｉｃｔ， Ｔａｏｙｕａｎ Ｃｉｔｙ， ＴＡＩＷＡＮ

(74)【代理人】

【識別番号】100102532

【弁理士】

【氏名又は名称】好宮 幹夫

(74)【代理人】

【識別番号】100194881

【弁理士】

【氏名又は名称】小林 俊弘

(74)【代理人】

【識別番号】100215142

【弁理士】

【氏名又は名称】大塚 徹

(72)【発明者】

【氏名】謝易叡

【テーマコード（参考）】

5F083

5M024

【Ｆターム（参考）】

5F083AD01

5F083AD12

5F083AD69

5F083AD70

5F083GA05

5F083GA09

5F083GA28

5F083KA01

5F083KA05

5F083KA11

5F083LA05

5F083LA12

5F083LA16

5F083LA20

5F083ZA11

5M024BB02

5M024CC02

5M024CC20

5M024PP03

5M024PP05

(57)【要約】

【課題】ダイナミックランダムアクセスメモリを提供する。
【解決手段】本発明は、蓄積ダイオード及び制御電界効果トランジスタを含むダイナミックランダムアクセスメモリを提供する。蓄積ダイオードは、ゲートでフローティングされた電界効果トランジスタで構成され、ゲートでフローティングされた電界効果トランジスタの２つのソース／ドレインはそれぞれ蓄積ダイオードのカソードとアノードとされる。制御電界効果トランジスタは、蓄積ダイオードのカソード又はアノードに電気的に接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

ゲートでフローティングされた電界効果トランジスタで構成され、前記ゲートでフローティングされた電界効果トランジスタの２つのソース／ドレインはそれぞれカソードとアノードとされる蓄積ダイオードと、
前記蓄積ダイオードの前記カソード又は前記アノードに電気的に接続される制御電界効果トランジスタとを備えるダイナミックランダムアクセスメモリ。

【請求項2】

前記制御電界効果トランジスタは、
第１ゲートと、
それぞれ前記第１ゲートの対向する両側に位置する第１ソース／ドレイン領域及び第２ソース／ドレイン領域と、
前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間に位置する第１チャネル領域と、
前記第１ゲートと前記第１チャネル領域との間に位置する第１誘電体層領域とを含む請求項１に記載のダイナミックランダムアクセスメモリ。

【請求項3】

前記制御電界効果トランジスタ及び前記蓄積ダイオードは、前記第２ソース／ドレイン領域を共有し、前記蓄積ダイオードは、
第２ゲートと、
それぞれ前記第２ゲートの対向する両側に位置する第２ソース／ドレイン領域及び第３ソース／ドレイン領域と、
前記第２ソース／ドレイン領域と前記第３ソース／ドレイン領域との間に位置する第２チャネル領域と、
前記第２ゲートと前記第２チャネル領域との間に位置する第２誘電体層領域とを含む請求項２に記載のダイナミックランダムアクセスメモリ。

【請求項4】

前記第３ソース／ドレイン領域は選択線に電気的に接続され、前記第２ゲートはフローティングである請求項３に記載のダイナミックランダムアクセスメモリ。

【請求項5】

前記第１ソース／ドレイン領域はビット線に電気的に接続され、前記第１ゲートはワード線に電気的に接続される請求項２、３又は４に記載のダイナミックランダムアクセスメモリ。

【請求項6】

アレイ状に配列され、それぞれダイナミックランダムアクセスメモリを含む複数のメモリユニットを備え、
前記ダイナミックランダムアクセスメモリは、
ゲートがワード線に電気的に接続される制御電界効果トランジスタと、
ゲートでフローティングされた電界効果トランジスタで構成され、対向する両端がそれぞれ選択線と前記制御電界効果トランジスタの一端に電気的に接続され、前記制御電界効果トランジスタの他端がビット線に電気的に接続される蓄積ダイオードとを含むメモリ回路。

【請求項7】

各前記メモリユニットは、別のダイナミックランダムアクセスメモリを含み、前記別のダイナミックランダムアクセスメモリは、
ゲートが別のワード線に電気的に接続される別の制御電界効果トランジスタと、
別のゲートでフローティングされた電界効果トランジスタで構成され、対向する両端がそれぞれ別の選択線と前記別の制御電界効果トランジスタの一端に電気的に接続され、前記別の制御電界効果トランジスタの他端が前記ビット線に電気的に接続される別の蓄積ダイオードとを含む請求項６に記載のメモリ回路。

【請求項8】

ダイナミックランダムアクセスメモリの動作方法であって、
前記ダイナミックランダムアクセスメモリは、互いに直列接続された蓄積ダイオード及び制御電界効果トランジスタを含み、前記蓄積ダイオードは、ゲートでフローティングされた電界効果トランジスタで構成され、前記動作方法は、
前記ダイナミックランダムアクセスメモリに書き込む際に、ワード線に制御電圧を印加し、ビット線に書き込み電圧を印加し、選択線にゼロ電圧を印加するステップを含み、前記制御電界効果トランジスタのゲートは前記ワード線に電気的に接続され、前記蓄積ダイオードの対向する両端はそれぞれ、前記選択線と前記制御電界効果トランジスタの一端に電気的に接続され、前記制御電界効果トランジスタの他端は前記ビット線に電気的に接続されるダイナミックランダムアクセスメモリの動作方法。

【請求項9】

前記制御電圧は、前記制御電界効果トランジスタをオンにし、前記書き込み電圧により、前記蓄積ダイオードにツェナートンネリング効果を発生させ、前記蓄積ダイオードに電気を蓄積させる請求項８に記載の動作方法。

【請求項10】

前記ダイナミックランダムアクセスメモリをリフレッシュする際に、前記ワード線に前記制御電圧を印加し、前記ビット線に前記書き込み電圧を印加し、前記選択線に前記ゼロ電圧を印加するステップを更に含む請求項８に記載の動作方法。

【請求項11】

前記ダイナミックランダムアクセスメモリを読み出す際に、前記ワード線に前記制御電圧を印加し、前記選択線に読み出し電圧を印加し、前記ビット線を介して読み出し電流を検出する請求項８に記載の動作方法。

【請求項12】

前記読み出し電圧の極性は、前記書き込み電圧の極性と逆である請求項１１に記載の動作方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、記憶回路及びその動作方法に関し、特にメモリ回路、ダイナミックランダムアクセスメモリ及びその動作方法に関する。

【背景技術】

【0002】

ムーアの法則の進展により、様々な組み込みメモリがファウンドリで量産されるようになった。半導体メモリは多くの応用分野で、様々な電子製品に広く使用されている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

しかしながら、バックエンド（ＢＥＯＬ）でより多くのフォトマスクを使用する高アスペクト比スタックト・キャパシタ技術のコストと難易度の増加により、１つのトランジスタと１つのキャパシタ（１Ｔ１Ｃ）を組み込んだダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）は、より高度なプロセスの開発を停止した。したがって、上記の理由に基づいて、ますます微細化される製造プロセスに適応するために、新しいダイナミックランダムアクセスメモリが必要とされる。

【課題を解決するための手段】

【0004】

本発明は、従来技術の問題を改善するメモリ回路、ダイナミックランダムアクセスメモリ及びその動作方法を提供する。

【0005】

本発明の一実施例において、本発明に係るダイナミックランダムアクセスメモリは、ゲートでフローティングされた電界効果トランジスタで構成され、ゲートでフローティングされた電界効果トランジスタの２つのソース／ドレインはそれぞれカソードとアノードとされる蓄積ダイオードと、蓄積ダイオードのカソード又はアノードに電気的に接続される制御電界効果トランジスタと、を備える。

【0006】

本発明の一実施例において、制御電界効果トランジスタは、第１ゲート、第１ソース／ドレイン領域、第２ソース／ドレイン領域、第１チャネル領域、及び第１誘電体層領域を含む。第１ソース／ドレイン領域と第２ソース／ドレイン領域はそれぞれ第１ゲートの対向する両側に位置し、第１チャネル領域は第１ソース／ドレイン領域と第２ソース／ドレイン領域の間に位置し、第１誘電体層領域は第１ゲートと第１チャネル領域の間に位置する。

【0007】

本発明の一実施例において、制御電界効果トランジスタと蓄積ダイオードは第２ソース／ドレイン領域を共有し、蓄積ダイオードは第２ゲート、第２ソース／ドレイン領域、第３ソース／ドレイン領域、第２チャネル領域、及び第２誘電体層領域を含む。第２ソース／ドレイン領域と第３ソース／ドレイン領域はそれぞれ第２ゲートの対向する両側に位置する。第２チャネル領域は、第２ソース／ドレイン領域と第３ソース／ドレイン領域との間に位置し、第２誘電体層領域は、第２ゲートと第２チャネル領域との間に位置する。

【0008】

本発明の一実施例において、第３ソース／ドレイン領域は選択線に電気的に接続され、第２ゲートはフローティングである。

【0009】

本発明の一実施例において、第１ソース／ドレイン領域はビット線に電気的に接続され、第１ゲートはワード線に電気的に接続される。

【0010】

本発明の一実施例において、本発明に係るメモリ回路は、アレイ状に配列され、それぞれダイナミックランダムアクセスメモリを含み、ダイナミックランダムアクセスメモリは制御電界効果トランジスタ及び蓄積ダイオードを含む複数のメモリユニットを備える。制御電界効果トランジスタのゲートはワード線に電気的に接続され、蓄積ダイオードはゲートでフローティングされた電界効果トランジスタで構成され、蓄積ダイオードの対向する両端はそれぞれ選択線と制御電界効果トランジスタの一端に電気的に接続され、制御電界効果トランジスタの他端はビット線に電気的に接続される。

【0011】

本発明の一実施例において、各メモリユニットは、別の制御電界効果トランジスタ及び別の蓄積ダイオードを含む別のダイナミックランダムアクセスメモリを備える。前記別の制御電界効果トランジスタのゲートは別のワード線に電気的に接続され、前記別の蓄積ダイオードは別のゲートでフローティングされた電界効果トランジスタで構成され、前記別の蓄積ダイオードの対向する両端はそれぞれ別の選択線と前記別の制御電界効果トランジスタの一端に電気的に接続され、前記別の制御電界効果トランジスタの他端はビット線に電気的に接続され、ビット線は前記選択線と前記別の選択線との間に位置する。

【0012】

本発明の一実施例において、本発明に係るダイナミックランダムアクセスメモリの動作方法について、ダイナミックランダムアクセスメモリは、互いに直列接続された蓄積ダイオード及び制御電界効果トランジスタを含み、蓄積ダイオードは、ゲートでフローティングされた電界効果トランジスタで構成され、動作方法は、ダイナミックランダムアクセスメモリを書き込む際に、ワード線に制御電圧を印加し、ビット線に書き込み電圧を印加し、選択線にゼロ電圧を印加するステップを含み、制御電界効果トランジスタのゲートは、ワード線に電気的に接続され、蓄積ダイオードの対向する両端はそれぞれ、選択線と制御電界効果トランジスタの一端に電気的に接続され、制御電界効果トランジスタの他端は、ビット線に電気的に接続される。

【0013】

本発明の一実施例において、制御電圧は制御電界効果トランジスタをオンにし、書き込み電圧により蓄積ダイオードにツェナートンネリング効果を発生させ、蓄積ダイオードに電気を蓄積させる。

【0014】

本発明の一実施例において、動作方法は、ダイナミックランダムアクセスメモリをリフレッシュする際に、ワード線に制御電圧を印加し、ビット線に書き込み電圧を印加し、選択線にゼロ電圧を印加するステップを更に含む。

【0015】

本発明の一実施例において、動作方法は、ダイナミックランダムアクセスメモリを読み出す際に、ワード線に制御電圧を印加し、選択線に読み出し電圧を印加し、ビット線を介して読み出し電流を検出するステップを更に含む。

【0016】

本発明の一実施例において、読み出し電圧の極性は、書き込み電圧の極性と逆である。

【発明の効果】

【0017】

以上のように、本発明の技術的解決手段は、従来技術に比べて明らかな利点と有益な効果を有する。本発明のダイナミックランダムアクセスメモリは、キャパシタのない、１つのトランジスタと１つのダイオード（１Ｔ１Ｄ）を組み込んだダイナミックランダムアクセスメモリである。それは、前段階のプロセスで純粋なウェハファウンドリ電界効果トランジスタ技術を完全に使用して製造できるため、後段階のプロセスで追加のフォトマスクを必要とせず、追加の材料やキャパシタのレイアウトも必要とぜず、それにより、コストと設計の複雑さが大幅に低減される。

【0018】

以下、実施形態を用いて上記の説明を詳細に説明し、本発明の技術的解決手段を更に説明する。

【図面の簡単な説明】

【0019】

本発明の上記及び他の目的、特徴、利点及び実施例をより明確且つ理解しやすくするために、添付図面を以下に説明する。

【図1】本発明の一実施例によるダイナミックランダムアクセスメモリの回路図である。

【図2】本発明の一実施例によるダイナミックランダムアクセスメモリの斜視構造図である。

【図3】本発明の一実施例によるダイナミックランダムアクセスメモリの動作方法のエネルギーレベルの概略図である。

【図4】本発明の一実施例によるメモリ回路の回路図である。

【発明を実施するための形態】

【0020】

本発明の説明をより詳細且つ完備にするために、添付の図面及び以下の様々な実施例を参照してよく、図面における同じ番号は、同じ又は類似の構成要素を表す。一方、周知の構成要素及びステップは、本発明に不必要な制限を避けるために、実施例に記載されない。

【0021】

図１を参照されたい。本発明の技術的態様は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１００であり、組み込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）に適用されてもよく、又は関連技術の工程に広く適用されてもよい。本技術的態様のダイナミックランダムアクセスメモリ１００は、相当な技術的進歩を達成することができ、広範な産業上の利用価値を有する。以下、図１を参照しながらダイナミックランダムアクセスメモリ１００の具体的な実施形態を説明する。

【0022】

ダイナミックランダムアクセスメモリ１００の様々な実施形態が図１を参照して説明されることを理解されたい。以下の説明では、説明の便宜上、１つ又は複数の実施形態の包括的な説明を提供するために、多くの特定の詳細を更に設定する。しかしながら、本技術は、これらの具体的な細部がなくても実施できる。他の例において、これらの実施形態を効果的に説明するために、既知の構造及び装置はブロック図で表示される。ここで使用される「例えば」の用語は、「例、実例又は例示として」を意味する。本明細書において「例えば」として説明される任意の実施例は、必ずしも他の実施形態よりも好ましい、又は優れていると解釈されるべきではない。

【0023】

図１は、本発明の一実施例によるダイナミックランダムアクセスメモリ１００のブロック図である。図１に示すように、ダイナミックランダムアクセスメモリ１００は、互いに直列接続された蓄積ダイオード１１０及び制御電界効果トランジスタ１２０を含む。構造的には、蓄積ダイオード１１０は、ゲートでフローティングされた電界効果トランジスタで構成される。これにより、ダイナミックランダムアクセスメモリ１００は、キャパシタのない、１つのトランジスタと１つのダイオード（１Ｔ１Ｄ）のｅＤＲＡＭであり、それは、前段階のプロセスで純粋なウェハファウンドリ電界効果トランジスタ技術を完全に使用して製造できるため、ＢＥＯＬで追加のフォトマスクを必要とせず、追加の材料やキャパシタのレイアウトも必要とぜず、それにより、コストと設計の複雑さが大幅に低減される。

【0024】

応用において、本発明の上記ｅＤＲＡＭ技術は、メモリウォール（ｍｅｍｏｒｙ－ｗａｌｌ）を減少させ、且つコストとパフォーマンスのバランスをとるために、オンチップスタティックランダムアクセスメモリ（ｏｎ－ｃｈｉｐ ＳＲＡＭ）／レジスタとオンチップダイナミックランダムアクセスメモリ（ｏｎ－ＤＩＭＭ ＤＲＡＭ）との間の遅延を短縮し、それにより幅広い応用を可能にする。

【0025】

実際には、例えば、ゲートでフローティングされた電界効果トランジスタは、ゲートでフローティングされたＮ型電界効果トランジスタ又はゲートでフローティングされたＰ型電界効果トランジスタであってよく、制御電界効果トランジスタ１２０は、Ｎ型制御電界効果トランジスタ又はＰ型制御電界効果トランジスタであってよい。以下、説明を簡単にするために、Ｎ型電界効果トランジスタを例とする。当業者であれば、Ｎ型電界効果トランジスタとＰ型制御電界効果トランジスタの性質及び電気特性の差異を知っているため、ここでは説明を省略する。

【0026】

図１において、制御電界効果トランジスタ１２０の第１ゲート１２１はワード線ＷＬに電気的に接続され、蓄積ダイオード１１０の対向する両端はそれぞれ選択線ＳＬと制御電界効果トランジスタ１２０の一端に電気的に接続され、制御電界効果トランジスタ１２０の他端はビット線ＢＬに電気的に接続される。

【0027】

また、実施形態及び特許請求の範囲において、「電気的に接続される」という記載は一般的に、ある構成要素が他の構成要素を介して別の構成要素に間接的に電気的に結合されるか、又はある構成要素が他の構成要素を介さずに別の構成要素に直接的に電気的に結合されることを指すことを理解されたい。

【0028】

蓄積ダイオード１１０の構造について、本発明の幾つかの実施例において、蓄積ダイオード１１０は、ゲートでフローティングされた電界効果トランジスタで構成され、ゲートでフローティングされた電界効果トランジスタの第２ソース／ドレイン領域２０２及び第３ソース／ドレイン領域２０３はそれぞれ、蓄積ダイオード１１０のアノードとカソードとして機能し、制御電界効果トランジスタ１２０は、蓄積ダイオード１１０のカソード又はアノードに電気的に接続され、第２チャネル領域２２２は、第２ソース／ドレイン領域２０２と第３ソース／ドレイン領域２０３との間に位置し、第２誘電体層領域１１２は、第２ゲート１１１と第２チャネル領域２２２との間に位置する。実際には、例えば、蓄積ダイオード１１０を構成するゲートでフローティングされた電界効果トランジスタは、ゲートでフローティングされたＮ型電界効果トランジスタであってよく、その場合、第２ソース／ドレイン領域２０２は、蓄積ダイオード１１０のアノードとして機能し、第３ソース／ドレイン領域２０３は、蓄積ダイオード１１０のカソードとして機能する。

【0029】

制御電界効果トランジスタ１２０の構造について、本発明の幾つかの実施例において、制御電界効果トランジスタ１２０は、蓄積ダイオード１１０と第２ソース／ドレイン領域２０２を共有する。制御電界効果トランジスタ１２０の第１ソース／ドレイン領域２０１はビット線ＢＬに電気的に接続され、制御電界効果トランジスタ１２０の第２ソース／ドレイン領域２０２は蓄積ダイオード１１０に電気的に接続され、第１チャネル領域２２１は第１ソース／ドレイン領域２０１と第２ソース／ドレイン領域２０２との間に位置し、第１誘電体層領域１２２は第１ゲート１２１と第１チャネル領域２２１との間に位置する。実際には、例えば、制御電界効果トランジスタ１２０はＮ型制御電界効果トランジスタであってよく、Ｎ型制御電界効果トランジスタの第１ソース／ドレイン領域２０１はドレインであり、Ｎ型制御電界効果トランジスタの第２ソース／ドレイン領域２０２はソースである。

【0030】

上記ダイナミックランダムアクセスメモリ１００の全体構造を更に説明するために、図１と図２を同時に参照されたい。図２は本発明の一実施例によるダイナミックランダムアクセスメモリ１００の斜視構造図である。図２に示すように、第１ソース／ドレイン領域２０１と第２ソース／ドレイン領域２０２はそれぞれ第１ゲート１２１の対向する両側に位置し、第２ソース／ドレイン領域２０２と第３ソース／ドレイン領域２０３はそれぞれ第２ゲート１１１の対向する両側に位置する。制御電界効果トランジスタ１２０は、蓄積ダイオード１１０と第２ソース／ドレイン領域２０２を共有する。図２に示すように、実際には、例えば、制御電界効果トランジスタ１２０は、制御フィン電界効果トランジスタであってよく、蓄積ダイオード１１０は、ゲートでフローティングされたフィン電界効果トランジスタで構成されてよいが、本発明はこれに限定されない。

【0031】

説明すべきなのは、ここでは、用語「第１」、「第２」等を用いて様々な構成要素を説明してよいが、これらの構成要素はこれらの用語に限定されるべきではないことである。これらの用語は、１つの構成要素を他の構成要素と区別するためにのみ使用される。例えば、実施例の範囲から逸脱することなく、第１構成要素を第２構成要素と称してよく、第２構成要素を第１構成要素と称してよい。

【0032】

制御電界効果トランジスタ１２０の構造について、本発明の幾つかの実施例において、制御電界効果トランジスタ１２０は、第１ゲート１２１、第１ソース／ドレイン領域２０１、第２ソース／ドレイン領域２０２、ギャップ壁２１１、及び第１チャネル領域２２１（例えば、三次元フィンチャネル）を含む。構造的には、ギャップ壁２１１はそれぞれ第１ゲート１２１の対向する両側に位置し、第１チャネル領域２２１は、第１ソース／ドレイン領域２０１と第２ソース／ドレイン領域２０２とを物理的に接続する。

【0033】

蓄積ダイオード１１０の構造について、本発明の幾つかの実施例において、蓄積ダイオード１１０は、第２ゲート１１１、第２ソース／ドレイン領域２０２、第３ソース／ドレイン領域２０３、ギャップ壁２１２、及び第２チャネル領域２２２（例えば、三次元フィンチャネル）を含む。構造的には、ギャップ壁２１２はそれぞれ第２ゲート１１１の対向する両側に位置し、第２チャネル領域２２２は、第２ソース／ドレイン領域２０２と第３ソース／ドレイン領域２０３とを物理的に接続する。

【0034】

本発明の幾つかの実施例において、第３ソース／ドレイン領域２０３は選択線ＳＬに電気的に接続され、第２ゲート１１１はフローティングであり、第１ソース／ドレイン領域２０１はビット線ＢＬに電気的に接続され、第１ゲート１２１はワード線ＷＬに電気的に接続される。

【0035】

ダイナミックランダムアクセスメモリ１００の動作方法について、図１～図３を同時に参照されたい。図３は、本発明の一実施例によるダイナミックランダムアクセスメモリ１００の動作方法のエネルギーレベルの概略図である。

【0036】

初期段階３０１において、ダイナミックランダムアクセスメモリ１００は選択されておらず、ワード線ＷＬ、ビット線ＢＬ及び選択線ＳＬにゼロ電圧を印加する。この時、伝導帯Ｅ_Ｃ、フェルミエネルギーレベルＥ_Ｆ、及び価電子帯Ｅ_Ｖはいずれも安定しており、制御電界効果トランジスタ１２０をオフ状態に維持することにより、リーク電流が効果的に防止される。

【0037】

書き込み段階３０２、即ち、ダイナミックランダムアクセスメモリ１００への書き込みにおいて、ワード線ＷＬに制御電圧を印加し、ビット線ＢＬに書き込み電圧を印加し、選択線ＳＬにゼロ電圧を印加する。制御電圧は制御電界効果トランジスタ１２０をオンにし、書き込み電圧により蓄積ダイオード１１０にツェナートンネリング効果を発生させ、蓄積ダイオード１１０に電気を蓄積させる。

【0038】

本発明の幾つかの実施例において、制御電界効果トランジスタ１２０は、Ｎ型電界効果トランジスタであってよく、蓄積ダイオード１１０は、ゲートでフローティングされたＮ型電界効果トランジスタで構成されてよく、第２ソース／ドレイン領域２０２は、Ｎ＋＋ドープ領域（高濃度ドープ領域）であり、第２チャネル領域２２２は、Ｐ－ドープ領域（低濃度ドープ領域）であり、第３ソース／ドレイン領域２０３は、Ｎ＋＋ドープ領域であり、それによりツェナートンネリング効果が発生しやすくなる。書き込み段階３０２において、制御電圧（例えば、約＋０．８Ｖ）は制御電界効果トランジスタ１２０をオンにし、蓄積ダイオード１１０にツェナートンネリング効果が発生すると、電子ｅ^－が制御電圧（例えば、約＋０．８Ｖ）によって引き出され、それによって第２チャネル領域２２２（例えば、三次元フィンチャネル）に記憶される過剰電荷（即ち、正孔ｈ^＋）を生成する。

【0039】

本明細書で使用される「約」、「ほぼ」又は「おおよそ」という用語は、わずかに変化し得る量を修正するために使用されるが、そのようなわずかな変化はその本質を変えるものではないことを理解されたい。実施形態において特に説明がない限り、「約」、「ほぼ」又は「おおよそ」で修飾される数値の許容される誤差範囲は、一般に２０％以内、好ましくは１０％以内、より好ましくは５％以内である。

【0040】

保持段階３０３において、電気（例えば、正孔ｈ^＋）は、第２チャネル領域２２２（例えば、三次元フィンチャネル）に一時的に蓄積される。本発明の幾つかの実施例において、ダイナミックランダムアクセスメモリ１００を定期的にリフレッシュしてよく、リフレッシュは、書き込みの所定の電圧と同じであり、ワード線ＷＬに上記制御電圧を印加し、ビット線ＢＬに書き込み電圧を印加し、選択線ＳＬにゼロ電圧を印加する。リフレッシュ動作は、ダイナミックランダムアクセスメモリ１００内において、記憶された情報が時間の経過とともに、所定の時間内に、情報をダイナミックランダムアクセスメモリ１００内に定期的に改めて書き戻して元の記憶情報の電気特性を維持することにより、ダイナミックランダムアクセスメモリ１００に記憶された情報が失われないように防止することを意味することを理解されたい。

【0041】

読み出し段階３０４、即ち、ダイナミックランダムアクセスメモリ１００の読み出しにおいて、ワード線ＷＬに制御電圧を印加し、選択線ＳＬに読み出し電圧を印加し、ビット線ＢＬを介して読み出し電流Ｉ_ｒｅａｄを検出する。

【0042】

本発明の幾つかの実施例において、制御電界効果トランジスタ１２０は、Ｎ型電界効果トランジスタであってよく、蓄積ダイオード１１０は、ゲートでフローティングされたＮ型電界効果トランジスタで構成されてよく、第２ソース／ドレイン領域２０２は、Ｎ＋＋ドープ領域（高濃度ドープ領域）であり、第２チャネル領域２２２は、Ｐ－ドープ領域（低濃度ドープ領域）であり、第３ソース／ドレイン領域２０３は、Ｎ＋＋ドープ領域であり、言い換えれば、第２、第３ソース／ドレイン領域２０２、２０３のドープ濃度は、第２チャネル領域２２２のドープ濃度よりはるかに大きい。読み出し段階３０４において、制御電圧（例えば、約＋０．８Ｖ）は制御電界効果トランジスタ１２０をオンにし、読み出し電圧（例えば、約－０．２Ｖ）は、読み出し電流Ｉ_ｒｅａｄを形成するように正孔ｈ^＋を吸引する。

【0043】

本発明の幾つかの実施例において、読み出し段階３０４の読み出し電圧の極性は、書き込み段階３０２の書き込み電圧の極性と逆であり、それによりダイナミックランダムアクセスメモリ１００の書き込み／読み出しが安定して動作する。実際には、例えば、蓄積ダイオード１１０は、ゲートでフローティングされたＮ型電界効果トランジスタで構成され、読み出し電圧は約－０．２Ｖであり、書き込み電圧は約＋０．８Ｖである。

【0044】

ダイナミックランダムアクセスメモリ１００によって形成されるアレイを更に説明するために、図１～図４を参照されたい。図４は、本発明の一実施例によるメモリ回路４００の回路図である。図４に示すように、メモリ回路４００は、アレイ状に配列された複数のメモリユニット４１０を含み、各メモリユニット４１０の構造は同じである。コーナーのメモリユニット４１０を例として、それはダイナミックランダムアクセスメモリ１００とダイナミックランダムアクセスメモリ１００’を含んでよい。実際には、例えば、図１のダイナミックランダムアクセスメモリ１００と図４のダイナミックランダムアクセスメモリ１００とは実質的に同じであり、ダイナミックランダムアクセスメモリ１００とダイナミックランダムアクセスメモリ１００’とは互いに対称である。

【0045】

図４において、ダイナミックランダムアクセスメモリ１００は、制御電界効果トランジスタ１２０及び蓄積ダイオード１１０を含む。制御電界効果トランジスタ１２０のゲートはワード線ＷＬ_０に電気的に接続され、蓄積ダイオード１１０はゲートでフローティングされた電界効果トランジスタで構成され、蓄積ダイオード１１０の対向する両端はそれぞれ選択線ＳＬ_３２と制御電界効果トランジスタ１２０の一端に電気的に接続され、制御電界効果トランジスタ１２０の他端はビット線ＢＬ_３１に電気的に接続される。

【0046】

同様に、図４において、ダイナミックランダムアクセスメモリ１００’は、制御電界効果トランジスタ１２０’及び蓄積ダイオード１１０’を含む。制御電界効果トランジスタ１２０’のゲートはワード線ＷＬ_１に電気的に接続され、蓄積ダイオード１１０’はゲートでフローティングされた電界効果トランジスタで構成され、蓄積ダイオード１１０’の対向する両端はそれぞれ選択線ＳＬ_３１と制御電界効果トランジスタ１２０’の一端に電気的に接続され、制御電界効果トランジスタ１２０’の他端はビット線ＢＬ_３１に電気的に接続され、ビット線ＢＬ_３１は選択線ＳＬ_３２と選択線ＳＬ_３１との間に位置する。

【0047】

図４において、選択線ＳＬ_０～ＳＬ_３２は回路４０１に電気的に接続され、ワード線ＷＬ_０～ＷＬ_６３は回路４０２に電気的に接続され、ビット線ＢＬ_０～ＢＬ_３１は回路４０３に電気的に接続される。本発明の幾つかの実施例において、回路４０１は、選択線デコーダ、選択線ドライバ、及びコントローラを含んでよく、回路４０２は、ワード線デコーダ及びコントローラを含んでよく、回路４０３は、ビット線デコーダ、コントローラ、及びセンスアンプを含んでよい。実際には、例えば、回路４０３におけるセンスアンプは、ビット線ＢＬ_３１を介して読み出し電流を検出することができる。また、例えば、蓄積ダイオード１１０は、ゲートでフローティングされたＮ型電界効果トランジスタで構成され、回路４０１の選択線ドライバは、負電圧選択線ドライバであり、読み出し電圧（例えば、約－０．２Ｖ）を提供する。

【0048】

一実験例において、メモリ回路４００は、標準的なフィントランジスタで設計され、０．０２４２μｍ^２の超小型サイズを有する。ダイナミックランダムアクセスメモリ１００は、書き込み電圧が０．８Ｖの時に７ｎｓより短い書き込みが実現され、シングルコア動作電圧は、約４００ＭＨｚのクロックで、読み出し電圧が－０．２Ｖの時に７ｎｓより短い読み出しが実現される。保持段階３０３において、２５℃での保持時間は１１６μｓであり、７５℃での保持時間は１０１μｓである。書き込み電力は約０．４μＷ／ＭＨｚであり、読み出し電力は約３６．５ｎＷ／ＭＨｚである。

【0049】

以上のように、本発明の技術的解決手段は、従来技術に比べて明らかな利点と有益な効果を有する。本発明のダイナミックランダムアクセスメモリ１００、１００’はキャパシタのない、１つのトランジスタと１つのダイオード（１Ｔ１Ｄ）の記憶構造であり、それは、前段階のプロセスで純粋なウェハファウンドリ電界効果トランジスタ技術を完全に使用して製造できるため、後段階のプロセスで追加のフォトマスクを必要とせず、追加の材料やキャパシタのレイアウトも必要とぜず、それにより、コストと設計の複雑さが大幅に低減される。

【0050】

本発明は、実施形態に基づいて以上のように開示されたが、それは本発明を限定するものではなく、当業者であれば、本開示の精神及び範囲から逸脱することなく、様々な変更や修正を行うことができ、よって、本発明の保護範囲は、添付の特許請求の範囲に定義される範囲を基準とする。

【符号の説明】

【0051】

本発明の上記及び他の目的、特徴、利点及び実施例をより明確且つ理解しやすくするために、符号を以下に説明する。
１００、１００’ ダイナミックランダムアクセスメモリ
１１０、１１０’ 蓄積ダイオード
１１１ 第２ゲート
１１２ 第２誘電体層領域
１２０、１２０’ 制御電界効果トランジスタ
１２１ 第１ゲート
１２２ 第１誘電体層領域
２０１ 第１ソース／ドレイン領域
２０２ 第２ソース／ドレイン領域
２０３ 第３ソース／ドレイン領域
２２１ 第１チャネル領域
２２２ 第２チャネル領域
３０１ 初期段階
３０２ 書き込み段階
３０３ 保持段階
３０４ 読み出し段階
４００ メモリ回路
４０１、４０２、４０３ 回路
４１０ メモリユニット
ＢＬ、ＢＬ_０～ＢＬ_３１ ビット線
ｅ^－ 電子
Ｅ_Ｃ 伝導帯
Ｅ_Ｆ フェルミエネルギーレベル
Ｅ_Ｖ 価電子帯
ｈ^＋ 正孔
Ｉ_ｒｅａｄ 読み出し電流
ＳＬ、ＳＬ_０－ＳＬ_３２ 選択線
ＷＬ、ＷＬ_０－ＷＬ_６３ ワード線

【図1】

【図2】

【図3】

【図4】