知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024062558
(43)【公開日】2024-05-10
(54)【発明の名称】制御回路、回路
(51)【国際特許分類】
H02M 7/12 20060101AFI20240501BHJP
【ＦＩ】
H02M7/12 A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022170462
(22)【出願日】2022-10-25
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000176
【氏名又は名称】弁理士法人一色国際特許事務所
(72)【発明者】
【氏名】城山 博伸
【テーマコード（参考）】
5H006
【Ｆターム（参考）】
5H006AA02
5H006CA01
5H006CA07
5H006CB01
5H006DB01
5H006DC05
(57)【要約】 （修正有）
【課題】全波整流回路において交流電流の歪みを抑制する制御回路を提供する。
【解決手段】並列にダイオードを備えた第１～第４スイッチ６０～６３を制御する制御回路であって、第１ラインＬ１及び第２ラインＬ２に交流電圧が印加されている状態で、第１ラインからの電流を流す第１ダイオード５０と、第２ラインからの電流を流す第２ダイオード５２と、第１ラインへ電流を流す第３ダイオード５１と、第２ラインへ電流を流す第４ダイオード５３と、がオフするオフ期間を判定する判定部と、オフ期間のうち、第２ダイオード及び第３ダイオードがオフしている第１状態において、第１ダイオード及び第４ダイオードがオフする第１期間に第１スイッチ及び第４スイッチをオンし、第１ダイオ―ド及び第４ダイオードがオフしている第２状態において、第２ダイオード及び第３ダイオードがオフする第２期間に第２スイッチ及び第３スイッチをオンする制御部と、を含む。
【選択図】図２
【解決手段】並列にダイオードを備えた第１～第４スイッチ６０～６３を制御する制御回路であって、第１ラインＬ１及び第２ラインＬ２に交流電圧が印加されている状態で、第１ラインからの電流を流す第１ダイオード５０と、第２ラインからの電流を流す第２ダイオード５２と、第１ラインへ電流を流す第３ダイオード５１と、第２ラインへ電流を流す第４ダイオード５３と、がオフするオフ期間を判定する判定部と、オフ期間のうち、第２ダイオード及び第３ダイオードがオフしている第１状態において、第１ダイオード及び第４ダイオードがオフする第１期間に第１スイッチ及び第４スイッチをオンし、第１ダイオ―ド及び第４ダイオードがオフしている第２状態において、第２ダイオード及び第３ダイオードがオフする第２期間に第２スイッチ及び第３スイッチをオンする制御部と、を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１～第４ダイオード、及び前記第１～第４ダイオードにそれぞれ並列に接続される第１～第４スイッチを含み、第１及び第２ラインに印加される交流電圧を整流する第１全波整流回路と、前記交流電圧が整流された第１整流電圧が印加されるコンデンサとを備える回路の前記第１～第４スイッチを制御する制御回路であって、
前記第１及び第２ラインに前記交流電圧が印加されている状態で、前記第１ラインからの電流を流す前記第１ダイオードと、前記第２ラインからの電流を流す前記第２ダイオードと、前記第１ラインへ電流を流す前記第３ダイオードと、前記第２ラインへ電流を流す第４ダイオードと、がオフするオフ期間を判定する判定部と、
前記オフ期間のうち、前記第２及び第３ダイオードがオフしている第１状態において、前記第１及び第４ダイオードがオフする第１期間に前記第１及び第４スイッチをオンし、前記第１及び第４ダイオードがオフしている第２状態において、前記第２及び第３ダイオードがオフする第２期間に前記第２及び第３スイッチをオンする制御部と、
を含む制御回路。
前記第１及び第２ラインに前記交流電圧が印加されている状態で、前記第１ラインからの電流を流す前記第１ダイオードと、前記第２ラインからの電流を流す前記第２ダイオードと、前記第１ラインへ電流を流す前記第３ダイオードと、前記第２ラインへ電流を流す第４ダイオードと、がオフするオフ期間を判定する判定部と、
前記オフ期間のうち、前記第２及び第３ダイオードがオフしている第１状態において、前記第１及び第４ダイオードがオフする第１期間に前記第１及び第４スイッチをオンし、前記第１及び第４ダイオードがオフしている第２状態において、前記第２及び第３ダイオードがオフする第２期間に前記第２及び第３スイッチをオンする制御部と、
を含む制御回路。
【請求項2】
請求項１に記載の制御回路であって、
前記判定部は、
前記交流電圧と、前記コンデンサの電圧とに基づいて前記オフ期間を判定する、
制御回路。
前記判定部は、
前記交流電圧と、前記コンデンサの電圧とに基づいて前記オフ期間を判定する、
制御回路。
【請求項3】
請求項２に記載の制御回路であって、
前記回路は、
前記交流電圧を全波整流する第２全波整流回路と、
前記第２全波整流回路からの第２整流電圧を分圧する第１分圧回路と、
前記コンデンサの電圧を分圧する第２分圧回路と、
を含み、
前記判定部は、
前記第１分圧回路の第１分圧電圧と、前記第２分圧回路の第２分圧電圧とに基づいて、前記オフ期間を判定する、
制御回路。
前記回路は、
前記交流電圧を全波整流する第２全波整流回路と、
前記第２全波整流回路からの第２整流電圧を分圧する第１分圧回路と、
前記コンデンサの電圧を分圧する第２分圧回路と、
を含み、
前記判定部は、
前記第１分圧回路の第１分圧電圧と、前記第２分圧回路の第２分圧電圧とに基づいて、前記オフ期間を判定する、
制御回路。
【請求項4】
請求項１に記載の制御回路であって、
前記回路は、
前記第３又は第４ダイオードに流れる電流を検出する抵抗を含み、
前記判定部は、
前記第３又は第４ダイオードに流れる電流に基づいて、前記オフ期間を判定する、
制御回路。
前記回路は、
前記第３又は第４ダイオードに流れる電流を検出する抵抗を含み、
前記判定部は、
前記第３又は第４ダイオードに流れる電流に基づいて、前記オフ期間を判定する、
制御回路。
【請求項5】
請求項１～４の何れか一項に記載の制御回路であって、
前記制御部は、
前記第１ラインの電圧が前記第２ラインの電圧より高いか否かを検出する第１検出回路と、
前記第２ラインの電圧が前記第１ラインの電圧より高いか否かを検出する第２検出回路と、
前記第１ラインの電圧が前記第２ラインの電圧より高い場合、前記オフ期間に前記第１及び第４スイッチをオンし、前記第１ラインの電圧が前記第２ラインの電圧より低い場合、前記オフ期間に前記第２及び第３スイッチをオンするスイッチ制御回路と、
を含む制御回路。
前記制御部は、
前記第１ラインの電圧が前記第２ラインの電圧より高いか否かを検出する第１検出回路と、
前記第２ラインの電圧が前記第１ラインの電圧より高いか否かを検出する第２検出回路と、
前記第１ラインの電圧が前記第２ラインの電圧より高い場合、前記オフ期間に前記第１及び第４スイッチをオンし、前記第１ラインの電圧が前記第２ラインの電圧より低い場合、前記オフ期間に前記第２及び第３スイッチをオンするスイッチ制御回路と、
を含む制御回路。
【請求項6】
請求項１に記載の制御回路であって、
前記判定部は、
前記交流電圧の実効値と、前記交流電圧の周波数と、前記交流電圧に基づいて動作する負荷の消費電力と、前記コンデンサの容量値とに基づいて、第３期間を算出する算出部と、
前記交流電圧がゼロとなるタイミングと、前記第３期間とに基づいて、前記オフ期間を判定するオフ期間判定部と、
を含む制御回路。
前記判定部は、
前記交流電圧の実効値と、前記交流電圧の周波数と、前記交流電圧に基づいて動作する負荷の消費電力と、前記コンデンサの容量値とに基づいて、第３期間を算出する算出部と、
前記交流電圧がゼロとなるタイミングと、前記第３期間とに基づいて、前記オフ期間を判定するオフ期間判定部と、
を含む制御回路。
【請求項7】
第１～第４ダイオード、及び前記第１～第４ダイオードにそれぞれ並列に接続される第１～第４スイッチを含み、第１及び第２ラインに印加される交流電圧を整流する第１全波整流回路と、前記交流電圧が整流された第１整流電圧が印加されるコンデンサとを備える回路の前記第１～第４スイッチを制御する制御回路であって、
前記交流電圧の実効値と、前記交流電圧の周波数と、前記交流電圧に基づいて動作する負荷の消費電力と、前記コンデンサの容量値とに基づいて、前記第１及び第２ラインに前記交流電圧が印加されている状態で、前記第１ラインからの電流を流す前記第１ダイオードと、前記第２ラインからの電流を流す前記第２ダイオードと、前記第１ラインへ電流を流す前記第３ダイオードと、前記第２ラインへ電流を流す第４ダイオードとがオフする所定期間を算出する算出部と、
前記第２及び第３ダイオードがオフしている第１状態において、前記第１及び第２ラインに流れる電流がゼロとなった後、前記第１及び第４ダイオードがオフする前記所定期間に前記第１及び第４スイッチをオンし、前記第１及び第４ダイオードがオフしている第２状態において、前記第１及び第２ラインに電流がゼロとなった後、前記第２及び第３ダイオードがオフする前記所定期間に前記第２及び第３スイッチをオンする制御部と、
を含む制御回路。
前記交流電圧の実効値と、前記交流電圧の周波数と、前記交流電圧に基づいて動作する負荷の消費電力と、前記コンデンサの容量値とに基づいて、前記第１及び第２ラインに前記交流電圧が印加されている状態で、前記第１ラインからの電流を流す前記第１ダイオードと、前記第２ラインからの電流を流す前記第２ダイオードと、前記第１ラインへ電流を流す前記第３ダイオードと、前記第２ラインへ電流を流す第４ダイオードとがオフする所定期間を算出する算出部と、
前記第２及び第３ダイオードがオフしている第１状態において、前記第１及び第２ラインに流れる電流がゼロとなった後、前記第１及び第４ダイオードがオフする前記所定期間に前記第１及び第４スイッチをオンし、前記第１及び第４ダイオードがオフしている第２状態において、前記第１及び第２ラインに電流がゼロとなった後、前記第２及び第３ダイオードがオフする前記所定期間に前記第２及び第３スイッチをオンする制御部と、
を含む制御回路。
【請求項8】
第１～第４ダイオード、及び前記第１～第４ダイオードにそれぞれ並列に接続される第１～第４スイッチを含み、第１及び第２ラインに印加される交流電圧を整流する第１全波整流回路と、
前記交流電圧が整流された第１整流電圧が印加されるコンデンサと、
前記第１～第４スイッチを制御する制御回路と、
を備え、
前記制御回路は、
前記第１及び第２ラインに前記交流電圧が印加されている状態で、前記第１ラインからの電流を流す前記第１ダイオードと、前記第２ラインからの電流を流す前記第２ダイオードと、前記第１ラインへ電流を流す前記第３ダイオードと、前記第２ラインへ電流を流す第４ダイオードと、がオフするオフ期間を判定する判定部と、
前記オフ期間のうち、前記第２及び第３ダイオードがオフしている第１状態において、前記第１及び第４ダイオードがオフする第１期間に第１及び第４スイッチをオンし、前記第１及び第４ダイオードがオフしている第２状態において、前記第２及び第３ダイオードがオフする第２期間に前記第２及び第３スイッチをオンする制御部と、
を含む回路。
前記交流電圧が整流された第１整流電圧が印加されるコンデンサと、
前記第１～第４スイッチを制御する制御回路と、
を備え、
前記制御回路は、
前記第１及び第２ラインに前記交流電圧が印加されている状態で、前記第１ラインからの電流を流す前記第１ダイオードと、前記第２ラインからの電流を流す前記第２ダイオードと、前記第１ラインへ電流を流す前記第３ダイオードと、前記第２ラインへ電流を流す第４ダイオードと、がオフするオフ期間を判定する判定部と、
前記オフ期間のうち、前記第２及び第３ダイオードがオフしている第１状態において、前記第１及び第４ダイオードがオフする第１期間に第１及び第４スイッチをオンし、前記第１及び第４ダイオードがオフしている第２状態において、前記第２及び第３ダイオードがオフする第２期間に前記第２及び第３スイッチをオンする制御部と、
を含む回路。
【請求項9】
第１～第４ダイオード、及び前記第１～第４ダイオードにそれぞれ並列に接続される第１～第４スイッチを含み、第１及び第２ラインに印加される交流電圧を整流する第１全波整流回路と、前記交流電圧が整流された第１整流電圧が印加されるコンデンサとを備える回路の前記第１～第４スイッチを制御する制御回路であって、
前記第１ラインに流れる電流の向きを判定する第１判定回路と、
前記第１ラインの電圧が前記第２ラインの電圧より高いか否かを判定する第２判定回路と、
前記電流が前記第２ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より高い場合、前記第１及び第４スイッチをオンし、前記電流が前記第１ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より低い場合、前記第２及び第３スイッチをオンするオン回路と、
を含む制御回路。
前記第１ラインに流れる電流の向きを判定する第１判定回路と、
前記第１ラインの電圧が前記第２ラインの電圧より高いか否かを判定する第２判定回路と、
前記電流が前記第２ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より高い場合、前記第１及び第４スイッチをオンし、前記電流が前記第１ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より低い場合、前記第２及び第３スイッチをオンするオン回路と、
を含む制御回路。
【請求項10】
第１～第４ダイオード、及び前記第１～第４ダイオードにそれぞれ並列に接続される第１～第４スイッチを含み、第１及び第２ラインに印加される交流電圧を整流する第１全波整流回路と、
前記交流電圧が整流された第１整流電圧が印加されるコンデンサと、
前記第１～第４スイッチを制御する制御回路と、
を備え、
前記制御回路は、
前記第１ラインに流れる電流の向きを判定する第１判定回路と、
前記第１ラインの電圧が前記第２ラインの電圧より高いか否かを判定する第２判定回路と、
前記電流が前記第２ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より高い場合、前記第１及び第４スイッチをオンし、前記電流が前記第１ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より低い場合、前記第２及び第３スイッチをオンするオン回路と、
を含む回路。
前記交流電圧が整流された第１整流電圧が印加されるコンデンサと、
前記第１～第４スイッチを制御する制御回路と、
を備え、
前記制御回路は、
前記第１ラインに流れる電流の向きを判定する第１判定回路と、
前記第１ラインの電圧が前記第２ラインの電圧より高いか否かを判定する第２判定回路と、
前記電流が前記第２ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より高い場合、前記第１及び第４スイッチをオンし、前記電流が前記第１ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より低い場合、前記第２及び第３スイッチをオンするオン回路と、
を含む回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、制御回路、及び回路に関する。
【背景技術】
【0002】
一般的に、全波整流回路、平滑化コンデンサ、及び力率改善回路を用いたＡＣ－ＤＣコンバータがある。また、このようなＡＣ－ＤＣコンバータでは、交流電圧と、平滑化コンデンサの電圧との関係により、全波整流回路を構成するダイオードがオフすることがある。この結果、ＡＣ－ＤＣコンバータの交流電流が流れなくなり、交流電流に歪みが生じる（例えば、特許文献１及び２）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－２５１９５１号公報
【特許文献2】国際公開第２０２１／２１０２８９号
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記のような従来の問題に鑑みてなされたものであって、全波整流回路において交流電流の歪みを抑制することが可能な制御回路を提供することを目的とする。
【課題を解決するための手段】
【0005】
前述した課題を解決する本発明の第１の態様は、第１～第４ダイオード、及び前記第１～第４ダイオードにそれぞれ並列に接続される第１～第４スイッチを含み、第１及び第２ラインに印加される交流電圧を整流する第１全波整流回路と、前記交流電圧が整流された第１整流電圧が印加されるコンデンサとを備える回路の前記第１～第４スイッチを制御する制御回路であって、前記第１及び第２ラインに前記交流電圧が印加されている状態で、前記第１ラインからの電流を流す前記第１ダイオードと、前記第２ラインからの電流を流す前記第２ダイオードと、前記第１ラインへ電流を流す前記第３ダイオードと、前記第２ラインへ電流を流す第４ダイオードと、がオフするオフ期間を判定する判定部と、前記オフ期間のうち、前記第２及び第３ダイオードがオフしている第１状態において、前記第１及び第４ダイオードがオフする第１期間に第１及び第４スイッチをオンし、前記第１及び第４ダイオードがオフしている第２状態において、前記第２及び第３ダイオードがオフする第２期間に前記第２及び第３スイッチをオンする制御部と、を含む。
【0006】
前述した課題を解決する本発明の第２の態様は、第１～第４ダイオード、及び前記第１～第４ダイオードにそれぞれ並列に接続される第１～第４スイッチを含み、第１及び第２ラインに印加される交流電圧を整流する第１全波整流回路と、前記交流電圧が整流された第１整流電圧が印加されるコンデンサとを備える回路の前記第１～第４スイッチを制御する制御回路であって、前記交流電圧の実効値と、前記交流電圧の周波数と、前記交流電圧に基づいて動作する負荷の消費電力と、前記コンデンサの容量値とに基づいて、前記第１及び第２ラインに前記交流電圧が印加されている状態で、前記第１ラインからの電流を流す前記第１ダイオードと、前記第２ラインからの電流を流す前記第２ダイオードと、前記第１ラインへ電流を流す前記第３ダイオードと、前記第２ラインへ電流を流す第４ダイオードとがオフする所定期間を算出する算出部と、前記第２及び第３ダイオードがオフしている第１状態において、前記第１及び第２ラインに流れる電流がゼロとなった後、前記第１及び第４ダイオードがオフする前記所定期間に前記第１及び第４スイッチをオンし、前記第１及び第４ダイオードがオフしている第２状態において、前記第１及び第２ラインに電流がゼロとなった後、前記第２及び第３ダイオードがオフする前記所定期間に前記第２及び第３スイッチをオンする制御部と、を含む。
【0007】
また、前述した課題を解決する本発明の第３の態様は、第１～第４ダイオード、及び前記第１～第４ダイオードにそれぞれ並列に接続される第１～第４スイッチを含み、第１及び第２ラインに印加される交流電圧を整流する第１全波整流回路と、前記交流電圧が整流された第１整流電圧が印加されるコンデンサと、前記第１～第４スイッチを制御する制御回路と、を備え、前記制御回路は、前記第１及び第２ラインに前記交流電圧が印加されている状態で、前記第１ラインからの電流を流す前記第１ダイオードと、前記第２ラインからの電流を流す前記第２ダイオードと、前記第１ラインへ電流を流す前記第３ダイオードと、前記第２ラインへ電流を流す第４ダイオードと、がオフするオフ期間を判定する判定部と、前記オフ期間のうち、前記第２及び第３ダイオードがオフしている第１状態において、前記第１及び第４ダイオードがオフする第１期間に第１及び第４スイッチをオンし、前記第１及び第４ダイオードがオフしている第２状態において、前記第２及び第３ダイオードがオフする第２期間に前記第２及び第３スイッチをオンする制御部と、を含む。
【0008】
また、前述した課題を解決する本発明の第４の態様は、第１～第４ダイオード、及び前記第１～第４ダイオードにそれぞれ並列に接続される第１～第４スイッチを含み、第１及び第２ラインに印加される交流電圧を整流する第１全波整流回路と、前記交流電圧が整流された第１整流電圧が印加されるコンデンサとを備える回路の前記第１～第４スイッチを制御する制御回路であって、前記第１ラインに流れる電流の向きを判定する第１判定回路と、前記第１ラインの電圧が前記第２ラインの電圧より高いか否かを判定する第２判定回路と、前記電流が前記第２ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より高い場合、前記第１及び第４スイッチをオンし、前記電流が前記第１ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より低い場合、前記第２及び第３スイッチをオンする論理回路と、を含む。
【0009】
また、前述した課題を解決する本発明の第５の態様は、第１～第４ダイオード、及び前記第１～第４ダイオードにそれぞれ並列に接続される第１～第４スイッチを含み、第１及び第２ラインに印加される交流電圧を整流する第１全波整流回路と、前記交流電圧が整流された第１整流電圧が印加されるコンデンサと、前記第１～第４スイッチを制御する制御回路と、を備え、前記制御回路は、前記第１ラインに流れる電流の向きを判定する第１判定回路と、前記第１ラインの電圧が前記第２ラインの電圧より高いか否かを判定する第２判定回路と、前記電流が前記第２ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より高い場合、前記第１及び第４スイッチをオンし、前記電流が前記第１ラインから前記第１全波整流回路へ流れ、前記第１ラインの電圧が前記第２ラインの電圧より低い場合、前記第２及び第３スイッチをオンする論理回路と、を含む。
【発明の効果】
【0010】
本発明によれば、全波整流回路において交流電流の歪みを抑制することが可能な制御回路を提供することができる。
【図面の簡単な説明】
【0011】
【図1】ＡＣ－ＤＣコンバータ１０ａの一例を示す図である。
【図2】全波整流回路２０ａ及び制御ブロック２３ａの一例を示す図である。
【図3】制御回路１００ａの一例を示す図である。
【図4】ドライバ回路２００～２０３の一例を示す図である。
【図5】制御ブロック２３ａの主要な波形を示す図である。
【図6】期間Ｐ０における電流経路を説明するための図である。
【図7】期間Ｐ１における電流経路を説明するための図である。
【図8】期間Ｐ２における電流経路を説明するための図である。
【図9】期間Ｐ３における電流経路を説明するための図である。
【図10】全波整流回路２０ｂ及び制御ブロック２３ｂの一例を示す図である。
【図11】制御回路１００ｂの一例を示す図である。
【図12】制御ブロック２３ｂの主要な波形を示す図である。
【図13】全波整流回路２０ｃ及び制御ブロック２３ｃの一例を示す図である。
【図14】制御回路１００ｃの一例を示す図である。
【図15】制御ブロック２３ｃの主要な波形を示す図である。
【図16】ＡＣ－ＤＣコンバータ１０ｄ及び制御ブロック２３ｄの一例を示す図である。
【図17】制御回路１００ｄの一例を示す図である。
【図18】制御ブロック２３ｄの主要な波形を示す図である。
【図19】ＡＣ－ＤＣコンバータ１０ｅ及び制御ブロック２３ｅの一例を示す図である。
【図20】制御回路１００ｅの一例を示す図である。
【図21】制御ブロック２３ｅの主要な波形を示す図である。
【図22】ＡＣ－ＤＣコンバータ１０ｆ及び制御ブロック２３ｆの一例を示す図である。
【図23】制御回路１００ｆの一例を示す図である。
【図24】制御ブロック２３ｆの主要な波形を示す図である。
【発明を実施するための形態】
【0012】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。なお、以下、本実施形態の「回路」には、アナログ回路、ワイヤ―ドロジック型の論理回路のみならず、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やマイコン等に含まれ、デジタル演算処理を実行可能な機能ブロック（または、手段）も含むこととする。また、以下、同一の構成には同一の参照符号を付し、同一の構成については説明を省略する。
【0013】
＝＝＝＝＝本実施形態＝＝＝＝＝
＜＜＜ＡＣ－ＤＣコンバータ１０ａの概要＞＞＞
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０ａの構成を示す図である。ＡＣ－ＤＣコンバータ１０ａは、端子Ｔ１，Ｔ２に印加される商用電源の交流電圧Ｖａｃから、目的レベルの出力電圧Ｖｏｕｔを生成し、負荷１１に電力を供給する。なお、端子Ｔ１が接続されるラインをラインＬ１とし、端子Ｔ２が接続されるラインをラインＬ２とする。また、ラインＬ１は、「第１ライン」に相当し、ラインＬ２は、「第２ライン」に相当する。
＜＜＜ＡＣ－ＤＣコンバータ１０ａの概要＞＞＞
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０ａの構成を示す図である。ＡＣ－ＤＣコンバータ１０ａは、端子Ｔ１，Ｔ２に印加される商用電源の交流電圧Ｖａｃから、目的レベルの出力電圧Ｖｏｕｔを生成し、負荷１１に電力を供給する。なお、端子Ｔ１が接続されるラインをラインＬ１とし、端子Ｔ２が接続されるラインをラインＬ２とする。また、ラインＬ１は、「第１ライン」に相当し、ラインＬ２は、「第２ライン」に相当する。
【0014】
ＡＣ－ＤＣコンバータ１０ａは、全波整流回路２０ａ、コンデンサ２１、力率改善回路２２、制御ブロック２３ａを含んで構成される。全波整流回路２０ａは、詳細は後述するが、ラインＬ１，Ｌ２に印加される所定の交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒｅｃ１として、コンデンサ２１及びトランス３０の主コイルＬａ（後述）に出力する。なお、交流電圧Ｖａｃは、例えば、実効値が１００～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。なお、以下、本実施形態では、基本的に電圧は基準点（図中のＧＮＤ）に対する電位差であるが、交流電圧Ｖａｃは、端子間電圧を示す。なお、以降、図中のＧＮＤの電位を適宜「接地電位」と称する。
【0015】
また、本実実施形態において、交流電圧Ｖａｃが０Ｖの場合（つまり、ラインＬ１，Ｌ２間の電位差がゼロの場合）、ラインＬ１，Ｌ２の電位が、ともに接地電位（０Ｖ）となるよう、ラインＬ１，Ｌ２には、後述の全波整流回路２０ａ等の各種回路が接続されている。したがって、本実施形態では、ラインＬ１の電圧ＶＬ１と、ラインＬ２の電圧ＶＬ２とが等しくなる場合に、交流電圧Ｖａｃは０Ｖとなる。さらに、本実施形態では、ラインＬ１の電圧ＶＬ１が、ラインＬ２の電圧ＶＬ２より高い場合、交流電圧Ｖａｃのレベルは正（＞０）となり、ラインＬ１の電圧ＶＬ１が、ラインＬ２の電圧ＶＬ２より低い場合、交流電圧Ｖａｃのレベルは負（＜０）となる。
【0016】
また、商用電源が、ラインＬ１，Ｌ２に流す電流を交流電流Ｉａｃとし、交流電流Ｉａｃが図１に示す矢印の方向（端子Ｔ１から後述する全波整流回路２０ａへの方向）に流れる場合、交流電流Ｉａｃは正の電流であるものとする。一方、交流電流Ｉａｃが図１に示す矢印の向きとは逆方向に流れる場合、交流電流Ｉａｃは負の電流であるものとする。
【0017】
全波整流回路２０ａについての詳細は、後述するが、全波整流回路２０ａは、「第１全波整流回路」に相当する。
【0018】
コンデンサ２１は、整流電圧Ｖｒｅｃ１が印加され、整流電圧Ｖｒｅｃ１を平滑化する。なお、整流電圧Ｖｒｅｃ１は、「第１整流電圧」に相当する。
【0019】
力率改善回路２２は、トランス３０、ダイオード３１、コンデンサ３２、力率改善ＩＣ３３、ＮＭＯＳトランジスタ３４、及び抵抗４０，４１を含んで構成される。トランス３０の主コイルＬａ、ダイオード３１、コンデンサ３２、及びＮＭＯＳトランジスタ３４は、昇圧チョッパー回路を構成する。このため、コンデンサ３２の充電電圧が直流の出力電圧Ｖｏｕｔとなる。
【0020】
トランス３０は、主コイルＬａと、主コイルＬａに磁気的に結合された補助コイルＬｂとを有する。ここで、本実施形態では、補助コイルＬｂに生じる電圧が、主コイルＬａに生じる電圧とは極性が逆になるよう、補助コイルＬｂは巻かれている。そして、力率改善ＩＣ３３（後述）の端子ＺＣＤには、補助コイルＬｂで発生する電圧Ｖｚｃｄが印加される。
【0021】
力率改善ＩＣ３３は、ＡＣ－ＤＣコンバータ１０ａの入力力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ３４のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ３３は、主コイルＬａに流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ３４を駆動する。なお、力率改善ＩＣ３３には、端子ＺＣＤ，ＦＢ，ＯＵＴが設けられている。
【0022】
ＮＭＯＳトランジスタ３４は、ＡＣ－ＤＣコンバータ１０ａの負荷１１への電力を制御するためのパワートランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ３４は、Ｎ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであることとしたが、これに限られず、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や、バイポーラトランジスタ等の他のスイッチング素子であっても良い。また、ＮＭＯＳトランジスタ３４のゲート電極は、端子ＯＵＴに接続されている。
【0023】
抵抗４０，４１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ３４をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗４０，４１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。
【0024】
＝＝力率改善回路２２の動作の簡単な説明＝＝
力率改善回路２２は、交流電圧Ｖａｃの位相と、交流電流Ｉａｃの位相とを一致させ、力率を改善するよう動作する。また、力率改善回路２２において、力率改善ＩＣ３３は、帰還電圧Ｖｆｂと、インダクタ電流ＩＬとに基づいて、主コイルＬａにインダクタ電流ＩＬを流すＮＭＯＳトランジスタ３４のスイッチングを制御する。
力率改善回路２２は、交流電圧Ｖａｃの位相と、交流電流Ｉａｃの位相とを一致させ、力率を改善するよう動作する。また、力率改善回路２２において、力率改善ＩＣ３３は、帰還電圧Ｖｆｂと、インダクタ電流ＩＬとに基づいて、主コイルＬａにインダクタ電流ＩＬを流すＮＭＯＳトランジスタ３４のスイッチングを制御する。
【0025】
具体的には、力率改善ＩＣ３３は、インダクタ電流ＩＬがゼロとなると、ＮＭＯＳトランジスタ３４をオンし、帰還電圧Ｖｆｂに応じた期間が経過すると、ＮＭＯＳトランジスタ３４をオフする。これにより、インダクタ電流ＩＬは、ゼロと、整流電圧Ｖｒｅｃ１に応じたピーク電流との間で電流値が変化する。そして、結果として、インダクタ電流ＩＬを平均化すると、交流電圧Ｖａｃの位相と、インダクタ電流ＩＬの平均電流（すなわち、交流電流Ｉａｃ）の位相とが一致することとなる。なお、力率改善回路２２に関する更なる詳細は省略する。
【0026】
制御ブロック２３ａは、詳細は後述するが、交流電圧Ｖａｃと、コンデンサ２１の電圧Ｖｒｅｃ１とに基づいて全波整流回路２０ａを制御する。
【0027】
＜＜＜全波整流回路２０ａ及び制御ブロック２３ａについて＞＞＞
＝＝全波整流回路２０ａの構成＝＝
図２は、全波整流回路２０ａ及び制御ブロック２３ａの一例を示す図である。全波整流回路２０ａは、交流電圧Ｖａｃを全波整流し整流電圧Ｖｒｅｃ１を生成する。全波整流回路２０ａは、ダイオード５０～５３、及びＮＭＯＳトランジスタ６０～６３を含んで構成される。また、ダイオード５０～５３は、ダイオードブリッジを構成する。具体的には、ダイオード５０は、アノードがラインＬ１に接続され、カソードがコンデンサ２１に接続され、ラインＬ１からの交流電流Ｉａｃをコンデンサ２１に流す。そして、ダイオード５１は、アノードがラインＬ２に接続され、カソードがコンデンサ２１に接続され、ラインＬ２からの交流電流Ｉａｃをコンデンサ２１に流す。
＝＝全波整流回路２０ａの構成＝＝
図２は、全波整流回路２０ａ及び制御ブロック２３ａの一例を示す図である。全波整流回路２０ａは、交流電圧Ｖａｃを全波整流し整流電圧Ｖｒｅｃ１を生成する。全波整流回路２０ａは、ダイオード５０～５３、及びＮＭＯＳトランジスタ６０～６３を含んで構成される。また、ダイオード５０～５３は、ダイオードブリッジを構成する。具体的には、ダイオード５０は、アノードがラインＬ１に接続され、カソードがコンデンサ２１に接続され、ラインＬ１からの交流電流Ｉａｃをコンデンサ２１に流す。そして、ダイオード５１は、アノードがラインＬ２に接続され、カソードがコンデンサ２１に接続され、ラインＬ２からの交流電流Ｉａｃをコンデンサ２１に流す。
【0028】
また、ダイオード５２は、アノードが接地に接続され、カソードがラインＬ１に接続され、接地からラインＬ１へ交流電流Ｉａｃを流す。そして、ダイオード５３は、アノードが接地に接続され、カソードがラインＬ２に接続され、接地からラインＬ２へ交流電流Ｉａｃを流す。
【0029】
また、詳細は後述するが、交流電圧Ｖａｃのレベルが正の場合、ダイオード５０，５３がオンし、正の方向に交流電流Ｉａｃは流れる。また、この時、整流後の接地電圧ＧＮＤを基準にラインＬ１及びラインＬ２の電位を考えると、ラインＬ１の電位が正電位となり、ラインＬ２の電位がほぼゼロとなる。なお、ここでは、ラインＬ１の電圧ＶＬ１が、コンデンサ２１の電圧Ｖｒｅｃ１より、ダイオード５０の順方向電圧だけ高くならないと、ダイオード５０はオンしない。また、ラインＬ２の電圧ＶＬ２が、接地電圧より、ダイオード５３の順方向電圧だけ低くならないと、ダイオード５３はオンしない。
【0030】
また、交流電圧Ｖａｃのレベルが負の場合、ダイオード５１，５２がオンし、負の方向に交流電流Ｉａｃは流れる。また、この時、整流後の接地電圧ＧＮＤを基準にラインＬ１及びラインＬ２の電位を考えると、ラインＬ１の電位がほぼゼロとなり、ラインＬ２の電位が正電位となる。なお、ここでは、ラインＬ２の電圧ＶＬ２が、コンデンサ２１の電圧Ｖｒｅｃ１より、ダイオード５１の順方向電圧だけ高くならないと、ダイオード５１はオンしない。また、ラインＬ１の電圧ＶＬ１が、接地電圧より、ダイオード５２の順方向電圧だけ低くならないと、ダイオード５２はオンしない。
【0031】
また、ＮＭＯＳトランジスタ６０～６３は、交流電流Ｉａｃの歪を抑制すべく、交流電流Ｉａｃを連続的に流すための素子であり、ダイオード５０～５３のそれぞれに並列接続されている。
【0032】
例えば、ＮＭＯＳトランジスタ６０は、ダイオード５０と並列に接続されている。そして、ＮＭＯＳトランジスタ６０は、ラインＬ１の電圧ＶＬ１が正電圧であるにも関わらず、ダイオード５０がオフしている期間にオンされる。この結果、コンデンサ２１からラインＬ１へ交流電流Ｉａｃが流れるため、交流電流Ｉａｃを連続的に変化させることができる。
【0033】
また、ダイオード５０，５１は、コンデンサ２１の高電位側にカソードが接続されるダイオードであるため、高電位側のダイオードと称し、ダイオード５２，５３は、コンデンサ２１の低電位側にアノードが接続されるダイオードであるため、低電位側のダイオードと称する。なお、ダイオード５０～５３は、「第１～第４ダイオード」に相当し、ＮＭＯＳトランジスタ６０～６３は、「第１～第４スイッチ」に相当する。
【0034】
＝＝制御ブロック２３ａの構成＝＝
制御ブロック２３ａは、交流電流Ｉａｃの歪みを抑制すべく、ＮＭＯＳトランジスタ６０～６３のスイッチングを制御するブロックである。具体的には、制御ブロック２３ａは、交流電圧Ｖａｃのレベルが正であり、ラインＬ１の電圧ＶＬ１が正電圧である状態で、ダイオード５０，５３がオフする期間ＰＡに、ＮＭＯＳトランジスタ６０，６３をオンする。また、制御ブロック２３ａは、交流電圧Ｖａｃのレベルが負であり、ラインＬ２の電圧ＶＬ２が正電圧である状態で、ダイオード５１，５２がオフする期間ＰＢに、ＮＭＯＳトランジスタ６１，６２をオンする。これにより、ダイオード５０～５３がオフしている状態であっても、交流電流Ｉａｃを連続的に変化させることができるため、交流電流Ｉａｃの歪みを抑制することができる。なお、期間ＰＡは、「第１期間」に相当し、期間ＰＢは、「第２期間」に相当する。
制御ブロック２３ａは、交流電流Ｉａｃの歪みを抑制すべく、ＮＭＯＳトランジスタ６０～６３のスイッチングを制御するブロックである。具体的には、制御ブロック２３ａは、交流電圧Ｖａｃのレベルが正であり、ラインＬ１の電圧ＶＬ１が正電圧である状態で、ダイオード５０，５３がオフする期間ＰＡに、ＮＭＯＳトランジスタ６０，６３をオンする。また、制御ブロック２３ａは、交流電圧Ｖａｃのレベルが負であり、ラインＬ２の電圧ＶＬ２が正電圧である状態で、ダイオード５１，５２がオフする期間ＰＢに、ＮＭＯＳトランジスタ６１，６２をオンする。これにより、ダイオード５０～５３がオフしている状態であっても、交流電流Ｉａｃを連続的に変化させることができるため、交流電流Ｉａｃの歪みを抑制することができる。なお、期間ＰＡは、「第１期間」に相当し、期間ＰＢは、「第２期間」に相当する。
【0035】
制御ブロック２３ａは、ダイオード７０，７１、抵抗７２，７３，８０，８１，９０～９３、制御回路１００ａ、及びドライバ回路２００～２０３を含んで構成される。
【0036】
ダイオード７０，７１は、全波整流回路を構成する。ダイオード７０は、アノードがラインＬ１に接続され、カソードがダイオード７１のカソードと接続される。そして、ダイオード７１は、アノードがラインＬ２に接続され、カソードが抵抗７２の一端に接続される。また、ダイオード７０，７１のカソードには、交流電圧Ｖａｃを全波整流した整流電圧Ｖｒｅｃ２が生成される。なお、ダイオード７０，７１は、「第２全波整流回路」に相当し、整流電圧Ｖｒｅｃ２は、「第２整流電圧」に相当する。
【0037】
抵抗７２，７３は、整流電圧Ｖｒｅｃ２を分圧する分圧回路を構成し、抵抗７２の他端と、抵抗７３の一端とが接続され、抵抗７３の他端は接地される。また、抵抗７２と抵抗７３との接続点には、整流電圧Ｖｒｅｃ２を分圧した電圧Ｖｒｅｃ２ｄが生成される。なお、抵抗７２，７３は、「第１分圧回路」に相当し、電圧Ｖｒｅｃ２ｄは、「第１分圧電圧」に相当する。
【0038】
抵抗８０，８１は、コンデンサ２１に印加される整流電圧Ｖｒｅｃ１を分圧する分圧回路を構成し、抵抗８０の一端には、整流電圧Ｖｒｅｃ１が印加され、抵抗８０の他端と、抵抗８１の一端とが接続され、抵抗８１の他端は接地される。また、抵抗８０と抵抗８１との接続点には、整流電圧Ｖｒｅｃ１を分圧した電圧Ｖｒｅｃ１ｄが生成される。本実施形態では、電圧Ｖｒｅｃ１と、電圧Ｖｒｅｃ２とを正確に比較できるよう、抵抗７２，７３による分圧比は、抵抗８０，８１による分圧比と同じように設定される。
【0039】
そして、本実施形態において、電圧Ｖｒｅｃ１ｄと、電圧Ｖｒｅｃ２ｄとを比較することにより、ラインＬ１の電圧ＶＬ１がコンデンサ２１の電圧Ｖｒｅｃ１よりダイオード５０の順方向電圧だけ高いか否かを検出することができる。これにより、ラインＬ１の電圧ＶＬ１が正電圧の場合に、ダイオード５０がオン又はオフしているかを検出することができる。
【0040】
同様に、電圧Ｖｒｅｃ１ｄと、電圧Ｖｒｅｃ２ｄとを比較することにより、ラインＬ２の電圧ＶＬ２がコンデンサ２１の電圧Ｖｒｅｃ１よりダイオード５１の順方向電圧だけ高いか否かを検出することができる。これにより、ラインＬ２の電圧ＶＬ２が正電圧の場合に、ダイオード５１がオン又はオフしているかを検出することができる。
【0041】
また、詳細は後述するが、ダイオード５２は、ダイオード５１のオン又はオフに合わせてオン又はオフする。同様に、ダイオード５３は、ダイオード５０のオン又はオフに合わせてオン又はオフする。なお、抵抗８０，８１は、「第２分圧回路」に相当し、電圧Ｖｒｅｃ１ｄは、「第２分圧電圧」に相当する。
【0042】
抵抗９０，９１は、ラインＬ１の電圧ＶＬ１が正電圧であるか否かを後述する制御回路１００ａで検出させるための電圧ＶＬ１ｄを生成する分圧回路である。
【0043】
抵抗９０の一端はラインＬ１に接続され、抵抗９０の他端と、抵抗９１の一端とが接続され、抵抗９１の他端は接地される。また、抵抗９０と抵抗９１との接続点には、ラインＬ１の電圧ＶＬ１を分圧した電圧ＶＬ１ｄが生成される。
【0044】
抵抗９２，９３は、ラインＬ２の電圧ＶＬ２が正電圧であるか否かを制御回路１００ａで検出させるための電圧ＶＬ２ｄを生成する分圧回路である。
【0045】
抵抗９２の一端はラインＬ２に接続され、抵抗９２の他端と、抵抗９３の一端とが接続され、抵抗９３の他端は接地される。また、抵抗９２と抵抗９３との接続点には、ラインＬ２の電圧ＶＬ２を分圧した電圧ＶＬ２ｄが生成される。
【0046】
＝＝＝制御回路１００ａの構成＝＝＝
図３は、制御回路１００ａの一例を示す図である。制御回路１００ａは、電圧Ｖｒｅｃ１ｄ，Ｖｒｅｃ２ｄと、電圧ＶＬ１ｄ，ＶＬ２ｄとに基づいて、ダイオード５０，５３がオフする期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０と、ダイオード５１，５２がオフする期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１とを出力する。
図３は、制御回路１００ａの一例を示す図である。制御回路１００ａは、電圧Ｖｒｅｃ１ｄ，Ｖｒｅｃ２ｄと、電圧ＶＬ１ｄ，ＶＬ２ｄとに基づいて、ダイオード５０，５３がオフする期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０と、ダイオード５１，５２がオフする期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１とを出力する。
【0047】
詳細は後述するが、本実施形態の制御回路１００ａは、交流電圧Ｖａｃと、コンデンサ２１の電圧とに基づいて、ダイオード５０～５３がオフするオフ期間Ｐを判定する。そして、制御回路１００ａは、オフ期間Ｐのうち、ダイオード５１，５２がオフしている状態において、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、ダイオード５０，５３がオフしている状態において、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。なお、ダイオード５１，５２がオフしている状態は、「第１状態」に相当し、ダイオード５０，５３がオフしている状態は、「第２状態」に相当する。
【0048】
制御回路１００ａは、判定部１１０ａ、制御部１１１ａを含む。判定部１１０ａは、電圧Ｖｒｅｃ１ｄと、電圧Ｖｒｅｃ２ｄとを比較する比較回路１２０であり、交流電圧Ｖａｃと、コンデンサ２１の電圧とに基づいてオフ期間Ｐを判定する。
【0049】
ところで、上述のように、ラインＬ１の電圧ＶＬ１が正電圧であり、かつ電圧Ｖｒｅｃ１ｄが電圧Ｖｒｅｃ２ｄより高い場合、ダイオード５０はオフし、同様に、ダイオード５３もオフする。また、ラインＬ２の電圧Ｖ２が正電圧であり、かつ電圧Ｖｒｅｃ１ｄが電圧Ｖｒｅｃ２ｄより高い場合、ダイオード５１はオフし、同様にダイオード５２もオフする。
【0050】
比較回路１２０は、電圧Ｖｒｅｃ１ｄが電圧Ｖｒｅｃ２ｄより高い場合、ＮＭＯＳトランジスタ６０，６３又はＮＭＯＳトランジスタ６１，６２の何れかをオンすべく、ハイレベル（以下、“Ｈ”レベルと称する。）のオフ期間Ｐを示す信号を出力する。一方、比較回路１２０は、電圧Ｖｒｅｃ１ｄが電圧Ｖｒｅｃ２ｄより低い場合、ローレベル（以下、“Ｌ”レベルと称する。）の信号を出力する。
【0051】
制御部１１１ａは、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。具体的には、制御部１１１ａは、ラインＬ１，Ｌ２のそれぞれの電圧ＶＬ１，ＶＬ２の関係と、期間Ｐを示す比較回路１２０からの信号とに基づいて、ＮＭＯＳトランジスタ６０，６３をオンオフする信号Ｓ０、及びＮＭＯＳトランジスタ６１，６２をオンオフする信号Ｓ１を出力する。
【0052】
制御部１１１ａは、比較回路１２１，１２２、ＡＮＤ回路１２３，１２４を含んで構成される。本実施形態では、交流電圧Ｖａｃのレベルが正であり、ラインＬ１の電圧ＶＬ１が正電圧である場合、電圧ＶＬ１ｄは接地電圧より高くなり、電圧ＶＬ２ｄは接地電圧より低くなる。
【0053】
一方、交流電圧Ｖａｃのレベルが負であり、ラインＬ２の電圧ＶＬ２が正電圧である場合、電圧ＶＬ１ｄは接地電圧より低くなり、電圧ＶＬ２ｄは接地電圧より高くなる。したがって、比較回路１２１は、電圧ＶＬ１ｄと、接地電圧とを比較し、ラインＬ１の電圧ＶＬ１が正電圧であるか否かを検出する。同様に、比較回路１２２は、電圧ＶＬ２ｄと、接地電圧とを比較し、ラインＬ２の電圧ＶＬ２が正電圧であるか否かを検出する。
【0054】
ここでは、電圧ＶＬ１ｄ，ＶＬ２ｄと、接地電圧とを比較することとしたが、電圧ＶＬ１ｄ，ＶＬ２ｄと比較する電圧は、ほぼ接地電圧であればよく、適宜接地電圧より微小に高い所定レベルであってもよい。なお、比較回路１２１は、「第１検出回路」に相当し，比較回路１２２は、「第２検出回路」に相当する。
【0055】
ＡＮＤ回路１２３は、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より高い場合、期間ＰにＮＭＯＳトランジスタ６０，６３をオンする信号を出力する。一方、ＡＮＤ回路１２３は、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より低い場合、又は期間Ｐではない場合、ＮＭＯＳトランジスタ６０，６３をオフする信号を出力する。ＡＮＤ回路１２３は、比較回路１２０からの信号と、比較回路１２１からの信号との論理積を演算し、ＮＭＯＳトランジスタ６０，６３をオンオフする信号を出力する。
【0056】
ＡＮＤ回路１２４は、ラインＬ２の電圧ＶＬ２がラインＬ１の電圧ＶＬ１より高い場合、期間ＰにＮＭＯＳトランジスタ６１，６２をオンする信号を出力する。一方、ＡＮＤ回路１２４は、ラインＬ２の電圧ＶＬ２がラインＬ１の電圧ＶＬ１より低い場合、又は期間Ｐではない場合、ＮＭＯＳトランジスタ６１，６２をオフする信号を出力する。ＡＮＤ回路１２４は、比較回路１２０からの信号と、比較回路１２２からの信号との論理積を演算し、ＮＭＯＳトランジスタ６１，６２をオンオフする信号を出力する。なお、ＡＮＤ回路１２３，１２４は、「スイッチ制御回路」に相当する。また、制御部１１１ａにドライバ回路２００～２０３を含めた回路は、「制御部」に相当する。
【0057】
＝＝＝ドライバ回路２００～２０３の一例＝＝＝
図４は、図２のドライバ回路（ＤＲＶ）２００～２０３の一例を示す図である。ドライバ回路２００～２０３は、信号Ｓ０又はＳ１に基づいて、それぞれＮＭＯＳトランジスタ６０～６３をオンオフする。具体的には、（ａ）に示すドライバ回路２００は、“Ｈ”レベルの信号Ｓ０に基づいてＮＭＯＳトランジスタ６０をオンする電圧Ｖｄｒｖの信号Ｓ０Ｈを出力する。一方、ドライバ回路２００は、“Ｌ”レベルの信号Ｓ０に基づいて、ＮＭＯＳトランジスタ６０をオフする電圧ＶＬ１の信号Ｓ０Ｈを出力する。
図４は、図２のドライバ回路（ＤＲＶ）２００～２０３の一例を示す図である。ドライバ回路２００～２０３は、信号Ｓ０又はＳ１に基づいて、それぞれＮＭＯＳトランジスタ６０～６３をオンオフする。具体的には、（ａ）に示すドライバ回路２００は、“Ｈ”レベルの信号Ｓ０に基づいてＮＭＯＳトランジスタ６０をオンする電圧Ｖｄｒｖの信号Ｓ０Ｈを出力する。一方、ドライバ回路２００は、“Ｌ”レベルの信号Ｓ０に基づいて、ＮＭＯＳトランジスタ６０をオフする電圧ＶＬ１の信号Ｓ０Ｈを出力する。
【0058】
また、（ｂ）に示すドライバ回路２０１は、“Ｈ”レベルの信号Ｓ１に基づいてＮＭＯＳトランジスタ６１をオンする電圧Ｖｄｒｖの信号Ｓ１Ｈを出力する。一方、ドライバ回路２０１は、“Ｌ”レベルの信号Ｓ１に基づいて、ＮＭＯＳトランジスタ６１をオフする電圧ＶＬ２の信号Ｓ１Ｈを出力する。
【0059】
また、（ｃ）に示すドライバ回路２０２は、“Ｈ”レベルの信号Ｓ１に基づいてＮＭＯＳトランジスタ６２をオンする電圧Ｖｃｃの信号Ｓ１Ｌを出力する。一方、ドライバ回路２０２は、“Ｌ”レベルの信号Ｓ１に基づいて、ＮＭＯＳトランジスタ６２をオフする接地電圧ＧＮＤの信号Ｓ１Ｌを出力する。
【0060】
また、（ｄ）に示すドライバ回路２０３は、“Ｈ”レベルの信号Ｓ０に基づいてＮＭＯＳトランジスタ６３をオンする電圧Ｖｃｃの信号Ｓ０Ｌを出力する。一方、ドライバ回路２０３は、“Ｌ”レベルの信号Ｓ０に基づいて、ＮＭＯＳトランジスタ６３をオフする接地電圧ＧＮＤの信号Ｓ０Ｌを出力する。なお、電圧Ｖｄｒｖは、ドライバ回路２００，２０１の電源電圧であり、電圧Ｖｃｃは、図示しないレギュレータからの電源電圧である。
【0061】
また、ドライバ回路２００～２０３は、発光ダイオード２１０、フォトトランジスタ２１１、ＰＮＰトランジスタ２１２、ＮＰＮトランジスタ２１３、及び抵抗２１４を含んで構成される。発光ダイオード２１０は、信号Ｓ０又はＳ１の論理レベルに応じて発光する。具体的には、発光ダイオード２１０は、アノードに信号Ｓ０又はＳ１に応じた電圧が印加され、カソードは、接地される。また、発光ダイオード２１０は、“Ｈ”レベルの信号Ｓ０又はＳ１に応じた電圧が印加されると、オンされ、発光する。一方、発光ダイオード２１０は、“Ｌ”レベルの信号Ｓ０又はＳ１に応じた電圧が印加されると、オフされ、発光しない。
【0062】
フォトトランジスタ２１１は、発光ダイオード２１０からの光に基づいて、抵抗２１４と共に、ＰＮＰトランジスタ２１２及びＮＰＮトランジスタ２１３のベースに流す電流を制御する。具体的には、フォトトランジスタ２１１は、発光ダイオード２１０が発光する場合、ベースを接地し、ＰＮＰトランジスタ２１２のエミッタ－ベース間に電流を流し、ＰＮＰトランジスタ２１２をオンする。一方、フォトトランジスタ２１１により、ベースが接地されるため、ＮＰＮトランジスタ２１３のベース－エミッタ間には電流が流れず、ＮＰＮトランジスタ２１３はオフする。結果として、上述の通り、ドライバ回路２００～２０３は、電源電圧Ｖｄｒｖ又はＶｃｃの信号を出力する。
【0063】
一方、フォトトランジスタ２１１は、発光ダイオード２１０が発光しない場合、抵抗２１４により、ベースがプルアップされるため、ＮＰＮトランジスタ２１３のベース－エミッタ間に電流を流し、ＮＰＮトランジスタ２１３をオンする。一方、抵抗２１４によりベースがプルアップされるため、ＰＮＰトランジスタ２１２のエミッタ－ベース間には電流が流れず、ＰＮＰトランジスタ２１２はオフする。結果として、上述の通り、ドライバ回路２００～２０３は、電圧ＶＬ１，ＶＬ２又は接地電圧ＧＮＤの信号を出力する。
【0064】
＝＝全波整流回路２０ａ及び制御ブロック２３ａの動作＝＝
図５は、制御ブロック２３ａの主要な波形を示す図である。また、図６～図９は、後述する期間Ｐ０～Ｐ３における全波整流回路２０ａ等を流れる電流の経路を説明するための図である。なお、図５において、時刻ｔ０～時刻ｔ１の期間を期間Ｐ０とし、時刻ｔ１～時刻ｔ２の期間を期間Ｐ１とし、時刻ｔ２～時刻ｔ３の期間を期間Ｐ２とし、時刻ｔ３～時刻ｔ４の期間を期間Ｐ３とする。また、期間Ｐ１，Ｐ３はダイオード５０～５３がオフする「オフ期間Ｐ」に相当し、期間Ｐ１はダイオード５０，５３がオンからオフとなる期間ＰＡに対応し、期間Ｐ３はダイオード５１，５２がオンからオフとなる期間ＰＢに対応する。
図５は、制御ブロック２３ａの主要な波形を示す図である。また、図６～図９は、後述する期間Ｐ０～Ｐ３における全波整流回路２０ａ等を流れる電流の経路を説明するための図である。なお、図５において、時刻ｔ０～時刻ｔ１の期間を期間Ｐ０とし、時刻ｔ１～時刻ｔ２の期間を期間Ｐ１とし、時刻ｔ２～時刻ｔ３の期間を期間Ｐ２とし、時刻ｔ３～時刻ｔ４の期間を期間Ｐ３とする。また、期間Ｐ１，Ｐ３はダイオード５０～５３がオフする「オフ期間Ｐ」に相当し、期間Ｐ１はダイオード５０，５３がオンからオフとなる期間ＰＡに対応し、期間Ｐ３はダイオード５１，５２がオンからオフとなる期間ＰＢに対応する。
【0065】
また、図６～図９において、交流電流Ｉａｃが流れる経路を破線で示し、抵抗９０，９１又は抵抗９２，９３を流れる電流の経路を一点鎖線で示す。また、図４に示すように、本実施形態では、ラインＬ１の電圧ＶＬ１と、ラインＬ２の電圧ＶＬ２とが等しくなる場合に、交流電圧Ｖａｃは０Ｖとなる。さらに、本実施形態では、ラインＬ１の電圧ＶＬ１が、ラインＬ２の電圧ＶＬ２より高い場合、交流電圧Ｖａｃのレベルは正（＞０）となり、ラインＬ１の電圧ＶＬ１が、ラインＬ２の電圧ＶＬ２より低い場合、交流電圧Ｖａｃのレベルは負（＜０）となる。
【0066】
＝＝＝期間Ｐ０における動作＝＝＝
時刻ｔ０において、コンデンサ２１の電圧Ｖｒｅｃ１はほぼゼロまで低下している。コンデンサ２１の電圧Ｖｒｅｃ１が、ダイオード５０の順方向電圧分以上、ラインＬ１の電圧ＶＬ１より低い場合、すなわち、Ｖｒｅｃ１ｄ－Ｖｒｅｃ２ｄがマイナスの場合、ダイオード５０はオンする。そして、交流電流Ｉａｃは、ラインＬ１からダイオード５０を介してコンデンサ２１へ流れる。
時刻ｔ０において、コンデンサ２１の電圧Ｖｒｅｃ１はほぼゼロまで低下している。コンデンサ２１の電圧Ｖｒｅｃ１が、ダイオード５０の順方向電圧分以上、ラインＬ１の電圧ＶＬ１より低い場合、すなわち、Ｖｒｅｃ１ｄ－Ｖｒｅｃ２ｄがマイナスの場合、ダイオード５０はオンする。そして、交流電流Ｉａｃは、ラインＬ１からダイオード５０を介してコンデンサ２１へ流れる。
【0067】
この結果、時刻ｔ０から開始する期間Ｐ０において、交流電流Ｉａｃは、図５において破線で示すように正の方向に流れる。具体的には、時刻ｔ０において、時刻ｔ０より前にコンデンサ２１に整流電圧Ｖｒｅｃ１が印加されているため、交流電圧Ｖａｃの位相に対する交流電流Ｉａｃの位相は、進み位相となり、交流電流Ｉａｃは、このように正の方向に流れる。なお、図６～図９において、交流電圧Ｖａｃを全波整流した整流電圧Ｖｒｅｃ１，Ｖｒｅｃ２は共に正電圧となり、電圧Ｖｒｅｃ１ｄ，Ｖｒｅｃ２ｄも正電圧となる。
【0068】
また、期間Ｐ０において、ラインＬ１の電圧ＶＬ１が上昇すると、ダイオード５０と同様に、ダイオード５３はオンする。結果として、交流電流Ｉａｃは、ダイオード５３を介してラインＬ２へと流れる。また、この場合、ラインＬ２の電圧ＶＬ２は、接地電圧からダイオード５３の順方向電圧分だけ低下した電圧に維持される。
【0069】
また、図５に戻り、期間Ｐ０において、ラインＬ１の電圧ＶＬ１と、電圧ＶＬ１を抵抗９０，９１で分圧した電圧ＶＬ１ｄとは、同様に変化する。この場合、抵抗９０，９１には、図６の一点鎖線で示すように電流が流れる。一方、ラインＬ２の電圧ＶＬ２は、接地電位からダイオード５３の順方向電圧分だけ低下した電位に維持されるため、電圧ＶＬ２ｄは、ほぼ接地電圧となる。なお、図５では、便宜上、接地電位からダイオード５３の順方向電圧分だけ低下した電位の電圧を、接地電圧（０Ｖ）として記載している。
【0070】
また、期間Ｐ０において、コンデンサ２１の電圧Ｖｒｅｃ１が、ダイオード５０の順方向電圧分以上ラインＬ１の電圧ＶＬ１より低いため、整流電圧Ｖｒｅｃ１は、整流電圧Ｖｒｅｃ２より低くなる。したがって、電圧Ｖｒｅｃ１ｄは、電圧Ｖｒｅｃ２ｄより低く、かつ電圧ＶＬ１ｄは正電圧であるため、制御回路１００ａは、“Ｌ”レベルの信号Ｓ０を出力し、ＮＭＯＳトランジスタ６０，６３はオフされる。同様に、電圧Ｖｒｅｃ１ｄは、電圧Ｖｒｅｃ２ｄより低く、かつ電圧ＶＬ２ｄはほぼ接地電圧であるため、制御回路１００ａは、“Ｌ”レベルの信号Ｓ１を出力し、ＮＭＯＳトランジスタ６１，６２はオフされる。
【0071】
＝＝＝期間Ｐ１における動作＝＝＝
時刻ｔ１から開始する期間Ｐ１において、コンデンサ２１の電圧Ｖｒｅｃ１が、ラインＬ１の電圧ＶＬ１からダイオード５０の順方向電圧分を引いた電圧より高い場合、すなわち、Ｖｒｅｃ１ｄ－Ｖｒｅｃ２ｄがプラスの場合、ダイオード５０はオフする。そして、交流電流Ｉａｃは、ラインＬ１からダイオード５０を介して流れなくなる。この場合、詳細は後述するが、制御回路１００ａはＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０を出力する。そのため、交流電流Ｉａｃは、ＮＭＯＳトランジスタ６０を介して、ラインＬ１へと流れる。そして、交流電流Ｉａｃが流れる向きは、図７において破線で示すように負の方向であるため、コンデンサ２１には接地側から高電位側へと交流電流Ｉａｃが流れる。
時刻ｔ１から開始する期間Ｐ１において、コンデンサ２１の電圧Ｖｒｅｃ１が、ラインＬ１の電圧ＶＬ１からダイオード５０の順方向電圧分を引いた電圧より高い場合、すなわち、Ｖｒｅｃ１ｄ－Ｖｒｅｃ２ｄがプラスの場合、ダイオード５０はオフする。そして、交流電流Ｉａｃは、ラインＬ１からダイオード５０を介して流れなくなる。この場合、詳細は後述するが、制御回路１００ａはＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０を出力する。そのため、交流電流Ｉａｃは、ＮＭＯＳトランジスタ６０を介して、ラインＬ１へと流れる。そして、交流電流Ｉａｃが流れる向きは、図７において破線で示すように負の方向であるため、コンデンサ２１には接地側から高電位側へと交流電流Ｉａｃが流れる。
【0072】
そして、期間Ｐ１において、ラインＬ１の電圧ＶＬ１が低下し、ダイオード５０がオフすると、ダイオード５３もオフする。また、ＮＭＯＳトランジスタ６３がオンし、交流電流Ｉａｃが図６の破線の向きに流れるため、ラインＬ２の電圧ＶＬ２は、接地電圧からＮＭＯＳトランジスタ６３のドレイン・ソース間電圧分高い電圧に維持される。
【0073】
また、図５に戻り、期間Ｐ１において、ラインＬ１の電圧ＶＬ１と、電圧ＶＬ１ｄとは、同様に変化する。一方、ラインＬ２の電圧ＶＬ２は、接地電圧からＮＭＯＳトランジスタ６３のドレイン・ソース間電圧分だけ高い電圧に維持されるため、電圧ＶＬ２ｄは、接地電圧となる。なお、図５では、便宜上、接地電位からＮＭＯＳトランジスタ６３のドレイン・ソース間電圧分だけ高い電位の電圧を、接地電圧（０Ｖ）として記載している。
【0074】
また、期間Ｐ１において、コンデンサ２１の電圧Ｖｒｅｃ１が、ラインＬ１の電圧ＶＬ１からダイオード５０の順方向電圧分引いた電圧より高いため、整流電圧Ｖｒｅｃ１は、整流電圧Ｖｒｅｃ２より高くなる。したがって、電圧Ｖｒｅｃ１ｄは、電圧Ｖｒｅｃ２ｄより高く、かつ電圧ＶＬ１ｄは正電圧であるため、制御回路１００ａは、“Ｈ”レベルの信号Ｓ０を出力し、ＮＭＯＳトランジスタ６０，６３はオンされる。同様に、電圧Ｖｒｅｃ１ｄは、電圧Ｖｒｅｃ２ｄより高く、電圧ＶＬ２ｄはほぼ接地電圧であるため、制御回路１００ａは、“Ｌ”レベルの信号Ｓ１を出力し、ＮＭＯＳトランジスタ６１，６２はオフされる。
【0075】
＝＝＝期間Ｐ２における動作＝＝＝
時刻ｔ２から開始する期間Ｐ２において、コンデンサ２１の電圧Ｖｒｅｃ１が、ダイオード５１の順方向電圧分以上ラインＬ２の電圧ＶＬ２より低い場合、すなわち、Ｖｒｅｃ１ｄ－Ｖｒｅｃ２ｄがマイナスの場合、ダイオード５１はオンする。そして、交流電流Ｉａｃは、ラインＬ２からダイオード５１を介してコンデンサ２１へ流れる。この結果、期間Ｐ２において、交流電流Ｉａｃは、図８において破線で示すように負の方向に流れる。
時刻ｔ２から開始する期間Ｐ２において、コンデンサ２１の電圧Ｖｒｅｃ１が、ダイオード５１の順方向電圧分以上ラインＬ２の電圧ＶＬ２より低い場合、すなわち、Ｖｒｅｃ１ｄ－Ｖｒｅｃ２ｄがマイナスの場合、ダイオード５１はオンする。そして、交流電流Ｉａｃは、ラインＬ２からダイオード５１を介してコンデンサ２１へ流れる。この結果、期間Ｐ２において、交流電流Ｉａｃは、図８において破線で示すように負の方向に流れる。
【0076】
また、期間Ｐ２において、ラインＬ２の電圧ＶＬ２が上昇すると、ダイオード５１と同様に、ダイオード５２はオンする。結果として、交流電流Ｉａｃは、ダイオード５２を介してラインＬ１へと流れる。また、この場合、ラインＬ１の電圧ＶＬ１は、接地電圧からダイオード５２の順方向電圧分だけ低下した電圧に維持される。
【0077】
また、図５に戻り、期間Ｐ２において、ラインＬ２の電圧ＶＬ２と、電圧ＶＬ２を抵抗９２，９３で分圧した電圧ＶＬ２ｄは、同様に変化する。一方、ラインＬ１の電圧ＶＬ１は、接地電圧からダイオード５２の順方向電圧分だけ低下した電圧に維持されるため、電圧ＶＬ１ｄは、ほぼ接地電圧となる。なお、図５では、便宜上、接地電位からダイオード５２の順方向電圧分だけ低下した電位の電圧を、接地電圧（０Ｖ）として記載している。
【0078】
また、期間Ｐ２において、コンデンサ２１の電圧Ｖｒｅｃ１が、ダイオード５１の順方向電圧分以上ラインＬ２の電圧ＶＬ２より低いため、整流電圧Ｖｒｅｃ１は、整流電圧Ｖｒｅｃ２より低くなる。したがって、電圧Ｖｒｅｃ１ｄは、電圧Ｖｒｅｃ２ｄより低く、かつ電圧ＶＬ１ｄは接地電圧であるため、制御回路１００ａは、“Ｌ”レベルの信号Ｓ０を出力し、ＮＭＯＳトランジスタ６０，６３はオフされる。同様に、電圧Ｖｒｅｃ１ｄは、電圧Ｖｒｅｃ２ｄより低く、かつ電圧ＶＬ２ｄは正電圧であるため、制御回路１００ａは、“Ｌ”レベルの信号Ｓ１を出力し、ＮＭＯＳトランジスタ６１，６２はオフされる。
【0079】
＝＝＝期間Ｐ３における動作＝＝＝
時刻ｔ３から開始する期間Ｐ３において、コンデンサ２１の電圧Ｖｒｅｃ１が、ラインＬ２の電圧ＶＬ２からダイオード５１の順方向電圧分を引いた電圧より高い場合、すなわち、Ｖｒｅｃ１ｄ－Ｖｒｅｃ２ｄがプラスの場合、ダイオード５１はオフする。そして、交流電流Ｉａｃは、ラインＬ２からダイオード５１を介して流れなくなる。この場合、詳細は後述するが、制御回路１００ａはＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１を出力する。そのため、交流電流Ｉａｃは、ＮＭＯＳトランジスタ６１を介して、ラインＬ２へと流れる。そして、交流電流Ｉａｃが流れる向きは図９において破線で示すように正の方向であるものの、コンデンサ２１の電圧Ｖｒｅｃ１が、ＮＭＯＳトランジスタ６１のドレイン・ソース間電圧分以上ラインＬ２の電圧ＶＬ２より高いため、コンデンサ２１には接地側から高電圧側へと交流電流Ｉａｃが流れる。
時刻ｔ３から開始する期間Ｐ３において、コンデンサ２１の電圧Ｖｒｅｃ１が、ラインＬ２の電圧ＶＬ２からダイオード５１の順方向電圧分を引いた電圧より高い場合、すなわち、Ｖｒｅｃ１ｄ－Ｖｒｅｃ２ｄがプラスの場合、ダイオード５１はオフする。そして、交流電流Ｉａｃは、ラインＬ２からダイオード５１を介して流れなくなる。この場合、詳細は後述するが、制御回路１００ａはＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１を出力する。そのため、交流電流Ｉａｃは、ＮＭＯＳトランジスタ６１を介して、ラインＬ２へと流れる。そして、交流電流Ｉａｃが流れる向きは図９において破線で示すように正の方向であるものの、コンデンサ２１の電圧Ｖｒｅｃ１が、ＮＭＯＳトランジスタ６１のドレイン・ソース間電圧分以上ラインＬ２の電圧ＶＬ２より高いため、コンデンサ２１には接地側から高電圧側へと交流電流Ｉａｃが流れる。
【0080】
そして、期間Ｐ３において、ラインＬ２の電圧ＶＬ２が低下し、ダイオード５１がオフすると、ダイオード５２もオフする。また、ＮＭＯＳトランジスタ６２がオンし、交流電流Ｉａｃが図９の破線の向きに流れるため、ラインＬ１の電圧ＶＬ１は、接地電圧からＮＭＯＳトランジスタ６２のドレイン・ソース間電圧分だけ高い電圧に維持される。なお、図５では、便宜上、接地電位からＮＭＯＳトランジスタ６２のドレイン・ソース間電圧分だけ高い電位の電圧を、接地電圧（０Ｖ）として記載している。
【0081】
また、図５に戻り、期間Ｐ３において、ラインＬ２の電圧ＶＬ２と、電圧ＶＬ２ｄとは、同様に変化する。一方、ラインＬ１の電圧ＶＬ１は、接地電圧からＮＭＯＳトランジスタ６２のドレイン・ソース間電圧分だけ高い電圧に維持されるため、電圧ＶＬ１ｄは、ほぼ接地電圧となる。
【0082】
また、期間Ｐ３において、コンデンサ２１の電圧Ｖｒｅｃ１が、ラインＬ２の電圧ＶＬ２からダイオード５１の順方向電圧分引いた電圧より高いため、整流電圧Ｖｒｅｃ１は、整流電圧Ｖｒｅｃ２より高くなる。したがって、電圧Ｖｒｅｃ１ｄは、電圧Ｖｒｅｃ２ｄより高く、電圧ＶＬ１ｄはほぼ接地電圧であるため、制御回路１００ａは、“Ｌ”レベルの信号Ｓ０を出力し、ＮＭＯＳトランジスタ６０，６３はオフされる。同様に、電圧Ｖｒｅｃ１ｄは、電圧Ｖｒｅｃ２ｄより高く、かつ電圧ＶＬ２ｄは正電圧であるため、制御回路１００ａは、“Ｈ”レベルの信号Ｓ１を出力し、ＮＭＯＳトランジスタ６１，６２はオンされる。このように、ＮＭＯＳトランジスタ６０～６３は、交流電圧Ｖａｃが０Ｖ付近の交流電流Ｉａｃが小さい期間にのみオンされるため、ＮＭＯＳトランジスタ６０～６３を小型の素子にすることができる。
【0083】
なお、時刻ｔ４以降、同様の動作が繰り返される。
【0084】
また、図２において、図１の力率改善ＩＣ３３と、制御回路１００ａとを別の回路として説明したが、２つの回路は、１つの集積回路で構成されてもよい。また、この集積回路には、制御回路１００ａを除いた制御ブロック２３ａ中の素子（例えば、ダイオード７１，７０、抵抗７２，７３等）も含まれていてもよい。
【0085】
＝＝＝他の実施形態＝＝＝
＜＜ダイオード５２，５３に流れる電流を検出する実施形態＞＞
＝＝全波整流回路２０ｂ及び制御ブロック２３ｂの構成＝＝
図１０は、全波整流回路２０ｂ及び制御ブロック２３ｂの一例を示す図である。全波整流回路２０ｂは、全波整流回路２０ａに対して、ダイオード５２，５３に流れる電流を検出するため、それぞれのアノードに一端が接続され、他端は接地される抵抗５４，５５を更に含んで構成される。また、制御ブロック２３ｂは、抵抗９０～９３、制御回路１００ｂ、及びドライバ回路２００～２０３を含んで構成される。なお、抵抗５４，５５は、それぞれダイオード５２，５３に流れる電流を検出するための抵抗であるため、抵抗値は微小であるものとする。
＜＜ダイオード５２，５３に流れる電流を検出する実施形態＞＞
＝＝全波整流回路２０ｂ及び制御ブロック２３ｂの構成＝＝
図１０は、全波整流回路２０ｂ及び制御ブロック２３ｂの一例を示す図である。全波整流回路２０ｂは、全波整流回路２０ａに対して、ダイオード５２，５３に流れる電流を検出するため、それぞれのアノードに一端が接続され、他端は接地される抵抗５４，５５を更に含んで構成される。また、制御ブロック２３ｂは、抵抗９０～９３、制御回路１００ｂ、及びドライバ回路２００～２０３を含んで構成される。なお、抵抗５４，５５は、それぞれダイオード５２，５３に流れる電流を検出するための抵抗であるため、抵抗値は微小であるものとする。
【0086】
＝＝＝制御回路１００ｂの構成＝＝＝
図１１は、制御回路１００ｂの一例を示す図である。制御回路１００ｂは、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０と、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１とを出力する。具体的には、制御回路１００ｂは、ダイオード５２，５３に流れる電流に基づいて期間Ｐを判定する。すなわち、制御回路１００ｂは、抵抗５４，５５に生じる電圧に基づいて期間Ｐを判定する。そして、制御回路１００ｂは、期間Ｐのうち、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。
図１１は、制御回路１００ｂの一例を示す図である。制御回路１００ｂは、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０と、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１とを出力する。具体的には、制御回路１００ｂは、ダイオード５２，５３に流れる電流に基づいて期間Ｐを判定する。すなわち、制御回路１００ｂは、抵抗５４，５５に生じる電圧に基づいて期間Ｐを判定する。そして、制御回路１００ｂは、期間Ｐのうち、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。
【0087】
制御回路１００ｂは、判定部１１０ｂ、制御部１１１ｂを含んで構成される。判定部１１０ｂは、比較回路１２５と、比較回路１２６とを含む。また、比較回路１２５は、抵抗５５に生じる電圧Ｖｒ０と、微小な負電圧である基準電圧Ｖｒｅｆ０とを比較する。そして、比較回路１２６は、抵抗５４に生じる電圧Ｖｒ１と、基準電圧Ｖｒｅｆ０とを比較する。
【0088】
また、ダイオード５３に電流が流れなくなると、抵抗５５に生じる電圧Ｖｒ０は、接地電圧となる。そのため、比較回路１２５は、ダイオード５３に電流が流れなくなると、ＮＭＯＳトランジスタ６０，６３をオンすべく、“Ｈ”レベルの期間Ｐを示す信号を出力する。同様に、ダイオード５２に電流が流れなくなると、抵抗５４に生じる電圧Ｖｒ１は、接地電圧となる。そのため、比較回路１２６は、ダイオード５２に電流が流れなくなると、ＮＭＯＳトランジスタ６１，６２をオンすべく、“Ｈ”レベルの期間Ｐを示す信号を出力する。
【0089】
一方、ダイオード５２，５３のそれぞれに電流が流れている場合、電圧Ｖｒ０，Ｖｒ１はそれぞれ負電圧となるため、比較回路１２５，１２６はそれぞれ“Ｌ”レベルの信号を出力する。
【0090】
制御部１１１ｂは、期間ＰＡに、ＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢに、ＮＭＯＳトランジスタ６１，６２をオンする。具体的には、制御部１１１ｂは、ラインＬ１，Ｌ２の電圧の関係と、期間Ｐを示す比較回路１２５，１２６からの信号とに基づいて、ＮＭＯＳトランジスタ６０，６３をオンオフする信号Ｓ０、及びＮＭＯＳトランジスタ６１，６２をオンオフする信号Ｓ１を出力する。なお、制御部１１１ｂの構成は、制御部１１１ａの構成とほぼ同様であるため、説明を省略する。
【0091】
＝＝全波整流回路２０ｂ及び制御ブロック２３ｂの動作＝＝
図１２は、制御ブロック２３ｂの主要な波形を示す図である。なお、図１２において、時刻ｔ１０～時刻ｔ１１の期間を期間Ｐ０とし、時刻ｔ１１～時刻ｔ１２の期間を期間Ｐ１とし、時刻ｔ１２～時刻ｔ１３の期間を期間Ｐ２とし、時刻ｔ１３～時刻ｔ１４の期間を期間Ｐ３とする。
図１２は、制御ブロック２３ｂの主要な波形を示す図である。なお、図１２において、時刻ｔ１０～時刻ｔ１１の期間を期間Ｐ０とし、時刻ｔ１１～時刻ｔ１２の期間を期間Ｐ１とし、時刻ｔ１２～時刻ｔ１３の期間を期間Ｐ２とし、時刻ｔ１３～時刻ｔ１４の期間を期間Ｐ３とする。
【0092】
＝＝期間Ｐ０における動作＝＝
時刻ｔ１０から開始する期間Ｐ０において、図６で説明した通り、ダイオード５３に電流が流れる。そのため、電圧Ｖｒ０は負電圧となる。一方、ダイオード５２には電流が流れないため、電圧Ｖｒ１は接地電圧となる。したがって、比較回路１２５は、“Ｌ”レベルの信号を出力し、比較回路１２６は、“Ｈ”レベルの信号を出力する。
時刻ｔ１０から開始する期間Ｐ０において、図６で説明した通り、ダイオード５３に電流が流れる。そのため、電圧Ｖｒ０は負電圧となる。一方、ダイオード５２には電流が流れないため、電圧Ｖｒ１は接地電圧となる。したがって、比較回路１２５は、“Ｌ”レベルの信号を出力し、比較回路１２６は、“Ｈ”レベルの信号を出力する。
【0093】
また、期間Ｐ０において、電圧ＶＬ１ｄは正電圧であるため、比較回路１２１は、“Ｈ”レベルの信号を出力するが、ＡＮＤ回路１２３は、ＮＭＯＳトランジスタ６０，６３をオフする“Ｌ”レベルの信号Ｓ０を出力する。同様に、期間Ｐ０において、電圧ＶＬ２ｄは接地電圧であるため、比較回路１２２は、“Ｌ”レベルの信号を出力し、ＡＮＤ回路１２４は、ＮＭＯＳトランジスタ６１，６２をオフする“Ｌ”レベルの信号Ｓ１を出力する。
【0094】
＝＝期間Ｐ１における動作＝＝
時刻ｔ１１から開始する期間Ｐ１において、図７で説明した通り、ダイオード５３に電流が流れなくなり、電圧Ｖｒ０は接地電圧となる。また、ダイオード５２にも電流が流れないため、電圧Ｖｒ１も接地電圧となる。したがって、比較回路１２５，１２６は、“Ｈ”レベルの信号を出力する。
時刻ｔ１１から開始する期間Ｐ１において、図７で説明した通り、ダイオード５３に電流が流れなくなり、電圧Ｖｒ０は接地電圧となる。また、ダイオード５２にも電流が流れないため、電圧Ｖｒ１も接地電圧となる。したがって、比較回路１２５，１２６は、“Ｈ”レベルの信号を出力する。
【0095】
また、期間Ｐ１において、電圧ＶＬ１ｄは正電圧であり、比較回路１２１は、“Ｈ”レベルの信号を出力するため、ＡＮＤ回路１２３は、ＮＭＯＳトランジスタ６０，６３をオンする“Ｈ”レベルの信号Ｓ０を出力する。一方、期間Ｐ１において、電圧ＶＬ２ｄはほぼ接地電圧であり、比較回路１２２は、“Ｌ”レベルの信号を出力するため、ＡＮＤ回路１２４は、ＮＭＯＳトランジスタ６１，６２をオフする“Ｌ”レベルの信号Ｓ１を出力する。
【0096】
＝＝期間Ｐ２における動作＝＝
時刻ｔ１２から開始する期間Ｐ２において、図８で説明した通り、ダイオード５３に電流が流れず、電圧Ｖｒ０は接地電圧となる。一方、ダイオード５２に電流が流れるため、電圧Ｖｒ１は負電圧となる。したがって、比較回路１２５は、“Ｈ”レベルの信号を出力し、比較回路１２６は、“Ｌ”レベルの信号を出力する。
時刻ｔ１２から開始する期間Ｐ２において、図８で説明した通り、ダイオード５３に電流が流れず、電圧Ｖｒ０は接地電圧となる。一方、ダイオード５２に電流が流れるため、電圧Ｖｒ１は負電圧となる。したがって、比較回路１２５は、“Ｈ”レベルの信号を出力し、比較回路１２６は、“Ｌ”レベルの信号を出力する。
【0097】
また、期間Ｐ２において、電圧ＶＬ１ｄは接地電圧であり、比較回路１２１は、“Ｌ”レベルの信号を出力するため、ＡＮＤ回路１２３は、ＮＭＯＳトランジスタ６０，６３をオフする“Ｌ”レベルの信号Ｓ０を出力する。同様に、期間Ｐ２において、電圧ＶＬ２ｄは正電圧であり、比較回路１２２は、“Ｈ”レベルの信号を出力するが、ＡＮＤ回路１２４は、ＮＭＯＳトランジスタ６１，６２をオフする“Ｌ”レベルの信号を出力する。
【0098】
＝＝期間Ｐ３における動作＝＝
時刻ｔ１３から開始する期間Ｐ３において、図９で説明した通り、ダイオード５３に電流が流れず、電圧Ｖｒ０は接地電圧となる。また、ダイオード５２に電流が流れなくなるため、電圧Ｖｒ１も接地電圧となる。したがって、比較回路１２５，１２６は、“Ｈ”レベルの信号を出力する。
時刻ｔ１３から開始する期間Ｐ３において、図９で説明した通り、ダイオード５３に電流が流れず、電圧Ｖｒ０は接地電圧となる。また、ダイオード５２に電流が流れなくなるため、電圧Ｖｒ１も接地電圧となる。したがって、比較回路１２５，１２６は、“Ｈ”レベルの信号を出力する。
【0099】
また、期間Ｐ３において、電圧ＶＬ１ｄはほぼ接地電圧であり、比較回路１２１は、“Ｌ”レベルの信号を出力するため、ＡＮＤ回路１２３は、ＮＭＯＳトランジスタ６０，６３をオフする“Ｌ”レベルの信号Ｓ０を出力する。一方、期間Ｐ３において、電圧ＶＬ２ｄは正電圧であり、比較回路１２２は、“Ｈ”レベルの信号を出力するため、ＡＮＤ回路１２４は、ＮＭＯＳトランジスタ６１，６２をオンする“Ｈ”レベルの信号Ｓ１を出力する。
【0100】
なお、時刻ｔ１４以降、同様の動作が繰り返される。
【0101】
また、図１０において、図１の力率改善ＩＣ３３と、制御回路１００ｂとを別の回路として説明したが、２つの回路は、１つの集積回路で構成されてもよい。また、この集積回路には、制御回路１００ｂを除いた制御ブロック２３ｂ中の素子（すなわち、抵抗９０～９３）も含まれていてもよい。
【0102】
＜＜ダイオード５２，５３に流れる電流を検出するもう１つの実施形態＞＞
＝＝全波整流回路２０ｃ及び制御ブロック２３ｃの構成＝＝
図１３は、全波整流回路２０ｃ及び制御ブロック２３ｃの一例を示す図である。全波整流回路２０ｃは、全波整流回路２０ｂに対して、ダイオード５２，５３に流れる電流を検出するため、抵抗５４，５５の代わりに、それぞれのアノードに一端が接続され、他端は接地される抵抗５６を含んで構成される。また、制御ブロック２３ｃは、抵抗９０～９３、制御回路１００ｃ、及びドライバ回路２００～２０３を含んで構成される。なお、抵抗５６は、ダイオード５２，５３のそれぞれに流れる電流を検出するための抵抗であるため、抵抗値は微小であるものとする。
＝＝全波整流回路２０ｃ及び制御ブロック２３ｃの構成＝＝
図１３は、全波整流回路２０ｃ及び制御ブロック２３ｃの一例を示す図である。全波整流回路２０ｃは、全波整流回路２０ｂに対して、ダイオード５２，５３に流れる電流を検出するため、抵抗５４，５５の代わりに、それぞれのアノードに一端が接続され、他端は接地される抵抗５６を含んで構成される。また、制御ブロック２３ｃは、抵抗９０～９３、制御回路１００ｃ、及びドライバ回路２００～２０３を含んで構成される。なお、抵抗５６は、ダイオード５２，５３のそれぞれに流れる電流を検出するための抵抗であるため、抵抗値は微小であるものとする。
【0103】
＝＝＝制御回路１００ｃの構成＝＝＝
図１４は、制御回路１００ｃの一例を示す図である。制御回路１００ｃは、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０と、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１とを出力する。具体的には、制御回路１００ｃは、ダイオード５２，５３に流れる電流に基づいて期間Ｐを判定する。すなわち、制御回路１００ｃは、抵抗５６に生じる電圧に基づいて期間Ｐを判定する。そして、制御回路１００ｃは、期間Ｐのうち、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。
図１４は、制御回路１００ｃの一例を示す図である。制御回路１００ｃは、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０と、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１とを出力する。具体的には、制御回路１００ｃは、ダイオード５２，５３に流れる電流に基づいて期間Ｐを判定する。すなわち、制御回路１００ｃは、抵抗５６に生じる電圧に基づいて期間Ｐを判定する。そして、制御回路１００ｃは、期間Ｐのうち、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。
【0104】
制御回路１００ｃは、判定部１１０ｃ、制御部１１１ｃを含んで構成される。判定部１１０ｃは、抵抗５６に生じる電圧Ｖｒ２と、微小な負電圧である基準電圧Ｖｒｅｆ０とを比較する比較回路１２７で実現できる。
【0105】
また、ダイオード５２，５３に電流が流れなくなると、抵抗５６に生じる電圧Ｖｒ２は、接地電圧となる。そのため、比較回路１２７は、ダイオード５２，５３に電流が流れなくなると、“Ｈ”レベルの信号を出力する。
【0106】
一方、ダイオード５２又はダイオード５３に電流が流れている場合、電圧Ｖｒ２は負電圧となるため、比較回路１２７は“Ｌ”レベルの信号を出力する。
【0107】
制御部１１１ｃは、期間ＰＡに、ＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢに、ＮＭＯＳトランジスタ６１，６２をオンする。具体的には、制御部１１１ｃは、ラインＬ１，Ｌ２の電圧の関係と、期間Ｐを示す比較回路１２７からの信号とに基づいて、ＮＭＯＳトランジスタ６０，６３をオンオフする信号Ｓ０、及びＮＭＯＳトランジスタ６１，６２をオンオフする信号Ｓ１を出力する。なお、制御部１１１ｃの構成は、制御部１１１ｂの構成とほぼ同様であるため、説明を省略する。
【0108】
＝＝全波整流回路２０ｃ及び制御ブロック２３ｃの動作＝＝
図１５は、制御ブロック２３ｃの主要な波形を示す図である。なお、図１４において、時刻ｔ２０～時刻ｔ２１の期間を期間Ｐ０とし、時刻ｔ２１～時刻ｔ２２の期間を期間Ｐ１とし、時刻ｔ２２～時刻ｔ２３の期間を期間Ｐ２とし、時刻ｔ２３～時刻ｔ２４の期間を期間Ｐ３とする。
図１５は、制御ブロック２３ｃの主要な波形を示す図である。なお、図１４において、時刻ｔ２０～時刻ｔ２１の期間を期間Ｐ０とし、時刻ｔ２１～時刻ｔ２２の期間を期間Ｐ１とし、時刻ｔ２２～時刻ｔ２３の期間を期間Ｐ２とし、時刻ｔ２３～時刻ｔ２４の期間を期間Ｐ３とする。
【0109】
＝＝期間Ｐ０における動作＝＝
時刻ｔ２０から開始する期間Ｐ０において、図６で説明した通り、ダイオード５３に電流が流れ、一方、ダイオード５２には電流が流れないため、電圧Ｖｒ２は負電圧となる。したがって、比較回路１２７は、“Ｌ”レベルの信号を出力する。
時刻ｔ２０から開始する期間Ｐ０において、図６で説明した通り、ダイオード５３に電流が流れ、一方、ダイオード５２には電流が流れないため、電圧Ｖｒ２は負電圧となる。したがって、比較回路１２７は、“Ｌ”レベルの信号を出力する。
【0110】
また、期間Ｐ０において、電圧ＶＬ１ｄは正電圧であり、比較回路１２１は、“Ｈ”レベルの信号を出力するが、ＡＮＤ回路１２３は、ＮＭＯＳトランジスタ６０，６３をオフする“Ｌ”レベルの信号Ｓ０を出力する。同様に、期間Ｐ０において、電圧ＶＬ２ｄはほぼ接地電圧であり、比較回路１２２は、“Ｌ”レベルの信号を出力するため、ＡＮＤ回路１２４は、ＮＭＯＳトランジスタ６１，６２をオフする“Ｌ”レベルの信号Ｓ１を出力する。
【0111】
＝＝期間Ｐ１における動作＝＝
時刻ｔ２１から開始する期間Ｐ１において、図７で説明した通り、ダイオード５２，５３には電流が流れない。そのため、電圧Ｖｒ２は接地電圧となる。したがって、比較回路１２７は、“Ｈ”レベルの信号を出力する。
時刻ｔ２１から開始する期間Ｐ１において、図７で説明した通り、ダイオード５２，５３には電流が流れない。そのため、電圧Ｖｒ２は接地電圧となる。したがって、比較回路１２７は、“Ｈ”レベルの信号を出力する。
【0112】
また、期間Ｐ１において、電圧ＶＬ１ｄは正電圧であり、比較回路１２１は、“Ｈ”レベルの信号を出力するため、ＡＮＤ回路１２３は、ＮＭＯＳトランジスタ６０，６３をオンする“Ｈ”レベルの信号Ｓ０を出力する。一方、期間Ｐ１において、電圧ＶＬ２ｄはほぼ接地電圧であり、比較回路１２２は、“Ｌ”レベルの信号を出力するため、ＡＮＤ回路１２４は、ＮＭＯＳトランジスタ６１，６２をオフする“Ｌ”レベルの信号Ｓ１を出力する。
【0113】
＝＝期間Ｐ２における動作＝＝
時刻ｔ２２から開始する期間Ｐ２において、図８で説明した通り、ダイオード５３には電流が流れない、一方、ダイオード５２に電流が流れるため、電圧Ｖｒ２は負電圧となる。したがって、比較回路１２７は、“Ｌ”レベルの信号を出力する。
時刻ｔ２２から開始する期間Ｐ２において、図８で説明した通り、ダイオード５３には電流が流れない、一方、ダイオード５２に電流が流れるため、電圧Ｖｒ２は負電圧となる。したがって、比較回路１２７は、“Ｌ”レベルの信号を出力する。
【0114】
また、期間Ｐ２において、電圧ＶＬ１ｄはほぼ接地電圧であり、比較回路１２１は、“Ｌ”レベルの信号を出力するため、ＡＮＤ回路１２３は、ＮＭＯＳトランジスタ６０，６３をオフする“Ｌ”レベルの信号Ｓ０を出力する。同様に、期間Ｐ２において、電圧ＶＬ２ｄは正電圧であり、比較回路１２２は、“Ｈ”レベルの信号を出力するが、ＡＮＤ回路１２４は、ＮＭＯＳトランジスタ６１，６２をオフする“Ｌ”レベルの信号Ｓ１を出力する。
【0115】
＝＝期間Ｐ３における動作＝＝
時刻ｔ２３から開始する期間Ｐ３において、図９で説明した通り、ダイオード５２，５３には電流が流れない。そのため、電圧Ｖｒ２は接地電圧となる。したがって、比較回路１２７は、“Ｈ”レベルの信号を出力する。
時刻ｔ２３から開始する期間Ｐ３において、図９で説明した通り、ダイオード５２，５３には電流が流れない。そのため、電圧Ｖｒ２は接地電圧となる。したがって、比較回路１２７は、“Ｈ”レベルの信号を出力する。
【0116】
また、期間Ｐ３において、電圧ＶＬ１ｄはほぼ接地電圧であり、比較回路１２１は、“Ｌ”レベルの信号を出力するため、ＡＮＤ回路１２３は、ＮＭＯＳトランジスタ６０，６３をオフする“Ｌ”レベルの信号Ｓ０を出力する。一方、期間Ｐ３において、電圧ＶＬ２ｄは正電圧であり、比較回路１２２は、“Ｈ”レベルの信号を出力するため、ＡＮＤ回路１２４は、ＮＭＯＳトランジスタ６１，６２をオンする“Ｈ”レベルの信号Ｓ１を出力する。
【0117】
なお、時刻ｔ２４以降、同様の動作が繰り返される。
【0118】
また、図１３において、図１の力率改善ＩＣ３３と、制御回路１００ｃとを別の回路として説明したが、２つの回路は、１つの集積回路で構成されてもよい。また、この集積回路には、制御回路１００ａを除いた制御ブロック２３ｃ中の素子（すなわち、抵抗９０～９３）も含まれていてもよい。
【0119】
＜＜マイコンによる実施形態＞＞
＜＜＜交流電圧Ｖａｃに基づいて期間Ｐの開始を検出する制御回路＞＞＞
＝＝ＡＣ－ＤＣコンバータ１０ｄ及び制御ブロック２３ｄの構成＝＝
図１６は、ＡＣ－ＤＣコンバータ１０ｄ及び制御ブロック２３ｄの一例を示す図である。ＡＣ－ＤＣコンバータ１０ｄは、ＡＣ－ＤＣコンバータ１０ａに対し、負荷１１から負荷１１の状態を示す情報ＶＬを受け、制御回路１００ｄに負荷１１の消費電力Ｐｏｗを出力する負荷測定装置１２を更に含む。また、制御ブロック２３ｄは、抵抗９０，９１、制御回路１００ｄ、及びドライバ回路２００～２０３を含んで構成される。
＜＜＜交流電圧Ｖａｃに基づいて期間Ｐの開始を検出する制御回路＞＞＞
＝＝ＡＣ－ＤＣコンバータ１０ｄ及び制御ブロック２３ｄの構成＝＝
図１６は、ＡＣ－ＤＣコンバータ１０ｄ及び制御ブロック２３ｄの一例を示す図である。ＡＣ－ＤＣコンバータ１０ｄは、ＡＣ－ＤＣコンバータ１０ａに対し、負荷１１から負荷１１の状態を示す情報ＶＬを受け、制御回路１００ｄに負荷１１の消費電力Ｐｏｗを出力する負荷測定装置１２を更に含む。また、制御ブロック２３ｄは、抵抗９０，９１、制御回路１００ｄ、及びドライバ回路２００～２０３を含んで構成される。
【0120】
＝＝＝制御回路１００ｄの構成＝＝＝
図１７は、制御回路１００ｄの一例を示す図である。制御回路１００ｄは、電圧ＶＬ１ｄに基づいて、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０と，期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１とを出力する。具体的には、制御回路１００ｄは、交流電圧Ｖａｃの実効値Ｖａｃ＿ｒｍｓ及び周波数ｆａｃと、交流電圧Ｖａｃに基づいて動作する負荷の消費電力Ｐｉｎと、コンデンサ２１の容量値Ｃ１とに基づいて、期間Ｐの長さを示す時間差ｔを算出する。また、制御回路１００ｄは、交流電圧Ｖａｃがゼロとなるタイミングと、時間差ｔとに基づいて、オフ期間Ｐを判定する。そして、制御回路１００ｄは、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。
図１７は、制御回路１００ｄの一例を示す図である。制御回路１００ｄは、電圧ＶＬ１ｄに基づいて、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０と，期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１とを出力する。具体的には、制御回路１００ｄは、交流電圧Ｖａｃの実効値Ｖａｃ＿ｒｍｓ及び周波数ｆａｃと、交流電圧Ｖａｃに基づいて動作する負荷の消費電力Ｐｉｎと、コンデンサ２１の容量値Ｃ１とに基づいて、期間Ｐの長さを示す時間差ｔを算出する。また、制御回路１００ｄは、交流電圧Ｖａｃがゼロとなるタイミングと、時間差ｔとに基づいて、オフ期間Ｐを判定する。そして、制御回路１００ｄは、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。
【0121】
制御回路１００ｄは、判定部１１０ｄ、制御部１１１ｄを含んで構成される。判定部１１０ｄは、算出部１３０と、オフ期間判定部１３１とを含む。また、算出部１３０は、実効値Ｖａｃ＿ｒｍｓ、周波数ｆａｃ、消費電力Ｐｏｗ、及び容量値Ｃ１に基づいて、時間差ｔを算出する。具体的には、算出部１３０は、以下の（１）式に基づいて、時間差ｔを算出する。なお、実効値Ｖａｃ＿ｒｍｓ，周波数ｆａｃ，容量値Ｃ１については、制御回路１００ｄ中の他の構成要素から得られるものとする。また、時間差ｔは、交流電圧Ｖａｃと、交流電流Ｉａｃとの位相差に相当し、図４における期間Ｐ１，Ｐ３の期間に相当する。また、時間差ｔは、「第３期間」に相当する。
【0122】
ｔ＝ｔａｎ＾－１（２π×ｆａｃ×Ｃ１×ＲＬ）／２π／ｆａｃ ・・・（１）
ここで、負荷ＲＬは、以下の（２）式から求められ、消費電力Ｐｉｎは、負荷１１の消費電力Ｐｏｗに全波整流回路２０ａ及び力率改善回路２２の既知の消費電力Ｐｋｎｏｗｎを加算した消費電力である。なお、全波整流回路２０ａ、力率改善回路２２、及び負荷１１は、「負荷」に相当する。
ＲＬ＝Ｖａｃ＿ｒｍｓ＾２／Ｐｉｎ ・・・（２）
ここで、負荷ＲＬは、以下の（２）式から求められ、消費電力Ｐｉｎは、負荷１１の消費電力Ｐｏｗに全波整流回路２０ａ及び力率改善回路２２の既知の消費電力Ｐｋｎｏｗｎを加算した消費電力である。なお、全波整流回路２０ａ、力率改善回路２２、及び負荷１１は、「負荷」に相当する。
ＲＬ＝Ｖａｃ＿ｒｍｓ＾２／Ｐｉｎ ・・・（２）
【0123】
オフ期間判定部１３１は、電圧ＶＬ１ｄに基づいて交流電圧Ｖａｃが０Ｖとなるタイミングを検出し、このタイミングと、時間差ｔとに基づいてオフ期間Ｐを判定する。なお、オフ期間判定部１３１は、交流電圧Ｖａｃが０Ｖとなる前の時間差ｔに対応する期間をオフ期間Ｐとして判定する。また、制御部１１１ｄは、オフ期間Ｐと、電圧ＶＬ１ｄとに基づいて、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０を出力し、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１を出力する。
【0124】
＝＝全波整流回路２０ａ及び制御ブロック２３ｄの動作＝＝
図１８は、制御ブロック２３ｄの主要な波形を示す図である。なお、図１８において、時刻ｔ３０～時刻ｔ３１の期間を期間Ｐ０とし、時刻ｔ３１～時刻ｔ３２の期間を期間Ｐ１とし、時刻ｔ３２～時刻ｔ３３の期間を期間Ｐ２とし、時刻ｔ３３～時刻ｔ３４の期間を期間Ｐ３とする。また、算出部１３０は、既に、実効値Ｖａｃ＿ｒｍｓ、周波数ｆａｃ、消費電力Ｐｏｗ、及び容量値Ｃ１に基づいて、時間差ｔを算出しているものとする。
図１８は、制御ブロック２３ｄの主要な波形を示す図である。なお、図１８において、時刻ｔ３０～時刻ｔ３１の期間を期間Ｐ０とし、時刻ｔ３１～時刻ｔ３２の期間を期間Ｐ１とし、時刻ｔ３２～時刻ｔ３３の期間を期間Ｐ２とし、時刻ｔ３３～時刻ｔ３４の期間を期間Ｐ３とする。また、算出部１３０は、既に、実効値Ｖａｃ＿ｒｍｓ、周波数ｆａｃ、消費電力Ｐｏｗ、及び容量値Ｃ１に基づいて、時間差ｔを算出しているものとする。
【0125】
＝＝期間Ｐ０における動作＝＝
時刻ｔ３０から開始する期間Ｐ０において、図６で説明した通り、ダイオード５０，５３に電流が流れ、一方、ダイオード５１，５２には電流が流れない。また、時刻ｔ３０において、交流電圧Ｖａｃが０Ｖとなるため、オフ期間判定部１３１は、時刻ｔ３０以前に交流電圧Ｖａｃが０Ｖとなるタイミングと、時刻ｔ３０のタイミングとに基づいて、交流電圧Ｖａｃの半周期Ｔを検出する。そして、オフ期間判定部１３１は、半周期Ｔから時間差ｔを減算した期間Ｐｔを算出する。期間Ｐ０においては、交流電圧Ｖａｃが０Ｖとなってから期間Ｐｔが経過していないため、オフ期間判定部１３１は、オフ期間Ｐを示す信号を出力せず、制御部１１１ｄは、“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
時刻ｔ３０から開始する期間Ｐ０において、図６で説明した通り、ダイオード５０，５３に電流が流れ、一方、ダイオード５１，５２には電流が流れない。また、時刻ｔ３０において、交流電圧Ｖａｃが０Ｖとなるため、オフ期間判定部１３１は、時刻ｔ３０以前に交流電圧Ｖａｃが０Ｖとなるタイミングと、時刻ｔ３０のタイミングとに基づいて、交流電圧Ｖａｃの半周期Ｔを検出する。そして、オフ期間判定部１３１は、半周期Ｔから時間差ｔを減算した期間Ｐｔを算出する。期間Ｐ０においては、交流電圧Ｖａｃが０Ｖとなってから期間Ｐｔが経過していないため、オフ期間判定部１３１は、オフ期間Ｐを示す信号を出力せず、制御部１１１ｄは、“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
【0126】
＝＝期間Ｐ１における動作＝＝
時刻ｔ３１から開始する期間Ｐ１において、図７で説明した通り、ダイオード５０～５３には電流が流れない。また、時刻ｔ３１において、時刻ｔ３０から期間Ｐｔが経過するため、オフ期間判定部１３１は、オフ期間Ｐを示す信号を出力する。そして、制御部１１１ｄは、電圧ＶＬ１ｄが正電圧であるため、“Ｈ”レベルの信号Ｓ０と、“Ｌ”レベルの信号Ｓ１とを出力する。
時刻ｔ３１から開始する期間Ｐ１において、図７で説明した通り、ダイオード５０～５３には電流が流れない。また、時刻ｔ３１において、時刻ｔ３０から期間Ｐｔが経過するため、オフ期間判定部１３１は、オフ期間Ｐを示す信号を出力する。そして、制御部１１１ｄは、電圧ＶＬ１ｄが正電圧であるため、“Ｈ”レベルの信号Ｓ０と、“Ｌ”レベルの信号Ｓ１とを出力する。
【0127】
＝＝期間Ｐ２における動作＝＝
時刻ｔ３２から開始する期間Ｐ２において、図８で説明した通り、ダイオード５０，５３には電流が流れない、一方、ダイオード５１，５２に電流が流れる。また、時刻ｔ３２において、交流電圧Ｖａｃが０Ｖとなるため、オフ期間判定部１３１は、時刻ｔ３２以前に交流電圧Ｖａｃが０Ｖとなるタイミングと、時刻ｔ３２のタイミングとに基づいて、交流電圧Ｖａｃの半周期Ｔを検出する。そして、オフ期間判定部１３１は、半周期Ｔから時間差ｔを減算した期間Ｐｔを算出する。期間Ｐ２においては、交流電圧Ｖａｃが０Ｖとなってから期間Ｐｔが経過していないため、オフ期間判定部１３１は、オフ期間Ｐを示す信号を出力せず、制御部１１１ｄは、“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
時刻ｔ３２から開始する期間Ｐ２において、図８で説明した通り、ダイオード５０，５３には電流が流れない、一方、ダイオード５１，５２に電流が流れる。また、時刻ｔ３２において、交流電圧Ｖａｃが０Ｖとなるため、オフ期間判定部１３１は、時刻ｔ３２以前に交流電圧Ｖａｃが０Ｖとなるタイミングと、時刻ｔ３２のタイミングとに基づいて、交流電圧Ｖａｃの半周期Ｔを検出する。そして、オフ期間判定部１３１は、半周期Ｔから時間差ｔを減算した期間Ｐｔを算出する。期間Ｐ２においては、交流電圧Ｖａｃが０Ｖとなってから期間Ｐｔが経過していないため、オフ期間判定部１３１は、オフ期間Ｐを示す信号を出力せず、制御部１１１ｄは、“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
【0128】
＝＝期間Ｐ３における動作＝＝
時刻ｔ３３から開始する期間Ｐ３において、図９で説明した通り、ダイオード５０～５３には電流が流れない。また、時刻ｔ３３において、時刻ｔ３２から期間Ｐｔが経過するため、オフ期間判定部１３１は、オフ期間Ｐを示す信号を出力する。そして、制御部１１１ｄは、電圧ＶＬ１ｄがほぼ接地電圧であるため、“Ｌ”レベルの信号Ｓ０と、“Ｈ”レベルの信号Ｓ１とを出力する。
時刻ｔ３３から開始する期間Ｐ３において、図９で説明した通り、ダイオード５０～５３には電流が流れない。また、時刻ｔ３３において、時刻ｔ３２から期間Ｐｔが経過するため、オフ期間判定部１３１は、オフ期間Ｐを示す信号を出力する。そして、制御部１１１ｄは、電圧ＶＬ１ｄがほぼ接地電圧であるため、“Ｌ”レベルの信号Ｓ０と、“Ｈ”レベルの信号Ｓ１とを出力する。
【0129】
なお、時刻ｔ３４以降、同様の動作が繰り返される。
【0130】
また、図１６において、図１の力率改善ＩＣ３３と、制御回路１００ｄとを別の回路として説明したが、２つの回路は、１つの集積回路で構成されてもよい。また、この集積回路には、制御回路１００ｄを除いた制御ブロック２３ｄ中の素子（すなわち、抵抗９０，９１）も含まれていてもよい。
【0131】
＜＜＜交流電流Ｉａｃに基づいて期間Ｐの開始を検出する制御回路＞＞＞
＝＝ＡＣ－ＤＣコンバータ１０ｅ及び制御ブロック２３ｅの構成＝＝
図１９は、ＡＣ－ＤＣコンバータ１０ｅ及び制御ブロック２３ｅの一例を示す図である。ＡＣ－ＤＣコンバータ１０ｅは、ＡＣ－ＤＣコンバータ１０ｄに対し、ラインＬ１に流れる電流Ｉａｃを検出する電流検出トランス２４を更に含む。また、制御ブロック２３ｅは、制御回路１００ｅ、ドライバ回路２００～２０３を含んで構成される。
＝＝ＡＣ－ＤＣコンバータ１０ｅ及び制御ブロック２３ｅの構成＝＝
図１９は、ＡＣ－ＤＣコンバータ１０ｅ及び制御ブロック２３ｅの一例を示す図である。ＡＣ－ＤＣコンバータ１０ｅは、ＡＣ－ＤＣコンバータ１０ｄに対し、ラインＬ１に流れる電流Ｉａｃを検出する電流検出トランス２４を更に含む。また、制御ブロック２３ｅは、制御回路１００ｅ、ドライバ回路２００～２０３を含んで構成される。
【0132】
＝＝＝制御回路１００ｅの構成＝＝＝
図２０は、制御回路１００ｅの一例を示す図である。制御回路１００ｅは、電流検出トランス２４からの電圧Ｖｉａｃｂに基づいて、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０と，期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１とを出力する。具体的には、制御回路１００ｅは、交流電圧Ｖａｃの実効値Ｖａｃ＿ｒｍｓ及び周波数ｆａｃと、交流電圧Ｖａｃに基づいて動作する負荷の消費電力Ｐｉｎと、コンデンサ２１の容量値Ｃ１とに基づいて、時間差ｔを算出する。そして、制御回路１００ｅは、交流電流Ｉａｃに基づいて、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。
図２０は、制御回路１００ｅの一例を示す図である。制御回路１００ｅは、電流検出トランス２４からの電圧Ｖｉａｃｂに基づいて、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０と，期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１とを出力する。具体的には、制御回路１００ｅは、交流電圧Ｖａｃの実効値Ｖａｃ＿ｒｍｓ及び周波数ｆａｃと、交流電圧Ｖａｃに基づいて動作する負荷の消費電力Ｐｉｎと、コンデンサ２１の容量値Ｃ１とに基づいて、時間差ｔを算出する。そして、制御回路１００ｅは、交流電流Ｉａｃに基づいて、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。
【0133】
制御回路１００ｅは、算出部１３０、制御部１１１ｅを含んで構成される。また、制御部１１１ｅは、電流検出トランス２４からの電圧Ｖｉａｃｂと、時間差ｔとに基づいて、交流電流Ｉａｃが０Ａとなった後、交流電流ＩａｃがラインＬ２から（すなわち、負の方向に）流れるよう、時間差ｔの間の期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０を出力する。また、同様に、制御部１１１ｅは、交流電流Ｉａｃが０Ａとなった後、交流電流ＩａｃがラインＬ１から（すなわち、正の方向に）流れるよう、時間差ｔの間の期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１を出力する。なお、時間差ｔは、「所定期間」に相当する。
【0134】
＝＝全波整流回路２０ａ及び制御ブロック２３ｅの動作＝＝
図２１は、制御ブロック２３ｅの主要な波形を示す図である。なお、図２１において、時刻ｔ４０～時刻ｔ４１の期間を期間Ｐ０とし、時刻ｔ４１～時刻ｔ４２の期間を期間Ｐ１とし、時刻ｔ４２～時刻ｔ４３の期間を期間Ｐ２とし、時刻ｔ４３～時刻ｔ４４の期間を期間Ｐ３とする。また、算出部１３０は、既に、実効値Ｖａｃ＿ｒｍｓ、周波数ｆａｃ、消費電力Ｐｏｗ、及び容量値Ｃ１に基づいて、時間差ｔを算出しているものとする。
図２１は、制御ブロック２３ｅの主要な波形を示す図である。なお、図２１において、時刻ｔ４０～時刻ｔ４１の期間を期間Ｐ０とし、時刻ｔ４１～時刻ｔ４２の期間を期間Ｐ１とし、時刻ｔ４２～時刻ｔ４３の期間を期間Ｐ２とし、時刻ｔ４３～時刻ｔ４４の期間を期間Ｐ３とする。また、算出部１３０は、既に、実効値Ｖａｃ＿ｒｍｓ、周波数ｆａｃ、消費電力Ｐｏｗ、及び容量値Ｃ１に基づいて、時間差ｔを算出しているものとする。
【0135】
＝＝期間Ｐ０における動作＝＝
時刻ｔ４０から開始する期間Ｐ０において、図６で説明した通り、ダイオード５０，５３に電流が流れ、一方、ダイオード５１，５２には電流が流れない。また、期間Ｐ０においては、交流電流Ｉａｃが０Ａではないことを示す電圧Ｖｉａｃｂに基づいて、制御部１１１ｅは、“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
時刻ｔ４０から開始する期間Ｐ０において、図６で説明した通り、ダイオード５０，５３に電流が流れ、一方、ダイオード５１，５２には電流が流れない。また、期間Ｐ０においては、交流電流Ｉａｃが０Ａではないことを示す電圧Ｖｉａｃｂに基づいて、制御部１１１ｅは、“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
【0136】
＝＝期間Ｐ１における動作＝＝
時刻ｔ４１から開始する期間Ｐ１において、図７で説明した通り、ダイオード５０～５３には電流が流れない。また、時刻ｔ４１において、交流電流Ｉａｃが０Ａとなったことを示す電圧Ｖｉａｃｂに基づいて、制御部１１１ｅは、交流電流Ｉａｃが負の方向に流れるよう、“Ｈ”レベルの信号Ｓ０と、“Ｌ”レベルの信号Ｓ１とを出力する。
時刻ｔ４１から開始する期間Ｐ１において、図７で説明した通り、ダイオード５０～５３には電流が流れない。また、時刻ｔ４１において、交流電流Ｉａｃが０Ａとなったことを示す電圧Ｖｉａｃｂに基づいて、制御部１１１ｅは、交流電流Ｉａｃが負の方向に流れるよう、“Ｈ”レベルの信号Ｓ０と、“Ｌ”レベルの信号Ｓ１とを出力する。
【0137】
＝＝期間Ｐ２における動作＝＝
時刻ｔ４２から開始する期間Ｐ２において、図８で説明した通り、ダイオード５０，５３には電流が流れない、一方、ダイオード５１，５２に電流が流れる。また、期間Ｐ２においては、交流電流Ｉａｃが０Ａではないことを示す電圧Ｖｉａｃｂに基づいて、制御部１１１ｅは、“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
時刻ｔ４２から開始する期間Ｐ２において、図８で説明した通り、ダイオード５０，５３には電流が流れない、一方、ダイオード５１，５２に電流が流れる。また、期間Ｐ２においては、交流電流Ｉａｃが０Ａではないことを示す電圧Ｖｉａｃｂに基づいて、制御部１１１ｅは、“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
【0138】
＝＝期間Ｐ３における動作＝＝
時刻ｔ４３から開始する期間Ｐ３において、図９で説明した通り、ダイオード５０～５３には電流が流れない。また、時刻ｔ４３において、交流電流Ｉａｃが０Ａとなったことを示す電圧Ｖｉａｃｂに基づいて、制御部１１１ｄは、交流電流Ｉａｃが正の方向に流れるよう、“Ｌ”レベルの信号Ｓ０と、“Ｈ”レベルの信号Ｓ１とを出力する。
時刻ｔ４３から開始する期間Ｐ３において、図９で説明した通り、ダイオード５０～５３には電流が流れない。また、時刻ｔ４３において、交流電流Ｉａｃが０Ａとなったことを示す電圧Ｖｉａｃｂに基づいて、制御部１１１ｄは、交流電流Ｉａｃが正の方向に流れるよう、“Ｌ”レベルの信号Ｓ０と、“Ｈ”レベルの信号Ｓ１とを出力する。
【0139】
なお、時刻ｔ４４以降、同様の動作が繰り返される。
【0140】
【0141】
＜＜＜交流電圧Ｖａｃ及び交流電流Ｉａｃに基づいてＮＭＯＳトランジスタ６０～６３をオンオフする制御回路＞＞＞
＝＝ＡＣ－ＤＣコンバータ１０ｆ及び制御ブロック２３ｆの構成＝＝
図２２は、ＡＣ－ＤＣコンバータ１０ｆ及び制御ブロック２３ｆの一例を示す図である。ＡＣ－ＤＣコンバータ１０ｆは、制御ブロック２３ｆ中の制御回路１００ｆが異なるのみで、ＡＣ－ＤＣコンバータ１０ｅと同様である。また、制御ブロック２３ｆは、抵抗９０，９１、制御回路１００ｆ、ドライバ回路２００～２０３を含んで構成される。
＝＝ＡＣ－ＤＣコンバータ１０ｆ及び制御ブロック２３ｆの構成＝＝
図２２は、ＡＣ－ＤＣコンバータ１０ｆ及び制御ブロック２３ｆの一例を示す図である。ＡＣ－ＤＣコンバータ１０ｆは、制御ブロック２３ｆ中の制御回路１００ｆが異なるのみで、ＡＣ－ＤＣコンバータ１０ｅと同様である。また、制御ブロック２３ｆは、抵抗９０，９１、制御回路１００ｆ、ドライバ回路２００～２０３を含んで構成される。
【0142】
＝＝＝制御回路１００ｆの構成＝＝＝
図２３は、制御回路１００ｆの一例を示す図である。制御回路１００ｆは、交流電圧Ｖａｃ及び交流電流Ｉａｃを検出して、ＮＭＯＳトランジスタ６０，６３をオンオフする信号Ｓ０と、ＮＭＯＳトランジスタ６１，６２をオンオフする信号Ｓ１とを出力する。具体的には、制御回路１００ｆは、交流電流ＩａｃがラインＬ２から全波整流回路２０ａへ（すなわち、負の方向に）流れ、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より高い場合、ＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０を出力する。一方、制御回路１００ｆは、交流電流ＩａｃがラインＬ１から全波整流回路２０ａへ（すなわち、正の方向に）流れ、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より低い場合、ＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１を出力する。
図２３は、制御回路１００ｆの一例を示す図である。制御回路１００ｆは、交流電圧Ｖａｃ及び交流電流Ｉａｃを検出して、ＮＭＯＳトランジスタ６０，６３をオンオフする信号Ｓ０と、ＮＭＯＳトランジスタ６１，６２をオンオフする信号Ｓ１とを出力する。具体的には、制御回路１００ｆは、交流電流ＩａｃがラインＬ２から全波整流回路２０ａへ（すなわち、負の方向に）流れ、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より高い場合、ＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０を出力する。一方、制御回路１００ｆは、交流電流ＩａｃがラインＬ１から全波整流回路２０ａへ（すなわち、正の方向に）流れ、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より低い場合、ＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１を出力する。
【0143】
制御回路１００ｆは、比較回路２２０，２２１、論理回路２２２を含んで構成される。比較回路２２０は、交流電流Ｉａｃの流れる向きを判定するため、電圧Ｖｉａｃｂと接地電圧とを比較し、電圧Ｖｉａｃｂが正電圧であるか否かを判定する。比較回路２２１は、電圧ＶＬ１が電圧ＶＬ２より高いか否かを判定するため、電圧ＶＬ１ｄと接地電圧とを比較し、電圧ＶＬ１ｄが正電圧か否かを判定する。
【0144】
論理回路２２２は、比較回路２２０，２２１の比較結果に基づいて、信号Ｓ０，Ｓ１を出力する。具体的には、論理回路２２２は、交流電流ＩａｃがラインＬ２から全波整流回路２０ａへ（すなわち、負の方向に）流れ、ラインＬ１の電圧ＶＬ１が前記第２ラインの電圧ＶＬ２より高い場合、ＮＭＯＳトランジスタ６０，６３をオンする信号Ｓ０を出力する。一方、論理回路２２２は、交流電流ＩａｃがラインＬ１から全波整流回路２０ａへ（すなわち、正の方向に）流れるか、又はラインＬ１の電圧ＶＬ１が前記第２ラインの電圧ＶＬ２より低い場合、ＮＭＯＳトランジスタ６０，６３をオフする信号Ｓ０を出力する。
【0145】
また、論理回路２２２は、交流電流ＩａｃがラインＬ１から全波整流回路２０ａへ（すなわち、正の方向に）流れ、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より低い場合、ＮＭＯＳトランジスタ６１，６２をオンする信号Ｓ１を出力する。一方、論理回路２２２は、交流電流ＩａｃがラインＬ２から全波整流回路２０ａへ（すなわち、負の方向に）流れるか、又はラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より高い場合、ＮＭＯＳトランジスタ６１，６２をオフする信号Ｓ１を出力する。なお、比較回路２２０は、「第１判定回路」に相当し、比較回路２２１は、「第２判定回路」に相当する。また、論理回路２２２にドライバ回路２００～２０３を含めた回路は、「オン回路」に相当する。
【0146】
＝＝全波整流回路２０ａ及び制御ブロック２３ｆの動作＝＝
図２４は、制御ブロック２３ｆの主要な波形を示す図である。なお、図２４において、時刻ｔ５０～時刻ｔ５１の期間を期間Ｐ０とし、時刻ｔ５１～時刻ｔ５２の期間を期間Ｐ１とし、時刻ｔ５２～時刻ｔ５３の期間を期間Ｐ２とし、時刻ｔ５３～時刻ｔ５４の期間を期間Ｐ３とする。
図２４は、制御ブロック２３ｆの主要な波形を示す図である。なお、図２４において、時刻ｔ５０～時刻ｔ５１の期間を期間Ｐ０とし、時刻ｔ５１～時刻ｔ５２の期間を期間Ｐ１とし、時刻ｔ５２～時刻ｔ５３の期間を期間Ｐ２とし、時刻ｔ５３～時刻ｔ５４の期間を期間Ｐ３とする。
【0147】
＝＝期間Ｐ０における動作＝＝
時刻ｔ５０から開始する期間Ｐ０において、図６で説明した通り、ダイオード５０，５３に電流が流れ、一方、ダイオード５１，５２には電流が流れない。また、期間Ｐ０においては、比較回路２２０は、交流電流Ｉａｃが正の方向に流れていることを検出し、比較回路２２１は、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より高いことを検出する。そのため、論理回路２２２は、ＮＭＯＳトランジスタ６０～６３をオフする“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
時刻ｔ５０から開始する期間Ｐ０において、図６で説明した通り、ダイオード５０，５３に電流が流れ、一方、ダイオード５１，５２には電流が流れない。また、期間Ｐ０においては、比較回路２２０は、交流電流Ｉａｃが正の方向に流れていることを検出し、比較回路２２１は、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より高いことを検出する。そのため、論理回路２２２は、ＮＭＯＳトランジスタ６０～６３をオフする“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
【0148】
＝＝期間Ｐ１における動作＝＝
時刻ｔ５１から開始する期間Ｐ１において、図７で説明した通り、ダイオード５０～５３には電流が流れない。また、期間Ｐ１においては、比較回路２２０は、交流電流Ｉａｃが負の方向に流れていることを検出し、比較回路２２１は、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より高いことを検出する。そのため、論理回路２２２は、ＮＭＯＳトランジスタ６０，６３をオンする“Ｈ”レベルの信号Ｓ０と、ＮＭＯＳトランジスタ６１，６２をオフする“Ｌ”レベルの信号Ｓ１とを出力する。
時刻ｔ５１から開始する期間Ｐ１において、図７で説明した通り、ダイオード５０～５３には電流が流れない。また、期間Ｐ１においては、比較回路２２０は、交流電流Ｉａｃが負の方向に流れていることを検出し、比較回路２２１は、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より高いことを検出する。そのため、論理回路２２２は、ＮＭＯＳトランジスタ６０，６３をオンする“Ｈ”レベルの信号Ｓ０と、ＮＭＯＳトランジスタ６１，６２をオフする“Ｌ”レベルの信号Ｓ１とを出力する。
【0149】
＝＝期間Ｐ２における動作＝＝
時刻ｔ５２から開始する期間Ｐ２において、図８で説明した通り、ダイオード５０，５３には電流が流れない、一方、ダイオード５１，５２に電流が流れる。また、期間Ｐ２においては、比較回路２２０は、交流電流Ｉａｃが負の方向に流れていることを検出し、比較回路２２１は、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より低いことを検出する。そのため、論理回路２２２は、ＮＭＯＳトランジスタ６０～６３をオフする“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
時刻ｔ５２から開始する期間Ｐ２において、図８で説明した通り、ダイオード５０，５３には電流が流れない、一方、ダイオード５１，５２に電流が流れる。また、期間Ｐ２においては、比較回路２２０は、交流電流Ｉａｃが負の方向に流れていることを検出し、比較回路２２１は、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より低いことを検出する。そのため、論理回路２２２は、ＮＭＯＳトランジスタ６０～６３をオフする“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する。
【0150】
＝＝期間Ｐ３における動作＝＝
時刻ｔ５３から開始する期間Ｐ３において、図９で説明した通り、ダイオード５０～５３には電流が流れない。また、期間Ｐ３においては、比較回路２２０は、交流電流Ｉａｃが正の方向に流れていることを検出し、比較回路２２１は、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より低いことを検出する。そのため、論理回路２２２は、ＮＭＯＳトランジスタ６０，６３をオフする“Ｌ”レベルの信号Ｓ０と、ＮＭＯＳトランジスタ６１，６２をオンする“Ｈ”レベルの信号Ｓ１とを出力する。
時刻ｔ５３から開始する期間Ｐ３において、図９で説明した通り、ダイオード５０～５３には電流が流れない。また、期間Ｐ３においては、比較回路２２０は、交流電流Ｉａｃが正の方向に流れていることを検出し、比較回路２２１は、ラインＬ１の電圧ＶＬ１がラインＬ２の電圧ＶＬ２より低いことを検出する。そのため、論理回路２２２は、ＮＭＯＳトランジスタ６０，６３をオフする“Ｌ”レベルの信号Ｓ０と、ＮＭＯＳトランジスタ６１，６２をオンする“Ｈ”レベルの信号Ｓ１とを出力する。
【0151】
なお、時刻ｔ５４以降、同様の動作が繰り返される。
【0152】
また、図２２において、図１の力率改善ＩＣ３３と、制御回路１００ｆとを別の回路として説明したが、２つの回路は、１つの集積回路で構成されてもよい。また、この集積回路には、制御回路１００ｆを除いた制御ブロック２３ｆ中の素子（すなわち、抵抗９０，９１）も含まれていてもよい。
【0153】
＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０ａについて説明した。制御回路１００ａは、判定部１１０ａ、制御部１１１ａを含んで構成される。判定部１１０ａは、オフ期間Ｐを判定し、制御部１１１ａは、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。これにより、全波整流回路において交流電流の歪みを抑制することが可能な制御回路を提供することができる。
以上、本実施形態のＡＣ－ＤＣコンバータ１０ａについて説明した。制御回路１００ａは、判定部１１０ａ、制御部１１１ａを含んで構成される。判定部１１０ａは、オフ期間Ｐを判定し、制御部１１１ａは、期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。これにより、全波整流回路において交流電流の歪みを抑制することが可能な制御回路を提供することができる。
【0154】
また、判定部１１０ａは、交流電圧Ｖａｃと、コンデンサ２１の電圧とに基づいてオフ期間Ｐを判定する。これにより、回路中の電圧を実測し、オフ期間Ｐを判定することができる。
【0155】
また、判定部１１０ａは、電圧Ｖｒｅｃ１ｄと、電圧Ｖｒｅｃ２ｄとに基づいてオフ期間Ｐを判定する。これにより、判定部１１０ａの回路を簡易にすることができる。
【0156】
また、判定部１１０ｂ，１１０ｃは、ダイオード５２，５３に流れる電流に基づいてオフ期間Ｐを判定する。これにより、ダイオード７０，７１及び抵抗７２，７３，８０，８１を用いなくとも、オフ期間Ｐを判定することができる。
【0157】
また、制御部１１１ａは、比較回路１２１，１２２、ＡＮＤ回路１２３，１２４を含んで構成される。これにより、簡易な回路により、オフ期間Ｐが期間ＰＡ，ＰＢの何れであるかを識別でき、ＮＭＯＳトランジスタ６０～６３のうち適切なＮＭＯＳトランジスタをオンできる。
【0158】
また、判定部１１０ｄは、算出部１３０、オフ期間判定部１３１を含んで構成される。算出部１３０は、時間差ｔを算出し、オフ期間判定部１３１は、時間差ｔと、ラインＬ１の電圧ＶＬ１とに基づいてオフ期間Ｐを判定する。これにより、マイコンを用いて、電圧ＶＬ１に基づいてオフ期間Ｐを判定することができる。
【0159】
また、制御回路１００ｅは、算出部１３０、制御部１１１ｅを含んで構成される。制御部１１１ｅは、時間差ｔと、交流電流Ｉａｃとに基づいて、交流電流Ｉａｃが０Ａとなった後、時間差ｔに相当する期間ＰＡにＮＭＯＳトランジスタ６０，６３をオンし、交流電流Ｉａｃが０Ａとなった後、時間差ｔに相当する期間ＰＢにＮＭＯＳトランジスタ６１，６２をオンする。これにより、マイコンを用いて、交流電流Ｉａｃに基づいてＮＭＯＳトランジスタ６０～６３をオンすることができる。
【0160】
また、制御回路１００ｆは、交流電流Ｉａｃの向きと、交流電圧Ｖａｃのレベルとに基づいて、ＮＭＯＳトランジスタ６０，６３をオンオフする信号Ｓ０と、ＮＭＯＳトランジスタ６１，６２をオンオフする信号Ｓ１とを出力する。これにより、制御回路１００ｆは、交流電流Ｉａｃを検出する電流検出トランス２４は必要になるが、演算のためのマイコンを用いることなく、信号Ｓ０，Ｓ１を出力することができる。
【0161】
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
【符号の説明】
【0162】
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ ＡＣ－ＤＣコンバータ
１１ 負荷
１２ 負荷測定装置
２０ａ，２０ｂ，２０ｃ 全波整流回路
２１，３２ コンデンサ
２２ 力率改善回路
２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ 制御ブロック
２４ 電流検出トランス
３０ トランス
３１，５０～５３，７０，７１ ダイオード
３４，６０～６３ ＮＭＯＳトランジスタ
４０～４２，５４～５６，７２，７３，８０，８１，９０～９３，２１４ 抵抗
１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ 制御回路
１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ 判定部
１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ，１１１ｅ 制御部
１２０～１２２，１２５～１２７，２２０，２２１ 比較回路
１２３，１２４ ＡＮＤ回路
１３０ 算出部
１３１ オフ期間判定部
２００～２０３ ドライバ回路
２１０ 発光ダイオード
２１１ フォトトランジスタ
２１２ ＰＮＰトランジスタ
２１３ ＮＰＮトランジスタ
２２２ 論理回路
１１ 負荷
１２ 負荷測定装置
２０ａ，２０ｂ，２０ｃ 全波整流回路
２１，３２ コンデンサ
２２ 力率改善回路
２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ 制御ブロック
２４ 電流検出トランス
３０ トランス
３１，５０～５３，７０，７１ ダイオード
３４，６０～６３ ＮＭＯＳトランジスタ
４０～４２，５４～５６，７２，７３，８０，８１，９０～９３，２１４ 抵抗
１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ 制御回路
１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ 判定部
１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ，１１１ｅ 制御部
１２０～１２２，１２５～１２７，２２０，２２１ 比較回路
１２３，１２４ ＡＮＤ回路
１３０ 算出部
１３１ オフ期間判定部
２００～２０３ ドライバ回路
２１０ 発光ダイオード
２１１ フォトトランジスタ
２１２ ＰＮＰトランジスタ
２１３ ＮＰＮトランジスタ
２２２ 論理回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】