特開 2024-62636 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024062636

(43)【公開日】2024-05-10

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H03K 17/22 20060101AFI20240501BHJP

【ＦＩ】

H03K17/22 B

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022170614

(22)【出願日】2022-10-25

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】山田 健司

(72)【発明者】

【氏名】宮長 晃一

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX31

5J055AX39

5J055BX16

5J055EX25

5J055EZ34

(57)【要約】

【課題】機能安全を提供する半導体集積回路を提供する。
【解決手段】リセット回路１３０は、電源電圧Ｖ_ＤＤがしきい値電圧Ｖ_ＵＶＬＯより低いときに、第１低電圧検出信号ＵＶＬＯ１をアサートする第１低電圧検出回路１３２と、電源電圧Ｖ_ＤＤがしきい値電圧Ｖ_ＵＶＬＯより低いときに、第２低電圧検出信号ＵＶＬＯ２をアサートする第２低電圧検出回路１３４と、を含み、第１低電圧検出信号ＵＶＬＯ１と第２低電圧検出信号ＵＶＬＯ２の両方がアサートされたときにロジック回路１２０をリセットする。異常検出回路１４０は、第１低電圧検出信号ＵＶＬＯ１と第２低電圧検出信号ＵＶＬＯ２の不一致が、所定時間続くと、異常フラグＥＲＲを出力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

ロジック回路と、
電源電圧がしきい値電圧より低いときに、第１低電圧検出信号をアサートする第１低電圧検出回路と、前記電源電圧が前記しきい値電圧より低いときに、第２低電圧検出信号をアサートする第２低電圧検出回路と、を含み、前記第１低電圧検出信号と前記第２低電圧検出信号の両方がアサートされたときに前記ロジック回路をリセットするリセット回路と、
前記第１低電圧検出信号と前記第２低電圧検出信号の不一致が、所定時間続くと、異常フラグを出力する異常検出回路と、
を備える、半導体集積回路。

【請求項2】

前記異常検出回路は、
前記第１低電圧検出信号と前記第２低電圧検出信号が不一致のときに出力をアサートする第１論理ゲートと、
前記第１低電圧検出信号と前記第２低電圧検出信号が両方、ネゲートのときに出力をアサートする第２論理ゲートと、
前記第１論理ゲートの前記出力がアサートされる期間、カウントアップし、前記第２論理ゲートの出力のアサートに応答してリセットされ、カウント値が所定値に達すると、出力がアサートされる、カウンタと、
を含む、請求項１に記載の半導体集積回路。

【請求項3】

前記異常検出回路は、前記カウンタの出力をラッチするとともに、前記第２論理ゲートの前記出力のアサートに応答してリセットされるフリップフロップをさらに含む、請求項２に記載の半導体集積回路。

【請求項4】

車載用である、請求項１から３のいずれかに記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体集積回路に関する。

【背景技術】

【0002】

ＩＳＯ２６２６２Ｐａｒｔ１においてにおいて、機能安全とは「電気電子(E/E)システムの機能不全のふるまいにより引き起こされるハザードが原因となる、不合理なリスクの不在」と定義されており、リスクをＡ～Ｄの４段階で分類する自動車安全水準（ＡＳＩＬ）が定められており、車載コンポーネントには、使用される機能に応じた安全性要件が課せられる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第７１３９１４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示は係る状況においてされたものであり、そのある態様の例示的な目的のひとつは、機能安全を提供する半導体集積回路の提供にある。

【課題を解決するための手段】

【0005】

本開示のある態様は半導体集積回路に関する。半導体集積回路は、ロジック回路と、電源電圧がしきい値電圧より低いときに、第１低電圧検出信号をアサートする第１低電圧検出回路と、電源電圧がしきい値電圧より低いときに、第２低電圧検出信号をアサートする第２低電圧検出回路と、を含み、第１低電圧検出信号と第２低電圧検出信号の両方がアサートされたときにロジック回路をリセットするリセット回路と、第１低電圧検出信号と第２低電圧検出信号の不一致が、所定時間続くと、異常フラグを出力する異常検出回路と、を備える。

【0006】

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

【発明の効果】

【0007】

本開示のある態様によれば、機能安全を提供できる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態に係る半導体集積回路のブロック図である。

【図2】図２は、比較技術に係る半導体集積回路のブロック図である。

【図3】図３は、図１の半導体集積回路において、第１低電圧検出回路と第２低電圧検出回路の一方に異常が生じているときの動作を説明する図である。

【発明を実施するための形態】

【0009】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0010】

一実施形態に係る半導体集積回路は、ロジック回路と、電源電圧がしきい値電圧より低いときに、第１低電圧検出信号をアサートする第１低電圧検出回路と、電源電圧がしきい値電圧より低いときに、第２低電圧検出信号をアサートする第２低電圧検出回路と、を含み、第１低電圧検出信号と第２低電圧検出信号の両方がアサートされたときにロジック回路をリセットするリセット回路と、第１低電圧検出信号と第２低電圧検出信号の不一致が、所定時間続くと、異常フラグを出力する異常検出回路と、を備える。

【0011】

この構成では、冗長な２個の低電圧検出回路を設けることで、一方に異常が生じても、他方が動作するため、機能安全を提供できる。さらに、異常検出回路を設けたことにより、低電圧検出回路に異常が生じていることを検出できる。

【0012】

一実施形態において、異常検出回路は、第１低電圧検出信号と第２低電圧検出信号が不一致のときに出力をアサートする第１論理ゲートと、第１低電圧検出信号と第２低電圧検出信号が両方ネゲートのときに出力をアサートする第２論理ゲートと、第１論理ゲートの出力がアサートされる期間、カウントアップし、第２論理ゲートの出力のアサートに応答してリセットされ、カウント値が所定値に達すると、出力がアサートされる、カウンタと、を含んでもよい。

【0013】

一実施形態において、異常検出回路は、カウンタの出力をラッチするとともに、第２論理ゲートの出力のアサートに応答してリセットされるフリップフロップをさらに含んでもよい。

【0014】

一実施形態において、半導体集積回路は、車載用であってもよい。

【0015】

（実施の形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0016】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0017】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0018】

また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。

【0019】

図１は、実施形態に係る半導体集積回路１００のブロック図である。半導体集積回路１００は、レギュレータ回路１１０、ロジック回路１２０、リセット回路１３０、異常検出回路１４０を備える。半導体集積回路１００は、自動車などの高い安全性が求められる用途に使用される。

【0020】

レギュレータ回路１１０は、電源電圧Ｖ_ＤＤを生成する電源回路である。レギュレータ回路１１０は、リニアレギュレータであってもよいし、スイッチングレギュレータであってもよい。

【0021】

ロジック回路１２０は、この半導体集積回路１００が所望の機能を奏するように、多数の論理ゲートの組み合わせで構成される。半導体集積回路１００の種類やロジック回路１２０の構成は特に限定されない。

【0022】

リセット回路１３０は、第１低電圧検出回路１３２、第２低電圧検出回路１３４、論理ゲート１３６を含む。第１低電圧検出回路１３２は、電源電圧Ｖ_ＤＤがしきい値電圧Ｖ_ＵＶＬＯより低いときに、第１低電圧検出信号ＵＶＬＯ１をアサートする。第２低電圧検出回路１３４は、電源電圧Ｖ_ＤＤがしきい値電圧Ｖ_ＵＶＬＯより低いときに、第２低電圧検出信号ＵＶＬＯ２をアサートする。第１低電圧検出回路１３２、第２低電圧検出回路１３４は、低電圧ロックアウト（Under Voltage Lock Out）回路とも称される。本実施形態において、低電圧検出信号ＵＶＬＯ１，ＵＶＬＯ２のアサートはハイが割り当てられ、ネゲートはローが割り当てられる。

【0023】

リセット回路１３０は、第１低電圧検出信号ＵＶＬＯ１と第２低電圧検出信号ＵＶＬＯ２の両方がアサート（ハイ）されたときに、ロジック回路１２０をリセットする。論理ゲート１３６は、第１低電圧検出信号ＵＶＬＯ１と第２低電圧検出信号ＵＶＬＯ２を受け、それらの両方がアサート（ハイ）されたときに、アサート（ハイ）となるリセット信号ＲＳＴを生成し、ロジック回路１２０に供給する。

【0024】

異常検出回路１４０は、第１低電圧検出信号ＵＶＬＯ１と第２低電圧検出信号ＵＶＬＯ２の不一致が、所定の判定時間τ続くと、異常フラグＥＲＲを出力する。

【0025】

異常検出回路１４０は、第１論理ゲート１４２、第２論理ゲート１４４、カウンタ１４６、フリップフロップ１４８を備える。

【0026】

第１論理ゲート１４２は、第１低電圧検出信号ＵＶＬＯ１と第２低電圧検出信号ＵＶＬＯ２を受け、それらが不一致のときに出力Ｓ１をアサートする。本実施形態において第１論理ゲート１４２は、排他的論理和（ＸＯＲ）ゲートである。

【0027】

第２論理ゲート１４４は、第１低電圧検出信号ＵＶＬＯ１と第２低電圧検出信号ＵＶＬＯ２を受け、第１低電圧検出信号ＵＶＬＯ１と第２低電圧検出信号ＵＶＬＯ２が両方、ネゲートのときに出力Ｓ２をアサートする。第２論理ゲート１４４に関しては、その出力Ｓ２のアサートはローが割り当てられており、第２論理ゲート１４４は、ＯＲ（論理和）ゲートで構成される。

【0028】

カウンタ１４６は、第１論理ゲート１４２の出力Ｓ１がアサートされる期間、クロック信号ＣＬＫに応じてカウントアップする。

【0029】

カウンタ１４６は、負論理のリセット端子を備えており、第２論理ゲート１４４の出力Ｓ２が入力される。カウンタ１４６は、第２論理ゲート１４４の出力Ｓ２のアサート（ロー）に応答してリセットされる。カウンタ１４６は、そのカウント値が所定値に達すると、出力Ｓ３がアサートされる。カウンタ１４６の所定値に応じて、異常検出回路１４０の判定時間τが規定される。

【0030】

フリップフロップ１４８は、カウンタ１４６の出力をラッチする。フリップフロップ１４８のリセット端子（負論理）には、第２論理ゲート１４４の出力Ｓ２が入力されており、出力Ｓ２のアサートに応答してフリップフロップ１４８はリセットされる。

【0031】

以上が半導体集積回路１００の構成である。

【0032】

第１低電圧検出回路１３２と第２低電圧検出回路１３４のうち、いずれか一方に異常が発生して、２つの低電圧検出信号ＵＶＬＯ１、ＵＶＬＯ２の一方がアサート（ハイ）に固定されたとする。その場合に、第１低電圧検出回路１３２と第２低電圧検出回路１３４のうち正常である他方が生成する異常検出信号に応じて、正しいリセット信号ＲＳＴを生成することができ、機能安全を実現できる。

【0033】

半導体集積回路１００のさらなる利点は、比較技術との対比によって明確となる。

【0034】

図２は、比較技術に係る半導体集積回路１００Ｒのブロック図である。この半導体集積回路１００Ｒは、図１の半導体集積回路１００から異常検出回路１４０を省略した構成を有している。

【0035】

比較技術に係る半導体集積回路１００Ｒでは、実施形態に係る半導体集積回路１００と同様に、第１低電圧検出回路１３２と第２低電圧検出回路１３４の一方に異常が生じた場合であっても、それらのうち正常である他方が生成する異常検出信号に応じて、正しいリセット信号ＲＳＴを生成することができ、機能安全を実現できる。

【0036】

しかしながら、比較技術に係る半導体集積回路１００Ｒでは、第１低電圧検出回路１３２、第２低電圧検出回路１３４のうちのいずれか一方に異常が生じている状態で動作し続けることとなり、好ましくない。

【0037】

図１に戻る。図３は、図１の半導体集積回路１００において、第１低電圧検出回路１３２と第２低電圧検出回路１３４の一方に異常が生じているときの動作を説明する図である。

【0038】

時刻ｔ_０より前は、第１低電圧検出回路１３２、第２低電圧検出回路１３４は両方とも正常である。時刻ｔ_０に、第１低電圧検出回路１３２に異常が発生し、第１低電圧検出信号ＵＶＬＯ１がアサート（ハイ）に固定される。時刻ｔ_０以降、２つの低電圧検出信号ＵＶＬＯ１，ＵＶＬＯ２が不一致となるため、第１論理ゲート１４２の出力Ｓ１がアサートされ、カウンタ１４６によるカウント動作がスタートする。

【0039】

時刻ｔ_１に、第１低電圧検出回路１３２の異常が解消すると、第１論理ゲート１４２の出力Ｓ１がネゲートされ、カウンタ１４６によるカウント動作が停止し、リセットされる。信号Ｓ１がハイであった時間は、判定時間τよりも短いため、カウンタ１４６の出力Ｓ３はアサートされない。

【0040】

時刻ｔ_２に、第１低電圧検出回路１３２に再び異常が発生し、第１低電圧検出信号ＵＶＬＯ１がアサート（ハイ）に固定される。時刻ｔ_２以降、２つの低電圧検出信号ＵＶＬＯ１，ＵＶＬＯ２が不一致となるため、第１論理ゲート１４２の出力Ｓ１がアサートされ、カウンタ１４６によるカウント動作がスタートする。

【0041】

異常状態が判定時間τ、持続すると、時刻ｔ_３に、カウンタ１４６の出力Ｓ３がアサートされ、異常フラグＥＲＲがアサートされる。

【0042】

以上が半導体集積回路１００の動作である。この半導体集積回路１００によれば、第１低電圧検出回路１３２、第２低電圧検出回路１３４のうちのいずれか一方に異常が生じている状態を検出することができる。

【0043】

（変形例１）
図１では、レギュレータ回路１１０が半導体集積回路１００に内蔵されていたが、電源電圧Ｖ_ＤＤは、外部の電源回路から供給された電圧であってもよい。

【0044】

（変形例２）
実施形態における各信号のアサート、ネゲートの割り当ては一例である。たとえばカウンタ１４６とフリップフロップ１４８のリセットが正論理である場合には、信号Ｓ２のアサートはハイとなり、第２論理ゲート１４４は、否定論理積ゲートで構成すればよい。

【0045】

実施の形態は、本発明の原理、応用の一側面を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

【符号の説明】

【0046】

１００ 半導体集積回路
１１０ レギュレータ回路
１２０ ロジック回路
１３０ リセット回路
１３２ 第１低電圧検出回路
１３４ 第２低電圧検出回路
１３６ 論理ゲート
１４０ 異常検出回路
１４２ 第１論理ゲート
１４４ 第２論理ゲート
１４６ カウンタ
１４８ フリップフロップ
ＵＶＬＯ１ 第１低電圧検出信号
ＵＶＬＯ２ 第２低電圧検出信号
ＥＲＲ 異常フラグ

【図1】

【図2】

【図3】