特開 2024-62874 積層チップおよび積層チップの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024062874

(43)【公開日】2024-05-10

(54)【発明の名称】積層チップおよび積層チップの製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240501BHJP

   H01L 23/12 20060101ALI20240501BHJP

【ＦＩ】

H01L25/08 C

H01L23/12 501P

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2022171014

(22)【出願日】2022-10-25

(71)【出願人】

【識別番号】390005175

【氏名又は名称】株式会社アドバンテスト

(71)【出願人】

【識別番号】304021417

【氏名又は名称】国立大学法人東京工業大学

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】菅谷 慎二

(72)【発明者】

【氏名】大場 隆之

(72)【発明者】

【氏名】中條 徳男

(72)【発明者】

【氏名】作井 康司

(72)【発明者】

【氏名】福田 匡志

(57)【要約】      （修正有）

【課題】積層チップを提供する。
【解決手段】積層シップ１０は、第１半導体チップ１００及び該チップに貼り合わされた第２半導体チップ２００を備える。第１半導体チップは、第１支持基板１１０及び第１支持基板上に、第１回路１２２を形成する第１領域１２１と第２回路１２５を形成する第２領域１２４を含む第１回路層１２０を有する。第２半導体チップは、第１半導体チップの第１回路層側に貼り合わされる第２支持基板２１０、第２支持基板における第１半導体チップとは反対側の面上に、第１回路層の第１領域の位置に対応する第３領域２２１と第１回路層の第２領域の位置に対応し、第２回路が形成されている第４領域２２４を含む第２回路層２２０、第３領域を貫通し、且つ、第２支持基板の内部まで延在する第１穴部２４１に埋め込まれている第１埋込部２４０及び第１埋込部と第２支持基板を貫通し、第１回路と導通する第１貫通ビア２５０を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１半導体チップと、
前記第１半導体チップに貼り合わされた第２半導体チップと
を備え、
前記第１半導体チップは、
第１支持基板と、
前記第１支持基板上に形成されており、第１回路が形成されている第１領域、および、第２回路が形成されている第２領域を含む第１回路層と
を有し、
前記第２半導体チップは、
前記第１半導体チップの前記第１回路層側に貼り合わされる第２支持基板と、
前記第２支持基板における前記第１半導体チップとは反対側の面上に形成されており、前記第１回路層の前記第１領域の位置に対応する第３領域、および、前記第１回路層の前記第２領域の位置に対応し、前記第２回路が形成されている第４領域を含む第２回路層と、
前記第２回路層の前記第３領域を貫通し且つ前記第２支持基板の内部まで延在する第１穴部に埋め込まれている第１埋込部と、
前記第１埋込部および前記第２支持基板を貫通し、前記第１回路層の前記第１回路に導通している第１貫通ビアと
を有する、
積層チップ。

【請求項2】

前記第１穴部は前記第２支持基板を貫通していない請求項１に記載の積層チップ。

【請求項3】

積層方向における前記第１埋込部の断面の輪郭は丸い請求項１に記載の積層チップ。

【請求項4】

前記第１半導体チップおよび前記第２半導体チップは、前記第２半導体チップが前記第３領域に前記第１回路を有しないことを除き、同一の構造を有する、
請求項１に記載の積層チップ。

【請求項5】

前記第１回路層の前記第２回路および前記第２回路層の前記第２回路はメモリ回路であり、
前記第１回路層の前記第１回路は、インターフェース回路またはデコード回路であり、前記第１回路層の前記第２回路および前記第２回路層の前記第２回路と前記積層チップの外部との間で、信号を入出力する、または信号を中継する、
請求項１に記載の積層チップ。

【請求項6】

前記第１半導体チップは、前記第１回路層の前記第２回路を前記第１回路に導通させる第１配線を含む第１再配線層を有し、
前記第２半導体チップは、前記第２回路層の前記第２回路を前記第１貫通ビアに導通させる第２配線を含む第２再配線層を有する、
請求項１に記載の積層チップ。

【請求項7】

前記第１貫通ビアは、前記第１再配線層に形成されている電極パッド上にランディングしている、
請求項６に記載の積層チップ。

【請求項8】

前記第２回路層は、前記第３領域および前記第４領域以外の追加領域を更に含み、
前記第２半導体チップは、前記第２回路層の前記追加領域および前記第２支持基板を貫通し、前記第１再配線層に形成されている電極パッドを介して前記第１回路層の前記第１回路に導通している１または複数の追加貫通ビアを更に有する、
請求項６に記載の積層チップ。

【請求項9】

前記第２半導体チップに貼り合わされた第３半導体チップを更に備え、
前記第３半導体チップは、
前記第２半導体チップの前記第２回路層側に貼り合わされる第３支持基板と、
前記第３支持基板における前記第２半導体チップとは反対側の面上に形成されており、前記第１回路層の前記第１領域の位置に対応する第５領域、および、前記第１回路層の前記第２領域の位置に対応し、前記第２回路が形成されている第６領域を含む第３回路層と、
前記第３回路層の前記第５領域を貫通し且つ前記第３支持基板の内部まで延在する第２穴部に埋め込まれている第２埋込部と、
前記第２埋込部および前記第３支持基板を貫通している第２貫通ビアと
を有し、
前記第２半導体チップは、前記第２貫通ビアの位置に対応する位置において前記第２回路層および前記第２支持基板を貫通し、前記第２貫通ビアおよび前記第１回路層の前記第１回路に導通している第３貫通ビアを更に有する、
請求項１に記載の積層チップ。

【請求項10】

前記第１回路層は、前記第１回路が形成されている第７領域を更に含み、
前記第２回路層は、前記第１回路層の前記第７領域の位置に対応し且つ前記第１回路が形成されている第８領域を更に含み、
前記第２半導体チップに貼り合わされた第３半導体チップを更に備え、
前記第３半導体チップは、
前記第２半導体チップの前記第２回路層側に貼り合わされる第３支持基板と、
前記第３支持基板における前記第２半導体チップとは反対側の面上に形成されており、前記第１回路層の前記第１領域の位置に対応し、前記第１回路が形成されている第９領域、前記第１回路層の前記第２領域の位置に対応し、前記第２回路が形成されている第１０領域、および、前記第１回路層の前記第７領域の位置に対応する第１１領域を含む第３回路層と、
前記第３回路層の前記第１１領域を貫通し且つ前記第３支持基板の内部まで延在する第３穴部に埋め込まれている第３埋込部と、
前記第３埋込部および前記第３支持基板を貫通し、前記第２回路層の前記第１回路に導通している第４貫通ビアと
を有する、
請求項１に記載の積層チップ。

【請求項11】

積層チップの製造方法であって、
支持基板と、
前記支持基板上に形成されており、第１回路が形成されている第１領域、および、第２回路が形成されている第２領域を含む回路層と
を有する第１半導体チップおよび第２半導体チップを用意することと、
前記第２半導体チップにおいて、前記回路層の前記第１回路を除去して、前記回路層の前記第１領域を貫通し且つ前記支持基板の内部まで延在する穴部を形成することと、
前記第２半導体チップにおいて、前記穴部に埋め込まれる埋込部を形成することと、
前記第１半導体チップの前記回路層側に前記第２半導体チップの前記支持基板を貼り合わせることと、
前記第２半導体チップにおいて、前記埋込部および前記支持基板を貫通する貫通ビアを形成し、前記貫通ビアを介して、前記第２半導体チップにおける前記第２回路を、前記第２半導体チップにおける除去された前記第１回路の位置に対応する、前記第１半導体チップにおける前記第１回路に導通させることと
を備える製造方法。

【請求項12】

保持部によって前記第２半導体チップにおける前記回路層側を保持した状態で、前記第２半導体チップにおける前記支持基板を薄化することを更に備え、
前記貼り合わせることは、前記保持部によって前記第２半導体チップにおける前記回路層側を保持した状態で、前記第１半導体チップの前記回路層側に前記第２半導体チップの前記支持基板を貼り合わせることを含む、
請求項１１に記載の製造方法。

【請求項13】

前記第２半導体チップにおいて、前記埋込部における、前記貫通ビアが形成される位置から、前記第２回路まで延びる溝を形成することを更に備え、
前記導通させることは、前記貫通ビアと共に、前記溝に埋め込まれる追加配線を形成し、前記追加配線を介して、前記第２半導体チップにおける前記第２回路を前記貫通ビアに導通させることを含む、
請求項１１に記載の製造方法。

【請求項14】

積層チップの製造方法であって、
それぞれが予め定められた位置に少なくとも２種類の回路が形成されている、第１半導体チップおよび第２半導体チップを用意することと、
前記第２半導体チップにおいて、穴部を形成することによって前記少なくとも２種類の回路の一方を除去し、前記穴部に埋め込まれる埋込部を形成することと、
前記第１半導体チップおよび前記第２半導体チップを貼り合わせることと、
前記第２半導体チップにおいて、前記埋込部を貫通する貫通ビアを形成し、前記貫通ビアを介して、前記第２半導体チップにおける残りの回路を、前記第１半導体チップにおける前記少なくとも２種類の回路のうち、前記第２半導体チップにおける除去された回路の位置に対応する回路に導通させることと
を備える製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層チップおよび積層チップの製造方法に関する。

【背景技術】

【0002】

特許文献１には、「積層素子は、外部インターフェース素子とその上に積層された複数の内部素子を積層した構造…内部素子は、…同一の素子であっても異なる種類の半導体素子であっても良い。」（段落００１６）と記載されている。特許文献２には、「貫通電極１４が垂直方向にしか形成することができず、同一の半導体素子を積層した場合にチップ選択信号（CE）の端子が縦一列に重なり」（段落０００３）と記載されている。特許文献３には、「半導体チップ１１０と半導体チップ２１０とは絶縁層である樹脂層１６０を介して接合されており、半導体チップ１１０の電極パッド１５０と半導体チップ２１０の電極パッド２５０とはビアホール２１０ｙに充填された金属層３８０を介して電気的に接続されている。」（段落００１６）と記載されている。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１４－８６４９８号公報
［特許文献２］ 特開２００７－２５０５６１号公報
［特許文献３］ ＷＯ２０１２／１２０６５９

【発明の概要】

【0003】

本発明の第１の態様においては、積層チップを提供する。積層チップは、第１半導体チップと、前記第１半導体チップに貼り合わされた第２半導体チップとを備え、前記第１半導体チップは、第１支持基板と、前記第１支持基板上に形成されており、第１回路が形成されている第１領域、および、第２回路が形成されている第２領域を含む第１回路層とを有し、前記第２半導体チップは、前記第１半導体チップの前記第１回路層側に貼り合わされる第２支持基板と、前記第２支持基板における前記第１半導体チップとは反対側の面上に形成されており、前記第１回路層の前記第１領域の位置に対応する第３領域、および、前記第１回路層の前記第２領域の位置に対応し、前記第２回路が形成されている第４領域を含む第２回路層と、前記第２回路層の前記第３領域を貫通し且つ前記第２支持基板の内部まで延在する第１穴部に埋め込まれている第１埋込部と、前記第１埋込部および前記第２支持基板を貫通し、前記第１回路層の前記第１回路に導通している第１貫通ビアとを有する。

【0004】

上記の積層チップにおいて、前記第１穴部は前記第２支持基板を貫通していなくてもよい。

【0005】

上記の何れかの積層チップにおいて、積層方向における前記第１埋込部の断面の輪郭は丸くてもよい。

【0006】

上記の何れかの積層チップにおいて、前記第１半導体チップおよび前記第２半導体チップは、前記第２半導体チップが前記第３領域に前記第１回路を有しないことを除き、同一の構造を有してもよい。

【0007】

上記の何れかの積層チップにおいて、前記第１回路層の前記第２回路および前記第２回路層の前記第２回路はメモリ回路であってもよい。上記の何れかの積層チップにおいて、前記第１回路層の前記第１回路は、インターフェース回路またはデコード回路であってもよく、前記第１回路層の前記第２回路および前記第２回路層の前記第２回路と前記積層チップの外部との間で、信号を入出力してもよく、または信号を中継してもよい。

【0008】

上記の何れかの積層チップにおいて、前記第１半導体チップは、前記第１回路層の前記第２回路を前記第１回路に導通させる第１配線を含む第１再配線層を有してもよい。上記の何れかの積層チップにおいて、前記第２半導体チップは、前記第２回路層の前記第２回路を前記第１貫通ビアに導通させる第２配線を含む第２再配線層を有してもよい。

【0009】

上記の何れかの積層チップにおいて、前記第１貫通ビアは、前記第１再配線層に形成されている電極パッド上にランディングしていてもよい。

【0010】

上記の何れかの積層チップにおいて、前記第２回路層は、前記第３領域および前記第４領域以外の追加領域を更に含んでもよい。上記の何れかの積層チップにおいて、前記第２半導体チップは、前記第２回路層の前記追加領域および前記第２支持基板を貫通し、前記第１再配線層に形成されている電極パッドを介して前記第１回路層の前記第１回路に導通している１または複数の追加貫通ビアを更に有してもよい。

【0011】

上記の何れかの積層チップは、前記第２半導体チップに貼り合わされた第３半導体チップを更に備えてもよい。上記の何れかの積層チップにおいて、前記第３半導体チップは、前記第２半導体チップの前記第２回路層側に貼り合わされる第３支持基板と、前記第３支持基板における前記第２半導体チップとは反対側の面上に形成されており、前記第１回路層の前記第１領域の位置に対応する第５領域、および、前記第１回路層の前記第２領域の位置に対応し、前記第２回路が形成されている第６領域を含む第３回路層と、前記第３回路層の前記第５領域を貫通し且つ前記第３支持基板の内部まで延在する第２穴部に埋め込まれている第２埋込部と、前記第２埋込部および前記第３支持基板を貫通している第２貫通ビアとを有してもよい。上記の何れかの積層チップにおいて、前記第２半導体チップは、前記第２貫通ビアの位置に対応する位置において前記第２回路層および前記第２支持基板を貫通し、前記第２貫通ビアおよび前記第１回路層の前記第１回路に導通している第３貫通ビアを更に有してもよい。

【0012】

上記の何れかの積層チップにおいて、前記第１回路層は、前記第１回路が形成されている第７領域を更に含んでもよい。上記の何れかの積層チップにおいて、前記第２回路層は、前記第１回路層の前記第７領域の位置に対応し且つ前記第１回路が形成されている第８領域を更に含んでもよい。上記の何れかの積層チップは、前記第２半導体チップに貼り合わされた第３半導体チップを更に備えてもよい。上記の何れかの積層チップにおいて、前記第３半導体チップは、前記第２半導体チップの前記第２回路層側に貼り合わされる第３支持基板と、前記第３支持基板における前記第２半導体チップとは反対側の面上に形成されており、前記第１回路層の前記第１領域の位置に対応し、前記第１回路が形成されている第９領域、前記第１回路層の前記第２領域の位置に対応し、前記第２回路が形成されている第１０領域、および、前記第１回路層の前記第７領域の位置に対応する第１１領域を含む第３回路層と、前記第３回路層の前記第１１領域を貫通し且つ前記第３支持基板の内部まで延在する第３穴部に埋め込まれている第３埋込部と、前記第３埋込部および前記第３支持基板を貫通し、前記第２回路層の前記第１回路に導通している第４貫通ビアとを有してもよい。

【0013】

本発明の第２の態様においては、積層チップの製造方法を提供する。製造方法は、支持基板と、前記支持基板上に形成されており、第１回路が形成されている第１領域、および、第２回路が形成されている第２領域を含む回路層とを有する第１半導体チップおよび第２半導体チップを用意することと、前記第２半導体チップにおいて、前記回路層の前記第１回路を除去して、前記回路層の前記第１領域を貫通し且つ前記支持基板の内部まで延在する穴部を形成することと、前記第２半導体チップにおいて、前記穴部に埋め込まれる埋込部を形成することと、前記第１半導体チップの前記回路層側に前記第２半導体チップの前記支持基板を貼り合わせることと、前記第２半導体チップにおいて、前記埋込部および前記支持基板を貫通する貫通ビアを形成し、前記貫通ビアを介して、前記第２半導体チップにおける前記第２回路を、前記第２半導体チップにおける除去された前記第１回路の位置に対応する、前記第１半導体チップにおける前記第１回路に導通させることとを備える。

【0014】

上記の製造方法は、保持部によって前記第２半導体チップにおける前記回路層側を保持した状態で、前記第２半導体チップにおける前記支持基板を薄化することを更に備えてもよい。上記の製造方法において、前記貼り合わせることは、前記保持部によって前記第２半導体チップにおける前記回路層側を保持した状態で、前記第１半導体チップの前記回路層側に前記第２半導体チップの前記支持基板を貼り合わせることを含んでもよい。

【0015】

上記の何れかの製造方法は、前記第２半導体チップにおいて、前記埋込部における、前記貫通ビアが形成される位置から、前記第２回路まで延びる溝を形成することを更に備えてもよい。上記の何れかの製造方法において、前記導通させることは、前記貫通ビアと共に、前記溝に埋め込まれる追加配線を形成し、前記追加配線を介して、前記第２半導体チップにおける前記第２回路を前記貫通ビアに導通させることを含んでもよい。

【0016】

本発明の第３の態様においては、積層チップの製造方法を提供する。製造方法は、それぞれが予め定められた位置に少なくとも２種類の回路が形成されている、第１半導体チップおよび第２半導体チップを用意することと、前記第２半導体チップにおいて、穴部を形成することによって前記少なくとも２種類の回路の一方を除去し、前記穴部に埋め込まれる埋込部を形成することと、前記第１半導体チップおよび前記第２半導体チップを貼り合わせることと、前記第２半導体チップにおいて、前記埋込部を貫通する貫通ビアを形成し、前記貫通ビアを介して、前記第２半導体チップにおける残りの回路を、前記第１半導体チップにおける前記少なくとも２種類の回路のうち、前記第２半導体チップにおける除去された回路の位置に対応する回路に導通させることとを備える。

【0017】

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0018】

【図1】第１実施形態による積層チップ１０の模式的な構成図である。

【図2】第１実施形態による積層チップ１０の模式的な断面図である。

【図3】第１実施形態による積層チップ１０の製造方法の一例を示す模式的な断面図である。

【図4】第１実施形態による積層チップ１０の製造方法の一例を示す模式的な断面図である。

【図5】第１実施形態による積層チップ１０の製造方法の一例を示す模式的な断面図である。

【図6】第１実施形態による積層チップ１０の製造方法の一例を示す模式的な断面図である。

【図7】第１実施形態による積層チップ１０の製造方法の一例を示す模式的な断面図である。

【図8】第１実施形態による積層チップ１０の製造方法の一例を示す模式的な断面図である。

【図9】第１実施形態による積層チップ１０の製造方法の一例を示す模式的な断面図である。

【図10】第１実施形態による積層チップ１０の製造方法の一例を示す模式的な断面図である。

【図11】第２実施形態による積層チップ２０の模式的な断面図である。

【図12】第３実施形態による積層チップ３０の模式的な断面図である。

【図13】第４実施形態による積層チップ４０の模式的な断面図である。

【発明を実施するための形態】

【0019】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0020】

図１は、第１実施形態による積層チップ１０の模式的な構成図である。図１では、複数の回路間を模式的な信号線で結び、信号線における信号の流れを矢印で示す。図１ではまた、破壊除去された回路を破線で示し、破壊除去されたことで信号が流れなくなった信号線を一点鎖線で示す。図１ではまた、複数の領域を破線の枠で示し、以降の図においても同様とする。

【0021】

積層チップ１０は、第１半導体チップ１００および第２半導体チップ２００を備える。積層チップ１０は、例えば積層型のダイナミックメモリであり、第１半導体チップ１００に第２半導体チップ２００が貼り合わされている。

【0022】

第１実施形態では、第１半導体チップ１００はマスターメモリダイであり、第２半導体チップ２００はスレーブメモリダイである。マスターメモリダイである第１半導体チップ１００は、積層チップ１０の外部との間で信号を入出力し、積層チップ１０全体を制御する。スレーブメモリダイである第２半導体チップ２００は、積層チップ１０の外部と接続されず、積層された第１半導体チップ１００との間で、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、シリコン貫通電極）を介して信号を入出力する。第２半導体チップ２００は、第１半導体チップ１００によって制御される。

【0023】

第１半導体チップ１００は、第１回路１２２が形成されている第１領域１２１、および、第２回路１２５が形成されている第２領域１２４を有する。第１回路１２２は制御回路であり、第２回路１２５はメモリ回路である。図１に示す構成例では、第１領域１２１に、第１回路１２２Ａ、第１回路１２２Ｂおよび第１回路１２２Ｃが形成されており、第２領域１２４に、第２回路１２５およびデータパス１２６が形成されている。

【0024】

一例として、第１回路１２２Ａはインターフェース回路であり、第１回路１２２Ｂはデコード回路であり、第１回路１２２Ｃはコンフィグレーションレジスタ回路である。インターフェース回路である第１回路１２２Ａは、積層チップ１０の外部からクロック（ＣＫ）信号やコマンドアドレス（Ｃ／Ａ）信号を入力してもよく、積層チップ１０の外部との間でストローブ（ＤＱＳ）信号やデータを入出力してもよい。第１回路１２２Ａは、これらの信号を、第１回路１２２Ｂ、第１回路１２２Ｃおよびデータパス１２６に入力する。第１回路１２２Ａは、データパス１２６を介して、第２回路１２５から信号を読み出す。

【0025】

デコード回路である第１回路１２２Ｂは、第１回路１２２Ａから入力される信号をデコードして第２回路１２５に記憶させる。コンフィグレーションレジスタ回路である第１回路１２２Ｃは、第１回路１２２Ａおよび第１回路１２２Ｂに対する設定を記憶しており、第１回路１２２Ａおよび第１回路１２２Ｂから設定を読み出される。

【0026】

第２回路１２５は、第１回路１２２Ｂから入力された信号を記憶する。データパス１２６は、例えば加算器や乗算器などの、予め定められた演算処理を行う回路を含んでもよい。データパス１２６は、例えば第１回路１２２Ａから入力される命令に従って、第２回路１２５から読み出した信号に予め定められた演算を行い、第１回路１２２Ａに出力してもよい。

【0027】

スレーブメモリダイである第２半導体チップ２００は、例えば第１半導体チップ１００と同じ製造ラインで製造された、同じ回路構成を有する半導体チップから形成されている。すなわち、第２半導体チップ２００の前身である半導体チップは、第１半導体チップ１００と同様に、第１回路２２２が形成されている第３領域２２１、および、第２回路２２５が形成されている第４領域２２４を有する。第１回路２２２は制御回路であり、第２回路２２５はメモリ回路である。図１に示す構成例では、第３領域２２１に、第１回路２２２Ａ、第１回路２２２Ｂおよび第１回路２２２Ｃが形成されており、第４領域２２４に、第２回路２２５およびデータパス２２６が形成されている。

【0028】

第２半導体チップ２００は、第１半導体チップ１００によって制御されるため、マスターメモリダイに特有の制御回路である第１回路２２２が不要である。そのため、積層チップ１０は、第２半導体チップ２００の前身である半導体チップにおける１つまたは複数の第１回路２２２の少なくとも何れかを破壊除去し、破壊除去後の領域を、第１半導体チップ１００と第２半導体チップ２００との間で信号を入出力させるＴＳＶ用の領域として活用する。

【0029】

具体的には、第２半導体チップ２００は、一例として、前身の半導体チップにおけるインターフェース回路である第１回路２２２Ａとデコード回路である第１回路２２２Ｂとが破壊除去されて形成された第１穴部２４１に埋め込まれている第１埋込部２４０と、第１埋込部２４０に形成された１つまたは複数の第１貫通ビア２５０とを有する。換言すると、第２半導体チップ２００は、第１回路２２２のうちの第１回路２２２Ａおよび第１回路２２２Ｂに代えて、第１埋込部２４０および第１貫通ビア２５０を有する。なお、第１貫通ビア２５０は、上述のＴＳＶに相当する。

【0030】

第２半導体チップ２００の第２回路２２５およびデータパス２２６は、第１貫通ビア２５０を介して、第１半導体チップ１００の第１回路１２２から信号を入力される。具体的には、第２回路２２５は、第１半導体チップ１００の第１回路１２２Ｂから入力された信号を記憶する。データパス２２６は、データパス１２６と同様の構成を備えてもよく、例えば第１半導体チップ１００の第１回路１２２Ａから入力される命令に従って、第２回路２２５から読み出した信号に予め定められた演算を行い、第１半導体チップ１００の第１回路１２２Ａに出力してもよい。

【0031】

このような構成を備える積層チップ１０において、第１半導体チップ１００の第１回路１２２は、第１半導体チップ１００の第２回路１２５および第２半導体チップ２００の第２回路２２５と積層チップ１０の外部との間で、信号を入出力する、または信号を中継する。第１半導体チップ１００の第１回路１２２は、第２回路１２５および第２回路２２５から信号をパラレルに読み出し、シリアル変換して外部へと出力してもよい。

【0032】

なお、図１に示す構成例では、第２半導体チップ２００は、前身の半導体チップにおける第１回路２２２Ａおよび第１回路２２２Ｂを破壊除去してＴＳＶ領域とするものとして説明したが、前身の半導体チップにおける第１回路２２２Ａ、第１回路２２２Ｂおよび第１回路２２２Ｃのうちの何れか１つまたは複数を破壊除去してＴＳＶ領域としてもよく、これらに代えてまたは加えて、他の種類の１つまたは複数の第１回路２２２を破壊除去してＴＳＶ領域としてもよい。第１半導体チップ１００および第２半導体チップ２００は、第２半導体チップ２００が第３領域２２１に第１回路２２２を有しないことを除き、同一の構造を有してもよい。

【0033】

図２は、第１実施形態による積層チップ１０の模式的な断面図である。図２に示すように、積層チップ１０は、第１半導体チップ１００上に第２半導体チップ２００が積層された構造を有する。

【0034】

第１半導体チップ１００は、第１支持基板１１０と、第１回路層１２０と、第１再配線層１３０とを有する。第１支持基板１１０は、例えば、シリコン基板であって、２００μｍ程度の厚みを有する。

【0035】

第１回路層１２０は、第１支持基板１１０上に形成されている。第１回路層１２０は、上述した、第１回路１２２が形成されている第１領域１２１、および、第２回路１２５が形成されている第２領域１２４を含む。第１回路層１２０は更に、銅等の導電材料で形成された第１ビア１２３および第２ビア１２７を含む。第１回路層１２０は、第１回路１２２や第１ビア１２３などの金属要素を除き、第１支持基板１１０上にシリコンなどの絶縁材料が堆積されることによって形成されており、５～５０μｍ程度の厚みを有する。なお、第１回路層１２０は、接着剤層を介して第１支持基板１１０に貼り合わされたものであってもよい。

【0036】

第１回路１２２および第２回路１２５は、それぞれ第１支持基板１１０上に形成されている。第１回路１２２は、例えば第１支持基板１１０の表面付近に形成されたＰＭＯＳおよびＮＭＯＳと、ＰＭＯＳおよびＮＭＯＳの間における第１支持基板１１０の表面に形成されたゲート電極とを含んでもよい。図２に示す例のように、第１回路１２２の一部は、第１支持基板１１０に含まれていてもよい。

【0037】

第１ビア１２３は、第１回路１２２上に形成されており、第１回路１２２を第１再配線層１３０に導通させる。第２ビア１２７は、第２回路１２５上に形成されており、第２回路１２５を第１再配線層１３０に導通させる。

【0038】

第１再配線層１３０は、第１回路層１２０上に形成されている。第１再配線層１３０は、銅等の導電材料で形成された、電極パッド１３１、電極パッド１３３および配線１３５を含む。第１再配線層１３０は、電極パッド１３１などの金属要素を除き、第１回路層１２０上にシリコンなどの絶縁材料が堆積されることによって形成されている。

【0039】

電極パッド１３１は、第１回路層１２０の第１ビア１２３上に形成されており、第１ビア１２３を介して第１回路１２２に導通している。電極パッド１３３は、第１回路層１２０の第２ビア１２７上に形成されており、第２ビア１２７を介して第２回路１２５に導通している。配線１３５は、電極パッド１３１および電極パッド１３３に接続され、第１回路層１２０の第２回路１２５を第１回路１２２に導通させる。

【0040】

第２半導体チップ２００は、第２支持基板２１０と、第２回路層２２０と、第２再配線層２３０と、上述の第１埋込部２４０および第１貫通ビア２５０とを有する。第２支持基板２１０は、第１半導体チップ１００の第１回路層１２０側に貼り合わされている。第２支持基板２１０は、第１支持基板１１０と同様に、例えばシリコン基板である。第２支持基板２１０は、第１半導体チップ１００に貼り合わされる前に薄化されることによって、第１支持基板１１０よりも薄くされていてもよく、例えば５μｍ程度の厚みを有してもよい。

【0041】

第２回路層２２０は、第２支持基板２１０における第１半導体チップ１００とは反対側の面上に形成されている。第２回路層２２０は、上述した、第３領域２２１、および、第２回路２２５が形成されている第４領域２２４を含む。第２回路層２２０は更に、銅等の導電材料で形成された第２ビア２２７を含む。第２回路層２２０は、第２回路２２５や第２ビア２２７などの金属要素を除き、第２支持基板２１０上にシリコンなどの絶縁材料が堆積されることによって形成されており、５～５０μｍ程度の厚みを有する。なお、第２回路層２２０は、接着剤層を介して第２支持基板２１０に貼り合わされたものであってもよい。

【0042】

図１および図２からも理解されるように、第２半導体チップ２００は、第１半導体チップ１００上に積層されており、且つ、第２半導体チップ２００が第３領域２２１に第１回路２２２を有しないことを除いて、第１半導体チップ１００と同一の構造を有してもよい。従って、第２半導体チップ２００における第２回路層２２０の第３領域２２１は、第１半導体チップ１００における第１回路層１２０の第１領域１２１の位置に対応しており、第２半導体チップ２００における第２回路層２２０の第４領域２２４は、第１半導体チップ１００における第１回路層１２０の第２領域１２４の位置に対応している。

【0043】

第２回路２２５は、第２支持基板２１０上に形成されている。第２ビア２２７は、第２回路２２５上に形成されており、第２回路２２５を第２再配線層２３０に導通させる。

【0044】

第２再配線層２３０は、第２回路層２２０上に形成されている。第２再配線層２３０は、銅等の導電材料で形成された、電極パッド２３１、電極パッド２３３および配線２３５を含む。第２再配線層２３０は、電極パッド２３１などの金属要素を除き、第２回路層２２０上にシリコンなどの絶縁材料が堆積されることによって形成されている。

【0045】

電極パッド２３１は、第１貫通ビア２５０上に形成されており、第１貫通ビア２５０等を介して第１半導体チップ１００の第１回路１２２に導通している。電極パッド２３３は、第２回路層２２０の第２ビア２２７上に形成されており、第２ビア２２７を介して第２回路２２５に導通している。配線２３５は、電極パッド２３１および電極パッド２３３に接続され、第２回路層２２０の第２回路２２５を第１貫通ビア２５０に導通させる。

【0046】

第１埋込部２４０は、第２回路層２２０の第３領域２２１を貫通し且つ第２支持基板２１０の内部まで延在している第１穴部２４１に埋め込まれている部分であって、例えば酸化シリコン等の絶縁材料で形成されている。図２に示すように、第１穴部２４１は、第２支持基板２１０を貫通しておらず、よって、第１埋込部２４０を形成する絶縁材料を第１穴部２４１に埋め込む際に、絶縁材料は第２支持基板２１０から漏出しない。第１埋込部２４０は、積層方向における断面の輪郭が丸くてもよく、例えば１００μｍ程度の直径を有してもよい。第１埋込部２４０はまた、積層方向に１０μｍ程度の深さを有してもよい。

【0047】

第１貫通ビア２５０は、第１埋込部２４０および第２支持基板２１０を貫通している。第１貫通ビア２５０は、第１再配線層１３０に形成されている電極パッド１３１上にランディングしている。すなわち、第１貫通ビア２５０は、第１回路層１２０の第１回路１２２に導通している。

【0048】

第１貫通ビア２５０は、第１埋込部２４０と同様に、積層方向における断面の輪郭が丸くてもよい。第１貫通ビア２５０の当該断面の直径は、１０μｍ程度であってもよい。第１貫通ビア２５０の積層方向における高さは、１０～１００μｍ程度であってもよい。第１貫通ビア２５０の当該高さは、上述したように第２支持基板２１０を第１支持基板１１０よりも薄くすることによって１０μｍ程度まで低くすることができ、これにより、第１貫通ビア２５０の寄生容量や寄生抵抗の影響による積層チップ１０の性能劣化を軽減することができる。なお、第１貫通ビア２５０は、第１ビア１２３、第２ビア１２７、第２ビア２２７などの各半導体チップ内部のビアよりも、積層方向における断面積や高さが大きくてもよい。

【0049】

なお、図２においては、図１の積層チップ１０の模式的な構成図における一部の構成のみを模式的に示し、他の構成の図示を省略している。例えば、第１半導体チップ１００の第１回路１２２のうちの第１回路１２２Ａは、第１ビア１２３および電極パッド１３１を介して積層チップ１０の外部の装置との間で信号を入出力する必要があり、外部の装置は、例えば積層チップ１０と共に他の回路基板上に実装される。この場合、第１半導体チップ１００の第１支持基板１１０が当該回路基板上に実装されるため、電極パッド１３１を含む第１再配線層１３０は、第１回路層１２０および第１支持基板１１０を貫通する他のＴＳＶと、第１支持基板１１０の下面に露出する当該ＴＳＶの端部に形成される他の電極パッドとを介して、外部の装置に導通されてもよい。

【0050】

図３から図１０は、第１実施形態による積層チップ１０の製造方法の一例を示す模式的な断面図である。積層チップ１０の製造方法の説明では、上述した、第２半導体チップ２００の前身である半導体チップのことも、単に第２半導体チップ２００と称する。

【0051】

積層チップ１０の製造方法は、図３に示すように、それぞれが予め定められた位置に少なくとも２種類の回路が形成されている、第１半導体チップ１００および第２半導体チップ２００を用意することを備える。より具体的には、積層チップ１０の製造方法は、第１支持基板１１０と、第１支持基板１１０上に形成されており、第１回路１２２が形成されている第１領域１２１および第２回路１２５が形成されている第２領域１２４を含む第１回路層１２０を有する第１半導体チップ１００を用意することを備える。積層チップ１０の製造方法はまた、第２支持基板２１０と、第２支持基板２１０上に形成されており、第１回路２２２が形成されている第３領域２２１および第２回路２２５が形成されている第４領域２２４を含む第２回路層２２０を有する第２半導体チップ２００を用意することを備える。

【0052】

積層チップ１０の製造方法は、図４から図６に示すように、第２半導体チップ２００において、第１穴部２４１を形成することによって、上述の少なくとも２種類の回路の一方を除去し、第１穴部２４１に埋め込まれる第１埋込部２４０を形成することを備える。より具体的には、積層チップ１０の製造方法は、第２半導体チップ２００において、第２回路層２２０の第１回路２２２を除去して、第２回路層２２０の第３領域２２１を貫通し且つ第２支持基板２１０の内部まで延在する第１穴部２４１を形成することと、第１穴部２４１に埋め込まれる第１埋込部２４０を形成することとを備える。

【0053】

第２回路層２２０の第１回路２２２は、図４に示す例のように、第１研磨機６０によって機械研磨されることで破壊除去されてもよい。第１研磨機６０の刃先は、第１穴部２４１と相補的な形状を有し、図４中に矢印で示すように、回転しながら第２半導体チップ２００の第２再配線層２３０側に押圧され、予め定められた深さまで第２半導体チップ２００を切削する。上述したように、第１回路２２２の一部は、第２支持基板２１０の表面付近に形成され得る。そのため、当該深さは、第２回路層２２０の第１回路２２２を完全に破壊除去し、且つ、第２支持基板２１０を貫通しないようにするのに、必要十分な深さであってもよい。当該深さは、第１埋込部２４０の積層方向の深さと同様、例えば１０μｍ程度である。なお、第２回路層２２０の第１回路２２２は、機械研磨に代えて、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング、ミリングなどによって破壊除去されてもよく、イオンによる逆スパッタリングによって破壊除去されてもよい。

【0054】

図６に示す第１埋込部２４０は、図５に示す第１穴部２４１の内部にガスを噴射して酸化シリコンなどの絶縁膜を堆積させ、ＣＭＰで平坦化することによって形成されてもよい。第１穴部２４１の内部に絶縁膜を形成する前に、第１穴部２４１の内部に残っているシリコンなどの残渣をエッチングして除去してもよい。

【0055】

積層チップ１０の製造方法は、図７に示すように、真空チャック等の手段を有する保持部７０によって、第２半導体チップ２００における第２回路層２２０側、すなわち第２再配線層２３０を保持した状態で、第２半導体チップ２００における第２支持基板２１０を下面側から第２研磨機８０によって薄化することを備えてもよい。第２支持基板２１０は、薄化される前は７００μｍ程度の厚みを有してもよい。第２支持基板２１０の厚みは、薄化されることによって５μｍ程度となってもよい。なお、第２研磨機８０は、例えば図７中に矢印で示すように、刃先を第２支持基板２１０の下面側に押し当てた状態で回転しながら、第２支持基板２１０の下面に沿って移動する。

【0056】

積層チップ１０の製造方法は、図８に示すように、第１半導体チップ１００および第２半導体チップ２００を貼り合わせることを備える。より具体的には、積層チップ１０の製造方法は、第１半導体チップ１００の第１回路層１２０側、すなわち第１再配線層１３０に、第２半導体チップ２００の第２支持基板２１０を貼り合わせることを備える。第２半導体チップ２００は、図７に示す保持部７０によって、第２回路層２２０側、すなわち第２再配線層２３０を保持された状態で、第１半導体チップ１００に貼り合わされてもよい。

【0057】

積層チップ１０の製造方法は、図９に示すように、第２半導体チップ２００において、第１埋込部２４０および第２支持基板２１０を貫通し且つ第１半導体チップ１００の第１再配線層１３０における電極パッド１３１上まで到達するスルーホール２４２を形成することを備えてもよい。積層チップ１０の製造方法はまた、図９に示すように、第２半導体チップ２００において、第１埋込部２４０における、第１貫通ビア２５０が形成される位置から、第２回路２２５の直上、すなわち電極パッド２３３まで延びる溝２４３を形成することを備えてもよい。換言すると、積層チップ１０の製造方法は、スルーホール２４２の第２再配線層２３０側の端部から電極パッド２３３まで第２再配線層２３０上を延伸する溝２４３を形成することを備えてもよい。スルーホール２４２および溝２４３は、例えばマスクパターンを用いたエッチングによって形成されてもよい。

【0058】

積層チップ１０の製造方法は、図１０に示すように、第１埋込部２４０を貫通する第１貫通ビア２５０を形成し、第１貫通ビア２５０を介して、第２半導体チップ２００における残りの回路を、第１半導体チップ１００における上述の少なくとも２種類の回路のうちの少なくとも一方の回路に導通させることを備える。当該少なくとも一方の回路は、第２半導体チップ２００における除去された回路の位置に対応する回路である。

【0059】

より具体的には、積層チップ１０の製造方法は、第２半導体チップ２００において、第１埋込部２４０および第２支持基板２１０を貫通する第１貫通ビア２５０を形成し、第１貫通ビア２５０を介して、第２半導体チップ２００における第２回路２２５を、第１半導体チップ１００における第１回路１２２に導通させることを備える。第１回路１２２は、第２半導体チップ２００における除去された第１回路２２２の位置に対応する回路である。

【0060】

第１貫通ビア２５０は、例えばスパッタリングによりスルーホール２４２内壁をシードメッキしてから、銅等の電解メッキでスルーホール２４２内部を充填することによって形成されてもよい。第１貫通ビア２５０の第２再配線層２３０側の端部は、図１０に示すように、第２再配線層２３０の表面に付着し得る電解メッキの余剰分を、第２再配線層２３０の表面と共に、第３研磨機９０によるＣＭＰで除去することによって、平坦化されてもよい。第１貫通ビア２５０は、第１半導体チップ１００の第１再配線層１３０における電極パッド１３１上まで到達するスルーホール２４２内部に形成されることで、電極パッド１３１上にランディングする。なお、第３研磨機９０は、例えば図１０中に矢印で示すように、刃先を第２再配線層２３０の表面に押し当てた状態で回転しながら、第２再配線層２３０の表面に沿って移動する。

【0061】

上述した、第２回路２２５を第１回路１２２に導通させることは、第１貫通ビア２５０と共に、溝２４３に埋め込まれる追加の配線２３５を形成し、追加の配線２３５を介して、第２半導体チップ２００における第２回路２２５を第１貫通ビア２５０に導通させることを含んでもよい。追加の配線２３５および第１貫通ビア２５０は、ダマシン法によって一緒に形成されてもよい。

【0062】

以上で説明した第１実施形態による積層チップ１０によれば、第１半導体チップ１００と、第１半導体チップ１００に貼り合わされた第２半導体チップ２００とを備え、第２半導体チップ２００における使用されない回路、例えば第１半導体チップ１００に特有の回路と対応する回路が破壊除去された領域に、第１貫通ビア２５０が形成されている。このように、第２半導体チップ２００における不要な回路領域を、ＴＳＶ用の領域として活用することができる。

【0063】

図１１は、第２実施形態による積層チップ２０の模式的な断面図である。積層チップ２０は、第１実施形態による積層チップ１０と異なる点として、第１半導体チップ１０２の第１回路層１２０が第１領域１２１および第２領域１２４以外の追加領域１２８を含み、同様に、第２半導体チップ２０２の第２回路層２２０が第３領域２２１および第４領域２２４以外の追加領域２２８を含む。積層チップ２０における他の構成は、第１実施形態による積層チップ１０と同様であるため、積層チップ１０の各構成と同様の参照番号を付し、重複する説明を省略する。なお、以降の他の実施形態においても同様に省略する。

【0064】

第１半導体チップ１０２の第１再配線層１３０には、第１回路層１２０における追加領域１２８に対応する位置に、電極パッド１３１が形成されている。第２半導体チップ２０２は、第２回路層２２０の追加領域２２８および第２支持基板２１０を貫通し、第１半導体チップ１００の第１再配線層１３０に形成されている当該電極パッド１３１を介して、第１回路層１２０の第１回路１２２に導通している追加貫通ビア２６０を有する。第２半導体チップ２０２は、このような追加貫通ビア２６０を１つまたは複数有してもよい。第２半導体チップ２０２の第２再配線層２３０には、１つまたは複数の追加貫通ビア２６０のそれぞれの端部に接続された電極パッド２３１が形成されており、各電極パッド２３１は配線２３５および第２ビア２２７を介して第２回路２２５に導通している。従って、積層チップ２０は、第２半導体チップ２０２の第２回路２２５を、第１貫通ビア２５０だけでなく、１つまたは複数の追加貫通ビア２６０を介して、第１半導体チップ１０２の第１回路１２２に導通させている。

【0065】

このような構成を備える第２実施形態による積層チップ２０によれば、第１実施形態による積層チップ１０と同様の効果を奏する。第２実施形態による積層チップ２０によればまた、第１半導体チップ１０２の第１回路１２２が、第２半導体チップ２０２の第２回路１２５から信号を読み出す際の並列性を高めることができ、データバスの幅を広げることができる。

【0066】

図１２は、第３実施形態による積層チップ３０の模式的な断面図である。積層チップ３０は、第１実施形態による積層チップ１０と異なる点として、第２半導体チップ２０３に貼り合わされた第３半導体チップ３００を更に備え、第２半導体チップ２０３は、第３半導体チップ３０４の第２回路３２５を第１半導体チップ１００の第１回路１２２に導通させるための第３貫通ビア２５５を更に有する。

【0067】

第３半導体チップ３００は、第２半導体チップ２０３と同様に、スレーブメモリダイである。第３半導体チップ３００は、第１実施形態による積層チップ１０の第２半導体チップ２００と対応する構成を備えるため、以下では、重複する詳細な説明を省略する。

【0068】

第３半導体チップ３００は、第３支持基板３１０と、第３回路層３２０と、第３再配線層３３０と、第２埋込部３４０と、第２貫通ビア３５０とを有する。第３支持基板３１０は、第２半導体チップ２０３の第２回路層２２０側に貼り合わされる。第３回路層３２０は、第３支持基板３１０における第２半導体チップ２０３とは反対側の面上に形成されている。第３回路層３２０は、第１半導体チップ１００における第１回路層１２０の第１領域１２１の位置に対応する第５領域３２１、および、第１回路層１２０の第２領域１２４の位置に対応し、第２回路３２５が形成されている第６領域３２４を含む。

【0069】

第３再配線層３３０は、電極パッド３３１、電極パッド３３３および配線３３５を含む。電極パッド３３３は、第３回路層３２０の第６領域３２４において、第２ビア３２７を介して第２回路３２５に接続されている。配線３３５は、第２ビア３２７、電極パッド３３１および電極パッド３３３を介して、第３回路層３２０の第２回路３２５を第２貫通ビア３５０に導通させる。

【0070】

第２埋込部３４０は、第３回路層３２０の第５領域３２１を貫通し且つ第３支持基板３１０の内部まで延在する第２穴部３４１に埋め込まれている。第２貫通ビア３５０は、第２埋込部３４０および第３支持基板３１０を貫通している。第２貫通ビア３５０は、第２半導体チップ２０３における第２再配線層２３０の電極パッド２３１上にランディングしている。

【0071】

第２半導体チップ２０３の第３貫通ビア２５５は、第１貫通ビア２５０と同様に、第２回路層２２０および第２支持基板２１０を貫通し、第１半導体チップ１００の第１回路層１２０の第１回路１２２に導通している。第３貫通ビア２５５は、第１半導体チップ１００における第１再配線層１３０の電極パッド１３１上にランディングしている。第３貫通ビア２５５は、第３半導体チップ３００の第２貫通ビア３５０の位置に対応する位置に形成されており、第２貫通ビア３５０にも導通している。

【0072】

このような構成を備える第３実施形態による積層チップ３０によれば、第１実施形態による積層チップ１０と同様の効果を奏する。なお、第３実施形態による積層チップ３０のように、マスターメモリダイに対して２層以上のスレーブメモリダイを積層する場合には、マスターメモリダイから各スレーブメモリダイに対して別個のＴＳＶを延伸させて形成する。ただし、マスターメモリダイから各スレーブメモリダイに対して延伸させるＴＳＶが、各スレーブメモリダイのデータバスに接続される場合には、ＴＳＶを２層以上のスレーブメモリダイで共通としてもよい。

【0073】

図１３は、第４実施形態による積層チップ４０の模式的な断面図である。積層チップ４０は、第１実施形態による積層チップ１０と異なる点として、第２半導体チップ２０４に貼り合わされた第３半導体チップ３０４を更に備え、第１半導体チップ１０４には２つの第１回路１２２が形成されており、第２半導体チップ２０４にも１つの第１回路２２２が形成されている。第４実施形態による積層チップ４０においては、第１半導体チップ１０４、第２半導体チップ２０４および第３半導体チップ３０４の全てが、マスターメモリダイであり、積層チップ４０の外部との間で信号を入出力する。ただし、最下層である第１半導体チップ１０４を除いて、第２半導体チップ２０４および第３半導体チップ３０４のそれぞれに元々形成されていた２つの第１回路２２２、３６２の一方は、破壊除去され、ＴＳＶ用に利用されている。

【0074】

第１半導体チップ１０４の第１回路層１２０は、第１領域１２１および第２領域１２４以外に、第１回路１２２が形成されている第７領域１２９を含む。第７領域１２９における第１回路１２２は、第１領域１２１における第１回路１２２と同様に構成されており、重複する説明は省略する。

【0075】

第２半導体チップ２０４の第２回路層２２０は、第３領域２２１および第４領域２２４以外に、第１回路層１２０の第７領域１２９の位置に対応し且つ第１回路２２２が形成されている第８領域２２９を含む。第８領域２２９における第１回路２２２は、第２回路層２２０の第１ビア２２３を介して第２再配線層２３０の電極パッド２３１および配線２３５に接続され、これにより、第４領域２２４の第２回路２２５に導通している。

【0076】

第３半導体チップ３０４は、第３支持基板３１０と、第３回路層３６０と、第３再配線層３７０と、第３埋込部３８０と、第４貫通ビア３９０とを有する。第３半導体チップ３０４は、第１実施形態による積層チップ１０の第２半導体チップ２００と同様の構成を少なくとも部分的に備えるため、以下では、重複する詳細な説明を省略する。

【0077】

第３支持基板３１０は、第２半導体チップ２０４の第２回路層２２０側に貼り合わされる。第３回路層３６０は、第９領域３６１、第１０領域３６４および第１１領域３６９を含む。第９領域３６１は、第１半導体チップ１０４における第１回路層１２０の第１領域１２１の位置に対応し、第１回路３６２が形成されている。第１０領域３６４は、第１半導体チップ１０４における第１回路層１２０の第２領域１２４の位置に対応し、第２回路３６５が形成されている。第１１領域３６９は、第１半導体チップ１０４における第１回路層１２０の第７領域１２９の位置に対応する。

【0078】

第３再配線層３７０は、電極パッド３７１、電極パッド３７３および配線３７５を含む。電極パッド３７３は、第３回路層３６０の第１０領域３６４において、第２ビア３６７を介して第２回路３６５に接続されている。電極パッド３７３はまた、第３回路層３６０の第９領域３６１において、第１ビア３６３を介して第１回路３６２に接続されている。電極パッド３７１は、第３回路層３６０の第１１領域３６９において、第４貫通ビア３９０に接続されている。配線３７５は、電極パッド３７１および電極パッド３７３を介して、第３回路層３２０の第２回路３６５を第４貫通ビア３９０および第１回路３６２のそれぞれに導通させる。

【0079】

第３埋込部３８０は、第３回路層３２０の第１１領域３６９を貫通し且つ第３支持基板３１０の内部まで延在する第３穴部３８１に埋め込まれている。第４貫通ビア３９０は、第３埋込部３８０および第３支持基板３１０を貫通し、第２半導体チップ２０４の第２回路層２２０の第１回路２２２に導通している。第４貫通ビア３９０は、第２半導体チップ２０４における第２再配線層２３０の電極パッド２３１上にランディングしている。

【0080】

このような構成を備える第４実施形態による積層チップ４０によれば、第１実施形態による積層チップ１０と同様の効果を奏する。第４実施形態による積層チップ４０は、例えば、第２半導体チップ２０４および第３半導体チップ３０４の第１回路２２２、３６２を第１半導体チップ１０４の２つの第１回路１２２と共に使用して、積層チップ４０全体で一組み合わせのマスターメモリダイとして機能させることで、単体の半導体チップと比べてバス幅を増やす場合に利用されてもよい。この場合に、積層チップ４０は、第２半導体チップ２０４および第３半導体チップ３０４のそれぞれに元々形成されていた２つの第１回路２２２、３６２のうち、使用しない第１回路２２２、３６２を破壊除去して、ＴＳＶ用に利用している。

【0081】

以上で説明した複数の実施形態のうち、第１実施形態から第３実施形態の積層チップでは、最下層にマスターメモリダイを積層させる構成として説明した。これに代えて、積層チップでは、最上層にマスターメモリダイを積層させてもよい。この場合の積層チップでは、マスターメモリダイの下に少なくとも２つのスレーブメモリダイを備え、マスターメモリダイの直下のスレーブメモリダイを上述の第２半導体チップとし、当該スレーブメモリダイの直下のスレーブメモリダイを上述の第１半導体チップと見做してもよい。最上層のマスターメモリダイには、マスターメモリダイの制御回路である第１回路と、少なくとも直下のスレーブメモリダイのメモリ回路である第２回路とを導通させるためのＴＳＶを形成する。

【0082】

以上で説明した複数の実施形態において、積層チップは、積層型のダイナミックメモリとして説明したが、これに限られず、例えばＭＰＵ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などであってもよい。

【0083】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0084】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

【符号の説明】

【0085】

１０ 積層チップ
１００ 第１半導体チップ
１１０ 第１支持基板
１２０ 第１回路層
１２１ 第１領域
１２２、１２２Ａ、１２２Ｂ、１２２Ｃ 第１回路
１２３ 第１ビア
１２４ 第２領域
１２５ 第２回路
１２６ データパス
１２７ 第２ビア
１３０ 第１再配線層
１３１、１３３ 電極パッド
１３５ 配線
２００ 第２半導体チップ
２１０ 第２支持基板
２２０ 第２回路層
２２１ 第３領域
２２２Ａ、２２２Ｂ、２２２Ｃ 第１回路
２２３ 第１ビア
２２４ 第４領域
２２５ 第２回路
２２６ データパス
２２７ 第２ビア
２３０ 第２再配線層
２３１、２３３ 電極パッド
２３５ 配線
２４０ 第１埋込部
２４１ 第１穴部
２４２ スルーホール
２４３ 溝
２５０ 第１貫通ビア
６０ 第１研磨機
７０ 保持部
８０ 第２研磨機
９０ 第３研磨機
２０ 積層チップ
１０２第１半導体チップ
１２８ 追加領域
２０２ 第２半導体チップ
２２８ 追加領域
２６０ 追加貫通ビア
３０ 積層チップ
２０３ 第２半導体チップ
２５５ 第３貫通ビア
３００ 第３半導体チップ
３１０ 第３支持基板
３２０ 第３回路層
３２１ 第５領域
３２４ 第６領域
３２５ 第２回路
３２７ 第２ビア
３３０ 第３再配線層
３３１、３３３ 電極パッド
３３５ 配線
３４０ 第２埋込部
３４１ 第２穴部
３５０ 第２貫通ビア
４０ 積層チップ
１０４ 第１半導体チップ
１２９ 第７領域
２０４ 第２半導体チップ
２２９ 第８領域
３０４ 第３半導体チップ
３６０ 第３回路層
３６１ 第９領域
３６２ 第１回路
３６３ 第１ビア
３６４ 第１０領域
３６５ 第２回路
３６７ 第２ビア
３６９ 第１１領域
３７０ 第３再配線層
３７１、３７３ 電極パッド
３７５ 配線
３８０ 第３埋込部
３８１ 第３穴部
３９０ 第４貫通ビア

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】