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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024062910
(43)【公開日】2024-05-10
(54)【発明の名称】３Ｄメモリデバイス及びシール構造を形成する方法
(51)【国際特許分類】
H10B 43/40 20230101AFI20240501BHJP
H10B 43/27 20230101ALI20240501BHJP
H01L 21/336 20060101ALI20240501BHJP
H01L 21/822 20060101ALI20240501BHJP
【ＦＩ】
H10B43/40
H10B43/27
H01L29/78 371
H01L27/04 H
【審査請求】有
【請求項の数】17
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023004956
(22)【出願日】2023-01-17
(31)【優先権主張番号】17/972,953
(32)【優先日】2022-10-25
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】100107423
【弁理士】
【氏名又は名称】城村 邦彦
(74)【代理人】
【識別番号】100120949
【弁理士】
【氏名又は名称】熊野 剛
(74)【代理人】
【識別番号】100093997
【弁理士】
【氏名又は名称】田中 秀佳
(72)【発明者】
【氏名】李 承宥
(72)【発明者】
【氏名】葉 騰豪
【テーマコード（参考）】
5F038
5F083
5F101
【Ｆターム（参考）】
5F038BH01
5F038BH20
5F038CA05
5F038CA16
5F038CA18
5F038CD10
5F038DF05
5F038EZ01
5F038EZ02
5F038EZ14
5F038EZ15
5F038EZ20
5F083EP18
5F083EP22
5F083EP76
5F083ER22
5F083GA10
5F083GA27
5F083HA02
5F083HA06
5F083JA04
5F083JA19
5F083JA35
5F083JA36
5F083JA39
5F083KA01
5F083LA21
5F083LA25
5F083MA06
5F083MA15
5F083PR43
5F083PR44
5F083PR53
5F083PR54
5F083ZA28
5F101BA45
5F101BB02
5F101BD16
5F101BD30
5F101BD34
5F101BE17
5F101BH21
(57)【要約】 （修正有）
【課題】３Ｄ ＡＮＤフラッシュメモリなどの３Ｄメモリデバイス及びシール構造を形成する方法を提供する。
【解決手段】３Ｄメモリデバイス１０は、チップアレイＣＡを含むチップ領域Ｒ１と、シール構造１２０を含むシール領域Ｒ２と、を備える。シール構造は、基板１００上に配置され、チップアレイを取り囲んでいる環状スタック構造並びに環状スタック構造を貫通しており、第１、第２のダミー・チャネル・ピラー群ＧＲ１、ＧＲ２を含むダミー・チャネル・ピラー・アレイ１２４を備える。第１、第２のダミー・チャネル・ピラー群は、チップアレイを取り囲むように第１の方向Ｄ１と、第１の方向と交差する第２の方向Ｄ２とに配置された第１、第２のダミー・チャネル・ピラーＶＡ１、ＶＡ２を含む。第１のダミー・チャネル・ピラーと第２のダミー・チャネル・ピラーとは、第１の方向と第２の方向とに互い違いにずらして配置されている。
【選択図】図１
【解決手段】３Ｄメモリデバイス１０は、チップアレイＣＡを含むチップ領域Ｒ１と、シール構造１２０を含むシール領域Ｒ２と、を備える。シール構造は、基板１００上に配置され、チップアレイを取り囲んでいる環状スタック構造並びに環状スタック構造を貫通しており、第１、第２のダミー・チャネル・ピラー群ＧＲ１、ＧＲ２を含むダミー・チャネル・ピラー・アレイ１２４を備える。第１、第２のダミー・チャネル・ピラー群は、チップアレイを取り囲むように第１の方向Ｄ１と、第１の方向と交差する第２の方向Ｄ２とに配置された第１、第２のダミー・チャネル・ピラーＶＡ１、ＶＡ２を含む。第１のダミー・チャネル・ピラーと第２のダミー・チャネル・ピラーとは、第１の方向と第２の方向とに互い違いにずらして配置されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
チップ領域と、前記チップ領域を取り囲むシール領域とを備える三次元（３Ｄ）メモリデバイスであって、前記チップ領域はチップアレイを含み、前記シール領域はシール構造を含み、当該シール構造は、
基板上に配置されており、前記チップアレイを取り囲んでいる環状スタック構造、並びに
前記環状スタック構造を貫通しているダミー・チャネル・ピラー・アレイであって、
前記チップアレイを取り囲むように第１の方向と、当該第１の方向と交差する第２の方向とに配置された、第１のダミー・チャネル・ピラーを含む第１のダミー・チャネル・ピラー群、及び
当該第１のダミー・チャネル・ピラー群を取り囲んでおり、前記チップアレイを取り囲むように前記第１の方向及び前記第２の方向に配置された、第２のダミー・チャネル・ピラーを含む第２のダミー・チャネル・ピラー群を備え、
前記第１のダミー・チャネル・ピラーと前記第２のダミー・チャネル・ピラーとは、前記第１の方向と前記第２の方向とに互い違いにずらして配置されている、ダミー・チャネル・ピラー・アレイ、
を含む、３Ｄメモリデバイス。
基板上に配置されており、前記チップアレイを取り囲んでいる環状スタック構造、並びに
前記環状スタック構造を貫通しているダミー・チャネル・ピラー・アレイであって、
前記チップアレイを取り囲むように第１の方向と、当該第１の方向と交差する第２の方向とに配置された、第１のダミー・チャネル・ピラーを含む第１のダミー・チャネル・ピラー群、及び
当該第１のダミー・チャネル・ピラー群を取り囲んでおり、前記チップアレイを取り囲むように前記第１の方向及び前記第２の方向に配置された、第２のダミー・チャネル・ピラーを含む第２のダミー・チャネル・ピラー群を備え、
前記第１のダミー・チャネル・ピラーと前記第２のダミー・チャネル・ピラーとは、前記第１の方向と前記第２の方向とに互い違いにずらして配置されている、ダミー・チャネル・ピラー・アレイ、
を含む、３Ｄメモリデバイス。
【請求項2】
前記第１のダミー・チャネル・ピラーが、前記第１の方向及び前記第２の方向から見て、隣接する２つの前記第２のダミー・チャネル・ピラー同士の間に配置されている、請求項１に記載の３Ｄメモリデバイス。
【請求項3】
前記隣接する２つの第２のダミー・チャネル・ピラーが、前記第１の方向に第１の距離だけ互いから離隔しており、前記第１のダミー・チャネル・ピラーが、前記第１の方向に前記第１の距離だけ前記第２のダミー・チャネル・ピラーからオフセットされ、
前記隣接する２つの第２のダミー・チャネル・ピラーが、前記第２の方向に第２の距離だけ互いから離隔しており、前記第１のダミー・チャネル・ピラーが、前記第２の方向に前記第２の距離だけ前記第２のダミー・チャネル・ピラーからオフセットされている、請求項２に記載の３Ｄメモリデバイス。
前記隣接する２つの第２のダミー・チャネル・ピラーが、前記第２の方向に第２の距離だけ互いから離隔しており、前記第１のダミー・チャネル・ピラーが、前記第２の方向に前記第２の距離だけ前記第２のダミー・チャネル・ピラーからオフセットされている、請求項２に記載の３Ｄメモリデバイス。
【請求項4】
前記第１のダミー・チャネル・ピラーが、前記第１の方向及び前記第２の方向から見て、前記第２のダミー・チャネル・ピラーとは重なっていない、請求項１に記載の３Ｄメモリデバイス。
【請求項5】
前記環状スタック構造が、
互いから電気的に絶縁されたダミーゲート層を含むダミー・ゲート・スタック構造と、交互に積層し合って配置された第１の絶縁層及び第２の絶縁層をそれぞれ含む、第１のスタック構造及び第２のスタック構造と、を含み、
前記ダミー・ゲート・スタック構造が、前記第１のスタック構造と前記第２のスタック構造との間にある、請求項１に記載の３Ｄメモリデバイス。
互いから電気的に絶縁されたダミーゲート層を含むダミー・ゲート・スタック構造と、交互に積層し合って配置された第１の絶縁層及び第２の絶縁層をそれぞれ含む、第１のスタック構造及び第２のスタック構造と、を含み、
前記ダミー・ゲート・スタック構造が、前記第１のスタック構造と前記第２のスタック構造との間にある、請求項１に記載の３Ｄメモリデバイス。
【請求項6】
前記ダミー・ゲート・スタック構造が、前記基板上に配置され、前記ダミー・ゲート・スタック構造を貫通している絶縁構造を含む、請求項５に記載の３Ｄメモリデバイス。
【請求項7】
前記第１のダミー・チャネル・ピラー及び前記第２のダミー・チャネル・ピラーの各々が、環状チャネルピラー、及び当該環状チャネルピラー内の導電性ピラーを含み、当該導電性ピラーが前記基板内まで延在して、前記基板の導電層に電気的に接続されている、請求項１に記載の３Ｄメモリデバイス。
【請求項8】
前記環状スタック構造上に配置された上部導電層と、
前記上部導電層と前記環状スタック構造との間に配置され、前記導電性ピラーを対応する前記上部導電層にそれぞれ電気的に接続しているビアと、をさらに備える、請求項７に記載の３Ｄメモリデバイス。
前記上部導電層と前記環状スタック構造との間に配置され、前記導電性ピラーを対応する前記上部導電層にそれぞれ電気的に接続しているビアと、をさらに備える、請求項７に記載の３Ｄメモリデバイス。
【請求項9】
基板上にチップアレイを取り囲む環状スタック構造を形成すること、及び、
前記環状スタック構造を貫通するダミー・チャネル・ピラー・アレイを形成することを含み、当該ダミー・チャネル・ピラー・アレイは、
前記チップアレイを取り囲むように第１の方向と、当該第１の方向と交差する第２の方向とに配置された、第１のダミー・チャネル・ピラーを含む第１のダミー・チャネル・ピラー群、及び
当該第１のダミー・チャネル・ピラー群を取り囲んでおり、前記チップアレイを取り囲むように前記第１の方向及び前記第２の方向に配置された、第２のダミー・チャネル・ピラーを含む第２のダミー・チャネル・ピラー群を含み、
前記第１のダミー・チャネル・ピラーと前記第２のダミー・チャネル・ピラーとは、前記第１の方向と前記第２の方向とに互い違いにずらして配置されている、
シール構造を形成する方法。
前記環状スタック構造を貫通するダミー・チャネル・ピラー・アレイを形成することを含み、当該ダミー・チャネル・ピラー・アレイは、
前記チップアレイを取り囲むように第１の方向と、当該第１の方向と交差する第２の方向とに配置された、第１のダミー・チャネル・ピラーを含む第１のダミー・チャネル・ピラー群、及び
当該第１のダミー・チャネル・ピラー群を取り囲んでおり、前記チップアレイを取り囲むように前記第１の方向及び前記第２の方向に配置された、第２のダミー・チャネル・ピラーを含む第２のダミー・チャネル・ピラー群を含み、
前記第１のダミー・チャネル・ピラーと前記第２のダミー・チャネル・ピラーとは、前記第１の方向と前記第２の方向とに互い違いにずらして配置されている、
シール構造を形成する方法。
【請求項10】
前記第１のダミー・チャネル・ピラーが、前記第１の方向及び前記第２の方向から見て、隣接する２つの前記第２のダミー・チャネル・ピラー同士の間に形成される、請求項９に記載の方法。
【請求項11】
前記隣接する２つの第２のダミー・チャネル・ピラーが、前記第１の方向に第１の距離だけ互いから離隔しており、前記第１のダミー・チャネル・ピラーが、前記第１の方向に前記第１の距離だけ前記第２のダミー・チャネル・ピラーからオフセットされ、
前記隣接する２つの第２のダミー・チャネル・ピラーが、前記第２の方向に第２の距離だけ互いから離隔しており、前記第１のダミー・チャネル・ピラーが、前記第２の方向に前記第２の距離だけ前記第２のダミー・チャネル・ピラーからオフセットされている、請求項１０に記載の方法。
前記隣接する２つの第２のダミー・チャネル・ピラーが、前記第２の方向に第２の距離だけ互いから離隔しており、前記第１のダミー・チャネル・ピラーが、前記第２の方向に前記第２の距離だけ前記第２のダミー・チャネル・ピラーからオフセットされている、請求項１０に記載の方法。
【請求項12】
前記第１のダミー・チャネル・ピラーが、前記第１の方向及び前記第２の方向から見て、前記第２のダミー・チャネル・ピラーとは重なっていない、請求項９に記載の方法。
【請求項13】
前記環状スタック構造が、
互いから電気的に絶縁されたダミーゲート層を含むダミー・ゲート・スタック構造、及び、
交互に積層し合って配置された第１の絶縁層及び第２の絶縁層をそれぞれ含む、第１のスタック構造及び第２のスタック構造と、を含み、
前記ダミー・ゲート・スタック構造が、前記第１のスタック構造と前記第２のスタック構造との間にある、請求項９に記載の方法。
互いから電気的に絶縁されたダミーゲート層を含むダミー・ゲート・スタック構造、及び、
交互に積層し合って配置された第１の絶縁層及び第２の絶縁層をそれぞれ含む、第１のスタック構造及び第２のスタック構造と、を含み、
前記ダミー・ゲート・スタック構造が、前記第１のスタック構造と前記第２のスタック構造との間にある、請求項９に記載の方法。
【請求項14】
前記ダミー・ゲート・スタック構造、前記第１のスタック構造、及び前記第２のスタック構造を形成するステップが、
前記環状スタック構造にパターニングプロセスを実行して、前記環状スタック構造を貫通するトレンチを形成することであって、当該トレンチによって、前記環状スタック構造内で交互に積層し合って配置された前記第１の絶縁層及び犠牲層の側壁が露出する、トレンチを形成することと、
前記トレンチを通して前記犠牲層の一部を除去することにより、前記隣接する２つの第１の絶縁層同士の層間に水平開口部を形成することと、及び、
前記水平開口部内に前記ダミーゲート層を形成して、前記ダミー・ゲート・スタック構造、前記第１のスタック構造、及び前記第２のスタック構造を形成することと、を含み、
前記犠牲層のうちで除去されていない他の部分が、前記第２の絶縁層を形成する、請求項１３に記載の方法。
前記環状スタック構造にパターニングプロセスを実行して、前記環状スタック構造を貫通するトレンチを形成することであって、当該トレンチによって、前記環状スタック構造内で交互に積層し合って配置された前記第１の絶縁層及び犠牲層の側壁が露出する、トレンチを形成することと、
前記トレンチを通して前記犠牲層の一部を除去することにより、前記隣接する２つの第１の絶縁層同士の層間に水平開口部を形成することと、及び、
前記水平開口部内に前記ダミーゲート層を形成して、前記ダミー・ゲート・スタック構造、前記第１のスタック構造、及び前記第２のスタック構造を形成することと、を含み、
前記犠牲層のうちで除去されていない他の部分が、前記第２の絶縁層を形成する、請求項１３に記載の方法。
【請求項15】
前記トレンチ内に絶縁材料を充填して、絶縁構造を形成することをさらに含む、請求項１４に記載の方法。
【請求項16】
前記第１のダミー・チャネル・ピラー及び前記第２のダミー・チャネル・ピラーの各々が、環状チャネルピラー、及び当該環状チャネルピラー内の導電性ピラーを含み、当該導電性ピラーが前記基板内まで延在して、前記基板の導電層に電気的に接続されている、請求項９に記載の方法。
【請求項17】
前記環状スタック構造上に上部導電層を形成することと、及び、
前記上部導電層と前記環状スタック構造との間にビアを形成することと、をさらに含み、
前記ビアがそれぞれ、前記導電性ピラーを対応する前記上部導電層に電気的に接続するように構成されている、請求項１６に記載の方法。
前記上部導電層と前記環状スタック構造との間にビアを形成することと、をさらに含み、
前記ビアがそれぞれ、前記導電性ピラーを対応する前記上部導電層に電気的に接続するように構成されている、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイスに関し、とりわけ三次元（３Ｄ）メモリデバイス及びシール構造を形成する方法に関する。
【背景技術】
【0002】
不揮発性メモリは、記憶されたデータが電源オフ後に消失しないという利点を有するため、パーソナルコンピュータや他の電子機器に広く使用されている。一般に、当業界で現在使用されている３Ｄメモリは、ＮＯＲ型メモリ及びＮＡＮＤ型メモリを含む。さらに、別の型の３ＤメモリにはＡＮＤ型メモリがあり、このＡＮＤ型メモリは、高集積化され、かつ面積利用効率が高い多次元メモリアレイに適用され得、また動作速度が高速であるという利点を有する。このため、現在では３Ｄメモリの開発が徐々に時代の趨勢になりつつある。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明は、環状スタック構造を貫通しているダミー・チャネル・ピラー・アレイをシール構造が備える形態の、３Ｄメモリデバイスを提供する。ダミー・チャネル・ピラー・アレイは、第１の方向と第２の方向とに互い違いにずらして配置された、第１のダミー・チャネル・ピラー及び第２のダミー・チャネル・ピラーを含むように設計されており、その結果、外部水分及び外部応力が、チップ領域Ｒ１内のチップアレイＣＡに影響を及ぼすのが防止され得る。
【課題を解決するための手段】
【0004】
本発明は、第１のダミー・チャネル・ピラー及び第２のダミー・チャネル・ピラーを形成するプロセスを、チップ領域内にチャネルピラーを形成するプロセスに統合することができ、その結果、プロセスステップが簡略化され得るため、製造コストが削減され得る、シール構造を形成する方法を提供する。
【0005】
本発明の一実施形態は、チップ領域と、チップ領域を取り囲むシール領域とを備える３Ｄメモリデバイスを提供する。チップ領域はチップアレイを含み、シール領域はシール構造を含む。シール構造は、環状スタック構造及びダミー・チャネル・ピラー・アレイを備える。環状スタック構造は基板上に配置されており、チップアレイを取り囲んでいる。ダミー・チャネル・ピラー・アレイは環状スタック構造を貫通しており、第１のダミー・チャネル・ピラー群及び第２のダミー・チャネル・ピラー群を含む。第１のダミー・チャネル・ピラー群は、チップアレイを取り囲むように第１の方向と、第１の方向と交差する第２の方向とに配置された、第１のダミー・チャネル・ピラーを含む。第２のダミー・チャネル・ピラー群は第１のダミー・チャネル・ピラー群を取り囲んでおり、チップアレイを取り囲むように第１の方向及び第２の方向に配置された、第２のダミー・チャネル・ピラーを含む。第１のダミー・チャネル・ピラーと第２のダミー・チャネル・ピラーとは、第１の方向と第２の方向とに互い違いにずらして配置されている。
【0006】
本発明の一実施形態では、第１のダミー・チャネル・ピラーは、第１の方向及び第２の方向から見て、隣接する２つの第２のダミー・チャネル・ピラー同士の間に配置されている。
【0007】
本発明の一実施形態では、隣接する２つの第２のダミー・チャネル・ピラーは、第１の方向に第１の距離だけ互いから離隔しており、第１のダミー・チャネル・ピラーは、第１の方向に第１の距離だけ第２のダミー・チャネル・ピラーからオフセットされている一方、隣接する２つの第２のダミー・チャネル・ピラーは、第２の方向に第２の距離だけ互いから離隔しており、第１のダミー・チャネル・ピラーは、第２の方向に第２の距離だけ第２のダミー・チャネル・ピラーからオフセットされている。
【0008】
本発明の一実施形態では、第１のダミー・チャネル・ピラーは、第１の方向及び第２の方向から見て、第２のダミー・チャネル・ピラーとは重なっていない。
【0009】
本発明の一実施形態では、環状スタック構造は、ダミー・ゲート・スタック構造、第１のスタック構造、及び第２のスタック構造を含む。ダミー・ゲート・スタック構造は、互いから電気的に絶縁されたダミーゲート層を含む。第１のスタック構造及び第２のスタック構造の各々は、交互に積層し合って配置された第１の絶縁層及び第２の絶縁層を含む。ダミー・ゲート・スタック構造は、第１のスタック構造と第２のスタック構造との間にある。
【0010】
本発明の一実施形態では、ダミー・ゲート・スタック構造は、基板上に配置され、ダミー・ゲート・スタック構造を貫通している絶縁構造を含む。
【0011】
本発明の一実施形態では、第１のダミー・チャネル・ピラー及び第２のダミー・チャネル・ピラーの各々は、環状チャネルピラー、及び環状チャネルピラー内の導電性ピラーを含む。導電性ピラーは基板内まで延在して、基板の導電層に電気的に接続されている。
【0012】
本発明の一実施形態では、３Ｄメモリデバイスは、環状スタック構造上に配置された上部導電層と、上部導電層と環状スタック構造との間に配置されたビアとをさらに備える。各ビアは、導電性ピラーを対応する上部導電層に電気的に接続している。
【0013】
本発明の一実施形態は、基板上にチップアレイを取り囲む環状スタック構造を形成するステップと、環状スタック構造を貫通するダミー・チャネル・ピラー・アレイを形成するステップとを含む、シール構造を形成する方法を提供する。ダミー・チャネル・ピラー・アレイは、第１のダミー・チャネル・ピラー群と第２のダミー・チャネル・ピラー群とを含むように形成される。第１のダミー・チャネル・ピラー群は、チップアレイを取り囲むように第１の方向と、第１の方向と交差する第２の方向とに配置された、第１のダミー・チャネル・ピラーを含む。第２のダミー・チャネル・ピラー群は第１のダミー・チャネル・ピラー群を取り囲んでおり、チップアレイを取り囲むように第１の方向及び第２の方向に配置された、第２のダミー・チャネル・ピラーを含む。第１のダミー・チャネル・ピラーと第２のダミー・チャネル・ピラーとは、第１の方向と第２の方向とに互い違いにずらして配置されている。
【0014】
本発明の一実施形態では、第１のダミー・チャネル・ピラーは、第１の方向及び第２の方向から見て、隣接する２つの第２のダミー・チャネル・ピラー同士の間に形成される。
【0015】
本発明の一実施形態では、隣接する２つの第２のダミー・チャネル・ピラーは、第１の方向に第１の距離だけ互いから離隔しており、第１のダミー・チャネル・ピラーは、第１の方向に第１の距離だけ第２のダミー・チャネル・ピラーからオフセットされている一方、隣接する２つの第２のダミー・チャネル・ピラーは、第２の方向に第２の距離だけ互いから離隔しており、第１のダミー・チャネル・ピラーは、第２の方向に第２の距離だけ第２のダミー・チャネル・ピラーからオフセットされている。
【0016】
本発明の一実施形態では、第１のダミー・チャネル・ピラーは、第１の方向及び第２の方向から見て、第２のダミー・チャネル・ピラーとは重なっていない。
【0017】
本発明の一実施形態では、環状スタック構造は、ダミー・ゲート・スタック構造、第１のスタック構造、及び第２のスタック構造を含む。ダミー・ゲート・スタック構造は、互いから電気的に絶縁されたダミーゲート層を含む。第１のスタック構造及び第２のスタック構造の各々は、交互に積層し合って配置された第１の絶縁層及び第２の絶縁層を含む。ダミー・ゲート・スタック構造は、第１のスタック構造と第２のスタック構造との間にある。
【0018】
本発明の一実施形態では、ダミー・ゲート・スタック構造、第１のスタック構造、及び第２のスタック構造を形成するステップは、環状スタック構造にパターニングプロセスを実行して、環状スタック構造を貫通するトレンチを形成するステップであって、環状スタック構造内で交互に積層し合って配置された第１の絶縁層及び犠牲層の側壁が、トレンチによって露出する、ステップと、トレンチを通して犠牲層の一部を除去することにより、隣接する２つの第１の絶縁層同士の層間に水平開口部を形成するステップと、水平開口部内にダミーゲート層を形成して、ダミー・ゲート・スタック構造、第１のスタック構造、及び第２のスタック構造を形成するステップと、を含む。犠牲層のうちで除去されていない他の部分が、第２の絶縁層を形成する。
【0019】
本発明の一実施形態では、本方法は、トレンチ内に絶縁材料を充填して、絶縁構造を形成するステップをさらに含む。
【0020】
本発明の一実施形態では、第１のダミー・チャネル・ピラー及び第２のダミー・チャネル・ピラーの各々は、環状チャネルピラー、及び環状チャネルピラー内の導電性ピラーを含み、導電性ピラーは基板内まで延在して、基板の導電層に電気的に接続されている。
【0021】
本発明の一実施形態では、本方法は、環状スタック構造上に上部導電層を形成するステップと、上部導電層と環状スタック構造との間にビアを形成するステップと、をさらに含み、当該ビアはそれぞれ、導電性ピラーを対応する上部導電層に電気的に接続するように構成されている。
【発明の効果】
【0022】
以上を踏まえて、３Ｄメモリデバイスのシール構造は、環状スタック構造を貫通しているダミー・チャネル・ピラー・アレイを備え、ダミー・チャネル・ピラー・アレイは、第１の方向と第２の方向とに互い違いにずらして配置された、第１のダミー・チャネル・ピラー及び第２のダミー・チャネル・ピラーを含むように設計されており、その結果、外部水分及び外部応力が、チップ領域内のチップアレイに影響を及ぼすのが防止され得る。一方、シール構造を形成する方法では、第１のダミー・チャネル・ピラー及び第２のダミー・チャネル・ピラーを形成するプロセスを、チップ領域内にチャネルピラーを形成するプロセスに統合することができ、その結果、プロセスステップが簡略化され得るため、製造コストが削減され得る。
【0023】
本開示における上述の特徴及び利点をより理解しやすくするために、図面を伴ういくつかの実施形態について、以下に詳細に説明する。
【0024】
添付の図面は、本開示の更なる理解をもたらすために含まれ、かつ本明細書に組み込まれるとともに、これの一部を構成している。これらの図面は本開示の実施形態を示し、かつその記載と共に、本開示の原理を説明する役割を果たしている。
【図面の簡単な説明】
【0025】
【図1】本発明の第１の実施形態による３Ｄメモリデバイスを示す概略斜視図である。
【0026】
【0027】
【0028】
【0029】
【0030】
【図6】本発明の第３の実施形態による３Ｄメモリデバイスの一部を示す概略斜視図である。
【発明を実施するための形態】
【0031】
以下の詳細な説明では、説明する目的で、開示している実施形態を十分に理解してもらうために、具体的な詳細を数多く記載している。しかしながら、これらの具体的な詳細なしに、１つ又は複数の実施形態を実践できることは明らかであろう。他の例では、図面を簡略化するために、周知の構造及び装置が概略的に示されている。
【0032】
以下、これらの実施形態の図面を参照しながら、本発明をより包括的に説明する。しかしながら、本発明は、本発明に記載している実施形態によって限定されるのではなく、異なる形態で実施されてもよい。図面における層及び領域の厚さは、明確にするために拡大されている。図面及び説明において同一の参照符号を使用して同一又は同様の部分を示しており、これらを以下の実施形態で繰り返さない。
【0033】
ある要素が別の要素の「上にある（ｏｎ）」か、又はこれに「接続される（ｃｏｎｎｅｃｔｅｄ）」と言及される場合、それが別の要素上に直接あってもよいし、又はこれに接続されてもよいし、或いは介在要素が存在してもよいことが理解されるであろう。ある要素が別の要素の「直接上にある（ｄｉｒｅｃｔｌｙ ｏｎ）」又はこれに「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」と言及される場合、介在要素は存在しない。本明細書で使用される場合、「接続（ｃｏｎｎｅｃｔｉｏｎ）」は物理的接続及び／又は電気的接続の両方を指してもよく、「電気的接続（ｅｌｅｃｔｒｉｃａｌ ｃｏｎｎｅｃｔｉｏｎ）」又は「電気的結合（ｅｌｅｃｔｒｉｃａｌ ｃｏｕｐｌｉｎｇ）」は、２つの要素同士の間に他の要素が存在することを指してもよい。
【0034】
本明細書で使用される場合、「約（ａｂｏｕｔ）」、「およそ（ａｐｐｒｏｘｉｍａｔｅｌｙ）」又は「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」は、先に述べた値、及び当業者によって決定され得る許容可能な偏差範囲内の平均値を含む。測定値に関連して一定量の誤差が生じること（即ち、測定装置の限界である）を考慮すると、「約（ａｂｏｕｔ）」の意味は、例えば、当該値の１つ又は複数の標準偏差内にある値、又は±３０％、±２０％、±１０％、±５％内にある値を指してもよい。さらに、本明細書で使用される「約（ａｂｏｕｔ）」、「およそ（ａｐｐｒｏｘｉｍａｔｅ）」又は「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」は光学特性、エッチング特性又は他の特性に基づいているため、より許容可能な偏差範囲又は標準偏差を選択することができるが、すべての特性に１つの標準偏差を適用するわけではない。
【0035】
本明細書で使用される用語は、単に例示的な実施形態を説明するために使用されるものであって、本開示を限定するために使用されるものではない。この場合、文脈において明記されている場合を除き、単数形は複数形を包含する。
【0036】
図１は、本発明の第１の実施形態による３Ｄメモリデバイスを示す概略斜視図である。説明の便宜上、図１は、基板１００、エッチング停止層１１０、シール構造１２０、ダミー・チャネル・ピラー・アレイ１２４、第１のダミー・チャネル・ピラーＶＡ１、第２のダミー・チャネル・ピラーＶＡ２、導電層ＢＭ、導電性ビアＢＶ、及び導電層ＴＭなどの３Ｄメモリデバイス１０の構成要素の一部のみを示す。図２は、本発明の第２の実施形態による、図１の領域Ａに対応する３Ｄメモリデバイスの一部を示す概略上面図である。シール構造２２０のダミー・チャネル・ピラー・アレイ２２４の配置を明確に表すために、説明の便宜上、図２の導電層ＴＭを省略している。図３は、図２を画角（例えば、第１の方向Ｄ１又は第２の方向Ｄ２に沿って得られる視野角である）から見た概略斜視図である。シール構造２２０のダミー・チャネル・ピラー・アレイ２２４の配置を明確に表すために、説明の便宜上、導電層ＴＭ及び基板１００などの構成要素の一部を省略している。図４は、図２の領域Ｂの概略断面図である。図５は、図２の領域Ｃの概略断面図である。
【0037】
図１を参照すると、３Ｄメモリデバイス１０は、チップ領域Ｒ１と、チップ領域Ｒ１を取り囲むシール領域Ｒ２とを備える。チップ領域Ｒ１はチップアレイＣＡを含み、シール領域Ｒ２はシール構造１２０を含む。いくつかの実施形態では、シール構造１２０はダイシール構造であってもよい。３Ｄメモリデバイス１０は、３Ｄ ＡＮＤフラッシュ・メモリ・デバイスであってもよい。３Ｄメモリデバイス１０は、ＣＭＯＳがメモリアレイ周辺に配置されたメモリ構造（ＣＭＯＳとアレイ、即ちＣＮＡである）、又はＣＭＯＳがメモリアレイの下に配置されたメモリ構造（アレイ下のＣＭＯＳ、即ちＣＵＡである）などのメモリ構造を備えていてもよい。
【0038】
シール構造１２０は、環状スタック構造１２２（図２に示すように）及びダミー・チャネル・ピラー・アレイ１２４を備える。環状スタック構造１２２は基板１００上に配置されており、チップアレイＣＡを取り囲んでいる。ダミー・チャネル・ピラー・アレイ１２４は、環状スタック構造１２２を貫通している。
【0039】
基板１００は、半導体基板又はセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板上に形成される構成要素を含んでいてもよい。これらの構成要素は、例えば、層間誘電体（ＩＬＤ）層及び／又は接点、金属間誘電体（ＩＭＤ）層及び／又はビア（例えば、バック・エンド・オブ・ライン（ＢＥｏＬ）プロセスで形成される相互接続構造）、又は能動素子（例えば、ＰＭＯＳ、ＮＭＯＳ、ＣＭＯＳ、ＪＦＥＴ、又はＢＪＴ）を含んでいてもよい。図１に示すように、基板１００は、ＢＥｏＬプロセスで形成される導電層ＢＭ及び導電性ビアＢＶを含んでいてもよい。半導体基板又はＳＯＩ基板の半導体材料は、元素半導体（例えば、Ｓｉ又はＧｅ）、合金半導体（例えば、ＳｉＧ）、又は化合物半導体（例えば、ＩＩＩ－Ｖ族半導体）を含んでいてもよい。半導体材料はｐ型ドーパント又はｎ型ドーパントでドープされてもよく、その結果、基板１００の導電型がｐ型又はｎ型となってもよい。導電層ＢＭと導電性ビアＢＶとはそれぞれ、単独でタングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステンシリサイド（ＷＳｉｘ）、又はコバルトシリサイド（ＣｏＳｉｘ）を含んでいてもよい。
【0040】
エッチング停止層１１０は、基板１００上に配置されていてもよい。いくつかの実施形態では、エッチング停止層１１０は、基板１００と環状スタック構造１２２との間に配置されていてもよい。エッチング停止層１１０の材料は、ポリシリコンを含んでいてもよい。いくつかの実施形態では、ダミー・チャネル・ピラー・アレイ１２４はエッチング停止層１１０を貫通していてもよく、また基板１００内まで延在して導電層ＢＭに接触していてもよい。いくつかの実施形態では、導電層ＢＭは、導電性ビアＢＶに電気的に接続されてもよい。図１は、１つの導電層ＢＭと２つの導電性ビアＢＶとを示す例示的な一実施形態であるが、導電層ＢＭの数と導電性ビアＢＶの数とはこれに限定されない。
【0041】
図１に示すように、ダミー・チャネル・ピラー・アレイ１２４は、第１のダミー・チャネル・ピラー群ＧＲ１、及び第１のダミー・チャネル・ピラー群ＧＲ１を取り囲む第２のダミー・チャネル・ピラー群ＧＲ２を含む。第１のダミー・チャネル・ピラー群ＧＲ１は、チップアレイＣＡを取り囲むように第１の方向Ｄ１と、第１の方向Ｄ１と交差する第２の方向Ｄ２とに配置された、第１のダミー・チャネル・ピラーＶＡ１を含む。第２のダミー・チャネル・ピラー群ＧＲ２は、チップアレイＣＡを取り囲むように第１の方向Ｄ１及び第２の方向Ｄ２に配置された、第２のダミー・チャネル・ピラーＶＡ２を含む。第１のダミー・チャネル・ピラーＶＡ１と第２のダミー・チャネル・ピラーＶＡ２とは、第１の方向Ｄ１と第２の方向Ｄ２とに互い違いにずらして配置されており、その結果、外部水分及び外部応力が、チップ領域Ｒ１内のチップアレイＣＡに影響を及ぼすのが防止され得る。
【0042】
いくつかの実施形態では、第１のダミー・チャネル・ピラーＶＡ１は、第１の方向Ｄ１及び第２の方向Ｄ２から見て、隣接する２つの第２のダミー・チャネル・ピラーＶＡ２同士の間に配置されていてもよい。いくつかの実施形態では、隣接する２つの第２のダミー・チャネル・ピラーＶＡ２は、第１の方向Ｄ１に第１の距離ｄ１だけ互いから離隔しており、第１のダミー・チャネル・ピラーＶＡ１は、第１の方向Ｄ１に第１の距離ｄ１だけ第２のダミー・チャネル・ピラーＶＡ２からオフセットされている一方、隣接する２つの第２のダミー・チャネル・ピラーＶＡ２は、第２の方向Ｄ２に第２の距離ｄ２だけ互いから離隔しており、第１のダミー・チャネル・ピラーＶＡ１は、第２の方向Ｄ２に第２の距離ｄ２だけ第２のダミー・チャネル・ピラーＶＡ２からオフセットされている。第１のダミー・チャネル・ピラーＶＡ１及び第２のダミー・チャネル・ピラーＶＡ２の寸法が第１の方向Ｄ１において同一であり、第１の距離ｄ１に等しく、また第１のダミー・チャネル・ピラーＶＡ１及び第２のダミー・チャネル・ピラーＶＡ２の寸法が第２の方向Ｄ２において同一であり、第２の距離ｄ２に等しい場合、上述の配置（即ち、第１のダミー・チャネル・ピラーＶＡ１が、第１の方向Ｄ１に第１の距離ｄ１だけ第２のダミー・チャネル・ピラーＶＡ２からオフセットされており、また第１のダミー・チャネル・ピラーＶＡ１が、第２の方向Ｄ２に第２の距離ｄ２だけ第２のダミー・チャネル・ピラーＶＡ２からオフセットされている配置である）により、外部水分及び外部応力が、チップ領域Ｒ１内のチップアレイＣＡに影響を及ぼすのが防止され得る。いくつかの実施形態では、第１のダミー・チャネル・ピラーＶＡ１は、第１の方向Ｄ１及び第２の方向Ｄ２から見て、第２のダミー・チャネル・ピラーＶＡ２とは重なっていない。
【0043】
図１は、第１のダミー・チャネル・ピラーＶＡ１が１つの矩形内に配置されており、第２のダミー・チャネル・ピラーＶＡ２が１つの矩形内に配置されている例示的な一実施形態を示しているが、本発明はこれに限定されない。第１のダミー・チャネル・ピラーＶＡ１及び第２のダミー・チャネル・ピラーＶＡ２の配置と数とは、設計に応じて調整され得る。
【0044】
図２及び図３を参照すると、シール構造２２０のダミー・チャネル・ピラー・アレイ２２４は、第１のダミー・チャネル・ピラー群ＧＲ１、第２のダミー・チャネル・ピラー群ＧＲ２、及び第３のダミー・チャネル・ピラー群ＧＲ３を含んでいてもよい。いくつかの実施形態では、第２のダミー・チャネル・ピラー群ＧＲ２は第１のダミー・チャネル・ピラー群ＧＲ１を取り囲んでいてもよく、また第１のダミー・チャネル・ピラー群ＧＲ１は、第２のダミー・チャネル・ピラー群ＧＲ２と第３のダミー・チャネル・ピラー群ＧＲ３との間に配置されていてもよい。第１のダミー・チャネル・ピラー群ＧＲ１、第２のダミー・チャネル・ピラー群ＧＲ２、及び第３のダミー・チャネル・ピラー群ＧＲ３は、第１のダミー・チャネル・ピラーＶＡ１、第２のダミー・チャネル・ピラーＶＡ２、及び第３のダミー・チャネル・ピラーＶＡ３をそれぞれ含んでいてもよい。第１のダミー・チャネル・ピラーＶＡ１、第２のダミー・チャネル・ピラーＶＡ２、及び第３のダミー・チャネル・ピラーＶＡ３はそれぞれ、チップアレイＣＡを取り囲むように第１の方向Ｄ１及び第２の方向Ｄ２に配置されていてもよい。
【0045】
いくつかの実施形態では、第１のダミー・チャネル・ピラー群ＧＲ１は、４列４行に配置され、チップアレイＣＡを取り囲む第１のダミー・チャネル・ピラーＶＡ１を含んでいてもよい。いくつかの実施形態では、第１のダミー・チャネル・ピラーＶＡ１は、第１の方向Ｄ１及び第２の方向Ｄ２に互いに位置合わせされていてもよい（図２に示すように）。
【0046】
いくつかの実施形態では、第２のダミー・チャネル・ピラー群ＧＲ２は、２列２行に配置され、チップアレイＣＡを取り囲む第２のダミー・チャネル・ピラーＶＡ２を含んでいてもよい。いくつかの実施形態では、図２に示すように、第２のダミー・チャネル・ピラーＶＡ２のうちの１行が、第１の方向Ｄ１に距離変位１だけオフセットされ、その結果、第２のダミー・チャネル・ピラーＶＡ２のうちの当該１行が第１の方向Ｄ１に第２のダミー・チャネル・ピラーＶＡ２の別の行と互い違いになり、また、第２のダミー・チャネル・ピラーＶＡ２のうちの当該１行が、第１の方向Ｄ１に第１のダミー・チャネル・ピラー群ＧＲ１の第１のダミー・チャネル・ピラーＶＡ１とさらに互い違いになるように設計されている。これにより、外部水分及び外部応力が、チップ領域Ｒ１内のチップアレイＣＡに影響を及ぼすのが防止され得る。
【0047】
いくつかの他の実施形態では、図２に示すように、第２のダミー・チャネル・ピラーＶＡ２のうちの１列が、第２の方向Ｄ２に距離変位２だけオフセットされ、その結果、第２のダミー・チャネル・ピラーＶＡ２のうちの当該１列が第２の方向Ｄ２に第２のダミー・チャネル・ピラーＶＡ２の別の列と互い違いになり、また、第２のダミー・チャネル・ピラーＶＡ２のうちの当該１列が、第２の方向Ｄ２に第１のダミー・チャネル・ピラー群ＧＲ１の第１のダミー・チャネル・ピラーＶＡ１とさらに互い違いになるように設計されている。これにより、外部水分及び外部応力が、チップ領域Ｒ１内のチップアレイＣＡに影響を及ぼすのが防止され得る。
【0048】
いくつかの実施形態では、第３のダミー・チャネル・ピラー群ＧＲ３は、２列２行に配置され、チップアレイＣＡを取り囲む第３のダミー・チャネル・ピラーＶＡ３を含んでいてもよい。いくつかの実施形態では、図２に示すように、第３のダミー・チャネル・ピラーＶＡ３のうちの１行が、第１の方向Ｄ１に距離変位３だけオフセットされ、その結果、第３のダミー・チャネル・ピラーＶＡ３のうちの当該１行が第１の方向Ｄ１に第３のダミー・チャネル・ピラーＶＡ３の別の行と互い違いになり、また、第３のダミー・チャネル・ピラーＶＡ３のうちの当該１行が、第１の方向Ｄ１に第１のダミー・チャネル・ピラー群ＧＲ１の第１のダミー・チャネル・ピラーＶＡ１とさらに互い違いになるように設計されている。これにより、外部水分及び外部応力が、チップ領域Ｒ１内のチップアレイＣＡに影響を及ぼすのが防止され得る。
【0049】
いくつかの他の実施形態では、図２に示すように、第３のダミー・チャネル・ピラーＶＡ３のうちの１列が、第２の方向Ｄ２に距離変位４だけオフセットされ、その結果、第３のダミー・チャネル・ピラーＶＡ３のうちの当該１列が第２の方向Ｄ２に第３のダミー・チャネル・ピラーＶＡ３の別の列と互い違いになり、また、第３のダミー・チャネル・ピラーＶＡ３のうちの当該１列が、第２の方向Ｄ２に第１のダミー・チャネル・ピラー群ＧＲ１の第１のダミー・チャネル・ピラーＶＡ１とさらに互い違いになるように設計されている。これにより、外部水分及び外部応力が、チップ領域Ｒ１内のチップアレイＣＡに影響を及ぼすのが防止され得る。
【0050】
いくつかの実施形態では、ダミー・チャネル・ピラー（例えば、第１のダミー・チャネル・ピラーＶＡ１、第２のダミー・チャネル・ピラーＶＡ２、及び第３のダミー・チャネル・ピラーＶＡ３）を形成するプロセスを、チップ領域Ｒ１内にチャネルピラー（図示せず）を形成するプロセスに統合することができ、その結果、プロセスステップが簡略化され得るため、製造コストが削減され得る。
【0051】
図２～図５を参照すると、いくつかの実施形態では、ダミー・チャネル・ピラー（例えば、第１～第３のダミー・チャネル・ピラーＶＡ１～ＶＡ３）は、環状チャネルピラー（例えば、図４及び図５に示す環状チャネルピラーＶＣ）、及び環状チャネルピラー内の導電性ピラー（例えば、図４及び図５に示す導電性ピラーＣＰ）を含んでいてもよい。
【0052】
環状チャネルピラーＶＣは基板１００上に配置されていてもよく、また環状スタック構造１２２を貫通していてもよい。いくつかの実施形態では、環状チャネルピラーＶＣは環状スタック構造１２２及びエッチング停止層１１０を貫通していてもよく、また基板１００内まで延在していてもよい。いくつかの実施形態では、環状チャネルピラーＶＣは、その延在方向（例えば、基板１００に垂直な方向）に切れ目なく延在していてもよい。即ち、環状チャネルピラーＶＣはその延在方向において一体であり、分離された複数の部分に分割されていない。いくつかの実施形態では、環状チャネルピラーＶＣは、上部から見たときに円形プロファイルを有し得るが、本発明はこれに限定されない。いくつかの他の実施形態では、環状チャネルピラーＶＣは、上部から見たときに他のプロファイル（例えば、多角形形状）を有していてもよい。チャネルピラー１３０の材料は、非ドープポリシリコンなどの半導体材料であってもよい。
【0053】
導電性ピラーＣＰは基板１００内まで延在して、基板１００の導電層ＢＭに電気的に接続されている。導電性ピラーＣＰの材料は、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステンシリサイド（ＷＳｉｘ）、又はコバルトシリサイド（ＣｏＳｉｘ）を含んでいてもよい。
【0054】
いくつかの実施形態では、ダミー・チャネル・ピラー（例えば、第１～第３のダミー・チャネル・ピラーＶＡ１～ＶＡ３）は、環状チャネルピラーＶＣと環状スタック構造１２２との間に配置された誘電体層ＤＬ１を含んでいてもよい。いくつかの実施形態では、誘電体層ＤＬ１は、エッチング停止層１１０内まで延在していてもよい。いくつかの実施形態では、誘電体層ＤＬ１はエッチング停止層１１０を貫通していてもよく、また基板１００内まで配置されていてもよい。誘電体層ＤＬ１の材料は、酸化シリコンを含む。
【0055】
いくつかの実施形態では、ダミー・チャネル・ピラー（例えば、第１～第３のダミー・チャネル・ピラーＶＡ１～ＶＡ３）は、誘電体層ＤＬ２を含んでいてもよい。誘電体層ＤＬ２は、環状チャネルピラーＶＣと導電性ピラーＣＰとの間に配置されていてもよい。誘電体層ＤＬ２の材料は、酸化シリコンを含む。
【0056】
いくつかの実施形態では、環状スタック構造１２２は、ダミー・ゲート・スタック構造１２２ａ、第１のスタック構造１２２ｂ、及び第２のスタック構造１２２ｃを含んでいてもよい。いくつかの実施形態では、図２に示すように、ダミー・ゲート・スタック構造１２２ａが、第１のスタック構造１２２ｂと第２のスタック構造１２２ｃとの間に配置されていてもよい。いくつかの実施形態では、第１のダミー・チャネル・ピラーＶＡ１は、環状スタック構造１２２内のダミー・ゲート・スタック構造１２２ａを貫通していてもよい。いくつかの実施形態では、第２のダミー・チャネル・ピラーＶＡ２は、環状スタック構造１２２内の第１のスタック構造１２２ｂを貫通していてもよい。いくつかの実施形態では、第３のダミー・チャネル・ピラーＶＡ３は、環状スタック構造１２２内の第２のスタック構造１２２ｃを貫通していてもよい。
【0057】
図４を参照すると、ダミー・ゲート・スタック構造１２２ａは、互いから電気的に絶縁されたダミーゲート層ＧＬを含んでいてもよい。ダミーゲート層ＧＬの材料は、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステンシリサイド（ＷＳｉｘ）、又はコバルトシリサイド（ＣｏＳｉｘ）を含んでいてもよい。いくつかの実施形態では、ダミー・ゲート・スタック構造１２２ａは絶縁層ＩＬ１を含んでいてもよく、またダミーゲート層ＧＬは、隣接する２つの絶縁層ＩＬ１同士の層間に配置されている。絶縁層ＩＬ１の材料は、酸化シリコンを含んでいてもよい。いくつかの実施形態では、ダミー・ゲート・スタック構造１２２ａは、ダミーゲート層ＧＬの各々と対応する環状チャネルピラーＶＣとの間に配置された、ダミー電荷蓄積構造ＥＴＬを含んでいてもよい。いくつかの実施形態では、ダミー電荷蓄積構造ＥＴＬは、酸化物－窒化物－酸化物（ＯＮＯ）複合層であってもよい。
【0058】
いくつかの実施形態では、ダミー・ゲート・スタック構造１２２ａは、基板１００上に配置され、ダミー・ゲート・スタック構造１２２ａを貫通している絶縁構造１３０（図２及び図３に示すように）を含んでいてもよい。絶縁構造１３０の材料は、有機絶縁材料、無機絶縁材料、又はそれらの組合せを含んでいてもよい。
【0059】
図５を参照すると、第１のスタック構造１２２ｂ及び第２のスタック構造１２２ｃはそれぞれ、交互に積層し合って配置された第１の絶縁層ＩＬ１及び第２の絶縁層ＩＬ２を含んでいてもよい。第１の絶縁層ＩＬ１の材料は、第２の絶縁層ＩＬ２の材料とは異なっていてもよい。例えば、第１の絶縁層ＩＬ１の材料は酸化シリコンであってもよく、また第２の絶縁層ＩＬ２の材料は窒化シリコンであってもよい。
【0060】
いくつかの実施形態では、３Ｄメモリデバイス１０は、シール構造１２０上に配置された導電層ＴＭをさらに備えていてもよい。導電層ＴＭは、シール構造１２０内のダミー・チャネル・ピラー・アレイ１２４に電気的に接続されていてもよい。導電層ＴＭは、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステンシリサイド（ＷＳｉｘ）、又はコバルトシリサイド（ＣｏＳｉｘ）を含んでいてもよい。
【0061】
図６は、本発明の第３の実施形態による３Ｄメモリデバイスの一部を示す概略斜視図である。なお、図６では説明の便宜上、導電性ビアＢＶ、導電層ＢＭ、ダミー・チャネル・ピラーＶＡ１及びＶＡ２、シール構造３２０、導電層ＴＭ、並びにビアＶＡＡのみを図示している。図１に示す３Ｄメモリデバイス１０と図６に示す３Ｄメモリデバイス２０との差異は、３Ｄメモリデバイス２０のシール構造３２０がビアＶＡＡをさらに備えることである。
【0062】
本実施形態では、シール構造３２０は、ダミー・チャネル・ピラー（例えば、第１のダミー・チャネル・ピラーＶＡ１／第２のダミー・チャネル・ピラーＶＡ２）の上面と導電層ＴＭの底面との間に形成されたビアＶＡＡを備える。ビアＶＡＡは、ダミー・チャネル・ピラー（例えば、第１のダミー・チャネル・ピラーＶＡ１／第２のダミー・チャネル・ピラーＶＡ２）の導電性ピラーＣＰを、対応する上部導電層ＴＭに電気的に接続していてもよい。いくつかの実施形態では、ビアＶＡＡの寸法は、第１のダミー・チャネル・ピラーＶＡ１／第２のダミー・チャネル・ピラーＶＡ２の寸法よりも小さくてもよい。ビアの材料は、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、タングステンシリサイド（ＷＳｉｘ）、又はコバルトシリサイド（ＣｏＳｉｘ）を含んでいてもよい。いくつかの実施形態では、ビアＶＡＡと導電層ＴＭとは、デュアル・ダマシン・プロセスによって形成されてもよい。
【0063】
シール構造を形成する方法について、例えば図１～図５を用いて以下に説明する。しかしながら、シール構造を形成する方法はこれに限定されない。また、同一又は同様の構成要素については、同一又は同様の参照符号によって表しており、ここでの説明は省略する。
【0064】
初めに図１及び図２を参照すると、基板１００上に、チップアレイＣＡを取り囲む環状スタック構造１２２が形成される。次いで、環状スタック構造１２２を貫通するようにダミー・チャネル・ピラー・アレイ１２４が形成される。ダミー・チャネル・ピラー・アレイ１２４は、第１のダミー・チャネル・ピラー群ＧＲ１、及び第１のダミー・チャネル・ピラー群ＧＲ１を取り囲む第２のダミー・チャネル・ピラー群ＧＲ２を含む。第１のダミー・チャネル・ピラー群ＧＲ１は、チップアレイＣＡを取り囲むように第１の方向Ｄ１及び第２の方向Ｄ２に配置された、第１のダミー・チャネル・ピラーＶＡ１を含む。第２のダミー・チャネル・ピラー群ＧＲ２は、チップアレイＣＡを取り囲むように第１の方向Ｄ１及び第２の方向Ｄ２に配置された、第２のダミー・チャネル・ピラーＶＡ２を含む。第１のダミー・チャネル・ピラーＶＡ１と第２のダミー・チャネル・ピラーＶＡ２とは、第１の方向Ｄ１と第２の方向Ｄ２とに互い違いにずらして配置されており、その結果、外部水分及び外部応力が、チップ領域Ｒ１内のチップアレイＣＡに影響を及ぼすのが防止され得る。
【0065】
いくつかの実施形態では、環状スタック構造１２２は、ダミー・ゲート・スタック構造１２２ａ、第１のスタック構造１２２ｂ、及び第２のスタック構造１２２ｃを含んでいてもよい。いくつかの実施形態では、図２に示すように、ダミー・ゲート・スタック構造１２２ａが、第１のスタック構造１２２ｂと第２のスタック構造１２２ｃとの間に配置されていてもよい。ダミー・ゲート・スタック構造１２２ａは、互いから電気的に絶縁されたダミーゲート層ＧＬを含んでいてもよい。第１のスタック構造１２２ｂ及び第２のスタック構造１２２ｃはそれぞれ、交互に積層し合って配置された第１の絶縁層ＩＬ１及び第２の絶縁層ＩＬ２を含んでいてもよい。
【0066】
いくつかの実施形態では、ダミー・ゲート・スタック構造１２２ａ、第１のスタック構造１２２ｂ、及び第２のスタック構造１２２ｃは、以下のステップによって形成されてもよい。初めに、環状スタック構造１２２にパターニングプロセスが実行されて、環状スタック構造１２２及びエッチング停止層１１０を貫通するトレンチＴが形成される（図３に示すように）。環状スタック構造１２２内で交互に積層し合って配置された第１の絶縁層ＩＬ１及び犠牲層の側壁が、トレンチＴによって露出する（水平開口部を形成する後続のプロセスの後、残りの犠牲層は第２の絶縁層ＩＬ２と称される）。次いで、トレンチＴを通して犠牲層の一部を除去することにより、隣接する２つの第１の絶縁層ＩＬ１同士の層間に水平開口部（図示せず）が形成される。その後、水平開口部内にダミーゲート層ＧＬを形成して、ダミー・ゲート・スタック構造１２２ａ、第１のスタック構造１２２ｂ、及び第２のスタック構造１２２ｃが形成され、犠牲層のうちで除去されていない他の部分が、第２の絶縁層ＩＬ２を形成してもよい。
【0067】
以上を踏まえて、シール構造（例えば、シール構造１２０、２２０、又は３２０）を形成するプロセスを、チップ領域Ｒ１にゲート層を形成するプロセス（例えば、ゲート置換プロセスに適合している）に対応させることができる。いくつかの実施形態では、ダミーゲート層ＧＬが形成された後に、絶縁材料によってトレンチＴを充填して、絶縁構造１３０を形成してもよい（図３に示すように）。
【0068】
図２～図５を参照すると、いくつかの実施形態では、ダミー・チャネル・ピラー（例えば、第１～第３のダミー・チャネル・ピラーＶＡ１～ＶＡ３）は、環状チャネルピラー（例えば、図４及び図５に示す環状チャネルピラーＶＣ）、及び環状チャネルピラー内の導電性ピラー（例えば、図４及び図５に示す導電性ピラーＣＰ）を含んでいてもよい。いくつかの実施形態では、ダミー・チャネル・ピラー（例えば、第１のダミー・チャネル・ピラーＶＡ１、第２のダミー・チャネル・ピラーＶＡ２、及び第３のダミー・チャネル・ピラーＶＡ３）を形成するプロセスを、チップ領域Ｒ１内にチャネルピラー（図示せず）を形成するプロセスに統合することができ、その結果、プロセスステップが簡略化され得るため、製造コストが削減され得る。
【0069】
以上を踏まえて、上述した実施形態の３Ｄメモリデバイスの各々におけるシール構造は、環状スタック構造を貫通しているダミー・チャネル・ピラー・アレイを備え、ダミー・チャネル・ピラー・アレイは、第１の方向と第２の方向とに互い違いにずらして配置された、第１のダミー・チャネル・ピラー及び第２のダミー・チャネル・ピラーを含むように設計されており、その結果、外部水分及び外部応力が、チップ領域内のチップアレイに影響を及ぼすのが防止され得る。一方、シール構造を形成する方法では、第１のダミー・チャネル・ピラー及び第２のダミー・チャネル・ピラーを形成するプロセスを、チップ領域内にチャネルピラーを形成するプロセスに統合することができ、その結果、プロセスステップが簡略化され得るため、製造コストが削減され得る。例えば、上述の実施形態におけるシール構造は、トレンチ型ダイシール構造とは対照的に、チップ領域内にチャネルピラーを形成するプロセスに統合されてもよく、その結果、トレンチ型ダイシール構造を形成する追加のプロセスが省略され得る。
【0070】
開示している実施形態に対して様々な修正及び変更が行われ得ることは、当業者には明らかであろう。本明細書及び実施例は、例示としてのみ考慮されることが意図されており、本開示の真の範囲は、以下の特許請求の範囲及びそれらの均等物によって示される。
【産業上の利用可能性】
【0071】
本発明の３Ｄメモリデバイス及びシール構造を形成する方法は、メモリデバイス及びその製造方法に適用されてもよい。
【符号の説明】
【0072】
１０，２０：３Ｄメモリデバイス
１００：基板
１１０：エッチング停止層
１２０、２２０、３２０：シール構造
１２２：環状スタック構造
１２４、２２４：ダミー・チャネル・ピラー・アレイ
１２２ａ：ダミー・ゲート・スタック構造
１２２ｂ：第１のスタック構造
１２２ｃ：第２のスタック構造
１３０：絶縁構造
Ａ、Ｂ、Ｃ：領域
ＢＭ、ＴＭ：導電層
ＢＶ：導電性ビア
ＣＡ：チップアレイ
Ｄ１：第１の方向
Ｄ２：第２の方向
ｄ１：第１の距離
ｄ２：第２の距離
ＤＬ１、ＤＬ２：誘電体層
ＥＴＬ：ダミー電荷蓄積構造
ＧＲ１：第１のダミー・チャネル・ピラー群
ＧＲ２：第２のダミー・チャネル・ピラー群
ＧＲ３：第３のダミー・チャネル・ピラー群
ＧＬ：ダミーゲート層
ＩＬ１：絶縁層／第１の絶縁層
ＩＬ２：第２の絶縁層
Ｒ１：チップ領域
Ｒ２：シール領域
変位１、変位２、変位３、変位４：距離
Ｔ：トレンチ
ＶＡ１：第１のダミー・チャネル・ピラー／ダミー・チャネル・ピラー
ＶＡ２：第２のダミー・チャネル・ピラー／ダミー・チャネル・ピラー
ＶＡ３：第３のダミー・チャネル・ピラー
ＶＣ：環状チャネルピラー
ＶＡＡ：ビア
ＣＰ：導電性ピラー
１００：基板
１１０：エッチング停止層
１２０、２２０、３２０：シール構造
１２２：環状スタック構造
１２４、２２４：ダミー・チャネル・ピラー・アレイ
１２２ａ：ダミー・ゲート・スタック構造
１２２ｂ：第１のスタック構造
１２２ｃ：第２のスタック構造
１３０：絶縁構造
Ａ、Ｂ、Ｃ：領域
ＢＭ、ＴＭ：導電層
ＢＶ：導電性ビア
ＣＡ：チップアレイ
Ｄ１：第１の方向
Ｄ２：第２の方向
ｄ１：第１の距離
ｄ２：第２の距離
ＤＬ１、ＤＬ２：誘電体層
ＥＴＬ：ダミー電荷蓄積構造
ＧＲ１：第１のダミー・チャネル・ピラー群
ＧＲ２：第２のダミー・チャネル・ピラー群
ＧＲ３：第３のダミー・チャネル・ピラー群
ＧＬ：ダミーゲート層
ＩＬ１：絶縁層／第１の絶縁層
ＩＬ２：第２の絶縁層
Ｒ１：チップ領域
Ｒ２：シール領域
変位１、変位２、変位３、変位４：距離
Ｔ：トレンチ
ＶＡ１：第１のダミー・チャネル・ピラー／ダミー・チャネル・ピラー
ＶＡ２：第２のダミー・チャネル・ピラー／ダミー・チャネル・ピラー
ＶＡ３：第３のダミー・チャネル・ピラー
ＶＣ：環状チャネルピラー
ＶＡＡ：ビア
ＣＰ：導電性ピラー
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【外国語明細書】
