特開 2024-62911 バイアス回路及び電力増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024062911

(43)【公開日】2024-05-10

(54)【発明の名称】バイアス回路及び電力増幅器

(51)【国際特許分類】

   H03F 1/22 20060101AFI20240501BHJP

   H03F 3/45 20060101ALI20240501BHJP

   H03F 3/213 20060101ALI20240501BHJP

   H03F 3/30 20060101ALI20240501BHJP

【ＦＩ】

H03F1/22

H03F3/45

H03F3/213

H03F3/30

【審査請求】有

【請求項の数】15

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023023816

(22)【出願日】2023-02-17

(31)【優先権主張番号】202211312882.6

(32)【優先日】2022-10-25

(33)【優先権主張国・地域又は機関】CN

(71)【出願人】

【識別番号】521492252

【氏名又は名称】上海物騏微電子有限公司

【氏名又は名称原語表記】Ｓｈａｎｇｈａｉ ＷＵＱＩ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．， Ｌｔｄ．

【住所又は居所原語表記】Ｂｕｉｌｄｉｎｇ Ｎｏ．１＆２， Ｎｏ．３３３ Ｈａｉｙａｎｇｙｉ Ｒｏａｄ， Ｌｉｎ－ｇａｎｇ Ｎｅｗ Ａｒｅａ， Ｐｉｌｏｔ Ｆｒｅｅ Ｔｒａｄｅ Ｚｏｎｅ， Ｓｈａｎｇｈａｉ， ２０１３０６ Ｃｈｉｎａ

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(74)【代理人】

【識別番号】100196117

【弁理士】

【氏名又は名称】河合 利恵

(72)【発明者】

【氏名】古強

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA12

5J500AA17

5J500AA41

5J500AA58

5J500AC21

5J500AC36

5J500AC53

5J500AC54

5J500AF09

5J500AF10

5J500AF12

5J500AF15

5J500AF17

5J500AF19

5J500AH10

5J500AH17

5J500AH19

5J500AH25

5J500AH26

5J500AH29

5J500AH37

5J500AK01

5J500AK05

5J500AK47

5J500AM13

5J500AM17

5J500AM21

5J500AT01

5J500AT03

5J500DM05

5J500DN02

5J500DN22

5J500DP01

5J500WU09

(57)【要約】

【課題】正確な広帯域ゲート直流バイアスの実現及び、電力増幅器の出力端子のコモンモード直流電圧の正確制御を保証すること。
【解決手段】本発明は、バイアス回路及び電力増幅器を提供し、第一入力端子は増幅回路の出力端子コモンモード電圧に接続され、第二入力端子は基準電圧に接続され、出力端子は第一差動増幅モジュールの主増幅トランジスタのゲートに接続され、出力端子コモンモード電圧と基準電圧の差分に基づいて対応する主増幅トランジスタのゲート電圧を調整することによって、出力端子コモンモード電圧の値を前記基準電圧の値に等しくさせるフィードバックモジュールと、第一差動増幅モジュールに対応するバイアス電圧を供給する第一バイアスモジュールと、第二差動増幅モジュールの各トランジスタに対応するバイアス電圧を供給する第二バイアスモジュールとを含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

相補的にスタックされる第一差動増幅モジュールと第二差動増幅モジュールからなる増幅回路にバイアス電圧を供給するバイアス回路であって、
フィードバックモジュール、第一バイアスモジュール及び第二バイアスモジュールを少なくとも含み、
前記フィードバックモジュールの第一入力端子は前記増幅回路の出力端子コモンモード電圧に接続され、第二入力端子は基準電圧に接続され、出力端子は前記第一差動増幅モジュールの主増幅トランジスタのゲートに接続され、前記出力端子コモンモード電圧と前記基準電圧の差分に基づいて対応する主増幅トランジスタのゲート電圧を調整することによって、前記出力端子コモンモード電圧の値を前記基準電圧の値に等しくさせ、
前記第一バイアスモジュールは前記第一差動増幅モジュールにおける主増幅トランジスタ以外の他のトランジスタに対応するバイアス電圧を供給し、
前記第二バイアスモジュールは前記第二差動増幅モジュールにおける各トランジスタに対応するバイアス電圧を供給し、
前記第一差動増幅モジュールにおける各トランジスタはＮＭＯＳトランジスタであり、前記第二差動増幅モジュールにおける各トランジスタはＰＭＯＳトランジスタであるか、又は、前記第一差動増幅モジュールにおける各トランジスタはＰＭＯＳトランジスタであり、前記第二差動増幅モジュールにおける各トランジスタはＮＭＯＳトランジスタであることを特徴とするバイアス回路。

【請求項2】

前記フィードバックモジュールは演算増幅器、第一抵抗及び第二抵抗を含み、前記演算増幅器の非反転入力端子は前記出力端子コモンモード電圧に接続され、反転入力端子は前記基準電圧に接続され、出力端子は前記第一抵抗及び前記第二抵抗をそれぞれ介して前記第一差動増幅モジュールにおける対応する主増幅トランジスタのゲートに接続されることを特徴とする請求項１に記載のバイアス回路。

【請求項3】

前記演算増幅器は演算増幅ユニット及び周波数補償ユニットを含み、
前記演算増幅ユニットは前記出力端子コモンモード電圧と前記基準電圧の差分を増幅し、
前記周波数補償ユニットは前記演算増幅ユニットの出力端子に接続され、周波数補償に用いられることを特徴とする請求項２に記載のバイアス回路。

【請求項4】

前記演算増幅ユニットは第一電流源、第一ＰＭＯＳトランジスタ、第二ＰＭＯＳトランジスタ、第一ＮＭＯＳトランジスタ、第二ＮＭＯＳトランジスタ、第三抵抗及び第四抵抗を含み、
前記第一ＰＭＯＳトランジスタと前記第二ＰＭＯＳトランジスタは差動入力対トランジスタを構成し、ソースは前記第一電流源に接続され、前記第一ＰＭＯＳトランジスタのゲートは前記演算増幅ユニットの非反転入力端子に接続され、前記第二ＰＭＯＳトランジスタのゲートは前記演算増幅ユニットの反転入力端子に接続され、
前記第一ＮＭＯＳトランジスタのドレインは前記第一ＰＭＯＳトランジスタのドレインに接続され、前記第一ＮＭＯＳトランジスタのゲートは前記第三抵抗を経由して前記第一ＮＭＯＳトランジスタのドレインに接続され、前記第一ＮＭＯＳトランジスタのソースは接地され、
前記第二ＮＭＯＳトランジスタのドレインは前記第二ＰＭＯＳトランジスタのドレイン及び前記演算増幅ユニットの出力端子に接続され、前記第二ＮＭＯＳトランジスタのゲートは前記第四抵抗を経由して前記第一ＮＭＯＳトランジスタのドレインに接続され、前記第二ＮＭＯＳトランジスタのソースは接地されることを特徴とする請求項３に記載のバイアス回路。

【請求項5】

前記演算増幅ユニットは第二電流源、第三ＰＭＯＳトランジスタ、第四ＰＭＯＳトランジスタ、第五ＰＭＯＳトランジスタ、第六ＰＭＯＳトランジスタ、第三ＮＭＯＳトランジスタ、第四ＮＭＯＳトランジスタ、第五ＮＭＯＳトランジスタ、第六ＮＭＯＳトランジスタ、第五抵抗及び第六抵抗を含み、
前記第三ＰＭＯＳトランジスタと前記第四ＰＭＯＳトランジスタは差動入力対トランジスタを構成し、前記第三ＰＭＯＳトランジスタと前記第四ＰＭＯＳトランジスタのソースは前記第二電流源に接続され、前記第三ＰＭＯＳトランジスタのゲートは前記演算増幅ユニットの非反転入力端子に接続され、前記第四ＰＭＯＳトランジスタのゲートは前記演算増幅ユニットの反転入力端子に接続され、
前記第五ＰＭＯＳトランジスタのソースは前記第三ＰＭＯＳトランジスタのドレインに接続され、前記第五ＰＭＯＳトランジスタのドレインは前記第三ＮＭＯＳトランジスタのドレインに接続され、前記第六ＰＭＯＳトランジスタのソースは前記第四ＰＭＯＳトランジスタのドレインに接続され、前記第五ＰＭＯＳトランジスタのドレインは前記第四ＮＭＯＳトランジスタのドレイン及び前記演算増幅ユニットの出力端子に接続され、前記第五ＰＭＯＳトランジスタと前記第六ＰＭＯＳトランジスタのゲートは第一バイアス電圧に接続され、
前記第三ＮＭＯＳトランジスタのソースは前記第五ＮＭＯＳトランジスタのドレインに接続され、前記第四ＮＭＯＳトランジスタのソースは前記第六ＮＭＯＳトランジスタのドレインに接続され、前記第三ＮＭＯＳトランジスタと前記第四ＮＭＯＳトランジスタのゲートは第二バイアス電圧に接続され、
前記第五ＮＭＯＳトランジスタのゲートは前記第五抵抗を経由して前記第三ＮＭＯＳトランジスタのドレインに接続され、前記第六ＮＭＯＳトランジスタのゲートは前記第六抵抗を経由して前記第三ＮＭＯＳトランジスタのドレインに接続され、前記第五ＮＭＯＳトランジスタと前記第六ＮＭＯＳトランジスタのソースは接地されることを特徴とする請求項３に記載のバイアス回路。

【請求項6】

前記周波数補償ユニットは第七抵抗及び第一コンデンサを含み、前記第七抵抗の第一端子は前記演算増幅ユニットの出力端子に接続され、第二端子は前記第一コンデンサを経由して接地されることを特徴とする請求項３に記載のバイアス回路。

【請求項7】

前記第七抵抗は可変抵抗であることを特徴とする請求項６に記載のバイアス回路。

【請求項8】

前記周波数補償ユニットは、第八抵抗、第二コンデンサ及び第三コンデンサを更に含み、前記第二コンデンサの第一端子は前記第七抵抗の第二端子に接続され、第二端子は前記第八抵抗を経由して接地され、前記第三コンデンサは前記第八抵抗の両端に並列接続されることを特徴とする請求項６に記載のバイアス回路。

【請求項9】

前記第一バイアスモジュールは、電源電圧とグランドとの間に直列接続される第三電流源及び第一トランジスタスタック構造を含み、前記第三電流源は前記第一トランジスタスタック構造における最終段トランジスタのドレインに接続され、前記第一トランジスタスタック構造はＫつのトランジスタを含み、各トランジスタのゲートはドレインと一体に接続され、第一段トランジスタ以外の他のトランジスタのゲートは対応するバイアス電圧を出力し、Ｋは前記第一差動増幅モジュールにおいて片側にスタックされるトランジスタの数であり、前記第一トランジスタスタック構造と前記第一差動増幅モジュールにおける各トランジスタの種類は同じであることを特徴とする請求項１に記載のバイアス回路。

【請求項10】

前記第二バイアスモジュールは、第四電流源、第二トランジスタスタック構造及び第四コンデンサを含み、前記第四電流源と前記第二トランジスタスタック構造は電源電圧とグランドの間に直列接続され、前記第四電流源は前記第二トランジスタスタック構造における最終段トランジスタのドレインに接続され、前記第二トランジスタスタック構造はＫつのトランジスタを含み、各トランジスタのゲートはドレインと一体に接続され、対応するバイアス電圧を出力し、前記第四コンデンサは前記第二トランジスタスタック構造における第一段トランジスタのゲートとソースとの間に接続され、Ｋは前記第二差動増幅モジュールにおいて片側にスタックされるトランジスタの数であり、前記第二トランジスタスタック構造と前記第二差動増幅モジュールにおける各トランジスタの種類は同じであることを特徴とする請求項１に記載のバイアス回路。

【請求項11】

各バイアス電圧はそれぞれ１つの抵抗を介して前記増幅回路における対応するトランジスタのゲートに接続されることを特徴とする請求項９又は１０に記載のバイアス回路。

【請求項12】

Ｋは２以上の自然数に設定されることを特徴とする請求項９又は１０に記載のバイアス回路。

【請求項13】

電力増幅器であって、
増幅回路及び請求項１ないし１０のいずれか１項に記載のバイアス回路を少なくとも含み、
前記バイアス回路は、前記増幅回路にバイアス電圧を供給し、前記増幅回路の出力端子コモンモード電圧を制御し、
前記増幅回路は前記バイアス回路の出力信号に基づいて入力信号を増幅し、前記増幅回路は相補的にスタックされる第一差動増幅モジュール及び第二差動増幅モジュールを含み、前記第一差動増幅モジュール及び前記第二差動増幅モジュールはいずれも２つのカスコード構造を含み、各カスコード構造はＫつのトランジスタをスタックすることによって構成されることを特徴とする電力増幅器。

【請求項14】

前記増幅回路において主増幅トランジスタ以外の他のトランジスタのゲートはそれぞれ１つのゲートコンデンサに接続され、ＰＭＯＳトランジスタに接続されるゲートコンデンサの他端は電源電圧に接続され、ＮＭＯＳトランジスタに接続されるゲートコンデンサの他端は接地されることを特徴とする請求項１３に記載の電力増幅器。

【請求項15】

前記増幅回路において各主増幅トランジスタのゲートは更に、１つの入力コンデンサをそれぞれ介して前記増幅回路の対応する入力端子に接続されることを特徴とする請求項１３に記載の電力増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は集積回路設計分野に関し、特に、バイアス回路及び電力増幅器に関する。

【背景技術】

【0002】

一般的なＣＭＯＳプロセスにおいて高効率、高電力、高直線性である高周波電力増幅器を集積することは目下の技術的課題となっている。高い有効出力電力を得るためには高い電源電圧を用いなければならず（例えば、１ワット前後の出力電力には３～３．５ボルトの電源電圧が必要である）、一般的なＣＭＯＳトランジスタは通常このような高い電圧を受けることができないが、いくつかのＭＯＳトランジスタをスタックすることによって高電圧を共同で分担することができる。しかし、スタックされるトランジスタが増加するに伴って、トランジスタゲートの直流バイアスが電力増幅器の性能に及ぼす影響が大きくなり、ひいては重大な作用が引き起こされるようになる。例えば、直流バイアス回路の低い帯域幅は電力増幅器の記憶効果の原因となり、それによって増幅器の直線性が制限されてしまう。このほか、相補的にスタックされるＮＭＯＳトランジスタとＰＭＯＳトランジスタからなる電力増幅器は高電力効率、高直線性という性能を実現することができるが、ゲートの直流バイアスへの要求が高まり、要求を満たす帯域幅以外は、電力増幅器の出力端子コモンモード直流電圧を正確にコントロールすることが更に必要となる。

【0003】

このため、スタックＭＯＳトランジスタ構造である電力増幅器のゲートバイアス回路をどのように設計して、寄生振動が発生しないこと、電力増幅器の性能に影響しないことを保証するかは、当業者にとって早急に解決を要する課題の一つとなっている。

【0004】

注意すべきは、以上の技術背景に対する紹介は、本願の技術的解決手段を明確かつ完全に説明しやすくするためのものであり、当業者が理解しやすくなるように叙述したものにすぎない。これらの解決手段が本願の背景技術の部分において説明されたことのみによって、上述の技術的解決手段が当業者にとって公知のものであると考えることはできない。

【発明の概要】

【発明が解決しようとする課題】

【0005】

以上に述べた従来技術の欠点に鑑み、本発明の目的は、従来技術においてスタックＭＯＳトランジスタ構造である電力増幅器のゲートバイアスの設計が不適切であることによって帯域幅が低くなる、コモンモード直流電圧の誤差が大きくなる等の課題を解決するためのバイアス回路及び電力増幅器を提供することにある。

【0006】

上述の目的及びその他関連する目的を実現するために、本発明はバイアス回路を提供し、増幅回路にバイアス電圧を供給する。前置増幅回路は相補的にスタックされる第一差動増幅モジュールと第二差動増幅モジュールからなり、前記バイアス回路はフィードバックモジュール、第一バイアスモジュール及び第二バイアスモジュールを少なくとも含む。

【0007】

前記フィードバックモジュールの第一入力端子は前記増幅回路の出力端子コモンモード電圧に接続され、第二入力端子は基準電圧に接続され、出力端子は前記第一差動増幅モジュールの主増幅トランジスタのゲートに接続される。前記出力端子コモンモード電圧と前記基準電圧の差分に基づいて対応する主増幅トランジスタのゲート電圧を調整することによって、前記出力端子コモンモード電圧の値を前記基準電圧の値に等しくさせる。

【0008】

前記第一バイアスモジュールは前記第一差動増幅モジュールにおける主増幅トランジスタ以外の他のトランジスタに対応するバイアス電圧を供給する。

【0009】

前記第二バイアスモジュールは前記第二差動増幅モジュールの各トランジスタに対応するバイアス電圧を供給する。

【0010】

前記第一差動増幅モジュールの各トランジスタはＮＭＯＳトランジスタであり、前記第二差動増幅モジュールの各トランジスタはＰＭＯＳトランジスタである。又は、前記第一差動増幅モジュールの各トランジスタはＰＭＯＳトランジスタであり、前記第二差動増幅モジュールの各トランジスタはＮＭＯＳトランジスタである。

【0011】

選択可能に、前記フィードバックモジュールは演算増幅器、第一抵抗及び第二抵抗を含む。前記演算増幅器の非反転入力端子は前記出力端子コモンモード電圧に接続され、反転入力端子は前記基準電圧に接続され、出力端子は前記第一抵抗及び前記第二抵抗をそれぞれ介して前記第一差動増幅モジュールの対応する主増幅トランジスタのゲートに接続される。

【0012】

選択可能に、前記演算増幅器は演算増幅ユニット及び周波数補償ユニットを含む。

【0013】

前記演算増幅ユニットは前記コモンモード電圧と前記基準電圧の差分を増幅する。

【0014】

前記周波数補償ユニットは前記演算増幅ユニットの出力端子に接続され、周波数補償に用いられる。

【0015】

より選択的に、前記演算増幅ユニットは第一電流源、第一ＰＭＯＳトランジスタ、第二ＰＭＯＳトランジスタ、第一ＮＭＯＳトランジスタ、第二ＮＭＯＳトランジスタ、第三抵抗及び第四抵抗を含む。

【0016】

前記第一ＰＭＯＳトランジスタと前記第二ＰＭＯＳトランジスタは差動入力対トランジスタを構成し、ソースは前記第一電流源に接続される。前記第一ＰＭＯＳトランジスタのゲートは前記演算増幅ユニットの非反転入力端子に接続され、前記第二ＰＭＯＳトランジスタのゲートは前記演算増幅ユニットの反転入力端子に接続される。

【0017】

前記第一ＮＭＯＳトランジスタのドレインは前記第一ＰＭＯＳトランジスタのドレインに接続され、ゲートは前記第三抵抗を経由して前記第一ＮＭＯＳトランジスタのドレインに接続され、ソースは接地される。

【0018】

前記第二ＮＭＯＳトランジスタのドレインは前記第二ＰＭＯＳトランジスタのドレイン及び前記演算増幅ユニットの出力端子に接続され、ゲートは前記第四抵抗を経由して前記第一ＮＭＯＳトランジスタのドレインに接続され、ソースは接地される。

【0019】

より選択的に、前記演算増幅ユニットは第二電流源、第三ＰＭＯＳトランジスタ、第四ＰＭＯＳトランジスタ、第五ＰＭＯＳトランジスタ、第六ＰＭＯＳトランジスタ、第三ＮＭＯＳトランジスタ、第四ＮＭＯＳトランジスタ、第五ＮＭＯＳトランジスタ、第六ＮＭＯＳトランジスタ、第五抵抗及び第六抵抗を含む。

【0020】

前記第三ＰＭＯＳトランジスタと前記第四ＰＭＯＳトランジスタは差動入力対トランジスタを構成し、ソースは前記第二電流源に接続される。前記第三ＰＭＯＳトランジスタのゲートは前記演算増幅ユニットの非反転入力端子に接続され、前記第四ＰＭＯＳトランジスタのゲートは前記演算増幅ユニットの反転入力端子に接続される。

【0021】

前記第五ＰＭＯＳトランジスタのソースは前記第三ＰＭＯＳトランジスタのドレインに接続され、ドレインは前記第三ＮＭＯＳトランジスタのドレインに接続される。前記第六ＰＭＯＳトランジスタのソースは前記第四ＰＭＯＳトランジスタのドレインに接続され、ドレインは前記第四ＮＭＯＳトランジスタのドレイン及び前記演算増幅ユニットの出力端子に接続される。前記第五ＰＭＯＳトランジスタと前記第六ＰＭＯＳトランジスタのゲートは第一バイアス電圧に接続される。

【0022】

前記第三ＮＭＯＳトランジスタのソースは前記第五ＮＭＯＳトランジスタのドレインに接続され、前記第四ＮＭＯＳトランジスタのソースは前記第六ＮＭＯＳトランジスタのドレイン及び前記演算増幅ユニットの出力端子に接続され、前記第三ＮＭＯＳトランジスタと前記第四ＮＭＯＳトランジスタのゲートは第二バイアス電圧に接続される。

【0023】

前記第五ＮＭＯＳトランジスタのゲートは前記第五抵抗を経由して前記第三ＮＭＯＳトランジスタのドレインに接続され、前記第六ＮＭＯＳトランジスタのゲートは前記第六抵抗を経由して前記第三ＮＭＯＳトランジスタのドレインに接続され、前記第五ＮＭＯＳトランジスタと前記第六ＮＭＯＳトランジスタのソースは接地される。

【0024】

より選択的に、前記周波数補償ユニットは第七抵抗及び第一コンデンサを含み、前記第七抵抗の第一端子は前記演算増幅ユニットの出力端子に接続され、第二端子は前記第一コンデンサを経由して接地される。

【0025】

より選択的に、前記第七抵抗は可変抵抗である。

【0026】

より選択的に、前記周波数補償ユニットは第八抵抗、第二コンデンサ及び第三コンデンサを更に含み、前記第二コンデンサの第一端子は前記第七抵抗の第二端子に接続され、第二端子は前記第八抵抗を経由して接地され、前記第三コンデンサは前記第八抵抗の両端に並列接続される。

【0027】

選択可能に、前記第一バイアスモジュールは電源電圧とグランドとの間に直列接続される第三電流源及び第一トランジスタスタック構造を含み、前記第三電流源は前記第一トランジスタスタック構造の最終段トランジスタのドレインに接続される。前記第一トランジスタスタック構造はＫつのトランジスタを含み、各トランジスタのゲートはドレインと一体に接続され、第一段トランジスタ以外の他のトランジスタのゲートは対応するバイアス電圧を出力する。Ｋは前記第一差動増幅モジュールにおいて片側にスタックされるトランジスタの数であり、前記第一トランジスタスタック構造と前記第一差動増幅モジュールの各トランジスタの種類は同じである。

【0028】

選択可能に、前記第二バイアスモジュールは第四電流源、第二トランジスタスタック構造及び第四コンデンサを含み、前記第四電流源と前記第二トランジスタスタック構造は電源電圧とグランドの間に直列接続され、前記第四電流源は前記第二トランジスタスタック構造の最終段トランジスタのドレインに接続される。前記第二トランジスタスタック構造はＫつのトランジスタを含み、各トランジスタのゲートはドレインと一体に接続され、対応するバイアス電圧を出力する。前記第四コンデンサは前記第二トランジスタスタック構造の第一段トランジスタのゲートとソースとの間に接続される。Ｋは前記第二差動増幅モジュールにおいて片側にスタックされるトランジスタの数であり、前記第二トランジスタスタック構造と前記第二差動増幅モジュールの各トランジスタの種類は同じである。

【0029】

より選択的に、各バイアス電圧はそれぞれ１つの抵抗を介して前記増幅回路の対応するトランジスタのゲートに接続される。

【0030】

より選択的に、Ｋは２以上の自然数に設定される。

【0031】

上述の目的及びその他関連する目的を実現するために、本発明は電力増幅器を更に提供し、前記電力増幅器は増幅回路及び上述のバイアス回路を少なくとも含む。

【0032】

前記バイアス回路は前記増幅回路にバイアス電圧を供給し、前記増幅回路の出力端子コモンモード電圧を制御する。

【0033】

前記増幅回路は前記バイアス回路の出力信号に基づいて入力信号を増幅する。前記増幅回路は相補的にスタックされる第一差動増幅モジュール及び第二差動増幅モジュールを含み、前記第一差動増幅モジュール及び前記第二差動増幅モジュールはいずれも２つのカスコード構造を含み、各カスコード構造はＫつのトランジスタをスタックすることによって構成される。

【0034】

選択可能に、前記増幅回路において主増幅トランジスタ以外の他のトランジスタのゲートはそれぞれ１つのゲートコンデンサに接続される。ＰＭＯＳトランジスタに接続されるゲートコンデンサの他端は電源電圧に接続され、ＮＭＯＳトランジスタに接続されるゲートコンデンサの他端は接地される。

【0035】

より選択的に、前記増幅回路において各主増幅トランジスタのゲートは更に、１つの入力コンデンサをそれぞれ介して前記増幅回路の対応する入力端子に接続される。

【発明の効果】

【0036】

上述したように、本発明におけるバイアス回路及び電力増幅器は、以下の有益な効果を有する。

【0037】

（１）本発明におけるバイアス回路及び電力増幅器は、増幅回路の出力コモンモード電圧に対して直接サンプリング、直接フィードバックする方法を用いることで出力コモンモード電圧の正確なコントロールを実現する。出力コモンモード電圧の正確性は相補スタック式のＮＭＯＳとＰＭＯＳからなる高周波電力増幅器においてとりわけ重要である。

【0038】

（２）本発明におけるバイアス回路及び電力増幅器は、抵抗、コンデンサを組み合わせた新型の回路を用いることで出力コモンモード電圧の直接フィードバックループに対して周波数補償が行われ、それによって、使用できる最大のフィードバックループ帯域幅を取得することができる。

【0039】

（３）本発明におけるバイアス回路及び電力増幅器は、複数段に縦続接続されるミラー電流源がＭＯＳトランジスタのゲート電圧に直流バイアスを直接印加することによって、フィードバックループの数を減らすことができるだけでなく、バイアス回路の帯域幅及びバイアスの精度を高めることもできる。

【図面の簡単な説明】

【0040】

【図1】図１は２つのトランジスタがスタックされる増幅器及び対応するゲートバイアス回路の構造模式図である。

【図2】図２は本発明におけるバイアス回路及び増幅回路の構造模式図である。

【図3】図３は本発明における演算増幅器の構造模式図である。

【図4】図４は本発明における演算増幅器の別の構造の模式図である。

【図5】図５は本発明におけるバイアス回路の周波数応答曲線を示す図である。

【図6】図６は本発明におけるバイアス回路及び増幅回路の別の構造の模式図である。

【発明を実施するための形態】

【0041】

以下、特定の具体的な実施形態を通じて本発明の実施手段を説明するが、当業者であれば本明細書で開示された内容によって本発明の他の利点と効果を容易に理解することができる。また、本発明は、その他の異なる具体的実施手段による実施又は応用も可能である。本明細書における各詳細については、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変更を行ってもよい。

【0042】

図１～図６を参照されたい。説明すべき点として、本実施形態で提供する図面は概略的に本発明の基本思想を説明するためのものにすぎない。図面には本発明に関連するアセンブリのみを示しているが、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数量及び比率は任意に変更してもよく、アセンブリのレイアウトや形態がより複雑になることもある。

【0043】

スタックＭＯＳトランジスタのゲートバイアスは一般的に、直流電流ミラーリングを用いて回路が複製される。図１に示すのは２つのトランジスタがスタックされる増幅器及び電流ミラーリングを用いて複製された対応するゲートバイアス回路である。２つのトランジスタがスタックされる増幅器１１はＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３及びＭ４、ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７及びＭ８、入力コンデンサＣａ、Ｃｂ、Ｃｃ、Ｃｄ及びゲートコンデンサＣｅ、Ｃｆを含む。ゲートバイアス回路１２はＰＭＯＳトランジスタＭ９、Ｍ１０、Ｍ１１、Ｍ１２、ＮＭＯＳトランジスタＭ１３、Ｍ１４、電流源Ｉｂ、オペアンプ１２１、１２２、コンデンサＣｇ、Ｃｈ及び抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆを含む。オペアンプ１２１とＰＭＯＳトランジスタＭ９、Ｍ１０はミラー電流源の入力端子をなす。ナノレベルのトランジスタからなるミラー電流源の精度はトランジスタのゲート電圧に大きく依存するため、オペアンプ１２１を用いてミラー電流源の入力と出力端子の電圧を一致させて維持する。すなわち、ＰＭＯＳトランジスタＭ１０のドレイン電圧が基準電圧Ｖｒｅｆにあるよう制御することによって、ミラー電流源の精度を高める。オペアンプ１２２とＮＭＯＳトランジスタＭ１３、Ｍ１４は別のミラー電流源の入力端子を構成する。オペアンプ１２２とオペアンプ１２１の機能は類似しており、ミラー電流源の精度を高めるのに用いられる。ＰＭＯＳトランジスタＭ９、Ｍ１０の電流（すなわち、電流源Ｉｂを流れる電流）は２つのトランジスタがスタックされる増幅器１１のＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のバイアス電圧及びバイアス電流を設定するのに用いられ、更に、ＰＭＯＳトランジスタＭ１１、Ｍ１２によって複製されると、電流源ＩｂがＮＭＯＳトランジスタＭ１３のドレインに出力され、ＮＭＯＳトランジスタＭ１３、Ｍ１４によって２つのトランジスタがスタックされる増幅器１１のＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８のバイアス電圧及びバイアス電圧が設定される。ＰＭＯＳトランジスタＭ１１、Ｍ１２とＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４との間の整合が良好である、かつ、ＮＭＯＳトランジスタＭ１３、Ｍ１４とＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８との整合が良好である場合、ＮＭＯＳトランジスタＭ１３のドレインの電圧（Ｖｃｍｐ ＝ Ｖｒｅｆ）を２つのトランジスタがスタックされる増幅器１１の出力端子に複製することができる。

【0044】

これから明らかなように、図１の増幅器出力端子の直流電圧はミラー電圧によって決まり、トランジスタ間の整合に大きく依存する。上述のミラー電流源の精度には限界があり、出力端子の直流電圧と設定された基準電圧Ｖｒｅｆには大きな誤差が存在するため、出力端子の直流電圧が基準電圧Ｖｒｅｆの変化をトラッキングできることを保証することができず、出力端子の直流電圧が終始、求められる固定値に設定されることを保証することもできない。このほか、図１のゲートバイアス回路１２には２つのフィードバックループ（オペアンプ１２１とＰＭＯＳトランジスタＭ９、Ｍ１０及び電流源Ｉｂとが１つのフィードバックループを構成し、オペアンプ１２２とＮＭＯＳトランジスタＭ１３、Ｍ１４が別のフィードバックループを構成する）が含まれるが、複数のフィードバックループによってバイアス回路の有効帯域幅が減少しやすくなる。上述の課題を解決するために、本発明はバイアス回路及び電力増幅器を提供し、具体的な解決手段は以下の通りである。

【0045】

実施形態１
図２に示すように、本実施形態はバイアス回路２を提供し、バイアス回路２は増幅回路３にバイアス電圧を供給する。増幅回路３は相補的にスタックされる第一差動増幅モジュール３１ａと第二差動増幅モジュール３２ａからなり、本実施形態において、第一差動増幅モジュール３１ａの各トランジスタはＮＭＯＳトランジスタであり、第二差動増幅モジュール３２ａの各トランジスタはＰＭＯＳトランジスタである。バイアス回路２はフィードバックモジュール２１、第一バイアスモジュール２２ａ及び第二バイアスモジュール２３ａを含む。

【0046】

図２に示すように、フィードバックモジュール２１の第一入力端子は増幅回路３の出力端子コモンモード電圧に接続され（本実施形態においては、増幅回路３の出力インダクタの一次コイルのセンタータップＣＴＰから出力端子コモンモード電圧が取得されるが、実際に使用する際には、具体的な回路構造に基づいてフィードバックモジュール２１の第一入力端子の接続ノードが決定される）、第二入力端子は基準電圧Ｖｃｍに接続され、出力端子は第一差動増幅モジュール３１ａの主増幅トランジスタのゲートに接続される。出力端子コモンモード電圧と基準電圧Ｖｒｅｆの差分に基づいて対応する主増幅トランジスタのゲート電圧を調整することによって、出力端子コモンモード電圧の値を基準電圧Ｖｒｅｆの値に等しくさせる。

【0047】

具体的には、本実施形態において、フィードバックモジュール２１は演算増幅器２１１、第一抵抗Ｒ１及び第二抵抗Ｒ２を含む。演算増幅器２１１の非反転入力端子は出力端子コモンモード電圧に接続され、反転入力端子は基準電圧Ｖｒｅｆに接続され、出力端子は第一抵抗Ｒ１及び第二抵抗Ｒ２をそれぞれ介して第一差動増幅モジュール３１ａの対応する主増幅トランジスタのゲートに接続される。演算増幅器２１１は演算増幅ユニット２１１ａ及び周波数補償ユニット２１１ｂを含み、演算増幅ユニット２１１ａは出力端子コモンモード電圧と基準電圧Ｖｒｅｆの差分を増幅し、周波数補償ユニット２１１ｂは演算増幅ユニット２１１ａの出力端子に接続され、周波数補償に用いることによって、寄生振動のトラッキングが発生することを回避する。

【0048】

より具体的には、図３に示すように、一例として、演算増幅ユニット２１１ａは第一電流源Ｉｂ１、第一ＰＭＯＳトランジスタＭＰ１、第二ＰＭＯＳトランジスタＭＰ２、第一ＮＭＯＳトランジスタＭＮ１、第二ＮＭＯＳトランジスタＭＮ２、第三抵抗Ｒ３及び第四抵抗Ｒ４を含む。第一ＰＭＯＳトランジスタＭＰ１と第二ＰＭＯＳトランジスタＭＰ２は差動入力対トランジスタを構成し、第一ＰＭＯＳトランジスタＭＰ１と第二ＰＭＯＳトランジスタＭＰ２のソースは第一電流源Ｉｂ１に接続される。第一ＰＭＯＳトランジスタＭＰ１のゲートは演算増幅ユニット２１１ａの非反転入力端子ｉｎ－に接続され、第二ＰＭＯＳトランジスタＭＰ２のゲートは演算増幅ユニット２１１ａの反転入力端子ｉｎ－に接続される。第一ＮＭＯＳトランジスタＭＮ１のドレインは第一ＰＭＯＳトランジスタＭＰ１のドレインに接続され、ゲートは第三抵抗Ｒ３を経由して第一ＮＭＯＳトランジスタＭＮ１のドレインに接続され、ソースは接地される。第二ＮＭＯＳトランジスタＭＮ２のドレインは第二ＰＭＯＳトランジスタＭＰ２のドレイン及び演算増幅ユニット２１１ａの出力端子に接続され、ゲートは第四抵抗Ｒ４を経由して第一ＮＭＯＳトランジスタＭＮ１のドレインに接続され、ソースは接地される。第一ＰＭＯＳトランジスタＭＰ１、第二ＰＭＯＳトランジスタＭＰ２、第一ＮＭＯＳトランジスタＭＮ１及び第二ＮＭＯＳトランジスタＭＮ２はオペアンプ構造を構成し、第三抵抗Ｒ３及び第四抵抗Ｒ４は第一ＮＭＯＳトランジスタＭＮ１と第二ＮＭＯＳトランジスタＭＮ２が構成するミラー電流源を拡張するのに用いられる。図４に示すように、別の例として、演算増幅ユニットは第三ＰＭＯＳトランジスタＭＰ３、第四ＰＭＯＳトランジスタＭＰ４、第五ＰＭＯＳトランジスタＭＰ５、第六ＰＭＯＳトランジスタＭＰ６、第三ＮＭＯＳトランジスタＭＮ３、第四ＮＭＯＳトランジスタＭＮ４、第五ＮＭＯＳトランジスタＭＮ５、第六ＮＭＯＳトランジスタＭＮ６、第五抵抗Ｒ５及び第六抵抗Ｒ６を含む。第三ＰＭＯＳトランジスタＭＰ３と第四ＰＭＯＳトランジスタＭＰ４は差動入力対トランジスタを構成し、第三ＰＭＯＳトランジスタＭＰ３と第四ＰＭＯＳトランジスタＭＰ４のソースは第二電流源Ｉｂ２に接続される。第三ＰＭＯＳトランジスタＭＰ３のゲートは演算増幅ユニット２１１ａの非反転入力端子ｉｎ－に接続され、第四ＰＭＯＳトランジスタＭＰ４のゲートは演算増幅ユニット２１１ａの反転入力端子ｉｎ－に接続される。第五ＰＭＯＳトランジスタＭＰ５のソースは第三ＰＭＯＳトランジスタＭＰ３のドレインに接続され、ドレインは第三ＮＭＯＳトランジスタＭＮ３のドレインに接続される。第六ＰＭＯＳトランジスタＭＰ６のソースは第四ＰＭＯＳトランジスタＭＰ４のドレインに接続され、ドレインは第四ＮＭＯＳトランジスタＭＮ４のドレイン及び演算増幅ユニット２１１ａの出力端子に接続される。第五ＰＭＯＳトランジスタＭＰ５と第六ＰＭＯＳトランジスタＭＰ６のゲートは第一バイアス電圧Ｖｂｉａｓ１に接続される。第三ＮＭＯＳトランジスタＭＮ３のソースは第五ＮＭＯＳトランジスタＭＮ５のドレインに接続され、第四ＮＭＯＳトランジスタＭＮ４のソースは第六ＮＭＯＳトランジスタＭＮ６のドレインに接続され、第三ＮＭＯＳトランジスタＭＮ３と第四ＮＭＯＳトランジスタＭＮ４のゲートは第二バイアス電圧Ｖｂｉａｓ２に接続される。第五ＮＭＯＳトランジスタＭＮ５のゲートは第五抵抗Ｒ５を経由して第三ＮＭＯＳトランジスタＭＮ３のドレインに接続され、第六ＮＭＯＳトランジスタＭＮ６のゲートは第六抵抗Ｒ６を経由して第三ＮＭＯＳトランジスタＭＮ３のドレインに接続され、第五ＮＭＯＳトランジスタＭＮ５と第六ＮＭＯＳトランジスタＭＮ６のソースは接地される。

【0049】

説明すべき点として、実際に使用する際には、本実施形態に限らず、演算増幅器構造であればいずれも本発明における演算増幅ユニットに適用される。２段ＭＯＳトランジスタ縦続接続構造を用いた演算増幅ユニット（図４）はループ利得を増加させることができる。

【0050】

より具体的には、図３及び図４に示すように、周波数補償ユニット２１１ｂは第七抵抗Ｒ７及び第一コンデンサＣ１を含む。第七抵抗Ｒ７の第一端子は演算増幅ユニット２１１ａの出力端子に接続され、第二端子は第一コンデンサＣ１を経由して接地される。本例示において、第七抵抗Ｒ７は可変抵抗である。第七抵抗Ｒ７と第一コンデンサＣ１は主補償回路であり、利得ループの他のノードにおいて抵抗、コンデンサが形成するポールゼロペアをトラッキングしてキャンセルするのに用いられる。

【0051】

更に、本発明の別の実現手段として、周波数補償ユニット２１１ｂは第八抵抗Ｒ８、第二コンデンサＣ２及び第三コンデンサＣ３を更に含む。第二コンデンサＣ２の第一端子は第七抵抗Ｒ７の第二端子に接続され、第二端子は第八抵抗Ｒ８を経由して接地される。第三コンデンサＣ３は第八抵抗Ｒ８の両端に並列接続される。従来のドミナントポール補償と異なる点として、本発明の周波数補償ユニット２１１ｂは有効帯域幅内に複数のポールゼロを存在させることができる。第八抵抗Ｒ８、第二コンデンサＣ２及び第三コンデンサＣ３の機能は０ｄＢ帯域幅付近のポールゼロの位置を調整することであり、０ｄＢ帯域幅付近において位相応答が後退することを実現し、フィードバックループの位相マージンを増加させ、それによって有効帯域幅を更に増加させる。

【0052】

図５に示すのは本発明におけるバイアス回路２の周波数応答曲線である。抵抗、コンデンサが構成する周波数補償ユニット２１１ｂのパラメータはＲ７＝１．２５Ｋｏｈｍ、Ｃ１＝１ｐＦ、Ｒ８＝１０Ｋｏｈｍ、Ｃ２＝１ｐＦ、Ｃ３＝３．５ｐＦとなるように設定される。実線はループ利得振幅を表しており、点線はループ利得位相を表している。図からわかるように０ｄＢ周波数（約２２２ＭＨｚ）内には依然として複数のポールゼロが存在し、低周波数から０ｄＢ周波数に近づく前の位相周波数は大きなピーク、後退を有する。このピーク、後退によって回路が十分な位相マージンを有するようになる。本発明の周波数補償と比べると、従来のドミナントポール補償を用いた技術において、フィードバックループの最大０ｄＢ帯域幅は２０ＭＨｚ付近にしか到達することができない。

【0053】

説明すべき点として、フィードバックモジュール２１、第一差動増幅モジュール３１ａ及び増幅回路３の出力端子はネガティブフィードバックループを構成する。実際に使用する際には、本実施形態に限らず、第一差動増幅モジュール３１ａ及び増幅回路３の出力端子とネガティブフィードバックループを構成し、出力端子コモンモード電圧を制御することができる回路構造であればいずれも本発明に適用される。

【0054】

図２に示すように、第一バイアスモジュール２２ａは第一差動増幅モジュール３１ａにおける主増幅トランジスタ以外の他のトランジスタに対応するバイアス電圧を供給する。

【0055】

具体的には、第一バイアスモジュール２２ａは電源電圧Ｖｄｄとグランドとの間に直列接続される第三電流源Ｉｂ３ａ及び第一トランジスタスタック構造２２１ａを含み、第三電流源Ｉｂ３ａは第一トランジスタスタック構造２２１ａの最終段トランジスタのドレインに接続される。第一トランジスタスタック構造２２１ａはＫつのトランジスタを含み、各トランジスタのゲートはドレインと一体に接続され、第一段トランジスタ以外の他のトランジスタのゲートは対応するバイアス電圧を出力する。Ｋは第一差動増幅モジュール３１ａにおいて片側にスタックされるトランジスタの数である。第一トランジスタスタック構造２２１ａと第一差動増幅モジュール３１ａの各トランジスタの種類は同じである。本実施形態において、第一トランジスタスタック構造２２１ａは３つのＮＭＯＳトランジスタを含み、それぞれ第七ＮＭＯＳトランジスタＭＮ７、第八ＮＭＯＳトランジスタＭＮ８及び第九ＮＭＯＳトランジスタＭＮ９である。第七ＮＭＯＳトランジスタＭＮ７のソースは接地され、ゲート及びドレインは第八ＮＭＯＳトランジスタＭＮ８のソースに接続される。第八ＮＭＯＳトランジスタＭＮ８のゲート及びドレインは第九ＮＭＯＳトランジスタＭＮ９のソースに接続される。第九ＮＭＯＳトランジスタＭＮ９のゲート及びドレインは第三電流源Ｉｂ３ａに接続される。第八ＮＭＯＳトランジスタＭＮ８及び第九ＮＭＯＳトランジスタＭＮ９はミラー電流源をそれぞれ構成し、対応するバイアス電圧を生成する。本発明の別の実施手段として、第一バイアスモジュール２２ａは第九抵抗Ｒ９、第十抵抗Ｒ１０、第十一抵抗Ｒ１１、第十二抵抗Ｒ１２を更に含む。第八ＮＭＯＳトランジスタＭＮ８のゲートは第九抵抗Ｒ９及び第十抵抗Ｒ１０をそれぞれ介してバイアス電圧を出力し、第九ＮＭＯＳトランジスタＭＮ９のゲートは第十一抵抗Ｒ１１及び第十二抵抗Ｒ１２をそれぞれ介してバイアス電圧を出力する。各抵抗は第一バイアスモジュール２２ａと増幅回路３の信号経路を絶縁するために用いられ、それによって第一バイアスモジュール２２ａが増幅回路３の信号経路に影響を及ぼすことが回避される。

【0056】

図２に示すように、第二バイアスモジュール２３ａは第二差動増幅モジュール３２ａの各トランジスタに対応するバイアス電圧を供給する。

【0057】

具体的には、第二バイアスモジュール２３ａは第四電流源Ｉｂ４ａ、第二トランジスタスタック構造２３１ａ及び第四コンデンサＣ４を含み、第四電流源Ｉｂ４ａと第二トランジスタスタック構造２３１ａは電源電圧Ｖｄｄとグランドの間に直列接続され、第四電流源Ｉｂ４ａは第二トランジスタスタック構造２３１ａの最終段トランジスタのドレインに接続される。第二トランジスタスタック構造２３１ａはＫつのトランジスタを含み、各トランジスタのゲートはドレインと一体に接続され、対応するバイアス電圧を出力する。第四コンデンサＣ４は第二トランジスタスタック構造２３１ａの第一段トランジスタのゲートとソースとの間に接続される。Ｋは第二差動増幅モジュール３２ａにおいて片側にスタックされるトランジスタの数である。第二トランジスタスタック構造２３１ａと第二差動増幅モジュール３２ａの各トランジスタの種類は同じである。本実施形態において、第二トランジスタスタック構造２３１ａは３つのＰＭＯＳトランジスタを含み、それぞれ第七ＰＭＯＳトランジスタＭＰ７、第八ＰＭＯＳトランジスタＭＰ８及び第九ＰＭＯＳトランジスタＭＰ９である。第七ＰＭＯＳトランジスタＭＰ７のソースは電源電圧Ｖｄｄに接続され、ゲート及びドレインは第八ＰＭＯＳトランジスタＭＰ８のソースに接続される。第八ＰＭＯＳトランジスタＭＰ８のゲート及びドレインは第九ＰＭＯＳトランジスタＭＰ９のソースに接続される。第九ＰＭＯＳトランジスタＭＰ９のゲート及びドレインは第四電流源Ｉｂ４ａに接続される。第七ＰＭＯＳトランジスタＭＰ７、第八ＰＭＯＳトランジスタＭＰ８及び第九ＰＭＯＳトランジスタＭＰ９はミラー電流源をそれぞれ構成し、対応するバイアス電圧を生成する。本発明の別の実施手段として、第二バイアスモジュール２３ａは第十三抵抗Ｒ１３、第十四抵抗Ｒ１４、第十五抵抗Ｒ１５、第十六抵抗Ｒ１６、第十七抵抗Ｒ１７及び第十八抵抗Ｒ１８を更に含む。第七ＰＭＯＳトランジスタＭＰ７のゲートは第十三抵抗Ｒ１３及び第十四抵抗Ｒ１４をそれぞれ介してバイアス電圧を出力し、第八ＰＭＯＳトランジスタＭＰ８のゲートは第十五抵抗Ｒ１５及び第十六抵抗Ｒ１６をそれぞれ介してバイアス電圧を出力し、第九ＰＭＯＳトランジスタＭＰ９のゲートは第十七抵抗Ｒ１７及び第十八抵抗Ｒ１８をそれぞれ介してバイアス電圧を出力する。各抵抗は第二バイアスモジュール２３ａと増幅回路３の信号経路を絶縁するために用いられ、それによって第二バイアスモジュール２３ａが増幅回路３の信号経路に影響を及ぼすことが回避される。

【0058】

説明すべき点として、Ｋは２以上の自然数であり、実際に使用する際には、必要に応じてＫの数値を設定することができる。第一トランジスタスタック構造において第一段トランジスタにより生成されるバイアス電圧は後段の増幅回路３に出力する必要がなく、他のバイアス電圧がいずれも増幅回路の相応するトランジスタのゲートに出力される。２段縦続接続構造（Ｋ＝２）のバイアス回路においては各トランジスタのドレイン電圧を平衡にすることが保証できないため、電流源の精度が制限される。３段以上の縦続接続構造（Ｋ＞３）のバイアス回路においては各トランジスタのドレイン電圧を平衡にすることについてかなりの程度で改善され、それによってバイアス回路におけるミラー電流源の精度が高まる。

【0059】

図２に示すように、本実施形態は電力増幅器を更に提供し、電力増幅器はバイアス回路２及び増幅回路３を含む。

【0060】

図２に示すように、バイアス回路２は増幅回路３にバイアス電圧を供給し、増幅回路３の出力端子コモンモード電圧を制御する。

【0061】

具体的には、バイアス回路２の構造及び原理は上述の文を参照されたく、ここでは詳細に述べない。

【0062】

図２に示すように、増幅回路３はバイアス回路２の出力信号に基づいて入力信号を増幅する。

【0063】

具体的には、増幅回路３は相補的にスタックされる第一差動増幅モジュール３１ａ及び第二差動増幅モジュール３２ａを含み、第一差動増幅モジュール３１ａ及び第二差動増幅モジュール３２ａはいずれも２つのカスコード構造を含み、各カスコード構造はＫつのトランジスタをスタックすることによって構成される。本実施形態において、第一差動増幅モジュール３１ａは３つのトランジスタがスタックされるＮ型トランジスタ差動対であり、第二差動増幅モジュール３２ａは３つのトランジスタがスタックされるＰ型トランジスタ差動対である。

【0064】

より具体的には、第一差動増幅モジュール３１ａは第十ＮＭＯＳトランジスタＭＮ１０、第十一ＮＭＯＳトランジスタＭＮ１１、第十二ＮＭＯＳトランジスタＭＮ１２、第十三ＮＭＯＳトランジスタＭＮ１３、第十四ＮＭＯＳトランジスタＭＮ１４及び第十五ＮＭＯＳトランジスタＭＮ１５を含む。第十ＮＭＯＳトランジスタＭＮ１０のソースは接地され、ゲートは増幅回路３の非反転入力端子ｉｎ＋に接続され、ドレインは第十一ＮＭＯＳトランジスタＭＮ１１のソースに接続される。第十一ＮＭＯＳトランジスタＭＮ１１のドレインは第十二ＮＭＯＳトランジスタＭＮ１２のソースに接続される。第十二ＮＭＯＳトランジスタＭＮ１２のドレインは増幅回路３の反転出力端子ｏｕｔ－に接続される。第十ＮＭＯＳトランジスタＭＮ１０、第十一ＮＭＯＳトランジスタＭＮ１１及び第十二ＮＭＯＳトランジスタＭＮ１２はカスコード構造を構成する。第十三ＮＭＯＳトランジスタＭＮ１３のソースは接地され、ゲートは増幅回路３の反転入力端子ｉｎ－に接続され、ドレインは第十四ＮＭＯＳトランジスタＭＮ１４のソースに接続される。第十四ＮＭＯＳトランジスタＭＮ１４のドレインは第十五ＮＭＯＳトランジスタＭＮ１５のソースに接続される。第十五ＮＭＯＳトランジスタＭＮ１５のドレインは増幅回路３の非反転出力端子ｏｕｔ＋に接続される。第十三ＮＭＯＳトランジスタＭＮ１３、第十四ＮＭＯＳトランジスタＭＮ１４及び第十五ＮＭＯＳトランジスタＭＮ１５はカスコード構造を構成する。第十ＮＭＯＳトランジスタＭＮ１０及び第十三ＮＭＯＳトランジスタＭＮ１３のゲートはバイアス回路２のフィードバックモジュール２１の出力端子に接続され、第十一ＮＭＯＳトランジスタＭＮ１１及び第十四ＮＭＯＳトランジスタＭＮ１４のゲートはバイアス回路２の第八ＮＭＯＳトランジスタＭＮ８により生成されるバイアス電圧を受信し、第十二ＮＭＯＳトランジスタＭＮ１２及び第十五ＮＭＯＳトランジスタＭＮ１５のゲートはバイアス回路２の第九ＮＭＯＳトランジスタＭＮ９により生成されるバイアス電圧を受信する。

【0065】

より具体的には、第二差動増幅モジュール３２ａは第十ＰＭＯＳトランジスタＭＰ１０、第十一ＰＭＯＳトランジスタＭＰ１１、第十二ＰＭＯＳトランジスタＭＰ１２、第十三ＰＭＯＳトランジスタＭＰ１３、第十四ＰＭＯＳトランジスタＭＰ１４及び第十五ＰＭＯＳトランジスタＭＰ１５を含む。第十ＰＭＯＳトランジスタＭＰ１０のソースは電源電圧Ｖｄｄに接続され、ゲートは増幅回路３の非反転入力端子ｉｎ＋に接続され、ドレインは第十一ＰＭＯＳトランジスタＭＰ１１のソースに接続される。第十一ＰＭＯＳトランジスタＭＰ１１のドレインは第十二ＰＭＯＳトランジスタＭＰ１２のソースに接続される。第十二ＰＭＯＳトランジスタＭＰ１２のドレインは増幅回路３の反転出力端子ｏｕｔ－に接続される。第十ＰＭＯＳトランジスタＭＰ１０、第十一ＰＭＯＳトランジスタＭＰ１１及び第十二ＰＭＯＳトランジスタＭＰ１２はカスコード構造を構成する。第十三ＰＭＯＳトランジスタＭＰ１３のソースは電源電圧Ｖｄｄに接続され、ゲートは増幅回路３の反転入力端子ｉｎ－に接続され、ドレインは第十四ＰＭＯＳトランジスタＭＰ１４のソースに接続される。第十四ＰＭＯＳトランジスタＭＰ１４のドレインは第十五ＰＭＯＳトランジスタＭＰ１５のソースに接続される。第十五ＰＭＯＳトランジスタＭＰ１５のドレインは増幅回路３の非反転出力端子ｏｕｔ＋に接続される。第十三ＰＭＯＳトランジスタＭＰ１３、第十四ＰＭＯＳトランジスタＭＰ１４及び第十五ＰＭＯＳトランジスタＭＰ１５はカスコード構造を構成する。第十ＰＭＯＳトランジスタＭＰ１０及び第十三ＰＭＯＳトランジスタＭＰ１３のゲートはバイアス回路２の第七ＰＭＯＳトランジスタＭＰ７により生成されるバイアス電圧を受信し、第十一ＰＭＯＳトランジスタＭＰ１１及び第十四ＰＭＯＳトランジスタＭＰ１４のゲートはバイアス回路２の第八ＰＭＯＳトランジスタＭＰ８により生成されるバイアス電圧を受信し、第十二ＰＭＯＳトランジスタＭＰ１２及び第十五ＰＭＯＳトランジスタＭＰ１５のゲートはバイアス回路２の第九ＰＭＯＳトランジスタＭＰ９により生成されるバイアス電圧を受信する。

【0066】

具体的には、本発明の一つの実現手段として、増幅回路３において主増幅トランジスタ以外の他のトランジスタのゲートはそれぞれ１つのゲートコンデンサに接続される。ＰＭＯＳトランジスタに接続されるゲートコンデンサの他端は電源電圧Ｖｄｄに接続され、ＮＭＯＳトランジスタに接続されるゲートコンデンサの他端は接地される。図２に示すように、第一ゲートコンデンサＣ５の一端は第十一ＮＭＯＳトランジスタＭＮ１１のゲートに接続され、他端は接地される。第二ゲートコンデンサＣ６の一端は第十二ＮＭＯＳトランジスタＭＮ１２のゲートに接続され、他端は接地される。第三ゲートコンデンサＣ７の一端は第十四ＮＭＯＳトランジスタＭＮ１４のゲートに接続され、他端は接地される。第四ゲートコンデンサＣ８の一端は第十五ＮＭＯＳトランジスタＭＮ１５のゲートに接続され、他端は接地される。第十ＮＭＯＳトランジスタＭＮ１０、第十一ＮＭＯＳトランジスタＭＮ１１及び第十二ＮＭＯＳトランジスタＭＮ１２のドレイン電圧は第一ゲートコンデンサＣ５及び第二ゲートコンデンサＣ６の容量値及び比率によって決定される。第十三ＮＭＯＳトランジスタＭＮ１３、第十四ＮＭＯＳトランジスタＭＮ１４及び第十五ＮＭＯＳトランジスタＭＮ１５のドレイン電圧は第三ゲートコンデンサＣ７及び第四ゲートコンデンサＣ８の容量値及び比率によって決定される。第五ゲートコンデンサＣ９の一端は第十一ＰＭＯＳトランジスタＭＰ１１のゲートに接続され、他端は電源電圧Ｖｄｄに接続される。第六ゲートコンデンサＣ１０の一端は第十二ＰＭＯＳトランジスタＭＰ１２のゲートに接続され、他端は電源電圧Ｖｄｄに接続される。第七ゲートコンデンサＣ１１の一端は第十四ＰＭＯＳトランジスタＭＰ１４のゲートに接続され、他端は電源電圧Ｖｄｄに接続される。第八ゲートコンデンサＣ１２の一端は第十五ＰＭＯＳトランジスタＭＰ１５のゲートに接続され、他端は電源電圧Ｖｄｄに接続される。第十ＰＭＯＳトランジスタＭＰ１０、第十一ＰＭＯＳトランジスタＭＰ１１及び第十二ＰＭＯＳトランジスタＭＰ１２のドレイン電圧は第五ゲートコンデンサＣ９及び第六ゲートコンデンサＣ１０の容量値及び比率によって決定される。第十三ＰＭＯＳトランジスタＭＰ１３、第十四ＰＭＯＳトランジスタＭＰ１４及び第十五ＰＭＯＳトランジスタＭＰ１５のドレイン電圧は第七ゲートコンデンサＣ１１及び第八ゲートコンデンサＣ１２の容量値及び比率によって決定される。

【0067】

具体的には、本発明の一つの実現手段として、増幅回路３において各主増幅トランジスタのゲートは更に、１つの入力コンデンサをそれぞれ介して増幅回路３の対応する入力端子に接続される。図２に示すように、第十ＮＭＯＳトランジスタＭＮ１０及び第十ＰＭＯＳトランジスタＭＰ１０のゲートは第一入力コンデンサＣ１３及び第二入力コンデンサＣ１５をそれぞれ介して増幅回路３の非反転入力端子ｉｎ＋に接続され、第十三ＮＭＯＳトランジスタＭＮ１３及び第十三ＰＭＯＳトランジスタ１３のゲートは第三入力コンデンサＣ１４及び第四入力コンデンサＣ１６をそれぞれ介して増幅回路３の反転入力端子ｉｎ－に接続される。

【0068】

本実施形態において、増幅回路３の出力端子は出力インダクタを経由して負荷ＲＬに接続され、出力端子コモンモード電圧は出力インダクタの一次コイルのセンタータップＣＴＰから取得される。実際に使用する際には、本実施形態に限らず、増幅回路３の出力端子は必要に応じて相応の素子に接続させることができ、相応のノードから出力端子コモンモード電圧が取得される。

【0069】

本発明は、直接サンプリング、直接フィードバックする方法によってバイアス回路と信号経路を機能面で実質的に絶縁させることを実現するだけでなく、バイアス精度、バイアストラッキング及びバイアス帯域幅が制限されるという課題を永遠に解決する。また、本発明はナノレベルのＣＭＯＳプロセスにおいて、複数段に縦続接続されるミラー電流のゲートバイアス構造を採用することで、従来のゲートバイアス技術における精度が不十分であるという課題を効果的に克服するだけでなく、一般的なフィードバックループを放逐することでバイアス回路の帯域幅を効果的に拡張する。

【0070】

実施形態２
図６に示すように、本実施形態はバイアス回路２及び対応する電力増幅器を提供する。実施形態１のものと異なる点は、電力増幅器におけるバイアス回路２及び増幅回路３はいずれも４つのトランジスタがスタックされる構造であり、かつ、第一差動増幅モジュール３１ｂの各トランジスタはＰＭＯＳトランジスタであり、第二差動増幅モジュール３２ｂの各トランジスタはＮＭＯＳトランジスタであることである。

【0071】

図６に示すように、バイアス回路２はフィードバックモジュール２１、第一バイアスモジュール２２ｂ及び第二バイアスモジュール２３ｂを含む。

【0072】

具体的には、フィードバックモジュール２１の出力端子は第一差動増幅モジュール３１ｂの主増幅トランジスタのゲートに接続される。

【0073】

具体的には、第一バイアスモジュール２２ｂは電源電圧Ｖｄｄとグランドとの間に直列接続される第三電流源Ｉｂ３ｂ及び第一トランジスタスタック構造２２１ｂを含む。第一トランジスタスタック構造２２１ｂは４つのＰＭＯＳトランジスタを含み、実施形態１の第二トランジスタスタック構造２３１ａをベースにしてミラー電流源が１段追加される。第十六ＰＭＯＳトランジスタＭＰ１６のソースは第九ＰＭＯＳトランジスタＭＰ９のドレインに接続され、ゲート及びドレインは第三電流源Ｉｂ３ｂに接続される。第十六ＰＭＯＳトランジスタＭＰ１６のゲートは第二十三抵抗Ｒ２３及び第二十四抵抗Ｒ２４をそれぞれ介してバイアス電圧を出力する。第七ＰＭＯＳトランジスタＭＰ７はバイアス電圧を出力しない。

【0074】

具体的には、第二バイアスモジュール２３ｂは電源電圧Ｖｄｄとグランドとの間に直列接続される第四電流源Ｉｂ４ｂ及び第二トランジスタスタック構造２３１ｂを含む。第二トランジスタスタック構造２３１ｂは４つのＮＭＯＳトランジスタを含み、実施形態１の第一トランジスタスタック構造２２１ａをベースにしてミラー電流源が１段追加される。第十六ＮＭＯＳトランジスタＭＮ１６のソースは第九ＮＭＯＳトランジスタＭＮ９のドレインに接続され、ゲート及びドレインは第四電流源Ｉｂ４ｂに接続される。第十六ＮＭＯＳトランジスタＭＮ１６のゲートは第二十一抵抗Ｒ２１及び第二十二抵抗Ｒ２２をそれぞれ介してバイアス電圧を出力する。第七ＮＭＯＳトランジスタＭＮ７のゲートは第十九抵抗Ｒ１９及び第二十抵抗Ｒ２０をそれぞれ介してバイアス電圧を出力し、第二差動増幅モジュール３２ａの主増幅トランジスタのゲートに供給する。第四コンデンサＣ４ｂの一端は第七ＮＭＯＳトランジスタＭＮ７のゲートに接続され、他端は接地される。

【0075】

具体的には、第一差動増幅モジュール３１ｂは４つのトランジスタをスタックするＰ型トランジスタ差動対であり、実施形態１の第二差動増幅モジュール３２ａをベースにしてスタック構造が１段追加される。第十七ＰＭＯＳトランジスタＭＰ１７のソースは第十二ＰＭＯＳトランジスタＭＰ１２のドレインに接続され、ドレインは増幅回路３の非反転出力端子ｏｕｔ－に接続される。第十八ＰＭＯＳトランジスタＭＰ１８のソースは第十五ＰＭＯＳトランジスタＭＰ１５のドレインに接続され、ドレインは増幅回路３の反転出力端子ｏｕｔ＋に接続される。第十七ＰＭＯＳトランジスタＭＰ１７及び第十八ＰＭＯＳトランジスタＭＰ１８のゲートはバイアス回路２の第十六ＰＭＯＳトランジスタＭＰ１６により生成されるバイアス電圧を受信し、第九ゲートコンデンサＣ１９及び第十ゲートコンデンサＣ２０にそれぞれ接続され、第九ゲートコンデンサＣ１９及び第十ゲートコンデンサＣ２０の他端は電源電圧Ｖｄｄに接続される。

【0076】

具体的には、第二差動増幅モジュール３２ｂは４つのトランジスタをスタックするＮ型トランジスタ差動対であり、実施形態１の第一差動増幅モジュール３１ａをベースにしてスタック構造が１段追加される。第十七ＮＭＯＳトランジスタＭＮ１７のソースは第十二ＮＭＯＳトランジスタＭＮ１２のドレインに接続され、ドレインは増幅回路３の反転出力端子ｏｕｔ－に接続される。第十八ＮＭＯＳトランジスタＭＮ１８のソースは第十五ＮＭＯＳトランジスタＭＮ１５のドレインに接続され、ドレインは増幅回路３の非反転出力端子ｏｕｔ＋に接続される。第十七ＮＭＯＳトランジスタＭＮ１７及び第十八ＮＭＯＳトランジスタＭＮ１８のゲートはバイアス回路２の第十六ＮＭＯＳトランジスタＭＮ１６により生成されるバイアス電圧を受信し、第十一ゲートコンデンサＣ１７及び第十二ゲートコンデンサＣ１８にそれぞれ接続され、第十一ゲートコンデンサＣ１７及び第十二ゲートコンデンサＣ１８の他端は接地される。

【0077】

説明すべき点として、本実施形態において、各差動モジュールの片側にスタックされるトランジスタのドレイン電圧は対応する３つのゲートコンデンサの容量値及び比率によって決定されるが、ここでは詳細に述べない。他の構造、原理は実施形態１と類似しており、ここでは詳細に述べない。

【0078】

以上に述べたことをまとめれば、本発明はバイアス回路及び電力増幅器を提供し、フィードバックモジュール、第一バイアスモジュール及び第二バイアスモジュールを含み、フィードバックモジュールの第一入力端子は増幅回路の出力端子コモンモード電圧に接続され、第二入力端子は基準電圧に接続され、出力端子は第一差動増幅モジュールの主増幅トランジスタのゲートに接続される。出力端子コモンモード電圧と基準電圧の差分に基づいて対応する主増幅トランジスタのゲート電圧を調整することによって、出力端子コモンモード電圧の値を基準電圧の値に等しくさせる。第一バイアスモジュールは第一差動増幅モジュールにおける主増幅トランジスタ以外の他のトランジスタに対応するバイアス電圧を供給する。第二バイアスモジュールは第二差動増幅モジュールの各トランジスタに対応するバイアス電圧を供給する。第一差動増幅モジュールの各トランジスタはＮＭＯＳトランジスタであり、第二差動増幅モジュールの各トランジスタはＰＭＯＳトランジスタである。又は、第一差動増幅モジュールの各トランジスタはＰＭＯＳトランジスタであり、第二差動増幅モジュールの各トランジスタはＮＭＯＳトランジスタである。本発明におけるバイアス回路及び電力増幅器は、増幅回路の出力端子コモンモード電圧を直接サンプリング、直接フィードバックすることよって増幅器の出力端子コモンモード電圧が正確に制御される。また、抵抗とコンデンサを組み合わせた補償回路によって直接フィードバックループの安定が保証され、直接フィードバックループの帯域幅を４～１０倍拡張させることができる。複数スタックされるトランジスタの特徴に基づくと、複数段に縦続接続されるミラー電流源のバイアス回路を導入することで、追加のフィードバックループが完全に省略されるだけでなく、バイアス回路の有効帯域幅及び有効バイアスの精度が高まる。したがって、本発明は従来技術における種々の欠点を効果的に克服し、高度な産業利用価値を有する。

【0079】

上述の実施形態は本発明の原理及びその効果を例示的に説明するにすぎず、本発明を限定するためのものではない。本技術を熟知する者であれば、本発明の精神及び範囲を逸脱せずに上述の実施形態に対する補足又は変更を行うことができる。したがって、当業者が本発明で開示する精神と技術思想を逸脱することなく完了するあらゆる等価の補足又は変更は、依然として本発明の請求の範囲に含まれる。

【符号の説明】

【0080】

２ バイアス回路
３ 増幅回路
１１ ２つのトランジスタがスタックされる増幅器
１２ ゲートバイアス回路
２１ フィードバックモジュール
２２ａ、２２ｂ 第一バイアスモジュール
２３ａ、２３ｂ 第二バイアスモジュール
３１ａ、３１ｂ 第一差動増幅モジュール
３２ａ、３２ｂ 第二差動増幅モジュール
１２１、１２２ オペアンプ
２１１ 演算増幅器
２１１ａ 演算増幅ユニット
２１１ｂ 周波数補償ユニット
２２１ａ、２２１ｂ 第一トランジスタスタック構造
２３１ａ、２３１ｂ 第二トランジスタスタック構造

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【外国語明細書】