特開 2024-62912 主増幅回路及び高周波電力増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024062912

(43)【公開日】2024-05-10

(54)【発明の名称】主増幅回路及び高周波電力増幅器

(51)【国際特許分類】

   H03F 1/22 20060101AFI20240501BHJP

   H03F 3/24 20060101ALI20240501BHJP

   H03F 3/45 20060101ALI20240501BHJP

   H03F 3/30 20060101ALI20240501BHJP

   H03F 1/52 20060101ALI20240501BHJP

   H03F 1/02 20060101ALI20240501BHJP

【ＦＩ】

H03F1/22

H03F3/24

H03F3/45

H03F3/30

H03F1/52 220

H03F1/02

【審査請求】有

【請求項の数】15

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023023823

(22)【出願日】2023-02-17

(31)【優先権主張番号】202211312865.2

(32)【優先日】2022-10-25

(33)【優先権主張国・地域又は機関】CN

(71)【出願人】

【識別番号】521492252

【氏名又は名称】上海物騏微電子有限公司

【氏名又は名称原語表記】Ｓｈａｎｇｈａｉ ＷＵＱＩ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．， Ｌｔｄ．

【住所又は居所原語表記】Ｂｕｉｌｄｉｎｇ Ｎｏ．１＆２， Ｎｏ．３３３ Ｈａｉｙａｎｇｙｉ Ｒｏａｄ， Ｌｉｎ－ｇａｎｇ Ｎｅｗ Ａｒｅａ， Ｐｉｌｏｔ Ｆｒｅｅ Ｔｒａｄｅ Ｚｏｎｅ， Ｓｈａｎｇｈａｉ， ２０１３０６ Ｃｈｉｎａ

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(74)【代理人】

【識別番号】100196117

【弁理士】

【氏名又は名称】河合 利恵

(72)【発明者】

【氏名】古強

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA12

5J500AA18

5J500AA41

5J500AC21

5J500AC36

5J500AC57

5J500AC92

5J500AF01

5J500AF09

5J500AF15

5J500AH10

5J500AH17

5J500AH25

5J500AH29

5J500AH35

5J500AK03

5J500AK29

5J500AK47

5J500AM08

5J500AM17

5J500AM21

5J500AS14

5J500AT02

5J500DN22

5J500DP01

5J500WU09

(57)【要約】

【課題】低雑音、高電力効率、高直線性、高集積度及び低コストを同時に実現する。
【解決手段】本発明は主増幅回路及び高周波電力増幅器を提供し、２つのＰ型トランジスタ増幅モジュール及び２つのＮ型トランジスタ増幅モジュールを含み、増幅モジュールはＫつのトランジスタをスタックして構成するカスコード構造を含む。第一Ｐ型トランジスタ増幅モジュール、第一Ｎ型増幅モジュールの主増幅トランジスタのゲートは非反転入力端子に接続され、第一Ｐ型トランジスタ増幅モジュールと第一Ｎ型トランジスタ増幅モジュールの接続ノードは反転出力端子に接続される。第二Ｐ型トランジスタ増幅モジュール、第二Ｎ型トランジスタ増幅モジュールの主増幅トランジスタのゲートは反転入力端子に接続され、第二Ｐ型トランジスタ増幅モジュールと第二Ｎ型トランジスタ増幅モジュールの接続ノードは非反転出力端子に接続される。
【選択図】図４

【特許請求の範囲】

【請求項1】

高周波電力増幅器に応用される主増幅回路であって、
前記主増幅回路は、２つのＰ型トランジスタ増幅モジュール及び２つのＮ型トランジスタ増幅モジュールを少なくとも含み、前記Ｐ型トランジスタ増幅モジュールはＫつのＰＭＯＳトランジスタをスタックして構成するカスコード構造を含み、前記Ｎ型トランジスタ増幅モジュールはＫつのＮＭＯＳトランジスタをスタックして構成するカスコード構造を含み、Ｋは３以上かつ５以下の自然数であり、
第一Ｐ型トランジスタ増幅モジュールと第一Ｎ型トランジスタ増幅モジュールは電源電圧とグランドとの間に順次直列接続され、前記第一Ｐ型トランジスタ増幅モジュール及び前記第一Ｎ型トランジスタ増幅モジュールの主増幅トランジスタのゲートは前記主増幅回路の非反転入力端子に接続され、前記第一Ｐ型トランジスタ増幅モジュールと前記第一Ｎ型トランジスタ増幅モジュールの接続ノードは前記主増幅回路の反転出力端子に接続され、
第二Ｐ型トランジスタ増幅モジュールと第二Ｎ型トランジスタ増幅モジュールは電源電圧とグランドとの間に順次直列接続され、前記第二Ｐ型トランジスタ増幅モジュール及び前記第二Ｎ型トランジスタ増幅モジュールの主増幅トランジスタのゲートは前記主増幅回路の反転入力端子に接続され、前記第二Ｐ型トランジスタ増幅モジュールと前記第二Ｎ型トランジスタ増幅モジュールの接続ノードは前記主増幅回路の非反転出力端子に接続され、
前記Ｐ型トランジスタ増幅モジュール及び前記Ｎ型トランジスタ増幅モジュールにおいて各トランジスタのゲートは対応するバイアス電圧に接続されることを特徴とする主増幅回路。

【請求項2】

前記Ｐ型トランジスタ増幅モジュールと前記Ｎ型トランジスタ増幅モジュールにおいて各主増幅トランジスタのバイアス電圧は同一のバイアス電流により生成されることを特徴とする請求項１に記載の主増幅回路。

【請求項3】

各Ｐ型トランジスタ増幅モジュール及び各Ｎ型トランジスタ増幅モジュールにおいて前記主増幅回路の出力端子に近接するトランジスタのゲートはそれぞれ１つのＲＣモジュールに接続され、各ＲＣモジュールはいずれも第一抵抗及び第一コンデンサを含み、前記第一抵抗は前記主増幅回路の出力端子に近接するトランジスタのゲートとドレインとの間に接続され、前記第一コンデンサの一端は前記主増幅回路の出力端子に近接するトランジスタのゲートに接続され、前記Ｐ型トランジスタ増幅モジュールに接続される各第一コンデンサの他端は電源電圧に接続され、前記Ｎ型トランジスタ増幅モジュールに接続される各第一コンデンサの他端は接地されることを特徴とする請求項１に記載の主増幅回路。

【請求項4】

各Ｐ型トランジスタ増幅モジュール及び各Ｎ型トランジスタ増幅モジュールの中間段トランジスタのゲートは対応するバイアス電圧を受信し、１つのゲートコンデンサにそれぞれ接続され、前記Ｐ型トランジスタ増幅モジュールに接続されるゲートコンデンサの他端は電源電圧に接続され、前記Ｎ型トランジスタ増幅モジュールに接続されるゲートコンデンサの他端は接地されることを特徴とする請求項１に記載の主増幅回路。

【請求項5】

Ｋは３に設定されることを特徴とする請求項１ないし４のいずれか１項に記載の主増幅回路。

【請求項6】

前記電源電圧は３Ｖ～３．５Ｖであることを特徴とする請求項５に記載の主増幅回路。

【請求項7】

各主増幅トランジスタのゲートは更に、それぞれ１つの入力コンデンサを介して前記主増幅回路の対応する入力端子に接続されることを特徴とする請求項１に記載の主増幅回路。

【請求項8】

高周波電力増幅器であって、
前置増幅回路、第一インピーダンス整合回路、第二インピーダンス整合回路及び請求項１ないし４のいずれか１項に記載の主増幅回路を含み、
前記前置増幅回路の入力端子は高周波入力信号を受信し、前記高周波入力信号に対して初歩的な増幅を行って前記主増幅回路の歪みを補償し、
前記第一インピーダンス整合回路は前記前置増幅回路の出力端子と前記主増幅回路の入力端子との間に接続され、前記前置増幅回路と前記主増幅回路との間のインピーダンス整合を実現するのに用いられ、
前記主増幅回路は前記第一インピーダンス整合回路の出力信号を増幅し、
前記第二インピーダンス整合回路は前記主増幅回路の出力端子に接続され、前記主増幅回路と出力側との間のインピーダンス整合を実現するのに用いられることを特徴とする高周波電力増幅器。

【請求項9】

前記前置増幅回路は第一ＰＭＯＳ差動増幅モジュール及び第一ＮＭＯＳ差動増幅モジュールを含み、
前記第一ＰＭＯＳ差動増幅モジュールのソースは電源電圧に接続され、差動入力端子は前記前置増幅回路の非反転入力端子と反転入力端子とにそれぞれ接続され、差動出力端子は前記前置増幅回路の反転出力端子と非反転出力端子とにそれぞれ接続され、
前記第一ＮＭＯＳ差動増幅モジュールのソースは接地され、差動入力端子は前記前置増幅回路の非反転入力端子と反転入力端子とにそれぞれ接続され、差動出力端子は前記前置増幅回路の反転出力端子と非反転出力端子とにそれぞれ接続され、
前記第一ＰＭＯＳ差動増幅モジュールの入力段トランジスタのゲートは同一のバイアス電圧に接続され、前記第一ＮＭＯＳ差動増幅モジュールの入力段トランジスタのゲートは同一のバイアス電圧に接続されることを特徴とする請求項８に記載の高周波電力増幅器。

【請求項10】

前記第一ＰＭＯＳ差動増幅モジュール及び前記第一ＮＭＯＳ差動増幅モジュールの入力段トランジスタのゲートは更に、それぞれ１つの入力コンデンサを介して前記前置増幅回路の対応する入力端子に接続されることを特徴とする請求項９に記載の高周波電力増幅器。

【請求項11】

前記前置増幅回路は第一カスコードモジュール及び第二カスコードモジュールを含み、前記第一カスコードモジュールの入力端子は前記前置増幅回路の非反転入力端子に接続され、前記第一カスコードモジュールの出力端子は前記前置増幅回路の反転出力端子に接続され、前記第二カスコードモジュールの入力端子は前記前置増幅回路の反転入力端子に接続され、前記第二カスコードモジュールの出力端子は前記前置増幅回路の非反転出力端子に接続されることを特徴とする請求項８に記載の高周波電力増幅器。

【請求項12】

前記高周波電力増幅器は入力バッファ回路、第三インピーダンス整合回路及び第四インピーダンス整合回路を更に含み、
前記第三インピーダンス整合回路は前記高周波入力信号と前記入力バッファ回路の入力端子との間に接続され、入力側と前記入力バッファ回路との間のインピーダンス整合を実現するのに用いられ、
前記第四インピーダンス整合回路は前記入力バッファ回路の出力端子と前記前置増幅回路の入力端子との間に接続され、前記入力バッファ回路と前記前置増幅回路との間のインピーダンス整合を実現するのに用いられることを特徴とする請求項８に記載の高周波電力増幅器。

【請求項13】

前記入力バッファ回路は電流源、第二ＰＭＯＳ差動増幅モジュール及び第二ＮＭＯＳ差動増幅モジュールを含み、
前記電流源の一端は電源電圧に接続され、他端は前記第二ＰＭＯＳ差動増幅モジュールのソースに接続され、
前記第二ＰＭＯＳ差動増幅モジュールの差動入力端子は前記入力バッファ回路の非反転入力端子と反転入力端子とにそれぞれ接続され、差動出力端子は前記入力バッファ回路の反転出力端子と非反転出力端子とにそれぞれ接続され、
前記第二ＮＭＯＳ差動増幅モジュールのソースは接地され、差動入力端子は前記入力バッファ回路の非反転入力端子と反転入力端子とにそれぞれ接続され、差動出力端子は前記入力バッファ回路の反転出力端子と非反転出力端子とにそれぞれ接続され、
前記第二ＰＭＯＳ差動増幅モジュール及び前記第二ＮＭＯＳ差動増幅モジュールにおいて各トランジスタのゲートとドレインとの間には抵抗が１つ設けられ、前記第二ＰＭＯＳ差動増幅モジュール及び前記第二ＮＭＯＳ差動増幅モジュールの入力端子は１つの入力コンデンサを介して前記入力バッファ回路の対応する入力端子に接続されることを特徴とする請求項１２に記載の高周波電力増幅器。

【請求項14】

前記第二ＰＭＯＳ差動増幅モジュールと前記電流源の接続ノードには、接地コンデンサが更に接続されることを特徴とする請求項１３に記載の高周波電力増幅器。

【請求項15】

各インピーダンス整合回路は誘導変圧器であることを特徴とする請求項８に記載の高周波電力増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は集積回路設計分野に関し、特に、主増幅回路及び高周波電力増幅器に関する。

【背景技術】

【0002】

５Ｇ及び６Ｇの通信技術が発展するにつれて、共存させなければならない信号周波数帯域はますます多くなり、対応する半導体チップの集積密度も高まっているが、集積モジュールが多すぎるとチップの放熱、信頼性、寿命、コスト等、多くの課題が生じる。現在の半導体プロセスに基づいてこれらの課題を効果的に解決できる唯一の方法が、集積モジュールの効率、性能（直線性）、及び集積度をできる限り高めることであることは明らかである。

【0003】

高周波電力増幅器（パワーアンプ）は高周波チップにおける重要なモジュールであり、その消費電力は高周波チップ全体の約半分（４０～５０％）を占める。図１に示すように、パワーアンプ２の主な機能は、周波数変換器１が供給する高周波信号を増幅し、バラン３を経由してアンテナ４を駆動させることによって、空間に無線信号を放出することである。理想的なパワーアンプは、入力端子の信号が最小のオンチップ電力損失によって歪みなく増幅して、アンテナに伝送するものであり、そのため、パワーアンプの電力効率、直線性、集積度等を高めることは発展の要となる。このほか、信号の伝送距離と電力の大きさとは関係しており、直線性が満たされることを前提に、できる限り大きなパワーアンプ出力電力を追求することも、発展の重要要素である。

【0004】

図２に示すのは集積高周波電力増幅器２であり、２段増幅器からなる。第一段は前置増幅器２ａであり、主な機能は信号に対して初歩的な増幅を行い、かつ、パワーアンプ入力端子と主増幅器２ｃを絶縁させることである。第二段は主増幅器２ｃであり、信号に対する増幅及び増強は主にこの段によって実現されるため、主増幅器２ｃがパワーアンプ全体の効率、直線性及び出力電力の大きさを決定する。前置増幅器２ａと主増幅器２ｃとの間には整合回路２ｂが更に設けられ、インピーダンス整合を実現するのに用いられる。一般的な前置増幅器２ａの構造は主増幅器２ｃの構造と類似しているか一致している。主増幅器２ｃにおいてはトランジスタＭ１及びＭ２が差動対をなし、主増幅トランジスタが形成される。高出力電力を得るために、主増幅器２ｃの電源電圧Ｖｄｄは一般的に基本トランジスタＭ１及びＭ２の定格動作電圧（定格動作電圧を超えたトランジスタは容易に焼損する）よりもはるかに高いものでなければならず、例えば、２２ｎｍ ＣＭＯＳプロセスにおいて基本トランジスタの定格動作電圧は１．２Ｖよりも小さいが、約１Ｗの出力電力を得るためには電源電圧Ｖｄｄは少なくとも３．２Ｖより大きくなければならない。それゆえ、トランジスタの安全を保証するために、トランジスタＭ１及びＭ２の上面にトランジスタＭ３及びＭ４を更に重畳させることでトランジスタＭ１及びＭ２の電圧降下を分担する。トランジスタＭ３及びＭ４が受けなければならない電圧は１．２Ｖを超えるため、トランジスタＭ３及びＭ４には基本トランジスタを選択することができなくなり、大きいサイズの高圧トランジスタを選択して使用しなければならなくなるが、この選択によって、パワーアンプが得られる最大の電力効率がやむを得なく制限される。

【0005】

トランジスタＭ１及びＭ２であるかトランジスタＭ３及びＭ４であるかにかかわらず、大信号非直線性特性がいずれも強いために、トランジスタＭ５及びＭ６を追加して一部の非直線性を補償する必要があるが、トランジスタＭ５及びＭ６の追加によって２段間の容量性負荷が増加することは疑う余地がなく、更には電力効率を下げることにもなる。トランジスタＭ５及びＭ６はトランジスタＭ１及びＭ２における容量の非直線性を補償することしかできず、他の非直線性は差動対Ｍ３及びＭ４のプッシュプル特性によって一部がキャンセルされる。このため、かなりの部分の非直線性が負荷ＲＬに伝達してしまい、パワーアンプ２の直線性が不十分なものになる。このほか、図３に示すように、信号歪みによって主増幅器２ｃ出力端子の非ゼロ電流ＩＤ及び非ゼロ電圧Ｖｏｕｔが同時出現する時間が長くなり、消費電力が追加されてしまうため、パワーアンプ全体の電力効率が更に制限される。

【0006】

また、出力電力の増加に伴い、出力インピーダンス不整合がある状況下において、トランジスタＭ３及びＭ４はより高い電圧を受けることになり、トランジスタＭ３及びＭ４が破損するリスクが生じる。それによって、出力不整合による定在波比（ＶＳＷＲ）保護回路（図面には示されていない）を導入しなければならなくなり、回路のコストを更に増加させることは疑う余地がない。

【0007】

以上をまとめれば、図２における高周波電力増幅器２には以下の課題が存在する。（１）高圧トランジスタＭ３及びＭ４によってパワーアンプが得られる電力効率が制限される。トランジスタＭ３及びＭ４は（基本トランジスタＭ１及びＭ２と比べると）相互コンダクタンス利得が小さいだけでなく、それ自体がより大きな寄生容量パラメータを有しており、それによってより多くの電力が消費される。（２）大信号非直線性特性の補償は十分なものではなく、追加される補償回路（トランジスタ）自体も電力を消費するため、より高い電力効率が得られなくなるだけでなく、直線性を更に高めることも難しくなる。（３）一般的なＣＭＯＳプロセスにおけるトランジスタの相互コンダクタンス利得は普遍的に低いため、簡単な差動式プッシュプルのみによる増幅は負荷に対する駆動力が十分に強くない。これでは出力における非ゼロ電圧と非ゼロ電流の重複面積が増加してしまい、パワーアンプの電力効率が更に制限される。（４）トランジスタＭ３及びＭ４が受けなければならない電圧は最大で電源電圧Ｖｄｄの２倍に達する可能性があるが、従来技術において電源電圧Ｖｄｄを更に増加させることが不可能であることは明らかである。（５）出力不整合による定在波比保護回路を追加する必要があるため、回路コストが別途増加する。したがって、パワーアンプの電力効率、直線性、集積度及び出力電力を高めると同時にどのようにしてコストを低くするかは、当業者にとって早急に解決を要する課題の一つとなっている。

【0008】

注意すべきは、以上の技術背景に対する紹介は、本願の技術的解決手段を明確かつ完全に説明しやすくするためのものであり、当業者が理解しやすくなるように叙述したものにすぎない。これらの解決手段が本願の背景技術の部分において説明されたことのみによって、上述の技術的解決手段が当業者にとって公知のものであると考えることはできない。

【発明の概要】

【発明が解決しようとする課題】

【0009】

以上に述べた従来技術の欠点に鑑み、本発明の目的は、従来技術において高周波電力増幅器は高電力効率、高性能、高集積度、高出力電力、低コストを同時に実現できないという課題を解決するための主増幅回路及び高周波電力増幅器を提供することにある。

【0010】

上述の目的及びその他関連の目的を実現するために、本発明は主増幅回路を提供し、高周波電力増幅器に応用される。前記主増幅回路は、２つのＰ型トランジスタ増幅モジュール及び２つのＮ型トランジスタ増幅モジュールを少なくとも含む。前記Ｐ型トランジスタ増幅モジュールはＫつのＰＭＯＳトランジスタをスタックして構成するカスコード構造を含み、前記Ｎ型トランジスタ増幅モジュールはＫつのＮＭＯＳトランジスタをスタックして構成するカスコード構造を含み、Ｋは３以上かつ５以下の自然数である。

【0011】

第一Ｐ型トランジスタ増幅モジュールと前記第一Ｎ型トランジスタ増幅モジュールは電源電圧とグランドとの間に順次直列接続され、前記第一Ｐ型トランジスタ増幅モジュール及び前記第一Ｎ型トランジスタ増幅モジュールの主増幅トランジスタのゲートは前記主増幅回路の非反転入力端子に接続され、前記第一Ｐ型トランジスタ増幅モジュールと前記第一Ｎ型トランジスタ増幅モジュールの接続ノードは前記主増幅回路の反転出力端子に接続される。

【0012】

第二Ｐ型トランジスタ増幅モジュールと前記第二Ｎ型トランジスタ増幅モジュールは電源電圧とグランドとの間に順次直列接続され、前記第二Ｐ型トランジスタ増幅モジュール及び前記第二Ｎ型トランジスタ増幅モジュールの主増幅トランジスタのゲートは前記主増幅回路の反転入力端子に接続され、前記第二Ｐ型トランジスタ増幅モジュールと前記第二Ｎ型トランジスタ増幅モジュールの接続ノードは前記主増幅回路の非反転出力端子に接続される。

【0013】

前記Ｐ型トランジスタ増幅モジュール及び前記Ｎ型トランジスタ増幅モジュールにおいて各トランジスタのゲートは対応するバイアス電圧に接続される。

【0014】

選択可能に、前記Ｐ型トランジスタ増幅モジュールと前記Ｎ型トランジスタ増幅モジュールにおいて各主増幅トランジスタのバイアス電圧は同一のバイアス電流により生成される。

【0015】

選択可能に、各Ｐ型トランジスタ増幅モジュール及び各Ｎ型トランジスタ増幅モジュールにおいて前記主増幅回路の出力端子に近接するトランジスタのゲートはそれぞれ１つのＲＣモジュールに接続され、各ＲＣモジュールはいずれも第一抵抗及び第一コンデンサを含む。前記第一抵抗は前記主増幅回路の出力端子に近接するトランジスタのゲートとドレインとの間に接続され、前記第一コンデンサの一端は前記主増幅回路の出力端子に近接するトランジスタのゲートに接続される。前記Ｐ型トランジスタ増幅モジュールに接続される各第一コンデンサの他端は電源電圧に接続され、前記Ｎ型トランジスタ増幅モジュールに接続される各第一コンデンサの他端は接地される。

【0016】

選択可能に、各Ｐ型トランジスタ増幅モジュール及び各Ｎ型トランジスタ増幅モジュールの中間段トランジスタのゲートは対応するバイアス電圧を受信し、１つのゲートコンデンサにそれぞれ接続される。前記Ｐ型トランジスタ増幅モジュールに接続されるゲートコンデンサの他端は電源電圧に接続され、前記Ｎ型トランジスタ増幅モジュールに接続されるゲートコンデンサの他端は接地される。

【0017】

より選択的に、Ｋは３に設定される。

【0018】

より選択的に、前記電源電圧は３Ｖ～３．５Ｖである。

【0019】

より選択的に、各主増幅トランジスタのゲートは更に、それぞれ１つの入力コンデンサを介して前記主増幅回路の対応する入力端子に接続される。

【0020】

上述の目的及びその他関連の目的を実現するために、本発明は高周波電力増幅器を更に提供し、前記高周波電力増幅器は、前置増幅回路、第一インピーダンス整合回路、第二インピーダンス整合回路及び上述の主増幅回路を少なくとも含む。

【0021】

前記前置増幅回路の入力端子は高周波入力信号を受信し、前記高周波入力信号に対して初歩的な増幅を行って前記主増幅回路の歪みを補償する。

【0022】

前記第一インピーダンス整合回路は前記前置増幅回路の出力端子と前記主増幅回路の入力端子との間に接続され、前記前置増幅回路と前記主増幅回路との間のインピーダンス整合を実現するのに用いられる。

【0023】

前記主増幅回路は前記第一インピーダンス整合回路の出力信号を増幅する。

【0024】

前記第二インピーダンス整合回路は前記主増幅回路の出力端子に接続され、前記主増幅回路と出力側との間のインピーダンス整合を実現するのに用いられる。

【0025】

選択可能に、前記前置増幅回路は第一ＰＭＯＳ差動増幅モジュール及び第一ＮＭＯＳ差動増幅モジュールを含む。

【0026】

前記第一ＮＭＯＳ差動増幅モジュールのソースは電源電圧に接続され、差動入力端子は前記前置増幅回路の非反転入力端子と反転入力端子とにそれぞれ接続され、差動出力端子は前記前置増幅回路の反転出力端子と非反転出力端子とにそれぞれ接続される。

【0027】

前記第一ＮＭＯＳ差動増幅モジュールのソースは接地され、差動入力端子は前記前置増幅回路の非反転入力端子と反転入力端子とにそれぞれ接続され、差動出力端子は前記前置増幅回路の反転出力端子と非反転出力端子とにそれぞれ接続される。

【0028】

前記第一ＰＭＯＳ差動増幅モジュールの入力段トランジスタのゲートは同一のバイアス電圧に接続され、前記第一ＮＭＯＳ差動増幅モジュールにおける入力段トランジスタのゲートは同一のバイアス電圧に接続される。

【0029】

選択可能に、前記第一ＰＭＯＳ差動増幅モジュール及び前記第一ＮＭＯＳ差動増幅モジュールの入力段トランジスタのゲートは更に、それぞれ１つの入力コンデンサを介して前記前置増幅回路の対応する入力端子に接続される。

【0030】

選択可能に、前記前置増幅回路は第一カスコードモジュール及び第二カスコードモジュールを含む。前記第一カスコードモジュールの入力端子は前記前置増幅回路の非反転入力端子に接続され、出力端子は前記前置増幅回路の反転出力端子に接続され、前記第二カスコードモジュールの入力端子は前記前置増幅回路の反転入力端子に接続され、出力端子は前記前置増幅回路の非反転出力端子に接続される。

【0031】

選択可能に、前記高周波電力増幅器は入力バッファ回路、第三インピーダンス整合回路及び第四インピーダンス整合回路を更に含む。

【0032】

前記第三インピーダンス整合回路は前記高周波入力信号と前記入力バッファ回路の入力端子との間に接続され、入力側と前記入力バッファ回路との間のインピーダンス整合を実現するのに用いられる。

【0033】

前記第四インピーダンス整合回路は前記入力バッファ回路の出力端子と前記前置増幅回路の入力端子との間に接続され、前記入力バッファ回路と前記前置増幅回路との間のインピーダンス整合を実現するのに用いられる。

【0034】

更に選択可能に、前記入力バッファ回路は電流源、第二ＰＭＯＳ差動増幅モジュール及び第二ＮＭＯＳ差動増幅モジュールを含む。

【0035】

前記電流源の一端は電源電圧に接続され、他端は前記第二ＰＭＯＳ差動増幅モジュールのソースに接続される。

【0036】

前記第二ＰＭＯＳ差動増幅モジュールの差動入力端子は前記入力バッファ回路の非反転入力端子と反転入力端子とにそれぞれ接続され、差動出力端子は前記入力バッファ回路の反転出力端子と非反転出力端子とにそれぞれ接続される。

【0037】

前記第二ＮＭＯＳ差動増幅モジュールのソースは接地され、差動入力端子は前記入力バッファ回路の非反転入力端子と反転入力端子とにそれぞれ接続され、差動出力端子は前記入力バッファ回路の反転出力端子と非反転出力端子とにそれぞれ接続される。

【0038】

前記第二ＰＭＯＳ差動増幅モジュール及び前記第二ＮＭＯＳ差動増幅モジュールにおいて各トランジスタのゲートとドレインとの間には抵抗が１つ設けられる。前記第二ＰＭＯＳ差動増幅モジュール及び第二ＮＭＯＳ差動増幅モジュールの入力端子は１つの入力コンデンサを介して前記入力バッファ回路の対応する入力端子に接続される。

【0039】

更に選択可能に、前記第二ＰＭＯＳ差動増幅モジュールと前記電流源の接続ノードには接地コンデンサが更に接続される。

【0040】

更に選択可能に、各インピーダンス整合回路は誘導変圧器である。

【発明の効果】

【0041】

上述したように、本発明における主増幅回路及び高周波電力増幅器は、以下の有益な効果を有する。

【0042】

（１）本発明における主増幅回路及び高周波電力増幅器は、複数のトランジスタをスタックしたＰＭＯＳ構造及びＮＭＯＳ構造からなるデュアルプッシュプルのパワーアンプアーキテクチャを採用し、デュアルプッシュプルを用いて出力ポートにおける非ゼロ電圧と非ゼロ電流の重複時間を減少させることによって、電力効率を効果的に高める。

【0043】

（２）本発明における主増幅回路及び高周波電力増幅器は、ＲＣフィルタ構造及びコンデンサ分圧の原理を用いて、高電源電圧が重畳する３つの基本トランジスタ間において均等に分布されることを実現する。

【0044】

（３）本発明における主増幅回路及び高周波電力増幅器は、ＰＭＯＳ主増幅トランジスタとＮＭＯＳ主増幅トランジスタが同一のバイアス直流電流を共有することによって、電力効率が高まる。

【0045】

（４）本発明における主増幅回路及び高周波電力増幅器において並列接続される基本ＮＭＯＳ主増幅トランジスタと基本ＰＭＯＳ主増幅トランジスタは、トランジスタの非線形容量が自動的に補償される特性を有し、素子を別途追加する必要なくして、電力効率を高める。

【0046】

（５）本発明における主増幅回路及び高周波電力増幅器は、複数のトランジスタをスタックしたＰＭＯＳ構造と複数のトランジスタをスタックしたＮＭＯＳ構造のバックツーバック接続において、ＰＭＯＳトランジスタにおける非線形相互コンダクタンス利得とＮＭＯＳトランジスタにおける非線形相互コンダクタンス利得を互いにキャンセル又は一部をキャンセルすることができ、直線性を効果的に高める。

【0047】

（６）本発明における主増幅回路及び高周波電力増幅器は、複数のトランジスタをスタックしたＰＭＯＳ構造と複数のトランジスタをスタックしたＮＭＯＳ構造のバックツーバック接続において、主増幅回路における全ての基本トランジスタのノード電圧がいかなる状況下においても主増幅回路の電源電圧を超えることがなく、電圧定在波比保護回路を改めて追加する必要もなく、コストがより低くなる。

【図面の簡単な説明】

【0048】

【図1】図１は従来技術における高周波電力増幅器の動作原理模式図である。

【図2】図２は従来技術における高周波電力増幅器の構造模式図である。

【図3】図３は従来技術において信号歪みにより損失が引き起こされる原理の模式図である。

【図4】図４は本発明における主増幅回路の構造模式図である。

【図5】図５は本発明における出力不整合時の出力インダクタ出力端子の電圧曲線を示す図である。

【図6】図６は本発明における出力不整合時の主増幅回路の出力電圧曲線を示す図である。

【図7】図７は本発明における高周波電力増幅器の構造模式図である。

【図8】図８は本発明における前置増幅回路の構造模式図である。

【図9】図９は本発明における前置増幅回路の別の構造の模式図である。

【図10】図１０は本発明における高周波電力増幅器の別の構造の模式図である。

【図11】図１１は本発明における入力バッファ回路の構造模式図である。

【発明を実施するための形態】

【0049】

以下、特定の具体的な実施形態を通じて本発明の実施手段を説明するが、当業者であれば本明細書で開示された内容によって本発明の他の利点と効果を容易に理解することができる。また、本発明は、その他の異なる具体的実施手段による実施又は応用も可能である。本明細書における各詳細については、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変更を行ってもよい。

【0050】

図４～図１１を参照されたい。説明すべき点として、本実施形態で提供する図面は概略的に本発明の基本思想を説明するためのものにすぎない。図面には本発明に関連するアセンブリのみを示しているが、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数量及び比率は任意に変更してもよく、アセンブリのレイアウトや形態がより複雑になることもある。

【0051】

実施形態１
図４に示すように、本実施形態は主増幅回路２１を提供し、高周波電力増幅器２に応用される。主増幅回路２１は、２つのＰ型トランジスタ増幅モジュール及び２つのＮ型トランジスタ増幅モジュールを含み、第一Ｐ型トランジスタ増幅モジュール２１１、第二Ｐ型トランジスタ増幅モジュール２１２、第一Ｎ型トランジスタ増幅モジュール２１３及び第二Ｎ型トランジスタ増幅モジュール２１４とそれぞれ記す。第一Ｐ型トランジスタ増幅モジュール２１１と第一Ｎ型トランジスタ増幅モジュール２１３は電源電圧Ｖｄｄｄａとグランドとの間に順次直列接続され、第一Ｐ型トランジスタ増幅モジュール２１１及び第一Ｎ型トランジスタ増幅モジュール２１３の主増幅トランジスタのゲートは主増幅回路２１の非反転入力端子ｉｎ＋に接続され、第一Ｐ型トランジスタ増幅モジュール２１１と第一Ｎ型トランジスタ増幅モジュール２１３の接続ノードは主増幅回路２１の反転出力端子ｏｕｔ－に接続される。第二Ｐ型トランジスタ増幅モジュール２１２と第二Ｎ型トランジスタ増幅モジュール２１４は電源電圧Ｖｄｄｄａとグランドとの間に順次直列接続され、第二Ｐ型トランジスタ増幅モジュール２１２及び第二Ｎ型トランジスタ増幅モジュール２１４の主増幅トランジスタのゲートは主増幅回路２１の反転入力端子ｉｎ－に接続され、第二Ｐ型トランジスタ増幅モジュール２１２と第二Ｎ型トランジスタ増幅モジュール２１４の接続ノードは主増幅回路２１の非反転出力端子ｏｕｔ＋に接続される。

【0052】

具体的には、第一Ｐ型トランジスタ増幅モジュール２１１と第二Ｐ型トランジスタ増幅モジュール２１２はＰ型トランジスタ差動対を構成し、第一Ｎ型トランジスタ増幅モジュール２１３と第二Ｎ型トランジスタ増幅モジュール２１４はＮ型トランジスタ差動対を構成し、差動式プッシュプルが形成される。２つの差動対はバックツーバックで一体に接続され、差動対ベースの上に重畳される別のプッシュプルを構成する（図４内の矢印の実線及び点線は異なる入力信号による２つの導通経路を示す）。第一Ｐ型トランジスタ増幅モジュール２１１と第二Ｎ型トランジスタ増幅モジュール２１４が導通するとき、第二Ｐ型トランジスタ増幅モジュール２１２と第一Ｎ型トランジスタ増幅モジュール２１３がオフされ、第二Ｐ型トランジスタ増幅モジュール２１２と第一Ｎ型トランジスタ増幅モジュール２１３が導通するとき、第一Ｐ型トランジスタ増幅モジュール２１１と第二Ｎ型トランジスタ増幅モジュール２１４がオフされ、これにより負荷ＲＬに対してデュアルプッシュプルの効果をなす。デュアルプッシュプルでは必然的に出力端子の信号波形における過渡区間が短縮されるため、出力端子における非ゼロ電圧と非ゼロ電流の重複時間が効果的に減少し、電力効率が効果的に高まる。

【0053】

より具体的には、入力信号について言えば、第一Ｐ型トランジスタ増幅モジュール２１１と第一Ｎ型トランジスタ増幅モジュール２１３の主増幅トランジスタは同様の入力信号（主増幅回路２１の非反転入力信号）を有する並列接続トランジスタであり、第二Ｐ型トランジスタ増幅モジュール２１２と第二Ｎ型トランジスタ増幅モジュール２１４の主増幅トランジスタは同様の入力信号（主増幅回路２１の反転入力信号）を有する並列接続トランジスタであり、並列接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタは非線形容量の補償機能を同時にかつ自動的に有する。このため、本発明の主増幅回路２１は、図２の方法のようにトランジスタＭ５及びＭ６を別途追加して非線形容量による非直線性を補償する必要がなく、トランジスタＭ５及びＭ６による寄生効果も除去される。同等の直線性が維持される条件下において、本発明の主増幅回路２１がより高い電力効率を得ることは疑う余地がない。このほか、主増幅回路における非直線性は、トランジスタの入力端子の非線形容量によるもの以外に、トランジスタ自体の非線形相互コンダクタンス利得によるものもあり、図２の方法はトランジスタＭ５及びＭ６によって非線形容量が補償されるが、非線形相互コンダクタンス利得に対しては役に立たない。本発明におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタとのバックツーバック接続はまさしくＰＭＯＳトランジスタの非線形相互コンダクタンスとＮＭＯＳトランジスタの非線形相互コンダクタンスとを互いにキャンセルさせることができるものである。図４に示すように、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３（又はＭＰ４、ＭＰ５、ＭＰ６）における相互コンダクタンスの非直線性とＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３（又はＭＮ４、ＭＮ５、ＭＮ６）における相互コンダクタンスの非直線性は、同じ状況下において、電源からＭＰ１、ＭＰ２、ＭＰ３、ＭＮ３、ＭＮ２、ＭＮ１（又はＭＰ４、ＭＰ５、ＭＰ６、ＭＮ６、ＭＮ５、ＭＮ４）を順次介して接地端子に直接流れるため、負荷ＲＬに表れることがなく、それによって、直線性が効果的に高まる。

【0054】

図４に示すように、Ｐ型トランジスタ増幅モジュールはＫつのＰＭＯＳトランジスタをスタックして構成するカスコード構造を含み、Ｎ型トランジスタ増幅モジュールはＫつのＮＭＯＳトランジスタをスタックして構成するカスコード構造を含み、Ｋは３以上かつ５以下の自然数である。

【0055】

具体的には、本実施形態において、Ｋは３とする。実際に使用する際には、本実施形態に限らず、Ｐ型トランジスタ増幅モジュール及びＮ型トランジスタ増幅モジュールのトランジスタの数は必要に応じて設定することができる。本実施形態において、第一Ｐ型トランジスタ増幅モジュール２１１は第一ＰＭＯＳトランジスタＭＰ１、第二ＰＭＯＳトランジスタＭＰ２及び第三ＰＭＯＳトランジスタＭＰ３を含む。第一ＰＭＯＳトランジスタＭＰ１のソースは電源電圧Ｖｄｄｄａに接続され、ゲートは主増幅回路２１の非反転入力端子ｉｎ＋に接続され、ドレインは第二ＰＭＯＳトランジスタＭＰ２のソースに接続され、第二ＰＭＯＳトランジスタＭＰ２のドレインは第三ＰＭＯＳトランジスタＭＰ３のソースに接続され、第三ＰＭＯＳトランジスタＭＰ３のドレインは主増幅回路２１の反転出力端子ｏｕｔ－に接続され、第一ＰＭＯＳトランジスタＭＰ１、第二ＰＭＯＳトランジスタＭＰ２及び第三ＰＭＯＳトランジスタＭＰ３のゲートは対応するバイアス電圧に接続される。このとき、第一Ｐ型トランジスタ増幅モジュール２１１はカスコード構造を構成し、第一ＰＭＯＳトランジスタＭＰ１が入力段の主増幅トランジスタである。同じ理由により、第二Ｐ型トランジスタ増幅モジュール２１２は第四ＰＭＯＳトランジスタＭＰ４、第五ＰＭＯＳトランジスタＭＰ５及び第六ＰＭＯＳトランジスタＭＰ６を含む。第四ＰＭＯＳトランジスタＭＰ４のゲートは主増幅回路２１の反転入力端子ｉｎ－に接続され、第六ＰＭＯＳトランジスタＭＰ６のドレインは主増幅回路２１の非反転出力端子ｏｕｔ＋に接続される。各ＰＭＯＳトランジスタ間の接続関係は第一Ｐ型トランジスタ増幅モジュール２１１と同じであり、ここでは詳細に述べない。

【0056】

具体的には、本実施形態において、第一Ｎ型トランジスタ増幅モジュール２１３は第一ＮＭＯＳトランジスタＭＮ１、第二ＮＭＯＳトランジスタＭＮ２及び第三ＮＭＯＳトランジスタＭＮ３を含む。第一ＮＭＯＳトランジスタＭＮ１のソースは接地され、ゲートは主増幅回路２１の非反転入力端子ｉｎ＋に接続され、ドレインは第二ＮＭＯＳトランジスタＭＮ２のソースに接続され、第二ＮＭＯＳトランジスタＭＮ２のドレインは第三ＮＭＯＳトランジスタＭＮ３のソースに接続され、第三ＮＭＯＳトランジスタＭＮ３のドレインは主増幅回路２１の反転出力端子ｏｕｔ－に接続され、第一ＮＭＯＳトランジスタＭＮ１、第二ＮＭＯＳトランジスタＭＮ２及び第三ＮＭＯＳトランジスタＭＮ３のゲートは対応するバイアス電圧に接続される。このとき、第一Ｎ型トランジスタ増幅モジュール２１３はカスコード構造を構成し、第一ＮＭＯＳトランジスタＭＮ１が入力段の主増幅トランジスタである。同じ理由により、第二Ｎ型トランジスタ増幅モジュール２１４は第四ＮＭＯＳトランジスタＭＮ４、第五ＮＭＯＳトランジスタＭＮ５及び第六ＮＭＯＳトランジスタＭＮ６を含む。第四ＮＭＯＳトランジスタＭＮ４のゲートは主増幅回路２１の反転入力端子ｉｎ－に接続され、第六ＮＭＯＳトランジスタＭＮ６のドレインは主増幅回路２１の非反転出力端子ｏｕｔ＋に接続される。各ＮＭＯＳトランジスタ間の接続関係は第一Ｎ型トランジスタ増幅モジュール２１３と同じであり、ここでは詳細に述べない。

【0057】

説明すべき点として、本実施形態において、電源電圧Ｖｄｄｄａを３Ｖ～３．５Ｖに設定することで１ワット程度の出力電力を実現する。電源電圧Ｖｄｄｄａは３．３Ｖを含むがこれに限定されず、実際に使用する際には、本実施形態に限らず、必要に応じて電源電圧の値を設定することができる。

【0058】

説明すべき点として、本実施形態において、各トランジスタはいずれも基本トランジスタであり、図２の高圧トランジスタを用いた方法と比べると、寄生パラメータが小さくなるだけでなく相互コンダクタンス利得が大きくなるため、電力効率を更に高めることができる。このほか、本実施形態における３つのトランジスタがスタックされたＰＭＯＳトランジスタと３つのトランジスタがスタックされたＮＭＯＳトランジスタとのバックツーバック接続は、主増幅回路２１の全ての基本トランジスタが接続することで形成されるノードの電圧が、いかなる状況下においても主増幅回路２１の電源電圧Ｖｄｄｄａを超えることがない。図５に示すように、出力不整合（ＲＬ：１～５００ｏｈｍ）時における出力インダクタ（主増幅回路２１は出力インダクタを介して負荷ＲＬに接続される）出力端子の電圧ピークはＲＬ＝５００ｏｈｍ時に１７Ｖを超えるが、図６に示すように、出力不整合（ＲＬ：１～５００ｏｈｍ）時における主増幅回路２１の出力電圧の最大ピークは４Ｖよりも小さく（ＲＬ＝１ｏｈｍ）、インピーダンスが致命的な不整合を起こしたときの出力電力はいずれも小さくなる。したがって、本実施形態においては、いかなる電圧定在波比保護回路も追加する必要がなくなるため、チップのコストを効果的に抑えることができる。

【0059】

図４に示すように、Ｐ型トランジスタ増幅モジュール及びＮ型トランジスタ増幅モジュールにおいて各トランジスタのゲートは対応するバイアス電圧に接続される。

【0060】

具体的には、一例として、第一ＰＭＯＳトランジスタＭＰ１のゲートは第二抵抗Ｒ２を介して第一バイアス電圧Ｖｂｐ１に接続され、第四ＰＭＯＳトランジスタＭＰ４のゲートは第三抵抗Ｒ３（第二抵抗Ｒ２の抵抗値と同じ）を介して第一バイアス電圧Ｖｂｐ１に接続され、第二ＰＭＯＳトランジスタＭＰ２と第五ＰＭＯＳトランジスタＭＰ５のゲートは第二バイアス電圧Ｖｂｐ２に接続され、第三ＰＭＯＳトランジスタＭＰ３と第六ＰＭＯＳトランジスタＭＰ６のゲートは第三バイアス電圧に接続される。第一ＮＭＯＳトランジスタＭＮ１のゲートは第四抵抗Ｒ４を介して第四バイアス電圧Ｖｂｎ１に接続され、第四ＮＭＯＳトランジスタＭＮ４のゲートは第五抵抗Ｒ５（第四抵抗Ｒ４の抵抗値と同じ）を介して第四バイアス電圧Ｖｂｎ１に接続され、第二ＮＭＯＳトランジスタＭＮ２と第五ＮＭＯＳトランジスタＭＮ５のゲートは第五バイアス電圧Ｖｂｎ２に接続され、第三ＮＭＯＳトランジスタＭＮ３と第六ＮＭＯＳトランジスタＭＮ６のゲートは第六バイアス電圧に接続される。各バイアス電圧は外部のバイアス生成回路によって（図面には示されていない）供給される。

【0061】

説明すべき点として、本実施形態において、第一Ｐ型トランジスタ増幅モジュール２１１と第二Ｐ型トランジスタ増幅モジュール２１２において対応するトランジスタのバイアス電圧は同じであり、第一Ｎ型トランジスタ増幅モジュール２１３と第二Ｎ型トランジスタ増幅モジュール２１４において対応するトランジスタのバイアス電圧は同じである。実際に使用する際には、本実施形態に限らず、各トランジスタのバイアス電圧は必要に応じて設定することができる。

【0062】

具体的には、別の例として、第一ＰＭＯＳトランジスタＭＰ１、第二ＰＭＯＳトランジスタＭＰ２、第四ＰＭＯＳトランジスタＭＰ４、第五ＰＭＯＳトランジスタＭＰ５、第一ＮＭＯＳトランジスタＭＮ１、第二ＮＭＯＳトランジスタＭＮ２、第四ＮＭＯＳトランジスタＭＮ４及び第五ＮＭＯＳトランジスタＭＮ５のゲートはいずれも外部のバイアス電圧（上述の例と同じ）を受ける。第三ＰＭＯＳトランジスタＭＰ３のゲートは第一ＲＣモジュール２１５に接続され、第一ＲＣモジュール２１５によって自己バイアスが供給される。第一ＲＣモジュール２１５は第一抵抗Ｒ１及び第一コンデンサＣ１を含み、第一抵抗Ｒ１は第三ＰＭＯＳトランジスタＭＰ３のゲートとドレインとの間に接続され、第一コンデンサＣ１の一端は第三ＰＭＯＳトランジスタＭＰ３のゲートに接続され、他端は電源電圧Ｖｄｄｄａに接続される。第六ＰＭＯＳトランジスタＭＰ６のゲートは第二ＲＣモジュール２１６に接続され、第二ＲＣモジュール２１６のデバイス、構造及びパラメータはいずれも第一ＲＣモジュール２１５と同じであり、ここでは詳細に述べない。第三ＮＭＯＳトランジスタＭＮ３のゲートは第三ＲＣモジュール２１７に接続され、第三ＲＣモジュール２１７と第一ＲＣモジュール２１５の構造は基本的に同じであり、ここでは詳細に述べない。異なる点は、第三ＲＣモジュール２１７においては、第一コンデンサＣ１の一端が第三ＮＭＯＳトランジスタＭＮ３のゲートに接続され、他端が接地されることである。第六ＮＭＯＳトランジスタＭＮ６のゲートは第四ＲＣモジュール２１８に接続され、第四ＲＣモジュール２１８のデバイス、構造及びパラメータはいずれも第三ＲＣモジュール２１７と同じであり、ここでは詳細に述べない。

【0063】

説明すべき点として、本実施形態において、第一ＲＣモジュール２１５と第二ＲＣモジュール２１６のデバイスパラメータはいずれも同じであり、第三ＲＣモジュール２１７と第四ＲＣモジュール２１８のデバイスパラメータはいずれも同じである。実際に使用する際には、本実施形態に限らず、必要に応じて相応のパラメータを設定することができる。

【0064】

図４に示すように、本発明の一つの実現手段として、Ｐ型トランジスタ増幅モジュールとＮ型トランジスタ増幅モジュールにおいて各主増幅トランジスタのバイアス電圧は同一のバイアス電流により生成される。すなわち、ミラー電流源からなるマスタスレーブ型複製回路によって同一のバイアス電流をミラーリングして第一バイアス電圧Ｖｂｐ１及び第四バイアス電圧Ｖｂｎ１を取得し、対応する抵抗Ｒ２、Ｒ３、Ｒ４及びＲ５を介して対応するゲートにそれぞれ印加する。本発明におけるＰ型主電力増幅トランジスタとＮ型主電力増幅トランジスタは同一の直流バイアス電流を共有し、直流バイアス電流が同じである状況においては、本発明における主増幅トランジスタの相互コンダクタンス利得は図２の主増幅トランジスタの２倍（Ｎ型トランジスタとＰ型トランジスタは同じであると仮定）になる。このため、本発明における主増幅回路２１はより高い電力効率を有する。

【0065】

図４に示すように、本発明の一つの実現手段として、各Ｐ型トランジスタ増幅モジュール及び各Ｎ型トランジスタ増幅モジュールの中間段トランジスタのゲートはそれぞれ１つのゲートコンデンサに接続される。中間段トランジスタとは、各増幅モジュールにおいて主増幅トランジスタと主増幅回路２１出力端子に近接するトランジスタとの間に介在するトランジスタを指す。本実施形態において、第二ＰＭＯＳトランジスタＭＰ２のゲートは第一ゲートコンデンサＣ２に接続され、第五ＰＭＯＳトランジスタＭＰ５のゲートは第二ゲートコンデンサＣ３に接続され、第一ゲートコンデンサＣ２及び第二ゲートコンデンサＣ３の他端は電源電圧Ｖｄｄｄａに接続され、第二ＮＭＯＳトランジスタＭＮ２のゲートは第三ゲートコンデンサＣ４に接続され、五ＮＭＯＳトランジスタＭＮ５のゲートは第四ゲートコンデンサＣ５に接続され、第三ゲートコンデンサＣ４及び第四ゲートコンデンサＣ５の他端は接地される。

【0066】

本実施形態において、各ＲＣモジュールは、主増幅回路２１出力端子に近接するトランジスタ（第三ＰＭＯＳトランジスタＭＰ３、第六ＰＭＯＳトランジスタＭＰ６、第三ＮＭＯＳトランジスタＭＮ３及び第六ＮＭＯＳトランジスタＭＮ６）の分圧が定格電圧（一例として、約１．２Ｖ）を超えないように保証するためのものであり、各ゲートコンデンサ（第一ゲートコンデンサＣ２、第二ゲートコンデンサＣ３、第三ゲートコンデンサＣ４及び第四ゲートコンデンサＣ５）は、中間段トランジスタ（第二ＰＭＯＳトランジスタＭＰ２、第五ＰＭＯＳトランジスタＭＰ５、第二ＮＭＯＳトランジスタＭＮ２及び第五ＮＭＯＳトランジスタＭＮ５）及び主増幅トランジスタ（第一ＰＭＯＳトランジスタＭＰ１、第四ＰＭＯＳトランジスタＭＰ４、第一ＮＭＯＳトランジスタＭＮ１及び第四ＮＭＯＳトランジスタＭＮ４）に残りの電源電圧をおおむね均等に分配させることができる。このようにすることで、３．３Ｖの電源電圧を、重畳する３つのトランジスタに、基本的には均等に分配させることができるようになり、それによって、全てのトランジスタが安全に動作することが保証される。

【0067】

図４に示すように、本発明の一つの実現手段として、各主増幅トランジスタのゲートは更に、それぞれ１つの入力コンデンサを介して主増幅回路２１の対応する入力端子に接続される。第一ＰＭＯＳトランジスタＭＰ１と第一ＮＭＯＳトランジスタＭＮ１のゲートは第一入力コンデンサＣ６及び第三入力コンデンサＣ８を介それぞれして主増幅回路２１の非反転入力端子ｉｎ＋に接続され、第四ＰＭＯＳトランジスタＭＰ４と第四ＮＭＯＳトランジスタＭＮ４のゲートは第二入力コンデンサＣ７及び第四入力コンデンサＣ９をそれぞれ介して主増幅回路２１の反転入力端子ｉｎ－に接続される。各入力コンデンサは主増幅回路２１の入力と前段出力端子の直流（このとき、極性が同じである主増幅回路２１の入力と前段出力端子とが対応して接続される）を絶縁するのに用いられる。本実施形態に限らず、主増幅回路２１の入力と前段出力端子とが交差（このとき、極性が逆である前記主増幅回路２１の入力と前段出力端子とが対応して接続される）接続されるとき、各入力コンデンサを省略することができる。

【0068】

本実施形態における主増幅回路２１と図２の主増幅器２ｃとを比べると、本発明は低雑音、高電力効率、高直線性、高集積度及び低コストを同時に実現し、電力効率が６０％を超えて上昇する。

【0069】

実施形態２
本実施形態は主増幅回路２１を提供する。実施形態１と異なる点は、Ｋを４又は５とすることである。

【0070】

具体的には、各増幅モジュールはいずれも４つ又は５つのトランジスタを含み、実施形態１における３つのトランジスタをスタックした構造に対応する。４つのトランジスタ又は５つのトランジスタをスタックした構造は、３つのトランジスタをスタックした構造をベースにして相応する段数の中間段トランジスタを追加するものである。このとき、各トランジスタはいずれも基本トランジスタである。

【0071】

本実施形態における主増幅回路２１は高直線性、高集積度、高電力効率及び低コストであるという利点を有する。説明すべき点として、４つのトランジスタ又は５つのトランジスタをスタックした構造は、トランジスタ管が多くなるため、より多くのゲート電圧バイアス問題が生じ、寄生振動が発生しやすくなることから、主増幅回路２１が正常な増幅機能を維持する難度が上がってしまう。同時に、各トランジスタ管のヘッドルーム電圧が小さくなることによって、各トランジスタ管の相互コンダクタンス利得が低下し、主増幅回路の電力効率にも影響を及ぼす。

【0072】

他の構造及び原理は実施形態１と同じであり、ここでは詳細に述べない。

【0073】

実施形態３
図７に示すように、本実施形態は高周波電力増幅器２を提供する。高周波電力増幅器２は主増幅回路２１、前置増幅回路２２、第一インピーダンス整合回路２３及び第二インピーダンス整合回路２４を含み、２段増幅構造である。

【0074】

図７に示すように、前置増幅回路２２の入力端子は高周波入力信号ＩＮを受信し、高周波入力信号ＩＮに対して初歩的な増幅を行って主増幅回路２１の歪みを補償する。

【0075】

具体的には、本発明の一つの実施手段として、前置増幅回路２２は第一ＰＭＯＳ差動増幅モジュール２２１及び第一ＮＭＯＳ差動増幅モジュール２２２を含み、第一ＰＭＯＳ差動増幅モジュール２２１のソースは電源電圧Ｖｄｄ（前置増幅回路２２の電源電圧は主増幅回路２１の電源電圧と同じであってもよく、異なっていてもよく、本実施形態に限らず、実際のニーズに基づいて設定される）に接続される。差動入力端子は前置増幅回路２２の非反転入力端子ｉｎ＋と反転入力端子ｉｎ－とにそれぞれ接続され、差動出力端子は前置増幅回路２２の反転出力端子ｏｕｔ－と非反転出力端子ｏｕｔ＋とにそれぞれ接続される。図８に示すように、第一ＰＭＯＳ差動増幅モジュール２２１は第七ＰＭＯＳトランジスタＭＰ７及び第八ＰＭＯＳトランジスタＭＰ８を含み、差動対トランジスタを構成する。第七ＰＭＯＳトランジスタＭＰ７と第八ＰＭＯＳトランジスタＭＰ８のゲートは第六抵抗Ｒ６及び第七抵抗Ｒ７をそれぞれ介して第七バイアス電圧Ｖｂｐ３に接続される。第一ＮＭＯＳ差動増幅モジュール２２２のソースは接地され、差動入力端子は前置増幅回路２２の非反転入力端子ｉｎ＋と反転入力端子ｉｎ－とにそれぞれ接続され、差動出力端子は前置増幅回路２２の反転出力端子ｏｕｔ－と非反転出力端子ｏｕｔ＋とにそれぞれ接続される。図８に示すように、第一ＮＭＯＳ差動増幅モジュール２２２は第七ＮＭＯＳトランジスタＭＮ７及び第八ＮＭＯＳトランジスタＭＮ８を含み、差動対トランジスタを構成する。第七ＮＭＯＳトランジスタＭＮ７と第八ＮＭＯＳトランジスタＭＮ８のゲートは第八抵抗Ｒ８及び第九抵抗Ｒ９をそれぞれ介して第八バイアス電圧Ｖｂｎ３に接続される。本例示において、第七バイアス電圧Ｖｂｐ３と第八バイアス電圧Ｖｂｎ３は、ミラー電流源からなるマスタスレーブ型複製回路によって同一のバイアス電流をミラーリングすることによって取得する。更に、本実施形態において、第七ＰＭＯＳトランジスタＭＰ７と第八ＰＭＯＳトランジスタＭＰ８のゲートは第五入力コンデンサＣ１０及び第六入力コンデンサＣ１１をそれぞれ介して対応する入力端子に接続され、第七ＮＭＯＳトランジスタＭＮ７と第八ＮＭＯＳトランジスタＭＮ８のゲートは更に、第七入力コンデンサＣ１２及び第八入力コンデンサＣ１３をそれぞれ介して対応する入力端子に接続される。

【0076】

具体的には、本発明の別の実施手段として、図９に示すように、前置増幅回路２２は第一カスコードモジュール２２３及び第二カスコードモジュール２２４を含み、第一カスコードモジュール２２３の入力端子は前置増幅回路２２の非反転入力端子ｉｎ＋に接続され、出力端子は前置増幅回路２２の反転出力端子ｏｕｔ－に接続され、第二カスコードモジュール２２４の入力端子は前置増幅回路２２の反転入力端子ｉｎ－に接続され、出力端子は前置増幅回路２２の非反転出力端子ｏｕｔ＋に接続される。一例として、第一カスコードモジュール２２３及び第二カスコードモジュール２２４はＮＭＯＳトランジスタを用いて実現され、第一カスコードモジュール２２３は第九ＮＭＯＳトランジスタＭＮ９及び第十ＮＭＯＳトランジスタＭＮ１０を含み、第九ＮＭＯＳトランジスタＭＮ９は主増幅トランジスタであり、ソースは接地され、ゲートは入力信号に接続され、ドレインは第十ＮＭＯＳトランジスタＭＮ１０のソースに接続され、第十ＮＭＯＳトランジスタＭＮ１０のゲートは第九バイアス電圧Ｖｂｎ４に接続され、ドレインは出力端子に接続される。同じ理由により、第二カスコードモジュール２２４は第十一ＮＭＯＳトランジスタＭＮ１１及び第十二ＮＭＯＳトランジスタＭＮ１２を含み、第十一ＮＭＯＳトランジスタＭＮ１１は主増幅トランジスタであり、そのソースは接地され、ゲートは入力信号に接続され、ドレインは第十二ＮＭＯＳトランジスタＭＮ１２のソースに接続され、第十二ＮＭＯＳトランジスタＭＮ１２のゲートは第九バイアス電圧Ｖｂｎ４に接続され、ドレインは出力端子に接続される。本例示において、前置増幅回路２２の出力端子は第一インピーダンス整合回路２３のコイルを介して電源電圧Ｖｄｄに接続される。別の例として、第一カスコードモジュール２２３及び第二カスコードモジュール２２４はＰＭＯＳトランジスタを用いて実現され、回路構造には適応した調整が行われるが、ここでは詳細に述べない。

【0077】

説明すべき点として、前置増幅回路２２は高い電源電圧を必要とせず、図８に示すＰＭＯＳトランジスタとＮＭＯＳトランジスタを重畳させる方法を用いて前置増幅を行うことが必ずしも必要ではないため、図８の前置増幅回路構造は（前置増幅回路２２の）入力と出力をより良好に絶縁する作用を実現することができ、かつ、大きな相互コンダクタンス利得を有するが、出力振幅が小さくなる。また、図９の前置増幅回路構造は基本ＭＯＳトランジスタの差動対を用いて実現され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを重畳させる方法ではないため、大きな出力振幅を有するが、相互コンダクタンス利得は相対的に小さくなる。実際に使用する際には、必要に応じて相応の回路構造を選択することができるが、言うまでもなく、前置増幅回路も本実施形態で列挙した方法に限定されるものではなく、高周波信号の前置増幅が実現できる任意の回路構造であればいずれも本発明に適用される。

【0078】

図７に示すように、第一インピーダンス整合回路２３は前置増幅回路２２の出力端子と主増幅回路２１の入力端子との間に接続され、前置増幅回路２２と主増幅回路２１との間のインピーダンス整合を実現するのに用いられる。

【0079】

具体的には、本実施形態において、第一インピーダンス整合回路２３は誘導変圧器を用いて実現される。誘導変圧器の第一コイルの両端は前置増幅回路２２の出力端子に接続され、第二コイルの両端は主増幅回路２１の入力端子に接続される。

【0080】

図７に示すように、主増幅回路２１は第一インピーダンス整合回路２３の出力信号を増幅する。

【0081】

具体的には、主増幅回路２１は実施形態１又は実施形態２の主増幅回路構造を採用する。具体的な構造及び原理は上述の文を参照されたく、ここでは詳細に述べない。

【0082】

図７に示すように、第二インピーダンス整合回路２４は主増幅回路２１の出力端子に接続され、主増幅回路２１と出力側との間のインピーダンス整合を実現するのに用いられる。

【0083】

具体的には、本実施形態において、第二インピーダンス整合回路２４は誘導変圧器を用いて実現される。出力側は負荷を含むが、これに限定されず、ここでは詳細に述べない。図４において主増幅回路２１出力端子に設けられた変圧器はすなわち第二インピーダンス整合回路２４であり、主増幅回路２１の動作原理を理解しやすくするために、変圧器を図４において示す。

【0084】

説明すべき点として、実際に使用する際には、本実施形態に限らず、インピーダンス整合を実現することができる回路構造であればいずれも本発明に適用される。

【0085】

実施形態４
図１０に示すように、本実施形態は高周波電力増幅器２を提供する。実施形態３と異なる点は、高周波電力増幅器２は、前置増幅回路２２の前に入力バッファ回路２５、第三インピーダンス整合回路２６及び第四インピーダンス整合回路２７を更に追加することで、３段増幅構造を実現することである。

【0086】

図１０に示すように、第三インピーダンス整合回路２６は高周波入力信号ＩＮと入力バッファ回路２５の入力端子との間に接続され、入力側と入力バッファ回路２５との間のインピーダンス整合を実現するのに用いられる。

【0087】

具体的には、本実施形態において、第三インピーダンス整合回路２６は誘導変圧器を用いて実現される。入力側は前段の周波数変換器、補償回路を含むが、これらに限定されず、ここでは詳細に述べない。

【0088】

図１０に示すように、入力バッファ回路２５は隔離作用を発揮し、同時に、相当する利得を供給する。

【0089】

具体的には、本実施形態において、入力バッファ回路２５は電流源Ｉｂ、第二ＰＭＯＳ差動増幅モジュール２５１及び第二ＮＭＯＳ差動増幅モジュール２５２を含む。電流源Ｉｂの一端は電源電圧Ｖｄｄ（主増幅回路２１及び／又は前置増幅回路２２の電源電圧と等しくてもよく、等しくなくてもよい）に接続され、他端は第二ＰＭＯＳ差動増幅モジュール２５１のソースに接続される。一例として、電源からグランドまでの２つの経路にはそれぞれ１つの電流源Ｉｂが設けられ、実際に使用する際には、同一の電流源を共有することができる。第二ＰＭＯＳ差動増幅モジュール２５１の差動入力端子は入力バッファ回路２５の非反転入力端子ｉｎ＋と反転入力端子ｉｎ－とにそれぞれ接続され、差動出力端子は入力バッファ回路２５の反転出力端子ｏｕｔ－と非反転出力端子ｏｕｔ＋とにそれぞれ接続される。図１１に示すように、第二ＰＭＯＳ差動増幅モジュール２５１は第九ＰＭＯＳトランジスタＭＰ９及び第十ＰＭＯＳトランジスタＭＰ１０を含み、差動対トランジスタを構成する。第二ＮＭＯＳ差動増幅モジュール２５２のソースは接地され、差動入力端子は入力バッファ回路２５の非反転入力端子ｉｎ＋と反転入力端子ｉｎ－とにそれぞれ接続され、差動出力端子は入力バッファ回路２５の反転出力端子ｏｕｔ－と非反転出力端子ｏｕｔ＋とにそれぞれ接続される。図１１に示すように、第二ＮＭＯＳ差動増幅モジュール２５２は第十三ＮＭＯＳトランジスタＭＮ１３及び第十四ＮＭＯＳトランジスタＭＮ１４を含み、差動対トランジスタを構成する。第二ＰＭＯＳ差動増幅モジュール２５１及び第二ＮＭＯＳ差動増幅モジュール２５２において各トランジスタのゲートとドレインとの間には抵抗が１つ設けられる。図１１に示すように、第九ＰＭＯＳトランジスタＭＰ９と第十三ＮＭＯＳトランジスタＭＮ１３は第十抵抗Ｒ１０を共有し、第十抵抗Ｒ１０の一端は第九ＰＭＯＳトランジスタＭＰ９と第十三ＮＭＯＳトランジスタＭＮ１３のゲートに接続され、他端は入力バッファ回路２５の反転出力端子ｏｕｔ－に接続され、第十ＰＭＯＳトランジスタＭＰ１０と第十四ＮＭＯＳトランジスタＭＮ１４は第十一抵抗Ｒ１１を共有し、第十一抵抗Ｒ１１の一端は第十ＰＭＯＳトランジスタＭＰ１０と第十四ＮＭＯＳトランジスタＭＮ１４のゲートに接続され、他端は入力バッファ回路２５の反転出力端子ｏｕｔ－に接続される。第二ＰＭＯＳ差動増幅モジュール２５１及び第二ＮＭＯＳ差動増幅モジュール２５２と入力バッファ回路２５の非反転入力端子ｉｎ＋との間には第九入力コンデンサＣ１４が直列接続され、第二ＰＭＯＳ差動増幅モジュール２５１及び第二ＮＭＯＳ差動増幅モジュール２５２と入力バッファ回路２５の反転入力端子ｉｎ－との間には第十入力コンデンサＣ１５が直列接続される。本実施形態において、第二ＰＭＯＳ差動増幅モジュール２５１と電流源Ｉｂの接続ノードには接地コンデンサが更に接続される。一例として、２つの電流源と第二ＰＭＯＳ差動増幅モジュール２５１の接続ノードは第一接地コンデンサＣ１６及び第二接地コンデンサＣ１７にそれぞれ接続される。

【0090】

説明すべき点として、本実施形態において、入力バッファ回路２５は相互コンダクタンスバッファである。電流源Ｉｂが入力バッファ回路２５に定電流バイアスを供給することによって、前段への影響を低減する。第十抵抗Ｒ１０及び第十一抵抗Ｒ１１は直流電圧バイアスを供給して入力と出力を絶縁するのに用いられる。実際に使用する際には、本実施形態に限らず、絶縁バッファを実現することができる回路構造であればいずれも本発明に適用される。

【0091】

図１０に示すように、第四インピーダンス整合回路２７は入力バッファ回路２５の出力端子と前置増幅回路２２の入力端子との間に接続され、入力バッファ回路２５と前置増幅回路２２との間のインピーダンス整合を実現するのに用いられる。

【0092】

具体的には、本実施形態において、第三インピーダンス整合回路２６は誘導変圧器を用いて実現される。

【0093】

他の構造及び原理は実施形態３と同じであり、ここでは詳細に述べない。

【0094】

従来の無線通信技術は高周波電力増幅器が高効率及び高直線性であることが例外なく要求され、特に中間約１０ｄＢバックオフの出力電力範囲においては、典型的な従来の集積電力増幅器ではバックオフ出力電力範囲における電力効率が１５％を超えられるものが少ないが、本発明における高周波電力増幅器２では相応する電力効率が３０％近くまで高まる。本発明は新型のアーキテクチャによってトランジスタの非直線性に対して更なる補償が行われることで、高周波電力増幅器の直線性が更に高まり、同類の電力増幅器と比べて直線性が１０ｄＢを超えて効果的に高まる。本発明は共有の直流バイアス電流を用いることによって、小さいサイズのトランジスタで同等の利得を供給することができ、用いられるものはいずれも基本トランジスタであって高圧トランジスタではなく、また、電圧定在波比保護回路を省略することができるため、本発明は低コストという明らかな優位性を得ることができる。

【0095】

以上に述べたことをまとめれば、本発明は主増幅回路及び高周波電力増幅器を提供し、２つのＰ型トランジスタ増幅モジュール及び２つのＮ型トランジスタ増幅モジュールを含み、Ｐ型トランジスタ増幅モジュールはＫつのＰＭＯＳトランジスタをスタックして構成するカスコード構造を含み、Ｎ型トランジスタ増幅モジュールはＫつのＮＭＯＳトランジスタをスタックして構成するカスコード構造を含み、Ｋは３以上かつ５以下の自然数である。第一Ｐ型トランジスタ増幅モジュールと第一Ｎ型トランジスタ増幅モジュールは電源電圧とグランドとの間に順次直列接続され、第一Ｐ型トランジスタ増幅モジュール及び第一Ｎ型トランジスタ増幅モジュールの主増幅トランジスタのゲートは主増幅回路の非反転入力端子に接続され、第一Ｐ型トランジスタ増幅モジュールと第一Ｎ型トランジスタ増幅モジュールの接続ノードは主増幅回路の反転出力端子に接続される。第二Ｐ型トランジスタ増幅モジュールと第二Ｎ型トランジスタ増幅モジュールは電源電圧とグランドとの間に順次直列接続され、第二Ｐ型トランジスタ増幅モジュール及び第二Ｎ型トランジスタ増幅モジュールの主増幅トランジスタのゲートは主増幅回路の反転入力端子に接続され、第二Ｐ型トランジスタ増幅モジュールと第二Ｎ型トランジスタ増幅モジュールの接続ノードは主増幅回路の非反転出力端子に接続される。Ｐ型トランジスタ増幅モジュール及びＮ型トランジスタ増幅モジュールにおいて各トランジスタのゲートは対応するバイアス電圧に接続される。本発明における主増幅回路及び高周波電力増幅器は、複数のトランジスタをスタックしたＰＭＯＳ構造及びＮＭＯＳ構造からなるデュアルプッシュプルのパワーアンプアーキテクチャを採用し、デュアルプッシュプルを用いて出力ポートにおける非ゼロ電圧と非ゼロ電流の重複時間を減少させることによって、電力効率を効果的に高める。ＲＣフィルタ構造及び容量分圧の原理を用いて、高電源電圧を重畳する３つの基本トランジスタ間において均等に分布させることを実現し、ＰＭＯＳ主増幅トランジスタとＮＭＯＳ主増幅トランジスタが同一のバイアス直流電流を共有することによって、電力効率を高める。並列接続される基本ＮＭＯＳ主増幅トランジスタと基本ＰＭＯＳ主増幅トランジスタは、トランジスタの非線形容量を自動的に補償する特性を有し、素子を別途追加する必要なくして、電力効率を高める。複数のトランジスタをスタックしたＰＭＯＳ構造と複数のトランジスタをスタックしたＮＭＯＳ構造のバックツーバック接続は、ＰＭＯＳトランジスタにおける非線形相互コンダクタンス利得とＮＭＯＳトランジスタにおける非線形相互コンダクタンス利得を互いにキャンセル又は一部をキャンセルすることができ、直線性を効果的に高め、主増幅回路における全ての基本トランジスタのノード電圧がいかなる状況下においても主増幅回路の電源電圧を超えることがなく、電圧定在波比保護回路を改めて追加する必要もなくなり、コストがより低くなる。したがって、本発明は従来技術における種々の欠点を効果的に克服し、高度な産業利用価値を有する。

【0096】

上述の実施形態は本発明の原理及びその効果を例示的に説明するにすぎず、本発明を限定するためのものではない。本技術を熟知する者であれば、本発明の精神及び範囲を逸脱せずに上述の実施形態に対する補足又は変更を行うことができる。したがって、当業者が本発明で開示する精神と技術思想を逸脱することなく完了するあらゆる等価の補足又は変更は、依然として本発明の請求の範囲に含まれる。

【符号の説明】

【0097】

１ 周波数変換器
２ 高周波電力増幅器
２ａ 前置増幅器
２ｂ 整合回路
２ｃ 主増幅器
３ バラン
４ アンテナ
２１ 主増幅回路
２２ 前置増幅回路
２３ 第一インピーダンス整合回路
２４ 第二インピーダンス整合回路
２５ 入力バッファ回路
２６ 第三インピーダンス整合回路
２７ 第四インピーダンス整合回路
２１１ 第一Ｐ型トランジスタ増幅モジュール
２１２ 第二Ｐ型トランジスタ増幅モジュール
２１３ 第一Ｎ型トランジスタ増幅モジュール
２１４ 第二Ｎ型トランジスタ増幅モジュール
２１５～２１８ 第一～第四ＲＣモジュール
２２１ 第一ＰＭＯＳ差動増幅モジュール
２２２ 第一ＮＭＯＳ差動増幅モジュール
２２３ 第一カスコードモジュール
２２４ 第二カスコードモジュール
２５１ 第二ＰＭＯＳ差動増幅モジュール
２５２ 第二ＮＭＯＳ差動増幅モジュール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【外国語明細書】