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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024006323
(43)【公開日】2024-01-17
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20240110BHJP
G06F 12/02 20060101ALI20240110BHJP
G06F 11/10 20060101ALI20240110BHJP
G11C 11/56 20060101ALI20240110BHJP
G11C 16/04 20060101ALI20240110BHJP
【ＦＩ】
G06F12/00 550Z
G06F12/00 597U
G06F12/02 510A
G06F11/10 672
G11C11/56 210
G11C16/04 170
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022107105
(22)【出願日】2022-07-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】浅見 征平
(72)【発明者】
【氏名】小島 慶久
【テーマコード（参考）】
5B160
5B225
【Ｆターム（参考）】
5B160NA02
5B160NA03
5B225BA01
5B225BA19
5B225CA28
5B225DB02
5B225DB08
5B225DB29
5B225DD06
5B225DE08
5B225EA05
5B225FA01
(57)【要約】
【課題】データの信頼性を向上できるメモリシステムを提供する。
【解決手段】一実施形態のメモリシステムは、半導体メモリと、コントローラと、第１回路とを備える。半導体メモリは不揮発性メモリセルを含む。コントローラは、半導体メモリに、第１書き込み動作と第２書き込み動作とを実行させるように構成される。第１書き込み動作は、第１ビットをメモリセルに書き込む。第２書き込み動作は、第１ビットと第２ビットとに基づく少なくとも２ビットを有する第１データを、メモリセルに書き込む。第１回路は、第１ビットにビット誤りがあるかどうかをチェックする。コントローラは、第２書き込み動作において、第１回路によるチェックの結果に基づいて、第１ビットにビット誤りがあると判定した場合、半導体メモリに、第１ビットのビット誤りを訂正した第３ビットと第２ビットとを含む第１データの書き込みを実行させるように構成される。
【選択図】図２０
【解決手段】一実施形態のメモリシステムは、半導体メモリと、コントローラと、第１回路とを備える。半導体メモリは不揮発性メモリセルを含む。コントローラは、半導体メモリに、第１書き込み動作と第２書き込み動作とを実行させるように構成される。第１書き込み動作は、第１ビットをメモリセルに書き込む。第２書き込み動作は、第１ビットと第２ビットとに基づく少なくとも２ビットを有する第１データを、メモリセルに書き込む。第１回路は、第１ビットにビット誤りがあるかどうかをチェックする。コントローラは、第２書き込み動作において、第１回路によるチェックの結果に基づいて、第１ビットにビット誤りがあると判定した場合、半導体メモリに、第１ビットのビット誤りを訂正した第３ビットと第２ビットとを含む第１データの書き込みを実行させるように構成される。
【選択図】図２０
【特許請求の範囲】
【請求項1】
少なくとも２ビットを有するデータを不揮発に記憶するように構成されたメモリセルを含む半導体メモリと、
第１ビットを前記メモリセルに書き込む第１書き込み動作と、
前記メモリセルから読み出された前記第１ビットと第２ビットとに基づく少なくとも２ビットを有する第１データを、前記メモリセルに書き込む第２書き込み動作と
を、前記半導体メモリに実行させるように構成されたコントローラと、
前記メモリセルから読み出された前記第１ビットにビット誤りがあるかどうかをチェックする第１回路と
を備え、
前記コントローラは、前記第２書き込み動作において、前記第１回路によるチェックの結果に基づいて、前記メモリセルから読み出された前記第１ビットに前記ビット誤りがあると判定した場合、前記半導体メモリに、前記第１ビットの前記ビット誤りを訂正した第３ビットと前記第２ビットとを含む前記第１データの書き込みを実行させるように構成される、
メモリシステム。
第１ビットを前記メモリセルに書き込む第１書き込み動作と、
前記メモリセルから読み出された前記第１ビットと第２ビットとに基づく少なくとも２ビットを有する第１データを、前記メモリセルに書き込む第２書き込み動作と
を、前記半導体メモリに実行させるように構成されたコントローラと、
前記メモリセルから読み出された前記第１ビットにビット誤りがあるかどうかをチェックする第１回路と
を備え、
前記コントローラは、前記第２書き込み動作において、前記第１回路によるチェックの結果に基づいて、前記メモリセルから読み出された前記第１ビットに前記ビット誤りがあると判定した場合、前記半導体メモリに、前記第１ビットの前記ビット誤りを訂正した第３ビットと前記第２ビットとを含む前記第１データの書き込みを実行させるように構成される、
メモリシステム。
【請求項2】
前記半導体メモリは、前記メモリセルを複数有するセルユニットを含み、
前記第１回路による前記チェックは、誤り検出符号を用いて、前記セルユニットにおいて、前記第１ビットの前記ビット誤りの数を検出することを含む、
請求項１記載のメモリシステム。
前記第１回路による前記チェックは、誤り検出符号を用いて、前記セルユニットにおいて、前記第１ビットの前記ビット誤りの数を検出することを含む、
請求項１記載のメモリシステム。
【請求項3】
前記コントローラは、前記第２書き込み動作において、前記ビット誤りの数が第１閾値を超えている場合、前記半導体メモリに、前記第１ビットの前記ビット誤りを訂正した前記第３ビットと前記第２ビットとを含む前記第１データの書き込みを実行させるように構成される、
請求項２記載のメモリシステム。
請求項２記載のメモリシステム。
【請求項4】
前記半導体メモリは、前記メモリセルを複数有するセルユニットを含み、
前記第１回路による前記チェックは、前記セルユニットにおいて、第１値を記憶する前記メモリセルの数をカウントすることを含む、
請求項１記載のメモリシステム。
前記第１回路による前記チェックは、前記セルユニットにおいて、第１値を記憶する前記メモリセルの数をカウントすることを含む、
請求項１記載のメモリシステム。
【請求項5】
前記コントローラは、前記第２書き込み動作において、前記カウントされた前記数が第１閾値範囲に入っていない場合、前記半導体メモリに、前記第１ビットの前記ビット誤りを訂正した前記第３ビットと前記第２ビットとを含む前記第１データの書き込みを実行させるように構成される、
請求項４記載のメモリシステム。
請求項４記載のメモリシステム。
【請求項6】
前記コントローラは、更に、前記第１書き込み動作が実行された前記メモリセルに前記第２書き込み動作を実行させるときに、前記第１回路による前記チェックを実行するか否かを判定するように構成される、
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項7】
前記コントローラは、前記第１書き込み動作が実行されてからの経過時間に基づいて、前記第１回路による前記チェックを実行するか否かを判定するように構成される、
請求項６記載のメモリシステム。
請求項６記載のメモリシステム。
【請求項8】
前記コントローラは、前記メモリセルへの書き込み回数または消去回数に基づいて、前記第１回路による前記チェックを実行するか否かを判定するように構成される、
請求項６記載のメモリシステム。
請求項６記載のメモリシステム。
【請求項9】
前記コントローラは、前記メモリセルの過去のエラー検出回数に基づいて、前記第１回路による前記チェックを実行するか否かを判定するように構成される、
請求項６記載のメモリシステム。
請求項６記載のメモリシステム。
【請求項10】
前記メモリセルは閾値電圧に応じて前記データを不揮発に記憶するように構成され、
前記第１ビットは第１閾値電圧に対応し、
前記第３ビットと前記第２ビットとを含む前記第１データは、前記第１閾値電圧よりも高い第２閾値電圧に対応する、
請求項１記載のメモリシステム。
前記第１ビットは第１閾値電圧に対応し、
前記第３ビットと前記第２ビットとを含む前記第１データは、前記第１閾値電圧よりも高い第２閾値電圧に対応する、
請求項１記載のメモリシステム。
【請求項11】
少なくとも２ビットを有するデータを不揮発に記憶するようにそれぞれが構成された第１メモリセルと第２メモリセルとを含む半導体メモリと、
第１ビットを前記第１メモリセルに書き込む第１書き込み動作と、
前記第１メモリセルから読み出された前記第１ビットと第２ビットとに基づく少なくとも２ビットを有する第１データを、前記第１メモリセルに書き込む第２書き込み動作と、
第３ビットを前記第２メモリセルに書き込む第３書き込み動作と、
前記第２メモリセルから読み出された前記第３ビットと第４ビットとに基づく少なくとも２ビットを有する第２データを、前記第２メモリセルに書き込む第４書き込み動作と
を、前記第１書き込み動作、前記第３書き込み動作、前記第２書き込み動作、前記第４書き込み動作の順で前記半導体メモリに実行させるように構成されたコントローラと
を備え、
前記コントローラは、前記第２書き込み動作において、前記第１書き込み動作が実行されてからの経過時間に基づいて、パディングデータである前記第２ビットを含む前記第１データの書き込みを前記半導体メモリに実行させるように構成される、
メモリシステム。
第１ビットを前記第１メモリセルに書き込む第１書き込み動作と、
前記第１メモリセルから読み出された前記第１ビットと第２ビットとに基づく少なくとも２ビットを有する第１データを、前記第１メモリセルに書き込む第２書き込み動作と、
第３ビットを前記第２メモリセルに書き込む第３書き込み動作と、
前記第２メモリセルから読み出された前記第３ビットと第４ビットとに基づく少なくとも２ビットを有する第２データを、前記第２メモリセルに書き込む第４書き込み動作と
を、前記第１書き込み動作、前記第３書き込み動作、前記第２書き込み動作、前記第４書き込み動作の順で前記半導体メモリに実行させるように構成されたコントローラと
を備え、
前記コントローラは、前記第２書き込み動作において、前記第１書き込み動作が実行されてからの経過時間に基づいて、パディングデータである前記第２ビットを含む前記第１データの書き込みを前記半導体メモリに実行させるように構成される、
メモリシステム。
【請求項12】
前記コントローラは、前記第２書き込み動作において、前記経過時間が第２閾値を超えている場合、前記パディングデータである前記第２ビットを含む前記第１データの書き込みを前記半導体メモリに実行させるように構成される、
請求項１１記載のメモリシステム。
請求項１１記載のメモリシステム。
【請求項13】
前記コントローラは、更に、前記第３書き込み動作において、前記経過時間が前記第２閾値を超えている場合、パディングデータである前記第３ビットの書き込みを前記半導体メモリに実行させるように構成される、
請求項１２記載のメモリシステム。
請求項１２記載のメモリシステム。
【請求項14】
前記第１書き込み動作が実行された第１時刻を記憶する第１テーブル
を更に備え、
前記経過時間は、前記第１時刻と現在時刻との時間差である、
請求項１１記載のメモリシステム。
を更に備え、
前記経過時間は、前記第１時刻と現在時刻との時間差である、
請求項１１記載のメモリシステム。
【請求項15】
前記パディングデータである前記第２ビットは、ダミーデータである、
請求項１１記載のメモリシステム。
請求項１１記載のメモリシステム。
【請求項16】
前記半導体メモリは、更に、第３メモリセルを含み、
前記パディングデータである前記第２ビットは、前記第３メモリセルのデータである、
請求項１１記載のメモリシステム。
前記パディングデータである前記第２ビットは、前記第３メモリセルのデータである、
請求項１１記載のメモリシステム。
【請求項17】
少なくとも２ビットを有するデータを不揮発に記憶するように構成されたメモリセルを含む半導体メモリと、
第１ビットを前記メモリセルに書き込む第１書き込み動作と、
第２ビットを含む少なくとも２ビットを有する第１データを、前記メモリセルに書き込む第２書き込み動作と
を、前記半導体メモリに実行させるように構成されたコントローラと、
前記メモリセルから読み出された前記第１ビットにビット誤りがあるかどうかをチェックする第１回路と
を備え、
前記コントローラは、前記第２書き込み動作において、前記第１回路によるチェックの結果に基づいて、
前記メモリセルから読み出された前記第１ビットに前記ビット誤りがないと判定した場合、前記半導体メモリに、前記第１ビットと前記第２ビットとを含む前記第１データの書き込みを実行させ、
前記メモリセルから読み出された前記第１ビットに前記ビット誤りがあると判定した場合、前記半導体メモリに、パディングデータである第３ビットと前記第２ビットとを含む前記第１データの書き込みを実行させるように構成される、
メモリシステム。
第１ビットを前記メモリセルに書き込む第１書き込み動作と、
第２ビットを含む少なくとも２ビットを有する第１データを、前記メモリセルに書き込む第２書き込み動作と
を、前記半導体メモリに実行させるように構成されたコントローラと、
前記メモリセルから読み出された前記第１ビットにビット誤りがあるかどうかをチェックする第１回路と
を備え、
前記コントローラは、前記第２書き込み動作において、前記第１回路によるチェックの結果に基づいて、
前記メモリセルから読み出された前記第１ビットに前記ビット誤りがないと判定した場合、前記半導体メモリに、前記第１ビットと前記第２ビットとを含む前記第１データの書き込みを実行させ、
前記メモリセルから読み出された前記第１ビットに前記ビット誤りがあると判定した場合、前記半導体メモリに、パディングデータである第３ビットと前記第２ビットとを含む前記第１データの書き込みを実行させるように構成される、
メモリシステム。
【請求項18】
前記半導体メモリは、前記メモリセルを複数有するセルユニットを含み、
前記第１回路による前記チェックは、誤り検出符号を用いて、前記セルユニットにおいて、前記第１ビットの前記ビット誤りの数を検出することを含む、
請求項１７記載のメモリシステム。
前記第１回路による前記チェックは、誤り検出符号を用いて、前記セルユニットにおいて、前記第１ビットの前記ビット誤りの数を検出することを含む、
請求項１７記載のメモリシステム。
【請求項19】
前記コントローラは、前記第２書き込み動作において、前記ビット誤りの数が第３閾値を超えている場合、前記半導体メモリに、前記パディングデータである前記第３ビットと前記第２ビットとを含む前記第１データの書き込みを実行させるように構成される、
請求項１８記載のメモリシステム。
請求項１８記載のメモリシステム。
【請求項20】
前記メモリセルは閾値電圧に応じて前記データを不揮発に記憶するように構成され、
前記第１ビットは第１閾値電圧に対応し、
前記パディングデータである前記第３ビットと前記第２ビットとを含む前記第１データは、前記第１閾値電圧よりも高い第２閾値電圧に対応する、
請求項１７記載のメモリシステム。
前記第１ビットは第１閾値電圧に対応し、
前記パディングデータである前記第３ビットと前記第２ビットとを含む前記第１データは、前記第１閾値電圧よりも高い第２閾値電圧に対応する、
請求項１７記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【0002】
半導体メモリと、半導体メモリを制御するメモリコントローラとを含むメモリシステムが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／０２９５９０９号明細書
【特許文献2】米国特許出願公開第２０２１／０２８６５５４号明細書
【特許文献3】米国特許出願公開第２０１１／０１４９６５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態の１つは、データの信頼性を向上できるメモリシステムを提供する。
【課題を解決するための手段】
【0005】
実施形態に係るメモリシステムは、半導体メモリと、コントローラと、第１回路と、を備える。半導体メモリは、少なくとも２ビットを有するデータを不揮発に記憶するように構成されたメモリセルを含む。コントローラは、半導体メモリに、第１書き込み動作と第２書き込み動作とを実行させるように構成されている。第１書き込み動作は、第１ビットをメモリセルに書き込む。第２書き込み動作は、メモリセルから読み出された第１ビットと第２ビットとに基づく少なくとも２ビットを有する第１データを、メモリセルに書き込む。第１回路は、メモリセルから読み出された第１ビットにビット誤りがあるかどうかをチェックする。コントローラは、第２書き込み動作において、第１回路によるチェックの結果に基づいて、メモリセルから読み出された第１ビットにビット誤りがあると判定した場合、半導体メモリに、第１ビットのビット誤りを訂正した第３ビットと第２ビットとを含む第１データの書き込みを実行させるように構成される。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0008】
各機能ブロックは、以下の例のように区別されていなくてもよい。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実現されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。機能がどの機能ブロックによって実現されるかによって実施形態は限定されない。
【0009】
また、各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両方の組み合わせとして実現することができる。
【0010】
［１］第１実施形態
第１実施形態に係るメモリシステムについて説明する。以下では、半導体メモリとしてＮＡＮＤ型フラッシュメモリを含むメモリシステムを例に挙げて説明する。
第１実施形態に係るメモリシステムについて説明する。以下では、半導体メモリとしてＮＡＮＤ型フラッシュメモリを含むメモリシステムを例に挙げて説明する。
【0011】
［１－１］構成
［１－１－１］メモリシステムの構成
本実施形態に係るメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムを含む情報処理システムの一例を示すブロック図である。
［１－１－１］メモリシステムの構成
本実施形態に係るメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムを含む情報処理システムの一例を示すブロック図である。
【0012】
情報処理システムは、メモリシステム１及びホスト２を含む。
【0013】
メモリシステム１は、データを記憶するデバイスである。メモリシステム１は、例えば、ＳＳＤ（solid state drive）、ＵＦＳ（Universal Flash Storage）デバイス、ＵＳＢ（Universal Serial Bus）メモリ、ＭＭＣ（Multi-Media Card）、またはＳＤＴＭカードである。メモリシステム１は、ホストバスを介してホスト２に接続可能である。メモリシステム１は、ホスト２から受信した要求信号または自発的な処理要求に基づく処理を行う。
【0014】
ホスト２は、メモリシステム１を制御するデバイスである。ホスト２は、例えば、パーソナルコンピュータ、サーバシステム、モバイルデバイス、車載デバイス、またはデジタルカメラである。
【0015】
次に、メモリシステム１の内部構成について説明する。
【0016】
メモリシステム１は、メモリコントローラ１０及び半導体メモリ３０を含む。半導体メモリ３０は、例えばＮＡＮＤ型フラッシュメモリのような不揮発性メモリである。以下では、半導体メモリ３０をＮＡＮＤ型フラッシュメモリ３０と称する。
【0017】
メモリコントローラ１０は、ＮＡＮＤ型フラッシュメモリ３０を制御するデバイスである。メモリコントローラ１０は、例えば、ＳｏＣ（System On a Chip）である。メモリコントローラ１０は、ホストバスを介してホスト２と接続される。メモリコントローラ１０は、ホスト２からホストバスを介して要求信号を受信する。ホストバスのタイプは、メモリシステム１に適用されるアプリケーションに依存する。メモリシステム１がＳＳＤである場合、ホストバスとして、例えば、ＳＡＳ（Serial Attached SCSI）、ＳＡＴＡ（Serial ATA）、またはＰＣＩｅＴＭ（Peripheral Component Interconnect Express）規格のインターフェースが用いられる。メモリシステム１がＵＦＳデバイスである場合、ホストバスとしてＭ－ＰＨＹ規格のインターフェースが用いられる。メモリシステム１がＵＳＢメモリである場合、ホストバスとしてＵＳＢ規格のインターフェースが用いられる。メモリシステム１がＭＭＣである場合、ホストバスとしてｅＭＭＣ（Embedded Multi Media Card）規格のインターフェースが用いられる。メモリシステム１がＳＤＴＭカードである場合、ホストバスとしてＳＤＴＭ規格のインターフェースが用いられる。
【0018】
メモリコントローラ１０は、ホスト２から受信した要求信号または自発的な処理要求に基づいて、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ３０を制御する。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
【0019】
ＮＡＮＤ型フラッシュメモリ３０は、データを記憶するデバイスである。ＮＡＮＤ型フラッシュメモリ３０は、複数のメモリセルトランジスタを含む。複数のメモリセルトランジスタのそれぞれは、閾値電圧に応じてデータを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ３０は、メモリコントローラ１０から受信したデータを複数のメモリセルトランジスタに不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ３０は、複数のメモリセルトランジスタから読み出したデータを、メモリコントローラ１０に出力する。
【0020】
次に、メモリコントローラ１０の内部構成について説明する。
【0021】
メモリコントローラ１０は、ホストインターフェース（Ｉ／Ｆ）回路１１、プロセッサ（ＣＰＵ：Central Processing Unit）１２、バッファメモリ１３、ＥＣＣ（Error Checking and Correcting）回路１４、ＲＯＭ（Read only memory）１５、ＲＡＭ（Random access memory）１６、及びＮＡＮＤインターフェース（Ｉ／Ｆ）回路１７を含む。
【0022】
ホストインターフェース回路１１は、メモリコントローラ１０とホスト２との間の通信を司る回路である。ホストインターフェース回路１１は、ホストバスを介してホスト２と接続される。
【0023】
プロセッサ１２は、メモリコントローラ１０の制御回路である。プロセッサ１２は、ＲＯＭ１５に記憶されたプログラム（ファームウェア）を実行することによってメモリコントローラ１０全体の動作を制御する。例えば、プロセッサ１２は、ホスト２から書き込み要求を受信した際には、それに基づいて、書き込み動作を制御する。読み出し動作及び消去動作の際も同様である。
【0024】
バッファメモリ１３は、データを一時的に記憶するメモリである。バッファメモリ１３は、例えば、ＳＲＡＭ（Static random access memory）である。バッファメモリ１３は、書き込みデータ及び読み出しデータ等を一時的に記憶する。書き込みデータは、ＮＡＮＤ型フラッシュメモリ３０に書き込まれるデータである。読み出しデータは、ＮＡＮＤ型フラッシュメモリ３０から読み出されたデータである。
【0025】
ＥＣＣ回路１４は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う回路である。具体的には、ＥＣＣ回路１４は、データの書き込み動作時に書き込みデータに基づいて誤り訂正符号を生成する。そして、ＥＣＣ回路１４は、データの読み出し動作時に、予め決められた単位で、誤り訂正符号に基づいてシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
【0026】
ＲＯＭ１５は、不揮発性のメモリである。ＲＯＭ１５は、例えば、ＥＥＰＲＯＭＴＭ（Electrically Erasable Programmable Read-Only Memory）である。ＲＯＭ１５は、ファームウェア等のプログラムを記憶する。
【0027】
ＲＡＭ１６は、揮発性のメモリである。ＲＡＭ１６は、例えば、ＳＲＡＭである。ＲＡＭ１６は、プロセッサ１２の作業領域として使用される。ＲＡＭ１６は、ＮＡＮＤ型フラッシュメモリ３０を管理するためのファームウェア、及び各種の管理情報を記憶する。ＲＡＭ１６は、例えば、書き込み管理テーブルＴＷＭ及び書き込み履歴テーブルＴ１Ｈを記憶する。書き込み管理テーブルＴＷＭ及び書き込み履歴テーブルＴ１Ｈの詳細については後述する。
【0028】
ＮＡＮＤインターフェース回路１７は、メモリコントローラ１０とＮＡＮＤ型フラッシュメモリ３０との間の通信を司る回路である。ＮＡＮＤインターフェース回路１７は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ３０と接続される。例えば、ＮＡＮＤインターフェース回路１７は、メモリコントローラ１０とＮＡＮＤ型フラッシュメモリ３０との間におけるデータ、コマンド、及びアドレス等の転送を制御する。
【0029】
［１－１－２］ＮＡＮＤ型フラッシュメモリの構成
ＮＡＮＤ型フラッシュメモリ３０の構成について、図２を用いて説明する。図２は、ＮＡＮＤ型フラッシュメモリ３０の構成の一例を示すブロック図である。ＮＡＮＤ型フラッシュメモリ３０は、メモリセルアレイ３１、入出力回路３２、ロジック制御回路３３、レディ／ビジー制御回路３４、レジスタ３５、シーケンサ３６、ドライバモジュール３７、ロウデコーダモジュール３８、センスアンプモジュール３９、及びデータラッチ４１を含む。
ＮＡＮＤ型フラッシュメモリ３０の構成について、図２を用いて説明する。図２は、ＮＡＮＤ型フラッシュメモリ３０の構成の一例を示すブロック図である。ＮＡＮＤ型フラッシュメモリ３０は、メモリセルアレイ３１、入出力回路３２、ロジック制御回路３３、レディ／ビジー制御回路３４、レジスタ３５、シーケンサ３６、ドライバモジュール３７、ロウデコーダモジュール３８、センスアンプモジュール３９、及びデータラッチ４１を含む。
【0030】
メモリセルアレイ３１は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、例えば、一括してデータを消去される複数のメモリセルトランジスタの集合である。例えば、ブロックＢＬＫは、データの消去動作の単位として使用される。ブロックＢＬＫは、複数のワード線を含む。メモリセルトランジスタは、データを不揮発に記憶することが可能である。メモリセルアレイ３１には、複数のビット線及び複数のワード線が設けられる。各メモリセルトランジスタは、例えば、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ３１の詳細については後述する。
【0031】
入出力回路３２は、メモリコントローラ１０との間で、信号及び情報を送受信する回路である。入出力回路３２は、メモリコントローラ１０との間で、入出力信号ＤＱ（例えば、８ビットの信号ＤＱ０～ＤＱ７）、並びにデータストローブ信号ＤＱＳ及びＤＱＳｎ（信号ＤＱＳの反転信号）を送受信する。信号ＤＱは、ＮＡＮＤ型フラッシュメモリ３０とメモリコントローラ１０との間で送受信されるデータの実体である。信号ＤＱは、例えば、コマンドＣＭＤ、アドレスＡＤＤ、ステータス情報ＳＴＳ、及びデータＤＡＴである。信号ＤＱＳ及びＤＱＳｎは、信号ＤＱの送受信のタイミングを制御するための信号である。例えば、データの書き込み時には、書き込みデータを含む信号ＤＱと共に信号ＤＱＳ及びＤＱＳｎが、メモリコントローラ１０からＮＡＮＤ型フラッシュメモリ３０に送信される。ＮＡＮＤ型フラッシュメモリ３０は、信号ＤＱＳ及びＤＱＳｎに同期して書き込みデータを含む信号ＤＱを受信する。また、データの読み出し時には、読み出しデータを含む信号ＤＱと共に信号ＤＱＳ及びＤＱＳｎが、ＮＡＮＤ型フラッシュメモリ３０からメモリコントローラ１０に送信される。メモリコントローラ１０は、信号ＤＱＳ及びＤＱＳｎに同期して読み出しデータを含む信号ＤＱを受信する。なお、入出力回路３２は、ロジック制御回路３３を介して、メモリコントローラ１０から信号ＤＱＳ及びＤＱＳｎを受信してもよい。
【0032】
また、入出力回路３２は、信号ＤＱ内のコマンドＣＭＤをコマンドレジスタ３５Ａに送信する。入出力回路３２は、信号ＤＱ内のアドレスＡＤＤをアドレスレジスタ３５Ｂに送信する。入出力回路３２は、ステータス情報ＳＴＳをステータスレジスタ３５Ｃから受信する。入出力回路３２は、センスアンプモジュール３９との間で、信号ＤＱ内のデータＤＡＴを送受信する。
【0033】
ロジック制御回路３３は、制御信号に基づいて入出力回路３２及びシーケンサ３６を制御する回路である。ロジック制御回路３３は、メモリコントローラ１０から、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ３０をイネーブルにするための信号である。信号ＣＬＥは、ＮＡＮＤ型フラッシュメモリ３０が受信した信号ＤＱがコマンドＣＭＤであることを示す信号である。信号ＡＬＥは、ＮＡＮＤ型フラッシュメモリ３０が受信した信号ＤＱがアドレスＡＤＤであることを示す信号である。信号ＷＥｎは、信号ＤＱの入力をＮＡＮＤ型フラッシュメモリ３０に命令する信号である。信号ＲＥｎは、信号ＤＱの出力をＮＡＮＤ型フラッシュメモリ３０に命令する信号である。ＮＡＮＤ型フラッシュメモリ３０は、信号ＲＥｎに基づいて信号ＤＱＳ及びＤＱＳｎを生成する。ＮＡＮＤ型フラッシュメモリ３０は、生成した信号ＤＱＳ及びＤＱＳｎに基づいてメモリコントローラ１０に信号ＤＱを出力する。ロジック制御回路３３は、受信した信号に基づいて、入出力回路３２及びシーケンサ３６を制御する。
【0034】
レディ／ビジー制御回路３４は、シーケンサ３６の動作状況をメモリコントローラ１０に知らせる回路である。レディ／ビジー制御回路３４は、シーケンサ３６の動作状況に基づいて、レディ／ビジー信号ＲＢｎをメモリコントローラ１０に送信する。信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ３０がレディ状態、ビジー状態のいずれであるかを示す信号である。信号ＲＢｎは、例えば、ＮＡＮＤ型フラッシュメモリ３０がレディ状態のときに“Ｈｉｇｈ”レベルとされる。レディ状態は、ＮＡＮＤ型フラッシュメモリ３０がメモリコントローラ１０からコマンドを受け付け可能な状態である。信号ＲＢｎは、例えば、ＮＡＮＤ型フラッシュメモリ３０がビジー状態のときに“Ｌｏｗ”レベルとされる。ビジー状態は、ＮＡＮＤ型フラッシュメモリ３０がメモリコントローラ１０からコマンドを受け付け不可能な状態である。
【0035】
レジスタ３５は、情報を一時的に記憶する回路である。レジスタ３５は、コマンドレジスタ３５Ａ、アドレスレジスタ３５Ｂ、及びステータスレジスタ３５Ｃを含む。
【0036】
コマンドレジスタ３５Ａは、コマンドＣＭＤを記憶する回路である。コマンドＣＭＤは、例えば、シーケンサ３６に読み出し動作、書き込み動作、及び消去動作を実行させる命令を含む。
【0037】
アドレスレジスタ３５Ｂは、アドレスＡＤＤを記憶する回路である。アドレスＡＤＤは、例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、例えば、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0038】
ステータスレジスタ３５Ｃは、例えば、読み出し動作、書き込み動作、及び消去動作におけるステータス情報ＳＴＳを一時的に記憶する回路である。ステータス情報ＳＴＳは、動作が正常に終了したか否かをメモリコントローラ１０に通知するために使用される。
【0039】
シーケンサ３６は、予め定められたプログラムに従って、他の回路の動作を制御する回路である。シーケンサ３６は、ＮＡＮＤ型フラッシュメモリ３０全体の動作を制御する。例えば、シーケンサ３６は、コマンドレジスタ３５Ａに記憶されたコマンドＣＭＤに基づいて、レディ／ビジー制御回路３４、ドライバモジュール３７、ロウデコーダモジュール３８、及びセンスアンプモジュール３９を制御する。例えば、シーケンサ３６は、読み出し動作、書き込み動作、及び消去動作を実行する。
【0040】
ドライバモジュール３７は、読み出し動作、書き込み動作、及び消去動作で使用される電圧を生成する回路である。ドライバモジュール３７は、アドレスレジスタ３５Ｂに記憶されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に、生成した電圧を印加する。
【0041】
ロウデコーダモジュール３８は、アドレスレジスタ３５Ｂに記憶されたブロックアドレスＢＡｄに基づいて、メモリセルアレイ３１内の１つのブロックＢＬＫを選択する回路である。ロウデコーダモジュール３８は、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0042】
センスアンプモジュール３９は、書き込み動作において、入出力回路３２からデータラッチ４１を介して受信した書き込みデータＤＡＴに基づく電圧を、ビット線に印加する。また、センスアンプモジュール３９は、読み出し動作において、ビット線の電圧に基づいてメモリセルトランジスタに記憶されたデータを判定する。センスアンプモジュール３９は、判定結果を読み出しデータＤＡＴとしてデータラッチ４１を介して入出力回路３２に転送する。
【0043】
データラッチ４１は、複数のラッチ回路（不図示）を含む。各ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。例えば、データラッチ４１は、書き込み動作において、入出力回路３２から受信した書き込みデータを一時的に保持し、センスアンプモジュール３９に送信する。また、データラッチ４１は、読み出し動作において、センスアンプモジュール３９から受信した読み出しデータを一時的に保持し、入出力回路３２に送信する。
【0044】
［１－１－３］メモリセルアレイの回路構成
メモリセルアレイ３１の回路構成について、図３を用いて説明する。図３は、メモリセルアレイ３１の回路図である。図３は、メモリセルアレイ３１に含まれるブロックＢＬＫ０の回路構成を、メモリセルアレイ３１の回路構成の一例として示している。他のブロックＢＬＫも、図３と同様の構成を有する。
メモリセルアレイ３１の回路構成について、図３を用いて説明する。図３は、メモリセルアレイ３１の回路図である。図３は、メモリセルアレイ３１に含まれるブロックＢＬＫ０の回路構成を、メモリセルアレイ３１の回路構成の一例として示している。他のブロックＢＬＫも、図３と同様の構成を有する。
【0045】
ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。各ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において一括して選択される複数のＮＡＮＤストリングＮＳの集合である。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合である。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＣ０～ＭＣ１８１、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＣは、データを不揮発に記憶する。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。選択トランジスタＳＴ１及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時においてストリングユニットＳＵの選択に使用される。
【0046】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＣ０～ＭＣ１８１は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ１８１の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ１８１の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0047】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＣ０～ＭＣ１８１の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１８１に共通に接続される。ストリングユニットＳＵ０～ＳＵ４内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に共通に接続される。同一のブロックＢＬＫに含まれる選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
【0048】
以上で説明したメモリセルアレイ３１の回路構成において、ビット線ＢＬは、例えば、各ストリングユニットＳＵで同一のカラムアドレスＣＡｄが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共有される。
【0049】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えばセルユニットＣＵと称される。ブロックＢＬＫは、複数のセルユニットＣＵを含む。以下、複数のワード線ＷＬのうちの１本（ワード線ＷＬｉ）と、複数のストリングユニットＳＵのうちの１個（ストリングユニットＳＵｊ）との組に対応するセルユニットＣＵを、セルユニットＣＵ（ｉ，ｊ）と表記する（ｉは０以上１８１以下の整数、ｊは０以上４以下の整数）。セルユニットＣＵ（ｉ，ｊ）を区別しない場合は、単にセルユニットＣＵと表記する。それぞれが閾値電圧に応じて１ビットデータを記憶する複数のメモリセルトランジスタＭＣを含むセルユニットＣＵに記憶されているデータが、１ページデータに相当する。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、２ページデータ以上のデータを記憶し得る。本実施形態では、１つのメモリセルトランジスタＭＣが４ビットデータを記憶することができる。すなわち、本実施形態におけるメモリセルトランジスタＭＣは、４ビットのデータを記憶するＱＬＣ（quad level cell）である。この場合、セルユニットＣＵに記憶されているデータは、４ページデータに相当する。
【0050】
なお、メモリセルトランジスタＭＣが記憶できるデータのビット数は４ビットに限定されず、複数ビット、すなわち２ビット以上であれば、本実施形態を適用できる。例えば、メモリセルトランジスタＭＣは、２ビットのデータを記憶するＭＬＣ（multi level cell）であってもよいし、３ビットのデータを記憶するＴＬＣ（triple level cell）であってもよいし、５ビットのデータを記憶するＰＬＣ（penta level cell）であってもよい。
【0051】
また、メモリセルアレイ３１の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫに含まれるストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でもよい。以下、メモリセルトランジスタＭＣをメモリセルＭＣとも表記する。
【0052】
［１－１－４］メモリセルの閾値電圧分布
メモリセルＭＣの取り得る閾値電圧分布について、図４を用いて説明する。図４は、メモリセルＭＣの閾値電圧分布と、メモリセルＭＣが記憶するデータとの関係の一例を示す図である。図４の横軸は、メモリセルＭＣの閾値電圧である。図４の縦軸は、メモリセルＭＣの数である。
メモリセルＭＣの取り得る閾値電圧分布について、図４を用いて説明する。図４は、メモリセルＭＣの閾値電圧分布と、メモリセルＭＣが記憶するデータとの関係の一例を示す図である。図４の横軸は、メモリセルＭＣの閾値電圧である。図４の縦軸は、メモリセルＭＣの数である。
【0053】
図４に示すように、メモリセルＭＣが４ビットのデータを記憶する場合、その閾値電圧の分布は１６個に分けられる。この１６個の閾値分布を、閾値電圧が低いものから順に“Ｓ０”ステート～“Ｓ１５”ステートと表記する。
【0054】
また、電圧Ｖ１～Ｖ１５はそれぞれ、書き込み動作時における“Ｓ１”ステート～“Ｓ１５”ステートの各々のベリファイに用いられる電圧（以下、「ベリファイ電圧」と表記する）である。電圧ＶＲＥＡＤは、読み出し動作時において非選択ワード線ＷＬに印加される電圧である。メモリセルＭＣは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータに依らずにオン状態になる。これらの電圧値の関係は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０＜Ｖ１１＜Ｖ１２＜Ｖ１３＜Ｖ１４＜Ｖ１５＜ＶＲＥＡＤである。
【0055】
“Ｓ０”ステートは、メモリセルＭＣの消去状態に相当する。“Ｓ１”ステート～“Ｓ１５”ステートは、メモリセルＭＣの電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。“Ｓ０”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ１未満である。“Ｓ１”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ１以上且つ電圧Ｖ２未満である。“Ｓ２”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ２以上且つ電圧Ｖ３未満である。“Ｓ３”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ３以上且つ電圧Ｖ４未満である。“Ｓ４”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ４以上且つ電圧Ｖ５未満である。“Ｓ５”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ５以上且つ電圧Ｖ６未満である。“Ｓ６”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ６以上且つ電圧Ｖ７未満である。“Ｓ７”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ７以上且つ電圧Ｖ８未満である。“Ｓ８”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ８以上且つ電圧Ｖ９未満である。“Ｓ９”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ９以上且つ電圧Ｖ１０未満である。“Ｓ１０”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ１０以上且つ電圧Ｖ１１未満である。“Ｓ１１”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ１１以上且つ電圧Ｖ１２未満である。“Ｓ１２”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ１２以上且つ電圧Ｖ１３未満である。“Ｓ１３”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ１３以上且つ電圧Ｖ１４未満である。“Ｓ１４”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ１４以上且つ電圧Ｖ１５未満である。“Ｓ１５”ステートに含まれるメモリセルＭＣの閾値電圧は、電圧Ｖ１５以上且つ電圧ＶＲＥＡＤ未満である。
【0056】
各ステートに対応するベリファイ電圧の設定値と読み出し電圧の設定値とは、同じであってもよく、異なっていてもよい。以下では、説明を簡略化するため、ベリファイ電圧と読み出し電圧とが同じ設定値である場合について説明する。
【0057】
以下、電圧Ｖ１～Ｖ１５を用いた読み出し動作のことをそれぞれ、読み出し動作Ｒ１～Ｒ１５と表記する。読み出し動作Ｒ１は、メモリセルＭＣの閾値電圧が電圧Ｖ１未満か否かを判定する。読み出し動作Ｒ２は、メモリセルＭＣの閾値電圧が電圧Ｖ２未満か否かを判定する。読み出し動作Ｒ３は、メモリセルＭＣの閾値電圧が電圧Ｖ３未満か否かを判定する。以下、同様である。
【0058】
以上のように、各メモリセルＭＣは、１６個の閾値電圧分布のいずれかを有することで、１６種類の状態を取ることができる。これらの状態を、２進数表記で“００００”～“１１１１”に割り当てることで、各メモリセルＭＣは４ビットのデータを記憶できる。以下、４ビットのデータを、下位ビットから順にＬｏｗｅｒビット、Ｍｉｄｄｌｅビット、Ｕｐｐｅｒビット、及びＴｏｐビットと表記する。また、同一のセルユニットＣＵに含まれるメモリセルＭＣが記憶するＬｏｗｅｒビットの集合をＬｏｗｅｒページと表記し、Ｍｉｄｄｌｅビットの集合をＭｉｄｄｌｅページと表記し、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページと表記し、Ｔｏｐビットの集合をＴｏｐページと表記する。
【0059】
図４の例では、各ステートに含まれるメモリセルＭＣの“Ｌｏｗｅｒビット／Ｍｉｄｄｌｅビット／Ｕｐｐｅｒビット／Ｔｏｐビット”に対して、以下に示すようにデータが割り付けられる。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“１１１０”データ
“Ｓ２”ステート：“１１００”データ
“Ｓ３”ステート：“１１０１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“１０１１”データ
“Ｓ６”ステート：“００１１”データ
“Ｓ７”ステート：“００１０”データ
“Ｓ８”ステート：“１０１０”データ
“Ｓ９”ステート：“１０００”データ
“Ｓ１０”ステート：“００００”データ
“Ｓ１１”ステート：“０００１”データ
“Ｓ１２”ステート：“０１０１”データ
“Ｓ１３”ステート：“０１１１”データ
“Ｓ１４”ステート：“０１１０”データ
“Ｓ１５”ステート：“０１００”データ
なお、各ステートに割り付けられるデータはこれに限定されない。
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“１１１０”データ
“Ｓ２”ステート：“１１００”データ
“Ｓ３”ステート：“１１０１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“１０１１”データ
“Ｓ６”ステート：“００１１”データ
“Ｓ７”ステート：“００１０”データ
“Ｓ８”ステート：“１０１０”データ
“Ｓ９”ステート：“１０００”データ
“Ｓ１０”ステート：“００００”データ
“Ｓ１１”ステート：“０００１”データ
“Ｓ１２”ステート：“０１０１”データ
“Ｓ１３”ステート：“０１１１”データ
“Ｓ１４”ステート：“０１１０”データ
“Ｓ１５”ステート：“０１００”データ
なお、各ステートに割り付けられるデータはこれに限定されない。
【0060】
このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒビットは、読み出し動作Ｒ６、Ｒ８、及びＲ１０によって確定する。Ｍｉｄｄｌｅビットは、読み出し動作Ｒ４及びＲ１２によって確定する。Ｕｐｐｅｒビットは、読み出し動作Ｒ２、Ｒ５、Ｒ９、Ｒ１３、及びＲ１５によって確定する。Ｔｏｐビットは、読み出し動作Ｒ１、Ｒ３、Ｒ７、Ｒ１１、及びＲ１４によって確定する。
【0061】
［１－２］書き込み動作
次に、書き込み動作について説明する。以下では、まず、書き込み動作の概要について説明する。
次に、書き込み動作について説明する。以下では、まず、書き込み動作の概要について説明する。
【0062】
［１－２－１］書き込み動作の概要
書き込み動作は、プログラム動作とベリファイ動作とを含む。そして、プログラム動作とベリファイ動作との組み合わせを繰り返すことで、メモリセルＭＣの閾値電圧がターゲットレベルまで上昇される。
書き込み動作は、プログラム動作とベリファイ動作とを含む。そして、プログラム動作とベリファイ動作との組み合わせを繰り返すことで、メモリセルＭＣの閾値電圧がターゲットレベルまで上昇される。
【0063】
プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「“０”プログラム」と呼ぶ。例えば、“Ｓ０”ステートに含まれるメモリセルＭＣの閾値電圧を、“Ｓ１”ステートに含まれるように上昇させることを、“０”プログラムと呼ぶ。“０”プログラム対象とされたビット線ＢＬには、センスアンプモジュール３９から“０”プログラムのための電圧（例えば、電圧ＶＳＳ）が与えられる。他方で、閾値電圧を維持させる動作を「“１”プログラム」または「書き込み禁止」と呼ぶ。“１”プログラム対象とされたビット線ＢＬには、センスアンプモジュール３９から“１”プログラムのための電圧が与えられる。
【0064】
ベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルＭＣの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。閾値電圧がターゲットレベルまで達したメモリセルＭＣは、その後、書き込み禁止とされる。
【0065】
本実施形態では、上述の書き込み動作が２回に分けて実行される。具体的には、あるセルユニットＣＵに対応する４ページデータの書き込み動作は、Ｌｏｗｅｒページ及びＭｉｄｄｌｅページを書き込む動作（以下、「第１書き込み動作」と表記する）と、Ｕｐｐｅｒページ及びＴｏｐページを書き込む動作（以下、「第２書き込み動作」と表記する）との２回に分けて実行される。
【0066】
【0067】
図５に示すように、メモリコントローラ１０は、シーケンサ３６に、第１書き込み動作を実行させる。シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、第１書き込み動作を実行する。換言すると、第１書き込み動作は、Ｌｏｗｅｒページデータに含まれるＬｏｗｅｒビット、及びＭｉｄｄｌｅページデータに含まれるＭｉｄｄｌｅビットを、セルユニットＣＵ内の各メモリセルＭＣに書き込む動作である。
【0068】
第１書き込み動作が実行されると、書き込みデータに基づいてメモリセルＭＣの閾値電圧が上昇し、４つの閾値電圧分布が形成される。図６は、第１書き込み動作によるメモリセルＭＣの閾値電圧分布の変化を示す図である。図６に示すように、第1書き込み動作によって、“Ｍ０”ステート、“Ｍ１”ステート、“Ｍ２”ステート、及び“Ｍ３”ステートが形成される。図６に示すように、第１書き込み動作では、例えば、“Ｍ０”ステートは、“１１”データが書き込まれる複数のメモリセルＭＣによって形成される。ここで、“ｋｈ”データとの表記は、Ｌｏｗｅｒビットが“ｋ”データであり、Ｍｉｄｄｌｅビットが“ｈ”データであることを指す。“Ｍ１”ステートは、“１０”データが書き込まれる複数のメモリセルＭＣによって形成される。“Ｍ２”ステートは、“００”データが書き込まれる複数のメモリセルＭＣによって形成される。“Ｍ３”ステートは、“０１”データが書き込まれる複数のメモリセルＭＣによって形成される。
【0069】
より具体的には、シーケンサ３６は、電圧ＶＭ１、ＶＭ２、及びＶＭ３をベリファイ電圧として使用する。電圧ＶＭ１は、“１０”データを書き込む場合に使用されるベリファイ電圧であり、電圧Ｖ１以上且つ電圧Ｖ４未満である。電圧ＶＭ２は、“００”データを書き込む場合に使用されるベリファイ電圧であり、電圧Ｖ４以上且つ電圧Ｖ６未満である。電圧ＶＭ３は、“０１”データを書き込む場合に使用されるベリファイ電圧であり、電圧Ｖ６以上且つ電圧Ｖ１２未満である。
【0070】
“Ｍ０”ステートに含まれる閾値電圧は電圧Ｖ１未満である。“Ｍ１”ステートに含まれる閾値電圧は、電圧ＶＭ１以上且つ電圧Ｖ５未満である。“Ｍ２”ステートに含まれる閾値電圧は、電圧ＶＭ２以上且つ電圧Ｖ７未満である。“Ｍ３”ステートに含まれる閾値電圧は、電圧ＶＭ３以上且つ電圧Ｖ１３未満である。
【0071】
【0072】
図７に示すように、メモリコントローラ１０は、シーケンサ３６に、第２書き込み動作を実行させる。シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータ、並びにメモリセルアレイ３１からセンスアンプモジュール３９に読み出され、データラッチ４１に記憶されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、第２書き込み動作を実行する。換言すると、第２書き込み動作は、セルユニットＣＵから読み出されたＬｏｗｅｒページデータに含まれるＬｏｗｅｒビット及びＭｉｄｄｌｅページデータに含まれるＭｉｄｄｌｅビット、並びにメモリコントローラ１０から入力されたＵｐｐｅｒページデータに含まれるＵｐｐｅｒビット及びＴｏｐページデータに含まれるＴｏｐビットを、セルユニットＣＵ内の各メモリセルＭＣに書き込む動作である。なお、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータをメモリセルアレイ３１からメモリコントローラ１０に読み出してもよい。この場合、メモリセルアレイ３１から受け取ったページデータを、メモリコントローラ１０においてエラー訂正し、訂正されたページデータを、あらためてメモリコントローラ１０からデータラッチ４１にＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータとして供給しなおしてもよい。
【0073】
第２書き込み動作が実行されると、書き込みデータに基づいてメモリセルＭＣの閾値電圧が上昇し、１６個の閾値電圧分布が形成される。図８は、第２書き込み動作によるメモリセルＭＣの閾値電圧分布の変化を示す図である。図８に示すように、第２書き込み動作では、例えば、“Ｍ０”ステートの閾値電圧分布から“Ｓ０”ステート～“Ｓ３”ステートの閾値電圧分布が形成される。“Ｍ１”ステートの閾値電圧分布から“Ｓ４”ステート、“Ｓ５”ステート、“Ｓ８”ステート、及び“Ｓ９”ステートの閾値電圧分布が形成される。“Ｍ２”ステートの閾値電圧分布から“Ｓ６”ステート、“Ｓ７”ステート、“Ｓ１０”ステート、及び“Ｓ１１”ステートの閾値電圧分布が形成される。“Ｍ３”ステートの閾値電圧分布から“Ｓ１２”ステート～“Ｓ１５”ステートの閾値電圧分布が形成される。
【0074】
［１－２－４］書き込み動作の実行順序
次に、第１書き込み動作及び第２書き込み動作が実行される順序について、図９を用いて説明する。図９は、あるブロックＢＬＫに第１書き込み動作及び第２書き込み動作が実行される順序の一例を説明する図である。
次に、第１書き込み動作及び第２書き込み動作が実行される順序について、図９を用いて説明する。図９は、あるブロックＢＬＫに第１書き込み動作及び第２書き込み動作が実行される順序の一例を説明する図である。
【0075】
図９は、ブロックＢＬＫ０に連続してデータが書き込まれる場合における、ワード線ＷＬ及びストリングユニットＳＵの選択順序の一例を示している。各ワード線ＷＬと各ストリングユニットＳＵとの交点に対応する実線の四角枠は、１つのセルユニットＣＵを示している。破線で区切られた四角枠の上段は、第２書き込み動作（参照符号“ＷＲＴ２”）を示している。破線で区切られた四角枠の下段は、第１書き込み動作（参照符号“ＷＲＴ１”）を示している。すなわち、四角枠の上段及び下段の数値が、ブロックＢＬＫ０の各セルユニットＣＵ内の複数のメモリセルＭＣへの第１書き込み動作及び第２書き込み動作の実行順番（以下、「書き込み順番」と表記する）を表している。
【0076】
図９に示すように、シーケンサ３６は、第１～第５番目の動作として、ワード線ＷＬ０を選択し且つストリングユニットＳＵ０～ＳＵ４を順に選択した、第１書き込み動作を実行する。
【0077】
次に、シーケンサ３６は、第６番目の動作として、ストリングユニットＳＵ０を選択して、ワード線ＷＬ１を選択した第１書き込み動作を実行する。シーケンサ３６は、第７番目の動作として、ストリングユニットＳＵ０を選択して、ワード線ＷＬ０を選択した第２書き込み動作を実行する。
【0078】
次に、シーケンサ３６は、第８～第１５番目の動作として、ストリングユニットＳＵ１～ＳＵ４を順に選択して、第６及び第７番目の動作と同じ手順で、ワード線ＷＬ１を選択した第１書き込み動作と、ワード線ＷＬ０を選択した第２書き込み動作と、を交互に実行する。
【0079】
次に、シーケンサ３６は、第１６～第２５番目の動作として、第６～第１５番目の動作と同様に、ストリングユニットＳＵ０～ＳＵ４を順に選択して、ワード線ＷＬ２を選択した第１書き込み動作と、ワード線ＷＬ１を選択した第２書き込み動作と、を交互に実行する。
【0080】
以下、同様にして、シーケンサ３６は、第（２６＋１０ｐ）～第（３５＋１０ｐ）番目の動作として、ストリングユニットＳＵ０～ＳＵ４を順に選択して、ワード線ＷＬ（３＋ｐ）を選択した第１書き込み動作と、ワード線ＷＬ（２＋ｐ）を選択した第２書き込み動作と、を交互に実行する（ｐは０以上１７８以下の整数）。
【0081】
次に、シーケンサ３６は、第１８１６～第１８２０番目の動作として、ワード線ＷＬ１８１を選択し且つストリングユニットＳＵ０～ＳＵ４を順に選択した、第２書き込み動作を実行する。
【0082】
【0083】
書き込み管理テーブルＴＷＭは、ブロックＢＬＫ毎に、どのセルユニットＣＵまで書き込み動作（第１書き込み動作または第２書き込み動作）が実行済みであるかを記憶する。
【0084】
図１０に示すように、書き込み管理テーブルＴＷＭの各エントリは、書き込み先ブロックＢＬＫと、そのブロックＢＬＫの書き込み対象のセルユニットＣＵ（以下、「対象セルユニットＣＵ」と表記する）と、対象セルユニットＣＵ内の複数のメモリセルＭＣに対して実行された書き込み動作の区分（以下、「書き込み区分」と表記する）とを含む。書き込み先ブロックＢＬＫとは、書き込み動作が進行中のブロックＢＬＫ、より詳しくは、ブロックＢＬＫ内のすべてのＣＵへの書き込みが完了しておらず、かつ、今後も書き込み動作が実行される可能性があるブロックＢＬＫを意味する。書き込み区分には、例えば、第１書き込み動作が実行済みである場合、“１”が記憶され、第２書き込み動作が実行済みである場合、“２”が記憶される。
【0085】
図１０の例では、書き込み先ブロックＢＬＫ０については、セルユニットＣＵ（１，１）内の複数のメモリセルＭＣに対する第２書き込み動作まで実行済みである。書き込み先ブロックＢＬＫ１については、セルユニットＣＵ（０，２）内の複数のメモリセルＭＣに対する第１書き込み動作まで実行済みである。
【0086】
エントリは、ブロックＢＬＫのセルユニットＣＵ（０，０）内の複数のメモリセルＭＣに第１書き込み動作が実行されたときに追加される。エントリは、そのブロックＢＬＫのセルユニットＣＵ（１８１，４）内の複数のメモリセルＭＣに第２書き込み動作が実行されたときに削除される。
【0087】
書き込み管理テーブルＴＷＭは、例えば、ＮＡＮＤ型フラッシュメモリ３０のいずれかのブロックＢＬＫに記憶される。そして、例えば、メモリシステム１への電源投入直後に、ＮＡＮＤ型フラッシュメモリ３０からＲＡＭ１６にロードされる。また、メモリシステム１の電源が遮断される際には、ＲＡＭ１６に記憶される書き込み管理テーブルＴＷＭはＮＡＮＤ型フラッシュメモリ３０のいずれかのブロックＢＬＫに書き込まれる。
【0088】
【0089】
書き込み履歴テーブルＴ１Ｈは、書き込み先ブロックＢＬＫの対象セルユニットＣＵ内の複数のメモリセルＭＣに第１書き込み動作が実行された時刻を記憶する。書き込み履歴テーブルＴ１Ｈは、書き込み先ブロックＢＬＫ毎に用意される。
【0090】
図１１に示すように、書き込み履歴テーブルＴ１Ｈは、複数（図１１の例では６個）のエントリを有する。各エントリは、インデックスと、書き込み先ブロックＢＬＫの対象セルユニットＣＵと、対象セルユニットＣＵ内の複数のメモリセルＭＣに第１書き込み動作が実行された時刻（以下、「第１書き込み時刻」と表記する）とを含む。インデックスは、例えば、１～６である。第１書き込み時刻には、例えば、日付及び時刻情報が記憶される。
【0091】
図１１の例では、セルユニットＣＵ（１，０）内の複数のメモリセルＭＣに第１書き込み動作が実行された時刻は、２０２２年１月１日 ００：００：００である。セルユニットＣＵ（１，１）内の複数のメモリセルＭＣに第１書き込み動作が実行された時刻は、２０２２年１月１日 ００：０１：００である。セルユニットＣＵ（１，２）内の複数のメモリセルＭＣに第１書き込み動作が実行された時刻は、２０２２年１月１日 ００：０３：００である。セルユニットＣＵ（１，３）内の複数のメモリセルＭＣに第１書き込み動作が実行された時刻は、２０２２年１月１日 ００：１０：００である。セルユニットＣＵ（１，４）内の複数のメモリセルＭＣに第１書き込み動作が実行された時刻は、２０２２年１月１日 ００：１０：３０である。セルユニットＣＵ（２，０）内の複数のメモリセルＭＣに第１書き込み動作が実行された時刻は、２０２２年１月１日 ００：１１：００である。
【0092】
エントリは、ブロックＢＬＫに第１書き込み動作が実行されたときに追加される。書き込み履歴テーブルＴ１Ｈの６個のエントリ全てに対象セルユニットＣＵ、及び第１書き込み時刻が記憶されているときに、そのブロックＢＬＫに第１書き込み動作が実行された場合、最も古いエントリが更新される。図１１の例では、最も古いエントリは、インデックス１のエントリである。エントリは、そのブロックＢＬＫの対象セルユニットＣＵ内の複数のメモリセルＭＣに第２書き込み動作が実行されたときに削除される。
【0093】
書き込み履歴テーブルＴ１Ｈは、例えば、ＮＡＮＤ型フラッシュメモリ３０のいずれかのブロックＢＬＫに記憶される。そして、例えば、メモリシステム１への電源投入直後に、ＮＡＮＤ型フラッシュメモリ３０からＲＡＭ１６にロードされる。また、メモリシステム１の電源が遮断される際には、ＲＡＭ１６に記憶される書き込み履歴テーブルＴ１ＨはＮＡＮＤ型フラッシュメモリ３０のいずれかのブロックＢＬＫに書き込まれる。
【0094】
なお、書き込み履歴テーブルＴ１Ｈのエントリは、対象セルユニットＣＵを含んでいなくてもよい。この場合、現在の書き込み順番と書き込み管理テーブルＴＷＭとに基づいて、書き込み履歴テーブルＴ１Ｈの各エントリの第１書き込み時刻に対応するセルユニットＣＵが判別される。
【0095】
【0096】
メモリコントローラ１０がホスト２からＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータ、またはＵｐｐｅｒページデータ及びＴｏｐページデータを受け取ると、上述の書き込み順序に従って、ステップＳ１００～Ｓ１０５の処理が実行される。
【0097】
対象セルユニットＣＵ（より詳しくは対象セルユニットＣＵ内の複数のメモリセルＭＣ）に第１書き込み動作を実行する場合（Ｓ１００＿Ｙｅｓ）、メモリコントローラ１０は、対象セルユニットＣＵ、及び第１書き込み時刻を書き込み履歴テーブルＴ１Ｈに設定する（Ｓ１０１）。メモリコントローラ１０は、例えば、現在時刻を、第１書き込み時刻として設定する。
【0098】
書き込み履歴テーブルＴ１Ｈへの設定が終了すると、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、対象セルユニットＣＵに第１書き込み動作を実行する（Ｓ１０２）。
【0099】
対象セルユニットＣＵへの第１書き込み動作が終了すると、メモリコントローラ１０は、対象セルユニットＣＵ、及び書き込み区分を書き込み管理テーブルＴＷＭに設定する（Ｓ１０５）。メモリコントローラ１０は、例えば、“１”（第１書き込み動作）を書き込み区分として設定する。これにより、メモリコントローラ１０は、対象セルユニットＣＵへの第１書き込み動作を終了する。
【0100】
他方で、対象セルユニットＣＵ（より詳しくは対象セルユニットＣＵ内の複数のメモリセルＭＣ）に第１書き込み動作を実行しない、すなわち第２書き込み動作を実行する場合（Ｓ１００＿Ｎｏ）、メモリコントローラ１０は、対象セルユニットＣＵのエントリを書き込み履歴テーブルＴ１Ｈから削除する（Ｓ１０３）。
【0101】
書き込み履歴テーブルＴ１Ｈから対象セルユニットＣＵのエントリを削除すると、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータ、並びにメモリセルアレイ３１からセンスアンプモジュール３９に読み出され、データラッチ４１に記憶されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、対象セルユニットＣＵに第２書き込み動作を実行する（Ｓ１０４）。
【0102】
対象セルユニットＣＵへの第２書き込み動作が終了すると、メモリコントローラ１０は、対象セルユニットＣＵ、及び書き込み区分を書き込み管理テーブルＴＷＭに設定する（Ｓ１０５）。メモリコントローラ１０は、例えば、“２”（第２書き込み動作）を書き込み区分として設定する。これにより、メモリコントローラ１０は、対象セルユニットＣＵへの第２書き込み動作を終了する。
【0103】
［１－３］パディング動作
ホスト２からの書き込み要求はいつ来るか分からず、書き込み動作の途中で長時間書き込み要求が来なくなる可能性がある。メモリセルＭＣへの書き込み動作の途中で長時間経過すると、メモリセルＭＣに書き込まれたデータの信頼性が悪化する懸念がある。ホスト２からの書き込み要求に依存せずに書き込み動作を実施し、メモリセルＭＣへの書き込み動作を一定時間以内に完了することを保証するために、本実施形態では、パディング動作を行う。以下では、まず、パディング動作の概要について説明する。
ホスト２からの書き込み要求はいつ来るか分からず、書き込み動作の途中で長時間書き込み要求が来なくなる可能性がある。メモリセルＭＣへの書き込み動作の途中で長時間経過すると、メモリセルＭＣに書き込まれたデータの信頼性が悪化する懸念がある。ホスト２からの書き込み要求に依存せずに書き込み動作を実施し、メモリセルＭＣへの書き込み動作を一定時間以内に完了することを保証するために、本実施形態では、パディング動作を行う。以下では、まず、パディング動作の概要について説明する。
【0104】
［１－３－１］パディング動作の概要
パディング動作は、第１書き込み動作が実行されていないセルユニットＣＵ内の複数のメモリセルＭＣ、及び第１書き込み動作は実行されたが第２書き込み動作が実行されていないセルユニットＣＵ内の複数のメモリセルＭＣを、何らかのデータ（以下、「パディングデータ」と表記する）で埋める（書き込む）動作である。換言すると、パディング動作では、第１書き込み動作が実行されていないセルユニットＣＵに、パディングデータに基づいて第１書き込み動作が実行される。また、第１書き込み動作は実行されたが第２書き込み動作が実行されていないセルユニットＣＵに、パディングデータに基づいて第２書き込み動作が実行される。パディング動作は、パディング判定動作でパディング動作を実行すべきと判定された場合に実行される。
パディング動作は、第１書き込み動作が実行されていないセルユニットＣＵ内の複数のメモリセルＭＣ、及び第１書き込み動作は実行されたが第２書き込み動作が実行されていないセルユニットＣＵ内の複数のメモリセルＭＣを、何らかのデータ（以下、「パディングデータ」と表記する）で埋める（書き込む）動作である。換言すると、パディング動作では、第１書き込み動作が実行されていないセルユニットＣＵに、パディングデータに基づいて第１書き込み動作が実行される。また、第１書き込み動作は実行されたが第２書き込み動作が実行されていないセルユニットＣＵに、パディングデータに基づいて第２書き込み動作が実行される。パディング動作は、パディング判定動作でパディング動作を実行すべきと判定された場合に実行される。
【0105】
【0106】
メモリコントローラ１０は、予め設定された一定時間間隔で、ステップＳ１２０～Ｓ１２３を実行する。
【0107】
まず、メモリコントローラ１０は、書き込み履歴テーブルＴ１Ｈの最も古いエントリの第１書き込み時刻と現在時刻との時間差Ｔ１を計算する（Ｓ１２０）。すなわち、メモリコントローラ１０は、最も古く第１書き込み動作が実行されたセルユニットＣＵ内の複数のメモリセルＭＣに関する、第１書き込み動作が実行されてからの経過時間Ｔ１を計算する。
【0108】
時間差Ｔ１が閾値ＴＶａを超えていない場合（Ｓ１２１＿Ｎｏ）、メモリコントローラ１０は、パディング判定動作を終了する。この場合、メモリコントローラ１０は、パディング動作を実行しない。閾値ＴＶａは、例えば、１時間、２時間等である。
【0109】
他方で、時間差Ｔ１が閾値ＴＶａを超えている場合（Ｓ１２１＿Ｙｅｓ）、メモリコントローラ１０は、パディング動作を実行すべきと判定し、パディングデータを準備する（Ｓ１２２）。具体的には、メモリコントローラ１０は、書き込み管理テーブルＴＷＭと、書き込み履歴テーブルＴ１Ｈとに基づいて、現在の書き込み順番の次に実行されるべき書き込み動作から最も古いエントリの対象セルユニットＣＵへの第２書き込み動作までの、各書き込み動作に用いられるパディングデータを準備する。この場合、メモリコントローラ１０は、準備したパディングデータに基づいて、パディング動作を実行する（Ｓ１２３）。パディング動作の詳細については後述する。
【0110】
［１－３－３］パディングデータ
準備するパディングデータのサイズについて説明する。
準備するパディングデータのサイズについて説明する。
【0111】
まず、書き込み履歴テーブルＴ１Ｈの６個のエントリ全てに対象セルユニットＣＵ、及び第１書き込み時刻が記憶されている場合について、図１４を用いて説明する。図１４は、パディング動作に用いられるパディングデータのサイズの一例を説明する図である。
【0112】
図１４では、セルユニットＣＵ（２，１）への第１書き込み動作（書き込み順番：１８）まで書き込み動作が実行済みである場合を例に挙げて説明する。この場合、図１４に示すように、書き込み管理テーブルＴＷＭには、対応する書き込み先ブロックＢＬＫの対象セルユニットＣＵとして“ＣＵ（２，１）”が記憶され、書き込み区分として“１”が記憶されている。書き込み履歴テーブルＴ１Ｈのインデックス１～６には、インデックス１から順に、対象セルユニットＣＵとして“ＣＵ（２，１）”、“ＣＵ（１，１）”、“ＣＵ（１，２）”、“ＣＵ（１，３）”、“ＣＵ（１，４）”、及び“ＣＵ（２，０）”が記憶され、第１書き込み時刻として各セルユニットＣＵに第１書き込み動作が実行された時刻がそれぞれ記憶されている。書き込み履歴テーブルＴ１Ｈの最も古いエントリは、インデックス２のエントリである。
【0113】
セルユニットＣＵ（２，１）への第１書き込み動作の次に実行される書き込み動作は、セルユニットＣＵ（１，１）への第２書き込み動作（書き込み順番：１９）である。また、書き込み履歴テーブルＴ１Ｈの最も古いエントリは、セルユニットＣＵ（１，１）のエントリである。この場合、パディング動作が実行される対象セルユニットＣＵは、セルユニットＣＵ（１，１）である。よって、書き込み履歴テーブルＴ１Ｈの６個のエントリ全てに対象セルユニットＣＵ、及び第１書き込み時刻が記憶されている場合、メモリコントローラ１０は、最も古いエントリの対象セルユニットＣＵ（セルユニットＣＵ（１，１））への第２書き込み動作に用いられるパディングデータ（Ｕｐｐｅｒページデータ及びＴｏｐページデータ）を準備する。すなわち、この場合に準備するパディングデータのサイズは、２ページのデータである。
【0114】
次に、書き込み履歴テーブルＴ１Ｈに対象セルユニットＣＵ、及び第１書き込み時刻が記憶されていないエントリがある場合について、図１５を用いて説明する。図１５は、パディング動作に用いられるパディングデータのサイズの一例を説明する図である。
【0115】
図１５では、セルユニットＣＵ（０，２）への第１書き込み動作（書き込み順番：３）まで書き込み動作が実行済みである場合を例に挙げて説明する。この場合、図１５に示すように、書き込み管理テーブルＴＷＭには、対応する書き込み先ブロックＢＬＫの対象セルユニットＣＵとして“ＣＵ（０，２）”が記憶され、書き込み区分として“１”が記憶されている。書き込み履歴テーブルＴ１Ｈのインデックス１～３には、インデックス１から順に、対象セルユニットＣＵとして“ＣＵ（０，０）”、“ＣＵ（０，１）”、及び“ＣＵ（０，２）”が記憶され、第１書き込み時刻として各セルユニットＣＵに第１書き込み動作が実行された時刻がそれぞれ記憶されている。インデックス４～６には、対象セルユニットＣＵ、及び第１書き込み時刻が記憶されていない。書き込み履歴テーブルＴ１Ｈの最も古いエントリは、インデックス１のエントリである。
【0116】
セルユニットＣＵ（０，２）への第１書き込み動作の次に実行される書き込み動作は、セルユニットＣＵ（０，３）への第１書き込み動作（書き込み順番：４）である。また、書き込み履歴テーブルＴ１Ｈの最も古いエントリは、セルユニットＣＵ（０，０）のエントリである。この場合、パディング動作が実行される対象セルユニットＣＵは、セルユニットＣＵ（０，３）、セルユニットＣＵ（０，４）、セルユニットＣＵ（１，０）、及びセルユニットＣＵ（０,０）である。よって、書き込み履歴テーブルＴ１Ｈに対象セルユニットＣＵ、及び第１書き込み時刻が記憶されていないエントリがある場合、メモリコントローラ１０は、セルユニットＣＵ（０，３）、セルユニットＣＵ（０，４）、及びセルユニットＣＵ（１，０）への第１書き込み動作に用いられるパディングデータ（Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータ）を準備する。更に、メモリコントローラ１０は、最も古いエントリの対象セルユニットＣＵ（セルユニットＣＵ（０，０））への第２書き込み動作に用いられるパディングデータ（Ｕｐｐｅｒページデータ及びＴｏｐページデータ）を準備する。すなわち、この場合に準備するパディングデータのサイズは、２ページ×４セルユニットＣＵ＝８ページのデータである。
【0117】
次に、準備するパディングデータの内容について説明する。
【0118】
パディングデータは、例えば、ダミーデータである。ダミーデータは、例えば、準備するデータのビット数分の“０”データを、“０”データの数と“１”データの数に偏りが生じないようにランダマイズしたデータである。ランダマイズは、例えば、メモリコントローラ１０によって実行される。なお、ダミーデータは、例えば、準備するデータのビット数分のランダムなデータであってもよい。
【0119】
また、パディングデータは、例えば、他ブロックＢＬＫのデータであってもよい。他ブロックＢＬＫのデータは、例えば、他ブロックＢＬＫにおいて、ウェアレベリング、コンパクション、またはリフレッシュによって別のブロックに書き直す（コピーする）データである。
【0120】
ウェアレベリング、コンパクション、及びリフレッシュは、メモリコントローラ１０によって実行される。
【0121】
ウェアレベリングは、例えば、消去回数が比較的多いブロックＢＬＫに記憶されているデータと、消去回数が比較的少ないブロックＢＬＫに記憶されているデータとを入れ替えることにより、ＮＡＮＤ型フラッシュメモリ３０の複数のブロックそれぞれの消去回数を平準化する処理である。
【0122】
コンパクションは、複数のブロックＢＬＫから有効データを読み出して（集めて）、別のブロックＢＬＫに書き直す処理である。コンパクションは、例えば、消去可能なブロックＢＬＫの数が減少した場合に実行される。
【0123】
リフレッシュは、あるブロックＢＬＫに記憶されているデータを、エラー訂正を施した上で別のブロックＢＬＫまたは当該ブロックＢＬＫに書き直す処理である。リフレッシュは、例えば、データのエラー訂正処理において訂正ビット数が増加したブロックＢＬＫを検出したとき、またはブロックＢＬＫに書き込み動作が実行されてから一定時間経過したときに実行される。
【0124】
【0125】
パディング動作は、最も古く第１書き込み動作が実行されたセルユニットＣＵへの第１書き込み動作が実行されてからの経過時間Ｔ１に基づいて実行される。経過時間Ｔ１が閾値ＴＶａを超えている場合、すなわちメモリコントローラ１０が上述した図１３のステップＳ１２２の処理によってパディングデータを準備すると、上述の書き込み順序に従って、ステップＳ１３０～Ｓ１３６の処理が実行される。換言すると、上述の書き込み順序に従って、パディング動作を実行する対象セルユニットＣＵ内の複数のメモリセルＭＣに、パディングデータのうちの対応する２ページデータが書き込まれる。
【0126】
対象セルユニットＣＵ（より詳しくは対象セルユニットＣＵ内の複数のメモリセルＭＣ）に第１書き込み動作を実行する場合（Ｓ１３０＿Ｙｅｓ）、パディングデータがダミーデータである場合には（Ｓ１３１＿Ｙｅｓ）、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたパディングデータ（対象セルユニットＣＵに対応するＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータ）に基づいて、対象セルユニットＣＵに第１書き込み動作を実行する（Ｓ１３３）。換言すると、シーケンサ３６は、対象セルユニットＣＵに、第１書き込み動作を実行することによって、パディングデータを書き込む。他方で、パディングデータがダミーデータではない場合には（Ｓ１３１＿Ｎｏ）、メモリコントローラ１０は、対象セルユニットＣＵ、及び第１書き込み時刻を書き込み履歴テーブルＴ１Ｈに設定する（Ｓ１３２）。ダミーデータではないデータとは、例えば、ウェアレベリング、コンパクション、またはリフレッシュによって別のブロックから書き直されるデータである。書き込み履歴テーブルＴ１Ｈへの設定が終了すると、シーケンサ３６は、ステップＳ１３３の処理を実行する。
【0127】
対象セルユニットＣＵへの第１書き込み動作が終了すると、メモリコントローラ１０は、対象セルユニットＣＵ、及び書き込み区分を書き込み管理テーブルＴＷＭに設定する（Ｓ１３６）。メモリコントローラ１０は、例えば、“１”（第１書き込み動作）を書き込み区分として設定する。
【0128】
他方で、対象セルユニットＣＵ（より詳しくは対象セルユニットＣＵ内の複数のメモリセルＭＣ）に第２書き込み動作を実行する場合（Ｓ１３０＿Ｎｏ）、メモリコントローラ１０は、対象セルユニットＣＵのエントリを書き込み履歴テーブルＴ１Ｈから削除する（Ｓ１３４）。
【0129】
書き込み履歴テーブルＴ１Ｈから対象セルユニットＣＵのエントリが削除されると、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたパディングデータ（対象セルユニットＣＵに対応するＵｐｐｅｒページデータ及びＴｏｐページデータ）に基づいて、対象セルユニットＣＵに第２書き込み動作を実行する（Ｓ１３５）。換言すると、シーケンサ３６は、対象セルユニットＣＵに、第２書き込み動作を実行することによって、パディングデータを書き込む。
【0130】
対象セルユニットＣＵへの第２書き込み動作が終了すると、メモリコントローラ１０は、対象セルユニットＣＵ、及び書き込み区分を書き込み管理テーブルＴＷＭに設定する（Ｓ１３６）。メモリコントローラ１０は、例えば、“２”（第２書き込み動作）を書き込み区分として設定する。
【0131】
パディング動作により、現在の書き込み順番の次の書き込み順番から、最も古く第１書き込み動作が実行されたセルユニットＣＵへの第２書き込み動作の書き込み順番の１つ前の書き込み順番まで、パディングデータ（Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータ）を用いた、各書き込み順番に対応するセルユニットＣＵへの第１書き込み動作が実行される。換言すると、第１書き込み動作において、メモリコントローラ１０は、シーケンサ３６に、これらのセルユニットＣＵへのパディングデータ（Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータ）の書き込みを実行させる。また、パディングデータ（Ｕｐｐｅｒページデータ及びＴｏｐページデータ）を用いた、最も古く第１書き込み動作が実行されたセルユニットＣＵへの第２書き込み動作が実行される。換言すると、第２書き込み動作において、メモリコントローラ１０は、シーケンサ３６に、最も古く第１書き込み動作が実行されたセルユニットＣＵへのパディングデータ（Ｕｐｐｅｒページデータ及びＴｏｐページデータ）の書き込みを実行させる。これにより、現在の書き込み順番の次の書き込み順番から、最も古く第１書き込み動作が実行されたセルユニットＣＵへの第２書き込み動作の書き込み順番まで、各書き込み順番に対応するセルユニットＣＵにパディングデータが書き込まれる。
【0132】
なお、メモリシステム１の電源が遮断された場合には、再度電源が投入されたときに、メモリコントローラ１０は、パディングデータを準備する。具体的には、例えば、メモリコントローラ１０は、書き込み管理テーブルＴＷＭと、書き込み履歴テーブルＴ１Ｈとに基づいて、現在の書き込み順番の次に実行されるべき書き込み動作から書き込み履歴テーブルＴ１Ｈの全エントリの対象セルユニットＣＵへの第２書き込み動作までの、各書き込み動作に用いられるパディングデータを準備する。そして、メモリコントローラ１０は、準備したパディングデータに基づいて、パディング動作を実行する。
【0133】
［１－４］効果
第１実施形態によれば、メモリシステム１のデータの信頼性を向上できる。本効果について以下に説明する。
第１実施形態によれば、メモリシステム１のデータの信頼性を向上できる。本効果について以下に説明する。
【0134】
ホスト２から受信した書き込み要求に基づいて、図９に示す書き込み順序でブロックＢＬＫにデータを書き込む場合、各対象セルユニットＣＵにおいて、第１書き込み動作及び第２書き込み動作は連続して実行されない。図９の例では、第１書き込み動作が実行されてから第２書き込み動作が実行されるまでのステップ数は、ワード線ＷＬ０及びＷＬ１８１のストリングユニットＳＵ０～ＳＵ４では６ステップ～１０ステップ、他のワード線ＷＬのストリングユニットＳＵ０～ＳＵ４では１１ステップである。
【0135】
このため、対象セルユニットＣＵによっては、メモリセルＭＣに第１書き込み動作が実行されてからなかなか第２書き込み動作が実行されず、第１書き込み動作が実行された状態でメモリセルＭＣが比較的長い時間放置される場合がある。これは、例えば、ホスト２から受信する書き込み要求が間欠的である場合、またはホスト２から受信した書き込み要求に基づいて書き込み動作を実行している途中で電源が遮断されてしばらく電源が投入されない場合である。この場合、例えば、メモリセルＭＣの電荷蓄積層から電子が抜けて閾値電圧が変化し、ビット誤りが発生する可能性がある。
【0136】
本実施形態では、メモリコントローラ１０が予め設定された一定時間間隔で、パディング判定動作を実行する。パディング判定動作において、書き込み履歴テーブルＴ１Ｈの最も古いエントリの対象セルユニットＣＵへの第１書き込み動作が実行されてからの経過時間が閾値を超えている場合、メモリコントローラ１０は、書き込み管理テーブルＴＷＭと、書き込み履歴テーブルＴ１Ｈとに基づいて、パディングデータを準備する。準備するパディングデータは、現在の書き込み順番の次に実行されるべき書き込み動作から最も古いエントリの対象セルユニットＣＵへの第２書き込み動作までの、各書き込み動作に用いられるデータである。パディングデータを準備すると、メモリコントローラ１０は、準備したパディングデータに基づいて、パディング動作を実行する。これにより、現在の書き込み順番の次に実行されるべき書き込み動作の対象セルユニットＣＵから最も古いエントリの対象セルユニットＣＵまでの、各対象セルユニットＣＵ内の複数のメモリセルＭＣにパディングデータが書き込まれる。
【0137】
このため、本実施形態に係る構成によれば、第１書き込み動作が実行された状態でメモリセルＭＣが比較的長い時間放置されるのを抑制できる。これにより、第１書き込み動作が実行された状態でビット誤りが発生する可能性を低減できる。よって、メモリシステム１のデータの信頼性を向上できる。
【0138】
［２］第２実施形態
第２実施形態について説明する。本実施形態に係るメモリシステム１は、書き込み履歴テーブルＴ１Ｈが廃される点で第１実施形態と異なる。また、本実施形態に係るメモリシステム１では、ＮＡＮＤ型フラッシュメモリ３０の構成が第１実施形態と異なる。更に、本実施形態に係るメモリシステム１では、書き込み動作が第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
第２実施形態について説明する。本実施形態に係るメモリシステム１は、書き込み履歴テーブルＴ１Ｈが廃される点で第１実施形態と異なる。また、本実施形態に係るメモリシステム１では、ＮＡＮＤ型フラッシュメモリ３０の構成が第１実施形態と異なる。更に、本実施形態に係るメモリシステム１では、書き込み動作が第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
【0139】
【0140】
メモリシステム１において、書き込み履歴テーブルＴ１Ｈは廃されている。メモリシステム１の他の構成は、図１を参照して説明した第１実施形態と同様である。
【0141】
【0142】
ＮＡＮＤ型フラッシュメモリ３０は、データチェック回路４０を更に含む。
【0143】
データチェック回路４０は、第１書き込み動作が実行された状態のメモリセルＭＣに記憶されているＬｏｗｅｒビット及びＭｉｄｄｌｅビットにビット誤りがあるかどうかをチェックする回路である。
【0144】
データチェック回路４０は、例えば、誤り検出符号（ＥＤＣ：Error Detection Code）を用いて、メモリセルＭＣに記憶されているデータのビット誤りを検出する。すなわち、データチェック回路４０によるデータのチェックは、誤り検出符号を用いて、例えばセルユニットＣＵ毎に、Ｌｏｗｅｒビット及びＭｉｄｄｌｅビットの誤りビットの数を検出することである。具体的には、シーケンサ３６は、読み出し電圧ＶＭ１、ＶＭ２、及びＶＭ３を用いて、第１書き込み動作が実行された状態のセルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを読み出す。読み出し電圧ＶＭ１、ＶＭ２、及びＶＭ３はそれぞれ、第２書き込み動作において、メモリセルアレイ３１からＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを読み出すときに使用される電圧Ｖｄｔである。読み出されたデータは、データチェック回路４０に供給される。データチェック回路４０は、データを受け取ると、予め決められた単位で、誤り検出符号を用いて、読み出したデータの誤りビット数を検出する。誤り検出符号は、例えば、パリティ符号、チェックサム、及び巡回冗長符号（ＣＲＣ：Cyclic Redundancy Code）等である。データのチェックが終わると、データチェック回路４０は、チェックした結果（検出値）をメモリコントローラ１０に送信する。
【0145】
ＮＡＮＤ型フラッシュメモリ３０の他の構成は、図２を参照して説明した第１実施形態と同様である。
【0146】
なお、データチェック回路４０は、メモリコントローラ１０に設けられていてもよい。
【0147】
［２－３］書き込み動作
本実施形態では、書き込み動作はリカバリ動作を含む。リカバリ動作は、第１書き込み動作が実行された状態でビット誤りがあると判定されたメモリセルＭＣのデータを訂正する動作である。リカバリ動作は、データチェック回路４０によるチェックの結果に基づいて実行される。リカバリ動作の詳細については後述する。
本実施形態では、書き込み動作はリカバリ動作を含む。リカバリ動作は、第１書き込み動作が実行された状態でビット誤りがあると判定されたメモリセルＭＣのデータを訂正する動作である。リカバリ動作は、データチェック回路４０によるチェックの結果に基づいて実行される。リカバリ動作の詳細については後述する。
【0148】
【0149】
メモリコントローラ１０がホスト２からＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータ、またはＵｐｐｅｒページデータ及びＴｏｐページデータを受け取ると、第１実施形態で述べた書き込み順序に従って、ステップＳ２００～Ｓ２０６の処理が実行される。
【0150】
対象セルユニットＣＵ（より詳しくは対象セルユニットＣＵ内の複数のメモリセルＭＣ）に第１書き込み動作を実行する場合（Ｓ２００＿Ｎｏ）、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、対象セルユニットＣＵに第１書き込み動作を実行する（Ｓ２０５）。
【0151】
対象セルユニットＣＵへの第１書き込み動作が終了すると、メモリコントローラ１０は、対象セルユニットＣＵ、及び書き込み区分を書き込み管理テーブルＴＷＭに設定する（Ｓ２０６）。メモリコントローラ１０は、例えば、“１”（第１書き込み動作）を書き込み区分として設定する。
【0152】
他方で、対象セルユニットＣＵ（より詳しくは対象セルユニットＣＵ内の複数のメモリセルＭＣ）に第２書き込み動作を実行する場合（Ｓ２００＿Ｙｅｓ）、シーケンサ３６は、読み出し電圧ＶＭ１、ＶＭ２、及びＶＭ３を用いて、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを読み出す。読み出されたデータは、データラッチ４１によって記憶されるとともにデータチェック回路４０に供給される。データチェック回路４０は、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータをチェックする（Ｓ２０１）。データのチェックが終わると、データチェック回路４０は、対象セルユニットＣＵに対するチェックの結果をメモリコントローラ１０に送信する。
【0153】
データチェック回路４０からチェックの結果を受信すると、メモリコントローラ１０は、チェックの結果（すなわち、データチェック回路４０によって検出された誤りビットの数）が閾値ＴＶｂを超えているか否かを判定する（Ｓ２０２）。閾値ＴＶｂは、例えば、１ビット以上、且つデータチェック回路４０が検出可能な誤りビット数以下である。閾値ＴＶｂは、例えば、数ビット、または数十ビット等である。
【0154】
チェックの結果が閾値ＴＶｂを超えていない場合（Ｓ２０２＿Ｎｏ）、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータ、並びにデータラッチ４１に記憶されているＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、対象セルユニットＣＵに第２書き込み動作を実行する（Ｓ２０４）。
【0155】
対象セルユニットＣＵへの第２書き込み動作が終了すると、メモリコントローラ１０は、対象セルユニットＣＵ、及び書き込み区分を書き込み管理テーブルＴＷＭに設定する（Ｓ２０６）。メモリコントローラ１０は、例えば、“２”（第２書き込み動作）を書き込み区分として設定する。
【0156】
他方で、チェックの結果が閾値ＴＶｂを超えている場合（Ｓ２０２＿Ｙｅｓ）、すなわちＬｏｗｅｒビットまたはＭｉｄｄｌｅビットに閾値ＴＶｂより多いビット誤りがあると判定した場合、メモリコントローラ１０は、リカバリ動作を実行する（Ｓ２０３）。
【0157】
【0158】
上述した図１９のステップＳ２０２の処理によって、チェックの結果が閾値ＴＶｂを超えているとメモリコントローラ１０が判定すると、ステップＳ２１０～Ｓ２２０の処理が実行される。
【0159】
メモリコントローラ１０は、ステップＳ２０１の処理でデータラッチ４１に記憶された対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを出力することを指示する。そして、メモリコントローラ１０は、受け取ったデータに対してＥＣＣ処理を実行する（Ｓ２１０）。
【0160】
ステップＳ２１０の処理によって読み出したデータの訂正に成功した場合（Ｓ２１１＿Ｙｅｓ）、ステップＳ２１０の処理で訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータがＮＡＮＤ型フラッシュメモリ３０に供給される。ＮＡＮＤ型フラッシュメモリ３０がデータを受け取ると、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータ、並びにステップＳ２１０の処理で訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、対象セルユニットＣＵに第２書き込み動作を実行する（Ｓ２１４）。換言すると、第２書き込み動作において、メモリコントローラ１０は、シーケンサ３６に、ステップＳ２１０の処理で訂正されたＬｏｗｅｒビット及びＭｉｄｄｌｅビット並びに、Ｕｐｐｅｒビット及びＴｏｐビットの書き込みを実行させる。すなわち、第１書き込み動作により２ビット（訂正前のＬｏｗｅｒビット及びＭｉｄｄｌｅビット）のデータを記憶していたあるメモリセルＭＣには、訂正されたＬｏｗｅｒビット及びＭｉｄｄｌｅビット、並びにＵｐｐｅｒビット及びＴｏｐビット、の合計４ビットのデータを記憶するように書き込みが実行される。
【0161】
対象セルユニットＣＵへの第２書き込み動作が終了すると、メモリコントローラ１０は、対象セルユニットＣＵ、及び書き込み区分を書き込み管理テーブルＴＷＭに設定する（Ｓ２１５）。メモリコントローラ１０は、例えば、“２”（第２書き込み動作）を書き込み区分として設定する。
【0162】
他方で、ステップＳ２１０の処理によって読み出したデータの訂正に成功しなかった場合（Ｓ２１１＿Ｎｏ）、メモリコントローラ１０は、電圧ＶＭ１、ＶＭ２、及びＶＭ３のそれぞれをシフトさせた電圧ＶＭ１ｓ、ＶＭ２ｓ、及びＶＭ３ｓ（以下、「シフトされた電圧Ｖｓｔ」とも表記する）を用いて、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを読み出す。そして、メモリコントローラ１０は、読み出したデータに対してＥＣＣ処理を実行する（Ｓ２１２）。電圧をシフトさせる量（以下、「シフト量ΔＶ」と表記する）は、読み出し電圧毎に異なっていてもよいし、これらの読み出し電圧の一部で同じ値であってもよいし、これらの読み出し電圧の全てで同じであってもよい。また、シフト量ΔＶは、負の値であっても正の値であってもよい。シフト量ΔＶは、例えば、メモリコントローラ１０によって適宜、適切な値に設定される。
【0163】
ステップＳ２１２の処理によって読み出したデータの訂正に成功した場合（Ｓ２１３＿Ｙｅｓ）、ステップＳ２１２の処理で訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータがＮＡＮＤ型フラッシュメモリ３０に供給される。ＮＡＮＤ型フラッシュメモリ３０がデータを受け取ると、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータ、並びにステップＳ２１２の処理で訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、対象セルユニットＣＵに第２書き込み動作を実行する（Ｓ２１４）。
【0164】
ステップＳ２１２の処理によって読み出したデータの訂正に成功しなかった場合（Ｓ２１３＿Ｎｏ）、対象セルユニットＣＵのデータの誤りビット数が比較的多いと考えられる。換言すると、対象セルユニットＣＵ内の複数のメモリセルＭＣにおいて、“Ｍ０”ステートと“Ｍ１”ステート、“Ｍ１”ステートと“Ｍ２”ステート、または“Ｍ２”ステートと“Ｍ３”ステートの閾値電圧分布が重なっている可能性がある。２つの閾値電圧分布が重なっているとき、交点の位置は、誤りビット数が少ない位置を意味する。そこで、メモリコントローラ１０は、例えば、トラッキングを実行する。トラッキングとは、メモリセルＭＣの２つの閾値電圧分布（すなわち、対象セルユニットＣＵ内の複数のメモリセルＭＣの“Ｍ０”ステートと“Ｍ１”ステート、“Ｍ１”ステートと“Ｍ２”ステート、または“Ｍ２”ステートと“Ｍ３”の閾値電圧分布）が重なった交点（電圧）を探索することである。メモリコントローラ１０は、トラッキングによって得られた電圧ＶＭ１ｔ、ＶＭ２ｔ、及びＶＭ３ｔを用いて、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを読み出す。そして、メモリコントローラ１０は、読み出したデータに対してＥＣＣ処理を実行する（Ｓ２１６）。
【0165】
ステップＳ２１６の処理によって読み出したデータが訂正されると、メモリコントローラ１０は、第１実施形態と同様に、対象セルユニットＣＵへの第２書き込み動作に用いられるパディングデータ（Ｕｐｐｅｒページデータ及びＴｏｐページデータ）を準備する（Ｓ２１７）。
【0166】
パディングデータが準備されると、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたパディングデータ（Ｕｐｐｅｒページデータ及びＴｏｐページデータ）に基づいて、対象セルユニットＣＵに第２書き込み動作を実行する（Ｓ２１８）。すなわち、対象セルユニットＣＵのＬｏｗｅｒページデータまたはＭｉｄｄｌｅページデータの誤りビット数が比較的多い（例えば、誤りビット数が１００ビットより多い）場合、対象セルユニットＣＵには、書き込み対象のＵｐｐｅｒページデータ及びＴｏｐページデータではなく、パディングデータが第２書き込み動作によって書き込まれる。
【0167】
ステップＳ２１６の処理で訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータは、ＮＡＮＤ型フラッシュメモリ３０に供給される。ＮＡＮＤ型フラッシュメモリ３０がデータを受け取ると、シーケンサ３６は、ステップＳ２１６の処理で訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを、対象セルユニットＣＵとは別のセルユニットＣＵ（以下、「セルユニットＣＵａ」と表記する）、より詳しくはセルユニットＣＵａ内の複数のメモリセルＭＣに書き込む（Ｓ２１９）。
【0168】
シーケンサ３６は、訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを、セルユニットＣＵａに、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータとして書き込んでもよい。
【0169】
セルユニットＣＵａは、現在の書き込み順番の次の書き込み順番に対応するセルユニットＣＵでもよい。例えば、対象セルユニットＣＵが図１４を参照して説明したセルユニットＣＵ（１，１）、すなわち、書き込み順番が１９のセルユニットＣＵである場合、シーケンサ３６は、書き込み順番が２０のセルユニットＣＵ（２，２）をセルユニットＣＵａとして選択する。そして、シーケンサ３６は、訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを、セルユニットＣＵ（２，２）にＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータとして書き込む。
【0170】
セルユニットＣＵａは、書き込み順番が比較的先のセルユニットＣＵでもよい。例えば、対象セルユニットＣＵが図１４を参照して説明したセルユニットＣＵ（１，１）、すなわち、書き込み順番が１９のセルユニットＣＵである場合、シーケンサ３６は、書き込み順番が２４のセルユニットＣＵ（２，４）をセルユニットＣＵａとして選択する。そして、シーケンサ３６は、訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを、セルユニットＣＵ（２，４）にＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータとして書き込む。
【0171】
あるいは、シーケンサ３６は、訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを、セルユニットＣＵａに、Ｕｐｐｅｒページデータ及びＴｏｐページデータとして書き込んでもよい。この場合においても、セルユニットＣＵａは、現在の書き込み順番の次の書き込み順番に対応するセルユニットＣＵであってもよいし、書き込み順番が比較的先のセルユニットＣＵであってもよい。
【0172】
例えば、対象セルユニットＣＵが、図１４を参照して説明したセルユニットＣＵ（１，１）、すなわち、書き込み順番が１９のセルユニットＣＵである場合、シーケンサ３６は、書き込み順番が２１のセルユニットＣＵ（１，２）をセルユニットＣＵａとして選択する。そして、シーケンサ３６は、訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを、セルユニットＣＵ（１，２）にＵｐｐｅｒページデータ及びＴｏｐページデータとして書き込む。あるいは、シーケンサ３６は、書き込み順番が２５のセルユニットＣＵ（１，４）をセルユニットＣＵａとして選択する。そして、シーケンサ３６は、訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを、セルユニットＣＵ（１，４）にＵｐｐｅｒページデータ及びＴｏｐページデータとして書き込む。
【0173】
セルユニットＣＵａへの書き込みが終了すると、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータを、対象セルユニットＣＵとは別のセルユニットＣＵ（以下、「セルユニットＣＵｂ」と表記する）、より詳しくはセルユニットＣＵｂ内の複数のメモリセルＭＣに書き込む（Ｓ２２０）。
【0174】
シーケンサ３６は、書き込み対象のＵｐｐｅｒページデータ及びＴｏｐページデータを、セルユニットＣＵｂに、Ｕｐｐｅｒページデータ及びＴｏｐページデータとして書き込んでもよい。
【0175】
セルユニットＣＵｂは、現在の書き込み順番の次の書き込み順番に対応するセルユニットＣＵでもよい。例えば、対象セルユニットＣＵが図１４を参照して説明したセルユニットＣＵ（１，１）、すなわち、書き込み順番が１９のセルユニットＣＵである場合、シーケンサ３６は、書き込み順番が２１のセルユニットＣＵ（１，２）をセルユニットＣＵｂとして選択する。そして、シーケンサ３６は、書き込み対象のＵｐｐｅｒページデータ及びＴｏｐページデータを、セルユニットＣＵ（１，２）にＵｐｐｅｒページデータ及びＴｏｐページデータとして書き込む。
【0176】
セルユニットＣＵｂは、書き込み順番が比較的先のセルユニットＣＵでもよい。例えば、対象セルユニットＣＵが図１４を参照して説明したセルユニットＣＵ（１，１）、すなわち、書き込み順番が１９のセルユニットＣＵである場合、シーケンサ３６は、書き込み順番が２５のセルユニットＣＵ（１，４）をセルユニットＣＵｂとして選択する。そして、シーケンサ３６は、書き込み対象のＵｐｐｅｒページデータ及びＴｏｐページデータを、セルユニットＣＵ（１，４）にＵｐｐｅｒページデータ及びＴｏｐページデータとして書き込む。
【0177】
あるいは、シーケンサ３６は、書き込み対象のＵｐｐｅｒページデータ及びＴｏｐページデータを、セルユニットＣＵｂに、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータとして書き込んでもよい。この場合においても、セルユニットＣＵｂは、現在の書き込み順番の次の書き込み順番に対応するセルユニットＣＵであってもよいし、書き込み順番が比較的先のセルユニットＣＵであってもよい。
【0178】
例えば、対象セルユニットＣＵが、図１４を参照して説明したセルユニットＣＵ（１，１）、すなわち、書き込み順番が１９のセルユニットＣＵである場合、シーケンサ３６は、書き込み順番が２０のセルユニットＣＵ（２，２）をセルユニットＣＵｂとして選択する。そして、シーケンサ３６は、書き込み対象のＵｐｐｅｒページデータ及びＴｏｐページデータを、セルユニットＣＵ（２，２）にＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータとして書き込む。あるいは、シーケンサ３６は、書き込み順番が２４のセルユニットＣＵ（２，４）をセルユニットＣＵｂとして選択する。そして、シーケンサ３６は、書き込み対象のＵｐｐｅｒページデータ及びＴｏｐページデータを、セルユニットＣＵ（２，４）にＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータとして書き込む。
【0179】
なお、セルユニットＣＵｂは、セルユニットＣＵａと同じであってもよいし、異なっていてもよい。
【0180】
［２－５］効果
第１実施形態で述べたように、第１書き込み動作が実行された状態でメモリセルＭＣが比較的長い時間放置されると、ビット誤りが発生する可能性がある。
第１実施形態で述べたように、第１書き込み動作が実行された状態でメモリセルＭＣが比較的長い時間放置されると、ビット誤りが発生する可能性がある。
【0181】
本実施形態では、第２書き込み動作の実行時に、データチェック回路４０が、第１書き込み動作が実行された状態の対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータのチェックを実行する。メモリコントローラ１０は、チェックの結果が閾値ＴＶｂを超えていると判定した場合、リカバリ動作を実行する。
【0182】
リカバリ動作において、誤りビット数が比較的少ない場合、メモリコントローラ１０は、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを訂正する。誤りビット数が比較的少ない場合とは、例えば、複数のデフォルトの読み出し電圧Ｖｄｔを用いて読み出された対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータが訂正された場合、または、複数のシフトされた電圧Ｖｓｔを用いて読み出された対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータが訂正された場合である。データが訂正されると、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータ、並びに訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、対象セルユニットＣＵに第２書き込み動作を実行する。
【0183】
リカバリ動作において、誤りビット数が比較的多い場合、メモリコントローラ１０は、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを訂正する。誤りビット数が比較的多い場合とは、例えば、トラッキングによって得られた複数の読み出し電圧を用いて読み出された対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータが訂正された場合である。データが訂正されると、訂正されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータは、対象セルユニットＣＵとは異なるセルユニットＣＵａに書き込まれる。また、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータも、対象セルユニットＣＵとは異なるセルユニットＣＵｂに書き込まれる。ここで、セルユニットＣＵａ及びＣＵｂは、同じであってもよいし、異なっていてもよい。一方で、対象セルユニットＣＵには、パディングデータが書き込まれる。すなわち、対象セルユニットＣＵは、次の消去動作及び書き込み動作が実行されるまで、読み出し動作の対象とならない。
【0184】
これにより、ビット誤りが発生する可能性を低減できる。よって、本実施形態に係る構成によれば、メモリシステム１のデータの信頼性を向上できる。
【0185】
［２－６］第１変形例
第２実施形態の第１変形例に係るメモリシステムについて説明する。本変形例に係るメモリシステム１では、データチェック回路４０の構成が第２実施形態と異なる。なお、本変形例では、１ページデータの“０”データの数と“１”データの数に偏りが生じないようにランダマイズされたデータがセルユニットＣＵに書き込まれていることを前提とする。以下では、第２実施形態と異なる点を中心に説明する。
第２実施形態の第１変形例に係るメモリシステムについて説明する。本変形例に係るメモリシステム１では、データチェック回路４０の構成が第２実施形態と異なる。なお、本変形例では、１ページデータの“０”データの数と“１”データの数に偏りが生じないようにランダマイズされたデータがセルユニットＣＵに書き込まれていることを前提とする。以下では、第２実施形態と異なる点を中心に説明する。
【0186】
［２－６－１］データチェック回路
本変形例のデータチェック回路４０は、例えば、第１書き込み動作によって形成された閾値電圧分布の４つのステート（“Ｍ０”ステート～“Ｍ３”ステート）それぞれに属するメモリセルＭＣの数をカウントする。すなわち、データチェック回路４０は、セルユニットＣＵにおいて、Ｌｏｗｅｒビット及びＭｉｄｄｌｅビットの“０”データまたは“１”データのビット数をカウントする。具体的には、シーケンサ３６は、読み出し電圧ＶＭ１、ＶＭ２、及びＶＭ３のいずれか１つを用いて、第１書き込み動作が実行された状態のセルユニットＣＵ内の複数のメモリセルＭＣの状態を取得する。取得された複数のメモリセルＭＣの状態は、データチェック回路４０に供給される。データチェック回路４０は、複数のメモリセルＭＣの状態を受け取ると、オンしたメモリセルＭＣの数をカウントする。換言すると、第１書き込み動作が実行された状態のセルユニットＣＵ内の複数のメモリセルＭＣの状態が読み出し電圧ＶＭ１を用いて取得される場合、データチェック回路４０は、電圧ＶＭ１以下の閾値電圧を有するメモリセルＭＣの数をカウントする。同様に、複数のメモリセルＭＣの状態が読み出し電圧ＶＭ２を用いて取得される場合、データチェック回路４０は、電圧ＶＭ２以下の閾値電圧を有するメモリセルＭＣの数をカウントする。同様に、複数のメモリセルＭＣの状態が読み出し電圧ＶＭ３を用いて取得される場合、データチェック回路４０は、電圧ＶＭ３以下の閾値電圧を有するメモリセルＭＣの数をカウントする。メモリセルＭＣの数のカウントが終わると、データチェック回路４０は、チェックした結果（カウント値）をメモリコントローラ１０に送信する。
本変形例のデータチェック回路４０は、例えば、第１書き込み動作によって形成された閾値電圧分布の４つのステート（“Ｍ０”ステート～“Ｍ３”ステート）それぞれに属するメモリセルＭＣの数をカウントする。すなわち、データチェック回路４０は、セルユニットＣＵにおいて、Ｌｏｗｅｒビット及びＭｉｄｄｌｅビットの“０”データまたは“１”データのビット数をカウントする。具体的には、シーケンサ３６は、読み出し電圧ＶＭ１、ＶＭ２、及びＶＭ３のいずれか１つを用いて、第１書き込み動作が実行された状態のセルユニットＣＵ内の複数のメモリセルＭＣの状態を取得する。取得された複数のメモリセルＭＣの状態は、データチェック回路４０に供給される。データチェック回路４０は、複数のメモリセルＭＣの状態を受け取ると、オンしたメモリセルＭＣの数をカウントする。換言すると、第１書き込み動作が実行された状態のセルユニットＣＵ内の複数のメモリセルＭＣの状態が読み出し電圧ＶＭ１を用いて取得される場合、データチェック回路４０は、電圧ＶＭ１以下の閾値電圧を有するメモリセルＭＣの数をカウントする。同様に、複数のメモリセルＭＣの状態が読み出し電圧ＶＭ２を用いて取得される場合、データチェック回路４０は、電圧ＶＭ２以下の閾値電圧を有するメモリセルＭＣの数をカウントする。同様に、複数のメモリセルＭＣの状態が読み出し電圧ＶＭ３を用いて取得される場合、データチェック回路４０は、電圧ＶＭ３以下の閾値電圧を有するメモリセルＭＣの数をカウントする。メモリセルＭＣの数のカウントが終わると、データチェック回路４０は、チェックした結果（カウント値）をメモリコントローラ１０に送信する。
【0187】
ステップＳ２０２の処理で用いられる閾値ＴＶｂについて説明する。
【0188】
ステップＳ２０２において、データチェック回路４０からチェックの結果を受信すると、メモリコントローラ１０は、チェックの結果（カウント値）が閾値ＴＶｂを超えているか否かを判定する。
【0189】
例えば、Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを含む２ページデータのサイズが３２ＫＢ（キロバイト）であり、すなわち、セルユニットＣＵに含まれるメモリセルＭＣの数が１６Ｋ×８個であり、ランダマイズされたデータがセルユニットＣＵに書き込まれた場合、そのセルユニットＣＵに含まれる、“Ｍ０”ステート～“Ｍ３”ステートに対応する閾値電圧を有するメモリセルＭＣの個数の期待値はそれぞれ、４Ｋ×８である。換言すると、第１書き込み動作が実行された対象セルユニットＣＵに対して、電圧ＶＭ１を用いてデータを読み出した場合、“Ｍ０”ステートに対応する閾値電圧を有するメモリセルＭＣの個数の期待値は４Ｋ×８である。同様に、電圧ＶＭ２を用いてデータを読み出した場合、“Ｍ０”ステート及び“Ｍ１”ステートに対応する閾値電圧を有するメモリセルＭＣの個数の期待値は４Ｋ×８＋４Ｋ×８＝８Ｋ×８である。電圧ＶＭ３を用いてデータを読み出した場合、“Ｍ０”ステート、“Ｍ１”ステート、及び“Ｍ２”ステートに対応する閾値電圧を有するメモリセルＭＣの個数の期待値は、４Ｋ×８＋４Ｋ×８＋４Ｋ×８＝１２Ｋ×８である。
【0190】
閾値ＴＶｂは、ランダマイズの精度を考慮して、例えば、期待値よりも低い値から期待値よりも高い値までの範囲に設定される。閾値ＴＶｂは、例えば、期待値－１００以上、且つ期待値＋１００以下の範囲である。この場合、ステップＳ２０２の処理では、メモリコントローラ１０は、チェックの結果（データチェック回路４０によってカウントされたメモリセルＭＣの個数）が期待値－１００以上、且つ期待値＋１００以下の範囲に入っているか否かを判定する。チェックの結果がこの範囲に入っている場合（Ｓ２０２＿Ｎｏ）は、メモリコントローラ１０は、対象セルユニットＣＵに第２書き込み動作を実行する（Ｓ２０４）。他方で、チェックの結果がこの範囲に入っていない場合（Ｓ２０２＿Ｙｅｓ）、メモリコントローラ１０は、リカバリ動作を実行する（Ｓ２０３）。
【0191】
【0192】
上述した図１９のステップＳ２０２の処理によって、メモリコントローラ１０が、チェックの結果が閾値ＴＶｂを超えていると判定すると、ステップＳ２３０、及びＳ２１１～Ｓ２２０の処理が実行される。
【0193】
メモリコントローラ１０は、読み出し電圧ＶＭ１、ＶＭ２、及びＶＭ３を用いて、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを読み出す。そして、メモリコントローラ１０は、読み出したデータに対してＥＣＣ処理を実行する（Ｓ２３０）。
【0194】
ステップＳ２３０以外のステップＳ２１１～Ｓ２２０の処理は、図２０を参照して説明した第２実施形態と同様である。
【0195】
［２－６－３］効果
本変形例によれば、第２実施形態と同様の効果を奏する。さらに本変形例のデータチェック回路４０は、第２実施形態のデータチェック回路４０に比べ、小規模な回路で実現され得る。
本変形例によれば、第２実施形態と同様の効果を奏する。さらに本変形例のデータチェック回路４０は、第２実施形態のデータチェック回路４０に比べ、小規模な回路で実現され得る。
【0196】
［２－７］第２変形例
第２実施形態の第２変形例に係るメモリシステムについて説明する。本変形例に係るメモリシステム１では、書き込み動作が第２実施形態と異なる。以下では、第２実施形態と異なる点を中心に説明する。
第２実施形態の第２変形例に係るメモリシステムについて説明する。本変形例に係るメモリシステム１では、書き込み動作が第２実施形態と異なる。以下では、第２実施形態と異なる点を中心に説明する。
【0197】
［２－７－１］書き込み動作
本変形例では、書き込み動作がデータチェック判定動作を含む。データチェック判定動作は、データチェック回路４０による対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータのチェックを実行すべきか否かを判定する動作である。
本変形例では、書き込み動作がデータチェック判定動作を含む。データチェック判定動作は、データチェック回路４０による対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータのチェックを実行すべきか否かを判定する動作である。
【0198】
【0199】
第１書き込み動作が実行された対象セルユニットＣＵに第２書き込み動作を実行する場合（Ｓ２００＿Ｙｅｓ）、メモリコントローラ１０は、データチェック判定動作を実行する（Ｓ２４０）。データチェック判定動作については後述する。
【0200】
メモリコントローラ１０が、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータのチェックを実行すべきと判定した場合（Ｓ２４０＿Ｙｅｓ）、データチェック回路４０は、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータをチェックする（Ｓ２０１）。
【0201】
他方で、メモリコントローラ１０が、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータのチェックを実行する必要がないと判定した場合（Ｓ２４０＿Ｎｏ）、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータ、並びにメモリセルアレイ３１からセンスアンプモジュール３９に読み出され、データラッチ４１に記憶されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、対象セルユニットＣＵに第２書き込み動作を実行する（Ｓ２０４）。
【0202】
【0203】
［２－７－２］データチェック判定動作
メモリコントローラ１０は、例えば、対象セルユニットＣＵへの第１書き込み動作が実行されてからの経過時間Ｔ２に基づいて、データチェック回路４０によるデータチェックを実行すべきか否かを判定する。具体的には、メモリコントローラ１０は、対象セルユニットＣＵ内の複数のメモリセルＭＣへの第１書き込み動作が実行されてからの経過時間Ｔ２が、閾値ＴＶｃを超えているか否かを判定する。経過時間Ｔ２が閾値ＴＶｃを超えている場合、メモリコントローラ１０は、データチェック回路４０によるデータチェックを実行すべきと判定する。閾値ＴＶｃは、例えば、メモリコントローラ１０によって適切な値（時間）に設定される。
メモリコントローラ１０は、例えば、対象セルユニットＣＵへの第１書き込み動作が実行されてからの経過時間Ｔ２に基づいて、データチェック回路４０によるデータチェックを実行すべきか否かを判定する。具体的には、メモリコントローラ１０は、対象セルユニットＣＵ内の複数のメモリセルＭＣへの第１書き込み動作が実行されてからの経過時間Ｔ２が、閾値ＴＶｃを超えているか否かを判定する。経過時間Ｔ２が閾値ＴＶｃを超えている場合、メモリコントローラ１０は、データチェック回路４０によるデータチェックを実行すべきと判定する。閾値ＴＶｃは、例えば、メモリコントローラ１０によって適切な値（時間）に設定される。
【0204】
なお、経過時間Ｔ２を算出するために、第１実施形態で述べた書き込み履歴テーブルＴ１Ｈが用意されてもよい。
【0205】
［２－７－３］効果
本変形例によれば、第２実施形態と同様の効果を奏する。
本変形例によれば、第２実施形態と同様の効果を奏する。
【0206】
また、本変形例では、メモリコントローラ１０は、第２書き込み動作の実行時に、対象セルユニットＣＵに第１書き込み動作が実行されてからの経過時間Ｔ２が閾値ＴＶｃを超えているか否かを判定する。経過時間Ｔ２が閾値ＴＶｃを超えている場合、データチェック回路４０は、対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータをチェックする。このため、データチェック回路４０は、第２書き込み動作毎に対象セルユニットＣＵのデータをチェックしない。よって、本変形例に係る構成によれば、第２書き込み動作の処理性能の低下を抑制できる。
【0207】
［２－８］第３変形例
第２実施形態の第３変形例に係るメモリシステムについて説明する。本変形例に係るメモリシステム１は、書き込み回数テーブルＴＷＮを含む点で第２実施形態と異なる。また、本変形例に係るメモリシステム１では、データチェック判定動作が第２実施形態の第２変形例と異なる。以下では、第２実施形態の第２変形例と異なる点を中心に説明する。
第２実施形態の第３変形例に係るメモリシステムについて説明する。本変形例に係るメモリシステム１は、書き込み回数テーブルＴＷＮを含む点で第２実施形態と異なる。また、本変形例に係るメモリシステム１では、データチェック判定動作が第２実施形態の第２変形例と異なる。以下では、第２実施形態の第２変形例と異なる点を中心に説明する。
【0208】
【0209】
メモリシステム１は、書き込み回数テーブルＴＷＮを更に含む。書き込み回数テーブルＴＷＮは、例えば、ＲＡＭ１６に記憶される。書き込み回数テーブルＴＷＮの詳細については後述する。メモリシステム１の他の構成は、図１７を参照して説明した第２実施形態と同様である。
【0210】
【0211】
書き込み回数テーブルＴＷＮは、ブロックＢＬＫ毎に、書き込み動作が実行された回数を記憶する。
【0212】
図２４に示すように、書き込み回数テーブルＴＷＮの各エントリは、ブロックＢＬＫと、そのブロックＢＬＫに対して実行された書き込み動作の回数（以下、「書き込み回数」と表記する）とを含む。
【0213】
図２４の例では、ブロックＢＬＫ０及びＢＬＫ１に対して、書き込み動作がそれぞれ１００回実行されている。
【0214】
あるブロックＢＬＫが書き込み先ブロックＢＬＫとして選択されたときに、そのブロックＢＬＫの書き込み回数がカウントアップされ、カウントアップされた回数が、書き込み回数テーブルＴＷＮにそのブロックＢＬＫの書き込み回数として書き込まれる。
【0215】
書き込み回数テーブルＴＷＮは、例えば、ＮＡＮＤ型フラッシュメモリ３０のいずれかのブロックＢＬＫに記憶される。そして、例えば、メモリシステム１への電源投入直後に、ＮＡＮＤ型フラッシュメモリ３０からＲＡＭ１６にロードされる。また、メモリシステム１の電源が遮断される際には、ＲＡＭ１６に記憶される書き込み回数テーブルＴＷＮはＮＡＮＤ型フラッシュメモリ３０のいずれかのブロックＢＬＫに書き込まれる。
【0216】
［２－８－３］データチェック判定動作
メモリコントローラ１０は、例えば、対象セルユニットＣＵを含む書き込み先ブロックＢＬＫの書き込み回数または消去回数（例えば、書き込み回数テーブルＴＷＮに記憶されている書き込み回数）に基づいて、データチェック回路４０によるデータチェックを実行すべきか否かを判定する。具体的には、対象セルユニットＣＵを含む書き込み先ブロックＢＬＫの書き込み回数または消去回数Ｎ１が、閾値ＴＶｄを超えているか否かを判定する。書き込み回数または消去回数Ｎ１が閾値ＴＶｄを超えている場合、メモリコントローラ１０は、データチェックを実行すべきと判定する。閾値ＴＶｄは、例えば、メモリコントローラ１０によって適切な値（回数）に設定される。
メモリコントローラ１０は、例えば、対象セルユニットＣＵを含む書き込み先ブロックＢＬＫの書き込み回数または消去回数（例えば、書き込み回数テーブルＴＷＮに記憶されている書き込み回数）に基づいて、データチェック回路４０によるデータチェックを実行すべきか否かを判定する。具体的には、対象セルユニットＣＵを含む書き込み先ブロックＢＬＫの書き込み回数または消去回数Ｎ１が、閾値ＴＶｄを超えているか否かを判定する。書き込み回数または消去回数Ｎ１が閾値ＴＶｄを超えている場合、メモリコントローラ１０は、データチェックを実行すべきと判定する。閾値ＴＶｄは、例えば、メモリコントローラ１０によって適切な値（回数）に設定される。
【0217】
なお、ウェアレベリングによって、メモリシステム１内のどのブロックＢＬＫも書き込み回数または消去回数Ｎ１が略同じになっている場合がある。このような場合、例えば、メモリコントローラ１０は、あるブロックＢＬＫの書き込み回数または消去回数Ｎ１が閾値ＴＶｄを超えたことを検出した以降は、データチェック判定動作を省略して、データチェック回路４０によるデータチェックを実行すべきと判定してもよい。あるいは、どのブロックＢＬＫも消去回数Ｎ１が略同じになっている前提で、メモリコントローラ１０は、ドライブ内の平均消去回数Ａｖｅ＿Ｎ１を閾値ＴＶｄとの比較に使用してもよい。この場合は、平均消去回数Ａｖｅ＿Ｎ１が閾値ＴＶｄを超えたことを検出した以降は、メモリコントローラ１０は、全ブロックＢＬＫでデータチェック判定動作を省略してデータチェックを実行する。
【0218】
［２－８－４］効果
本変形例によれば、第２実施形態の第２変形例と同様の効果を奏する。
本変形例によれば、第２実施形態の第２変形例と同様の効果を奏する。
【0219】
［２－９］第４変形例
第２実施形態の第４変形例に係るメモリシステムについて説明する。本変形例に係るメモリシステム１は、エラー回数テーブルＴＥＮを含む点で第２実施形態と異なる。また、本変形例に係るメモリシステム１では、データチェック判定動作が第２実施形態の第２変形例と異なる。以下では、第２実施形態の第２変形例と異なる点を中心に説明する。
第２実施形態の第４変形例に係るメモリシステムについて説明する。本変形例に係るメモリシステム１は、エラー回数テーブルＴＥＮを含む点で第２実施形態と異なる。また、本変形例に係るメモリシステム１では、データチェック判定動作が第２実施形態の第２変形例と異なる。以下では、第２実施形態の第２変形例と異なる点を中心に説明する。
【0220】
【0221】
メモリシステム１は、エラー回数テーブルＴＥＮを更に含む。エラー回数テーブルＴＥＮの詳細については後述する。エラー回数テーブルＴＥＮは、例えば、ＲＡＭ１６に記憶される。メモリシステム１の他の構成は、図１７を参照して説明した第２実施形態と同様である。
【0222】
【0223】
エラー回数テーブルＴＥＮは、ブロックＢＬＫ毎に、ＮＡＮＤ型フラッシュメモリ３０からメモリコントローラ１０に読み出されたデータに誤りが検出された回数を記憶する。誤りは、例えば、ＥＣＣ回路１４によるＥＣＣ処理において検出される。
【0224】
図２６に示すように、エラー回数テーブルＴＥＮの各エントリは、ブロックＢＬＫと、そのブロックＢＬＫにおいて誤りが検出された回数（以下、「エラー検出回数」と表記する）とを含む。
【0225】
図２６の例では、ブロックＢＬＫ０において、１０回誤りが検出されている。ブロックＢＬＫ１において、２０回誤りが検出されている。
【0226】
あるブロックＢＬＫから読み出されたデータに誤りが検出されたときに、そのブロックＢＬＫのエラー検出回数がカウントアップされ、カウントアップされた回数がエラー回数テーブルＴＥＮにそのブロックＢＬＫのエラー検出回数として書き込まれる。
【0227】
エラー回数テーブルＴＥＮは、例えば、ＮＡＮＤ型フラッシュメモリ３０のいずれかのブロックＢＬＫに記憶される。そして、例えば、メモリシステム１への電源投入直後に、ＮＡＮＤ型フラッシュメモリ３０からＲＡＭ１６にロードされる。また、メモリシステム１の電源が遮断される際には、ＲＡＭ１６に記憶されるエラー回数テーブルＴＥＮはＮＡＮＤ型フラッシュメモリ３０のいずれかのブロックＢＬＫに書き込まれる。
【0228】
［２－９－３］データチェック判定動作
メモリコントローラ１０は、例えば、対象セルユニットＣＵを含む書き込み先ブロックＢＬＫの過去のエラー履歴（例えば、エラー回数テーブルＴＥＮに記憶されているエラー検出回数）に基づいて、データチェック回路４０によるデータチェックを実行すべきか否かを判定する。具体的には、対象セルユニットＣＵを含む書き込み先ブロックＢＬＫの過去のエラー検出回数Ｎ２が、閾値ＴＶｅを超えているか否かを判定する。エラー検出回数Ｎ２が閾値ＴＶｅを超えている場合、メモリコントローラ１０は、データチェックを実行すべきと判定する。閾値ＴＶｅは、例えば、メモリコントローラ１０によって適切な値（回数）に設定される。本変形例では、エラー回数テーブルＴＥＮがブロックＢＬＫ毎にエラー検出回数を記憶する方法を示したが、エラー回数テーブルＴＥＮはブロックＢＬＫ内のワード線ＷＬ毎にエラー検出回数を記憶してもよい。この場合、ブロックＢＬＫ内のワード線ＷＬ毎に過去のエラー履歴に基づいてデータチェック判定動作が実施される。
メモリコントローラ１０は、例えば、対象セルユニットＣＵを含む書き込み先ブロックＢＬＫの過去のエラー履歴（例えば、エラー回数テーブルＴＥＮに記憶されているエラー検出回数）に基づいて、データチェック回路４０によるデータチェックを実行すべきか否かを判定する。具体的には、対象セルユニットＣＵを含む書き込み先ブロックＢＬＫの過去のエラー検出回数Ｎ２が、閾値ＴＶｅを超えているか否かを判定する。エラー検出回数Ｎ２が閾値ＴＶｅを超えている場合、メモリコントローラ１０は、データチェックを実行すべきと判定する。閾値ＴＶｅは、例えば、メモリコントローラ１０によって適切な値（回数）に設定される。本変形例では、エラー回数テーブルＴＥＮがブロックＢＬＫ毎にエラー検出回数を記憶する方法を示したが、エラー回数テーブルＴＥＮはブロックＢＬＫ内のワード線ＷＬ毎にエラー検出回数を記憶してもよい。この場合、ブロックＢＬＫ内のワード線ＷＬ毎に過去のエラー履歴に基づいてデータチェック判定動作が実施される。
【0229】
なお、メモリコントローラ１０は、例えば、ＥＣＣ回路１４の訂正能力に基づいて、データチェック回路４０によるデータチェックを実行すべきか否かを判定してもよい。この場合、対象セルユニットＣＵのデータに対してＥＣＣ処理を行うＥＣＣ回路１４の訂正能力を示す指標が閾値ＴＶｆを超えている場合、メモリコントローラ１０は、データチェックを実行すべきと判定する。閾値ＴＶｆは、例えば、メモリコントローラ１０によって適切な値に設定される。
【0230】
また、メモリコントローラ１０は、過去のエラー履歴と、ＥＣＣ回路１４の訂正能力とを組み合わせて、データチェック回路４０によるデータチェックを実行すべきと判定してもよい。
【0231】
［２－９－４］効果
本変形例によれば、第２実施形態の第２変形例と同様の効果を奏する。
本変形例によれば、第２実施形態の第２変形例と同様の効果を奏する。
【0232】
［３］第３実施形態
第３実施形態について説明する。本実施形態に係るメモリシステム１では、書き込み動作が第２実施形態と異なる。本実施形態では、第１書き込み動作が実行された状態のセルユニットＣＵのＬｏｗｅｒページデータまたはＭｉｄｄｌｅページデータの誤りビット数が比較的多い場合の書き込み動作が示される。その一例として、本実施形態は、第１書き込み動作が実行された状態の対象セルユニットＣＵに対して、パディングデータに基づいて第２書き込み動作の前処理を行った後、Ｕｐｐｅｒページデータ及びＴｏｐページデータに基づいて第２書き込み動作を行う。以下では、第２実施形態と異なる点を中心に説明する。
第３実施形態について説明する。本実施形態に係るメモリシステム１では、書き込み動作が第２実施形態と異なる。本実施形態では、第１書き込み動作が実行された状態のセルユニットＣＵのＬｏｗｅｒページデータまたはＭｉｄｄｌｅページデータの誤りビット数が比較的多い場合の書き込み動作が示される。その一例として、本実施形態は、第１書き込み動作が実行された状態の対象セルユニットＣＵに対して、パディングデータに基づいて第２書き込み動作の前処理を行った後、Ｕｐｐｅｒページデータ及びＴｏｐページデータに基づいて第２書き込み動作を行う。以下では、第２実施形態と異なる点を中心に説明する。
【0233】
【0234】
メモリコントローラ１０がホスト２からＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータ、またはＵｐｐｅｒページデータ及びＴｏｐページデータを受け取ると、第１実施形態で述べた書き込み順序に従って、ステップＳ３００～Ｓ３０８の処理が実行される。
【0235】
ステップＳ３００、Ｓ３０１、Ｓ３０６、Ｓ３０７、及びＳ３０８は、第２実施形態の図１９のステップＳ２００、Ｓ２０１、Ｓ２０４、Ｓ２０５、及びＳ２０６とそれぞれ同じである。
【0236】
データチェック回路４０からステップＳ３０１の処理によるチェックの結果を受信すると、メモリコントローラ１０は、チェックの結果（すなわち、データチェック回路４０によって検出された誤りビットの数）が閾値ＴＶｆを超えているか否かを判定する（Ｓ３０２）。閾値ＴＶｆは、例えば、１００ビットである。
【0237】
チェックの結果が閾値ＴＶｆを超えていない場合（Ｓ３０２＿Ｎｏ）、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータ、並びにメモリセルアレイ３１からセンスアンプモジュール３９に読み出され、データラッチ４１に記憶されたＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータに基づいて、対象セルユニットＣＵに第２書き込み動作を実行する（Ｓ３０６）。
【0238】
他方で、チェックの結果が閾値ＴＶｆを超えている、すなわち誤りビット数が比較的多い場合（Ｓ３０２＿Ｙｅｓ）、メモリコントローラ１０は、対象セルユニットＣＵへの第２書き込み動作の前処理に用いられるパディングデータを準備する（Ｓ３０３）。
【0239】
パディングデータは、例えば、対象セルユニットＣＵのＬｏｗｅｒページデータをオール“０”データとし、対象セルユニットＣＵのＭｉｄｄｌｅページデータをオール“１”データとしたデータである。ここで用いられるパディングデータは、ランダマイズされたデータではなく、対象セルユニットＣＵに書き込まれる際にそれぞれオール“０”またはオール“１”となっているデータである。換言すると、本実施形態では、対象セルユニットＣＵに書き込まれるＬｏｗｅｒページデータ、Ｍｉｄｄｌｅページデータ、Ｕｐｐｅｒページデータ、及びＴｏｐページデータのうち、誤りビット数が比較的多いＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータを、パディングデータに置き換える。
【0240】
パディングデータが準備されると、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたパディングデータ（Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータ）に基づいて、対象セルユニットＣＵに第２書き込み動作の前処理を実行する（Ｓ３０４）。第２書き込み動作の前処理とは、シーケンサ３６が、対象セルユニットＣＵ内の各メモリセルＭＣの閾値電圧を“Ｍ３”ステートに遷移させるように、書き込み動作を実行することである。第１書き込み動作後の、対象セルユニットＣＵ内の各メモリセルＭＣの閾値電圧は、いずれも“Ｍ３”ステート以下である。従って、シーケンサ３６は、第２書き込み動作の前処理によって、対象セルユニットＣＵ内の各メモリセルＭＣの閾値電圧を“Ｍ３”ステートに遷移させることができる。なお、第２書き込み動作の前処理は、第１書き込み動作によって実現されてもよい。
【0241】
対象セルユニットＣＵへの第２書き込み動作の前処理が終了すると、シーケンサ３６は、メモリコントローラ１０からセンスアンプモジュール３９に入力されたＵｐｐｅｒページデータ及びＴｏｐページデータ、並びにパディングデータ（Ｌｏｗｅｒページデータ及びＭｉｄｄｌｅページデータ）に基づいて、対象セルユニットＣＵに第２書き込み動作を実行する（Ｓ３０５）。すなわち、シーケンサ３６は、対象セルユニットＣＵ内の各メモリセルＭＣの閾値電圧を“Ｓ１２”ステート～“Ｓ１５”ステートに遷移させるように、書き込み動作を実行する。
【0242】
なお、データチェック回路４０でのチェックの結果、誤りビット数が予め決められた数を超えた場合、メモリコントローラ１０は、当該書き込み先ブロックＢＬＫをバッドブロック（書き込み不可のブロックＢＬＫ）としてもよい。
【0243】
また、メモリコントローラ１０は、ステップＳ３０１の処理の前に、第２実施形態の第２変形例乃至第４変形例で述べたデータチェック判定動作を実行してもよい。
【0244】
［３－２］効果
第１実施形態で述べたように、第１書き込み動作が実行された状態でメモリセルＭＣが比較的長い時間放置されると、ビット誤りが発生する可能性がある。
第１実施形態で述べたように、第１書き込み動作が実行された状態でメモリセルＭＣが比較的長い時間放置されると、ビット誤りが発生する可能性がある。
【0245】
本実施形態では、第２書き込み動作の実行時に、データチェック回路４０が、第１書き込み動作が実行された状態の対象セルユニットＣＵのＬｏｗｅｒページデータ及びＭｉｄｄｌｅページデータのチェックを実行する。チェックの結果が閾値ＴＶｆを超えていると判定された場合、すなわち誤りビット数が比較的多い場合、シーケンサ３６は、対象セルユニットＣＵ内の各メモリセルＭＣの閾値電圧を“Ｓ１２”ステート～“Ｓ１５”ステートに遷移させるように、書き込み動作を実行する。これにより、対象セルユニットＣＵに有効データ（Ｕｐｐｅｒページデータ及びＴｏｐページデータ）に基づく書き込み動作を実行できる。
【0246】
［４］変形例等
上記のように、実施形態に係るメモリシステム(1)は、半導体メモリ(30)と、コントローラ(10)と、第１回路(40)とを備える。半導体メモリ(30)は、少なくとも２ビットを有するデータを不揮発に記憶するように構成されたメモリセル(MC)を含む。コントローラ(10)は、半導体メモリ(30)に、第１書き込み動作と第２書き込み動作とを実行させるように構成されている。第１書き込み動作は、第１ビット(Lower/Middle)をメモリセル(MC)に書き込む。第２書き込み動作は、メモリセル(MC)から読み出された第１ビット(Lower/Middle)と第２ビット(Upper/Top)とに基づく少なくとも２ビットを有する第１データ(Lower/Middle/Upper/Top)を、メモリセル(MC)に書き込む。第１回路(40)は、メモリセル(MC)から読み出された第１ビット(Lower/Middle)にビット誤りがあるかどうかをチェックする。コントローラ(10)は、第２書き込み動作において、第１回路(40)によるチェックの結果に基づいて、メモリセルから読み出された第１ビット(Lower/Middle)にビット誤りがあると判定した場合、半導体メモリ(30)に、第１ビット(Lower/Middle)のビット誤りを訂正した第３ビット(Lower/Middle)と第２ビット(Upper/Top)とを含む第１データ(Lower/Middle/Upper/Top)の書き込みを実行させるように構成される。
上記のように、実施形態に係るメモリシステム(1)は、半導体メモリ(30)と、コントローラ(10)と、第１回路(40)とを備える。半導体メモリ(30)は、少なくとも２ビットを有するデータを不揮発に記憶するように構成されたメモリセル(MC)を含む。コントローラ(10)は、半導体メモリ(30)に、第１書き込み動作と第２書き込み動作とを実行させるように構成されている。第１書き込み動作は、第１ビット(Lower/Middle)をメモリセル(MC)に書き込む。第２書き込み動作は、メモリセル(MC)から読み出された第１ビット(Lower/Middle)と第２ビット(Upper/Top)とに基づく少なくとも２ビットを有する第１データ(Lower/Middle/Upper/Top)を、メモリセル(MC)に書き込む。第１回路(40)は、メモリセル(MC)から読み出された第１ビット(Lower/Middle)にビット誤りがあるかどうかをチェックする。コントローラ(10)は、第２書き込み動作において、第１回路(40)によるチェックの結果に基づいて、メモリセルから読み出された第１ビット(Lower/Middle)にビット誤りがあると判定した場合、半導体メモリ(30)に、第１ビット(Lower/Middle)のビット誤りを訂正した第３ビット(Lower/Middle)と第２ビット(Upper/Top)とを含む第１データ(Lower/Middle/Upper/Top)の書き込みを実行させるように構成される。
【0247】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【0248】
上記実施形態で説明したフローチャートは、その処理の順序を可能な限り入れ替えることができる。
【0249】
また、第２実施形態の第２変形例乃至第４変形例、及び第３実施形態のデータチェック回路４０は、第２実施形態の第１変形例で述べた回路であってもよい。
【0250】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0251】
１…メモリシステム、２…ホスト、１０…メモリコントローラ、１１…ホストインターフェース回路、１２…プロセッサ、１３…バッファメモリ、１４…ＥＣＣ回路、１５…ＲＯＭ、１６…ＲＡＭ、１７…ＮＡＮＤインターフェース回路、３０…ＮＡＮＤ型フラッシュメモリ、３１…メモリセルアレイ、３２…入出力回路、３３…ロジック制御回路、３４…レディ／ビジー制御回路、３５…レジスタ、３５Ａ…コマンドレジスタ、３５Ｂ…アドレスレジスタ、３５Ｃ…ステータスレジスタ、３６…シーケンサ、３７…ドライバモジュール、３８…ロウデコーダモジュール、３９…センスアンプモジュール、４０…データチェック回路、４１…データラッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
