知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024063354
(43)【公開日】2024-05-13
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 13/00 20060101AFI20240502BHJP
H10B 63/10 20230101ALI20240502BHJP
H10N 70/20 20230101ALI20240502BHJP
【ＦＩ】
G11C13/00 480J
G11C13/00 210
G11C13/00 270B
G11C13/00 480K
H10B63/10
H10N70/20
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022171227
(22)【出願日】2022-10-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】大出 裕之
(72)【発明者】
【氏名】増田 亮二
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA01
5F083GA10
5F083JA31
5F083JA35
5F083JA36
5F083JA39
5F083JA40
5F083JA60
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
(57)【要約】
【課題】高速に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１、第２電極と、第１、第２電極の間に接続され、第１、第２の抵抗値を有する第１、第２の状態に遷移可能なセレクタ層と、セレクタ層及び第１電極の間に接続され、第３、第４の抵抗値を有する第３、第４の状態に遷移可能な相変化層とを備える。セレクタ層は、第１閾値電圧以上で第１の状態に、第１の状態に維持可能なホールド電圧より小さい電圧で第２の状態に遷移する。相変化層は、第１、第２電極の間に、第１閾値電圧より大きい第１電圧から第１電圧より大きい第２電圧の間の電圧で第３の状態に、第２電圧より大きい第３電圧以上で第４の状態に遷移し、第２電圧より大きく第３電圧より小さい電圧ではいずれの状態へも遷移しない。相変化層を第４から第３の状態に遷移させるセット動作では、第１、第２電極の間に、第１電圧以上、第２電圧以下のセット電圧を供給する。
【選択図】図６
【解決手段】半導体記憶装置は、第１、第２電極と、第１、第２電極の間に接続され、第１、第２の抵抗値を有する第１、第２の状態に遷移可能なセレクタ層と、セレクタ層及び第１電極の間に接続され、第３、第４の抵抗値を有する第３、第４の状態に遷移可能な相変化層とを備える。セレクタ層は、第１閾値電圧以上で第１の状態に、第１の状態に維持可能なホールド電圧より小さい電圧で第２の状態に遷移する。相変化層は、第１、第２電極の間に、第１閾値電圧より大きい第１電圧から第１電圧より大きい第２電圧の間の電圧で第３の状態に、第２電圧より大きい第３電圧以上で第４の状態に遷移し、第２電圧より大きく第３電圧より小さい電圧ではいずれの状態へも遷移しない。相変化層を第４から第３の状態に遷移させるセット動作では、第１、第２電極の間に、第１電圧以上、第２電圧以下のセット電圧を供給する。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１電極及び第２電極と、
前記第１電極及び前記第２電極の間に電気的に接続され、第１の抵抗値を有する第１の状態と、前記第１の抵抗値より大きい第２の抵抗値を有する第２の状態と、に遷移可能に構成されたセレクタ層と、
前記セレクタ層及び前記第１電極の間に電気的に接続され、第３の抵抗値を有する第３の状態と、前記第３の抵抗値より大きい第４の抵抗値を有する第４の状態と、に遷移可能に構成された相変化層と
を備え、
前記セレクタ層は、
第１閾値電圧以上の電圧が供給されることにより、前記第１の状態に遷移し、
前記セレクタ層を前記第１の状態に維持可能なホールド電圧より小さい電圧が供給されることにより、前記第２の状態に遷移し、
前記相変化層は、前記第１電極及び前記第２電極の間に、
前記第１閾値電圧より大きい第１電圧から前記第１電圧より大きい第２電圧の間の電圧が供給されることにより前記第３の状態に遷移し、
前記第２電圧より大きい第３電圧以上の電圧が供給されることにより、前記第４の状態に遷移し、
前記第２電圧より大きく前記第３電圧より小さい電圧が供給された場合は、前記第３の状態及び前記第４の状態のいずれの状態へも遷移せず、
前記相変化層を前記第４の状態から前記第３の状態に遷移させるセット動作において、前記第１電極及び前記第２電極の間に、前記第１電圧以上、前記第２電圧以下のセット電圧を供給し、
前記セット動作において、前記第１電極及び前記第２電極の間に、前記第２電圧よりも大きい電圧を供給しない
半導体記憶装置。
前記第１電極及び前記第２電極の間に電気的に接続され、第１の抵抗値を有する第１の状態と、前記第１の抵抗値より大きい第２の抵抗値を有する第２の状態と、に遷移可能に構成されたセレクタ層と、
前記セレクタ層及び前記第１電極の間に電気的に接続され、第３の抵抗値を有する第３の状態と、前記第３の抵抗値より大きい第４の抵抗値を有する第４の状態と、に遷移可能に構成された相変化層と
を備え、
前記セレクタ層は、
第１閾値電圧以上の電圧が供給されることにより、前記第１の状態に遷移し、
前記セレクタ層を前記第１の状態に維持可能なホールド電圧より小さい電圧が供給されることにより、前記第２の状態に遷移し、
前記相変化層は、前記第１電極及び前記第２電極の間に、
前記第１閾値電圧より大きい第１電圧から前記第１電圧より大きい第２電圧の間の電圧が供給されることにより前記第３の状態に遷移し、
前記第２電圧より大きい第３電圧以上の電圧が供給されることにより、前記第４の状態に遷移し、
前記第２電圧より大きく前記第３電圧より小さい電圧が供給された場合は、前記第３の状態及び前記第４の状態のいずれの状態へも遷移せず、
前記相変化層を前記第４の状態から前記第３の状態に遷移させるセット動作において、前記第１電極及び前記第２電極の間に、前記第１電圧以上、前記第２電圧以下のセット電圧を供給し、
前記セット動作において、前記第１電極及び前記第２電極の間に、前記第２電圧よりも大きい電圧を供給しない
半導体記憶装置。
【請求項2】
前記セット動作において、前記第１電極及び前記第２電極の間に、前記セット電圧よりも大きい電圧を供給しない
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記セット動作において、前記第１電極及び前記第２電極の間に、前記セット電圧を振幅とする１段の電圧パルスを供給する
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項4】
前記セット動作の第１のタイミングにおいて、前記第１電極及び前記第２電極の間の電圧を、前記第１電圧より小さい第４電圧から、前記セット電圧まで増大させ、
前記第１電極及び前記第２電極の間の電圧が前記セット電圧まで増大してから、前記セット動作の前記第１のタイミングより後の第２のタイミングにかけて、前記第１電極及び前記第２電極の間の電圧を、前記セット電圧に維持し、
前記セット動作の前記第２のタイミングより後の第３のタイミングにおいて、前記第１電極及び前記第２電極の間の電圧を、前記セット電圧から前記第４電圧まで減少させる
請求項１記載の半導体記憶装置。
前記第１電極及び前記第２電極の間の電圧が前記セット電圧まで増大してから、前記セット動作の前記第１のタイミングより後の第２のタイミングにかけて、前記第１電極及び前記第２電極の間の電圧を、前記セット電圧に維持し、
前記セット動作の前記第２のタイミングより後の第３のタイミングにおいて、前記第１電極及び前記第２電極の間の電圧を、前記セット電圧から前記第４電圧まで減少させる
請求項１記載の半導体記憶装置。
【請求項5】
前記相変化層はゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）の少なくとも１つを含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項6】
第１方向に延伸する第１配線と、
前記第１方向と交差する第２方向に延伸する第２配線と、を備え、
前記相変化層及び前記セレクタ層は、前記第１方向及び前記第２方向と交差する第３方向に並び、前記第１配線と前記第２配線との間に設けられている
請求項１記載の半導体記憶装置。
前記第１方向と交差する第２方向に延伸する第２配線と、を備え、
前記相変化層及び前記セレクタ層は、前記第１方向及び前記第２方向と交差する第３方向に並び、前記第１配線と前記第２配線との間に設けられている
請求項１記載の半導体記憶装置。
【請求項7】
前記第１電極は前記第１配線に接続され、
前記第２電極は前記第２配線に接続されている
請求項６記載の半導体記憶装置。
前記第２電極は前記第２配線に接続されている
請求項６記載の半導体記憶装置。
【請求項8】
第１電極及び第２電極と、
前記第１電極及び前記第２電極の間に電気的に接続され、第１の抵抗値を有する第１の状態と、前記第１の抵抗値より大きい第２の抵抗値を有する第２の状態と、に遷移可能に構成されたセレクタ層と、
前記セレクタ層及び前記第１電極の間に電気的に接続され、第３の抵抗値を有する第３の状態と、前記第３の抵抗値より大きい第４の抵抗値を有する第４の状態と、に遷移可能に構成された相変化層と
を備え、
前記セレクタ層は、前記第１電極及び前記第２電極の間に、
第１電流以上の電流が供給されることにより、前記第１の状態に維持され、
前記セレクタ層を前記第１の状態に維持可能なホールド電流より小さい電流が供給されることにより、前記第２の状態に遷移し、
前記相変化層は、前記第１電極及び前記第２電極の間に、
前記第１電流より大きい第２電流から、前記第２電流より大きい第３電流の間の電流が供給されることにより前記第３の状態に遷移し、
前記第３電流より大きい第４電流以上の電流が供給されることにより、前記第４の状態に遷移し、
前記第３電流より大きく前記第４電流より小さい電流が供給された場合は、前記第３の状態及び前記第４の状態のいずれの状態へも遷移せず、
前記相変化層を前記第４の状態から前記第３の状態に遷移させるセット動作において、前記第１電極及び前記第２電極の間に、前記第２電流以上、前記第３電流以下のセット電流を供給し、
前記セット動作において、前記第１電極及び前記第２電極の間に、前記第３電流よりも大きい電流を供給しない
半導体記憶装置。
前記第１電極及び前記第２電極の間に電気的に接続され、第１の抵抗値を有する第１の状態と、前記第１の抵抗値より大きい第２の抵抗値を有する第２の状態と、に遷移可能に構成されたセレクタ層と、
前記セレクタ層及び前記第１電極の間に電気的に接続され、第３の抵抗値を有する第３の状態と、前記第３の抵抗値より大きい第４の抵抗値を有する第４の状態と、に遷移可能に構成された相変化層と
を備え、
前記セレクタ層は、前記第１電極及び前記第２電極の間に、
第１電流以上の電流が供給されることにより、前記第１の状態に維持され、
前記セレクタ層を前記第１の状態に維持可能なホールド電流より小さい電流が供給されることにより、前記第２の状態に遷移し、
前記相変化層は、前記第１電極及び前記第２電極の間に、
前記第１電流より大きい第２電流から、前記第２電流より大きい第３電流の間の電流が供給されることにより前記第３の状態に遷移し、
前記第３電流より大きい第４電流以上の電流が供給されることにより、前記第４の状態に遷移し、
前記第３電流より大きく前記第４電流より小さい電流が供給された場合は、前記第３の状態及び前記第４の状態のいずれの状態へも遷移せず、
前記相変化層を前記第４の状態から前記第３の状態に遷移させるセット動作において、前記第１電極及び前記第２電極の間に、前記第２電流以上、前記第３電流以下のセット電流を供給し、
前記セット動作において、前記第１電極及び前記第２電極の間に、前記第３電流よりも大きい電流を供給しない
半導体記憶装置。
【請求項9】
前記セット動作において、前記第１電極及び前記第２電極の間に、前記セット電流よりも大きい電流を供給しない
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項10】
前記セット動作において、前記第１電極及び前記第２電極の間に、前記セット電流を振幅とする１段の電流パルスを供給する
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項11】
前記セット動作の第１のタイミングにおいて、前記第１電極及び前記第２電極の間の電流を、前記第１電流より小さい第５電流から、前記セット電流まで増大させ、
前記第１電極及び前記第２電極の間の電流が前記セット電流まで増大してから、前記セット動作の前記第１のタイミングより後の第２のタイミングにかけて、前記第１電極及び前記第２電極の間の電流を、前記セット電流に維持し、
前記セット動作の前記第２のタイミングより後の第３のタイミングにおいて、前記第１電極及び前記第２電極の間の電流を、前記セット電流から前記第５電流まで減少させる
請求項８記載の半導体記憶装置。
前記第１電極及び前記第２電極の間の電流が前記セット電流まで増大してから、前記セット動作の前記第１のタイミングより後の第２のタイミングにかけて、前記第１電極及び前記第２電極の間の電流を、前記セット電流に維持し、
前記セット動作の前記第２のタイミングより後の第３のタイミングにおいて、前記第１電極及び前記第２電極の間の電流を、前記セット電流から前記第５電流まで減少させる
請求項８記載の半導体記憶装置。
【請求項12】
前記相変化層はゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）の少なくとも１つを含む
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項13】
第１方向に延伸する第１配線と、
前記第１方向と交差する第２方向に延伸する第２配線と、を備え、
前記相変化層及び前記セレクタ層は、前記第１方向及び前記第２方向と交差する第３方向に並び、前記第１配線と前記第２配線との間に設けられている
請求項８記載の半導体記憶装置。
前記第１方向と交差する第２方向に延伸する第２配線と、を備え、
前記相変化層及び前記セレクタ層は、前記第１方向及び前記第２方向と交差する第３方向に並び、前記第１配線と前記第２配線との間に設けられている
請求項８記載の半導体記憶装置。
【請求項14】
前記第１電極は前記第１配線に接続され、
前記第２電極は前記第２配線に接続されている
請求項１３記載の半導体記憶装置。
前記第２電極は前記第２配線に接続されている
請求項１３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
第１電極及び第２電極と、第１電極及び第２電極の間に接続された相変化層と、を備える半導体記憶装置が知られている。相変化層は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）等を含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－１８８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高速に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１電極及び第２電極と、第１電極及び第２電極の間に電気的に接続され、第１の抵抗値を有する第１の状態と、第１の抵抗値より大きい第２の抵抗値を有する第２の状態と、に遷移可能に構成されたセレクタ層と、セレクタ層及び第１電極の間に電気的に接続され、第３の抵抗値を有する第３の状態と、第３の抵抗値より大きい第４の抵抗値を有する第４の状態と、に遷移可能に構成された相変化層とを備える。セレクタ層は、第１閾値電圧以上の電圧が供給されることにより、第１の状態に遷移し、セレクタ層を第１の状態に維持可能なホールド電圧より小さい電圧が供給されることにより、第２の状態に遷移する。相変化層は、第１電極及び第２電極の間に、第１閾値電圧より大きい第１電圧から第１電圧より大きい第２電圧の間の電圧が供給されることにより第３の状態に遷移し、第２電圧より大きい第３電圧以上の電圧が供給されることにより、第４の状態に遷移し、第２電圧より大きく第３電圧より小さい電圧が供給された場合は、第３の状態及び第４の状態のいずれの状態へも遷移しない。相変化層を第４の状態から第３の状態に遷移させるセット動作において、第１電極及び第２電極の間に、第１電圧以上、第２電圧以下のセット電圧を供給し、セット動作において、第１電極及び第２電極の間に、第２電圧よりも大きい電圧を供給しない。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図2】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図3】同半導体記憶装置の一部の構成を示す模式的な断面図である。
【図4】同半導体記憶装置の動作について説明するための模式的な関係図である。
【図5】同半導体記憶装置の動作に必要な電圧を説明するための模式図である。
【図6】同半導体記憶装置の第１セット動作及び第１リセット動作について説明するための模式的な波形図である。
【図7】比較例に係る半導体記憶装置の動作に必要な電圧を説明するための模式図である。
【図8】比較例に係る半導体記憶装置のセット動作について説明するための模式的な波形図である。
【図9】第２実施形態に係る半導体記憶装置の動作に必要な電流値を説明するための模式図である。
【図10】同半導体記憶装置の第２セット動作及び第２リセット動作について説明するための模式的な波形図である。
【図11】同半導体記憶装置の電流－電圧特性を示す模式的なグラフである。
【図12】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置及びその製造方法を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0010】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0011】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0012】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0013】
【0014】
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
【0015】
メモリセルアレイＭＣＡは、例えば図２に示す通り、Ｚ方向に並ぶ複数のメモリマットＭＭを備える。メモリマットＭＭは、ビット線ＢＬと、ワード線ＷＬと、メモリセルＭＣと、を備える。ビット線ＢＬは、Ｘ方向に複数配列され、Ｙ方向に延伸する。ワード線ＷＬは、Ｙ方向に複数配列され、Ｘ方向に延伸する。メモリセルＭＣは、ビット線ＢＬ及びワード線ＷＬに対応して、Ｘ方向及びＹ方向に複数並ぶ。図示の様に、Ｚ方向に並ぶ２つのメモリマットＭＭについては、ビット線ＢＬ又はワード線ＷＬが共通に設けられていても良い。図１の例において、メモリセルＭＣの陰極ＥＣはビット線ＢＬに接続される。また、メモリセルＭＣの陽極ＥＡはワード線ＷＬに接続される。メモリセルＭＣには、陰極ＥＣ側を基準とし、陽極ＥＡ側に正の電圧が供給される。メモリセルＭＣは、抵抗変化素子ＶＲ及びセレクタ素子ＳＬを備える。
【0016】
周辺回路ＰＣは、ビット線ＢＬ及びワード線ＷＬに接続されている。周辺回路ＰＣは、例えば、降圧回路、選択回路、センスアンプ回路、及びこれらを制御するシーケンサ等を備える。降圧回路は、電源電圧等を降圧して電圧供給線に出力する。選択回路は、選択アドレスに対応するビット線ＢＬ及びワード線ＷＬを、対応する電圧供給線と導通させる。センスアンプ回路は、ビット線ＢＬの電圧又は電流に応じてデータを出力する。
【0017】
［メモリセルＭＣの構成］
図３は、本実施形態に係るメモリセルＭＣの模式的な断面図である。図３（ａ）は、メモリセルＭＣの下方にビット線ＢＬが設けられ、上方にワード線ＷＬが設けられるものに対応している。図３（ｂ）は、メモリセルＭＣの下方にワード線ＷＬが設けられ、上方にビット線ＢＬが設けられるものに対応している。
図３は、本実施形態に係るメモリセルＭＣの模式的な断面図である。図３（ａ）は、メモリセルＭＣの下方にビット線ＢＬが設けられ、上方にワード線ＷＬが設けられるものに対応している。図３（ｂ）は、メモリセルＭＣの下方にワード線ＷＬが設けられ、上方にビット線ＢＬが設けられるものに対応している。
【0018】
図３（ａ）に示すメモリセルＭＣは、ビット線ＢＬ上面のバリア導電層１０１に順に積層された導電層１０２、セレクタ層１０３、導電層１０４、バリア導電層１０５、相変化層１０６、バリア導電層１０７、及び、導電層１０８を備える。導電層１０８には、ワード線ＷＬ下面のバリア導電層１０９が設けられている。
【0019】
バリア導電層１０１は、ビット線ＢＬの一部として機能する。バリア導電層１０１は、例えば、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）等であっても良いし、炭窒化タングステン（ＷＣＮ）又は炭窒化タングステンシリサイド（ＷＣＮＳｉ）等、その他の導電層であっても良い。
【0020】
導電層１０２は、メモリセルＭＣの直下に設けられるビット線ＢＬに接続され、メモリセルＭＣの陰極ＥＣとして機能する。導電層１０２は、例えば、炭素（Ｃ）、窒化炭素（ＣＮ）等であっても良いし、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、バナジウム（Ｖ）、窒化バナジウム（ＶＮ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、イットリウム（Ｙ）、窒化イットリウム（ＹＮ）、スカンジウム（Ｓｃ）、窒化スカンジウム（ＳｃＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、モリブデン（Ｍｏ）、レニウム（Ｒｅ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）等であっても良い。また、導電層１０２は、例えば、リン（Ｐ）等のＮ型の不純物が注入された多結晶シリコン等でも良いし、炭化タングステン（ＷＣ）、炭窒化タングステン（ＷＣＮ）又は炭窒化タングステンシリサイド（ＷＣＮＳｉ）等、その他の導電層であっても良い。
【0021】
セレクタ層１０３は、セレクタ素子ＳＬとして機能し、例えば、２端子間スイッチ素子であっても良い。セレクタ素子ＳＬは、スイッチ素子として、２端子間に印加する電圧が閾値電圧ＶＴＨ＿ＳＥＬより小さい場合は高抵抗状態、例えば電気的に非導通状態（オフ状態）である。セレクタ素子ＳＬは、スイッチ素子として、２端子間に印加する電圧が閾値電圧ＶＴＨ＿ＳＥＬ以上である場合は低抵抗状態、例えば電気的に導通状態（オン状態）に変わる。また、セレクタ素子ＳＬは、２端子間に印加する電圧が、スイッチ素子をオン状態に維持可能なホールド電圧ＶＨＯＬＤより小さい場合は高抵抗状態、例えば電気的に非導通状態（オフ状態）に変わる。セレクタ素子ＳＬは、電圧がどちらの極性でもこの機能を有していてもよい。
【0022】
導電層１０４は、セレクタ素子ＳＬ及び抵抗変化素子ＶＲを接続する電極として機能する。導電層１０４は、例えば、導電層１０２と同様の材料を含んでも良い。
【0023】
バリア導電層１０５は、例えば、バリア導電層１０１と同様の材料を含んでも良い。
【0024】
相変化層１０６は、抵抗変化素子ＶＲとして機能する。抵抗変化素子ＶＲは、例えば、低抵抗状態と、高抵抗状態と、を含む２つの抵抗状態に可逆的に変化可能である。相変化層１０６は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）のうちから選ばれた少なくとも１種の元素を含んでも良い。相変化層１０６は、例えば、ＧｅＳｂＴｅ、ＧｅＣｕＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等でも良い。また、相変化層１０６は、窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）、インジウム（Ｉｎ）等を含んでも良い。
【0025】
バリア導電層１０７は、例えば、バリア導電層１０１と同様の材料を含んでも良い。
【0026】
導電層１０８は、メモリセルＭＣの直上に設けられるワード線ＷＬに接続され、メモリセルＭＣの陽極ＥＡとして機能する。導電層１０８は、例えば、導電層１０２と同様の材料を含んでも良い。
【0027】
バリア導電層１０９は、ワード線ＷＬの一部として機能する。バリア導電層１０９は、例えば、バリア導電層１０１と同様の材料を含んでも良い。
【0028】
図３（ｂ）に示すメモリセルＭＣは、基本的には図３（ａ）に示すメモリセルＭＣと同様に構成されている。しかしながら、図３（ｂ）に示すメモリセルＭＣにおいては、ビット線ＢＬ及びバリア導電層１０１が上方に、ワード線ＷＬ及びバリア導電層１０９が下方に位置し、それらの間に、導電層１０２から導電層１０８までの積層構造が、図３（ａ）に示すメモリセルＭＣと同じ積層順で設けられている。
【0029】
尚、相変化層１０６の組成等は、例えば、ＥＤＳ（Energy Dispersive X-ray Spectrometry）等の方法によって観察可能である。
【0030】
［抵抗変化素子ＶＲの２つの抵抗状態、並びに、第１セット動作及び第１リセット動作］
次に、図４～図６を参照して、抵抗変化素子ＶＲの２つの抵抗状態、並びに、第１セット動作及び第１リセット動作について説明する。図４は、本実施形態に係る抵抗変化素子ＶＲの２つの抵抗状態、並びに、第１セット動作及び第１リセット動作について説明するための模式的な関係図である。図５は、第１セット動作及び第１リセット動作に必要な電圧を説明するための模式図である。図６は、第１セット動作及び第１リセット動作について説明するための模式的な波形図である。図５及び図６には、各第１セット動作及び第１リセット動作においてメモリセルＭＣに供給する、陽極ＥＡの電圧（以下、「セル電圧Ｖｃｅｌｌ」と呼ぶ。）を示している。
次に、図４～図６を参照して、抵抗変化素子ＶＲの２つの抵抗状態、並びに、第１セット動作及び第１リセット動作について説明する。図４は、本実施形態に係る抵抗変化素子ＶＲの２つの抵抗状態、並びに、第１セット動作及び第１リセット動作について説明するための模式的な関係図である。図５は、第１セット動作及び第１リセット動作に必要な電圧を説明するための模式図である。図６は、第１セット動作及び第１リセット動作について説明するための模式的な波形図である。図５及び図６には、各第１セット動作及び第１リセット動作においてメモリセルＭＣに供給する、陽極ＥＡの電圧（以下、「セル電圧Ｖｃｅｌｌ」と呼ぶ。）を示している。
【0031】
［抵抗変化素子ＶＲの２つの抵抗状態］
図４には、抵抗変化素子ＶＲとして機能する相変化層１０６の２つの抵抗状態として、低抵抗状態である第１相１０６＿ｃと、高抵抗状態である第２相１０６＿ａと、を示している。
図４には、抵抗変化素子ＶＲとして機能する相変化層１０６の２つの抵抗状態として、低抵抗状態である第１相１０６＿ｃと、高抵抗状態である第２相１０６＿ａと、を示している。
【0032】
第１相１０６＿ｃは、例えば、抵抗値の低い結晶相を多く含むことにより、比較的低い抵抗値を示す。第１相１０６＿ｃを生成するには、例えば、相変化層１０６に対して溶融温度よりも低く結晶化温度よりも高い温度において一定時間の加熱をする、即ち固相結晶化を行う。
【0033】
第２相１０６＿ａは、例えば、抵抗値の高いアモルファス相を多く含むことにより、比較的高い抵抗値を示す。第２相１０６＿ａを生成するには、例えば、相変化層１０６に対して溶融温度以上の加熱と急速な冷却を行い、一度溶融させてから結晶化する時間を与えず固相化させる。
【0034】
［相変化層１０６の固相結晶化と溶融］
相変化層１０６に対して固相結晶化を行うには、例えば図５に示す様に、セレクタ素子ＳＬをオン状態とし、セル電圧Ｖｃｅｌｌとして、電圧ＶＳＥＴ＿ＭＩＮ以上、電圧ＶＳＥＴ＿ＭＡＸ以下である電圧を供給する。
相変化層１０６に対して固相結晶化を行うには、例えば図５に示す様に、セレクタ素子ＳＬをオン状態とし、セル電圧Ｖｃｅｌｌとして、電圧ＶＳＥＴ＿ＭＩＮ以上、電圧ＶＳＥＴ＿ＭＡＸ以下である電圧を供給する。
【0035】
相変化層１０６を溶融させるには、例えば図５に示す様に、セレクタ素子ＳＬをオン状態とし、セル電圧Ｖｃｅｌｌとして、電圧ＶＲＥＳＥＴ＿ＭＩＮ以上の電圧を供給する。電圧ＶＲＥＳＥＴ＿ＭＩＮは、電圧ＶＳＥＴ＿ＭＡＸよりも大きい。
【0036】
尚、相変化層１０６は、セル電圧Ｖｃｅｌｌとして、電圧ＶＳＥＴ＿ＭＡＸより大きく電圧ＶＲＥＳＥＴ＿ＭＩＮより小さい電圧が供給された場合、固相結晶化及び溶融は起こらず、低抵抗状態及び高抵抗状態への各遷移は起こらない。
【0037】
［電圧ＶＴＨ＿ＣＥＬ］
図５に示す電圧ＶＴＨ＿ＣＥＬは、オフ状態のセレクタ素子ＳＬをオン状態にしてメモリセルＭＣに電流を流すために、セル電圧Ｖｃｅｌｌとして供給する最小の電圧である。電圧ＶＴＨ＿ＣＥＬは、セレクタ素子ＳＬの閾値電圧ＶＴＨ＿ＳＥＬより大きい。電圧ＶＴＨ＿ＣＥＬと閾値電圧ＶＴＨ＿ＳＥＬとの差分の電圧は、抵抗変化素子ＶＲ及びその他電流経路に存在する抵抗成分等に、それら抵抗値比に応じて印加される。図５に示す様に、電圧ＶＴＨ＿ＣＥＬは、電圧ＶＳＥＴ＿ＭＩＮより大きく、電圧ＶＳＥＴ＿ＭＡＸより小さい。
図５に示す電圧ＶＴＨ＿ＣＥＬは、オフ状態のセレクタ素子ＳＬをオン状態にしてメモリセルＭＣに電流を流すために、セル電圧Ｖｃｅｌｌとして供給する最小の電圧である。電圧ＶＴＨ＿ＣＥＬは、セレクタ素子ＳＬの閾値電圧ＶＴＨ＿ＳＥＬより大きい。電圧ＶＴＨ＿ＣＥＬと閾値電圧ＶＴＨ＿ＳＥＬとの差分の電圧は、抵抗変化素子ＶＲ及びその他電流経路に存在する抵抗成分等に、それら抵抗値比に応じて印加される。図５に示す様に、電圧ＶＴＨ＿ＣＥＬは、電圧ＶＳＥＴ＿ＭＩＮより大きく、電圧ＶＳＥＴ＿ＭＡＸより小さい。
【0038】
［第１セット動作］
図４に示す様に、第１セット動作は、高抵抗状態である第２相１０６＿ａを低抵抗状態である第１相１０６＿ｃへセットする動作である。
図４に示す様に、第１セット動作は、高抵抗状態である第２相１０６＿ａを低抵抗状態である第１相１０６＿ｃへセットする動作である。
【0039】
第１セット動作においては、図６（ａ）に示す様に、タイミングｔ１０１において、セル電圧Ｖｃｅｌｌを電圧ＶＳＳからセット電圧ＶＳＥＴへ増大させる。電圧ＶＳＳは、メモリセルＭＣに電流が流れず、ジュール熱が発生しない程度の電圧である。電圧ＶＳＳは、例えば接地電圧（０Ｖ）であっても良い。セット電圧ＶＳＥＴは、メモリセルＭＣに電流を流すための最小の電圧ＶＴＨ＿ＣＥＬ以上である。また、セット電圧ＶＳＥＴは、相変化層１０６の固相結晶化が可能な電圧の範囲内（図５）であり、少なくとも電圧ＶＳＥＴ＿ＭＩＮより大きく、電圧ＶＳＥＴ＿ＭＡＸ以下である。
【0040】
タイミングｔ１０１からタイミングｔ１０２にかけては、セル電圧Ｖｃｅｌｌをセット電圧ＶＳＥＴに維持する。これにより、相変化層１０６の固相結晶化が進む。
【0041】
次に、タイミングｔ１０２においては、セル電圧Ｖｃｅｌｌをセット電圧ＶＳＥＴから電圧ＶＳＳへ減少させる。これにより、相変化層１０６へのジュール熱の供給が無くなり、相変化層１０６の固相結晶化が止まる。相変化層１０６は、結晶相を多く含む低抵抗状態の第１相１０６＿ｃへと遷移する。
【0042】
この様に、第１セット動作においては、セル電圧Ｖｃｅｌｌとしてセット電圧ＶＳＥＴを振幅とする１段の電圧パルス（図６（ａ））を供給する。第１セット動作においては、メモリセルＭＣに、セット電圧ＶＳＥＴより大きい電圧を供給しない。
【0043】
尚、第１セット動作において、セット電圧ＶＳＥＴを維持する時間は、例えば１００ｎｓｅｃより短い時間であっても良い。また、第１セット動作における電圧の立ち上げ及び立ち下げに要する時間は、例えば１０ｎｓｅｃ程度であっても良い。
【0044】
［第１リセット動作］
図４に示す様に、第１リセット動作は、低抵抗状態である第１相１０６＿ｃを高抵抗状態である第２相１０６＿ａへリセットする動作である。
図４に示す様に、第１リセット動作は、低抵抗状態である第１相１０６＿ｃを高抵抗状態である第２相１０６＿ａへリセットする動作である。
【0045】
第１リセット動作においては、図６（ｂ）に示す様に、タイミングｔ１１１において、セル電圧Ｖｃｅｌｌを、電圧ＶＳＳからリセット電圧ＶＲＥＳＥＴへ増大させる。リセット電圧ＶＲＥＳＥＴは、相変化層１０６の溶融を行うため、電圧ＶＲＥＳＥＴ＿ＭＩＮ以上である（図５）。
【0046】
タイミングｔ１１１からタイミングｔ１１２にかけては、セル電圧Ｖｃｅｌｌを、リセット電圧ＶＲＥＳＥＴに維持する。これにより、相変化層１０６の溶融が進む。
【0047】
次に、タイミングｔ１１２において、セル電圧Ｖｃｅｌｌを、リセット電圧ＶＲＥＳＥＴから電圧ＶＳＳへ減少させる。これにより、相変化層１０６へのジュール熱の供給が無くなり、相変化層１０６は急激に冷却される。相変化層１０６は、アモルファス相を多く含む高抵抗状態の第２相１０６＿ａへと遷移する。
【0048】
この様に、第１リセット動作においては、メモリセルＭＣに、リセット電圧ＶＲＥＳＥＴを振幅とする１段の電圧パルス（図６（ｂ））を供給する。
【0049】
［比較例］
次に、図７及び図８を参照して、比較例に係るメモリセルＭＣｘのセット動作Ｘ１について説明する。図７は、メモリセルＭＣｘの動作に必要な電圧を説明するための模式図である。図８は、メモリセルＭＣｘのセット動作Ｘ１について説明するための模式的な波形図である。メモリセルＭＣｘは、相変化層１０６のかわりに相変化層１０６ｘを、セレクタ素子ＳＬのかわりにセレクタ素子ＳＬｘを備える。
次に、図７及び図８を参照して、比較例に係るメモリセルＭＣｘのセット動作Ｘ１について説明する。図７は、メモリセルＭＣｘの動作に必要な電圧を説明するための模式図である。図８は、メモリセルＭＣｘのセット動作Ｘ１について説明するための模式的な波形図である。メモリセルＭＣｘは、相変化層１０６のかわりに相変化層１０６ｘを、セレクタ素子ＳＬのかわりにセレクタ素子ＳＬｘを備える。
【0050】
［相変化層１０６ｘの固相結晶化と溶融］
相変化層１０６ｘに対して固相結晶化を行うには、例えば図７に示す様に、セレクタ素子ＳＬｘをオン状態とし、セル電圧Ｖｃｅｌｌとして、電圧ＶＳＥＴ＿ＭＩＮ＿Ｘ以上、電圧ＶＳＥＴ＿ＭＡＸ＿Ｘ以下である電圧を供給する。
相変化層１０６ｘに対して固相結晶化を行うには、例えば図７に示す様に、セレクタ素子ＳＬｘをオン状態とし、セル電圧Ｖｃｅｌｌとして、電圧ＶＳＥＴ＿ＭＩＮ＿Ｘ以上、電圧ＶＳＥＴ＿ＭＡＸ＿Ｘ以下である電圧を供給する。
【0051】
相変化層１０６ｘを溶融させるには、例えば図７に示す様に、セレクタ素子ＳＬｘをオン状態とし、セル電圧Ｖｃｅｌｌとして、電圧ＶＲＥＳＥＴ＿ＭＩＮ＿Ｘ以上の電圧を供給する。電圧ＶＲＥＳＥＴ＿ＭＩＮ＿Ｘは、電圧ＶＳＥＴ＿ＭＡＸ＿Ｘよりも大きい。
【0052】
［電圧ＶＴＨ＿ＣＥＬ＿Ｘ］
図７に示す電圧ＶＴＨ＿ＣＥＬ＿Ｘは、オフ状態のセレクタ素子ＳＬｘをオン状態にしてメモリセルＭＣｘに電流を流すために、セル電圧Ｖｃｅｌｌとして供給する最小の電圧である。電圧ＶＴＨ＿ＣＥＬ＿Ｘは、セレクタ素子ＳＬｘの閾値電圧ＶＴＨ＿ＳＥＬ＿Ｘより大きい。また、図８に示す様に、電圧ＶＴＨ＿ＣＥＬ＿Ｘは、電圧ＶＳＥＴ＿ＭＡＸ＿Ｘより大きく、電圧ＶＲＥＳＥＲ＿ＭＡＸ＿Ｘより小さい。
図７に示す電圧ＶＴＨ＿ＣＥＬ＿Ｘは、オフ状態のセレクタ素子ＳＬｘをオン状態にしてメモリセルＭＣｘに電流を流すために、セル電圧Ｖｃｅｌｌとして供給する最小の電圧である。電圧ＶＴＨ＿ＣＥＬ＿Ｘは、セレクタ素子ＳＬｘの閾値電圧ＶＴＨ＿ＳＥＬ＿Ｘより大きい。また、図８に示す様に、電圧ＶＴＨ＿ＣＥＬ＿Ｘは、電圧ＶＳＥＴ＿ＭＡＸ＿Ｘより大きく、電圧ＶＲＥＳＥＲ＿ＭＡＸ＿Ｘより小さい。
【0053】
［セット動作Ｘ１］
セット動作Ｘ１においては、図８に示す様に、タイミングｔ１０１ｘにおいて、セル電圧Ｖｃｅｌｌを電圧ＶＳＳからセット電圧ＶＳＥＴ＿Ｘ１へ増大させる。セット電圧ＶＳＥＴ＿Ｘ１は、メモリセルＭＣｘに電流を流すための最小の電圧ＶＴＨ＿ＣＥＬ＿Ｘ以上である。また、この様なセット電圧ＶＳＥＴ＿Ｘ１は、固相結晶化が可能な電圧の範囲外（図７）であり、電圧ＶＳＥＴ＿ＭＡＸ＿Ｘより大きい。
セット動作Ｘ１においては、図８に示す様に、タイミングｔ１０１ｘにおいて、セル電圧Ｖｃｅｌｌを電圧ＶＳＳからセット電圧ＶＳＥＴ＿Ｘ１へ増大させる。セット電圧ＶＳＥＴ＿Ｘ１は、メモリセルＭＣｘに電流を流すための最小の電圧ＶＴＨ＿ＣＥＬ＿Ｘ以上である。また、この様なセット電圧ＶＳＥＴ＿Ｘ１は、固相結晶化が可能な電圧の範囲外（図７）であり、電圧ＶＳＥＴ＿ＭＡＸ＿Ｘより大きい。
【0054】
タイミングｔ１０１ｘからタイミングｔ１０２ｘにかけては、セル電圧Ｖｃｅｌｌをセット電圧ＶＳＥＴ＿Ｘ１に維持する。これにより、セレクタ素子ＳＬｘはオン状態となる。
【0055】
次に、タイミングｔ１０２ｘにおいては、セル電圧Ｖｃｅｌｌをセット電圧ＶＳＥＴ＿Ｘ１からセット電圧ＶＳＥＴ＿Ｘ２へ減少させる。セット電圧ＶＳＥＴ＿Ｘ２は、相変化層１０６ｘの固相結晶化が可能な電圧の範囲内（図７）であり、電圧ＶＳＥＴ＿ＭＩＮ＿Ｘ以上であり、電圧ＶＳＥＴ＿ＭＡＸ＿Ｘ以下である。尚、セレクタ素子ＳＬｘがオン状態の場合、セル電圧Ｖｃｅｌｌを電圧ＶＴＨ＿ＣＥＬ＿Ｘより小さいセット電圧ＶＳＥＴ＿Ｘ２まで減少させても、セレクタ素子ＳＬｘはオン状態を維持する。
【0056】
タイミングｔ１０２ｘからタイミングｔ１０３ｘにかけては、セル電圧Ｖｃｅｌｌをセット電圧ＶＳＥＴ＿Ｘ２に維持する。これにより、相変化層１０６ｘの固相結晶化が進む。
【0057】
次に、タイミングｔ１０３ｘにおいては、セル電圧Ｖｃｅｌｌをセット電圧ＶＳＥＴ＿Ｘ２から電圧ＶＳＳへ減少させる。これにより、相変化層１０６ｘへのジュール熱の供給が無くなり、相変化層１０６ｘの固相結晶化が止まる。相変化層１０６ｘは、結晶相を多く含む低抵抗状態の第１相１０６＿ｃへと遷移する。
【0058】
この様に、セット動作Ｘ１においては、セル電圧Ｖｃｅｌｌとしてセット電圧ＶＳＥＴ＿Ｘ１及びセット電圧ＶＳＥＴ＿Ｘ２を振幅とする２段の電圧パルス（図８）を供給する。
【0059】
この様なセット動作Ｘ１においては、セット電圧ＶＳＥＴ＿Ｘ１が電圧ＶＳＥＴ＿ＭＡＸ＿Ｘより大きいことにより、相変化層１０６ｘは固相結晶化可能な温度範囲を超えた高温になりやすい。その様な場合、相変化層１０６ｘを固相結晶化可能な温度範囲まで降温する時間が必要となり、セット電圧ＶＳＥＴ＿Ｘ２を維持する時間（タイミングｔ１０２ｘからタイミングｔ１０３ｘ）が比較的長くなってしまう場合があった。従って、セット動作Ｘ１は、比較的長い時間が必要な場合があった。
【0060】
［効果］
本実施形態においては、１種類のセット電圧ＶＳＥＴにより、セレクタ素子ＳＬをオン状態とし、また相変化層１０６を固相結晶化することができる。よって、本実施形態の第１セット動作は、比較的シンプルな、セット電圧ＶＳＥＴを振幅とする１段の電圧パルス（図６（ａ））によって行うことができる。
本実施形態においては、１種類のセット電圧ＶＳＥＴにより、セレクタ素子ＳＬをオン状態とし、また相変化層１０６を固相結晶化することができる。よって、本実施形態の第１セット動作は、比較的シンプルな、セット電圧ＶＳＥＴを振幅とする１段の電圧パルス（図６（ａ））によって行うことができる。
【0061】
また、第１セット動作を高速に行うためには、相変化層１０６の固相結晶化を速やかに進行させることが好ましい。本実施形態のセット電圧ＶＳＥＴは、電圧ＶＳＥＴ＿ＭＡＸ以下のため、相変化層１０６は固相結晶化可能な温度範囲を超えた高温になりにくい。その様な場合、相変化層１０６を固相結晶化可能な温度範囲まで降温する時間は必要なく、セット電圧ＶＳＥＴを維持する時間（タイミングｔ１０１からタイミングｔ１０２）は比較的短い。よって、本実施形態の第１セット動作は、比較的高速に行うことができる。
【0062】
［第２実施形態］
次に、図９～図１１を参照して第２実施形態に係る半導体記憶装置について説明する。図９は、第２セット動作及び第２リセット動作に必要な電流値を説明するための模式図である。図１０は、第２セット動作及び第２リセット動作について説明するための模式的な波形図である。図１１は、第２実施形態に係る半導体記憶装置の電流－電圧特性を示す模式的なグラフである。図９及び図１０には、各第２セット動作及び第２リセット動作においてメモリセルＭＣに供給する電流値（以下、「セル電流値Ｉｃｅｌｌ」と呼ぶ。）を示している。図１１の横軸はセル電圧Ｖｃｅｌｌを示し、縦軸はセル電流値Ｉｃｅｌｌを対数軸で示している。尚、以下の説明において、第１実施形態と同様の構成及び動作については、説明を省略することがある。
次に、図９～図１１を参照して第２実施形態に係る半導体記憶装置について説明する。図９は、第２セット動作及び第２リセット動作に必要な電流値を説明するための模式図である。図１０は、第２セット動作及び第２リセット動作について説明するための模式的な波形図である。図１１は、第２実施形態に係る半導体記憶装置の電流－電圧特性を示す模式的なグラフである。図９及び図１０には、各第２セット動作及び第２リセット動作においてメモリセルＭＣに供給する電流値（以下、「セル電流値Ｉｃｅｌｌ」と呼ぶ。）を示している。図１１の横軸はセル電圧Ｖｃｅｌｌを示し、縦軸はセル電流値Ｉｃｅｌｌを対数軸で示している。尚、以下の説明において、第１実施形態と同様の構成及び動作については、説明を省略することがある。
【0063】
本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成され、同様の動作が行われる。ただし、第２実施形態に係る半導体記憶装置は、相変化層１０６の固相結晶化と溶融の方法が、第１実施形態とは異なり、また、第１セット動作及び第１リセット動作のかわりに第２セット動作及び第２リセット動作が行われる。
【0064】
［相変化層１０６の固相結晶化と溶融（２）］
本実施形態において、相変化層１０６に対して固相結晶化を行うには、例えば図９に示す様に、セレクタ素子ＳＬをオン状態とし、セル電流値Ｉｃｅｌｌとして、電流値ＩＳＥＴ＿ＭＩＮ以上、電流値ＩＳＥＴ＿ＭＡＸ以下である電流を供給する。
本実施形態において、相変化層１０６に対して固相結晶化を行うには、例えば図９に示す様に、セレクタ素子ＳＬをオン状態とし、セル電流値Ｉｃｅｌｌとして、電流値ＩＳＥＴ＿ＭＩＮ以上、電流値ＩＳＥＴ＿ＭＡＸ以下である電流を供給する。
【0065】
相変化層１０６を溶融させるには、例えば図９に示す様に、セレクタ素子ＳＬをオン状態とし、セル電流値Ｉｃｅｌｌとして、電流値ＩＲＥＳＥＴ＿ＭＩＮ以上の電流を供給する。電流値ＩＲＥＳＥＴ＿ＭＩＮは、電流値ＩＳＥＴ＿ＭＡＸよりも大きい。
【0066】
尚、相変化層１０６は、セル電流値Ｉｃｅｌｌとして、電流値ＩＳＥＴ＿ＭＡＸより大きく電流値ＩＲＥＳＥＴ＿ＭＩＮより小さい電流が供給された場合、固相結晶化及び溶融は起こらず、低抵抗状態及び高抵抗状態への各遷移は起こらない。
【0067】
［電流閾値ＩＴＨ＿ＳＥＬ］
図９に示す電流閾値ＩＴＨ＿ＳＥＬは、セレクタ素子ＳＬをオン状態とするのに必要な最小の電流値である。図９に示す様に、電流閾値ＩＴＨ＿ＳＥＬは、電流値ＩＳＥＴ＿ＭＩＮより小さい。ここで、図１１を参照して、電流閾値ＩＴＨ＿ＳＥＬについて説明する。
図９に示す電流閾値ＩＴＨ＿ＳＥＬは、セレクタ素子ＳＬをオン状態とするのに必要な最小の電流値である。図９に示す様に、電流閾値ＩＴＨ＿ＳＥＬは、電流値ＩＳＥＴ＿ＭＩＮより小さい。ここで、図１１を参照して、電流閾値ＩＴＨ＿ＳＥＬについて説明する。
【0068】
図１１に示す様に、セル電流値Ｉｃｅｌｌの値が電流閾値ＩＴＨ＿ＳＥＬよりも小さい範囲では、セレクタ素子ＳＬはオフ状態であり、セル電流値Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に増大する。セル電流値Ｉｃｅｌｌがセレクタ素子ＳＬの電流閾値ＩＴＨ＿ＳＥＬに達した時点で、セル電圧Ｖｃｅｌｌはおよそ閾値電圧ＶＴＨ＿ＳＥＬに達し、セレクタ素子ＳＬはオン状態となる。
【0069】
セル電流値Ｉｃｅｌｌが電流閾値ＩＴＨ＿ＳＥＬより大きい範囲では、セレクタ素子ＳＬは低抵抗状態へと遷移していくため、セル電流値Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが一時的に減少する。セル電流値Ｉｃｅｌｌが電流値ＩＨＯＬＤ以上の範囲では、セレクタ素子ＳＬはオン状態（低抵抗状態）を維持し、セル電圧Ｖｃｅｌｌはほぼ一定値となる。
【0070】
［第２セット動作］
第２セット動作においては、図１０（ａ）に示す様に、タイミングｔ２０１において、セル電流値Ｉｃｅｌｌを電流値Ｉ０からセット電流値ＩＳＥＴへ増大させる。電流値Ｉ０は、メモリセルＭＣにほぼ電流が流れていない状態（０Ａ）であり、電流値Ｉ０は、例えば測定限界以下の電流値であっても良い。セット電流値ＩＳＥＴは、セレクタ素子ＳＬをオン状態とし、かつ、オン状態を維持できる電流値ＩＨＯＬＤ以上である。また、セット電流値ＩＳＥＴは、相変化層１０６の固相結晶化を行うため、電流値ＩＳＥＴ＿ＭＩＮ以上であり、電流値ＩＳＥＴ＿ＭＡＸ以下である（図９）。電流値ＩＳＥＴ＿ＭＩＮは、電流値ＩＨＯＬＤと同一であっても良いし、電流値ＩＨＯＬＤより大きくても良い。
第２セット動作においては、図１０（ａ）に示す様に、タイミングｔ２０１において、セル電流値Ｉｃｅｌｌを電流値Ｉ０からセット電流値ＩＳＥＴへ増大させる。電流値Ｉ０は、メモリセルＭＣにほぼ電流が流れていない状態（０Ａ）であり、電流値Ｉ０は、例えば測定限界以下の電流値であっても良い。セット電流値ＩＳＥＴは、セレクタ素子ＳＬをオン状態とし、かつ、オン状態を維持できる電流値ＩＨＯＬＤ以上である。また、セット電流値ＩＳＥＴは、相変化層１０６の固相結晶化を行うため、電流値ＩＳＥＴ＿ＭＩＮ以上であり、電流値ＩＳＥＴ＿ＭＡＸ以下である（図９）。電流値ＩＳＥＴ＿ＭＩＮは、電流値ＩＨＯＬＤと同一であっても良いし、電流値ＩＨＯＬＤより大きくても良い。
【0071】
タイミングｔ２０１からタイミングｔ２０２にかけては、セル電流値Ｉｃｅｌｌを、セット電流値ＩＳＥＴに維持する。これにより、相変化層１０６の固相結晶化が進む。
【0072】
次に、タイミングｔ２０２においては、セル電流値Ｉｃｅｌｌを、セット電流値ＩＳＥＴから電流値Ｉ０へ減少させる。これにより、相変化層１０６へのジュール熱の供給が無くなり、相変化層１０６の固相結晶化が止まる。相変化層１０６は、結晶相を多く含む低抵抗状態の第１相１０６＿ｃへと遷移する。
【0073】
この様に、第２セット動作においては、メモリセルＭＣに、セット電流値ＩＳＥＴを振幅とする１段の電流パルス（図１０（ａ））を供給する。第２セット動作においては、メモリセルＭＣに、セット電流値ＩＳＥＴより大きい電流を供給しない。
【0074】
尚、第２セット動作において、セット電流値ＩＳＥＴを維持する時間は、例えば１００ｎｓｅｃより短い時間であっても良い。また、第２セット動作における電流の立ち上げ及び立ち下げに要する時間は、例えば１０ｎｓｅｃ程度であっても良い。
【0075】
［第２リセット動作］
第２リセット動作においては、図１０（ｂ）に示す様に、タイミングｔ２１１において、セル電流値Ｉｃｅｌｌを、電流値Ｉ０からリセット電流値ＩＲＥＳＥＴへ増大させる。リセット電流値ＩＲＥＳＥＴは、相変化層１０６の溶融を行うため、電流値ＩＲＥＳＥＴ＿ＭＩＮ以上である（図１０）。
第２リセット動作においては、図１０（ｂ）に示す様に、タイミングｔ２１１において、セル電流値Ｉｃｅｌｌを、電流値Ｉ０からリセット電流値ＩＲＥＳＥＴへ増大させる。リセット電流値ＩＲＥＳＥＴは、相変化層１０６の溶融を行うため、電流値ＩＲＥＳＥＴ＿ＭＩＮ以上である（図１０）。
【0076】
タイミングｔ２１１からタイミングｔ２１２にかけては、セル電流値Ｉｃｅｌｌを、リセット電流値ＩＲＥＳＥＴに維持する。これにより、相変化層１０６の溶融が進む。
【0077】
次に、タイミングｔ２１２において、セル電流値Ｉｃｅｌｌを、リセット電流値ＩＲＥＳＥＴから電流値Ｉ０へ減少させる。これにより、相変化層１０６へのジュール熱の供給が無くなり、相変化層１０６は急激に冷却される。相変化層１０６は、アモルファス相を多く含む高抵抗状態の第２相１０６＿ａへと遷移する。
【0078】
この様に、第２リセット動作においては、メモリセルＭＣに、リセット電流値ＩＲＥＳＥＴを振幅とする１段の電流パルス（図１０（ｂ））を供給する。
【0079】
［効果］
本実施形態においては、１種類のセット電流値ＩＳＥＴにより、セレクタ素子ＳＬをオン状態とし、また相変化層１０６を固相結晶化することができる。よって、本実施形態の第２セット動作は、比較的シンプルなセット電流値ＩＳＥＴを振幅とする１段の電流パルス（図１０（ａ））によって、第２セット動作を行うことができる。
本実施形態においては、１種類のセット電流値ＩＳＥＴにより、セレクタ素子ＳＬをオン状態とし、また相変化層１０６を固相結晶化することができる。よって、本実施形態の第２セット動作は、比較的シンプルなセット電流値ＩＳＥＴを振幅とする１段の電流パルス（図１０（ａ））によって、第２セット動作を行うことができる。
【0080】
また、本実施形態のセット電流値ＩＳＥＴは、電流値ＩＳＥＴ＿ＭＡＸ以下のため、相変化層１０６は固相結晶化可能な温度範囲を超えた高温になりにくい。その様な場合、相変化層１０６を固相結晶化可能な温度範囲まで降温する時間は必要なく、セット電流値ＩＳＥＴを維持する時間（タイミングｔ２０１からタイミングｔ２０２）は比較的短い。よって、本実施形態の第２セット動作は、比較的高速に行うことができる。
【0081】
［第３実施形態］
次に、図１２を用いて、第３実施形態に係る半導体記憶装置について説明する。図１２は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。以下の説明では、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。
次に、図１２を用いて、第３実施形態に係る半導体記憶装置について説明する。図１２は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。以下の説明では、第１実施形態と同様の構成には同一の符号を付し、説明を省略する。
【0082】
本実施形態に係る半導体記憶装置は、例えば、図１２に示す様なメモリセルアレイＭＣＡ２と、メモリセルアレイＭＣＡ２を制御する周辺回路ＰＣ２と、を備える。
【0083】
メモリセルアレイＭＣＡ２は、例えば図１２に示す様に、基板Ｓｂと、基板Ｓｂの上方にそれぞれ設けられた、Ｙ方向及びＺ方向に並びＸ方向に延伸する複数のワード線ＷＬ２と、Ｘ方向及びＹ方向に並びＺ方向に延伸する複数のローカルビット線ＬＢＬとを備える。また、メモリセルアレイＭＣＡ２には、ワード線ＷＬ及びビット線ＢＬの間（図２）ではなく、ワード線ＷＬ２及びローカルビット線ＬＢＬの間（図１２）に、それぞれメモリセルＭＣ２が設けられる。メモリセルＭＣ２は、基本的にはメモリセルＭＣと同様に構成されている。しかしながら、メモリセルＭＣ２においては、導電層１０２から導電層１０８までの積層構造がＺ方向（図３）ではなく、Ｙ方向（図１２）に積層されている。
【0084】
ワード線ＷＬ２及びローカルビット線ＬＢＬは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜を含んでいても良いし、不純物が注入された多結晶シリコン（ｐ－Ｓｉ）又はシリサイド等を含んでいても良い。これら配線の間には、例えば酸化シリコン（ＳｉＯ２）等の図示しない絶縁層が設けられても良い。
【0085】
周辺回路ＰＣ２は、ローカルビット線ＬＢＬ及びワード線ＷＬ２に接続されている。周辺回路ＰＣ２は、例えば、降圧回路、選択回路、センスアンプ回路、及びこれらを制御するシーケンサ等を備える。周辺回路ＰＣ２は、選択回路の一部として、例えば図１２に示す様に、Ｘ方向に並びＹ方向に延伸する複数のグローバルビット線ＧＢＬと、Ｘ方向及びＹ方向に並ぶ複数の選択トランジスタＳＴｒと、Ｙ方向に並びＸ方向に延伸する複数の選択ゲート線ＳＧと、を備える。
【0086】
選択トランジスタＳＴｒは、ローカルビット線ＬＢＬに対応してＸ方向及びＹ方向に並び、ローカルビット線ＬＢＬに接続される。選択トランジスタＳＴｒは、半導体部Ｓと、半導体部Ｓ及び選択ゲート線ＳＧの間に設けられたゲート絶縁膜ＧＩと、選択ゲート線ＳＧの一部と、を備える。
【0087】
選択トランジスタＳＴｒのゲート絶縁膜ＧＩは、例えば、酸化シリコン（ＳｉＯ２）又は酸化ハフニウム（ＨｆＯｘ）等を含む。
【0088】
選択ゲート線ＳＧは、選択トランジスタＳＴｒに対応してＹ方向に並び、Ｘ方向に延伸する。選択ゲート線ＳＧは、選択トランジスタＳＴｒのゲート電極として機能する。
【0089】
尚、選択ゲート線ＳＧ及びグローバルビット線ＧＢＬは、例えば、ワード線ＷＬ２及びローカルビット線ＬＢＬに適用可能な材料等を含んでいても良い。また、これら構成の間には、酸化シリコン（ＳｉＯ２）等の図示しない絶縁層が設けられても良い。
【0090】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0091】
１０３…セレクタ層、１０６…相変化層、ＶＴＨ＿ＳＥＬ…閾値電圧、ＶＴＨ＿ＣＥＬ…電圧、ＶＳＥＴ＿ＭＩＮ…電圧、ＶＳＥＴ＿ＭＡＸ…電圧、ＶＲＥＳＥＴ＿ＭＩＮ…電圧、ＶＳＥＴ…セット電圧。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】