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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024063383
(43)【公開日】2024-05-13
(54)【発明の名称】記憶装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20240502BHJP
G11C 13/00 20060101ALI20240502BHJP
H10B 61/00 20230101ALI20240502BHJP
【ＦＩ】
G11C11/16 230
G11C13/00 270F
G11C13/00 400H
H01L27/105 447
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022171279
(22)【出願日】2022-10-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】岩山 昌由
【テーマコード（参考）】
4M119
【Ｆターム（参考）】
4M119AA06
4M119AA15
4M119BB01
4M119CC05
4M119DD26
4M119DD37
4M119DD45
(57)【要約】
【課題】 抵抗変化記憶素子の抵抗状態を的確に判定することが可能な記憶装置を提供する。
【解決手段】
実施形態に係る記憶装置は、第１の配線ＷＬと、第２の配線ＢＬと、抵抗変化記憶素子とスイッチング素子とを含むメモリセルＭＣと、選択されたメモリセルに含まれる抵抗変化記憶素子の抵抗状態の判定動作を制御する判定動作制御回路５０とを備え、判定動作制御回路は、第１の読み出し期間の判定対象電圧取得時点で第１の配線と第２の配線との間に印加されている判定対象電圧を取得し、第２の読み出し期間の参照電圧取得時点で第１の配線と第２の配線との間に印加されている参照電圧を取得し、判定対象電圧と参照電圧との電圧差に基づいて抵抗変化記憶素子に設定されていた判定対象抵抗状態を判定し、判定対象電圧取得時点及び参照電圧取得時点は選択されたメモリセルに応じて変化する。
【選択図】図１
【解決手段】
実施形態に係る記憶装置は、第１の配線ＷＬと、第２の配線ＢＬと、抵抗変化記憶素子とスイッチング素子とを含むメモリセルＭＣと、選択されたメモリセルに含まれる抵抗変化記憶素子の抵抗状態の判定動作を制御する判定動作制御回路５０とを備え、判定動作制御回路は、第１の読み出し期間の判定対象電圧取得時点で第１の配線と第２の配線との間に印加されている判定対象電圧を取得し、第２の読み出し期間の参照電圧取得時点で第１の配線と第２の配線との間に印加されている参照電圧を取得し、判定対象電圧と参照電圧との電圧差に基づいて抵抗変化記憶素子に設定されていた判定対象抵抗状態を判定し、判定対象電圧取得時点及び参照電圧取得時点は選択されたメモリセルに応じて変化する。
【選択図】図１
【特許請求の範囲】
【請求項1】
それぞれが第１の方向に延伸する複数の第１の配線と、
それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、
前記複数の第１の配線と前記複数の第２の配線との間に接続された複数のメモリセルであって、それぞれが、第１の抵抗状態及び前記第１の抵抗状態の抵抗よりも高い抵抗を有する第２の抵抗状態を呈することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続され、２端子間に印加される電圧が増加して第１の電圧に達するとオフ状態からオン状態に移行し、前記２端子間に印加される電圧が減少して前記第１の電圧よりも低い第２の電圧に達するとオン状態からオフ状態に移行する特性を有するスイッチング素子とを含む複数のメモリセルと、
選択された前記第１の配線と選択された前記第２の配線との間に接続された選択された前記メモリセルに含まれる前記抵抗変化記憶素子の抵抗状態の判定動作を制御する判定動作制御回路と、
を備える記憶装置であって、
前記判定動作制御回路は、
第１の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第１のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第１のオン状態設定時点から第１の経過時間が経過した判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている判定対象電圧を取得し、
前記第１の読み出し期間の後の書き込み期間において、前記選択されたメモリセルに含まれる前記抵抗変化記憶素子に前記第１の抵抗状態及び前記第２の抵抗状態から選択された参照抵抗状態を設定し、
前記書き込み期間の後の第２の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第２のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第２のオン状態設定時点から第２の経過時間が経過した参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている参照電圧を取得し、
前記判定対象電圧と前記参照電圧との電圧差に基づいて、前記第１の読み出し期間の前に前記選択されたメモリセルに含まれる前記抵抗変化記憶素子に設定されていた判定対象抵抗状態を判定し、
前記判定対象電圧取得時点及び前記参照電圧取得時点は、前記選択されたメモリセルに応じて変化する
ことを特徴とする記憶装置。
それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、
前記複数の第１の配線と前記複数の第２の配線との間に接続された複数のメモリセルであって、それぞれが、第１の抵抗状態及び前記第１の抵抗状態の抵抗よりも高い抵抗を有する第２の抵抗状態を呈することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続され、２端子間に印加される電圧が増加して第１の電圧に達するとオフ状態からオン状態に移行し、前記２端子間に印加される電圧が減少して前記第１の電圧よりも低い第２の電圧に達するとオン状態からオフ状態に移行する特性を有するスイッチング素子とを含む複数のメモリセルと、
選択された前記第１の配線と選択された前記第２の配線との間に接続された選択された前記メモリセルに含まれる前記抵抗変化記憶素子の抵抗状態の判定動作を制御する判定動作制御回路と、
を備える記憶装置であって、
前記判定動作制御回路は、
第１の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第１のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第１のオン状態設定時点から第１の経過時間が経過した判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている判定対象電圧を取得し、
前記第１の読み出し期間の後の書き込み期間において、前記選択されたメモリセルに含まれる前記抵抗変化記憶素子に前記第１の抵抗状態及び前記第２の抵抗状態から選択された参照抵抗状態を設定し、
前記書き込み期間の後の第２の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第２のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第２のオン状態設定時点から第２の経過時間が経過した参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている参照電圧を取得し、
前記判定対象電圧と前記参照電圧との電圧差に基づいて、前記第１の読み出し期間の前に前記選択されたメモリセルに含まれる前記抵抗変化記憶素子に設定されていた判定対象抵抗状態を判定し、
前記判定対象電圧取得時点及び前記参照電圧取得時点は、前記選択されたメモリセルに応じて変化する
ことを特徴とする記憶装置。
【請求項2】
前記判定対象電圧取得時点及び前記参照電圧取得時点は、前記選択されたメモリセルに付随する抵抗成分及び容量成分に依存する
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項3】
前記判定動作制御回路は、前記判定対象電圧と前記参照電圧との電圧差が第１の基準電圧差よりも小さい場合には前記判定対象抵抗状態が前記参照抵抗状態と同じであると判定し、前記判定対象電圧と前記参照電圧との電圧差が前記第１の基準電圧差以上の場合には前記判定対象抵抗状態が前記参照抵抗状態と異なっていると判定する
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項4】
前記第２の経過時間の長さは前記第１の経過時間の長さと同じである
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項5】
前記判定動作制御回路は、前記判定対象電圧取得時点として、前記第１のオン状態設定時点から第１の予備的な経過時間が経過した第１の予備的な判定対象電圧取得時点、及び前記第１のオン状態設定時点から前記第１の予備的な経過時間よりも長い第２の予備的な経過時間が経過した第２の予備的な判定対象電圧取得時点の一方を選択する
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項6】
前記判定動作制御回路は、
前記第１の読み出し期間において、前記第１の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第１の予備的な判定対象電圧を取得し、前記第２の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第２の予備的な判定対象電圧を取得し、
前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧との電圧差に基づいて、前記判定対象電圧取得時点として前記第１の予備的な判定対象電圧取得時点及び前記第２の予備的な判定対象電圧取得時点の一方を選択する
ことを特徴とする請求項５に記載の記憶装置。
前記第１の読み出し期間において、前記第１の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第１の予備的な判定対象電圧を取得し、前記第２の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第２の予備的な判定対象電圧を取得し、
前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧との電圧差に基づいて、前記判定対象電圧取得時点として前記第１の予備的な判定対象電圧取得時点及び前記第２の予備的な判定対象電圧取得時点の一方を選択する
ことを特徴とする請求項５に記載の記憶装置。
【請求項7】
前記判定動作制御回路は、
前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧との電圧差が第２の基準電圧差よりも小さい場合には前記判定対象電圧取得時点として前記第１の予備的な判定対象電圧取得時点を選択し、前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧との電圧差が前記第２の基準電圧差以上の場合には前記判定対象電圧取得時点として前記第２の予備的な判定対象電圧取得時点を選択する
ことを特徴とする請求項６に記載の記憶装置。
前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧との電圧差が第２の基準電圧差よりも小さい場合には前記判定対象電圧取得時点として前記第１の予備的な判定対象電圧取得時点を選択し、前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧との電圧差が前記第２の基準電圧差以上の場合には前記判定対象電圧取得時点として前記第２の予備的な判定対象電圧取得時点を選択する
ことを特徴とする請求項６に記載の記憶装置。
【請求項8】
前記判定動作制御回路は、
前記第２の読み出し期間において、前記第２のオン状態設定時点から前記第１の予備的な経過時間が経過した第１の予備的な参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第１の予備的な参照電圧を取得し、前記第２のオン状態設定時点から前記第２の予備的な経過時間が経過した第２の予備的な参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第２の予備的な参照電圧を取得し、
前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧との電圧差が第２の基準電圧差よりも大きい場合には、前記判定対象電圧取得時点として前記第１の予備的な判定対象電圧取得時点を選択する第１の選択を行い、
前記第１の選択が行われた場合に、前記第１の予備的な判定対象電圧と前記第１の予備的な参照電圧との電圧差が第３の基準電圧差よりも小さい場合には、前記参照電圧取得時点として前記第１の予備的な参照電圧取得時点を選択し、前記第１の予備的な判定対象電圧と前記第１の予備的な参照電圧との電圧差が前記第３の基準電圧差以上の場合には、前記参照電圧取得時点として前記第２の予備的な参照電圧取得時点を選択する
ことを特徴とする請求項６に記載の記憶装置。
前記第２の読み出し期間において、前記第２のオン状態設定時点から前記第１の予備的な経過時間が経過した第１の予備的な参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第１の予備的な参照電圧を取得し、前記第２のオン状態設定時点から前記第２の予備的な経過時間が経過した第２の予備的な参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第２の予備的な参照電圧を取得し、
前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧との電圧差が第２の基準電圧差よりも大きい場合には、前記判定対象電圧取得時点として前記第１の予備的な判定対象電圧取得時点を選択する第１の選択を行い、
前記第１の選択が行われた場合に、前記第１の予備的な判定対象電圧と前記第１の予備的な参照電圧との電圧差が第３の基準電圧差よりも小さい場合には、前記参照電圧取得時点として前記第１の予備的な参照電圧取得時点を選択し、前記第１の予備的な判定対象電圧と前記第１の予備的な参照電圧との電圧差が前記第３の基準電圧差以上の場合には、前記参照電圧取得時点として前記第２の予備的な参照電圧取得時点を選択する
ことを特徴とする請求項６に記載の記憶装置。
【請求項9】
前記判定動作制御回路は、
前記第１の読み出し期間の第１のサブ期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第１の予備的なオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第１の予備的なオン状態設定時点から第１の予備的な経過時間が経過した第１の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第１の予備的な判定対象電圧を取得し、
前記第１の読み出し期間の第２のサブ期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第２の予備的なオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第２の予備的なオン状態設定時点から第２の予備的な経過時間が経過した第２の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第２の予備的な判定対象電圧を取得し、
前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧との電圧差に基づいて、前記第１の予備的な判定対象電圧取得時点及び前記第２の予備的な判定対象電圧取得時点の一方を前記判定対象電圧取得時点として選択する
ことを特徴とする請求項１に記載の記憶装置。
前記第１の読み出し期間の第１のサブ期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第１の予備的なオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第１の予備的なオン状態設定時点から第１の予備的な経過時間が経過した第１の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第１の予備的な判定対象電圧を取得し、
前記第１の読み出し期間の第２のサブ期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第２の予備的なオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第２の予備的なオン状態設定時点から第２の予備的な経過時間が経過した第２の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第２の予備的な判定対象電圧を取得し、
前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧との電圧差に基づいて、前記第１の予備的な判定対象電圧取得時点及び前記第２の予備的な判定対象電圧取得時点の一方を前記判定対象電圧取得時点として選択する
ことを特徴とする請求項１に記載の記憶装置。
【請求項10】
前記判定動作制御回路は、前記判定対象電圧取得時点及び前記参照電圧取得時点を、前記複数のメモリセルが設けられたメモリセルアレイ領域における前記選択されたメモリセルの位置に基づいて決定する
ことを特徴とする請求項１に記載の記憶装置。
ことを特徴とする請求項１に記載の記憶装置。
【請求項11】
前記判定動作制御回路は、前記判定対象電圧取得時点及び前記参照電圧取得時点を、前記判定対象電圧及び前記参照電圧を検出する電圧検出部から前記選択されたメモリセルの位置までの距離に基づいて決定する
ことを特徴とする請求項１０に記載の記憶装置。
ことを特徴とする請求項１０に記載の記憶装置。
【請求項12】
前記第１の経過時間の長さ及び前記第２の経過時間の長さは、前記電圧検出部から前記選択されたメモリセルまでの距離が長い場合の方が前記電圧検出部から前記選択されたメモリセルまでの距離が短い場合よりも長い
ことを特徴とする請求項１１に記載の記憶装置。
ことを特徴とする請求項１１に記載の記憶装置。
【請求項13】
それぞれが第１の方向に延伸する複数の第１の配線と、
それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、
前記複数の第１の配線と前記複数の第２の配線との間に接続された複数のメモリセルであって、それぞれが、第１の抵抗状態及び前記第１の抵抗状態の抵抗よりも高い抵抗を有する第２の抵抗状態を呈することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続され、２端子間に印加される電圧が増加して第１の電圧に達するとオフ状態からオン状態に移行し、前記２端子間に印加される電圧が減少して前記第１の電圧よりも低い第２の電圧に達するとオン状態からオフ状態に移行する特性を有するスイッチング素子とを含む複数のメモリセルと、
選択された前記第１の配線と選択された前記第２の配線との間に接続された選択された前記メモリセルに含まれる前記抵抗変化記憶素子の抵抗状態の判定動作を制御する判定動作制御回路と、
を備える記憶装置であって、
前記判定動作制御回路は、
第１の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第１のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第１のオン状態設定時点から第１の経過時間が経過した第１の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第１の予備的な判定対象電圧を取得し、
前記第１の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第２のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第２のオン状態設定時点から前記第１の経過時間とは異なる第２の経過時間が経過した第２の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第２の予備的な判定対象電圧を取得し、
前記第１の読み出し期間の後の書き込み期間において、前記選択されたメモリセルに含まれる前記抵抗変化記憶素子に前記第１の抵抗状態及び前記第２の抵抗状態から選択された参照抵抗状態を設定し、
前記書き込み期間の後の第２の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第３のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第３のオン状態設定時点から前記第１の経過時間が経過した第１の予備的な参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第１の予備的な参照電圧を取得し、
前記第２の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第４のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第４のオン状態設定時点から前記第２の経過時間が経過した第２の予備的な参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第２の予備的な参照電圧を取得し、
前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧とを加算することで得られる判定対象電圧と、前記第１の予備的な参照電圧と前記第２の予備的な参照電圧とを加算することで得られる参照電圧との電圧差に基づいて、前記第１の読み出し期間の前に前記選択されたメモリセルに含まれる前記抵抗変化記憶素子に設定されていた判定対象抵抗状態を判定する
ことを特徴とする記憶装置。
それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、
前記複数の第１の配線と前記複数の第２の配線との間に接続された複数のメモリセルであって、それぞれが、第１の抵抗状態及び前記第１の抵抗状態の抵抗よりも高い抵抗を有する第２の抵抗状態を呈することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続され、２端子間に印加される電圧が増加して第１の電圧に達するとオフ状態からオン状態に移行し、前記２端子間に印加される電圧が減少して前記第１の電圧よりも低い第２の電圧に達するとオン状態からオフ状態に移行する特性を有するスイッチング素子とを含む複数のメモリセルと、
選択された前記第１の配線と選択された前記第２の配線との間に接続された選択された前記メモリセルに含まれる前記抵抗変化記憶素子の抵抗状態の判定動作を制御する判定動作制御回路と、
を備える記憶装置であって、
前記判定動作制御回路は、
第１の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第１のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第１のオン状態設定時点から第１の経過時間が経過した第１の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第１の予備的な判定対象電圧を取得し、
前記第１の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第２のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第２のオン状態設定時点から前記第１の経過時間とは異なる第２の経過時間が経過した第２の予備的な判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第２の予備的な判定対象電圧を取得し、
前記第１の読み出し期間の後の書き込み期間において、前記選択されたメモリセルに含まれる前記抵抗変化記憶素子に前記第１の抵抗状態及び前記第２の抵抗状態から選択された参照抵抗状態を設定し、
前記書き込み期間の後の第２の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第３のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第３のオン状態設定時点から前記第１の経過時間が経過した第１の予備的な参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第１の予備的な参照電圧を取得し、
前記第２の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第４のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第４のオン状態設定時点から前記第２の経過時間が経過した第２の予備的な参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている第２の予備的な参照電圧を取得し、
前記第１の予備的な判定対象電圧と前記第２の予備的な判定対象電圧とを加算することで得られる判定対象電圧と、前記第１の予備的な参照電圧と前記第２の予備的な参照電圧とを加算することで得られる参照電圧との電圧差に基づいて、前記第１の読み出し期間の前に前記選択されたメモリセルに含まれる前記抵抗変化記憶素子に設定されていた判定対象抵抗状態を判定する
ことを特徴とする記憶装置。
【請求項14】
前記第１のオン状態設定時点と前記第２のオン状態設定時点とは同一時点であり、
前記第３のオン状態設定時点と前記第４のオン状態設定時点とは同一時点である
ことを特徴とする請求項１３に記載の記憶装置。
前記第３のオン状態設定時点と前記第４のオン状態設定時点とは同一時点である
ことを特徴とする請求項１３に記載の記憶装置。
【請求項15】
前記第１のオン状態設定時点は前記第１の読み出し期間の第１のサブ期間に含まれ、前記第２のオン状態設定時点は前記第１のサブ期間の後の第２のサブ期間に含まれ、
前記第３のオン状態設定時点は前記第２の読み出し期間の第３のサブ期間に含まれ、前記第４のオン状態設定時点は前記第３のサブ期間の後の第４のサブ期間に含まれる
ことを特徴とする請求項１３に記載の記憶装置。
前記第３のオン状態設定時点は前記第２の読み出し期間の第３のサブ期間に含まれ、前記第４のオン状態設定時点は前記第３のサブ期間の後の第４のサブ期間に含まれる
ことを特徴とする請求項１３に記載の記憶装置。
【請求項16】
前記判定動作制御回路は、前記判定対象電圧と前記参照電圧との電圧差が基準電圧差よりも小さい場合には前記判定対象抵抗状態が前記参照抵抗状態と同じであると判定し、前記判定対象電圧と前記参照電圧との電圧差が前記基準電圧差以上の場合には前記判定対象抵抗状態が前記参照抵抗状態と異なっていると判定する
ことを特徴とする請求項１３に記載の記憶装置。
ことを特徴とする請求項１３に記載の記憶装置。
【請求項17】
前記抵抗変化記憶素子は、磁気抵抗効果素子である
ことを特徴とする請求項１又は１３に記載の記憶装置。
ことを特徴とする請求項１又は１３に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【0002】
半導体基板上に磁気抵抗効果素子等の抵抗変化記憶素子及びセレクタ（スイッチング素子）を含むメモリセルが集積化された記憶装置が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－０４７９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
抵抗変化記憶素子の抵抗状態を的確に判定することが可能な記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る記憶装置は、それぞれが第１の方向に延伸する複数の第１の配線と、それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との間に接続された複数のメモリセルであって、それぞれが、第１の抵抗状態及び前記第１の抵抗状態の抵抗よりも高い抵抗を有する第２の抵抗状態を呈することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続され、２端子間に印加される電圧が増加して第１の電圧に達するとオフ状態からオン状態に移行し、前記２端子間に印加される電圧が減少して前記第１の電圧よりも低い第２の電圧に達するとオン状態からオフ状態に移行する特性を有するスイッチング素子とを含む複数のメモリセルと、選択された前記第１の配線と選択された前記第２の配線との間に接続された選択された前記メモリセルに含まれる前記抵抗変化記憶素子の抵抗状態の判定動作を制御する判定動作制御回路と、を備える記憶装置であって、前記判定動作制御回路は、第１の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第１のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第１のオン状態設定時点から第１の経過時間が経過した判定対象電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている判定対象電圧を取得し、前記第１の読み出し期間の後の書き込み期間において、前記選択されたメモリセルに含まれる前記抵抗変化記憶素子に前記第１の抵抗状態及び前記第２の抵抗状態から選択された参照抵抗状態を設定し、前記書き込み期間の後の第２の読み出し期間において、前記選択された第２の配線がフローティング状態に設定されている状態で第２のオン状態設定時点で前記選択された第１の配線の電圧を変化させて前記選択されたメモリセルに含まれる前記スイッチング素子をオン状態に設定し、前記第２のオン状態設定時点から第２の経過時間が経過した参照電圧取得時点で前記選択された第１の配線と前記選択された第２の配線との間に印加されている参照電圧を取得し、前記判定対象電圧と前記参照電圧との電圧差に基づいて、前記第１の読み出し期間の前に前記選択されたメモリセルに含まれる前記抵抗変化記憶素子に設定されていた判定対象抵抗状態を判定し、前記判定対象電圧取得時点及び前記参照電圧取得時点は、前記選択されたメモリセルに応じて変化する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係る記憶装置の全体的な構成を示した図である。
【図2】第１の実施形態に係る記憶装置のメモリセルアレイ領域の基本的な構成を模式的に示した斜視図である。
【図3】第１の実施形態に係る記憶装置の磁気抵抗効果素子の構成を模式的に示した断面図である。
【図4】第１の実施形態に係る記憶装置のセレクタの電流－電圧特性を模式的に示した図である。
【図5】第１の実施形態に係る記憶装置において、選択されたメモリセルの読み出し時における電流－電圧特性を模式的に示した図である。
【図6】第１の実施形態に係る記憶装置の判定動作の基本的な原理である自己参照読み出しの動作を示したタイミング図である。
【図7】第１の実施形態に係る記憶装置の判定動作制御回路の構成を示したブロック図である。
【図8】第１の実施形態に係る記憶装置の判定動作制御回路によって行われる動作を示したフローチャートである。
【図9】第１の実施形態に係る記憶装置の判定動作制御回路によって行われる動作を示したタイミング図である。
【図10】第２の実施形態に係る記憶装置の判定動作制御回路によって行われる動作を示したフローチャートである。
【図11】第２の実施形態に係る記憶装置の判定動作制御回路によって行われる動作を示したタイミング図である。
【図12】第３の実施形態に係る記憶装置の判定動作制御回路によって行われる動作を示したフローチャートである。
【図13】第４の実施形態に係る記憶装置の判定動作制御回路の構成を示したブロック図である。
【図14】第４の実施形態に係る記憶装置の判定動作制御回路によって行われる動作を示したフローチャートである。
【図15】第４の実施形態に係る記憶装置におけるメモリセルアレイ領域と電圧検出部との位置関係を模式的に示した図である。
【図16】第５の実施形態に係る記憶装置の判定動作制御回路の構成を示したブロック図である。
【図17】第５の実施形態に係る記憶装置の判定動作制御回路によって行われる動作を示したフローチャートである。
【図18】第５の実施形態の変形例に係る記憶装置の判定動作制御回路によって行われる動作を示したフローチャートである。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態を説明する。
【0008】
（第１の実施形態）
図１は、第１の実施形態に係る記憶装置の全体的な構成を示した図である。
図１は、第１の実施形態に係る記憶装置の全体的な構成を示した図である。
【0009】
図１に示した記憶装置は、メモリセルアレイ領域１０と、ワード線選択／駆動回路２０と、ビット線選択／駆動回路３０と、制御回路４０とを含んでいる。
【0010】
図２は、上述したメモリセルアレイ領域１０の基本的な構成を模式的に示した斜視図である。
【0011】
図２に示すように、メモリセルアレイ領域１０には、それぞれがＸ方向に延伸する複数のワード線（第１の配線）ＷＬと、それぞれがＸ方向と交差するＹ方向に延伸する複数のビット線（第２の配線）ＢＬと、複数のワード線ＷＬと複数のビット線ＢＬとの間に接続された複数のメモリセルＭＣとが設けられている。選択されたメモリセルＭＣに接続された選択されたワード線ＷＬと選択されたメモリセルＭＣに接続された選択されたビット線ＢＬとの間に所定の電流を流すことで、選択されたメモリセルＭＣに対して書き込みや読み出しを行うことが可能である。
【0012】
各メモリセルＭＣは、低抵抗状態（第１の抵抗状態）及び低抵抗状態の抵抗よりも高い抵抗を有する高抵抗状態（第２の抵抗状態）を呈することが可能な磁気抵抗効果素子（抵抗変化記憶素子）１０１と、磁気抵抗効果素子１０１に対して直列に接続されたセレクタ（２端子型のスイッチング素子）１０２とが含まれている。
【0013】
なお、図２に示した例では、磁気抵抗効果素子１０１がセレクタ１０２の上層側に設けられているが、磁気抵抗効果素子１０１がセレクタ１０２の下層側に設けられていてもよい。また、図２に示した例では、ビット線ＢＬがワード線ＷＬの上層側に設けられているが、ビット線ＢＬがワード線ＷＬの下層側に設けられていてもよい。
【0014】
図３は、メモリセルＭＣに含まれる磁気抵抗効果素子１０１の構成を模式的に示した断面図である。磁気抵抗効果素子１０１は、不揮発性の抵抗変化記憶素子であり、ＭＴＪ（magnetic tunnel junction）素子である。
【0015】
図３に示すように、磁気抵抗効果素子１０１は、記憶層（第１の磁性層）１０１ａと、参照層（第２の磁性層）１０１ｂと、トンネルバリア層（非磁性層）１０１ｃとを含んでいる。
【0016】
記憶層１０１ａは、可変の磁化方向を有する強磁性層である。参照層１０１ｂは、固定された磁化方向を有する強磁性層である。トンネルバリア層１０１ｃは、記憶層１０１ａと参照層１０１ｂとの間に設けられた絶縁層である。なお、可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。
【0017】
記憶層１０１ａの磁化方向が参照層１０１ｂの磁化方向に対して平行である場合には磁気抵抗効果素子１０１は低抵抗状態となり、記憶層１０１ａの磁化方向が参照層１０１ｂの磁化方向に対して反平行である場合には磁気抵抗効果素子１０１は高抵抗状態となる。したがって、磁気抵抗効果素子１０１は、抵抗状態に応じて２値データを記憶することが可能である。また、磁気抵抗効果素子１０１の抵抗状態は、磁気抵抗効果素子１０１を流れる書き込み電流の方向に応じて設定することができる。
【0018】
なお、図３に示した例は、記憶層１０１ａが参照層１０１ｂよりも下層側に位置するボトムフリー型の磁気抵抗効果素子であるが、記憶層１０１ａが参照層１０１ｂよりも上層側に位置するトップフリー型の磁気抵抗効果素子を用いてもよい。
【0019】
図４は、メモリセルＭＣに含まれるセレクタ（２端子型のスイッチング素子）１０２の電流－電圧特性を模式的に示した図である。
【0020】
図４に示すように、セレクタ１０２は、電流掃引を行う場合に、２端子間に印加される電圧が増加して閾値電圧（第１の電圧）Ｖｔｈに達するとオフ状態からオン状態に移行し、２端子間に印加される電圧が減少して第１の電圧Ｖｔｈよりも低いホールド電圧（第２の電圧）Ｖｈｏｌｄに達するとオン状態からオフ状態に移行する特性を有している。
【0021】
したがって、ワード線ＷＬとビット線ＢＬとの間に電圧を印加してセレクタ１０２をオン状態にすることで、セレクタ１０２に対して直列に接続された磁気抵抗効果素子１０１に電流が流れ、磁気抵抗効果素子１０１に対して書き込みや読み出しを行うことが可能となる。
【0022】
図１の説明に戻る。ワード線選択／駆動回路２０は選択されたメモリセルＭＣに接続されたワード線ＷＬを選択及び駆動するものであり、ビット線選択／駆動回路３０は選択されたメモリセルＭＣに接続されたビット線ＢＬを選択及び駆動するものである。選択されたワード線ＷＬと選択されたビット線ＢＬとの間に電圧を印加して選択されたメモリセルＭＣに所定の電流を流すことで、上述したように、選択されたメモリセルＭＣに対して書き込みや読み出しを行うことが可能となる。
【0023】
制御回路４０は、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０の制御を含む各種の制御を行うものであり、判定動作制御回路５０を含んでいる。判定動作制御回路５０は、選択されたメモリセルＭＣに含まれる磁気抵抗効果素子１０１の抵抗状態の判定動作を制御するものである。すなわち、判定動作制御回路５０は、磁気抵抗効果素子１０１に予め設定されている判定対象抵抗状態（低抵抗状態又は高抵抗状態）を判定するものである。判定対象抵抗状態に基づいて、磁気抵抗効果素子１０１に予め設定されている２値データが判定される。
【0024】
まず、本実施形態の判定動作の基本的な原理である自己参照（self-reference）読み出し動作について説明する。
【0025】
図５は、選択されたメモリセルＭＣの読み出し時における電流－電圧特性を模式的に示した図である。図５において、横軸は、選択されたメモリセルＭＣの両端間に印加される電圧を示しており、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に印加される電圧に概ね対応している。縦軸は、選択されたメモリセルＭＣに流れる電流を示しており、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流に概ね対応している。また、特性Ｌは磁気抵抗効果素子１０１が低抵抗状態に設定されているときの特性であり、特性Ｈは磁気抵抗効果素子１０１が高抵抗状態に設定されているときの特性である。
【0026】
磁気抵抗効果素子１０１及びセレクタ１０２を含むメモリセルＭＣでは、一般的に、磁気抵抗効果素子１０１の抵抗（低抵抗状態のときの抵抗、高抵抗状態のときの抵抗）よりも、セレクタ１０２のオフ抵抗の方が十分に大きい。そのため、セレクタ１０２がオフ状態からオン状態に移行するまでのメモリセルＭＣの電流－電圧特性（特性部分（ａ）に対応）は、磁気抵抗効果素子１０１が低抵抗状態に設定されている場合と磁気抵抗効果素子１０１が高抵抗状態に設定されている場合とで、実質的に同じである。すなわち、セレクタ１０２がオフ状態からオン状態に移行するときにメモリセルＭＣの両端間に印加されている電圧（閾値電圧Ｖｔｈ）は、セレクタ１０２が低抵抗状態に設定されている場合とセレクタ１０２が高抵抗状態に設定されている場合とで実質的に同じである。
【0027】
一方、セレクタ１０２がオフ状態からオン状態に移行した後は、磁気抵抗効果素子１０１が低抵抗状態の場合と高抵抗状態の場合とで、メモリセルＭＣの電流－電圧特性（特性部分（ｂ）に対応）に差が生じてくる。例えば、セレクタ１０２がオン状態からオフ状態に移行するときにメモリセルＭＣの両端間に印加されているホールド電圧は、磁気抵抗効果素子１０１が低抵抗状態の場合にはＶｈｏｌｄｌであり、磁気抵抗効果素子１０１が高抵抗状態の場合にはＶｈｏｌｄｈである。したがって、メモリセルＭＣに読み出し電流を供給したときに、磁気抵抗効果素子１０１が低抵抗状態の場合と高抵抗状態の場合とで、メモリセルＭＣの両端間の電圧に電圧差が生じる。したがって、このような電圧の違いに基づいて、磁気抵抗効果素子１０１の抵抗状態（低抵抗状態、高抵抗状態）を判定することが可能である。
【0028】
図６は、本実施形態の判定動作の基本的な原理である自己参照読み出しの動作を示したタイミング図である。
【0029】
図６（ａ）は、後述する第１の読み出し期間、第２の読み出し期間及び書き込み期間のタイミングを示している。図６（ｂ）は、ワード線ＷＬの電位及びビット線ＢＬの電位を示している。Ｌは磁気抵抗効果素子１０１に判定対象抵抗状態として低抵抗状態が設定されているときのビット線電位であり、Ｈは磁気抵抗効果素子１０１に判定対象抵抗状態として高抵抗状態が設定されているときのビット線電位である。
【0030】
以下、図６を参照して、自己参照読み出しの基本的な動作を説明する。なお、以下の説明は、自己参照読み出しの基本的な動作の説明であり、ワード線ＷＬの抵抗及びビット線ＢＬの抵抗は無視している。
【0031】
まず、ワード線ＷＬ及びビット線ＢＬに同一の電圧Ｖｕｓｅｌを印加する。電圧Ｖｕｓｅｌの値は、上述した閾値電圧Ｖｔｈの値の半分程度である。このとき、メモリセルＭＣに印加される電圧はゼロである。
【0032】
次に、ビット線ＢＬに閾値電圧Ｖｔｈよりも少し高い電圧（Ｖｔｈ＋α）を印加する。ワード線ＷＬには、電圧Ｖｕｓｅｌが印加されている。
【0033】
次に、ビット線ＢＬをフローティング状態に設定する。このとき、ビット線ＢＬの電圧は（Ｖｔｈ＋α）に維持されている。
【0034】
次に、ビット線ＢＬがフローティング状態に維持されている状態で、ワード線ＷＬにグラウンド電圧（電圧ゼロ）ＶＧＮＤを印加する。これにより、ワード線ＷＬとビット線ＢＬとの間には、閾値電圧Ｖｔｈよりも高い電圧（Ｖｔｈ＋α）が印加される。その結果、メモリセルＭＣには電圧（Ｖｔｈ＋α）が印加され、メモリセルＭＣ内のセレクタ１０２はオフ状態からオン状態に移行する。
【0035】
セレクタ１０２がオフ状態からオン状態に移行すると、メモリセルＭＣを介してワード線ＷＬとビット線ＢＬとの間に電流が流れる。このとき、ビット線ＢＬはフローティング状態に維持されているため、電流が流れるにしたがってビット線ＢＬの電位は自動的に徐々に減少する。
【0036】
ビット線ＢＬの電位が減少してワード線ＷＬとビット線ＢＬとの間の電圧がホールド電圧Ｖｈｏｌｄ（図６に示したＶｈｏｌｄｌ又はＶｈｏｌｄｈ）になると、メモリセルＭＣの両端間の電圧がホールド電圧Ｖｈｏｌｄとなり、セレクタ１０２がオン状態からオフ状態に移行する。
【0037】
すでに述べたように、セレクタ１０２がオフ状態からオン状態に移行した後は、メモリセルＭＣの両端間の電圧は、磁気抵抗効果素子１０１が低抵抗状態の場合と高抵抗状態の場合とで異なる。すなわち、ワード線ＷＬとビット線ＢＬとの間の電圧は、磁気抵抗効果素子１０１が低抵抗状態の場合と高抵抗状態の場合とで異なる。そこで、ビット線ＢＬがフローティング状態となっている状態で、セレクタ１０２がオフ状態からオン状態に移行した時点から所定時間が経過した時点で、ワード線ＷＬとビット線ＢＬとの間に印加されている電圧を判定対象電圧として取得する。
【0038】
以上のようにして、第１の読み出し期間で判定対象電圧を取得した後、書き込み期間の動作を行う。書き込み期間では、メモリセルＭＣ内の磁気抵抗効果素子１０１に低抵抗状態及び高抵抗状態の一方を参照抵抗状態として設定する。具体的には、ワード線ＷＬとビット線ＢＬとの間に所定の電圧を印加してセレクタ１０２をオフ状態からオン状態に移行させ、磁気抵抗効果素子１０１に所定の書き込み電流を流すことで、磁気抵抗効果素子１０１に参照抵抗状態が設定される。
【0039】
書き込み期間で磁気抵抗効果素子１０１に参照抵抗状態を設定した後、第２の読み出し期間の動作が行われる。
【0040】
第２の読み出し期間の動作の基本的なシーケンスは、上述した第１の読み出し期間の動作のシーケンスと同様である。
【0041】
すなわち、まず、ワード線ＷＬ及びビット線ＢＬに同一の電圧Ｖｕｓｅｌを印加する。続いて、ビット線ＢＬに電圧（Ｖｔｈ＋α）を印加し、さらにビット線ＢＬをフローティング状態に設定する。続いて、ビット線ＢＬがフローティング状態に維持されている状態で、ワード線ＷＬにグラウンド電圧（電圧ゼロ）を印加する。これにより、メモリセルＭＣには電圧（Ｖｔｈ＋α）が印加され、メモリセルＭＣ内のセレクタ１０２はオフ状態からオン状態に移行する。その結果、ビット線ＢＬの電位は自動的に徐々に減少し、ワード線ＷＬとビット線ＢＬとの間の電圧がホールド電圧Ｖｈｏｌｄになると、セレクタ１０２がオン状態からオフ状態に移行する。
【0042】
すでに述べたように、ビット線ＢＬがフローティング状態に維持されている状態でセレクタ１０２がオフ状態からオン状態に移行する。そこで、第１の読み出し動作と同様に、ビット線ＢＬがフローティング状態になっている状態で、セレクタ１０２がオフ状態からオン状態に移行した時点から所定時間（第１の読み出し期間における所定時間と同じ）が経過した時点でワード線ＷＬとビット線ＢＬとの間に印加されている電圧を参照電圧として取得する。
【0043】
第１の読み出し期間の前に予め磁気抵抗効果素子１０１に設定されていた判定対象抵抗状態が、書き込み期間で磁気抵抗効果素子１０１に設定された参照抵抗状態と同じであれば、判定対象電圧と参照電圧とは実質的に同じ値になる。一方、判定対象抵抗状態が参照抵抗状態と異なっていれば、判定対象電圧と参照電圧とは異なった値になる。具体的には、判定対象電圧と参照電圧との電圧差を基準電圧差（第１の基準電圧差）Ｖｄｉｆ１と比較し、判定対象電圧と参照電圧との電圧差が基準電圧差Ｖｄｉｆ１よりも小さければ、判定対象抵抗状態が参照抵抗状態と同じであると判定し、判定対象電圧と参照電圧との電圧差が基準電圧差Ｖｄｉｆ１よりも大きければ、判定対象抵抗状態が参照抵抗状態と異なっていると判定される。
【0044】
以上のようにして、判定対象電圧を参照電圧と比較することで、判定対象抵抗状態を判定することができる。
【0045】
上述した判定動作において、判定対象抵抗状態が参照抵抗状態と異なっている場合に、判定対象電圧と参照電圧との電圧差は、セレクタ１０２がオフ状態からオン状態に移行した時点から判定対象電圧或いは参照電圧を取得するまでの時間に応じて変化する。したがって、判定対象抵抗状態が参照抵抗状態と異なっている場合に判定対象電圧と参照電圧との電圧差ができるだけ大きくなる時点で、判定対象電圧或いは参照電圧を取得することが望ましい。
【0046】
また、セレクタ１０２がオフ状態からオン状態に移行した後にビット線ＢＬの電位（ワード線ＷＬとビット線ＢＬとの間の電圧に対応）が減衰する速度は、メモリセルＭＣに応じて変化する。具体的には、ビット線ＢＬの電位が減衰する速度は、メモリセルＭＣに付随する抵抗成分（寄生抵抗成分）Ｒ及び容量成分（寄生容量成分）Ｃに応じて変化する。すなわち、実際には、ワード線ＷＬ及びビット線ＢＬには抵抗成分及び容量成分が存在し、メモリセルＭＣにも抵抗成分が存在するため、ビット線ＢＬの電位が減衰する速度は、メモリセルアレイ領域１０におけるメモリセルＭＣの位置等に応じて変化する。したがって、判定対象電圧と参照電圧との電圧差が大きくなるように、メモリセルＭＣに付随するＲＣ成分に応じて判定対象電圧及び参照電圧を取得するタイミングを設定することが好ましい。
【0047】
本実施形態では、上述したような観点から、以下のようにして判定動作を行うようにしている。
【0048】
【0049】
図７に示されるように、判定動作制御回路５０は、フローティング状態設定部（フローティング状態設定回路）５１、電圧制御部（電圧制御回路）５２、時間制御部（時間制御回路）５３、電圧取得部（電圧取得回路）５４、電圧差判定部（電圧差判定回路）５５、参照抵抗状態設定部（参照抵抗状態設定回路）５６、抵抗状態判定部（抵抗状態判定回路）５７を含んでいる。
【0050】
図８は、本実施形態において、判定動作制御回路５０によって行われる動作を示したフローチャートである。
【0051】
図９は、本実施形態において、判定動作制御回路５０で行われる動作を示したタイミング図である。横軸は時間であり、縦軸は電圧である。
【0052】
図９において、特性Ａは、メモリセルＭＣに付随するＲＣ成分が小さい場合のビット線電圧（ビット線電位）の特性である。特性Ａ１は磁気抵抗効果素子１０１に高抵抗状態が設定されている場合であり、特性Ａ２は磁気抵抗効果素子１０１に低抵抗状態が設定されている場合である。特性Ｂは、メモリセルＭＣに付随するＲＣ成分が大きい場合のビット線電圧（ビット線電位）の特性である。特性Ｂ１は磁気抵抗効果素子１０１に高抵抗状態が設定されている場合であり、特性Ｂ２は磁気抵抗効果素子１０１に低抵抗状態が設定されている場合である。なお、実際には、ビット線電圧の放電特性は、図６に示したような特性であるが、図９では簡略化して直線で示している。
【0053】
【0054】
なお、以下の説明では、説明の簡単化のため、選択されたメモリセルＭＣ（読み出し対象となるメモリセルＭＣ）を単にメモリセルＭＣ、選択されたメモリセルＭＣに接続されたワード線ＷＬを単にワード線ＷＬ、選択されたメモリセルＭＣに接続されたビット線ＢＬを単にビット線ＢＬと呼ぶ場合もある。
【0055】
また、本実施形態では、磁気抵抗効果素子１０１に判定対象抵抗状態として高抵抗状態が設定されており、磁気抵抗効果素子１０１に参照抵抗状態として低抵抗状態が設定される場合について説明する。したがって、図９の特性Ａ１及びＢ１は第１の読み出し期間におけるビット線電圧を示しており、図９の特性Ａ２及びＢ２は第２の読み出し期間におけるビット線電圧を示している。そのため、本来は、図９の特性Ａ１及びＢ１と図９の特性Ａ２及びＢ２とは時間軸の異なった位置に示されるものであるが、説明をわかり易くするために、特性Ａ１及びＢ１と特性Ａ２及びＢ２とを時間軸の同じ位置に示している。
【0056】
まず、第１の読み出し期間では、図６に示した電圧がワード線ＷＬ及びビット線ＢＬに設定された後、図９のｔｆの時点でビット線ＢＬをフローティング状態に設定する（Ｓ１１）。すなわち、図７のフローティング状態設定部５１によって図１のビット線選択／駆動回路３０を制御することで、ビット線ＢＬがフローティング状態に設定される。
【0057】
次に、ビット線ＢＬがフローティング状態に設定されている状態で、ｔ０の時点（第１のオン状態設定時点）でワード線ＷＬの電位（電圧）を変化させる。具体的には、電圧制御部５２によってワード線選択／駆動回路２０を制御することで、ワード線ＷＬの電位がグラウンド電位（電位ゼロ）に設定される。その結果、ワード線ＷＬとビット線ＢＬとの間に印加される電圧が増大し、選択されたメモリセルＭＣに含まれるセレクタ１０２がオン状態に設定される（Ｓ１２）。
【0058】
次に、オン状態設定時点ｔ０から一定時間（第１の予備的な経過時間）が経過した後に、時間制御部５３によって設定された時点ｔ１（第１の予備的な判定対象電圧取得時点）で、ビット線ＢＬがフローティング状態に設定されている状態で、ワード線ＷＬとビット線ＢＬとの間に印加されている電圧（第１の予備的な判定対象電圧）を電圧取得部５４で取得する（Ｓ１３）。すなわち、ビット線ＢＬの電圧Ｖ１１Ａ（ＲＣ成分が小さい場合）又は電圧Ｖ１１Ｂ（ＲＣ成分が大きい場合）を取得する。
【0059】
次に、第１のオン状態設定時点ｔ０から一定時間（第２の予備的な経過時間）が経過した後に、ビット線ＢＬがフローティング状態に設定されている状態で、時間制御部５３によって設定された時点ｔ１よりも後の時点ｔ２（第２の予備的な判定対象電圧取得時点）で、ワード線ＷＬとビット線ＢＬとの間に印加されている電圧（第２の予備的な判定対象電圧）を電圧取得部５４によって取得する（Ｓ１４）。すなわち、ビット線ＢＬの電圧Ｖ１２Ａ（ＲＣ成分が小さい場合）又は電圧Ｖ１２Ｂ（ＲＣ成分が大きい場合）を取得する。
【0060】
なお、以後の説明では、上述した電圧Ｖ１１Ａ及び電圧Ｖ１１Ｂを単に電圧Ｖ１１と呼び、上述した電圧Ｖ１２Ａ及び電圧Ｖ１２Ｂを単に電圧Ｖ１２と呼ぶ場合もある。
【0061】
次に、電圧Ｖ１１と電圧Ｖ１２との電圧差（Ｖ１１－Ｖ１２）を基準電圧差（第２の基準電圧差）Ｖｄｉｆ２と比較し、電圧差（Ｖ１１－Ｖ１２）が基準電圧差Ｖｄｉｆ２よりも小さいか否かが電圧差判定部５５で判定される（Ｓ１５）。
【0062】
図９に示すように、ＲＣ成分が小さい場合（特性Ａ）には、ビット線ＢＬの電圧が減衰する速度は相対的に速い。ＲＣ成分が大きい場合（特性Ｂ）には、ビット線ＢＬの電圧が減衰する速度は相対的に遅い。そのため、ＲＣ成分が小さい場合（特性Ａ）の方が、ＲＣ成分が大きい場合（特性Ｂ）よりも、電圧差（Ｖ１１－Ｖ１２）の値が小さくなる。
【0063】
また、図９に示した例では、ＲＣ成分が小さい場合（特性Ａ）には、ｔ１の時点での予備的な判定対象電圧Ｖ１１Ａと予備的な参照電圧Ｖ２１Ａとの差（Ｖ１１Ａ－Ｖ２１Ａ）の方が、ｔ２の時点での予備的な判定対象電圧Ｖ１２Ａと予備的な参照電圧Ｖ２２Ａとの差（Ｖ１２Ａ－Ｖ２２Ａ）よりも大きい。逆に、ＲＣ成分が大きい場合（特性Ｂ）には、ｔ２の時点での予備的な判定対象電圧Ｖ１２Ｂと予備的な参照電圧Ｖ２２Ｂとの差（Ｖ１２Ｂ－Ｖ２２Ｂ）の方が、ｔ１の時点での予備的な判定対象電圧Ｖ１１Ｂと予備的な参照電圧Ｖ２１Ｂとの差（Ｖ１１Ｂ－Ｖ２１Ｂ）よりも大きい。
【0064】
上述したことから、参照抵抗状態として低抵抗状態を設定する場合、電圧差（Ｖ１１－Ｖ１２）が基準電圧差Ｖｄｉｆ２よりも小さい場合（特性Ａに対応）には、ｔ１の時点で判定対象電圧と参照電圧との差（Ｖ１１Ａ－Ｖ２１Ａ）を取得し、電圧差（Ｖ１１－Ｖ１２）が基準電圧差Ｖｄｉｆ２以上の場合（特性Ｂに対応）には、ｔ２の時点で判定対象電圧と参照電圧との差（Ｖ１２Ｂ－Ｖ２２Ｂ）を取得する。このようにすることで、判定対象抵抗状態を高い精度で判定することが可能である。
【0065】
上述したように、電圧差（Ｖ１１－Ｖ１２）が基準電圧差Ｖｄｉｆ２よりも小さい場合には、判定対象電圧取得時点としてｔ１を選択し、ｔ１の時点で取得された電圧Ｖ１１Ａを判定対象電圧として採用し、電圧Ｖ１１Ａをストアしておく（Ｓ１６）。
【0066】
逆に、電圧差（Ｖ１１－Ｖ１２）が基準電圧差Ｖｄｉｆ２以上の場合には、判定対象電圧取得時点としてｔ２を選択し、ｔ２の時点で取得された電圧Ｖ１２Ｂを判定対象電圧として採用し、電圧Ｖ１２Ｂをストアしておく（Ｓ１７）。上記のようにして、第１の読み出し期間が終了した後、参照電圧の書き込み期間に移行する。
【0067】
参照電圧の書き込み期間では、参照抵抗状態設定部５６によって磁気抵抗効果素子１０１に低抵抗状態及び高抵抗状態から選択された参照抵抗状態を設定する。本例では、参照抵抗状態として低抵抗状態を設定する（Ｓ１８、Ｓ１９）。
【0068】
参照電圧の書き込み期間が終了した後、第２の読み出し期間に移行する。すでに述べたように、第２の読み出し期間の基本的な読み出し動作は、第１の読み出し期間の読み出し動作と同様である。
【0069】
すなわち、ビット線ＢＬがフローティング状態に設定されている状態で、ｔ０の時点（第２のオン状態設定時点）でワード線ＷＬの電位（電圧）をグラウンド電位（電位ゼロ）に変化させる。これにより、選択されたメモリセルＭＣに含まれるセレクタ１０２がオン状態に設定される。
【0070】
判定対象電圧取得時点としてｔ１が選択された場合（Ｓ１６が選択された場合）には、オン状態設定時点ｔ０から一定時間が経過した時点ｔ１（参照電圧取得時点）で、ビット線ＢＬがフローティング状態に設定されている状態で、ワード線ＷＬとビット線ＢＬとの間に印加されている電圧（参照電圧）を取得する（Ｓ２０）。すなわち、ビット線ＢＬの電圧Ｖ２１Ａを取得する。
【0071】
判定対象電圧取得時点としてｔ２が選択された場合（Ｓ１７が選択された場合）には、オン状態設定時点ｔ０から一定時間が経過した時点ｔ２（参照電圧取得時点）で、ビット線ＢＬがフローティング状態に設定されている状態で、ワード線ＷＬとビット線ＢＬとの間に印加されている電圧（参照電圧）を取得する（Ｓ２１）。すなわち、ビット線ＢＬの電圧Ｖ２２Ｂを取得する。
【0072】
上述したように、第１の読み出し期間における第１のオン状態設定時点ｔ０から判定対象電圧取得時点（ｔ１又はｔ２）までの経過時間（第１の経過時間）と、第２の読み出し期間における第２のオン状態設定時点ｔ０から参照電圧取得時点（ｔ１又はｔ２）までの経過時間（第２の経過時間）とは同じである。
【0073】
また、第１の読み出し期間における判定対象電圧取得時点（ｔ１又はｔ２）及び第２の読み出し期間における参照電圧取得時点（ｔ１又はｔ２）は、ＲＣ成分（ＲＣ時定数）に応じて決まる。すなわち、セレクタ１０２がオン状態からオフ状態に移行した時点をｔｏｆｆとすると、ｔ０＜ｔｏｆｆ＜ｔ１＜ｔ２、ｔ０＜ｔ１＜ｔｏｆｆ＜ｔ２、或いは、ｔ０＜ｔ１＜ｔ２＜ｔｏｆｆ、となる。
【0074】
次に、上述した判定対象電圧と参照電圧とに基づいて、第１の読み出し期間の前に予め抵抗変化記憶素子１０１に設定されていた判定対象抵抗状態を判定する。すなわち、判定対象電圧と参照電圧との電圧差に基づいて判定対象抵抗状態を判定する。
【0075】
判定対象電圧取得時点としてｔ１が選択された場合（Ｓ１６が選択された場合）には、判定対象電圧Ｖ１１Ａと参照電圧Ｖ２１Ａとの電圧差（Ｖ１１Ａ－Ｖ２１Ａ）を基準電圧差Ｖｄｉｆ１（第１の基準電圧差）と比較する（Ｓ２２）。
【0076】
判定対象電圧Ｖ１１Ａと参照電圧Ｖ２１Ａとの電圧差（Ｖ１１Ａ－Ｖ２１Ａ）が基準電圧差Ｖｄｉｆ１よりも小さい場合（この場合、判定対象電圧は実質的にはＶ２１Ａである）には、判定対象抵抗状態が参照抵抗状態と同じであると判定する（Ｓ２３）。
【0077】
判定対象電圧Ｖ１１Ａと参照電圧Ｖ２１Ａとの電圧差（Ｖ１１Ａ－Ｖ２１Ａ）が基準電圧差Ｖｄｉｆ１以上の場合には、判定対象抵抗状態が参照抵抗状態と異なっていると判定する（Ｓ２４）。
【0078】
本実施形態では、参照抵抗状態は低抵抗状態であり、判定対象抵抗状態は高抵抗状態であるとして説明している。したがって、Ｓ２４が選択され、判定対象抵抗状態は高抵抗状態であると判定される。
【0079】
判定対象電圧取得時点としてｔ２が選択された場合（Ｓ１７が選択された場合）には、判定対象電圧Ｖ１２Ｂと参照電圧Ｖ２２Ｂとの電圧差（Ｖ１２Ｂ－Ｖ２２Ｂ）を基準電圧差Ｖｄｉｆ１（第１の基準電圧差）と比較する（Ｓ２５）。
【0080】
判定対象電圧Ｖ１２Ｂと参照電圧Ｖ２２Ｂとの電圧差（Ｖ１２Ｂ－Ｖ２２Ｂ）が基準電圧差Ｖｄｉｆ１よりも小さい場合（この場合、判定対象電圧は実質的にはＶ２２Ｂである）には、判定対象抵抗状態が参照抵抗状態と同じであると判定する（Ｓ２６）。
【0081】
判定対象電圧Ｖ１２Ｂと参照電圧Ｖ２２Ｂとの電圧差（Ｖ１２Ｂ－Ｖ２２Ｂ）が基準電圧差Ｖｄｉｆ１以上の場合には、判定対象抵抗状態が参照抵抗状態と異なっていると判定する（Ｓ２７）。
【0082】
本実施形態では、参照抵抗状態は低抵抗状態であり、判定対象抵抗状態は高抵抗状態であるとして説明している。したがって、Ｓ２７が選択され、判定対象抵抗状態は高抵抗状態であると判定される。
【0083】
以上のように、本実施形態では、第１の読み出し期間で判定対象電圧を取得する判定対象電圧取得時点及び第２の読み出し期間で参照電圧を取得する参照電圧取得時点が、選択されたメモリセルＭＣに付随するＲＣ成分に応じて変化する（選択される）。このように、適切な時点で取得された判定対象電圧と参照電圧との電圧差を用いて判定対象抵抗状態を判定することで、判定対象抵抗状態と参照抵抗状態とが異なっている場合に、判定対象電圧と参照電圧との電圧差が大きくなる時点で判定対象電圧と参照電圧との電圧差を取得することが可能である。そのため、判定対象電圧と参照電圧との電圧差が基準電圧差Ｖｄｉｆ１よりも小さいか或いは大きいかを的確に判定することができ、判定対象抵抗状態を的確に判定することが可能となる。
【0084】
（第２の実施形態）
次に、第２の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
次に、第２の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【0085】
本実施形態における判定動作制御回路５０の基本的な構成（機能的な構成）のブロック図は、第１の実施形態で示したブロック図（図７）と同様に表されるため、図示は省略する。
【0086】
図１０は、本実施形態において、判定動作制御回路５０によって行われる動作を示したフローチャートである。
【0087】
図１１は、本実施形態において、判定動作制御回路５０で行われる動作を示したタイミング図である。横軸は時間であり、縦軸は電圧である。
【0088】
【0089】
なお、本実施形態でも、第１の実施形態と同様に、参照抵抗状態として低抵抗状態が設定されており、判定対象抵抗状態として高抵抗状態が設定されている場合について説明する。したがって、図１１の特性Ａ１及びＢ１は第１の読み出し期間におけるビット線電圧を示しており、図１１の特性Ａ２及びＢ２は第２の読み出し期間におけるビット線電圧を示している。
【0090】
まず、第１の読み出し期間では、第１の実施形態のＳ１１及びＳ１２と同様の動作が行われる。すなわち、図１１のｔｆの時点でビット線ＢＬをフローティング状態に設定し、ｔ０の時点（第１のオン状態設定時点）でワード線ＷＬの電圧をゼロに変化させて、セレクタ１０２をオン状態に設定する。
【0091】
次に、第１の実施形態と同様に、時点ｔ１（第１の予備的な判定対象電圧取得時点）で第１の予備的な判定対象電圧Ｖ１１Ａ（ＲＣ成分が小さい場合）又はＶ１１Ｂ（ＲＣ成分が大きい場合）を取得し、時点ｔ２（第２の予備的な判定対象電圧取得時点）で第２の予備的な判定対象電圧Ｖ１２Ａ（ＲＣ成分が小さい場合）又はＶ１２Ｂ（ＲＣ成分が大きい場合）を取得する（Ｓ３１）。
【0092】
なお、本実施形態でも、以後の説明において、上述した電圧Ｖ１１Ａ及び電圧Ｖ１１Ｂを単に電圧Ｖ１１と呼び、上述した電圧Ｖ１２Ａ及び電圧Ｖ１２Ｂを単に電圧Ｖ１２と呼ぶ場合もある。
【0093】
次に、参照電圧の書き込み期間に移行し、第１の実施形態と同様にして、磁気抵抗効果素子１０１に参照抵抗状態を設定する。本実施形態では、参照抵抗状態として低抵抗状態が設定される（Ｓ３２）。
【0094】
次に、第２の読み出し期間に移行し、時点ｔ１（第１の予備的な参照電圧取得時点）で第１の予備的な参照電圧Ｖ２１Ａ（ＲＣ成分が小さい場合）又はＶ２１Ｂ（ＲＣ成分が大きい場合）を取得し、時点ｔ２（第２の予備的な参照電圧取得時点）で第２の予備的な参照電圧Ｖ２２Ａ（ＲＣ成分が小さい場合）又はＶ２２Ｂ（ＲＣ成分が大きい場合）を取得する（Ｓ３３）。
【0095】
次に、第１の予備的な判定対象電圧Ｖ１１と第２の予備的な判定対象電圧Ｖ１２との電圧差（Ｖ１１－Ｖ１２）を基準電圧差（第２の基準電圧差）Ｖｄｉｆ２と比較し、電圧差（Ｖ１１－Ｖ１２）が基準電圧差Ｖｄｉｆ２よりも大きいか否かを判定する（Ｓ３４）。
【0096】
電圧差（Ｖ１１－Ｖ１２）が基準電圧差Ｖｄｉｆ２よりも大きい場合は、ＲＣ成分が大きく、特性Ｂに対応する。この場合には、判定対象電圧取得時点として第１の予備的な判定対象電圧取得時点ｔ１が選択され、ｔ１の時点で取得された電圧Ｖ１１Ｂを判定対象電圧として採用する（Ｓ３５）。
【0097】
次に、電圧差（Ｖ１１Ｂ－Ｖ２１Ｂ）を基準電圧差Ｖｄｉｆ３と比較し、電圧差（Ｖ１１Ｂ－Ｖ２１Ｂ）が基準電圧差Ｖｄｉｆ３よりも小さいか否かを判定する（Ｓ３６）。すなわち、ｔ１の時点で取得された予備的な判定対象電圧Ｖ１１Ｂと、ｔ１の時点で取得された予備的な参照電圧Ｖ２１Ｂとの電圧差（Ｖ１１Ｂ－Ｖ２１Ｂ）を基準電圧差Ｖｄｉｆ３と比較する。
【0098】
電圧差（Ｖ１１Ｂ－Ｖ２１Ｂ）が基準電圧差Ｖｄｉｆ３よりも小さい場合には、ｔ１の時点で取得された電圧Ｖ２１Ｂを参照電圧として採用する（Ｓ３７）。
【0099】
次に、判定対象電圧Ｖ１１Ｂと参照電圧Ｖ２１Ｂとの電圧差（Ｖ１１Ｂ－Ｖ２１Ｂ）を基準電圧差Ｖｄｉｆ１（第１の基準電圧差）と比較する（Ｓ３８）。
【0100】
判定対象電圧Ｖ１１Ｂと参照電圧Ｖ２１Ｂとの電圧差（Ｖ１１Ｂ－Ｖ２１Ｂ）が基準電圧差Ｖｄｉｆ１よりも小さい場合（この場合、判定対象電圧は実質的にはＶ２１Ｂである）には、判定対象抵抗状態が参照抵抗状態と同じであると判定する（Ｓ３９）。
【0101】
判定対象電圧Ｖ１１Ｂと参照電圧Ｖ２１Ｂとの電圧差が（Ｖ１１Ｂ－Ｖ２１Ｂ）が基準電圧差Ｖｄｉｆ１以上の場合には、判定対象抵抗状態が参照抵抗状態と異なっていると判定する（Ｓ４０）。
【0102】
Ｓ３６で電圧差（Ｖ１１Ｂ－Ｖ２１Ｂ）が基準電圧差Ｖｄｉｆ３以上と判定された場合には、ｔ２の時点で取得された電圧Ｖ２２Ｂを参照電圧として採用する（Ｓ４１）。
【0103】
次に、判定対象電圧Ｖ１１Ｂと参照電圧Ｖ２２Ｂとの電圧差（Ｖ１１Ｂ－Ｖ２２Ｂ）を基準電圧差Ｖｄｉｆ１（第１の基準電圧差）と比較する（Ｓ４２）。
【0104】
判定対象電圧Ｖ１１Ｂと参照電圧Ｖ２２Ｂとの電圧差（Ｖ１１Ｂ－Ｖ２２Ｂ）が基準電圧差Ｖｄｉｆ１よりも小さい場合（この場合、判定対象電圧は実質的にはＶ２１Ｂである）には、判定対象抵抗状態が参照抵抗状態と同じであると判定する（Ｓ４３）。
【0105】
判定対象電圧Ｖ１１Ｂと参照電圧Ｖ２２Ｂとの電圧差が（Ｖ１１Ｂ－Ｖ２２Ｂ）が基準電圧差Ｖｄｉｆ１以上の場合には、判定対象抵抗状態が参照抵抗状態と異なっていると判定する（Ｓ４４）。
【0106】
上述したような判定動作を行う理由について説明する。
【0107】
電圧差（Ｖ１１Ｂ－Ｖ２１Ｂ）が基準電圧差Ｖｄｉｆ３以上の場合には、判定対象抵抗状態が参照抵抗状態と異なっている可能性が高いと考えられる。図１１に示されるように、判定対象抵抗状態が参照抵抗状態と異なっている場合には、判定対象電圧と参照電圧との差は、ｔ１の時点で取得された判定対象電圧Ｖ１１Ｂとｔ２の時点で取得された参照電圧Ｖ２２Ｂとの差（Ｖ１１Ｂ－Ｖ２２Ｂ）が最も大きくなる。そのため、電圧差（Ｖ１１Ｂ－Ｖ２２Ｂ）を基準電圧差Ｖｄｉｆ１と比較することで、高い確率で判定対象電圧が参照電圧と異なっていると判定することができる。
【0108】
一方、電圧差（Ｖ１１Ｂ－Ｖ２１Ｂ）が基準電圧差Ｖｄｉｆ３よりも小さい場合には、判定対象抵抗状態は参照抵抗状態と同じである可能性が高い。この場合に、仮にｔ１の時点で取得された判定対象電圧Ｖ２１Ｂ及びｔ２の時点で取得された参照電圧Ｖ２２Ｂを採用したとすると、図１１からわかるように、電圧差（Ｖ２１Ｂ－Ｖ２２Ｂ）はある程度の大きさを有している。したがって、仮に電圧差（Ｖ２１Ｂ－Ｖ２２Ｂ）を基準電圧差Ｖｄｉｆ１と比較したとすると、判定対象抵抗状態が参照抵抗状態と異なっていると誤って判定されるおそれがある。そのため、ｔ１の時点で取得された判定対象電圧とｔ１の時点で取得された参照電圧との差を基準電圧差Ｖｄｉｆ１と比較することで、高い確率で判定対象電圧が参照電圧と同じであると判定することができる。
【0109】
Ｓ３４で、電圧差（Ｖ１１－Ｖ１２）が基準電圧差Ｖｄｉｆ２以下であると判定された場合は、ＲＣ成分が小さく、特性Ａに対応する。この場合には、判定対象電圧取得時点として第１の予備的な判定対象電圧取得時点ｔ１が選択され、ｔ１の時点で取得された電圧Ｖ１１Ａを判定対象電圧として採用する（Ｓ４５）。また、ｔ１の時点で取得された電圧Ｖ２１Ａを参照電圧として採用する（Ｓ４６）。
【0110】
次に、判定対象電圧Ｖ１１Ａと参照電圧Ｖ２１Ａとの電圧差（Ｖ１１Ａ－Ｖ２１Ａ）を基準電圧差Ｖｄｉｆ１（第１の基準電圧差）と比較する（Ｓ４７）。
【0111】
判定対象電圧Ｖ１１Ａと参照電圧Ｖ２１Ａとの電圧差（Ｖ１１Ａ－Ｖ２１Ａ）が基準電圧差Ｖｄｉｆ１よりも小さい場合（この場合、判定対象電圧は実質的にはＶ２１Ａである）には、判定対象抵抗状態が参照抵抗状態と同じであると判定する（Ｓ４８）。
【0112】
判定対象電圧Ｖ１１Ａと参照電圧Ｖ２１Ａとの電圧差（Ｖ１１Ａ－Ｖ２１Ａ）が基準電圧差Ｖｄｉｆ１以上の場合には、判定対象抵抗状態が参照抵抗状態と異なっていると判定する（Ｓ４９）。
【0113】
なお、本実施形態でも、参照抵抗状態は低抵抗状態であり、判定対象抵抗状態は高抵抗状態であるとして説明している。したがって、Ｓ４０、Ｓ４４或いはＳ４９が選択され、判定対象抵抗状態は高抵抗状態であると判定される。
【0114】
本実施形態でも、第１の実施形態と同様に、判定対象電圧取得時点及び参照電圧取得時点が選択されたメモリセルＭＣに付随するＲＣ成分に応じて変化する（選択される）。したがって、本実施形態でも、第１の実施形態と同様に、判定対象抵抗状態を的確に判定することが可能となる。
【0115】
また、本実施形態では、ＲＣ成分が大きい場合に、判定対象抵抗状態が参照抵抗状態と異なっていると予想されるときに、判定対象電圧をｔ１の時点で取得し、参照電圧をｔ２の時点で取得することで、判定対象抵抗状態をより的確に判定することが可能となる。
【0116】
（第３の実施形態）
次に、第３の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
次に、第３の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【0117】
本実施形態における判定動作制御回路５０の基本的な構成（機能的な構成）のブロック図及び判定動作制御回路５０で行われる基本的な動作のタイミング図は、第１の実施形態で示したブロック図（図７）及びタイミング図（図９）と同様に表されるため、図示は省略する。
【0118】
図１２は、本実施形態において、判定動作制御回路５０によって行われる動作を示したフローチャートである。なお、図１２のフローチャートでは、第１の実施形態のフローチャート（図８）と異なる部分のみを示している。
【0119】
まず、第１の読み出し期間における第１のサブ期間において、第１の予備的な判定対象電圧を取得する（Ｓ５１）。具体的には、第１の実施形態の図８のＳ１１、Ｓ１２及びＳ１３の動作と同様にして、ｔ１の時点（第１の予備的な判定対象電圧取得時点）で第１の予備的な判定対象電圧（Ｖ１１Ａ又はＶ１１Ｂ）を取得する。
【0120】
次に、第１の読み出し期間における第２のサブ期間において、第２の予備的な判定対象電圧を取得する（Ｓ５２）。具体的には、第１の実施形態の図８のＳ１１、Ｓ１２及びＳ１４の動作と同様にして、ｔ２の時点（第２の予備的な判定対象電圧取得時点）で第２の予備的な判定対象電圧（Ｖ１２Ａ又はＶ１２Ｂ）を取得する。
【0121】
第２のサブ期間は、第１のサブ期間の後の期間である。すなわち、第１のサブ期間で図８のＳ１１、Ｓ１２及びＳ１３の動作が行われて第１の予備的な判定対象電圧が取得された後、第２のサブ期間で図８のＳ１１、Ｓ１２及びＳ１４の動作が行われて第２の予備的な判定対象電圧が取得される。したがって、本実施形態では、第１の読み出し期間において、実質的に２回の読み出し期間（第１のサブ期間及び第２のサブ期間）が設けられていることになる。
【0122】
次に、第１の実施形態の図８のＳ１５の動作と同様にして、電圧Ｖ１１と電圧Ｖ１２との電圧差（Ｖ１１－Ｖ１２）を基準電圧差（第２の基準電圧差）Ｖｄｉｆ２と比較する（Ｓ５３）。
【0123】
以後の動作は、第１の実施形態の図８のＳ１６～Ｓ２７の動作と同様であり、最終的に判定対象抵抗状態が低抵抗状態であるか高抵抗状態であるかが判定される。
【0124】
本実施形態でも、第１の実施形態と同様に、判定対象電圧取得時点及び参照電圧取得時点が選択されたメモリセルＭＣに付随するＲＣ成分に応じて変化する（選択される）。したがって、本実施形態でも、第１の実施形態と同様に、判定対象抵抗状態を的確に判定することが可能となる。
【0125】
（第４の実施形態）
次に、第４の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
次に、第４の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【0126】
図１３は、本実施形態における判定動作制御回路５０の基本的な構成（機能的な構成）を示したブロック図である。
【0127】
判定動作制御回路５０で行われる基本的な動作のタイミング図は、第１の実施形態で示したタイミング図（図９）と同様に表されるため、図示は省略する。
【0128】
図１４は、本実施形態において、判定動作制御回路５０によって行われる動作を示したフローチャートである。なお、図１４のフローチャートでは、第１の実施形態のフローチャート（図８）と異なる部分のみを示している。
【0129】
本実施形態では、第１の読み出し期間において、まず、図１３の位置判定部５８によってメモリセルＭＣの位置を判定する（Ｓ６１）。すなわち、図１のメモリセルアレイ領域１０内における選択されたメモリセルＭＣの位置を判定する。本実施形態では、図１５に示すように、メモリセルアレイ領域１０は第１の領域１０ａ及び第２の領域１０ｂを含んでいる。図１５に示すように、第１の領域１０ａ及び第２の領域１０ｂは、判定対象電圧及び参照電圧を検出する電圧検出部（電圧検出回路）６０からの距離に基づいて決められている。第１の領域１０ａは電圧検出部６０からの距離が相対的に短く、第２の領域１０ｂは電圧検出部６０からの距離が相対的に長い。位置判定部５８では、選択されたメモリセルＭＣが、第１の領域１０ａ及び第２の領域１０ｂのどちらの領域に含まれているかが判定される。
【0130】
すでに述べたことからわかるように、電圧検出部６０から選択されたメモリセルＭＣまでの距離が短い場合（選択されたメモリセルＭＣが第１の領域１０ａに含まれる場合）の方が、電圧検出部６０から選択されたメモリセルＭＣまでの距離が長い場合（選択されたメモリセルＭＣが第２の領域１０ｂに含まれる場合）よりも、ＲＣ成分が小さい。すなわち、選択されたメモリセルＭＣが第１の領域１０ａに含まれる場合の特性は図９の特性Ａに概ね対応し、選択されたメモリセルＭＣが第２の領域１０ｂに含まれる場合の特性は図９の特性Ｂに概ね対応する。
【0131】
そこで、本実施形態では、電圧検出部６０から選択されたメモリセルＭＣまでの距離に応じて、すなわち、選択されたメモリセルＭＣが含まれる領域（第１の領域１０ａ或いは第２の領域１０ｂ）に応じて、第１の読み出し期間における判定対象電圧取得時点（ｔ１又はｔ２）及び第２の読み出し期間における参照電圧取得時点（ｔ１又はｔ２）を決定する（Ｓ６２、Ｓ６３）。
【0132】
選択されたメモリセルＭＣが第１の領域１０ａに含まれる場合（Ｓ６２）は、ｔ１の時点が判定対象電圧取得時点及び参照電圧取得時点として選択される（Ｓ６４）。
【0133】
選択されたメモリセルＭＣが第２の領域１０ｂに含まれる場合（Ｓ６３）は、ｔ２の時点が判定対象電圧取得時点及び参照電圧取得時点として選択される（Ｓ６５）。
【0134】
Ｓ６２及びＳ６４の動作が行われた場合には、ｔ１の時点で取得された電圧Ｖ１１Ａを判定対象電圧として採用し、電圧Ｖ１１Ａをストアしておく（Ｓ６６）。
【0135】
Ｓ６３及びＳ６５の動作が行われた場合には、ｔ２の時点で取得された電圧Ｖ１２Ｂを判定対象電圧として採用し、電圧Ｖ１２Ｂをストアしておく（Ｓ６７）。
【0136】
以後の動作は、第１の実施形態の図８のＳ１８～Ｓ２７と同様であり、最終的に判定対象抵抗状態が低抵抗状態であるか高抵抗状態であるかが判定される。
【0137】
本実施形態でも、第１の実施形態と同様に、判定対象電圧取得時点及び参照電圧取得時点が選択されたメモリセルＭＣに付随するＲＣ成分に応じて変化する（選択される）。したがって、本実施形態でも、第１の実施形態と同様に、判定対象抵抗状態を的確に判定することが可能となる。
【0138】
また、本実施形態では、選択されたメモリセルＭＣの位置に応じて判定対象電圧取得時点及び参照電圧取得時点が予め決められるので、電圧を取得する回数を低減することが可能である。
【0139】
上述した実施形態では、メモリセルアレイ領域１０に２つの領域（第１の領域１０ａ及び第２の領域１０ｂ）を設定し、電圧取得時点（判定対象電圧取得時点及び参照電圧取得時点）として２つの時点（ｔ１及びｔ２）を設定したが、メモリセルアレイ領域１０に３つ以上の領域を設定し、電圧検出部６０からの距離に応じて電圧取得時点を３つ以上設定するようにしてもよい。
【0140】
（第５の実施形態）
次に、第５の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
次に、第５の実施形態に係る記憶装置について説明する。なお、基本的な事項は第１の実施形態と同様であるため、第１の実施形態で説明した事項の説明は省略する。
【0141】
図１６は、本実施形態における判定動作制御回路５０の基本的な構成（機能的な構成）を示したブロック図である。
【0142】
判定動作制御回路５０で行われる基本的な動作のタイミング図は、第１の実施形態で示したタイミング図（図９）と同様に表されるため、図示は省略する。
【0143】
図１７は、本実施形態において、判定動作制御回路５０によって行われる動作を示したフローチャートである。
【0144】
まず、第１の読み出し期間において、第１の予備的な判定対象電圧Ｖ１１及び第２の予備的な判定対象電圧Ｖ１２を取得する（Ｓ７１）。このときの基本的な動作は、第１の実施形態の図８で説明したＳ１１～Ｓ１４の動作と同様である。すなわち、オン状態設定時点ｔ０から第１の経過時間が経過した第１の予備的な判定対象電圧取得時点ｔ１で第１の予備的な判定対象電圧Ｖ１１（Ｖ１１Ａ又はＶ１１Ｂ）を取得し、オン状態設定時点ｔ０から第２の経過時間（第１の経過時間とは異なる経過時間）が経過した第２の予備的な判定対象電圧取得時点ｔ２で第２の予備的な判定対象電圧Ｖ１２（Ｖ１２Ａ又はＶ１２Ｂ）を取得する。
【0145】
次に、参照電圧の書き込み期間に移行し、磁気抵抗効果素子１０１に参照抵抗状態を設定する（Ｓ７２）。このときの基本的な動作は、第１の実施形態の図８で説明したＳ１８及びＳ１９の動作と同様である。
【0146】
次に、第２の読み出し期間に移行し、第１の予備的な参照電圧Ｖ２１及び第２の予備的な参照電圧Ｖ２２を取得する（Ｓ７３）。このときの基本的な動作は、第１の実施形態の図８で説明したＳ２０及びＳ２１の動作と同様である。ただし、本実施形態では、第１の実施形態とは異なり、オン状態設定時点ｔ０から第１の経過時間が経過した第１の予備的な参照電圧取得時点ｔ１で第１の予備的な参照電圧Ｖ２１（Ｖ２１Ａ又はＶ２１Ｂ）を取得し、且つオン状態設定時点ｔ０から第２の経過時間が経過した第２の予備的な参照電圧取得時点ｔ２で第２の予備的な参照電圧Ｖ２２（Ｖ２２Ａ又はＶ２２Ｂ）を取得する。すなわち、第１の予備的な参照電圧Ｖ２１及び第２の予備的な参照電圧Ｖ２２の両方を取得する。
【0147】
次に、電圧加算部（電圧加算回路）５９により、第１の予備的な判定対象電圧Ｖ１１と第２の予備的な判定対象電圧Ｖ１２とを加算し、第１の予備的な参照電圧Ｖ２１と第２の予備的な参照電圧Ｖ２２とを加算する。このようにして得られた判定対象電圧（Ｖ１１＋Ｖ１２）と参照電圧（Ｖ２１＋Ｖ２２）との電圧差に基づいて、判定対象抵抗状態を判定する。具体的には、判定対象電圧（Ｖ１１＋Ｖ１２）と参照電圧（Ｖ２１＋Ｖ２２）との電圧差（Ｖ１１＋Ｖ１２）－（Ｖ２１＋Ｖ２２）が基準電圧差Ｖｄｉｆよりも小さいか否かが、電圧差判定部５５で判定される（Ｓ７４）。
【0148】
電圧差（Ｖ１１＋Ｖ１２）－（Ｖ２１＋Ｖ２２）が基準電圧差Ｖｄｉｆよりも小さい場合には、判定対象抵抗状態が参照抵抗状態と同じであると判定される（Ｓ７５）。また、電圧差（Ｖ１１＋Ｖ１２）－（Ｖ２１＋Ｖ２２）が基準電圧差Ｖｄｉｆ以上の場合には、判定対象抵抗状態が参照抵抗状態と異なっていると判定される（Ｓ７６）。
【0149】
以上のように、本実施形態では、第１の予備的な判定対象電圧Ｖ１１と第２の予備的な判定対象電圧Ｖ１２とを加算することで得られる判定対象電圧（Ｖ１１＋Ｖ１２）と、第１の予備的な参照電圧Ｖ２１と第２の予備的な参照電圧Ｖ２２とを加算することで得られる参照電圧（Ｖ２１＋Ｖ２２）との電圧差に基づいて、判定対象抵抗状態を判定する。
【0150】
そのため、図９の特性Ｂのように、ｔ１時点での電圧差（Ｖ１１－Ｖ２１）が小さくても、ｔ２時点での電圧差（Ｖ１２－Ｖ２２）が大きければ、判定対象電圧（Ｖ１１＋Ｖ１２）と参照電圧（Ｖ２１＋Ｖ２２）との電圧差をある程度大きくすることが可能である。また、図９の特性Ａのように、ｔ２時点での電圧差（Ｖ１２－Ｖ２２）が小さくても、ｔ１時点での電圧差（Ｖ１１－Ｖ２１）が大きければ、判定対象電圧（Ｖ１１＋Ｖ１２）と参照電圧（Ｖ２１＋Ｖ２２）との電圧差をある程度大きくすることが可能である。特に、メモリセルＭＣのオフ特性が不十分な場合には、図９の特性Ａのように、ｔ２時点での電圧差（Ｖ１２－Ｖ２２）が小さくなる可能性が高くなるが、ｔ１時点での電圧差（Ｖ１１－Ｖ２１）も取得することで、判定対象電圧（Ｖ１１＋Ｖ１２）と参照電圧（Ｖ２１＋Ｖ２２）との電圧差を大きくすることが可能である。したがって、本実施形態では、ある程度以上の判定精度で判定対象抵抗状態を判定することが可能である。
【0151】
また、本実施形態では、第１の実施形態の図８のＳ１５のような判定動作を行わずに、判定対象電圧と参照電圧との電圧差を取得する。そのため、判定対象抵抗状態を判定するまでの動作（ステップ）を簡単化することが可能である。
【0152】
このように、本実施形態では、簡単な動作で且つある程度以上の判定精度で判定対象抵抗状態を判定することが可能である。
【0153】
図１８は、本実施形態の変形例の動作を示したフローチャートである。
【0154】
まず、第１の読み出し期間の第１のサブ期間において、第１の予備的な判定対象電圧取得時点ｔ１で第１の予備的な判定対象電圧Ｖ１１を取得する（Ｓ７１ａ）。すなわち、第１のサブ期間において、オン状態設定時点ｔ０から第１の経過時間が経過した第１の予備的な判定対象電圧取得時点ｔ１で第１の予備的な判定対象電圧Ｖ１１を取得する。
【0155】
次に、第１の読み出し期間の第２のサブ期間において、第２の予備的な判定対象電圧取得時点ｔ２で第２の予備的な判定対象電圧Ｖ１２を取得する（Ｓ７１ｂ）。すなわち、第２のサブ期間において、オン状態設定時点ｔ０から第２の経過時間（第１の経過時間とは異なる経過時間）が経過した第２の予備的な判定対象電圧取得時点ｔ２で第２の予備的な判定対象電圧Ｖ１２を取得する。
【0156】
第１のサブ期間と第２のサブ期間とは異なる期間であり、第２のサブ期間は第１のサブ期間の後の期間である。したがって、本実施形態では、第１の読み出し期間において、実質的に２回の読み出し期間（第１のサブ期間及び第２のサブ期間）が設けられていることになる。
【0157】
次に、参照電圧の書き込み期間に移行し、上述した実施形態の図１７のＳ７２の動作と同様にして、磁気抵抗効果素子１０１に参照抵抗状態を設定する（Ｓ７２）。
【0158】
次に、第２の読み出し期間に移行する。第２の読み出し期間では、まず、第３のサブ期間において、第１の予備的な参照電圧取得時点ｔ１で第１の予備的な参照電圧Ｖ２１を取得する（Ｓ７３ａ）。すなわち、第３のサブ期間において、オン状態設定時点ｔ０から第１の経過時間が経過した第１の予備的な参照電圧取得時点ｔ１で第１の予備的な参照電圧Ｖ２１を取得する。
【0159】
次に、第２の読み出し期間の第４のサブ期間において、第２の予備的な参照電圧取得時点ｔ２で第２の予備的な参照電圧Ｖ２２を取得する（Ｓ７３ｂ）。すなわち、第４のサブ期間において、オン状態設定時点ｔ０から第２の経過時間が経過した第２の予備的な参照電圧取得時点ｔ２で第２の予備的な参照電圧Ｖ２２を取得する。
【0160】
第３のサブ期間と第４のサブ期間とは異なる期間であり、第４のサブ期間は第３のサブ期間の後の期間である。したがって、本実施形態では、第２の読み出し期間において、実質的に２回の読み出し期間（第３のサブ期間及び第４のサブ期間）が設けられていることになる。
【0161】
以後、上述した実施形態の図１７のＳ７４、Ｓ７５及びＳ７６の動作と同様にして、判定対象抵抗状態が判定される（Ｓ７４、Ｓ７５、Ｓ７６）。
【0162】
本変形例でも、上述した実施形態と同様に、簡単な動作で且つある程度以上の判定精度で判定対象抵抗状態を判定することが可能である。
【0163】
なお、上述した第１から第５の実施形態では、抵抗変化記憶素子として磁気抵抗効果素子を用いたが、抵抗状態（低抵抗状態、高抵抗状態）に基づいてデータを記憶する素子であれば、他の抵抗変化記憶素子を用いることも可能である。
【0164】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0165】
１０…メモリセルアレイ領域 ２０…ワード線選択／駆動回路
３０…ビット線選択／駆動回路 ４０…制御回路
５０…判定動作制御回路
５１…フローティング状態設定部 ５２…電圧制御部 ５３…時間制御部
５４…電圧取得部 ５５…電圧差判定部 ５６…参照抵抗状態設定部
５７…抵抗状態判定部 ５８…位置判定部 ５９…電圧加算部
６０…電圧検出部
１０１…磁気抵抗効果素子 １０２…セレクタ
ＭＣ…メモリセル
ＷＬ…ワード線（第１の配線） ＢＬ…ビット線（第２の配線）
３０…ビット線選択／駆動回路 ４０…制御回路
５０…判定動作制御回路
５１…フローティング状態設定部 ５２…電圧制御部 ５３…時間制御部
５４…電圧取得部 ５５…電圧差判定部 ５６…参照抵抗状態設定部
５７…抵抗状態判定部 ５８…位置判定部 ５９…電圧加算部
６０…電圧検出部
１０１…磁気抵抗効果素子 １０２…セレクタ
ＭＣ…メモリセル
ＷＬ…ワード線（第１の配線） ＢＬ…ビット線（第２の配線）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】