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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024063535
(43)【公開日】2024-05-13
(54)【発明の名称】増幅器
(51)【国際特許分類】
H03F 1/02 20060101AFI20240502BHJP
H03F 3/60 20060101ALI20240502BHJP
H03F 3/68 20060101ALI20240502BHJP
【ＦＩ】
H03F1/02 194
H03F1/02 188
H03F3/60
H03F3/68 220
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022171580
(22)【出願日】2022-10-26
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和２年度、国立研究開発法人新エネルギー・産業技術総合開発機構「ポスト５Ｇ情報通信システム基盤強化研究開発事業／ポスト５Ｇ情報通信システムの開発」に関する委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】住吉 高志
【テーマコード（参考）】
5J067
5J500
【Ｆターム（参考）】
5J067AA21
5J067AA22
5J067AA41
5J067AA63
5J067AA64
5J067AA65
5J067CA36
5J067FA12
5J067FA15
5J067FA19
5J067HA12
5J067HA29
5J067HA33
5J067KA12
5J067KA16
5J067KA29
5J067KA68
5J067KS01
5J067KS11
5J067LS12
5J067LS13
5J067SA13
5J067TA02
5J067TA05
5J067TA07
5J500AA04
5J500AA21
5J500AA22
5J500AA41
5J500AA63
5J500AA64
5J500AA65
5J500AC36
5J500AF12
5J500AF15
5J500AF19
5J500AH12
5J500AH29
5J500AH33
5J500AK12
5J500AK16
5J500AK29
5J500AK68
5J500AS13
5J500AT02
5J500AT05
5J500AT07
(57)【要約】
【課題】所望の特性を有する増幅器を提供する。
【解決手段】増幅器１００は、第１信号を増幅する第１アンプ１０と、第１端が第１アンプの出力ノードに電気的に接続され、第２端が第１中間ノードに電気的に接続された第１整合回路３２と、第１端が第１中間ノードに電気的に接続され、第２端が第１出力ノードに電気的に接続された第１伝送線路と、を備え、動作帯域の中心周波数において、第１出力ノードＮｏ１から第１伝送線路を見たインピーダンスＺｏ１の第１リアクタンス成分は、第１中間ノードＮｍ１から第１整合回路をみたインピーダンスＺｍ１の第２リアクタンス成分より小さく、中心周波数において、第１伝送線路の第１特性インピーダンスは、第１整合回路の第１端および第２端を基準インピーダンスに終端したとき、第２端から第１整合回路を見た第１インピーダンスの絶対値の０．５倍以上かつ２倍以下である。
【選択図】図２
【解決手段】増幅器１００は、第１信号を増幅する第１アンプ１０と、第１端が第１アンプの出力ノードに電気的に接続され、第２端が第１中間ノードに電気的に接続された第１整合回路３２と、第１端が第１中間ノードに電気的に接続され、第２端が第１出力ノードに電気的に接続された第１伝送線路と、を備え、動作帯域の中心周波数において、第１出力ノードＮｏ１から第１伝送線路を見たインピーダンスＺｏ１の第１リアクタンス成分は、第１中間ノードＮｍ１から第１整合回路をみたインピーダンスＺｍ１の第２リアクタンス成分より小さく、中心周波数において、第１伝送線路の第１特性インピーダンスは、第１整合回路の第１端および第２端を基準インピーダンスに終端したとき、第２端から第１整合回路を見た第１インピーダンスの絶対値の０．５倍以上かつ２倍以下である。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１信号を増幅する第１アンプと、
第１端が前記第１アンプの出力ノードに電気的に接続され、第２端が第１中間ノードに電気的に接続された第１整合回路と、
第１端が前記第１中間ノードに電気的に接続され、第２端が第１出力ノードに電気的に接続された第１伝送線路と、
を備え、
動作帯域の中心周波数において、前記第１出力ノードから前記第１伝送線路を見たインピーダンスの第１リアクタンス成分は、前記第１中間ノードから前記第１整合回路をみたインピーダンスの第２リアクタンス成分より小さく、
前記中心周波数において、前記第１伝送線路の第１特性インピーダンスは、前記第１整合回路の前記第１端および前記第２端を基準インピーダンスに終端したとき、前記第２端から前記第１整合回路を見た第１インピーダンスの絶対値の０．５倍以上かつ２倍以下である増幅器。
第１端が前記第１アンプの出力ノードに電気的に接続され、第２端が第１中間ノードに電気的に接続された第１整合回路と、
第１端が前記第１中間ノードに電気的に接続され、第２端が第１出力ノードに電気的に接続された第１伝送線路と、
を備え、
動作帯域の中心周波数において、前記第１出力ノードから前記第１伝送線路を見たインピーダンスの第１リアクタンス成分は、前記第１中間ノードから前記第１整合回路をみたインピーダンスの第２リアクタンス成分より小さく、
前記中心周波数において、前記第１伝送線路の第１特性インピーダンスは、前記第１整合回路の前記第１端および前記第２端を基準インピーダンスに終端したとき、前記第２端から前記第１整合回路を見た第１インピーダンスの絶対値の０．５倍以上かつ２倍以下である増幅器。
【請求項2】
前記第１リアクタンス成分は、前記第２リアクタンス成分の０．５倍以下である請求項１に記載の増幅器。
【請求項3】
前記第１特性インピーダンスは、前記第１インピーダンスの絶対値の０．８倍以上かつ１．２５倍以下である請求項１または請求項２に記載の増幅器。
【請求項4】
第２信号を増幅する第２アンプと、
第１端が前記第２アンプの出力ノードに電気的に接続され、第２端が第２中間ノードに電気的に接続された第２整合回路と、
第１端が前記第２中間ノードに電気的に接続され、第２端が第２出力ノードに電気的に接続された第２伝送線路と、
前記第１出力ノードに出力される増幅された第１信号と、前記第２出力ノードに出力される増幅された第２信号と、を合成し、合成された信号を出力信号として出力する合成器と、
を備え、
前記中心周波数において、前記第２出力ノードから前記第２伝送線路を見たインピーダンスの第３リアクタンス成分は、前記第２中間ノードから前記第２整合回路をみたインピーダンスの第４リアクタンス成分より小さく、
前記中心周波数において、前記第２伝送線路の第２特性インピーダンスは、前記第２整合回路の前記第１端および前記第２端を基準インピーダンスに終端したとき、前記第２端から前記第２整合回路を見た第２インピーダンスの絶対値の０．５倍以上かつ２倍以下である請求項１に記載の増幅器。
第１端が前記第２アンプの出力ノードに電気的に接続され、第２端が第２中間ノードに電気的に接続された第２整合回路と、
第１端が前記第２中間ノードに電気的に接続され、第２端が第２出力ノードに電気的に接続された第２伝送線路と、
前記第１出力ノードに出力される増幅された第１信号と、前記第２出力ノードに出力される増幅された第２信号と、を合成し、合成された信号を出力信号として出力する合成器と、
を備え、
前記中心周波数において、前記第２出力ノードから前記第２伝送線路を見たインピーダンスの第３リアクタンス成分は、前記第２中間ノードから前記第２整合回路をみたインピーダンスの第４リアクタンス成分より小さく、
前記中心周波数において、前記第２伝送線路の第２特性インピーダンスは、前記第２整合回路の前記第１端および前記第２端を基準インピーダンスに終端したとき、前記第２端から前記第２整合回路を見た第２インピーダンスの絶対値の０．５倍以上かつ２倍以下である請求項１に記載の増幅器。
【請求項5】
入力する入力信号に基づき、前記第１信号および第２信号のアウトフェージング角を変化させ、前記第１アンプに前記アウトフェージング角を変化させた第１信号を出力し、前記第２アンプに前記アウトフェージング角を変化させた第２信号を出力する信号処理器を備え、
前記増幅器はアウトフェージング増幅器である請求項４に記載の増幅器。
前記増幅器はアウトフェージング増幅器である請求項４に記載の増幅器。
【請求項6】
前記アウトフェージング角が最大値と最小値との間の少なくとも１つの値のとき、前記第１リアクタンス成分は前記第２リアクタンス成分より小さく、前記第３リアクタンス成分は前記第４リアクタンス成分より小さい請求項５に記載の増幅器。
【請求項7】
前記アウトフェージング角が最小値のとき、前記第１リアクタンス成分は前記第２リアクタンス成分より小さく、前記第３リアクタンス成分は前記第４リアクタンス成分より小さく、
前記アウトフェージング角が最大値のとき、前記第１リアクタンス成分は前記第２リアクタンス成分より小さく、前記第３リアクタンス成分は前記第４リアクタンス成分より小さい請求項５に記載の増幅器。
前記アウトフェージング角が最大値のとき、前記第１リアクタンス成分は前記第２リアクタンス成分より小さく、前記第３リアクタンス成分は前記第４リアクタンス成分より小さい請求項５に記載の増幅器。
【請求項8】
入力信号を前記第１信号と前記第２信号に分配する分配器を備え、
前記第１アンプはキャリアアンプであり、前記第２アンプは、ピークアンプであり、前記増幅器はドハティ増幅器である請求項４に記載の増幅器。
前記第１アンプはキャリアアンプであり、前記第２アンプは、ピークアンプであり、前記増幅器はドハティ増幅器である請求項４に記載の増幅器。
【請求項9】
前記第１リアクタンス成分は、前記第２リアクタンス成分の１／２以下であり、
前記第３リアクタンス成分は、前記第４リアクタンス成分の１／２以下である請求項４から請求項８のいずれか一項に記載の増幅器。
前記第３リアクタンス成分は、前記第４リアクタンス成分の１／２以下である請求項４から請求項８のいずれか一項に記載の増幅器。
【請求項10】
前記第１特性インピーダンスは、前記第１インピーダンスの絶対値の０．８倍以上かつ１．２５倍以下であり、
前記第２特性インピーダンスは、前記第２インピーダンスの絶対値の０．８倍以上かつ１．２５倍以下である請求項４から請求項８のいずれか一項に記載の増幅器。
前記第２特性インピーダンスは、前記第２インピーダンスの絶対値の０．８倍以上かつ１．２５倍以下である請求項４から請求項８のいずれか一項に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、増幅器に関する。
【背景技術】
【0002】
マイクロ波等の高周波信号を増幅する増幅器では、アンプと出力端子との間に整合回路を設ける。整合回路は、出力端子に接続される負荷を所望のインピーダンスに整合させる。すなわち、出力端子に負荷が接続されているとき、アンプから整合回路をみると、アンプの性能が発揮できるインピーダンスとなる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０１５／０９３０２１号
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、整合回路の設計は難しく、出力端子から整合回路を見たリアクタンス成分が大きい場合、増幅器の帯域が狭くなるなど所望の特性が得られなくなってしまう。
【0005】
本開示は、上記課題に鑑みなされたものであり、所望の特性を有する増幅器を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、第１信号を増幅する第１アンプと、第１端が前記第１アンプの出力ノードに電気的に接続され、第２端が第１中間ノードに電気的に接続された第１整合回路と、第１端が前記第１中間ノードに電気的に接続され、第２端が第１出力ノードに電気的に接続された第１伝送線路と、を備え、動作帯域の中心周波数において、前記第１出力ノードから前記第１伝送線路を見たインピーダンスの第１リアクタンス成分は、前記第１中間ノードから前記第１整合回路をみたインピーダンスの第２リアクタンス成分より小さく、前記中心周波数において、前記第１伝送線路の第１特性インピーダンスは、前記第１整合回路の前記第１端および前記第２端を基準インピーダンスに終端したとき、前記第２端から前記第１整合回路を見た第１インピーダンスの絶対値の０．５倍以上かつ２倍以下である増幅器である。
【発明の効果】
【0007】
本開示によれば、所望の特性を有する増幅器を提供することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、第１信号を増幅する第１アンプと、第１端が前記第１アンプの出力ノードに電気的に接続され、第２端が第１中間ノードに電気的に接続された第１整合回路と、第１端が前記第１中間ノードに電気的に接続され、第２端が第１出力ノードに電気的に接続された第１伝送線路と、を備え、動作帯域の中心周波数において、前記第１出力ノードから前記第１伝送線路を見たインピーダンスの第１リアクタンス成分は、前記第１中間ノードから前記第１整合回路をみたインピーダンスの第２リアクタンス成分より小さく、前記中心周波数において、前記第１伝送線路の第１特性インピーダンスは、前記第１整合回路の前記第１端および前記第２端を基準インピーダンスに終端したとき、前記第２端から前記第１整合回路を見た第１インピーダンスの絶対値の０．５倍以上かつ２倍以下である増幅器である。これにより、所望の特性を有する増幅器を提供することができる。
（２）上記（１）において、前記第１リアクタンス成分は、前記第２リアクタンス成分の０．５倍以下である。
（３）上記（１）または（２）において、前記第１特性インピーダンスは、前記第１インピーダンスの絶対値の０．８倍以上かつ１．２５倍以下である。
（４）上記（１）において、第２信号を増幅する第２アンプと、第１端が前記第２アンプの出力ノードに電気的に接続され、第２端が第２中間ノードに電気的に接続された第２整合回路と、第１端が前記第２中間ノードに電気的に接続され、第２端が第２出力ノードに電気的に接続された第２伝送線路と、前記第１出力ノードに出力される増幅された第１信号と、前記第２出力ノードに出力される増幅された第２信号と、を合成し、合成された信号を出力信号として出力する合成器と、を備え、前記中心周波数において、前記第２出力ノードから前記第２伝送線路を見たインピーダンスの第３リアクタンス成分は、前記第２中間ノードから前記第２整合回路をみたインピーダンスの第４リアクタンス成分より小さく、前記中心周波数において、前記第２伝送線路の第２特性インピーダンスは、前記第２整合回路の前記第１端および前記第２端を基準インピーダンスに終端したとき、前記第２端から前記第２整合回路を見た第２インピーダンスの絶対値の０．５倍以上かつ２倍以下である。
（５）上記（４）において、入力する入力信号に基づき、前記第１信号および第２信号のアウトフェージング角を変化させ、前記第１アンプに前記アウトフェージング角を変化させた第１信号を出力し、前記第２アンプに前記アウトフェージング角を変化させた第２信号を出力する信号処理器を備え、前記増幅器はアウトフェージング増幅器である。
（６）上記（５）において、前記アウトフェージング角が最大値と最小値との間の少なくとも１つの値のとき、前記第１リアクタンス成分は前記第２リアクタンス成分より小さく、前記第３リアクタンス成分は前記第４リアクタンス成分より小さい。
（７）上記（５）において、前記アウトフェージング角が最小値のとき、前記第１リアクタンス成分は前記第２リアクタンス成分より小さく、前記第３リアクタンス成分は前記第４リアクタンス成分より小さく、前記アウトフェージング角が最大値のとき、前記第１リアクタンス成分は前記第２リアクタンス成分より小さく、前記第３リアクタンス成分は前記第４リアクタンス成分より小さい。
（８）上記（４）において、入力信号を前記第１信号と前記第２信号に分配する分配器を備え、前記第１アンプはキャリアアンプであり、前記第２アンプは、ピークアンプであり、前記増幅器はドハティ増幅器である。
（９）上記（４)から（８）のいずれかにおいて、前記第１リアクタンス成分は、前記第２リアクタンス成分の１／２以下であり、前記第３リアクタンス成分は、前記第４リアクタンス成分の１／２以下である。
（１０）上記（４）から（８）のいずれかにおいて、前記第１特性インピーダンスは、前記第１インピーダンスの絶対値の０．８倍以上かつ１．２５倍以下であり、前記第２特性インピーダンスは、前記第２インピーダンスの絶対値の０．８倍以上かつ１．２５倍以下である。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、第１信号を増幅する第１アンプと、第１端が前記第１アンプの出力ノードに電気的に接続され、第２端が第１中間ノードに電気的に接続された第１整合回路と、第１端が前記第１中間ノードに電気的に接続され、第２端が第１出力ノードに電気的に接続された第１伝送線路と、を備え、動作帯域の中心周波数において、前記第１出力ノードから前記第１伝送線路を見たインピーダンスの第１リアクタンス成分は、前記第１中間ノードから前記第１整合回路をみたインピーダンスの第２リアクタンス成分より小さく、前記中心周波数において、前記第１伝送線路の第１特性インピーダンスは、前記第１整合回路の前記第１端および前記第２端を基準インピーダンスに終端したとき、前記第２端から前記第１整合回路を見た第１インピーダンスの絶対値の０．５倍以上かつ２倍以下である増幅器である。これにより、所望の特性を有する増幅器を提供することができる。
（２）上記（１）において、前記第１リアクタンス成分は、前記第２リアクタンス成分の０．５倍以下である。
（３）上記（１）または（２）において、前記第１特性インピーダンスは、前記第１インピーダンスの絶対値の０．８倍以上かつ１．２５倍以下である。
（４）上記（１）において、第２信号を増幅する第２アンプと、第１端が前記第２アンプの出力ノードに電気的に接続され、第２端が第２中間ノードに電気的に接続された第２整合回路と、第１端が前記第２中間ノードに電気的に接続され、第２端が第２出力ノードに電気的に接続された第２伝送線路と、前記第１出力ノードに出力される増幅された第１信号と、前記第２出力ノードに出力される増幅された第２信号と、を合成し、合成された信号を出力信号として出力する合成器と、を備え、前記中心周波数において、前記第２出力ノードから前記第２伝送線路を見たインピーダンスの第３リアクタンス成分は、前記第２中間ノードから前記第２整合回路をみたインピーダンスの第４リアクタンス成分より小さく、前記中心周波数において、前記第２伝送線路の第２特性インピーダンスは、前記第２整合回路の前記第１端および前記第２端を基準インピーダンスに終端したとき、前記第２端から前記第２整合回路を見た第２インピーダンスの絶対値の０．５倍以上かつ２倍以下である。
（５）上記（４）において、入力する入力信号に基づき、前記第１信号および第２信号のアウトフェージング角を変化させ、前記第１アンプに前記アウトフェージング角を変化させた第１信号を出力し、前記第２アンプに前記アウトフェージング角を変化させた第２信号を出力する信号処理器を備え、前記増幅器はアウトフェージング増幅器である。
（６）上記（５）において、前記アウトフェージング角が最大値と最小値との間の少なくとも１つの値のとき、前記第１リアクタンス成分は前記第２リアクタンス成分より小さく、前記第３リアクタンス成分は前記第４リアクタンス成分より小さい。
（７）上記（５）において、前記アウトフェージング角が最小値のとき、前記第１リアクタンス成分は前記第２リアクタンス成分より小さく、前記第３リアクタンス成分は前記第４リアクタンス成分より小さく、前記アウトフェージング角が最大値のとき、前記第１リアクタンス成分は前記第２リアクタンス成分より小さく、前記第３リアクタンス成分は前記第４リアクタンス成分より小さい。
（８）上記（４）において、入力信号を前記第１信号と前記第２信号に分配する分配器を備え、前記第１アンプはキャリアアンプであり、前記第２アンプは、ピークアンプであり、前記増幅器はドハティ増幅器である。
（９）上記（４)から（８）のいずれかにおいて、前記第１リアクタンス成分は、前記第２リアクタンス成分の１／２以下であり、前記第３リアクタンス成分は、前記第４リアクタンス成分の１／２以下である。
（１０）上記（４）から（８）のいずれかにおいて、前記第１特性インピーダンスは、前記第１インピーダンスの絶対値の０．８倍以上かつ１．２５倍以下であり、前記第２特性インピーダンスは、前記第２インピーダンスの絶対値の０．８倍以上かつ１．２５倍以下である。
【0010】
［本開示の実施形態の詳細］
本開示の実施形態にかかる増幅器の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本開示の実施形態にかかる増幅器の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0011】
[実施例１]
実施例１では、増幅器としてアウトフェージング増幅器の例を説明する。図１は、実施例１に係る増幅器のブロック図である。図１に示すように、増幅器１００では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にアンプ１０（第１アンプ）とアンプ１１（第２アンプ）とが並列に接続されている。入力端子Ｔｉｎに入力信号Ｓｉとして高周波信号が入力する。増幅器１００が移動体通信の基地局に用いられる場合、高周波信号の周波数は例えば０．５ＧＨｚ以上かつ１０ＧＨｚ以下である。信号処理器２０は入力信号Ｓｉを信号処理し、２つの信号Ｓｉ１（第１信号）および信号Ｓｉ２（第２信号）として出力する。
実施例１では、増幅器としてアウトフェージング増幅器の例を説明する。図１は、実施例１に係る増幅器のブロック図である。図１に示すように、増幅器１００では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にアンプ１０（第１アンプ）とアンプ１１（第２アンプ）とが並列に接続されている。入力端子Ｔｉｎに入力信号Ｓｉとして高周波信号が入力する。増幅器１００が移動体通信の基地局に用いられる場合、高周波信号の周波数は例えば０．５ＧＨｚ以上かつ１０ＧＨｚ以下である。信号処理器２０は入力信号Ｓｉを信号処理し、２つの信号Ｓｉ１（第１信号）および信号Ｓｉ２（第２信号）として出力する。
【0012】
信号Ｓｉ１は整合回路３０を通過しアンプ１０に入力される。整合回路３０は信号処理器２０の出力インピーダンスとアンプ１０の入力インピーダンスを整合させる。アンプ１０は、整合回路３０を通過して入力された信号Ｓｉ１を増幅し、整合回路３２（第１整合回路）およびオフセット線路４０（第１伝送線路）を通過して、増幅された信号Ｓｏ１を出力する。整合回路３２およびオフセット線路４０を通過した信号Ｓｏ１は合成器１６に入力される。整合回路３２およびオフセット線路４０は、アンプ１０の出力インピーダンスと合成器１６の入力インピーダンスを整合させる。信号Ｓｉ２は整合回路３１を通過しアンプ１１に入力される。整合回路３１は信号処理器２０の出力インピーダンスとアンプ１１の入力インピーダンスを整合させる。アンプ１１は、整合回路３１を通過して入力された信号Ｓｉ２を増幅し、整合回路３３（第２整合回路）およびオフセット線路４２（第２伝送線路）を通過して、増幅された信号Ｓｏ２を出力する。整合回路３３およびオフセット線路４２を通過した信号Ｓｏ２は合成器１６に入力する。整合回路３３およびオフセット線路４２は、アンプ１１の出力インピーダンスと合成器１６の入力インピーダンスを整合させる。合成器１６は、信号Ｓｏ１とＳｏ２とを合成する。合成された信号は出力信号Ｓｏとして出力端子Ｔｏｕｔから出力される。
【0013】
バイアス回路３４は、バイアス電圧Ｖｇ１をアンプ１０のゲートＧに供給するとともに、信号Ｓｉ１がバイアス端子に漏れることを抑制する。バイアス回路３６は、バイアス電圧Ｖｄ１をアンプ１０のドレインＤに供給するとともに、アンプ１０により増幅された信号Ｓｏ１がバイアス端子に漏れることを抑制する。バイアス回路３５は、バイアス電圧Ｖｇ２をアンプ１１のゲートＧに供給するとともに、信号Ｓｉ２がバイアス端子に漏れることを抑制する。バイアス回路３７は、バイアス電圧Ｖｄ２をアンプ１１のドレインＤに供給するとともに、アンプ１１により増幅された信号Ｓｏ２がバイアス端子に漏れることを抑制する。
【0014】
アンプ１０および１１は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１８および１９をそれぞれ備える。ＦＥＴ１８および１９のソースＳは接地され、ゲートＧに信号Ｓｉ１および信号Ｓｉ２が、それぞれ整合回路３０および整合回路３１を通過してそれぞれ入力され、ドレインＤは増幅した信号が出力する。ＦＥＴ１８および１９は、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ ＴｒａｎＳｉｓｔｏｒ）またはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。アンプ１０および１１にはそれぞれ多段のＦＥＴが設けられていてもよい。整合回路３２およびオフセット線路４０、整合回路３３およびオフセット線路４２の機能については後述する。
【0015】
信号処理器２０は、例えばＳｉｎｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔであり、入力信号Ｓｉをデジタル処理し信号Ｓｉ１およびＳｉ２を出力する。アウトフェージング増幅器である増幅器１００では、入力信号Ｓｉの入力電力の振幅に対応した出力電力の振幅を有する出力信号Ｓｏを出力する。信号処理器２０は、入力信号Ｓｉの振幅に依存した出力信号Ｓｏを出力するため、入力信号Ｓｉの振幅に依存して信号Ｓｉ１およびＳｉ２のアウトフェージング角を設定する。
【0016】
図２は、実施例１に係る増幅器のブロック図である。図２では、図１に比べ、整合回路３０、３１およびバイアス回路３４、３５、３６および３７の図示を省略し、合成器１６内の構成を図示している。図２に示すように、実施例１のアウトフェージング増幅器では、合成器１６は、例えばシレイ合成器である。合成器１６は、インダクタＬ１、キャパシタＣ１、インピーダンス変換器１４および１５を備えている。キャパシタＣ１は信号Ｓｏ１が通過するノードＮ１にシャント接続されている。インダクタＬ１は信号Ｓｏ２が通過するノードＮ２にシャント接続されている。
【0017】
アンプ１０の出力ノードはノードＮａ１である。整合回路３２の第１端はノードＮａ１に電気的に接続され、整合回路３２の第２端はノードＮｍ１（第１中間ノード）に電気的に接続されている。オフセット線路４０の第１端はノードＮｍ１に電気的に接続され、オフセット線路４０の第２端はノードＮｏ１（第１出力ノード）に接続されている。アンプ１１の出力ノードはノードＮａ２である。整合回路３３の第１端はノードＮａ２に電気的に接続され、整合回路３３の第２端はノードＮｍ２（第２中間ノード）に電気的に接続されている。オフセット線路４２の第１端はノードＮｍ２に電気的に接続され、オフセット線路４２の第２端はノードＮｏ２（第２出力ノード）に接続されている。
【0018】
出力端子Ｔｏｕｔには負荷抵抗ＲＬが接続されている。負荷抵抗ＲＬの第１端および第２端は、それぞれ出力端子Ｔｏｕｔおよびグランドに接続されている。ノードＮａ１およびＮａ２から整合回路３２および３３をみたインピーダンスは、それぞれアンプ１０および１１の負荷インピーダンスＺａ１およびＺａ２である。ノードＮｏ１からオフセット線路４０をみたインピーダンスは第１インピーダンスＺｏ１である。ノードＮｏ２からオフセット線路４２をみたインピーダンスは第３インピーダンスＺｏ２である。ノードＮｍ１から整合回路３２をみたインピーダンスは第２インピーダンスＺｍ１である。ノードＮｍ２から整合回路３３をみたインピーダンスは第４インピーダンスＺｍ２である。インピーダンスＺｏ１、Ｚｏ２、Ｚｍ１およびＺｍ２は、それぞれＲｏ１＋ｊＸｏ１、Ｒｏ２＋ｊＸｏ２、Ｒｍ１＋ｊＸｍ１およびＲｍ２＋ｊＸｍ２である。Ｒｏ１、Ｒｏ２、Ｒｍ１およびＲｍ２は、実部であり抵抗成分である。Ｘｏ１、Ｘｏ２、Ｘｍ１およびＸｍ２は、虚部でありリアクタンス成分である。ｊは虚数単位である。
【0019】
インピーダンス変換器１４および１５の第１端はそれぞれノードＮ１およびＮ２に接続され、第２端は共通にノードＮ３に接続されている。ノードＮ３において信号Ｓｏ１と信号Ｓｏ２とが合成される。インピーダンス変換器１４および１５は、それぞれオフセット線路４０および４２の出力インピーダンスを負荷抵抗ＲＬの２倍の抵抗値に変換する。これにより、出力端子ＴｏｕｔからノードＮ３をみたインピーダンスは負荷抵抗ＲＬの抵抗値となる。インピーダンス変換器１４および１５は、例えば電気長がほぼλ／４である伝送線路である。λは、増幅器１００の動作周波数帯域の中心周波数における波長である。インピーダンス変換器１４および１５の電気長は、例えば３λ／１６以上かつ５λ／１６以下または７λ／３２以上かつ９λ／３２以下である。
【0020】
［アウトフェージング動作の説明］
図３および図４は、実施例１における出力電力のベクトルの模式図である。図３は、増幅器１００の出力電力Ｐｏを最大とするときに相当し、図４は、増幅器１００の出力電力Ｐ０を最小とするときに相当する。最大の出力電力Ｐｏを飽和電力と称し電力Ｐｓａｔで表す。最小の出力電力Ｐｏをバックオフ電力と称し電力Ｐｂｏで表す。電力Ｐｓａｔと電力Ｐｂｏの差がダイナミックレンジである。
図３および図４は、実施例１における出力電力のベクトルの模式図である。図３は、増幅器１００の出力電力Ｐｏを最大とするときに相当し、図４は、増幅器１００の出力電力Ｐ０を最小とするときに相当する。最大の出力電力Ｐｏを飽和電力と称し電力Ｐｓａｔで表す。最小の出力電力Ｐｏをバックオフ電力と称し電力Ｐｂｏで表す。電力Ｐｓａｔと電力Ｐｂｏの差がダイナミックレンジである。
【0021】
図３および図４において、電力Ｐ１は出力ノードＮｏ１における信号Ｓｏ１の電力のベクトルであり、電力Ｐ２は出力ノードＮｏ２における信号Ｓｏ２の電力のベクトルである。電力Ｐ１およびＰ２は、例えばそれぞれアンプ１０および１１の飽和電力である。電力Ｐ１とＰ２との合成ベクトルは出力端子Ｔｏｕｔから出力される出力電力Ｐｏである。アウトフェージング角をθａとし、電力Ｐ１とＰ２の位相差をθｄとすると、２×θａ＋θｄ＝１８０°である。すなわち、位相差θｄが１８０°の状態から、電力Ｐ１の位相を＋θａ回転し、電力Ｐ２の位相を－θａ回転させたとき、角θａをアウトフェージング角という。
【0022】
図３に示すように、出力電力Ｐｏを大きくするときには、アウトフェージング角θａを大きくし、９０°に近づける。図４に示すように、出力電力Ｐｏを小さくするときには、アウトフェージング角θａを小さくし、０°に近づける。シレイ合成器である合成器１６では、アウトフェージング角を９０°付近および０°付近とすると、出力ノードＮｏ１およびＮｏ２から合成器１６をみたインピーダンスのリアクタンス成分が大きくなり、アンプ１０および１１の負荷インピーダンスＺａ１およびＺａ２が最適値からずれてしまう。このため、アウトフェージング角θａは、９０°より小さい角θｓａｔと、０°より大きい角θｂｏの範囲で用いる。すなわち、図３において、出力電力Ｐｏが電力Ｐｓａｔのときのアウトフェージング角θａは角θｓａｔである。図４において、出力電力Ｐｏが電力Ｐｂｏのときのアウトフェージング角θａはθｂｏである。角θｓａｔは例えば７０°であり、角θｂｏは例えば１０°である。
【0023】
アウトフェージング角θａの制御は信号処理器２０が行う。例えば、出力電力Ｐｏを大きくするとき、信号処理器２０は、信号Ｓｉ１とＳｉ２のアウトフェージング角θａを大きくする。出力電力Ｐｏを小さくするとき、信号処理器２０は、信号Ｓｉ１とＳｉ２のアウトフェージング角θａを小さくする。信号Ｓｉ１およびＳｉ２のアウトフェージング角θａと、信号Ｓｉ１およびＳｉ２を増幅した信号Ｓｏ１およびＳｏ２のアウトフェージング角θａはほぼ同じである。よって、信号処理器２０が信号Ｓｉ１とＳｉ２のアウトフェージング角θａを変化させることで、アウトフェージング角θａを変化させることができる。このように、信号処理器２０は、入力する入力信号Ｓｉに基づき、信号Ｓｉ１とＳｉ２とのアウトフェージング角θａを変化させ、アンプ１０および１１にアウトフェージング角θａを変化させた信号Ｓｉ１とＳｉ２とを出力する
【0024】
図２の負荷抵抗ＲＬは、アウトフェージング角θａに依存する。アウトフェージング角θａが角θｓａｔのとき、負荷抵抗ＲＬの抵抗値は抵抗値Ｒｓａｔであり、アウトフェージング角θａが角θｂｏのとき、負荷抵抗ＲＬの抵抗値は抵抗値Ｒｓａｔより大きい抵抗値Ｒｂｏである。抵抗値ＲｓａｔおよびＲｂｏは一例としてそれぞれ１１Ωおよび８８Ωである。このように、アウトフェージング増幅器では、負荷抵抗ＲＬの抵抗値の差が大きくなり、例えば抵抗値Ｒｂｏは抵抗値Ｒｓａｔの例えば２倍以上である。
【0025】
［比較例１］
図５は、比較例１に係る増幅器のブロック図である。図５に示すように、比較例１の増幅器１１０では、オフセット線路４０および４２が設けられていない。その他の回路構成は実施例１の図２と同じである。
図５は、比較例１に係る増幅器のブロック図である。図５に示すように、比較例１の増幅器１１０では、オフセット線路４０および４２が設けられていない。その他の回路構成は実施例１の図２と同じである。
【0026】
比較例１の課題について説明する。アウトフェージング増幅器では、ダイナミックレンジが大きいため負荷抵抗ＲＬの抵抗値ＲｓａｔとＲｂｏの差が大きい。ノードＮａ１（およびＮａ２）から整合回路３２（および３３）をみた負荷インピーダンスＺａ１（およびＺａ２）は、負荷抵抗ＲＬが変化してもアンプ１０の性能が最適値に近づくように、整合回路３２（および３３）を設計する。例えば、負荷抵抗ＲＬの抵抗値が抵抗値Ｒｓａｔのとき、インピーダンスＺａ１（およびＺａ２）をアンプ１０（および１１）のドレイン効率等の性能が最大になり、かつ、負荷抵抗ＲＬの抵抗値が抵抗値Ｒｂｏのとき、インピーダンスＺａ１（およびＺａ２）をアンプ１０（および１１）のドレイン効率等の性能が最大になるように、整合回路３２（および３３）を設計する。
【0027】
しかし、矢印５０ａのように信号Ｓｏ１の一部はノードＮ３を越え、出力ノードＮｏ２まで回り込む。同様に、矢印５０ｂのように信号Ｓｏ２の一部はノードＮ３を越え、出力ノードＮｏ１まで回り込む。このため、整合回路３２および３３の設計が複雑化する。その１つの要因として、出力ノードＮｏ１およびＮｏ２から整合回路３２および３３をそれぞれみたときのインピーダンスＺｎ１およびＺｎ２のリアクタンス成分Ｘｎ１およびＸｎ２が大きいことがある。
【0028】
インピーダンスＺｎ１およびＺｎ２のリアクタンス成分Ｘｎ１およびＸｎ２が小さければ、ノードＮｏ１およびＮｏ２より後段の回路設計はスミスチャートの実軸上でインピーダンスを変換すればよく、設計は比較的容易である。例えばλ／４線路を用いれば実軸上のインピーダンス変換が容易となる。しかし。インピーダンスＺｎ１およびＺｎ２のリアクタンス成分が大きい場合には、ノードＮｏ１およびＮｏ２より後段の回路設計は容易でない。特にアウトフェージング増幅器では、負荷抵抗ＲＬが抵抗値ＲｓａｔとＲｂｏにおいて、インピーダンスＺａ１およびＺａ２が最適になるように、整合回路３２、３３および合成器１６等を設計することになり、かつ矢印５０ａおよび５０ｂのような信号Ｓｏ１およびＳｏ２の回り込みを考慮することになる。
【0029】
このように、比較例１では、インピーダンスＺｎ１およびＺｎ２のリアクタンス成分Ｘｎ１およびＸｎ２が大きいため、増幅器１１０の設計が難しくなる。また、設計時における増幅器の予想特性と、実際の増幅器の特性とが異なってしまう。
【0030】
さらに、インピーダンスＺｎ１およびＺｎ２のリアクタンス成分Ｘｎ１およびＸｎ２が大きい場合、整合回路３２および３３のＱ値（Ｑｕａｒｉｔｙ ｆｕｃｔｏｒ）が高くなる。このため、周波数の帯域が狭くなってしまう。
【0031】
［実施例１における整合回路およびオフセット線路の設計方法］
実施例１における整合回路３２、３３、オフセット線路４０および４２の設計方法について説明する。なお、以下の説明では、主に整合回路３２およびオフセット線路４０の設計方法を説明するが、整合回路３３およびオフセット線路４２の設計方法も同様である。
実施例１における整合回路３２、３３、オフセット線路４０および４２の設計方法について説明する。なお、以下の説明では、主に整合回路３２およびオフセット線路４０の設計方法を説明するが、整合回路３３およびオフセット線路４２の設計方法も同様である。
【0032】
【0033】
図７は、ロードプル測定システムを示すブロック図である。図７に示すように、アンプ１０の出力ノードＮａ１をロードプルチューナ４４に接続する。増幅器１００の動作帯域の中心周波数ｆ０（一例といて３．５ＧＨｚ）の高周波信号である信号Ｓｉ１をアンプ１０に入力する。アンプ１０に印加するバイアス電圧（例えばゲートバイアス電圧およびドレインバイアス電圧）を動作時の電圧に設定する。この状態で、ロードプルチューナ４４は、ノードＮａ１からロードプルチューナ４４をみたインピーダンスＺａ１を変化させる。
【0034】
図８は、ロードプルチューナが変化させるインピーダンスＺａ１を示すスミスチャートである。図８におけるドットは、ロードプルチューナ４４が設定するインピーダンスＺａ１を示す。図８に示すように、ロードプルチューナ４４は、スミスチャート上のインピーダンスＺａ１を変化させる。ロードプルチューナ４４は、変化させたインピーダンスＺａ１の各点において、アンプ１０の利得およびドレイン効率等の高周波特性を測定する。
【0035】
図６に戻り、増幅器１００の出力電力Ｐｏが電力ＰｓａｔおよびＰｂｏ（すなわち負荷抵抗ＲＬが抵抗値ＲｓａｔおよびＲｂｏ）のときのインピーダンスＺａ１としてインピーダンスＺｓａｔおよびＺｂｏをそれぞれ決定する（ステップＳ１２）。インピーダンスＺｓａｔとＺｂｏは異なる負荷インピーダンスとなるように設定する。例えば、インピーダンスＺｓａｔは、アンプ１０の出力電力が所望の値以上となることを優先し、ドレイン効率も低くはならないように決定される。インピーダンスＺｂｏは、アンプ１０の出力電力が所望の値となりかつドレイン効率が高くなることを優先し決定される。
【0036】
図９は、インピーダンスＺｓａｔおよびＺｂｏの例を示すスミスチャートである。図９では、一例として、ＦＥＴ１８および１９としてＧａＮ ＨＥＭＴを用い、中心周波数ｆ０が３．５ＧＨｚであるアウトフェージング増幅器におけるインピーダンスＺｓａｔおよびＺｂｏの例を示している。アウトフェージング角θａが７０°のときの出力電力ＰｏをＰｓａｔとした。このとき、抵抗値Ｒｓａｔは１１Ωである。アウトフェージング角θａが１０°のときの出力電力Ｐｏを電力Ｐｂｏとした。このとき、抵抗値Ｒｂｏは８８Ωである。
【0037】
図９におけるインピーダンスＺｓａｔおよびＺｂｏは、それぞれの出力電力Ｐｏが電力ＰｓａｔおよびＰｂｏのときに、ドレイン効率が最適となる負荷インピーダンスである。アンプ１０のドレイン効率等が最大において動作するときに、ノードＮａ１からアンプ１０を見たときのインピーダンスは、出力電力Ｐｏが電力ＰｓａｔおよびＰｂｏのときそれぞれインピーダンスＺｓａｔ＊およびＺｂｏ＊である。インピーダンスＺｓａｔとＺｓａｔ＊は複素共役であり、インピーダンスＺｂｏとＺｂｏ＊は複素共役である。
【0038】
図６に戻り、シミュレーションすることで、整合回路３２の設計を行う（ステップＳ１４）。図１０は、整合回路をシミュレーションするときの回路図である。図１０に示すように、端子Ｔ１を基準インピーダンスＲ０（一例として５０Ω）で終端する。すなわち、基準インピーダンスＲ０の第１端を端子Ｔ１に接続し、第２端をグランドに接続する。整合回路３２から負荷抵抗ＲＬまでの回路は、図５の比較例１におけるノードＮａ１から負荷抵抗ＲＬまでを抜き出した回路である。整合回路３２の第１端および第２端はそれぞれ端子Ｔ１およびノードＮｍ１に接続されている。ノードＮｍ１とＮｏ１との間にオフセット線路は接続されていない。合成器１６では、ノードＮｏ１はノードＮ１に接続されている。ノードＮ１にキャパシタＣ１がシャント接続されている。インピーダンス変換器１４の第１端および第２端はそれぞれノードＮ１およびＮ３に接続されている。なお、シミュレーションのときには、負荷抵抗ＲＬを抵抗値ＲｓａｔおよびＲｂｏとしたときにノードＮｏ１から合成器１６をみたそれぞれインピーダンス（リアクタンス成分が小さいため、実質的には抵抗値ＲｓおよびＲｂ）を用いて行う。このとき、図１０の回路は、破線のように、ノードＮｏ１を抵抗値ＲｓおよびＲｂにより終端させている回路と等価である。
【0039】
負荷抵抗ＲＬを抵抗値Ｒｓａｔとしたとき、すなわちノードＮｏ１が抵抗値Ｒｓにより終端されているとき、端子Ｔ１から整合回路３２を見たインピーダンスＺｂ１がＺｓａｔとなる。負荷抵抗ＲＬを抵抗値Ｒｂｏとしたとき、すなわちノードＮｏ１が抵抗値Ｒｂにより終端させているとき、端子Ｔ１から整合回路３２を見たインピーダンスＺｂ１がＺｂｏとなる。上記条件を満足する整合回路３２をシミュレーションにより算出する。整合回路３２は、分布定数線路、スタブ、キャパシタおよびインダクタの少なくとも１つを組み合わせることで実現できる。一例として、整合回路３２として、端子Ｔ１とノードＮｍ１との間に２つの分布定数素子を直列に接続する。前段の分布定数素子は、３．５ＧＨｚにおいて、６８Ωの特性インピーダンスを有し、位相を１０°回転させる。後段の分布定数素子は、３．５ＧＨｚにおいて、２２．３Ωの特性インピーダンスを有し、位相を１５８°回転させる。これにより、上記条件を満足する整合回路３２を設計できる。
【0040】
図６に戻り、整合回路３２のインピーダンスＺｄ１の絶対値｜Ｚｄ１｜を算出する（ステップＳ１６）。図１１は、整合回路３２のインピーダンスの絶対値をシミュレーションするときの回路図である。図１１に示すように、ステップＳ１４において設計された整合回路３２の第１端および第２端をそれぞれ端子Ｔ１およびＴ２に接続する。端子Ｔ１およびＴ２は基準インピーダンスＲ０（一例として５０Ω）により終端されている。このとき、端子Ｔ２から整合回路３２を見たインピーダンスＺｄ１を、シミュレーションにより算出する。インピーダンスＺｄ１は複素数であり、インピーダンスＺｄ１の絶対値｜Ｚｄ１｜を算出する。なお、Ｚｄ１＝Ｒｄ１＋ｊＸｄ１（Ｒｄ１は抵抗成分、Ｘｄ１はリアクタンス成分、ｊは虚数単位）のとき、｜Ｚｄ１｜＝√（Ｒｄ１２＋Ｘｄ１２）である。
【0041】
図６に戻り、ステップＳ１６において算出された絶対値｜Ｚｄ１｜をオフセット線路４０の第１特性インピーダンスＺｃ１に決定する（ステップＳ１８）。オフセット線路４０は伝送線路であり、例えばマイクロストリップ線路またはコプレーナ線路である。
【0042】
オフセット線路４０の長さＤ１を算出（決定）する（ステップＳ２０）。図１２は、オフセット線路をシミュレーションするときの回路図である。図１２に示すように、整合回路３２の第１端はアンプ１０の出力ノードＮａ１に接続されている。オフセット線路４０の第１端および第２端はそれぞれノードＮｍ１およびＮｏ１に接続されている。その他の接続関係は図１０と同じであり説明を省略する。図１０と同様に、負荷抵抗ＲＬが抵抗値ＲｓａｔおよびＲｂｏのとき、破線のように、ノードＮｏ１に抵抗値ＲｓおよびＲｂの抵抗がシャント接続されているとしてシミュレーションした。
【0043】
まず、出力電力ＰｏがＰｓａｔのときについて考える。シミュレーションでは、ノードＮｏ１において抵抗値Ｒｓの抵抗がシャント接続されているとする。ノードＮａ１からアンプ１０をみたインピーダンスＺａ１＊を仮想的にＺｓａｔ＊に設定する。すなわち、アンプ１０は、出力電力Ｐｏが飽和電力Ｐｓとなるような状態で、動作している状態であると仮定する。オフセット線路４０の長さＤ１を０としたとき、ノードＮｍ１から整合回路３２を見た第２インピーダンスＺｍ１とノードＮｏ１から整合回路３２を見た第１インピーダンスＺｏ１は同じであり、第２インピーダンスＺｍ１のリアクタンス成分Ｘｍ１は大きい。
【0044】
これは、ステップＳ１４において、図１０のように、端子Ｔ１を基準インピーダンスＲ０により終端させて整合回路３２を設計したためである。すなわち、図１０の状態では、ノードＮｏ１から整合回路３２を見たインピーダンスはほぼ抵抗値Ｒｓとなっており、リアクタンス成分はほとんどない。しかし、整合回路３２の前段のインピーダンスが基準インピーダンスＲ０からＺｓａｔ＊に変わったため、インピーダンスＺｍ１のリアクタンス成分Ｘｍ１は大きくなる。図１０のように端子Ｔ１が基準インピーダンスで終端された回路を用い整合回路３２を設計した理由は、図１２のように、整合回路３２から前段を見たインピーダンスＺａ１＊をＺｓａｔ＊として、整合回路３２を設計する（シミュレーションする）ことは難しいためである。
【0045】
オフセット線路４０の特性インピーダンスＺｃ１を絶対値｜Ｚｄ１｜とすると、ノードＮａ１から整合回路３２を見たインピーダンスＺａ１は、オフセット線路４０の長さＤ１を変えてもほとんど変わらない。これにより、負荷抵抗ＲＬが抵抗値Ｒｓａｔのとき、長さＤ１を変えても、インピーダンスＺａ１はほぼＺｓａｔである。一方、ノードＮｏ１から整合回路３２を見たインピーダンスＺｏ１は、オフセット線路４０の長さＤ１を変えると、スミスチャート上を回転する。
【0046】
次に出力電力Ｐｏが電力Ｐｂｏのときについて考える。シミュレーションでは、ノードＮｏ１において抵抗値Ｒｂの抵抗がシャント接続されているとする。ノードＮａ１からアンプ１０をみたインピーダンスＺａ１＊を仮想的にＺｂｏ＊に設定する。オフセット線路４０の第１特性インピーダンスは｜Ｚｃ１｜である。このため、長さＤ１を変えても、インピーダンスＺａ１はほぼＺｂｏである。一方、オフセット線路４０の長さＤ１を変えると、インピーダンスＺｏ１はスミスチャート上を回転する。
【0047】
出力電力ＰｏがＰｓａｔのとき、ノードＮｏ１からオフセット線路４０を見たインピーダンスＺｏ１をＺｏ１ｓとし、出力電力Ｐｏが電力Ｐｂｏのとき、ノードＮｏ１からオフセット線路４０を見たインピーダンスＺｏ１をＺｏ１ｂとする。オフセット線路４０の長さＤ１を変え、インピーダンスＺｏ１ｓとＺｏ１ｂの両方が最も実軸上に近づく長さＤ１を探索する。インピーダンスＺｏ１ｓとＺｏ１ｂとの両方が最も実軸上に近いときの長さＤ１を算出する。
【0048】
図６に戻り、ステップＳ２０において算出したオフセット線路４０の長さＤ１のとき、インピーダンスＺｏ１ｓのリアクタンス成分Ｘｏ１ｓとインピーダンスＺｏ１ｂのＸｏ１ｂとが所望範囲か判定する（ステップＳ２２）。所望範囲は、例えば、リアクタンス成分Ｘｏ１ｓの絶対値が所望値以下かつリアクタンス成分Ｘｏ１ｂの絶対値が所望値以下とすることができる。また、所望範囲は、リアクタンス成分Ｘｏ１ｓの絶対値とリアクタンス成分Ｘｏ１ｂの絶対値との平均（例えば単純平均または相乗平均）が所望値以下とすることができる。ステップＳ２２において、Ｎｏのとき、すなわち、リアクタンス成分Ｘｏ１ｓとＸｏ１ｂが所望範囲でないとき、ステップＳ１４に戻り、再度、整合回路３２を設計する。その後、ステップＳ１６、Ｓ１８およびＳ２０を行う。ステップＳ２２において、Ｙｅｓのとき、整合回路３２およびオフセット線路４０の設計が完了する（ステップＳ２４）。その後終了する。
【0049】
図１３は、整合回路３２およびオフセット線路４０の設計後のインピーダンスＺｏ１を示すスミスチャートである。図１３に示すように、インピーダンスＺｏ１ｓおよびＺｏ１ｂともにほぼ実軸上に位置し、リアクタンス成分Ｘｏ１ｓおよびＸｏ１ｂはほぼ０である。
【0050】
設計が完了した整合回路３２およびオフセット線路４０を用いると、図１３におけるインピーダンスＺｏ１ｓおよびＺｏ１ｂは、いずれもリアクタンス成分Ｘｏ１ｓおよびＸｏ１ｂが小さく、スミスチャートのほぼ実軸上となる。ノードＮｏ１においてインピーダンスが整合するためには、インピーダンスＺｏ１ｓおよびＺｏ１ｂはほぼ抵抗値ＲｓおよびＲｂである。インピーダンスＺｏ１ｓおよびＺｏ１ｂが実軸上にあれば、λ／４線路を用いたインピーダンス変換器を用い、容易にインピダースを変換することができる。
【0051】
整合回路３３およびオフセット線路４２についても、整合回路３２およびオフセット線路４０と同様に、設計を行う。すなわち、オフセット線路４２の第２特性インピーダンスＺｃ２を整合回路３３のインピーダンスＺｄ２の絶対値｜Ｚｄ２｜に設定し、インピーダンスＺｏ２のリアクタンス成分Ｘｏ２が小さくなるように、オフセット線路４２の長さを算出する。
【0052】
上記の設計方法を用い、整合回路３２、３３、オフセット線路４０および４２を設計すると、出力電力Ｐｏが電力Ｐｓａｔおよび電力Ｐｂｏのときに、ノードＮｏ１およびＮｏ２からオフセット線路４０および４２をそれぞれみたインピーダンスＺｏ１およびＺｏ２のリアクタンス成分Ｘｏ１およびＸｏ２が小さいため、図５の比較例１の矢印５０ａのように信号Ｓｏ１の一部がノードＮｏ２まで回り込み、矢印５０ｂのように信号Ｓｏ２の一部がノードＮｏ１まで回り込んだ場合でも、整合回路３２、３３および合成器１６等の増幅器１００の設計が容易となる。このため、設計時における増幅器１００の予想特性と、実際の増幅器１００の特性とがほぼ一致できる。また、インピーダンスＺｏ１ｓおよびＺｏ１ｂのリアクタンス成分が小さいため、整合回路３２およびオフセット線路４０のＱ値、並びに整合回路３３およびオフセット線路４２のＱ値を小さくできる。よって、増幅器１００の帯域を広くできる。
【0053】
図１４は、実施例１における出力電力に対するドレイン効率を示す図である。図１４において、菱形ドットはシミュレーション結果であり、実線は実際の増幅器の測定結果である。ＦＥＴ１８および１９としてＧａＮ ＨＥＭＴを用いた。動作帯域の中心周波数ｆ０は３．５ＧＨｚである。インピーダンスＺａ１およびＺａ２は、図９において示したＺｓａｔおよびＺｂｏである。インピーダンスＺｏ１およびＺｏ２は、図１３において示したＺｏ１ｓおよびＺｏ１ｂである。整合回路３２および３３としては、ステップＳ１４において説明した２個の分布定数素子を用いた。オフセット線路４０および４２の特性インピーダンスＺｃ１およびＺｃ２は１８Ωである。オフセット線路４０および４２の長さＤ１は３．５ＧＨｚにおける位相として１０６°に相当する。図１４に示すように、シミュレーション結果と測定結果はよく一致している。このように、上記設計方法を用いることにより、設計時における増幅器の予想特性と、実際の増幅器の特性とがほぼ一致できる。
【0054】
実施例１によれば、増幅器１００の動作帯域の中心周波数ｆ０において、オフセット線路４０（および４２）の第１特性インピーダンスＺｃ１（および第２特性インピーダンスＺｃ２）を、整合回路３２（および３３）の第１端および第２端を基準インピーダンスにより終端したとき、整合回路３２（および３３）の第２端から整合回路３２（および３３）を見た第１インピーダンスＺｄ１(および第３インピーダンスＺｄ２)の絶対値｜Ｚｄ１｜（および｜Ｚｄ２｜）にする。これにより、オフセット線路４０（および４２）の長さＤ１はインピーダンスＺａ１（およびＺａ２）にほとんど影響せず、インピーダンスＺｏ１(およびＺｏ２)の第１リアクタンス成分Ｘｏ１（および第３リアクタンス成分Ｘｏ２）をほぼ０にすることができる。これにより、整合回路３２、３３および合成器１６等の設計が容易となる。また、増幅器１００の動作帯域を広くできる。
【0055】
中心周波数ｆ０において、オフセット線路４０（および４２）の第１特性インピーダンスＺｃ１（および第２特性インピーダンスＺｃ２）は、整合回路３２（および３３）の第１端および第２端を基準インピーダンスにより終端したとき、整合回路３２（および３３）の第２端から整合回路３２（および３３）を見た第１インピーダンスＺｄ１（および第２インピーダンスＺｄ２）の絶対値｜Ｚｄ１｜（および｜Ｚｄ２｜）の０．５倍以上かつ２倍以下であればよい。これにより、オフセット線路４０（および４２）の長さＤ１を変えてもインピーダンスＺａ１（およびＺａ２）はほとんど変わらずに、インピーダンスＺｏ１（およびＺｏ２）の位相を回し、インピーダンスＺｏ１（およびＺｏ２）の第１リアクタンス成分Ｘｏ１（および第３リアクタンス成分Ｘｏ２）を小さくできる。
【0056】
オフセット線路４０（および４２）の第１特性インピーダンスＺｃ１（および第２特性インピーダンスＺｃ２）は、整合回路３２（および３３）の第１インピーダンスＺｄ１（および第２インピーダンスＺｄ２）の絶対値｜Ｚｄ１｜（および｜Ｚｄ２｜）の０．８倍以上かつ１．２５倍以下とすることができ、０．９倍以上かつ１．１倍以下とすることができ、０．９５倍以上かつ１．０５倍以下とすることができる。
【0057】
インピーダンスＺｏ１（およびＺｏ２）の第１リアクタンス成分Ｘｏ１（および第３リアクタンス成分Ｘｏ２）はインピーダンスＺｍ１（およびＺｍ２）の第２リアクタンス成分Ｘｍ１（および第４リアクタンス成分Ｘｍ２）より小さければよい。第１リアクタンス成分Ｘｏ１（および第３リアクタンス成分Ｘｏ２）は、第２リアクタンス成分Ｘｍ１（第４リアクタンス成分Ｘｍ２）の０．５倍以下とすることができ、０．２倍以下とすることができ、０．１倍以下とすることができる。
【0058】
アウトフェージング増幅器では、負荷抵抗ＲＬの抵抗値が大きく変化するため、整合回路３２、３３および合成器１６の設計が難しい。加えて、信号Ｓｏ１がノードＮｏ２に回り込み、信号Ｓｏ２がノードＮｏ１に回り込むため、整合回路３２および３３の設計がさらに難しくなる。そこで、実施例１のように、オフセット線路４０および４２を設け、インピーダンスＺｏ１およびＺｏ２のリアクタンス成分Ｘｏ１およびＸｏ２を小さくすることで、増幅器１００の設計が容易となる。
【0059】
リアクタンス成分Ｘｏ１、Ｘｏ２、Ｘｍ１およびＸｍ２は、アウトフェージング角θａが最大値（角θｓａｔ）と最小値（角θｂｏ）の間の少なくとも１つの値のとき上記条件を満足すればよい。
【0060】
さらに、アウトフェージング角θａが最大値（角θｓａｔ）と最小値（角θｂｏ）の両方のとき（すなわち、出力電力Ｐｏが電力Ｐｓａｔと電力Ｐｂｏの両方のとき）に、リアクタンス成分Ｘｏ１、Ｘｏ２、Ｘｍ１およびＸｍ２は、上記条件を満足する。これにより、出力電力Ｐｏが電力Ｐｓａｔと電力Ｐｂｏの両方のときにアンプ１０および１１の性能を最適化することが容易になる。
【0061】
［実施例２］
実施例２は、増幅器としてドハティ増幅器の例である。図１５は、実施例２に係る増幅器のブロック図である。整合回路３０、３１、バイアス回路３４から３７の図示を省略する。図１５に示すように、実施例２の増幅器１０２では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にキャリアアンプであるアンプ１０とピークアンプであるアンプ１１とが並列に接続されている。入力端子Ｔｉｎに入力信号Ｓｉとして高周波信号が入力する。分配器２１は入力端子Ｔｉｎに入力した入力信号Ｓｉを２つの信号Ｓｉ１およびＳｉ２に分配する。分配器２１は例えばウイルキソン型分配器である。
実施例２は、増幅器としてドハティ増幅器の例である。図１５は、実施例２に係る増幅器のブロック図である。整合回路３０、３１、バイアス回路３４から３７の図示を省略する。図１５に示すように、実施例２の増幅器１０２では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にキャリアアンプであるアンプ１０とピークアンプであるアンプ１１とが並列に接続されている。入力端子Ｔｉｎに入力信号Ｓｉとして高周波信号が入力する。分配器２１は入力端子Ｔｉｎに入力した入力信号Ｓｉを２つの信号Ｓｉ１およびＳｉ２に分配する。分配器２１は例えばウイルキソン型分配器である。
【0062】
アンプ１０は、信号Ｓｉ１を増幅し、増幅された信号Ｓｏ１を整合回路３２およびオフセット線路４０を通過させてノードＮｏ１に出力する。アンプ１１は、信号Ｓｉ２を増幅し、増幅された信号Ｓｏ２を整合回路３３およびオフセット線路４２を通過させてノードＮｏ２に出力する。合成器１６ａはインピーダンス変換器１４ａとノードＮ３とを備えている。インピーダンス変換器１４ａは例えばλ／４線路であり、インピーダンスを変換する。信号Ｓｏ１とＳｏ２とはノードＮ３において合成され、出力端子Ｔｏｕｔから出力信号Ｓｏとして出力される。その他の構成は実施例１と同じであり説明を省略する。
【0063】
アンプ１０は、ＡＢ級またはＢ級動作し、アンプ１１はＣ級動作する。入力電力が小さいときにはアンプ１０が主に入力信号を増幅する。入力電力が大きくなると、アンプ１０に加え、アンプ１１が入力信号のピークを増幅する。これにより、アンプ１０と１１とが入力信号を増幅する。入力電力が小さくアンプ１１がオフのとき、ノードＮｏ１からノードＮ３をみたインピーダンスは出力端子Ｔｏｕｔの負荷抵抗ＲＬの抵抗値の２倍（例えば１００Ω）である。入力電力が大きくなりアンプ１１が動作するとき、ノードＮｏ１およびＮｏ２から各々ノードＮ３をみたインピーダンスは、出力端子Ｔｏｕｔの負荷抵抗ＲＬの抵抗値（例えば５０Ω）である。
【0064】
整合回路３２は、アンプ１１がオフのとき、アンプ１０の出力ノードＮａ１から整合回路３２を見たインピーダンスＺａ１がアンプ１０の性能が最適値（例えば飽和電力においてドレイン効率が最大）になるように、設計されている。また、整合回路３２は、アンプ１１がオンのとき、インピーダンスＺａ１がアンプ１０の性能が最適値になるように、設計されている。すなわち、整合回路３２は、ノードＮｏ１からノードＮ３を見たインピーダンスがＲｏのときと２×Ｒｏのときに、インピーダンスＺａ１をアンプ１０が最適動作するように設計される。
【0065】
整合回路３３は、アンプ１１がオンのとき、インピーダンスＺａ２がアンプ１１の性能が最適値（例えば飽和電力においてドレイン効率が最大）になるように、設計されている。さらに、アンプ１１がオフのとき、ノードＮ３から整合回路３３を見たインピーダンスが無限大となるように、整合回路３３が設計されている。
【0066】
実施例２のように、ドハティ増幅器でも、ノードＮｏ１から負荷抵抗ＲＬを見たインピーダンス（抵抗値）が異なる条件で、アンプ１０および１１が最適に動作するように整合回路３２および３３を設計する。また、信号Ｓｏ１がノードＮｏ２に回り込み、信号Ｓｏ２がノードＮｏ１に回り込む。このため、整合回路３２、３３および合成器１６ａ等の増幅器１０２の設計が複雑化する。そこで、実施例１と同様に、オフセット線路４０および４２を設け、インピーダンスＺｏ１およびＺｏ２のリアクタンス成分を小さくする。これにより、増幅器１０２の設計が容易となる。
【0067】
アウトフェージング増幅器およびドハティ増幅器に限らず、並列接続されたアンプ１０および１１が複数設けられ、複数のアンプ１０および１１から出力される信号を合成する合成器１６または１６ａが設けられている場合、信号Ｓｏ１がノードＮｏ２に回り込み、信号Ｓｏ２がノードＮｏ１に回り込む。よって、増幅器の設計が難しくなる。そこで、オフセット線路４０および４２を設けることで、増幅器の設計が容易となる。
【0068】
実施例１および２では、アンプ１０（および１１）、整合回路３２（および３３）、並びにオフセット線路４０（および４２）が２個のセットの場合を説明したが、アンプ、整合回路およびオフセット線路のセットは３個以上でもよい。
【0069】
［実施例３］
図１６は、実施例３に係る増幅器のブロック図である。バイアス回路の図示を省略する。図１６に示すように、実施例３の増幅器１０４では、入力端子Ｔｉｎから入力された入力信号Ｓｉは整合回路３０を介しアンプ１０に入力する。アンプ１０は、入力信号Ｓｉを増幅し、整合回路３２およびオフセット線路４０を介し、増幅された出力信号Ｓｏを出力端子Ｔｏｕｔに出力する。
図１６は、実施例３に係る増幅器のブロック図である。バイアス回路の図示を省略する。図１６に示すように、実施例３の増幅器１０４では、入力端子Ｔｉｎから入力された入力信号Ｓｉは整合回路３０を介しアンプ１０に入力する。アンプ１０は、入力信号Ｓｉを増幅し、整合回路３２およびオフセット線路４０を介し、増幅された出力信号Ｓｏを出力端子Ｔｏｕｔに出力する。
【0070】
実施例３のように、アンプ１０、整合回路３２およびオフセット線路４０は、１セットでもよい。この場合でも、オフセット線路４０の特性インピーダンスＺｃ１を、整合回路３２のインピーダンスＺｄ１の絶対値｜Ｚｄ１｜の０．５倍以上かつ２倍以下とする。インピーダンスＺｏ１のリアクタンス成分Ｘｏ１をインピーダンスＺｍ１のリアクタンス成分Ｘｍ１より小さくする。これにより、Ｑ値が小さくなり、動作帯域を広くすることができる。
【0071】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0072】
１０、１１ アンプ
１４、１４ａ、１５ インピーダンス変換器
１６、１６ａ 合成器
１８、１９ ＦＥＴ
２０ 信号処理器
２１ 分配器
３０、３１、３２、３３ 整合回路
３４、３５、３６、３７ バイアス回路
４０、４２ オフセット線路
４４ ロードプルチューナ
５０ａ、５０ｂ矢印
１００、１０２、１０４ 増幅器
１４、１４ａ、１５ インピーダンス変換器
１６、１６ａ 合成器
１８、１９ ＦＥＴ
２０ 信号処理器
２１ 分配器
３０、３１、３２、３３ 整合回路
３４、３５、３６、３７ バイアス回路
４０、４２ オフセット線路
４４ ロードプルチューナ
５０ａ、５０ｂ矢印
１００、１０２、１０４ 増幅器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【手続補正書】
【提出日】2023-11-07
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【0015】
信号処理器２０は、例えばＳｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔであり、入力信号Ｓｉをデジタル処理し信号Ｓｉ１およびＳｉ２を出力する。アウトフェージング増幅器である増幅器１００では、入力信号Ｓｉの入力電力の振幅に対応した出力電力の振幅を有する出力信号Ｓｏを出力する。信号処理器２０は、入力信号Ｓｉの振幅に依存した出力信号Ｓｏを出力するため、入力信号Ｓｉの振幅に依存して信号Ｓｉ１およびＳｉ２のアウトフェージング角を設定する。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【0020】
［アウトフェージング動作の説明］
図３および図４は、実施例１における出力電力のベクトルの模式図である。図３は、増幅器１００の出力電力Ｐｏを最大とするときに相当し、図４は、増幅器１００の出力電力Ｐｏを最小とするときに相当する。最大の出力電力Ｐｏを飽和電力と称し電力Ｐｓａｔで表す。最小の出力電力Ｐｏをバックオフ電力と称し電力Ｐｂｏで表す。電力Ｐｓａｔと電力Ｐｂｏの差がダイナミックレンジである。
図３および図４は、実施例１における出力電力のベクトルの模式図である。図３は、増幅器１００の出力電力Ｐｏを最大とするときに相当し、図４は、増幅器１００の出力電力Ｐｏを最小とするときに相当する。最大の出力電力Ｐｏを飽和電力と称し電力Ｐｓａｔで表す。最小の出力電力Ｐｏをバックオフ電力と称し電力Ｐｂｏで表す。電力Ｐｓａｔと電力Ｐｂｏの差がダイナミックレンジである。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【0023】
アウトフェージング角θａの制御は信号処理器２０が行う。例えば、出力電力Ｐｏを大きくするとき、信号処理器２０は、信号Ｓｉ１とＳｉ２のアウトフェージング角θａを大きくする。出力電力Ｐｏを小さくするとき、信号処理器２０は、信号Ｓｉ１とＳｉ２のアウトフェージング角θａを小さくする。信号Ｓｉ１およびＳｉ２のアウトフェージング角θａと、信号Ｓｉ１およびＳｉ２を増幅した信号Ｓｏ１およびＳｏ２のアウトフェージング角θａはほぼ同じである。よって、信号処理器２０が信号Ｓｉ１とＳｉ２のアウトフェージング角θａを変化させることで、アウトフェージング角θａを変化させることができる。このように、信号処理器２０は、入力する入力信号Ｓｉに基づき、信号Ｓｉ１とＳｉ２とのアウトフェージング角θａを変化させ、アンプ１０および１１にアウトフェージング角θａを変化させた信号Ｓｉ１とＳｉ２とを出力する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【0028】
インピーダンスＺｎ１およびＺｎ２のリアクタンス成分Ｘｎ１およびＸｎ２が小さければ、ノードＮｏ１およびＮｏ２より後段の回路設計はスミスチャートの実軸上でインピーダンスを変換すればよく、設計は比較的容易である。例えばλ／４線路を用いれば実軸上のインピーダンス変換が容易となる。しかし、インピーダンスＺｎ１およびＺｎ２のリアクタンス成分が大きい場合には、ノードＮｏ１およびＮｏ２より後段の回路設計は容易でない。特にアウトフェージング増幅器では、負荷抵抗ＲＬが抵抗値ＲｓａｔとＲｂｏにおいて、インピーダンスＺａ１およびＺａ２が最適になるように、整合回路３２、３３および合成器１６等を設計することになり、かつ矢印５０ａおよび５０ｂのような信号Ｓｏ１およびＳｏ２の回り込みを考慮することになる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【0030】
さらに、インピーダンスＺｎ１およびＺｎ２のリアクタンス成分Ｘｎ１およびＸｎ２が大きい場合、整合回路３２および３３のＱ値（Ｑｕａｒｉｔｙ ｆａｃｔｏｒ）が高くなる。このため、周波数の帯域が狭くなってしまう。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【0032】
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【0043】
まず、出力電力ＰｏがＰｓａｔのときについて考える。シミュレーションでは、ノードＮｏ１において抵抗値Ｒｓの抵抗がシャント接続されているとする。ノードＮａ１からアンプ１０をみたインピーダンスＺａ１＊を仮想的にＺｓａｔ＊に設定する。すなわち、アンプ１０は、出力電力Ｐｏが飽和電力Ｐｓａｔとなるような状態で、動作している状態であると仮定する。オフセット線路４０の長さＤ１を０としたとき、ノードＮｍ１から整合回路３２を見た第２インピーダンスＺｍ１とノードＮｏ１から整合回路３２を見た第１インピーダンスＺｏ１は同じであり、第２インピーダンスＺｍ１のリアクタンス成分Ｘｍ１は大きい。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【0046】
次に出力電力Ｐｏが電力Ｐｂｏのときについて考える。シミュレーションでは、ノードＮｏ１において抵抗値Ｒｂの抵抗がシャント接続されているとする。ノードＮａ１からアンプ１０をみたインピーダンスＺａ１＊を仮想的にＺｂｏ＊に設定する。オフセット線路４０の第１特性インピーダンスは｜Ｚｄ１｜である。このため、長さＤ１を変えても、インピーダンスＺａ１はほぼＺｂｏである。一方、オフセット線路４０の長さＤ１を変えると、インピーダンスＺｏ１はスミスチャート上を回転する。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【0050】
設計が完了した整合回路３２およびオフセット線路４０を用いると、図１３におけるインピーダンスＺｏ１ｓおよびＺｏ１ｂは、いずれもリアクタンス成分Ｘｏ１ｓおよびＸｏ１ｂが小さく、スミスチャートのほぼ実軸上となる。ノードＮｏ１においてインピーダンスが整合するためには、インピーダンスＺｏ１ｓおよびＺｏ１ｂはほぼ抵抗値ＲｓおよびＲｂである。インピーダンスＺｏ１ｓおよびＺｏ１ｂが実軸上にあれば、λ／４線路を用いたインピーダンス変換器を用い、容易にインピーダンスを変換することができる。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【0057】
インピーダンスＺｏ１（およびＺｏ２）の第１リアクタンス成分Ｘｏ１（および第３リアクタンス成分Ｘｏ２）はインピーダンスＺｍ１（およびＺｍ２）の第２リアクタンス成分Ｘｍ１（および第４リアクタンス成分Ｘｍ２）より小さければよい。第１リアクタンス成分Ｘｏ１（および第３リアクタンス成分Ｘｏ２）は、第２リアクタンス成分Ｘｍ１（および第４リアクタンス成分Ｘｍ２）の０．５倍以下とすることができ、０．２倍以下とすることができ、０．１倍以下とすることができる。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【0064】
整合回路３２は、アンプ１１がオフのとき、アンプ１０の出力ノードＮａ１から整合回路３２を見たインピーダンスＺａ１がアンプ１０の性能が最適値（例えば飽和電力においてドレイン効率が最大）になるように、設計されている。また、整合回路３２は、アンプ１１がオンのとき、インピーダンスＺａ１がアンプ１０の性能が最適値になるように、設計されている。すなわち、整合回路３２は、ノードＮｏ１からノードＮ３を見たインピーダンスがＲＬのときと２×ＲＬのときに、インピーダンスＺａ１をアンプ１０が最適動作するように設計される。