(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024063551
(43)【公開日】2024-05-13
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/00 20060101AFI20240502BHJP
H01L 23/12 20060101ALI20240502BHJP
H01L 23/02 20060101ALI20240502BHJP
H01L 23/04 20060101ALI20240502BHJP
H03F 3/19 20060101ALI20240502BHJP
【ＦＩ】
H01L25/00 B
H01L23/12 301Z
H01L23/02 H
H01L23/04 B
H03F3/19
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022171600
(22)【出願日】2022-10-26
(71)【出願人】
【識別番号】000154325
【氏名又は名称】住友電工デバイス・イノベーション株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】西原 信
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AC61
5J500AC75
5J500AC86
5J500AC87
5J500AF16
5J500AH09
5J500AH24
5J500AH29
5J500AH33
5J500AK29
5J500AM19
5J500AQ02
5J500AQ03
5J500AT01
(57)【要約】
【課題】高周波特性の劣化を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、基板１１と、前記基板の上面に設けられ、高周波信号が入力する入力電極、高周波信号が出力する出力電極および基準電位が供給される基準電位電極を有するトランジスタ６０と、前記基板の上面に設けられ、前記基準電位電極と電気的に接続された金属パターン２０と、を備える半導体チップ１０と、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタ３０と、前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤ４２と、を備える。
【選択図】図４
【解決手段】半導体装置は、基板１１と、前記基板の上面に設けられ、高周波信号が入力する入力電極、高周波信号が出力する出力電極および基準電位が供給される基準電位電極を有するトランジスタ６０と、前記基板の上面に設けられ、前記基準電位電極と電気的に接続された金属パターン２０と、を備える半導体チップ１０と、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタ３０と、前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤ４２と、を備える。
【選択図】図４
【特許請求の範囲】
【請求項1】
基板と、前記基板の上面に設けられ、高周波信号が入力する入力電極、高周波信号が出力する出力電極および基準電位が供給される基準電位電極を有するトランジスタと、前記基板の上面に設けられ、前記基準電位電極と電気的に接続された金属パターンと、を備える半導体チップと、
前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタと、
前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤと、
を備える半導体装置。
前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタと、
前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤと、
を備える半導体装置。
【請求項2】
前記第１下部電極は、前記金属パターン上にろう材を用い接続されている請求項１に記載の半導体装置。
【請求項3】
前記第１誘電体層は、セラミック基板または半導体基板である請求項１または請求項２に記載の半導体装置。
【請求項4】
前記第１下部電極は、前記金属パターンに接し、前記第１誘電体層は、前記金属パターンの上面のうち前記第１下部電極が設けられていない領域から前記第１下部電極と前記第１上部電極との間にかけて設けられている請求項１に記載の半導体装置。
【請求項5】
前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、
前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
【請求項6】
第１信号端子と、
前記第１上部電極と前記第１信号端子とを電気的に接続する第３ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
前記第１上部電極と前記第１信号端子とを電気的に接続する第３ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
【請求項7】
第２信号端子と、
前記第２上部電極と前記第２電極とを電気的に接続する第４ボンディングワイヤと、
を備える請求項５に記載の半導体装置。
前記第２上部電極と前記第２電極とを電気的に接続する第４ボンディングワイヤと、
を備える請求項５に記載の半導体装置。
【請求項8】
前記半導体チップが搭載され、基準電位の供給される導電性のベースを備え、
前記ベースの前記半導体チップが搭載された領域以外の領域上に設けられ、前記ベースと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、
前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
前記ベースの前記半導体チップが搭載された領域以外の領域上に設けられ、前記ベースと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、
前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
【請求項9】
前記第１電極は前記入力電極であり、
前記第２ボンディングワイヤは前記第１ボンディングワイヤより長い請求項５に記載の半導体装置。
前記第２ボンディングワイヤは前記第１ボンディングワイヤより長い請求項５に記載の半導体装置。
【請求項10】
前記半導体チップが搭載され、基準電位の供給される導電体のベースを備え、
前記金属パターンおよび前記基準電位電極は、前記基板を貫通するビアホールを介し前記ベースと電気的に接続されている請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
前記金属パターンおよび前記基準電位電極は、前記基板を貫通するビアホールを介し前記ベースと電気的に接続されている請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
ベース上にトランジスタが設けられた半導体チップと、インピーダンス整合用の整合回路素子と、を搭載し、トランジスタと整合回路素子とをボンディングワイヤを用い電気的に接続することが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１２－３８８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
トランジスタにおいて発生した熱を半導体チップの基板を介してベースに放出する場合、基板の平面面積を大きくすることで、基板の熱抵抗を低くすることができる。しかし、基板の面積を大きくすると、トランジスタと整合回路素子とを接続するボンディングワイヤが長くなる。これにより、整合回路素子によるインピーダンス整合が難しくなり、高周波特性が劣化することがある。
【0005】
本開示は、上記課題に鑑みなされたものであり、高周波特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、基板と、前記基板の上面に設けられ、高周波信号が入力する入力電極、高周波信号が出力する出力電極および基準電位が供給される基準電位電極を有するトランジスタと、前記基板の上面に設けられ、前記基準電位電極と電気的に接続された金属パターンと、を備える半導体チップと、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタと、前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤと、を備える半導体装置である。
【発明の効果】
【0007】
本開示によれば、高周波特性の劣化を抑制することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板の上面に設けられ、高周波信号が入力する入力電極、高周波信号が出力する出力電極および基準電位が供給される基準電位電極を有するトランジスタと、前記基板の上面に設けられ、前記基準電位電極と電気的に接続された金属パターンと、を備える半導体チップと、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタと、前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤと、を備える半導体装置である。これにより、高周波特性の劣化を抑制できる。
（２）上記（１）において、前記第１下部電極は、前記金属パターン上にろう材を用い接続されていてもよい。
（３）上記（１）または（２）において、前記第１誘電体層は、セラミック基板または半導体基板であってもよい。
（４）上記（１）において、前記第１下部電極は、前記金属パターンに接し、前記第１誘電体層は、前記金属パターンの上面のうち前記第１下部電極が設けられていない領域から前記第１下部電極と前記第１上部電極との間にかけて設けられていてもよい。
（５）上記（１）から（４）のいずれかにおいて、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、を備えてもよい。
（６）上記（１）から（５）のいずれかにおいて、第１信号端子と、前記第１上部電極と前記第１信号端子とを電気的に接続する第３ボンディングワイヤと、を備えてもよい。
（７）上記（５）において、第２信号端子と、前記第２上部電極と前記第２電極とを電気的に接続する第４ボンディングワイヤと、を備えてもよい。
（８）上記（１）から（４）のいずれかにおいて、前記半導体チップが搭載され、基準電位の供給される導電性のベースを備え、前記ベースの前記半導体チップが搭載された領域以外の領域上に設けられ、前記ベースと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、を備えてもよい。
（９）上記（５）または（８）において、前記第１電極は前記入力電極であり、前記第２ボンディングワイヤは前記第１ボンディングワイヤより長くてもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記半導体チップが搭載され、基準電位の供給される導電体のベースを備え、前記金属パターンおよび前記基準電位電極は、前記基板を貫通するビアホールを介し前記ベースと電気的に接続されていてもよい。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板の上面に設けられ、高周波信号が入力する入力電極、高周波信号が出力する出力電極および基準電位が供給される基準電位電極を有するトランジスタと、前記基板の上面に設けられ、前記基準電位電極と電気的に接続された金属パターンと、を備える半導体チップと、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタと、前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤと、を備える半導体装置である。これにより、高周波特性の劣化を抑制できる。
（２）上記（１）において、前記第１下部電極は、前記金属パターン上にろう材を用い接続されていてもよい。
（３）上記（１）または（２）において、前記第１誘電体層は、セラミック基板または半導体基板であってもよい。
（４）上記（１）において、前記第１下部電極は、前記金属パターンに接し、前記第１誘電体層は、前記金属パターンの上面のうち前記第１下部電極が設けられていない領域から前記第１下部電極と前記第１上部電極との間にかけて設けられていてもよい。
（５）上記（１）から（４）のいずれかにおいて、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、を備えてもよい。
（６）上記（１）から（５）のいずれかにおいて、第１信号端子と、前記第１上部電極と前記第１信号端子とを電気的に接続する第３ボンディングワイヤと、を備えてもよい。
（７）上記（５）において、第２信号端子と、前記第２上部電極と前記第２電極とを電気的に接続する第４ボンディングワイヤと、を備えてもよい。
（８）上記（１）から（４）のいずれかにおいて、前記半導体チップが搭載され、基準電位の供給される導電性のベースを備え、前記ベースの前記半導体チップが搭載された領域以外の領域上に設けられ、前記ベースと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、を備えてもよい。
（９）上記（５）または（８）において、前記第１電極は前記入力電極であり、前記第２ボンディングワイヤは前記第１ボンディングワイヤより長くてもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記半導体チップが搭載され、基準電位の供給される導電体のベースを備え、前記金属パターンおよび前記基準電位電極は、前記基板を貫通するビアホールを介し前記ベースと電気的に接続されていてもよい。
【0010】
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0011】
［実施例１］
図１は、実施例１に係る半導体装置の回路図である。図１に示すように、半導体装置１００は、トランジスタ６０、整合回路６２および６４を備えている。トランジスタ６０は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ソースＳ、ドレインＤおよびゲートＧを備えている。整合回路６２は、入力端子ＴｉｎとゲートＧとの間に接続されている。整合回路６２において、インダクタＬ１およびＬ２は、入力端子ＴｉｎとゲートＧとの間に直列接続されている。キャパシタＣ１は、インダクタＬ１とＬ２との間のノードにシャント接続されている。整合回路６４は、出力端子ＴｏｕｔとドレインＤとの間に接続されている。整合回路６４において、インダクタＬ３およびＬ４は、出力端子ＴｏｕｔとドレインＤとの間に直列接続されている。キャパシタＣ２は、インダクタＬ３とＬ４との間のノードにシャント接続されている。
図１は、実施例１に係る半導体装置の回路図である。図１に示すように、半導体装置１００は、トランジスタ６０、整合回路６２および６４を備えている。トランジスタ６０は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ソースＳ、ドレインＤおよびゲートＧを備えている。整合回路６２は、入力端子ＴｉｎとゲートＧとの間に接続されている。整合回路６２において、インダクタＬ１およびＬ２は、入力端子ＴｉｎとゲートＧとの間に直列接続されている。キャパシタＣ１は、インダクタＬ１とＬ２との間のノードにシャント接続されている。整合回路６４は、出力端子ＴｏｕｔとドレインＤとの間に接続されている。整合回路６４において、インダクタＬ３およびＬ４は、出力端子ＴｏｕｔとドレインＤとの間に直列接続されている。キャパシタＣ２は、インダクタＬ３とＬ４との間のノードにシャント接続されている。
【0012】
整合回路６２は、入力端子Ｔｉｎから整合回路６２をみたインピーダンスと整合回路６２からゲートＧをみたインピーダンスとを整合させる。整合回路６４は、ドレインＤから整合回路６４をみたインピーダンスと整合回路６４から出力端子Ｔｏｕｔをみたインピーダンスとを整合させる。入力端子Ｔｉｎに入力された高周波信号はトランジスタ６０により増幅される。増幅された高周波信号は出力端子から出力される。高周波信号の周波数は例えば３０ＭＨｚ～３００ＧＨｚであり、半導体装置１００は移動体通信の基地局に用いられる場合、高周波信号の周波数は例えば０．５ＧＨｚ～１０ＧＨｚである。
【0013】
図２は、実施例１における半導体チップの平面図である。図３は、図２のＡ－Ａ断面図である。図２において、ソース電極１４、ドレイン電極１６、ゲート電極１８および金属パターン２０をクロスハッチングで示している。基板１１の上面の法線方向をＺ方向、ソース電極１４からドレイン電極１６の方向をＸ方向、ドレイン電極１６の延伸方向をＹ方向とする。
【0014】
図２および図３に示すように、基板１１は、基板１１ａと基板１１ａ上に設けられた半導体層１１ｂを備えている。基板１１には活性領域１２が設けられている。活性領域１２以外の領域はイオン注入等により半導体層１１ｂが不活性化された非活性領域である。基板１１の上面には、ソース電極１４、ドレイン電極１６、ゲート電極１８および金属パターン２０が設けられている。ソース電極１４およびゲート電極１８は、Ｙ方向に互い違いに設けられている。ソース電極１４およびゲート電極１８のＸ方向における＋方向にドレイン電極１６が設けられている。ソース電極１４およびゲート電極１８とドレイン電極１６との間に活性領域１２が設けられている。活性領域１２には、Ｘ方向に延伸する複数のソースフィンガ、複数のドレインフィンガおよび複数のゲートフィンガ（不図示）が設けられている。複数のソースフィンガ、複数のドレインフィンガおよび複数のゲートフィンガは、それぞれソース電極１４、ドレイン電極１６およびゲート電極１８に電気的に接続され短絡されている。トランジスタ６０は、活性領域１２、ソース電極１４、ドレイン電極１６およびゲート電極１８を備えている。ソース電極１４、ドレイン電極１６およびゲート電極１８は、それぞれソースＳ、ドレインＤおよびゲートＧに相当する。
【0015】
ソース電極１４のＸ方向における－方向に金属パターン２０が設けられている。金属パターン２０はソース電極１４と電気的に接続され短絡されている。基板１１の下面に金属層２８が設けられている。Ｚ方向から見て、金属パターン２０と重なるように、ビアホール２２が設けられている。ビアホール２２は基板１１を貫通する。ビアホール２２の内面には金属層２８ａが設けられている。金属層２８と２８ａは同じ金属からなる。金属パターン２０は、ビアホール２２を介し金属層２８に電気的に接続され、短絡されている。
【0016】
半導体チップ１０が例えば窒化物半導体チップの場合、基板１１ａは例えば炭化シリコン（ＳｉＣ）基板、ダイヤモンド基板、シリコン基板、窒化ガリウム（ＧａＮ）基板またはサファイア基板である。半導体層１１ｂは例えばＧａＮ層、窒化アルミニウムガリウム（ＡｌＧａＮ）層および／または窒化インジウムガリウム（ＩｎＧａＮ）層等の窒化物半導体層を含む。トランジスタがＧａＮ ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の場合、半導体層１１ｂは、ＧａＮ電子走行層と、ＧａＮ電子走行層上に設けられたＡｌＧａＮバリア層と、を含む。半導体装置が例えばＧａＡｓ系半導体装置の場合、基板１１ａは例えば砒化ガリウム（ＧａＡｓ）基板である。半導体層１１ｂは例えばＧａＡｓ層、砒化アルミニウムガリウム（ＡｌＧａＡｓ）層および／または砒化インジウムガリウム（ＩｎＧａＡｓ）層等の砒化物半導体層を含む。ソース電極１４、ドレイン電極１６、ゲート電極１８、金属パターン２０、金属層２８および２８ａは例えば金層を含む。
【0017】
図４は、実施例１における半導体装置の平面図である。図５は、図４のＡ－Ａ断面図である。図６は、図４のＢ－Ｂ断面図である。図４において、リッド５４は図示されていない。ソース電極１４、ドレイン電極１６、ゲート電極１８、金属パターン２０、ベース５０、入力パターン４５、出力パターン４６をクロスハッチングで示している。ベース５０の上面の法線方向をＺ方向、入力リードから出力リードの方向をＸ方向、Ｘ方向およびＺ方向に交差する方向をＹ方向とする。
【0018】
図４から図６に示すように、ベース５０上に半導体チップ１０およびキャパシタ３４が搭載されている。ベース５０の少なくとも上面は導電体層である。半導体チップ１０およびキャパシタ３４を囲むように、ベース５０上に絶縁性の枠体５２が搭載されている。キャパシタ３４は、誘電体層３５と誘電体層３５を挟む上部電極３６および下部電極３７とを備えている。
【0019】
ベース５０と半導体チップ１０の金属層２８とは導電性の接合層５１により接合されている。これにより、ベース５０と金属層２８とは電気的に接続され短絡される。ベース５０とキャパシタ３４の下部電極３７とは導電性の接合層５１により接合されている。これにより、ベース５０と下部電極３７とは電気的に接続され短絡される。ベース５０と枠体５２とは接合層５３により接合されている。
【0020】
半導体チップ１０の金属パターン２０上にキャパシタ３０が搭載されている。キャパシタ３０は、誘電体層３１と誘電体層３１を挟む上部電極３２および下部電極３３とを備えている。金属パターン２０と下部電極３３とは導電性の接合層２６により接合されている。これにより、金属パターン２０と下部電極３３とは電気的に接続され短絡される。
【0021】
平面視において、枠体５２上の対向する位置に金属パターンである入力パターン４５および出力パターン４６が設けられている。入力パターン４５および出力パターン４６上に、入力リード４７および出力リード４８がそれぞれ電気的に接合されている。枠体５２上にリッド５４が接合されている。リッド５４により半導体チップ１０は空気または不活性ガス等の気体５６内に封止される。
【0022】
ボンディングワイヤ４１は、入力パターン４５とキャパシタ３０の上部電極３２とを電気的に接続する。ボンディングワイヤ４２はキャパシタ３０の上部電極３２とゲート電極１８とを電気的に接続する。ボンディングワイヤ４３はドレイン電極１６とキャパシタ３４の上部電極３６とを電気的に接続する。ボンディングワイヤ４４は、キャパシタ３４の上部電極３６と出力パターン４６とを電気的に接続する。
【0023】
ボンディングワイヤ４１および４２は、図１のインダクタＬ１およびＬ２にそれぞれ相当し、ボンディングワイヤ４３および４４は、図１のインダクタＬ３およびＬ４にそれぞれ相当する。キャパシタ３０および３４は、図１のキャパシタＣ１およびＣ２にそれぞれ相当する。ベース５０にグランド電位等の基準電位が供給されることで、ソース電極１４には、ベース５０から接合層５１、金属層２８、金属層２８ａおよび金属パターン２０を介し基準電位が供給される。キャパシタ３０の下部電極３３には、ベース５０から接合層５１、金属層２８、金属層２８ａおよび金属パターン２０、接合層２６を介し基準電位が供給される。キャパシタ３４の下部電極３７には、ベース５０から接合層５１を介し基準電位が供給される。
【0024】
高周波信号は、入力リード４７から入力パターン４５、ボンディングワイヤ４１、上部電極３２およびボンディングワイヤ４２を介しゲート電極１８に入力する。トランジスタ６０により増幅された高周波信号は、ドレイン電極１６からボンディングワイヤ４３、上部電極３６、ボンディングワイヤ４４および出力パターン４６を介し出力リード４８に出力される。
【0025】
ベース５０は、例えば銅等の金属層である。枠体５２は、例えばアルミナ等のセラミックス絶縁体である。リッド５４は、例えばセラミックス等の絶縁体または金属である。誘電体層３１および３５は、例えばチタン酸バリウム等の無機絶縁層またはシリコン等の半導体層である。上部電極３２、３６、下部電極３３、３７、入力パターン４５および出力パターン４６は、例えば金層等の金属層である。ボンディングワイヤ４１から４４は、例えば金ワイヤ等の金属ワイヤである。入力リード４７および出力リード４８は、例えばコバール等の金属リードである。
【0026】
ベース５０のＸ方向およびＹ方向の幅は、一例としてそれぞれ８ｍｍおよび１０ｍｍである。半導体チップ１０のＸ方向およびＹ方向の幅は、一例としてそれぞれ３．７５ｍｍおよび４．６ｍｍである。キャパシタ３０および３４のＸ方向およびＹ方向の幅は、一例としてそれぞれ０．９ｍｍおよび３．５ｍｍである。入力リード４７および出力リード４８のＸ方向およびＹ方向の幅は、一例としてそれぞれ２．５ｍｍおよび１．５ｍｍである。
【0027】
［比較例１］
図７は、比較例１に係る半導体装置の平面図である。枠体５２外のベース５０、入力リード４７および出力リード４８の図示を省略している。図７に示すように、比較例１の半導体装置１１０では、キャパシタ３０は、半導体チップ１０上には搭載されておらず、ベース５０上に搭載されている。半導体チップ１０は、キャパシタ３０と３４のうちキャパシタ３０の方に搭載されている。これにより、ボンディングワイヤ４２はボンディングワイヤ４３より短くなる。これは、ＦＥＴのゲート入力インピーダンスは、ドレイン出力インピーダンスより小さいため、インピーダンス整合するときに、インダクタＬ１のインダクタンスをインダクタＬ３のインダクタンスより小さくするためである。
図７は、比較例１に係る半導体装置の平面図である。枠体５２外のベース５０、入力リード４７および出力リード４８の図示を省略している。図７に示すように、比較例１の半導体装置１１０では、キャパシタ３０は、半導体チップ１０上には搭載されておらず、ベース５０上に搭載されている。半導体チップ１０は、キャパシタ３０と３４のうちキャパシタ３０の方に搭載されている。これにより、ボンディングワイヤ４２はボンディングワイヤ４３より短くなる。これは、ＦＥＴのゲート入力インピーダンスは、ドレイン出力インピーダンスより小さいため、インピーダンス整合するときに、インダクタＬ１のインダクタンスをインダクタＬ３のインダクタンスより小さくするためである。
【0028】
トランジスタ６０の高出力化のためには、基板１１の熱抵抗を低くし、トランジスタ６０において発生した熱をベース５０に放出することが求められる。例えば、基板１１ａとして炭化シリコン基板を用いる場合、炭化シリコンの熱伝導率が高いため、放熱性を高めることができる。基板１１の熱抵抗を低くするためには、半導体チップ１０の平面面積を大きくすることが考えられる。
【0029】
［比較例２］
図８は、比較例２に係る半導体装置の平面図である。枠体５２外のベース５０、入力リード４７および出力リード４８の図示を省略している。図８に示すように、比較例２の半導体装置１１２では、半導体チップ１０の平面面積を比較例１より大きくしている。トランジスタ６０は、半導体チップ１０のＸ方向における中央付近に設けられている。これは、トランジスタ６０の熱を＋Ｘ方向および－Ｘ方向に対称に伝導させることで、熱抵抗を低くするためである。このため、キャパシタ３０とゲート電極１８との間隔が大きくなる。これにより、ボンディングワイヤ４２が比較例１より長くなる。ボンディングワイヤ４２の長さは、整合回路６２が機能するように定めている。ボンディングワイヤ４２が長くなると、インダクタＬ２のインダクタンスが大きくなる。これにより、入力リード４７の入力インピーダンスとゲート電極１８の入力インピーダンスの整合が難しくなる。よって、半導体装置１１２の所望の高周波特性を得ることができず、高周波特性が劣化する可能性がある。
図８は、比較例２に係る半導体装置の平面図である。枠体５２外のベース５０、入力リード４７および出力リード４８の図示を省略している。図８に示すように、比較例２の半導体装置１１２では、半導体チップ１０の平面面積を比較例１より大きくしている。トランジスタ６０は、半導体チップ１０のＸ方向における中央付近に設けられている。これは、トランジスタ６０の熱を＋Ｘ方向および－Ｘ方向に対称に伝導させることで、熱抵抗を低くするためである。このため、キャパシタ３０とゲート電極１８との間隔が大きくなる。これにより、ボンディングワイヤ４２が比較例１より長くなる。ボンディングワイヤ４２の長さは、整合回路６２が機能するように定めている。ボンディングワイヤ４２が長くなると、インダクタＬ２のインダクタンスが大きくなる。これにより、入力リード４７の入力インピーダンスとゲート電極１８の入力インピーダンスの整合が難しくなる。よって、半導体装置１１２の所望の高周波特性を得ることができず、高周波特性が劣化する可能性がある。
【0030】
実施例１によれば、半導体チップ１０は、基板１１の上面に設けられたトランジスタ６０と、基板１１の上面に設けられたソース電極１４と電気的に接続された金属パターン２０と、を備えている。トランジスタ６０は、高周波信号が入力するゲート電極１８（入力電極）、高出力信号が出力するドレイン電極１６（出力電極）および基準電位が供給されるソース電極１４（基準電位電極）を有する。金属パターン２０上にキャパシタ３０（第１キャパシタ）が設けられている。キャパシタ３０は、金属パターン２０上に設けられ金属パターン２０に電気的に接続された下部電極３３（第１下部電極）と、下部電極３３上に設けられた誘電体層３１（第１誘電体層）と、誘電体層３１上に設けられた上部電極３２（第１上部電極）と、を備える。
【0031】
これにより、キャパシタ３０の下部電極３３には基準電位が供給される。金属パターン２０は、基板１１上に設けられるため、基板１１の平面面積を大きくでき、基板１１の熱抵抗を低くできる。ボンディングワイヤ４２（第１ボンディングワイヤ）は、上部電極３２とゲート電極１８とを電気的に接続する。これにより、キャパシタ３０とボンディングワイヤ４２により整合回路６２を形成できる。ボンディングワイヤ４２を短くできるため、整合回路６２により所望のインピーダンス整合が可能となる。よって、半導体装置１００の高周波特性を向上させることができる。
【0032】
キャパシタ３０の下部電極３３は、金属パターン２０上にろう材を用い接合されている。これより、キャパシタ３０の下部電極３３を基準電位とすることができ、キャパシタ３０をシャント接続できる。ろう材は、例えば錫銀銅もしくは金錫等の半田、または銀ペースト等の金属ペーストである。
【0033】
キャパシタ３０の誘電体層３１は、セラミック基板である。セラミック基板の材料として比誘電率の高い（例えば比誘電率が１０以上または１００以上）材料を用いることで、キャパシタ３０を小型化できる。また、セラミック基板の材料として誘電損失の小さい材料を用いることで、損失を低減できる。
【0034】
キャパシタ３０の誘電体層３１は、半導体基板でもよい。半導体基板は、例えばシリコン基板である。誘電体層３１を半導体基板とすることで、誘電体層３１にキャパシタ以外の受動素子（例えば抵抗およびインダクタ）を集積したＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ ＰＡｓｓｉｖｅ Ｄｅｖｉｃｅ）を用いることができる。このように、キャパシタ３０は、ＩＰＤに設けられたキャパシタでもよい。
【0035】
ボンディングワイヤ４１（第３ボンディングワイヤ）は、キャパシタ３０の上部電極３２と入力パターン４５（第１信号端子）とを電気的に接続する。これにより、ボンディングワイヤ４１、４２およびキャパシタ３０により整合回路６２を形成できる。なお、整合回路６２にはインダクタＬ１は設けられていなくてもよい。
【0036】
キャパシタ３４（第２キャパシタ）は、導電性のベース５０の半導体チップ１０が搭載された領域以外の領域上に設けられ、ベース５０と電気的に接続された下部電極３７（第２下部電極）と、下部電極３７上に設けられた誘電体層３５（第２誘電体層）と、誘電体層３５上に設けられた上部電極３６（第２上部電極）と、を備える。ボンディングワイヤ４３（第２ボンディングワイヤ）は、上部電極３６とドレイン電極１６とを電気的に接続する。これにより、キャパシタ３４とボンディングワイヤ４３により整合回路６４を形成できる。
【0037】
ボンディングワイヤ４４（第４ボンディングワイヤ）は、キャパシタ３４の上部電極３６と出力パターン４６（第２信号端子）とを電気的に接続する。これにより、ボンディングワイヤ４３、４４およびキャパシタ３４により整合回路６４を形成できる。なお、整合回路６４にはインダクタＬ４は設けられていなくてもよい。キャパシタ３４の誘電体層３５は、キャパシタ３０と同じセラミック基板または半導体基板とすることができる。
【0038】
図４のように、ボンディングワイヤ４３の長さＤ２はボンディングワイヤ４２の長さＤ１より長い。これにより、入力リード４７の入力インピーダンスとゲート電極１８の入力インピーダンスを整合させ、かつ出力リード４８の出力インピーダンスとドレイン電極１６の出力インピーダンスを整合させることができる。なお、長さＤ１およびＤ２は、平面的な長さでなく、立体的な長さである。長さＤ２は、好ましくは、長さＤ１の１．２倍以上であり、１．５倍以上であり、１０倍以下である。
【0039】
金属パターン２０およびソース電極１４は、基板１１を貫通するビアホール２２を介し導電体のベース５０と電気的に接続されて短絡されている。これにより、金属パターン２０およびソース電極１４に基準電位が供給することができる。
【0040】
図２において、距離Ｄ３は、ゲート電極１８の－Ｘ方向の端と基板１１の－Ｘ方向の辺とのＸ方向における距離であり、距離Ｄ４は、ドレイン電極１６の＋Ｘ方向の端と基板１１の＋Ｘ方向の辺とのＸ方向における距離である。トランジスタ６０の熱を＋Ｘ方向および－Ｘ方向に対称に伝導させる観点から、距離Ｄ３は、距離Ｄ４の０．５倍以上かつ２倍以下が好ましく、２／３倍以上かつ１．５倍以下がより好ましい。
【0041】
［実施例２］
図９は、実施例２における半導体チップの平面図である。図９に示すように、半導体チップ１０ａでは、金属パターン２０は、搭載領域２０ａ、２０ｂ、接続領域２０ｃおよび２０ｄを有する。搭載領域２０ａは、トランジスタ６０と基板１１の－Ｘ方向の辺との間に設けられ、搭載領域２０ｂは、トランジスタ６０と基板１１の＋Ｘ方向の辺との間に設けられている。接続領域２０ｃは、トランジスタ６０と基板１１の－Ｙ方向の辺との間に設けられている。接続領域２０ｄは、トランジスタ６０と基板１１の＋Ｙ方向の辺との間に設けられている。接続領域２０ｃおよび２０ｄは搭載領域２０ａと２０ｂとを接続する。これにより、搭載領域２０ａと２０ｂは電気的に短絡し同電位となる。接続領域２０ｃおよび２０ｄのいずれかは設けられていなくてもよい。
図９は、実施例２における半導体チップの平面図である。図９に示すように、半導体チップ１０ａでは、金属パターン２０は、搭載領域２０ａ、２０ｂ、接続領域２０ｃおよび２０ｄを有する。搭載領域２０ａは、トランジスタ６０と基板１１の－Ｘ方向の辺との間に設けられ、搭載領域２０ｂは、トランジスタ６０と基板１１の＋Ｘ方向の辺との間に設けられている。接続領域２０ｃは、トランジスタ６０と基板１１の－Ｙ方向の辺との間に設けられている。接続領域２０ｄは、トランジスタ６０と基板１１の＋Ｙ方向の辺との間に設けられている。接続領域２０ｃおよび２０ｄは搭載領域２０ａと２０ｂとを接続する。これにより、搭載領域２０ａと２０ｂは電気的に短絡し同電位となる。接続領域２０ｃおよび２０ｄのいずれかは設けられていなくてもよい。
【0042】
【0043】
図１０および図１１に示すように、実施例２の半導体装置１０２では、キャパシタ３０は、金属パターン２０の搭載領域２０ａ上に搭載されている。キャパシタ３４は、金属パターン２０の搭載領域２０ｂ上に搭載されている。キャパシタ３０の下部電極３３は接合層２６により搭載領域２０ａに接合され、キャパシタ３４の下部電極３７は接合層２６により搭載領域２０ｂに接合されている。接合層２６は、例えばろう材である。ボンディングワイヤ４３は、ドレイン電極１６とキャパシタ３４の上部電極３６とを電気的に接続し、ボンディングワイヤ４４は、キャパシタ３４の上部電極３６と出力パターン４６とを電気的に接続する。その他の構成は実施例１と同じであり説明を省略する。
【0044】
実施例２によれば、キャパシタ３４の下部電極３７は、金属パターン２０の搭載領域２０ｂ上に設けられ、金属パターン２０と電気的に接続する。これにより、キャパシタ３４の下部電極３７には基準電位が供給される。金属パターン２０の搭載領域２０ａおよび２０ｂが基板１１上に設けられるため、基板１１の平面面積を大きくでき、基板１１の熱抵抗を低くできる。ボンディングワイヤ４３（第２ボンディングワイヤ）は、上部電極３６と、ドレイン電極１６とを電気的に接続する。これにより、キャパシタ３４とボンディングワイヤ４３により整合回路６４を形成できる。
【0045】
ボンディングワイヤ４４（第４ボンディングワイヤ）は、キャパシタ３４の上部電極３６と出力パターン４６（第２信号端子）とを電気的に接続する。これにより、ボンディングワイヤ４３、４４およびキャパシタ３４により整合回路６４を形成できる。なお、整合回路６４にはインダクタＬ４は設けられていなくてもよい。
【0046】
実施例１では、キャパシタ３０が金属パターン２０上に搭載され、キャパシタ３４は半導体チップ１０上に搭載されていない例を説明し、実施例２では、キャパシタ３０および３４が金属パターン２０上に搭載されている例を説明した。キャパシタ３４が金属パターン２０上に搭載され、キャパシタ３０は半導体チップ１０上に搭載されていなくてもよい。このように、第１ボンディングワイヤが接続する第１電極は、ゲート電極およびドレイン電極のいずれかであればよい。第２ボンディングワイヤが接続する第２電極は、ゲート電極およびドレイン電極のうち第１電極以外の第２電極であればよい。
【0047】
トランジスタ６０の入力電極の入力インピーダンスを整合させる整合回路６２では、インダクタＬ２のインダクタンスは小さくてよいことが多い。よって、第１ボンディングワイヤが接続する第１電極は、入力電極であることが好ましい。
【0048】
【0049】
図１２および図１３に示すように、実施例３の半導体装置１０４は、ベース５０上に枠体５２およびキャパシタ３４は設けられていない。ベース５０、半導体チップ１０およびキャパシタ３０は封止樹脂５５により封止されている。封止樹脂５５は、例えばエポキシ樹脂である。ボンディングワイヤ４１は、第１信号端子である入力リード４７とキャパシタ３０の上部電極３２とを電気的に接続し、ボンディングワイヤ４３はドレイン電極１６と第２信号端子である出力リード４８とを電気的に接続する。その他の構成は実施例１と同じであり説明を省略する。
【0050】
実施例３のように、半導体チップ１０およびキャパシタ３０は封止樹脂５５により封止されていてもよい。キャパシタ３４は設けられず、ドレイン電極１６と出力リード４８とがボンディングワイヤ４３により接続されていてもよい。この場合、ボンディングワイヤ４３は、整合回路６４のインダクタＬ３の一部を形成し、キャパシタＣ２およびインダクタＬ４は、半導体装置１０４の外に設けてもよい。実施例３の半導体チップ１０として実施例２の半導体チップ１０ａを用いてもよい。この場合、キャパシタ３４は半導体装置に内蔵される。
【0051】
［実施例４］
図１４は、実施例４における半導体チップの平面図である。図１５は、図１４のＡ－Ａ断面図である。図１４および図１５に示すように、半導体チップ１０ｂでは、金属パターン２０上に下部電極３３ａが直接設けられ、下部電極３３ａを覆うように、平面視において下部電極３３ａより大きい範囲に誘電体層３１ａが設けられている。誘電体層３１ａ上に上部電極３２ａが設けられている。キャパシタ３０ａは、下部電極３３ａ、誘電体層３１ａおよび上部電極３２ａを備えている。下部電極３３ａおよび上部電極３２ａは、例えば金層を含む金属層であり、誘電体層３１ａは例えば窒化シリコン層または酸化シリコン層である。
図１４は、実施例４における半導体チップの平面図である。図１５は、図１４のＡ－Ａ断面図である。図１４および図１５に示すように、半導体チップ１０ｂでは、金属パターン２０上に下部電極３３ａが直接設けられ、下部電極３３ａを覆うように、平面視において下部電極３３ａより大きい範囲に誘電体層３１ａが設けられている。誘電体層３１ａ上に上部電極３２ａが設けられている。キャパシタ３０ａは、下部電極３３ａ、誘電体層３１ａおよび上部電極３２ａを備えている。下部電極３３ａおよび上部電極３２ａは、例えば金層を含む金属層であり、誘電体層３１ａは例えば窒化シリコン層または酸化シリコン層である。
【0052】
図１６Ａから図１６Ｃは、実施例４における半導体チップの製造方法を示す断面図である。図１６Ａに示すように、基板１１上にトランジスタ６０および金属パターン２０を形成する。図１６Ｂに示すように、金属パターン２０上に下部電極３３ａを形成する。基板１１上に、トランジスタ６０、金属パターン２０および下部電極３３ａを覆うように誘電体層３１ａを例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成する。誘電体層３１ａ上に上部電極３２ａを形成する。図１６Ｃに示すように、トランジスタ６０上等の誘電体層３１ａを例えばエッチング法を用い除去する。基板１１の下面を研磨または研削し、基板１１を薄膜化する。基板１１を貫通するビアホール２２を形成する。基板１１の下面およびビアホール２２の内面に金属層２８および２８ａを形成する。以上により、実施例４の半導体チップ１０ｂが形成される。
【0053】
図１７は、実施例４における半導体装置の平面図である。図１８は、図１７のＡ－Ａ断面図である。図１７では、封止樹脂５５を透過してベース５０上を図示している。図１７および図１８の示すように、実施例４の半導体装置１０６では、ベース上に図１４および図１５において示した半導体チップ１０ｂが搭載されている。その他の構成は、実施例３と同じであり説明を省略する。
【0054】
実施例４のように、キャパシタ３０ａは半導体チップ１０ｂに設けられていてもよい。すなわち、下部電極３３ａ（第１下部電極）は、金属パターン２０に接している。誘電体層３１ａ（第１誘電体層）は、金属パターン２０の上面のうち下部電極３３ａが設けられていない領域から下部電極３３ａと上部電極３２ａ（第２上部電極）との間にかけて設けられていてもよい。これにより、実施例１のように、キャパシタ３０を半導体チップ１０ｂ上に搭載する工程を削減することができる。
【0055】
半導体チップ１０ｂを封止するパッケージとして、封止樹脂５５を用いず、実施例１のような、枠体とリッドを用いてもよい。実施例２のような誘電体層３５としてセラミック基板または半導体基板を有するキャパシタ３４の代わりに、キャパシタ３０ａのように基板１１上に半導体プロセスを用い形成されたキャパシタが半導体チップ１０ｂに設けられていてもよい。
【0056】
実施例１から実施例４では、トランジスタ６０としてＦＥＴを例に説明したが、トランジスタ６０はＦＥＴ以外の例えばバイポーラトランジスタでもよい。トランジスタ６０がＦＥＴであり、入力電極がゲート電極１８、出力電極がドレイン電極１６および基準電位電極がソース電極１４の場合、整合回路６２のインダクタＬ２のインダクタンスが小さくなり、ボンディングワイヤ４２を短くする。このため、ゲート電極１８に接続されるキャパシタ３０および３０ａを金属パターン２０上に設ける。
【0057】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0058】
１０、１０ａ、１０ｂ 半導体チップ
１１、１１ａ 基板
１１ｂ 半導体層
１２ 活性領域
１４ ソース電極
１６ ドレイン電極
１８ ゲート電極
２０ 金属パターン
２０ａ、２０ｂ 搭載領域
２０ｃ、２０ｄ 接続領域
２２ ビアホール
２６、５１、５３ 接合層
２８、２８ａ 金属層
３０、３０ａ、３４ キャパシタ
３１、３１ａ、３５ 誘電体層
３２、３２ａ、３６ 上部電極
３３、３３ａ、３７ 下部電極
４１、４２、４３、４４ ボンディングワイヤ
４５ 入力パターン
４６ 出力パターン
４７ 入力リード
４８ 出力リード
５０ ベース
５２ 枠体
５４ リッド
５５ 封止樹脂
５６ 気体
６０ トランジスタ
６２、６４ 整合回路
１００、１０２、１０４、１０６、１１０、１１２ 半導体装置
１１、１１ａ 基板
１１ｂ 半導体層
１２ 活性領域
１４ ソース電極
１６ ドレイン電極
１８ ゲート電極
２０ 金属パターン
２０ａ、２０ｂ 搭載領域
２０ｃ、２０ｄ 接続領域
２２ ビアホール
２６、５１、５３ 接合層
２８、２８ａ 金属層
３０、３０ａ、３４ キャパシタ
３１、３１ａ、３５ 誘電体層
３２、３２ａ、３６ 上部電極
３３、３３ａ、３７ 下部電極
４１、４２、４３、４４ ボンディングワイヤ
４５ 入力パターン
４６ 出力パターン
４７ 入力リード
４８ 出力リード
５０ ベース
５２ 枠体
５４ リッド
５５ 封止樹脂
５６ 気体
６０ トランジスタ
６２、６４ 整合回路
１００、１０２、１０４、１０６、１１０、１１２ 半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16A】
【図16B】
【図16C】
【図17】
【図18】
【手続補正書】
【提出日】2023-11-07
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
基板と、前記基板の上面に設けられ、高周波信号が入力する入力電極、高周波信号が出力する出力電極および基準電位が供給される基準電位電極を有するトランジスタと、前記基板の上面に設けられ、前記基準電位電極と電気的に接続された金属パターンと、を備える半導体チップと、
前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタと、
前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤと、
を備える半導体装置。
前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタと、
前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤと、
を備える半導体装置。
【請求項2】
前記第１下部電極は、前記金属パターン上にろう材を用い接続されている請求項１に記載の半導体装置。
【請求項3】
前記第１誘電体層は、セラミック基板または半導体基板である請求項１または請求項２に記載の半導体装置。
【請求項4】
前記第１下部電極は、前記金属パターンに接し、前記第１誘電体層は、前記金属パターンの上面のうち前記第１下部電極が設けられていない領域から前記第１下部電極と前記第１上部電極との間にかけて設けられている請求項１に記載の半導体装置。
【請求項5】
前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、
前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
【請求項6】
第１信号端子と、
前記第１上部電極と前記第１信号端子とを電気的に接続する第３ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
前記第１上部電極と前記第１信号端子とを電気的に接続する第３ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
【請求項7】
第２信号端子と、
前記第２上部電極と前記第２信号端子とを電気的に接続する第４ボンディングワイヤと、
を備える請求項５に記載の半導体装置。
前記第２上部電極と前記第２信号端子とを電気的に接続する第４ボンディングワイヤと、
を備える請求項５に記載の半導体装置。
【請求項8】
前記半導体チップが搭載され、基準電位の供給される導電性のベースを備え、
前記ベースの前記半導体チップが搭載された領域以外の領域上に設けられ、前記ベースと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、
前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
前記ベースの前記半導体チップが搭載された領域以外の領域上に設けられ、前記ベースと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、
前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、
を備える請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
【請求項9】
前記第１電極は前記入力電極であり、
前記第２ボンディングワイヤは前記第１ボンディングワイヤより長い請求項５に記載の半導体装置。
前記第２ボンディングワイヤは前記第１ボンディングワイヤより長い請求項５に記載の半導体装置。
【請求項10】
前記半導体チップが搭載され、基準電位の供給される導電性のベースを備え、
前記金属パターンおよび前記基準電位電極は、前記基板を貫通するビアホールを介し前記ベースと電気的に接続されている請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
前記金属パターンおよび前記基準電位電極は、前記基板を貫通するビアホールを介し前記ベースと電気的に接続されている請求項１、請求項２および請求項４のいずれか一項に記載の半導体装置。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【0009】
［本開示の実施形態の詳細］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板の上面に設けられ、高周波信号が入力する入力電極、高周波信号が出力する出力電極および基準電位が供給される基準電位電極を有するトランジスタと、前記基板の上面に設けられ、前記基準電位電極と電気的に接続された金属パターンと、を備える半導体チップと、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタと、前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤと、を備える半導体装置である。これにより、高周波特性の劣化を抑制できる。
（２）上記（１）において、前記第１下部電極は、前記金属パターン上にろう材を用い接続されていてもよい。
（３）上記（１）または（２）において、前記第１誘電体層は、セラミック基板または半導体基板であってもよい。
（４）上記（１）において、前記第１下部電極は、前記金属パターンに接し、前記第１誘電体層は、前記金属パターンの上面のうち前記第１下部電極が設けられていない領域から前記第１下部電極と前記第１上部電極との間にかけて設けられていてもよい。
（５）上記（１）から（４）のいずれかにおいて、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、を備えてもよい。
（６）上記（１）から（５）のいずれかにおいて、第１信号端子と、前記第１上部電極と前記第１信号端子とを電気的に接続する第３ボンディングワイヤと、を備えてもよい。
（７）上記（５）において、第２信号端子と、前記第２上部電極と前記第２信号端子とを電気的に接続する第４ボンディングワイヤと、を備えてもよい。
（８）上記（１）から（４）のいずれかにおいて、前記半導体チップが搭載され、基準電位の供給される導電性のベースを備え、前記ベースの前記半導体チップが搭載された領域以外の領域上に設けられ、前記ベースと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、を備えてもよい。
（９）上記（５）または（８）において、前記第１電極は前記入力電極であり、前記第２ボンディングワイヤは前記第１ボンディングワイヤより長くてもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記半導体チップが搭載され、基準電位の供給される導電性のベースを備え、前記金属パターンおよび前記基準電位電極は、前記基板を貫通するビアホールを介し前記ベースと電気的に接続されていてもよい。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板の上面に設けられ、高周波信号が入力する入力電極、高周波信号が出力する出力電極および基準電位が供給される基準電位電極を有するトランジスタと、前記基板の上面に設けられ、前記基準電位電極と電気的に接続された金属パターンと、を備える半導体チップと、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第１下部電極と、前記第１下部電極上に設けられた第１誘電体層と、前記第１誘電体層上に設けられた第１上部電極と、を備える第１キャパシタと、前記第１上部電極と、前記入力電極および前記出力電極のいずれかの第１電極と、を電気的に接続する第１ボンディングワイヤと、を備える半導体装置である。これにより、高周波特性の劣化を抑制できる。
（２）上記（１）において、前記第１下部電極は、前記金属パターン上にろう材を用い接続されていてもよい。
（３）上記（１）または（２）において、前記第１誘電体層は、セラミック基板または半導体基板であってもよい。
（４）上記（１）において、前記第１下部電極は、前記金属パターンに接し、前記第１誘電体層は、前記金属パターンの上面のうち前記第１下部電極が設けられていない領域から前記第１下部電極と前記第１上部電極との間にかけて設けられていてもよい。
（５）上記（１）から（４）のいずれかにおいて、前記金属パターン上に設けられ、前記金属パターンと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、を備えてもよい。
（６）上記（１）から（５）のいずれかにおいて、第１信号端子と、前記第１上部電極と前記第１信号端子とを電気的に接続する第３ボンディングワイヤと、を備えてもよい。
（７）上記（５）において、第２信号端子と、前記第２上部電極と前記第２信号端子とを電気的に接続する第４ボンディングワイヤと、を備えてもよい。
（８）上記（１）から（４）のいずれかにおいて、前記半導体チップが搭載され、基準電位の供給される導電性のベースを備え、前記ベースの前記半導体チップが搭載された領域以外の領域上に設けられ、前記ベースと電気的に接続された第２下部電極と、前記第２下部電極上に設けられた第２誘電体層と、前記第２誘電体層上に設けられた第２上部電極と、を備える第２キャパシタと、前記第２上部電極と、前記入力電極および前記出力電極のうち前記第１電極以外の第２電極と、を電気的に接続する第２ボンディングワイヤと、を備えてもよい。
（９）上記（５）または（８）において、前記第１電極は前記入力電極であり、前記第２ボンディングワイヤは前記第１ボンディングワイヤより長くてもよい。
（１０）上記（１）から（９）のいずれかにおいて、前記半導体チップが搭載され、基準電位の供給される導電性のベースを備え、前記金属パターンおよび前記基準電位電極は、前記基板を貫通するビアホールを介し前記ベースと電気的に接続されていてもよい。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【0027】
［比較例１］
図７は、比較例１に係る半導体装置の平面図である。枠体５２外のベース５０、入力リード４７および出力リード４８の図示を省略している。図７に示すように、比較例１の半導体装置１１０では、キャパシタ３０は、半導体チップ１０上には搭載されておらず、ベース５０上に搭載されている。半導体チップ１０は、キャパシタ３０と３４のうちキャパシタ３０の方に搭載されている。これにより、ボンディングワイヤ４２はボンディングワイヤ４３より短くなる。これは、ＦＥＴのゲート入力インピーダンスは、ドレイン出力インピーダンスより小さいため、インピーダンス整合するときに、インダクタＬ２のインダクタンスをインダクタＬ３のインダクタンスより小さくするためである。
図７は、比較例１に係る半導体装置の平面図である。枠体５２外のベース５０、入力リード４７および出力リード４８の図示を省略している。図７に示すように、比較例１の半導体装置１１０では、キャパシタ３０は、半導体チップ１０上には搭載されておらず、ベース５０上に搭載されている。半導体チップ１０は、キャパシタ３０と３４のうちキャパシタ３０の方に搭載されている。これにより、ボンディングワイヤ４２はボンディングワイヤ４３より短くなる。これは、ＦＥＴのゲート入力インピーダンスは、ドレイン出力インピーダンスより小さいため、インピーダンス整合するときに、インダクタＬ２のインダクタンスをインダクタＬ３のインダクタンスより小さくするためである。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【0030】
実施例１によれば、半導体チップ１０は、基板１１の上面に設けられたトランジスタ６０と、基板１１の上面に設けられたソース電極１４と電気的に接続された金属パターン２０と、を備えている。トランジスタ６０は、高周波信号が入力するゲート電極１８（入力電極）、高周波信号が出力するドレイン電極１６（出力電極）および基準電位が供給されるソース電極１４（基準電位電極）を有する。金属パターン２０上にキャパシタ３０（第１キャパシタ）が設けられている。キャパシタ３０は、金属パターン２０上に設けられ金属パターン２０に電気的に接続された下部電極３３（第１下部電極）と、下部電極３３上に設けられた誘電体層３１（第１誘電体層）と、誘電体層３１上に設けられた上部電極３２（第１上部電極）と、を備える。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【0034】
キャパシタ３０の誘電体層３１は、半導体基板でもよい。半導体基板は、例えばシリコン基板である。誘電体層３１を半導体基板とすることで、誘電体層３１にキャパシタ以外の受動素子（例えば抵抗およびインダクタ）を集積したＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）を用いることができる。このように、キャパシタ３０は、ＩＰＤに設けられたキャパシタでもよい。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【0039】
金属パターン２０およびソース電極１４は、基板１１を貫通するビアホール２２を介し導電性のベース５０と電気的に接続されて短絡されている。これにより、金属パターン２０およびソース電極１４に基準電位が供給することができる。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【0054】
実施例４のように、キャパシタ３０ａは半導体チップ１０ｂに設けられていてもよい。すなわち、下部電極３３ａ（第１下部電極）は、金属パターン２０に接している。誘電体層３１ａ（第１誘電体層）は、金属パターン２０の上面のうち下部電極３３ａが設けられていない領域から下部電極３３ａと上部電極３２ａ（第１上部電極）との間にかけて設けられていてもよい。これにより、実施例１のように、キャパシタ３０を半導体チップ１０ｂ上に搭載する工程を削減することができる。
【手続補正8】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図10】